【課題】より良質なゲート電極を有する半導体装置およびその製造方法を提供することである。
【解決手段】実施形態の半導体装置は、ドレイン層と、前記ドレイン層の上に設けられたドリフト領域と、前記ドリフト領域の上に設けられたベース領域と、前記ベース領域の表面に選択的に設けられたソース領域と、前記ソース領域から前記ベース領域を貫通し、前記ドリフト領域に到達するトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、前記ドレイン層に接続された第１主電極と、前記ソース領域および前記ベース領域に接続された第２主電極と、を備える。前記ゲート電極は、第１導電層と、前記第１導電層と前記ゲート絶縁膜との間に介在する第２導電層と、を含み、前記第２導電層の不純物濃度は、前記第１導電層の不純物濃度よりも低い。 （もっと読む）

【課題】めっき液への溶解性が低く、かつ単膜でＣｕ拡散のバリア性にも優れたコバルト膜の成膜方法及び成膜装置を提供する。
【解決手段】炭素含有コバルト膜の成膜方法は、成膜装置１００の処理容器１内にウエハＷを搬入し、ステージ３上に配置する工程と、処理容器１内の圧力及びウエハＷの温度を調節する工程と、処理容器１内にＣｏ_２（ＣＯ）_８とアセチレンとをそれぞれ供給して処理容器１内で混合し、ＣＶＤ法によりウエハＷの表面に炭素含有コバルト膜を堆積させる工程と、成膜原料の供給を停止し、処理容器１内を真空引きする工程と、処理容器１内からウエハＷを搬出する工程とを備えている。 （もっと読む）

【課題】クレバスの面積比が小さく、低抵抗を維持した薄膜の状態で、配線層を構成する銅又はアルミニウム等の拡散を防止できるルテニウムバリア膜とその作製方法及び該ルテニウム膜を有する半導体集積回路装置とその製造方法を提供する。
【解決する手段】ルテニウムバリア膜は、ルテニウムを主成分とする金属からなり、表面上に観測されるクレバス（溝、割れ目又は深く鋭いくぼみ）の占める面積比が、前記バリア膜表面の全面積に対して１５％以下であり、広角Ｘ線回折測定によって得られるＸ線回折プロファイルにおいて、ルテニウムの結晶配向面（００２）及び（１００）に起因するスペクトルのそれぞれのピーク強度比であるＲｕ（００２）／Ｒｕ（１００）が１０以上であり、また、スパッタリング法によって、温度を５００℃以上に加熱した状態の半導体基板の配線溝上に成膜されることを特徴とする。 （もっと読む）

【課題】成膜原料としてＣｏ_２（ＣＯ）_８を用いてＣｏ膜を成膜する場合に、段差被覆性が良好でかつ再現性高くＣｏ膜を成膜することができる成膜方法を提供すること。
【解決手段】処理容器１内に基板Ｗを配置し、成膜原料として固体原料であるＣｏ_２（ＣＯ）_８を用い、これをＣｏ_２（ＣＯ）_８の分解開始温度未満の温度で気化させて気体原料とし、これを基板Ｗに至るまでＣｏ_４（ＣＯ）_１２が生成されないようにして基板Ｗに供給し、前記基板上で熱分解によりＣｏ膜を成膜する。 （もっと読む）

【課題】単色性が強く、高効率にテラヘルツ波を発生または検出することができるテラヘルツ波素子を提供する。
【解決手段】テラヘルツ波素子１００は、バッファ層１０２と電子供給層１０４とのヘテロ接合を含む半導体多層構造１０１〜１０４と、半導体多層構造１０１〜１０４上に形成されたゲート電極１０５、ドレイン電極１０６およびソース電極１０７とを有し、ゲート電極１０５とヘテロ接合界面との間の静電容量は、ドレインとソースとの間を流れる電流の方向と直交する方向に周期的に、第１の静電容量と第１の静電容量の値と異なる第２の静電容量とを有している。 （もっと読む）

【課題】成膜原料としてＣｏ_２（ＣＯ）_８を用いてＣｏ膜を成膜する場合に、Ｃｏ膜の針状の異常成長を抑制することができる成膜方法を提供すること。
【解決手段】処理容器１内に基板Ｗを配置し、基板Ｗの温度を１６０〜３００℃とし、処理容器１内に気体状のＣｏ_２（ＣＯ）_８を供給し、基板Ｗ上でＣｏ_２（ＣＯ）_８を熱分解させて基板Ｗ上にＣｏ膜を成膜する。 （もっと読む）

【課題】ポリイミド膜に対して高い密着性を有するコバルト膜を成膜する方法を提供する。
【解決手段】成膜装置１００の処理容器１内で、処理容器１内にＣＯガスを導入しながら、ポリイミド膜８１が形成されたウエハＷを１１０℃以上４００℃以下の温度で加熱し、ポリイミド膜８１を熱処理する。熱処理によって、ポリイミド膜８１中の分子が熱分解し、膜密度が減少するとともに、表面粗度が大きくなる。その後、処理容器１内に成膜原料であるＣｏ_２（ＣＯ）_８を導入してＣＶＤ法によりポリイミド膜８１上にコバルト膜８３を堆積させる。 （もっと読む）

【課題】単膜でＣｕ拡散のバリア膜及びめっきシード層として機能するとともに、Ｃｕとの密着性にも優れた金属薄膜の成膜方法を提供する。
【解決手段】金属薄膜の成膜方法は、Ｔｉ膜を成膜する工程（ＳＴＥＰ１）、Ｔｉ膜上にＣｏ膜を形成する工程（ＳＴＥＰ２）、Ｔｉ膜及びＣｏ膜を熱処理してＣｏ_３Ｔｉ合金を含む金属薄膜を形成する工程（ＳＴＥＰ３）を備えている。Ｃｏ_３Ｔｉ合金を含む金属薄膜は、優れた導電性とＣｕ拡散バリア性を有し、Ｃｕとの格子不整合が０．１５％と非常に小さいため、Ｃｕ配線と優れた密着性が得られる。 （もっと読む）

【課題】高縦横比のビアホールを埋め込むのに好適な銅めっき溶液および銅めっき方法を提供する。
【解決手段】シード層を有する基板を浸漬し、水、銅供給源、電解物質、塩素イオン、第１添加剤、第２添加剤、および第３添加剤を含み、前記第１添加剤は、化学式１に示す化合物である銅めっき溶液を用いて銅めっきを行う。


（式中、Ｒは、水素原子または炭素原子数１〜６のアルキル基であり、ｍは、平均重合度であり６〜１４の実数である。） （もっと読む）

【課題】成膜原料としてコバルトカルボニルを用いてＣｏ膜を成膜する場合に、下地との密着性を良好にすることができる成膜方法を提供すること。
【解決手段】処理容器１内に基板Ｗを配置し、処理容器１内に気体状のコバルトカルボニルを供給し、基板Ｗ上でコバルトカルボニルを熱分解させて基板Ｗ上にＣｏ膜を成膜するにあたり、基板ＷのＣｏ膜の下地が、Ｃｏ膜との界面近傍に混合層を形成する材料で構成されており、基板Ｗの加熱温度を１９０〜３００℃とする。 （もっと読む）

【課題】貫通電極の形成に時間を要さず、貫通電極内でのボイドの発生を抑制できる半導体装置、およびこの半導体装置の製造方法を提供すること。
【解決手段】半導体装置１は、孔１１１が形成された絶縁性あるいは半導体の層１１と、層１１の孔１１１内に設けられた貫通電極１２と、を備える。貫通電極１２は、シード層１２１と、めっき層１２２と、を備える。シード層１２１は、孔１１１の底面１１１Ａを覆う。また、シード層１２１は、孔１１１の側面１１１Ｂのうち、孔１１１の開口から、孔１１１の開口と孔１１１の底面１１１Ａとの間の所定の位置までの第１の領域を未被覆とし、この第１の領域（未被覆領域）１１１Ｂ１を除いた第二の領域を被覆している。めっき層１２２は、シード層１２１と、未被覆領域１１１Ｂ１の少なくとも一部を覆う。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置を提供する。または、良好な特性を維持しつつ微細化を達成した半導体装置を提供する。
【解決手段】半導体層を形成し、半導体層上に、単層でなる第１の導電層を形成し、第１の導電層上に、３６５ｎｍ以下の波長の光を用いて第１のレジストマスクを形成し、第１のレジストマスクを用いて第１の導電層をエッチングして、凹部を有する第２の導電層とし、第１のレジストマスクを縮小させて第２のレジストマスクを形成し、第２のレジストマスクを用いて第２の導電層をエッチングして、周縁に突出部を有し、且つ突出部はテーパ形状であるソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極上に、半導体層の一部と接するゲート絶縁層を形成し、ゲート絶縁層上の半導体層と重畳する位置にゲート電極を形成する。 （もっと読む）

【課題】めっき膜厚の制御を精度よく行う。
【解決手段】半導体基板上に形成された絶縁膜に設けられた複数の凹部をめっき処理により導電性材料で埋め込むめっき工程を含む半導体装置の製造方法において、めっき工程は、複数の凹部のうち所定幅以下の微細な凹部が導電性材料で埋め込まれる際に、所定の第１の基準電流密度を半導体基板全面における各複数の凹部の側壁の面積を含む第１の表面積Ｓ_１と各複数の凹部の側壁の面積を含まない第２の表面積Ｓ_２との表面積比Ｓｒ＝Ｓ_１／Ｓ_２に基づき補正した第１の電流密度でめっき処理を行う工程（Ｓ１０４）を含む。 （もっと読む）

【課題】 基板上に、高い精度で、形成不良なく電極を形成し得る電子部品の製造方法を提供する。
【解決手段】 本発明の電子部品の製造方法は、平板状の基板１を準備する基板準備工程と、基板１の主面上にレジストパターン２ａを形成するレジストパターン形成工程と、基板１の主面上のレジストパターン２ａが形成されていない部分にＩＤＴ電極４を薄膜技術により形成する電極形成工程と、レジストパターン２ａを除去するレジストパターン除去工程とを含み、電極形成工程は、基板１を、電極が形成される側の主面が凹むように反らせておこなうようにした。 （もっと読む）

【課題】従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュをしなければならず、消費電力の増大を招いていた。また、頻繁にトランジスタのオン状態とオフ状態が切り換わるのでトランジスタの劣化が問題となっていた。この問題は、メモリ容量が増大し、トランジスタの微細化が進むにつれて顕著なものとなっていた。
【解決手段】酸化物半導体を有するトランジスタを用い、ゲート電極用のトレンチと、素子分離用のトレンチを有するトレンチ構造のトランジスタとする。ソース電極とドレイン電極との距離を狭くしてもゲート電極用のトレンチの深さを適宜設定することで、短チャネル効果の発現を抑制することができる。 （もっと読む）

【課題】微細なトレンチまたはホール等の凹部にボイドを発生させずに確実にＣｕを埋め込むことができ、かつ低抵抗のＣｕ配線を形成すること。
【解決手段】ウエハＷに形成されたトレンチ２０３を有する層間絶縁膜２０２において、トレンチ２０３の表面にバリア膜２０４を形成する工程と、バリア膜２０４の上にＲｕ膜２０５を形成する工程と、Ｒｕ膜２０５の上に、加熱しつつ、ＰＶＤによりＣｕがマイグレーションするようにＣｕ膜２０６を形成してトレンチ２０３を埋める工程とを有する。 （もっと読む）

【課題】ワークピースの配置場所を画成する蒸着装置において長期の高出力作動が可能となるシールド組立体を提供する。
【解決手段】複合シールド組立体１０は、ワークピースの配置場所の周囲に置かれる第１シールド要素１３と、第１シールド要素１３の周りに延在して第１シールド要素１３を保持する第２シールド要素１４であって、第１シールド要素１３の熱伝導率が当該第２シールド要素１４の熱伝導率よりも大きく、第１シールド要素１３及び当該第２シールド要素１４が、熱的接触を密接にするように配置される、第２シールド要素１４とを含む。 （もっと読む）

【課題】信頼性を犠牲にすることなく、オン抵抗を低減することができるトレンチゲート型の半導体装置を提供する。
【解決手段】半導体装置１は、ドレイン領域２１と、ドレイン領域２１に積層されたチャネル領域２０と、チャネル領域２０に積層されたソース領域１６とを有するシリコン半導体層からなる活性領域３０を含む。半導体装置１は、さらに、ソース領域１６からチャネル領域２０を貫通してドレイン領域２１に至るトレンチ１５内に埋め込まれたゲート導体（ポリシリコンゲート）２６と、ソース領域１６に電気的に接続されたソース電極４とを含む。ソース電極４は、ソース領域１６に接するように形成され、ソース領域１６との界面がシリサイド化された密着層４１を有する。密着層４１は、膜厚が１５０Å以下の金属層からなる。 （もっと読む）

【課題】下地にダメージを与えず、また、電極材料のゴミの再付着も防止される配線又は電極の形成方法と、この配線又は電極の形成方法により配線又は電極を形成する電子デバイス及びその製造方法を提供する。
【解決手段】下地２上に第１のレジスト層１を形成し、開口部５を形成し、導電材料層３を成膜する。導電材料層３の全体を覆う第２のレジスト層４を形成し、該開口部５以外の導電材料層３上の第２のレジスト層４を除去することにより、該開口部５の導電材料層３を覆う保護レジスト層４’を形成する。該保護レジスト層４’で覆われていない導電材料層３を除去し、次いで保護レジスト層１，４’を除去することにより、残留した導電材料３よりなる配線又は電極を形成する。 （もっと読む）

【課題】Ａｌ基合金スパッタリングターゲットやＣｕ基合金スパッタリングターゲットを用いたときのプレスパッタリング時、及び続いて行われる基板等へのスパッタリング時の成膜速度が高められ、且つスプラッシュなどのスパッタリング不良を抑制し得る技術を提供すること。
【解決手段】Ａｌ基合金またはＣｕ基合金スパッタリングターゲットの最表面から１ｍｍ以内の深さのスパッタリング面法線方向の結晶方位＜００１＞±１５°と、＜０１１＞±１５°と、＜１１１＞±１５°と、＜１１２＞±１５°と、＜０１２＞±１５°との合計面積率をＰ値としたとき、下記（１）および／または（２）の要件を満足するスパッタリングターゲット。
（１）前記Ｐ値に対する、＜０１１＞±１５°の面積率ＰＡ：４０％以下、
（２）前記Ｐ値に対する、＜００１＞±１５°と＜１１１＞±１５°との合計面積率ＰＢ：２０％以上 （もっと読む）