【課題】デュアルメタルゲートプロセスを用いることなく、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタ双方の特性を向上した半導体装置を実現できるようにする。
【解決手段】半導体装置は、ｐ型半導体領域１０Ａの上に順次形成された第１の界面シリコン酸化膜１０５、アルミニウムを含む第１のゲート絶縁膜１０６Ａ及び第１のゲート電極１１９Ａと、ｎ型半導体領域１０Ｂの上に順次形成された第２の界面シリコン酸化膜１０５、実効仕事関数を低下させる効果を有する元素を含む第２のゲート絶縁膜１０６Ｂ及び第２のゲート電極１１９Ａとを備えている。第１のゲート絶縁膜１０６Ａの上部におけるアルミニウムの濃度は、１×１０²⁰／ｃｍ³以上である。第２のゲート絶縁膜１０６Ｂの上部におけるアルミニウムの濃度は、１×１０¹⁹／ｃｍ³以下である。第１の界面シリコン酸化膜１０５の膜厚と第２の界面シリコン酸化膜１０５の膜厚との差は０．２ｎｍ以下である。 （もっと読む）

【課題】本発明は、半導体基板上にゲート誘電体層とゲート電極とのゲートスタックを含む半導体デバイスを製造する方法であって、ゲートスタックのＶ_Ｔ値を容易に調整することができる方法を提供する。
【解決手段】ゲート誘電体層とゲート電極とのゲートスタックを含む半導体デバイスを製造する方法は、第１の電気陰性度を有する金属酸化物または半金属酸化物であるゲート誘電体層を半導体基板上に形成するステップと、第２の電気陰性度を有する金属酸化物または半金属酸化物である誘電体Ｖ_Ｔ調整層を形成するステップと、ゲート誘電体層およびＶ_Ｔ調整層の上にゲート電極を形成するステップと、を含み、前記ゲートスタックの実効仕事関数が、誘電体Ｖ_Ｔ調整層の厚さおよび組成を調整することによって所望の値に調整され、第２の電気陰性度が、第１の電気陰性度およびＡｌ_２Ｏ_３のいずれよりも高い。 （もっと読む）

【課題】半導体層と電極の接続部に生じる寄生抵抗を抑制し、配線抵抗による電圧降下の影響や画素への信号書き込み不良や階調不良などを防止し、より表示品質の良い表示装置を代表とする半導体装置を提供することを課題の一つとする
【解決手段】上記課題を解決するために、本発明は酸素親和性の強い金属を含むソース電極、及びドレイン電極と、不純物濃度を抑制した酸化物半導体層とを接続した薄膜トランジスタと、低抵抗な配線を接続して半導体装置を構成すればよい。また、酸化物半導体を用いた薄膜トランジスタを絶縁膜で囲んで封止すればよい。 （もっと読む）

【課題】 高信頼性を有するデュアルダマシン構造を用いた半導体装置及びその製造方法を提供することができる。
【解決手段】 半導体基板上に形成された第一の絶縁膜と、前記第一の絶縁膜に形成されたコンタクトと、前記第一の絶縁膜上に形成され、前記第一の絶縁膜よりも誘電率の低い第二の絶縁膜と、前記第二の絶縁膜に形成され、前記コンタクトと電気的に接続される配線とを備え、前記コンタクト底面及び、前記配線の側面に第一のバリアメタルが形成され、前記コンタクト側面及び前記第一のバリアメタル上に第二のバリアメタルが形成されている。 （もっと読む）

【課題】ＭＭＩＣのＳＰＤＴスイッチなど、半導体デバイスとして用いるのに適したＭＯＳ−ＰＨＥＭＴの構造及びその製造方法を開示する。
【解決手段】ＭＯＳ−ＰＨＥＭＴ構造は、Ａｌ_２Ｏ_３、ＨｆＯ_２、Ｌａ_２Ｏ_３及びＺｒＯ_２からなる群から選ばれる材料からなるゲート誘電体層107を有することを特徴とし、これにより、このＭＯＳ−ＰＨＥＭＴの構造を含む、高周波スイッチデバイスなどの半導体構造が、直流電流の損失及び挿入損失の低下を防ぎ、隔絶性を向上させることができる。 （もっと読む）

【課題】ＭＩＰＳ構造を採るメタル膜とコンタクトプラグとの界面抵抗を低減できるようにする。
【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を形成し、形成したゲート絶縁膜３の上に、ＴｉＮ膜４及びポリシリコン膜５を順次形成する。続いて、ポリシリコン膜５にＴｉＮ膜４を露出するコンタクトホール５ａを形成する。続いて、ポリシリコン膜５における第１のコンタクトホール５ａの少なくとも底面及び壁面上に金属膜７を形成する。 （もっと読む）

【課題】アスペクト比の高い開口部内に空隙を形成することなく銅層を埋め込むことの可能な電気めっき方法を提供すること。
【解決手段】ウェハ上に銅層を形成する方法は、制御システムを有する電気めっきチャンバ内にウェハを配置する段階と、第１期間３０２の間にウェハに対する第１電力を正にパルス化する段階と、第１期間３０２に続く第２期間３０４の間にウェハに対する第２電力を負にパルス化する段階と、第２期間３０４に続く第３期間３０６の間にウェハに対する第３電力を正にパルス化する段階とを備える。 （もっと読む）

【課題】ＳｉＧｅから成るチャネルを有し、金属ゲート及び高ｋゲート誘電体を有するＰＦＥＴを提供する。
【解決手段】Ｓｉ表面上にＳｉＧｅ層１０をエピタキシャル成長させ、ＳｉＧｅ層の上に、高ｋ誘電体及び金属をブランケット配置し、ゲートスタックを形成した後、ＮＦＥＴ側のゲート誘電体、及びＳｉＧｅ層を除去し、第２の高ｋ誘電体５３及び第２の金属５２を配置する。ＰＦＥＴは、ＳｉＧｅチヤネル１０の上の高ｋ誘電体を有するゲート誘電体、金属を有するゲート及び、シリサイドを有するソース、ドレインから成る。ＮＦＥＴは、第２の高ｋ誘電体５３、第二の金属５２を有するゲート及び、シリサイドを有するソース、ドレインからなる。基板表面上のエピタキシャルＳｉＧｅ層は、ＰＦＥＴのチヤネルのみに形成される。ＰＦＥＴ及びＮＦＥＴデバイス・パラメータは、各ゲート誘電体及びゲートスタックの組成によって別個に最適化することができる。 （もっと読む）

方法および装置はトランジスタを製造するために提供される。トランジスタが、半導体材料１０４、１０６、１０８、１１０上に配置されたゲートスタック１４２、１４４、１４６を備える。ゲートスタックが、半導体材料上に堆積される酸化物層１２６、堆積された酸化物層上に配置された酸素拡散バリア層１２８、酸素拡散バリア層上に配置された高誘電率の誘電体層１３４、および高誘電率の誘電体層上に配置された酸素ゲッター導電性層１３８を備える。酸素拡散バリア層が、堆積された酸化物層から酸素ゲッター導電性層への酸素の拡散を防止する。
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【課題】複数ゲートトランジスタの改良された構造、およびその製造プロセスの提供。
【解決手段】相補型金属酸化膜半導体（ＣＭＯＳ）デバイス１００は、第１のパラメータを有する少なくとも２つの第１のゲート電極を備えたＰＭＯＳトランジスタと、上記第１のパラメータとは異なる第２のパラメータを有する少なくとも２つの第２のゲート電極を備えたＮＭＯＳトランジスタと、を有している。上記第１のパラメータおよび上記第２のパラメータは、上記ＰＭＯＳおよびＮＭＯＳトランジスタの上記ゲート電極材料１２０の厚さ、またはドーパントプロファイルを含んでいる。上記少なくとも２つの第１のゲート電極および上記少なくとも２つの第２のゲート電極の上記第１および第２のパラメータは、それぞれ、上記ＰＭＯＳおよびＮＭＯＳトランジスタの仕事関数を規定する。 （もっと読む）

【課題】めっき動作を動的に制御することの可能な電気めっき方法を提供すること。
【解決手段】ウェハ２０上に銅層を形成する方法は、ウェハ２０を電気めっきチャンバ１０内に配置する段階であって、電気めっきチャンバ１０が少なくとも一つの電気コンタクト１８を通じてウェハ２０に電気的に接続される制御システム３４を有し、制御システム３４がウェハ２０に電力を提供する、段階と、ウェハ２０に給電して、ウェハ２０上に銅を電気めっきする段階と、電気めっき中にウェハ２０の電気特性を監視して、電気めっきチャンバ１０内の条件を変更すべきときを判断する段階とを備える。 （もっと読む）

【課題】高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供する。
【解決手段】第１のトランジスタは、島状半導体層と、島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲むゲート電極と、島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、島状半導体層の下部に配置された第２の第１導電型高濃度半導体層とを有し、第２のトランジスタは、ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第２の半導体層の上部に配置され、第１導電型高濃度半導体層と反対の極性を有する第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置され、第１導電型高濃度半導体層と反対の極性を有する第２の第２導電型高濃度半導体層とを有することにより、上記課題を解決する。 （もっと読む）

半導体ｐ−ｉ−ｎダイオードおよび半導体ｐ−ｉ−ｎダイオードを形成する方法を開示する。一形態において、一の導電型（ｐ＋またはｎ＋の一方）を有するようにドープされた領域と、ｐ−ｉ−ｎダイオードへの電気コンタクトの間に、ＳｉＧｅ領域が形成される。ＳｉＧｅ領域は、コンタクト抵抗を低減する働きをすることができ、順バイアス電流を増加させることができる。ドープされた領域は、ドープされた領域がＳｉＧｅ領域とダイオードの真性領域との間に存在するように、ＳｉＧｅ領域の下方を伸びている。ｐ−ｉ−ｎダイオードは、シリコンから形成することができる。ＳｉＧｅ領域の下方のドープされた領域は、付加されたＳｉＧｅ領域によって逆バイアス電流が増加することを防止する働きをすることができる。一実施形態では、メモリアレイ内の上向きのｐ−ｉ−ｎダイオードの順バイアス電流が、下向きのｐ−ｉ−ｎダイオードの順バイアス電流に実質的に一致するように、ＳｉＧｅは形成される。これらのダイオードが３Ｄメモリアレイの読み出し／書き込み材料に用いられた場合に、より良いスイッチング結果を達成することができる。
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【課題】炭化珪素（ＳｉＣ）半導体装置において、ＳｉＣ基板との良好なオーミック特性が得られると共に、密着性および耐久性に優れた裏面電極を提供する。
【解決手段】ＳｉＣ半導体装置は、ＳｉＣ基板１の裏面に形成されたニッケル膜３を含む裏面電極１１と、ＳｉＣ基板１とニッケル膜３との間に介在し、開口部２ａを有するバリア膜２とを備える。ＳｉＣ基板１とニッケル膜３との間においては、バリア膜２の開口部２ａの部分に、ニッケルシリサイドの反応層４が形成されている。 （もっと読む）

【課題】基板に均一性高い加熱処理を行う一方で、高い真空度が得られる真空加熱装置を提供すること。
【解決手段】本発明の真空加熱装置は、気密な処理容器と、この処理容器内に基板を載置するために設けられたアルミニウム合金からなる載置台と、この載置台を支持し、その内部に用力線路部材が大気側から挿入されているステンレス鋼からなる筒状の支持部材と、この支持部材と処理容器との間を気密にするための有機物からなるシール部材と、前記載置台を加熱するための加熱部と、前記処理容器内を真空排気するための真空排気手段と、を備えている。これによって載置台の熱が支持部材を介してシール部材に伝熱し難くなっており、シール部材の昇温が抑えられ、大気側から大気成分がシール部材を通って処理容器内へ侵入することが抑えられる。 （もっと読む）

【課題】ゲート構造としてメタル電極／Ｈｉｇｈ−ｋ膜構造を用いた半導体装置において、仕事関数の制御とＥＯＴの薄膜化とを両立させる。
【解決手段】半導体基板１０１におけるｎチャネルＭＩＳトランジスタ形成領域の上に、ゲート絶縁膜として、第１の高誘電率絶縁層２０２、アルミニウム含有層２０３、ランタン含有層２０４及び第２の高誘電率絶縁層２０５を順次形成する。その後、ゲート電極形成を行う。 （もっと読む）

【課題】 緻密で原料起因の不純物濃度が低く抵抗率が低い導電性膜を、速い成膜速度で形成する半導体装置の製造方法および基板処理装置を提供することである。
【解決手段】 ２種類以上の原料を処理室内に同時に供給し、処理室内に載置された基板上に膜を形成する半導体装置の製造方法であって、少なくとも１種の原料を第１の供給量で処理室内に供給する第１の原料供給工程と、この少なくとも１種の原料を第１の供給量とは異なる第２の供給量で処理室内に供給する第２の原料供給工程と、を有する。 （もっと読む）

【課題】半導体素子などに用いられるＣｕ配線のバリア層の形成に好適なスパッタリングターゲットの製造方法及びスパッタリングターゲットを提供する。
【解決手段】粗金属Ｔａをエレクトロンビーム溶解して高純度Ｔａインゴットを精製する工程と、得られた高純度Ｔａインゴットに対して鍛造、圧延による塑性加工を施す工程と、塑性加工を施した前記高純度Ｔａインゴットに熱処理を施す工程と、を有することを特徴とするスパッタリングターゲットの製造方法、及びパッタリングターゲット。 （もっと読む）

【課題】金属反射層の構成材料の拡散を防止することが可能な電極を備えた半導体発光素子、その製造方法、ランプ、電子機器及び機械装置を提供することを目的とする。
【解決手段】基板１０１と、基板１０１上にｎ型半導体層１０４と発光層１０５とｐ型半導体層１０６とがこの順序で積層されてなる積層半導体層２０と、ｐ型半導体層１０６に接合された一方の電極１１１と、ｎ型半導体層１０４に接合された他方の電極１０８と、を具備する半導体発光素子であって、一方の電極１１１または他方の電極１０８のいずれか一方または両方が、第１の拡散防止層５１と金属反射層５２と第２の拡散防止層５３がこの順序で積層されてなる構造を有し、かつ、第１の拡散防止層５１がＩｎ、Ｚｎ、Ａｌ、Ｇａ、Ｔｉ、Ｂｉ、Ｍｇ、Ｗ、Ｃｅ、Ｓｎ、Ｎｉのいずれかの金属を含む酸化物からなる半導体発光素子１を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】画素ＴＦＴを作製する工程数を削減して製造コストの低減および歩留まりの向上を実現し、信頼性と生産性を向上させる技術を提供することを課題とする。
【解決手段】画素領域に形成する画素ＴＦＴをチャネルエッチ型の逆スタガ型ＴＦＴで基板上に形成し、ソース領域及びドレイン領域のパターニングと画素電極のパターニングを同じフォトマスクで行う。また、ソース配線を画素電極と同じ材料である導電膜で覆い、基板全体を外部の静電気等から保護する構造とする。このような構成とすることで、製造工程において製造装置と絶縁体基板との摩擦による静電気の発生を防止することができる。特に、製造工程で行われる液晶配向処理のラビング時に発生する静電気からＴＦＴ等を保護することができる。 （もっと読む）