【課題】III族窒化物を用いて構成される特性の優れた電界効果トランジスタ素子を提供する。
【解決手段】電界効果トランジスタ素子において、ゲート部の構造をショットキー接触型に代えて、ｎ−ＧａＮからなるｎ型導電層２ｂとＢドープ多結晶Ｓｉにて形成したｐ型導電領域である第２半導体層３ａとのＰ−Ｎ接合を有する接合ゲート型とする。これにより、逆方向ゲートリーク電流が十分に抑制された半導体素子を得ることができる。ｐ型導電領域を有することで、ショットキー接触の場合に比してｎ型導電層内の空乏領域と、最大ゲート印加電圧を規定する拡散電位とが大きくなるので、オン特性の優れたノーマリーオフ型の半導体素子を得ることができる。半導体素子をＨＥＭＴ構造とし同様のゲート部の構造を設けた場合も、同様の効果を得ることができる。 （もっと読む）

【課題】 ｐ型のIII族窒化物半導体の表面に、ｎ型またはｉ型のIII族窒化物半導体を結晶成長するとともに、ｎ型またはｉ型のIII族窒化物半導体の一部をエッチングしないでｐ型のIII族窒化物半導体の表面を露出させる
【解決手段】 ｐ型の不純物を含む第１のIII族窒化物半導体領域２８の表面の一部に不純物拡散防止膜３６を備えている。第１のIII族窒化物半導体領域２８と不純物拡散防止膜３６を介して向かい合う位置に、ｎ型の不純物を含むかまたはｉ型の第２のIII族窒化物半導体領域４４を備えている。また、第１のIII族窒化物半導体領域２８と不純物拡散防止膜３６を介さないで向かい合う位置に、ｐ型の不純物を含む第３のIII族窒化物半導体領域３０を備えている。 （もっと読む）

少なくとも半導体層を有する基板に一体化されたＪＦＥＴは、アクティブ領域上にあり且つ第１のポリシリコン（又は、高融点金属又はシリサイド等のその他の導電体）から成るソースコンタクト及びドレインコンタクトと、ソースコンタクト及びドレインコンタクトの頂部を覆う誘電体層の頂面と同一平面になるように研磨された第２のポリシリコンから成る自己整合ゲートコンタクトとを有する。上記誘電体層は好ましくは、研磨停止層として作用する窒化物キャップを有する。一部の実施形態においては、ソースコンタクト及びドレインコンタクトを覆う誘電体層と、当該ＪＦＥＴのアクティブ領域を画成するフィールド酸化物領域との全体が窒化物で覆われる。エピタキシャル成長されたチャネル領域が基板表面に形成される一実施形態も開示される。
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【課題】半導体基板にスルーホールを形成する工程や、半導体基板を裏面から研磨する工程は、非常に長い時間を要し生産性を低下させる要因となる。また、半導体基板を積層する構造であるため、積層して形成された半導体集積回路は厚くなり機械的な柔軟性に劣っている。
【解決手段】複数の基板上に剥離層を形成し、剥離層上に半導体素子、および貫通配線のための開口部を形成する。そして、半導体素子を有する層を基板から剥離し、重ね合わせて積層し、開口部に導電性を有する層を形成して貫通配線を形成することによって半導体集積回路を作製する。 （もっと読む）

【課題】トレンチ構造のＪ−ＦＥＴが形成されるセル領域の一部に、ダイオードを内蔵する炭化珪素半導体装置およびその製造方法を提供する。
【解決手段】炭化珪素半導体で構成されたＮ^＋型ドレイン層１１、Ｎ⁻型ドリフト層１２およびＮ^＋型ソース層１３が下から順に配置されている半導体基板１と、ソース層１３の表面からドリフト層１２に到達する深さのトレンチ１４の側面１４ａに沿って配置されたＰ型ゲート層１５と、トレンチ１４の内部でゲート層１５を覆う絶縁膜１７と、ソース層１３と電気的に接続されたソース電極１９とを備える炭化珪素半導体装置において、少なくともトレンチ１４の内部もしくは真下に、ソース電極１９と電気的に接続され、ドリフト層１２と接合してダイオード６を構成するショットキー電極１８もしくはＰ型層のダイオード構成部を設ける。 （もっと読む）

【課題】小コンタクト面積のｎ^＋型の低抵抗層への効率よい接触と、ソース、ゲートのコンタクト部のコンタクト抵抗の減少と、リセス部側面の引上配線の断線の補修とが可能な静電誘導型トランジスタの提供。
【解決手段】エピタキシャル成長層にリセス構造を形成し、ゲート電極を形成する工程とエピタキシャル成長層の絶縁膜の開口部にソース電極を形成する工程と半導体基板の反対側にドレイン電極を形成する工程とを含む静電誘導型トランジスタの製造方法において、前記ゲート領域に低抵抗化された多結晶シリコン層を減圧化学気相堆積法で形成する工程とゲート電極形成工程と減圧化学気相堆積法で堆積酸化膜を形成する工程とを介在させた後に、ゲート引出し金属電極を設ける工程を設け、前記ソースの領域に、低抵抗化された多結晶シリコン層を減圧化学気相堆積法で成膜する工程とソース電極形成工程とを介在させた後にソース引出し金属電極を設ける工程を設けた。 （もっと読む）

【課題】本発明の課題は、ゲート長が小さくても有利かつ長時間安定性の特性を有する、III‐V族化合物半導体基板をベースとする半導体素子の製造方法および半導体素子を提供することである。
【解決手段】前記課題は、半導体層上のゲート電極の第１の層をアルミニウムから形成し、第１の層上に、第２の金属から成る第２の層を堆積し、該第２の金属は、後続の該熱処理で該第１の層のアルミニウムの粒度の成長を制限するものであり、該第２の金属と異なる別の金属を、少なくとも１つの別の層で該第２の層に沈着する
ことを特徴とする方法によって解決される。 （もっと読む）

【課題】低損失の半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、ワイドギャップ半導体層１と、ワイドギャップ半導体層１に形成されたＳＢＤ（ショットキーバリアダイオード）６０とを備えている。ＳＢＤ６０はワイドギャップ半導体層１の一方の主面に接するように形成されたショットキー電極４と、ワイドギャップ半導体層１の他方の主面に接するように形成されたカソード電極６とを有しており、かつショットキー電極４からカソード電極６へ流れる電流を制御可能である。 （もっと読む）

【課題】十分に大きな電流密度を得ることができるノーマリオフ型の窒化物半導体装置を提供する。
【解決手段】基板６０１上にＡｌＮバッファ層６０２、アンドープＧａＮ層６０３、アンドープＡｌＧａＮ層６０４、第１のｐ型ＡｌＧａＮ層６０５、第２のｐ型ＡｌＧａＮ層６０７、高濃度ｐ型ＧａＮ層６０８が順に形成され、ゲート電極６１１が高濃度ｐ型ＧａＮ層６０８とオーミック接合する。アンドープＡｌＧａＮ層６０４上にはソース電極６０９及びドレイン電極６１０が設けられる。アンドープＡｌＧａＮ層６０４とアンドープＧａＮ層６０３との界面で発生する２次元電子ガスと第１のｐ型ＡｌＧａＮ層６０５および第２のｐ型ＡｌＧａＮ層６０７とによって生じるｐｎ接合がゲート領域に形成される。また、第２のｐ型ＡｌＧａＮ層６０７はＳｉＮ膜６０６の一部を覆う。 （もっと読む）

【課題】オン抵抗の増大を防止しつつ、ゲート−ドレイン間の寄生容量を低減することができる電界効果トランジスタ、及び、同電界効果トランジスタを備えた半導体装置、及び、これらを製造する方法を提供する。
【解決手段】基板上に設けた半導体層上に、ゲート電極とソース電極とドレイン電極とを備えた電界効果トランジスタを有する半導体装置の製造方法において、前記電界効果トランジスタを形成する際に、ゲート電極とドレイン電極との間における半導体層上に金属電極を形成することにより、金属電極と半導体層の界面にショットキー接合を形成することとした。 （もっと読む）

【課題】 生産コストの削減並びに接触抵抗及び寄生容量の低減を実現する半導体装置を作製する。
【解決手段】 第１領域、第２領域、及びそれらを分離する所定の高さの第３領域からなる主表面を有する第１半導体層５０と、第１半導体層５０上に形成され、それとは異なる格子定数を持つ第２半導体層５２とを含み、第１半導体層５０及び第２半導体層５２の第３領域部分は、第１領域との境界に第１凹凸部及び第２領域との境界に第２凹凸部を有し、さらに、第１半導体層５０上の第１領域と第３領域との境界部分に第１凹凸部と相補的な形状を持つ側部を有する第１電極５６と、第１半導体層５０上の第２領域と第３領域との境界部分に第２凹凸部と相補的な形状を持つ側部を有する第２電極５８とを含む。 （もっと読む）

小さい線幅を有する一対の相補型接合型電界効果トランジスタ（ＣＪＦＥＴ）を含むインバータを使用する方法が提供される。この方法は、ＣＪＦＥＴインバータの入力キャパシタンスを、同等の線幅のＣＭＯＳインバータの対応する入力キャパシタンスより小さくさせることを含んでいる。ＣＪＦＥＴは、順バイアスされたダイオードの電圧降下より低い値を有する電源電圧で動作し、ＣＭＯＳインバータと比較して低減されたスイッチング電力を有する。ＣＪＦＥＴインバータの伝搬遅延は、ＣＭＯＳインバータの対応する遅延に対して少なくとも同等である。
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【課題】窒化物化合物半導体を用いた電界効果トランジスタにおいて、チップ面積が小さく高耐圧動作が可能とする。
【解決手段】n⁺型GaN基板上にn^-型GaN層にn⁺型InAlGaN 4元コンタクト層が形成され、このn-型GaN層上及びn⁺型コンタクト層はその上に形成されたWSiソース電極に庇が形成される形で選択的にエッチングされており、このソース電極をマスクとしてゲート電極がセルフアライン工程にて形成されている。ここで寄生容量低減の低誘電率を有するベンゾシクロブテン(BCB)膜が前記電流が流れる領域の側部を埋める形で形成されていても、例えばａ面などのいわゆる無極性面上にて窒化物半導体層が形成された形でも良い。 （もっと読む）

犠牲マスキング構造（５０）を用いた半導体装置（１０）の製造方法を提供する。半導体デバイスは半導体基板（１２）から形成され、誘電材料からなる層（４０）は半導体基板（４０）および半導体デバイスの上に形成される。誘電材料からなる層（４０）は、半導体基板（１２）上に直接に形成される場合もあれば、中間層によって半導体基板（１２）から間隔があいている場合もある。側壁を有するポストまたは凸部（５０）が、誘電材料からなる層（４０）から形成される。好ましくは誘電材料からなる層（４０）とは異なる電気絶縁材料（５２）がポスト（５０）の側壁に隣接して形成される。電気絶縁材料（５２）は平坦化され、ポスト（５０）が除去されて、半導体デバイスの一部または中間層材料の一部を露出させ得る開口を形成する。導電性材料が開口に形成される。
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【課題】実用化に適した高機能のＭＩＳＦＥＴやダイオードなどの炭化珪素半導体装置およびその製造方法を提供する。
【解決手段】４Ｈ−ＳｉＣ基板１０の上にエピタキシャル成長層１１を成長させた後、イオン注入を行なって、イオン注入層であるｐウェル領域１２，ソース領域１３，ｐ^＋コンタクト領域１５を形成する。その後、ｐウェル領域１２，ソース領域１３，ｐ^＋コンタクト領域１５の上にカーボンキャップ１７を形成した状態でイオン活性化アニールを行い、カーボンキャップ１７を除去してから、ＣＭＰにより基板の最表面を、平均表面粗さ０．１ｎｍ〜０．５ｎｍ程度まで研磨する。 （もっと読む）

【課題】孔径、孔の密度が自由に制御でき、安価で簡便であり、有機化合物半導体にも適用が可能な低温で製造される、多孔薄膜堆積基板を提供する。さらには、この方法により得られた多孔薄膜堆積基板を利用して、均一で十分に小さいゲート孔を有し、動作電圧が低く、周波数特性にすぐれ、スイッチング特性が良好なスイッチング素子及びその製造方法を提供する。
【解決手段】表面に静電荷を有する基板表面上に、前記基板表面の静電荷と逆の表面静電荷を付与した微粒子を設置させ、該微粒子設置基板上に少なくとも１層の薄膜を堆積した後、該微粒子を除去し、前記基板上に微細多孔を形成することを特徴とする多孔薄膜堆積基板。
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炭化ケイ素半導体デバイスを形成するいくつかの方法が開示される。これらの方法は、第１の厚さを有する炭化ケイ素基板の第１の表面に半導体デバイスを形成するステップと、炭化ケイ素基板の第１の表面にキャリア基板を取り付けるステップとを含む。キャリア基板は、炭化ケイ素基板に機械的支持を提供する。これらの方法はさらに、炭化ケイ素基板を、第１の厚さ未満の厚さまで薄くするステップ、炭化ケイ素基板の第１の表面とは反対側の薄くされた炭化ケイ素基板の表面に金属層を形成するステップ、および炭化ケイ素基板の第１の表面とは反対側の薄くされた炭化ケイ素基板の表面にオーミックコンタクトを形成するために、金属層を局所的にアニールするステップを含む。炭化ケイ素基板は、個片化された半導体デバイスを提供するために、個片化される。
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本発明は、半導体基材（１００）を有する半導体素子に関し、さらに以下の各特徴として、上記半導体基材（１００）内にて、第１の伝導型のドリフト領域（２；２１１）と、上記半導体基材（１００）内にて、上記ドリフト領域（２）に対し、少なくとも部分的に隣り合って配置され、半導体材料からなるドリフト制御領域（３；２４１）と、上記ドリフト領域（２；２１１）と上記ドリフト制御領域（３；２４１）との間に配置された蓄積誘電体（４；２５１）とを含む。
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自己整合縦型接合型電界効果トランジスタを、エッチング注入ゲートおよび集積逆並列ショットキーバリアダイオードと組み合わせたスイッチング素子が、記載されている。ダイオードのアノードは、漂遊インダクタンスによる損失を低減するために、デバイスレベルでトランジスタのソースに接続される。ＳＢＤアノード領域におけるＳｉＣ表面は、ＳＢＤのターンオン電圧と関連するパワー損失が低減されるよう低いショットキーバリア高さを達成するために、乾式エッチングによって調整される。
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【課題】 製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置を提供すること、およびその半導体装置を製造するための製造方法を提供する。
【解決手段】 半導体装置としてのショットキーダイオード１０は、半導体からなる基板１１と、基板１１上に形成されたｎ型層１２とを備えている。ｎ型層１２は基板１１側の表面である第１の面１２Ａとは反対側の表面である第２の面１２Ｂから第１の面１２Ａに向けて延びるように形成された溝１３を有している。溝１３の底部である底壁１３Ａに接触する位置には絶縁体としての酸化物層１４が配置されており、かつ溝１３の側壁１３Ｂに接触するようにｎ型層１２とショットキー接触可能な金属膜１５が溝１３を埋めるように形成されている。さらに、ｎ型層１２の第２の面１２Ｂに接触するようにアノード電極１６が配置されている。 （もっと読む）