金属性の制御電極を有する半導体素子を製造する方法、および半導体素子
【課題】本発明の課題は、ゲート長が小さくても有利かつ長時間安定性の特性を有する、III‐V族化合物半導体基板をベースとする半導体素子の製造方法および半導体素子を提供することである。
【解決手段】前記課題は、半導体層上のゲート電極の第１の層をアルミニウムから形成し、第１の層上に、第２の金属から成る第２の層を堆積し、該第２の金属は、後続の該熱処理で該第１の層のアルミニウムの粒度の成長を制限するものであり、該第２の金属と異なる別の金属を、少なくとも１つの別の層で該第２の層に沈着する
ことを特徴とする方法によって解決される。
【解決手段】前記課題は、半導体層上のゲート電極の第１の層をアルミニウムから形成し、第１の層上に、第２の金属から成る第２の層を堆積し、該第２の金属は、後続の該熱処理で該第１の層のアルミニウムの粒度の成長を制限するものであり、該第２の金属と異なる別の金属を、少なくとも１つの別の層で該第２の層に沈着する
ことを特徴とする方法によって解決される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属性の制御電極を有する半導体素子の製造方法と、金属性の制御電極を有する半導体素子とに関する。ここでは、金属性の制御電極は電界効果トランジスタのゲート電極として、比較的狭幅のゲートボトムと、比較的広幅のゲートヘッドとを有し、典型的には近似的にＴ字形である。
【背景技術】
【０００２】
電界効果トランジスタ、とりわけＨＥＭＴ高出力電界効果トランジスタを有するモノリシック集積回路では、制御電極としてゲートのゲート長が特に重要であり、とりわけ、３００ｎｍを下回る非常に小さいゲート長を精確に形成するのは困難である。制御電極の金属と半導体材料との材料組み合わせは、合金形成、拡散、化学的反応および半導体特性の影響の理由から非常に重要であり、Ｓｉ基板に適した電極用金属が化合物半導体材料、とりわけＧａＡｓおよびＩｎＰに適さないことが多く、その逆も多い。
【０００３】
とりわけＧａＡｓ基板上に設けられる素子の場合、アルミニウムがゲート材料として、しばしば使用されるＴｉ／Ｐｔ／Ａｕ制御電極より有利である。アルミニウムは特に高い伝導度を有し、半導体材料の特性を拡散によって阻害することなく、半導体材料との特に長時間安定的な接続部を形成する。
【０００４】
ＤＥ１０３０４７２２Ａ１から、アルミニウム製の制御電極が公知になっている。ここでは、アルミニウムが全面に堆積された後、ゲートヘッドが後続のマーキングおよびエッチングによって、一続きの金属層から形成される。しばしば適用される別のリフトオフ技術では、ゲートヘッドの構造はマスクで予め決定され、有利には、ゲートボトムとゲートヘッドとは自己調整式で相互に整合される。
【０００５】
ゲート金属の堆積後、上昇された温度で少なくとも１回の熱処理を行う必要がある。
【０００６】
しかしゲート長を縮小すると、Ａｌゲートを有する電界効果トランジスタはいわゆるＮＯＰＯ（No Pinch Off）欠陥を引き起こす傾向があり、これによって、このような素子は多くのアプリケーションで使用できなくなってしまう。
【特許文献１】ＤＥ１０３０４７２２Ａ１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、ゲート長が小さくても有利かつ長時間安定性の特性を有する、III‐V族化合物半導体基板をベースとする半導体素子の製造方法および半導体素子を提供することである。
【課題を解決するための手段】
【０００８】
前記課題は、
半導体層上のゲート電極の第１の層をアルミニウムから形成し、
第１の層上に、第２の金属から成る第２の層を堆積し、該第２の金属は、後続の該熱処理で該第１の層のアルミニウムの粒度の成長を制限するものであり、
該第２の金属と異なる別の金属を、少なくとも１つの別の層で該第２の層に沈着する
ことを特徴とする方法によって解決される。
【発明を実施するための最良の形態】
【０００９】
本発明では、ゲートボトムの第１の層の材料であるアルミニウム（Ａｌ）と、とりわけＧａＡｓ基板をベースとする半導体層の化合物半導体材料との間のコンタクトの有利な特性が得られる。半導体層はこれ以降、明示的または前後関係から異なって記載しない限り、表面上に制御電極が形成され配置される半導体層を指す。制御電極はとりわけ、このような半導体層とともにショットキダイオードを構成することができる。有利には、別の金属から成る第２の層を挿入することによって、ゲート長が非常に小さくてもＮＯＰＯ欠陥を回避し、電界効果トランジスタの有利な長時間安定特性が得られる。
【００１０】
本発明では、上記のＮＯＰＯ欠陥が発生する基本的な理由は、熱処理中および／または動作中に電気泳動によって生じるアルミニウムの粒度成長であるという認識を利用する。ゲート金属であるアルミニウムの粒度が大きくなること自体は、ゲート制御電極の電気的抵抗を小さくするのに有利である。しかし、ゲート長が縮小されて粒度が大きくなると、このような粒度は狭幅のゲートボトム自体に悪影響を及ぼすことが判明している。
【００１１】
このような不利な現象に対して本発明では、第１の層厚さを有する薄い第１の層に、有利な物理的特性を有するアルミニウムをゲート金属として使用し、第１の層厚さを制限することにより、アルミニウムと異なる第２の金属から成る第２の層によって、該第１の層における粒度成長を、すべてアルミニウムから成るゲートより小さい平均粒度に制限することによって対処する。
【００１２】
有利には第２の層として、第１の層のアルミニウムと合金化可能である次のような金属が選択される。すなわち、ゲート電極の金属の堆積後に有利には約４００℃で行われる熱処理で、第１の層と第２の層との間の層境界で第１の層のＡｌと合金化される金属が選択される。このようにして得られる合金層は有利には、金属‐半導体接合部の特性が阻害されるのを確実に回避するのに十分に、半導体層から離隔される。
【００１３】
第２の層で使用される第２の金属として有利には、白金（Ｐｔ）、ニッケル（Ｎｉ）が第１の層上に堆積されるか、または有利にはチタン（Ｔｉ）が堆積される。第２の層厚さは、有利には１０ｎｍ未満であり、とりわけ５ｎｍ未満であり、有利には２．５ｎｍ未満である。
【００１４】
有利には第２の層に、該第２の層の金属と異なる別のゲート金属が少なくとも１つの別の層で堆積される。有利には、ゲートヘッドの少なくとも大部分は、別の金属から成る。この別の金属は有利には、第１の層厚さと第２の層厚さとの和より大きい層厚さで堆積される。
【００１５】
別の金属として有利には、アルミニウムが使用される。これによって、該別の層から別の金属が、薄い第２の層を透過して第１の層および半導体層の方向に拡散して素子特性に悪影響が及ぼされるのが回避される。第１の層において熱処理後のアルミニウムの平均粒度は、有利には該別の層より小さく、有利には該別の層の平均粒度の５０％より小さく、とりわけ２０％より小さい。
【００１６】
ゲート金属の堆積は、有利には蒸着によって行われる。ゲートヘッドの構造化は、有利にはゲートボトムに対して自己調整を行うことによって行われる。ゲートヘッドのゲート長の方向の最大寸法は、有利にはゲート長の少なくとも１．５倍であり、典型的には最大で約６００ｎｍである。ゲートヘッドのゲート長の方向の最大寸法は有利には、ゲート長より少なくとも１００ｎｍ大きく、ゲート長は約２０ｎｍまで縮小することができる。
【００１７】
ゲートボトムは有利には、半導体表面の陥凹トレンチ内に堆積される。こうするために有利なのは、半導体材料上に堆積された層に、ゲートの構造と側方のアンダーエッチング部とを有する開口部を形成する。第１の層の層厚さは有利には、陥凹トレンチの深さの少なくとも５０％であり、とりわけ少なくとも６５％であり、有利には少なくとも７５％である。これによって、とりわけＴｉを第２の金属として使用する場合に、Ｔｉの別の蒸着ふるまいによって引き起こされる悪影響が回避されるか、または小さく抑えられる。
【実施例】
【００１８】
本発明を以下で、有利な実施例に基づいて図面を参照して詳細に説明する。
【００１９】
図１ａ〜図１ｄに、制御電極を形成するための種々の工程ステージが概略的に示されている。ＧａＡｓ基板１から出発して、層２〜５は電界効果トランジスタの垂直方向のプロフィールを構成する。このような層シーケンスに関しては、従来技術から多数の例が公知になっている。個々のケースにおいて、層の数、層厚さおよび材料の組成を変更することができる。
【００２０】
典型的には、層２はバッファ層であり、層３は２次元の電子ガス（チャネル）を含む半導体層を形成し、層４はバリア層であり、次のような半導体層を形成する。すなわち、該半導体層上に制御電極の金属が堆積され、制御電極とともにショットキダイオードを形成する半導体層を形成する。層５は、オームコンタクトＯＣして低抵抗の素子コンタクトを行うための高ドーピングされたコンタクト層を形成する。とりわけ層４は、上方に位置する層境界すなわち基板と反対側の層境界に、素子の製造中にエッチング法を行うためのエッチングストップとしてストップ層を有することができる。
【００２１】
層５は有利にはＧａＡｓから成り、場合によって設けられるストップ層はたとえばＡｌＡｓまたはＩｎＧａＰから成る。
【００２２】
層シーケンス２〜５が基板１上に形成され、オームコンタクトＯＣが形成された後、層６が全面に堆積される。この層６は、たとえば酸化シリコンおよび／または窒化シリコンから成る。
【００２３】
層６には、フォトレジストまたは類似する材料から成る層が堆積され、この層にゲート構造体がフォトリソグラフィによって形成される。マスクである構造化された層７を使用して保護層６に、ゲートボトムの構造を決定する開口ＭＦが形成される。フォトレジスト層７の開口ＭＫは、制御電極のゲートヘッドの構造を決定する。
【００２４】
層６の開口ＭＦおよびフォトレジスト層７の開口ＭＫは、別個のフォトリソグラフィステップで形成するか、または１つのフォトリソグラフィステップで自己調整で形成することができる。保護層６のこのような開口ＭＦにより、保護層６の側方のアンダーエッチングを行うことによって、コンタクト層５に、開口ＭＦの両側まで延在する陥凹トレンチＲＣが形成される。ここでは、陥凹トレンチの深さはコンタクト層５の層高さに相応する。ゲート金属はカソードスプレーによって、または有利には蒸着によって、開口ＭＦを通過してバリア層４に堆積され、開口ＭＫを通過して保護層６に堆積され、比較的狭幅のゲートボトムと比較的広幅のゲートヘッドとを有する近似的にＴ字形の電極が形成される。堆積されたゲート金属は、フォトレジスト層上にゲートヘッドの周辺にも堆積され、ここからリフトオフ法で有利に除去することができる。
【００２５】
ここまで記載された方法は、多数の変形形態で基本的に従来の技術から公知である。リフトオフ法の代わりにとりわけ、本願明細書の冒頭に挙げられた従来技術からも自明であるように、一続きの金属層からゲートヘッドをエッチングによって構造化することもできる。
【００２６】
本発明のこの有利な実施例にしたがってゲート金属を堆積する場合、連続的に、Ａｌから成る第１の層Ｇ１を堆積し、該第１の層Ｇ１に、Ｐｔ，Ｎｉまたは有利にはＴｉから成る第２の層Ｇ２を堆積し、該第２の層Ｇ２に、Ａｌから成る別の層Ｇ３を再び堆積する。一続きの金属層からエッチングによってゲートヘッドを構造化する場合、Ｔｉは比較的エッチングしやすいので有利である。
【００２７】
図１ａのようにゲート金属が完全に堆積された後、リフトオフによって、フォトレジスト層７の溶解により、この該フォトレジスト層７に堆積された材料が除去され、図１ｂに示された構造が得られる。この状況において典型的には、第１の熱処理が上昇された温度で、たとえば約４００℃で行われる。この熱処理の枠内で、層Ｇ１およびＧ３においてアルミニウムの粒度成長が生じる。層Ｇ１における粒度成長は、本発明による手段によって、たとえば層Ｇ１の層厚さＤ１（図２）を制限することによって、層Ｇ３より小さい粒度に制限される。
【００２８】
その後、保護層６は除去され、図１ｃで露出された素子構造体にパッシベーション層８が、図１ｄに示されているように被覆される。このようなパッシベーション層を素子表面に被着するのは、自明である。
【００２９】
本発明で重要なのは、ここに概略的に示された、陥凹トレンチＲＣ内の半導体層４の半導体材料上に設けられた第１の層Ｇ１の例の金属性のゲート電極と、第１の層上の第２の層Ｇ２と、第２の層Ｇ２上の別の層Ｇ３との層構成である。層シーケンスは、半導体材料上かつ陥凹トレンチ内にあるゲートボトムにも、保護層上に開口ＭＦの側方に設けられたゲートヘッドにも存在する。これらの図に示された個々の層および／または制御電極の比率は、厳密に拡大比率どおりでないことを理解されたい。
【００３０】
層Ｇ１はアルミニウムから成る。このアルミニウムは特に有利には、半導体層４の金属との境界面を形成し、この半導体層４とともにショットキダイオードを構成することができる。層１は、有利にはゲート長ＧＬの１．５倍を上回らない層厚さＤ１で堆積される。この層厚さＤ１は、とりわけ制御電極のゲート長ＧＬを上回らない厚さである。ここで、図２を参照されたい。層Ｇ１は保護層６の上面に、開口ＭＦの側方および開口ＭＫの内部にも、ゲートヘッドの幅ＧＫでゲート長の方向に対して平行に設けられる。
【００３１】
ゲート長ＧＬは有利には３００ｎｍ未満であり、とりわけ２０ｎｍ〜３００ｎｍの間の領域にある。ゲートヘッドの幅ＧＫはゲート長ＧＬを上回り、有利にはゲート長ＧＬの少なくとも１．５倍である。有利には、ゲートヘッドの幅ＧＫは４００ｎｍ〜６５０ｎｍの間である。
【００３２】
半導体層の面に対して垂直方向の第１の層Ｇ１の厚さＤ１は、有利には１０ｎｍ〜１００ｎｍの間である。とりわけ、第１の層に堆積される第２の層の金属として有利にはＴｉを使用する場合、第１の層の層厚さＤ１は有利には、保護層６の下の陥凹トレンチＲＣの深さの少なくとも５０％であり、とりわけ少なくとも６５％であり、有利には７５％である。陥凹トレンチの深さは少なくとも、コンタクト層５の層厚さに近似的に等しい。第１の層の層上限と保護層６の開口ＭＦとの間の小さい間隔により、上昇された発散度で蒸着するＴｉが陥凹トレンチ内に侵入するのが回避されるか、または小さく抑えられる。第１の層は、開口ＭＦ内にまで到達することもできる。
【００３３】
第１の層Ｇ１に、開口ＭＦおよび開口ＭＫを通過して、第２の材料（または金属混合物）から成る第２の層Ｇ２が堆積される。第２の金属はアルミニウムと異なり、有利には次のような特性を有する。すなわち、Ａｌと合金化可能であり、後の熱処理および／または動作中に層Ｇ１においてアルミニウムの粒度成長が電気泳動によって生じるのを制限する特性を有する。適しているのは、たとえばＰｔ，Ｎｉであるか、またはとりわけＴｉである。粒成長の制限はとりわけ、アルミニウム層Ｇ１中の粒がすべての側に向かって同時に成長し、Ｇ１からＧ２への層境界において粒度成長がストップすることにより、実質的に、層境界面に対して横方向の粒度成長もストップすることによって実現される。したがって重要なのは、とりわけ層Ｇ１の層厚さが小さいことである。
【００３４】
第２の層Ｇ２の第２の層厚さＤ２は、有利には１０ｎｍ未満であり、とりわけ５ｎｍ未満であり、有利には２．５ｎｍ未満である。第２の層Ｇ２には、別のゲート金属が少なくとも１つの別の層で堆積され、有利にはちょうど１つの別の層Ｇ３で堆積される。この別のゲート金属は層Ｇ３で、有利には第１の層厚さＧ１と第２の層厚さＧ２との和より大きい層厚さＤ３で堆積される。ゲートヘッドは有利には、大部分が前記別の層Ｇ３中の別のゲート金属から成る。
【００３５】
前記別の層Ｇ３は有利には、別のゲート金属としてアルミニウムから成る。このアルミニウムは有利なことに、非常に小さい比電気抵抗を有する。
【００３６】
有利には約４００℃で行われる後続の熱処理および／または素子の動作で、電気泳動によって前記別の層Ｇ３のアルミニウムにも粒度成長が発生する。しかしここでは、粒度成長を制限する手段を必要としたり、設けたりしない。粒度が大きくなることは、図平面に対して垂直であるゲート線条の電気的抵抗に関して有利である。有利には、熱処理後に第１の層Ｇ１において、前記別の層Ｇ３のアルミニウムの平均粒度より小さいアルミニウムの平均粒度が得られる。この平均粒度は有利には、前記別の層Ｇ３のアルミニウムの平均粒度の５０％未満であり、とりわけ２０％未満である。
【００３７】
熱処理時には、第２の層Ｇ２と第１の層Ｇ１との間の境界面にも、第２の層Ｇ２と第３の層Ｇ３との間の境界面にも、異なる金属の合金が形成される。第１の層で形成された合金領域は、有利には半導体層４まで達せず、該半導体層から十分に離隔される。このことにより、制御電極の第１の層Ｇ１と半導体層４との間のショットキ接合部の特性が該合金によって阻害されない。
【００３８】
上記の構成、請求項に記載の構成および図面から読み取れる構成は、個別にも種々の組み合わせでも有利に実現できる。本発明は前記実施例に限定されず、当業者の知識の枠内で種々に変更することができる。とりわけ、半導体層の組成および制御電極の個々の金属層の組成に関しては、種々の変形形態が当業者において、同等のものとして慣用となっている。とりわけ、ＧａＡｓ基板の代わりにＩｎＰ基板を設けることができる。
【図面の簡単な説明】
【００３９】
【図１】方法の流れを複数のステップで示す。
【図２】図１ｄの一部を拡大して示す図である。
【符号の説明】
【００４０】
１ ＧａＡｓ基板
２ バッファ層
３ ２次元の電子ガス（チャネル）を含む半導体層
４ バリア層
５ コンタクト層
６ 保護層
７ フォトレジスト層
Ｇ１，Ｇ２，Ｇ３ ゲート電極を構成する層
ＭＦ，ＭＫ 開口
ＯＣ オームコンタクト
ＲＣ 陥凹トレンチ
ＧＫ ゲートヘッドの幅
ＧＬ ゲート長
Ｄ１ 層Ｇ１の層厚さ
Ｄ２ 層Ｇ２の層厚さ
Ｄ３ 層Ｇ３の層厚さ
【技術分野】
【０００１】
本発明は、金属性の制御電極を有する半導体素子の製造方法と、金属性の制御電極を有する半導体素子とに関する。ここでは、金属性の制御電極は電界効果トランジスタのゲート電極として、比較的狭幅のゲートボトムと、比較的広幅のゲートヘッドとを有し、典型的には近似的にＴ字形である。
【背景技術】
【０００２】
電界効果トランジスタ、とりわけＨＥＭＴ高出力電界効果トランジスタを有するモノリシック集積回路では、制御電極としてゲートのゲート長が特に重要であり、とりわけ、３００ｎｍを下回る非常に小さいゲート長を精確に形成するのは困難である。制御電極の金属と半導体材料との材料組み合わせは、合金形成、拡散、化学的反応および半導体特性の影響の理由から非常に重要であり、Ｓｉ基板に適した電極用金属が化合物半導体材料、とりわけＧａＡｓおよびＩｎＰに適さないことが多く、その逆も多い。
【０００３】
とりわけＧａＡｓ基板上に設けられる素子の場合、アルミニウムがゲート材料として、しばしば使用されるＴｉ／Ｐｔ／Ａｕ制御電極より有利である。アルミニウムは特に高い伝導度を有し、半導体材料の特性を拡散によって阻害することなく、半導体材料との特に長時間安定的な接続部を形成する。
【０００４】
ＤＥ１０３０４７２２Ａ１から、アルミニウム製の制御電極が公知になっている。ここでは、アルミニウムが全面に堆積された後、ゲートヘッドが後続のマーキングおよびエッチングによって、一続きの金属層から形成される。しばしば適用される別のリフトオフ技術では、ゲートヘッドの構造はマスクで予め決定され、有利には、ゲートボトムとゲートヘッドとは自己調整式で相互に整合される。
【０００５】
ゲート金属の堆積後、上昇された温度で少なくとも１回の熱処理を行う必要がある。
【０００６】
しかしゲート長を縮小すると、Ａｌゲートを有する電界効果トランジスタはいわゆるＮＯＰＯ（No Pinch Off）欠陥を引き起こす傾向があり、これによって、このような素子は多くのアプリケーションで使用できなくなってしまう。
【特許文献１】ＤＥ１０３０４７２２Ａ１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、ゲート長が小さくても有利かつ長時間安定性の特性を有する、III‐V族化合物半導体基板をベースとする半導体素子の製造方法および半導体素子を提供することである。
【課題を解決するための手段】
【０００８】
前記課題は、
半導体層上のゲート電極の第１の層をアルミニウムから形成し、
第１の層上に、第２の金属から成る第２の層を堆積し、該第２の金属は、後続の該熱処理で該第１の層のアルミニウムの粒度の成長を制限するものであり、
該第２の金属と異なる別の金属を、少なくとも１つの別の層で該第２の層に沈着する
ことを特徴とする方法によって解決される。
【発明を実施するための最良の形態】
【０００９】
本発明では、ゲートボトムの第１の層の材料であるアルミニウム（Ａｌ）と、とりわけＧａＡｓ基板をベースとする半導体層の化合物半導体材料との間のコンタクトの有利な特性が得られる。半導体層はこれ以降、明示的または前後関係から異なって記載しない限り、表面上に制御電極が形成され配置される半導体層を指す。制御電極はとりわけ、このような半導体層とともにショットキダイオードを構成することができる。有利には、別の金属から成る第２の層を挿入することによって、ゲート長が非常に小さくてもＮＯＰＯ欠陥を回避し、電界効果トランジスタの有利な長時間安定特性が得られる。
【００１０】
本発明では、上記のＮＯＰＯ欠陥が発生する基本的な理由は、熱処理中および／または動作中に電気泳動によって生じるアルミニウムの粒度成長であるという認識を利用する。ゲート金属であるアルミニウムの粒度が大きくなること自体は、ゲート制御電極の電気的抵抗を小さくするのに有利である。しかし、ゲート長が縮小されて粒度が大きくなると、このような粒度は狭幅のゲートボトム自体に悪影響を及ぼすことが判明している。
【００１１】
このような不利な現象に対して本発明では、第１の層厚さを有する薄い第１の層に、有利な物理的特性を有するアルミニウムをゲート金属として使用し、第１の層厚さを制限することにより、アルミニウムと異なる第２の金属から成る第２の層によって、該第１の層における粒度成長を、すべてアルミニウムから成るゲートより小さい平均粒度に制限することによって対処する。
【００１２】
有利には第２の層として、第１の層のアルミニウムと合金化可能である次のような金属が選択される。すなわち、ゲート電極の金属の堆積後に有利には約４００℃で行われる熱処理で、第１の層と第２の層との間の層境界で第１の層のＡｌと合金化される金属が選択される。このようにして得られる合金層は有利には、金属‐半導体接合部の特性が阻害されるのを確実に回避するのに十分に、半導体層から離隔される。
【００１３】
第２の層で使用される第２の金属として有利には、白金（Ｐｔ）、ニッケル（Ｎｉ）が第１の層上に堆積されるか、または有利にはチタン（Ｔｉ）が堆積される。第２の層厚さは、有利には１０ｎｍ未満であり、とりわけ５ｎｍ未満であり、有利には２．５ｎｍ未満である。
【００１４】
有利には第２の層に、該第２の層の金属と異なる別のゲート金属が少なくとも１つの別の層で堆積される。有利には、ゲートヘッドの少なくとも大部分は、別の金属から成る。この別の金属は有利には、第１の層厚さと第２の層厚さとの和より大きい層厚さで堆積される。
【００１５】
別の金属として有利には、アルミニウムが使用される。これによって、該別の層から別の金属が、薄い第２の層を透過して第１の層および半導体層の方向に拡散して素子特性に悪影響が及ぼされるのが回避される。第１の層において熱処理後のアルミニウムの平均粒度は、有利には該別の層より小さく、有利には該別の層の平均粒度の５０％より小さく、とりわけ２０％より小さい。
【００１６】
ゲート金属の堆積は、有利には蒸着によって行われる。ゲートヘッドの構造化は、有利にはゲートボトムに対して自己調整を行うことによって行われる。ゲートヘッドのゲート長の方向の最大寸法は、有利にはゲート長の少なくとも１．５倍であり、典型的には最大で約６００ｎｍである。ゲートヘッドのゲート長の方向の最大寸法は有利には、ゲート長より少なくとも１００ｎｍ大きく、ゲート長は約２０ｎｍまで縮小することができる。
【００１７】
ゲートボトムは有利には、半導体表面の陥凹トレンチ内に堆積される。こうするために有利なのは、半導体材料上に堆積された層に、ゲートの構造と側方のアンダーエッチング部とを有する開口部を形成する。第１の層の層厚さは有利には、陥凹トレンチの深さの少なくとも５０％であり、とりわけ少なくとも６５％であり、有利には少なくとも７５％である。これによって、とりわけＴｉを第２の金属として使用する場合に、Ｔｉの別の蒸着ふるまいによって引き起こされる悪影響が回避されるか、または小さく抑えられる。
【実施例】
【００１８】
本発明を以下で、有利な実施例に基づいて図面を参照して詳細に説明する。
【００１９】
図１ａ〜図１ｄに、制御電極を形成するための種々の工程ステージが概略的に示されている。ＧａＡｓ基板１から出発して、層２〜５は電界効果トランジスタの垂直方向のプロフィールを構成する。このような層シーケンスに関しては、従来技術から多数の例が公知になっている。個々のケースにおいて、層の数、層厚さおよび材料の組成を変更することができる。
【００２０】
典型的には、層２はバッファ層であり、層３は２次元の電子ガス（チャネル）を含む半導体層を形成し、層４はバリア層であり、次のような半導体層を形成する。すなわち、該半導体層上に制御電極の金属が堆積され、制御電極とともにショットキダイオードを形成する半導体層を形成する。層５は、オームコンタクトＯＣして低抵抗の素子コンタクトを行うための高ドーピングされたコンタクト層を形成する。とりわけ層４は、上方に位置する層境界すなわち基板と反対側の層境界に、素子の製造中にエッチング法を行うためのエッチングストップとしてストップ層を有することができる。
【００２１】
層５は有利にはＧａＡｓから成り、場合によって設けられるストップ層はたとえばＡｌＡｓまたはＩｎＧａＰから成る。
【００２２】
層シーケンス２〜５が基板１上に形成され、オームコンタクトＯＣが形成された後、層６が全面に堆積される。この層６は、たとえば酸化シリコンおよび／または窒化シリコンから成る。
【００２３】
層６には、フォトレジストまたは類似する材料から成る層が堆積され、この層にゲート構造体がフォトリソグラフィによって形成される。マスクである構造化された層７を使用して保護層６に、ゲートボトムの構造を決定する開口ＭＦが形成される。フォトレジスト層７の開口ＭＫは、制御電極のゲートヘッドの構造を決定する。
【００２４】
層６の開口ＭＦおよびフォトレジスト層７の開口ＭＫは、別個のフォトリソグラフィステップで形成するか、または１つのフォトリソグラフィステップで自己調整で形成することができる。保護層６のこのような開口ＭＦにより、保護層６の側方のアンダーエッチングを行うことによって、コンタクト層５に、開口ＭＦの両側まで延在する陥凹トレンチＲＣが形成される。ここでは、陥凹トレンチの深さはコンタクト層５の層高さに相応する。ゲート金属はカソードスプレーによって、または有利には蒸着によって、開口ＭＦを通過してバリア層４に堆積され、開口ＭＫを通過して保護層６に堆積され、比較的狭幅のゲートボトムと比較的広幅のゲートヘッドとを有する近似的にＴ字形の電極が形成される。堆積されたゲート金属は、フォトレジスト層上にゲートヘッドの周辺にも堆積され、ここからリフトオフ法で有利に除去することができる。
【００２５】
ここまで記載された方法は、多数の変形形態で基本的に従来の技術から公知である。リフトオフ法の代わりにとりわけ、本願明細書の冒頭に挙げられた従来技術からも自明であるように、一続きの金属層からゲートヘッドをエッチングによって構造化することもできる。
【００２６】
本発明のこの有利な実施例にしたがってゲート金属を堆積する場合、連続的に、Ａｌから成る第１の層Ｇ１を堆積し、該第１の層Ｇ１に、Ｐｔ，Ｎｉまたは有利にはＴｉから成る第２の層Ｇ２を堆積し、該第２の層Ｇ２に、Ａｌから成る別の層Ｇ３を再び堆積する。一続きの金属層からエッチングによってゲートヘッドを構造化する場合、Ｔｉは比較的エッチングしやすいので有利である。
【００２７】
図１ａのようにゲート金属が完全に堆積された後、リフトオフによって、フォトレジスト層７の溶解により、この該フォトレジスト層７に堆積された材料が除去され、図１ｂに示された構造が得られる。この状況において典型的には、第１の熱処理が上昇された温度で、たとえば約４００℃で行われる。この熱処理の枠内で、層Ｇ１およびＧ３においてアルミニウムの粒度成長が生じる。層Ｇ１における粒度成長は、本発明による手段によって、たとえば層Ｇ１の層厚さＤ１（図２）を制限することによって、層Ｇ３より小さい粒度に制限される。
【００２８】
その後、保護層６は除去され、図１ｃで露出された素子構造体にパッシベーション層８が、図１ｄに示されているように被覆される。このようなパッシベーション層を素子表面に被着するのは、自明である。
【００２９】
本発明で重要なのは、ここに概略的に示された、陥凹トレンチＲＣ内の半導体層４の半導体材料上に設けられた第１の層Ｇ１の例の金属性のゲート電極と、第１の層上の第２の層Ｇ２と、第２の層Ｇ２上の別の層Ｇ３との層構成である。層シーケンスは、半導体材料上かつ陥凹トレンチ内にあるゲートボトムにも、保護層上に開口ＭＦの側方に設けられたゲートヘッドにも存在する。これらの図に示された個々の層および／または制御電極の比率は、厳密に拡大比率どおりでないことを理解されたい。
【００３０】
層Ｇ１はアルミニウムから成る。このアルミニウムは特に有利には、半導体層４の金属との境界面を形成し、この半導体層４とともにショットキダイオードを構成することができる。層１は、有利にはゲート長ＧＬの１．５倍を上回らない層厚さＤ１で堆積される。この層厚さＤ１は、とりわけ制御電極のゲート長ＧＬを上回らない厚さである。ここで、図２を参照されたい。層Ｇ１は保護層６の上面に、開口ＭＦの側方および開口ＭＫの内部にも、ゲートヘッドの幅ＧＫでゲート長の方向に対して平行に設けられる。
【００３１】
ゲート長ＧＬは有利には３００ｎｍ未満であり、とりわけ２０ｎｍ〜３００ｎｍの間の領域にある。ゲートヘッドの幅ＧＫはゲート長ＧＬを上回り、有利にはゲート長ＧＬの少なくとも１．５倍である。有利には、ゲートヘッドの幅ＧＫは４００ｎｍ〜６５０ｎｍの間である。
【００３２】
半導体層の面に対して垂直方向の第１の層Ｇ１の厚さＤ１は、有利には１０ｎｍ〜１００ｎｍの間である。とりわけ、第１の層に堆積される第２の層の金属として有利にはＴｉを使用する場合、第１の層の層厚さＤ１は有利には、保護層６の下の陥凹トレンチＲＣの深さの少なくとも５０％であり、とりわけ少なくとも６５％であり、有利には７５％である。陥凹トレンチの深さは少なくとも、コンタクト層５の層厚さに近似的に等しい。第１の層の層上限と保護層６の開口ＭＦとの間の小さい間隔により、上昇された発散度で蒸着するＴｉが陥凹トレンチ内に侵入するのが回避されるか、または小さく抑えられる。第１の層は、開口ＭＦ内にまで到達することもできる。
【００３３】
第１の層Ｇ１に、開口ＭＦおよび開口ＭＫを通過して、第２の材料（または金属混合物）から成る第２の層Ｇ２が堆積される。第２の金属はアルミニウムと異なり、有利には次のような特性を有する。すなわち、Ａｌと合金化可能であり、後の熱処理および／または動作中に層Ｇ１においてアルミニウムの粒度成長が電気泳動によって生じるのを制限する特性を有する。適しているのは、たとえばＰｔ，Ｎｉであるか、またはとりわけＴｉである。粒成長の制限はとりわけ、アルミニウム層Ｇ１中の粒がすべての側に向かって同時に成長し、Ｇ１からＧ２への層境界において粒度成長がストップすることにより、実質的に、層境界面に対して横方向の粒度成長もストップすることによって実現される。したがって重要なのは、とりわけ層Ｇ１の層厚さが小さいことである。
【００３４】
第２の層Ｇ２の第２の層厚さＤ２は、有利には１０ｎｍ未満であり、とりわけ５ｎｍ未満であり、有利には２．５ｎｍ未満である。第２の層Ｇ２には、別のゲート金属が少なくとも１つの別の層で堆積され、有利にはちょうど１つの別の層Ｇ３で堆積される。この別のゲート金属は層Ｇ３で、有利には第１の層厚さＧ１と第２の層厚さＧ２との和より大きい層厚さＤ３で堆積される。ゲートヘッドは有利には、大部分が前記別の層Ｇ３中の別のゲート金属から成る。
【００３５】
前記別の層Ｇ３は有利には、別のゲート金属としてアルミニウムから成る。このアルミニウムは有利なことに、非常に小さい比電気抵抗を有する。
【００３６】
有利には約４００℃で行われる後続の熱処理および／または素子の動作で、電気泳動によって前記別の層Ｇ３のアルミニウムにも粒度成長が発生する。しかしここでは、粒度成長を制限する手段を必要としたり、設けたりしない。粒度が大きくなることは、図平面に対して垂直であるゲート線条の電気的抵抗に関して有利である。有利には、熱処理後に第１の層Ｇ１において、前記別の層Ｇ３のアルミニウムの平均粒度より小さいアルミニウムの平均粒度が得られる。この平均粒度は有利には、前記別の層Ｇ３のアルミニウムの平均粒度の５０％未満であり、とりわけ２０％未満である。
【００３７】
熱処理時には、第２の層Ｇ２と第１の層Ｇ１との間の境界面にも、第２の層Ｇ２と第３の層Ｇ３との間の境界面にも、異なる金属の合金が形成される。第１の層で形成された合金領域は、有利には半導体層４まで達せず、該半導体層から十分に離隔される。このことにより、制御電極の第１の層Ｇ１と半導体層４との間のショットキ接合部の特性が該合金によって阻害されない。
【００３８】
上記の構成、請求項に記載の構成および図面から読み取れる構成は、個別にも種々の組み合わせでも有利に実現できる。本発明は前記実施例に限定されず、当業者の知識の枠内で種々に変更することができる。とりわけ、半導体層の組成および制御電極の個々の金属層の組成に関しては、種々の変形形態が当業者において、同等のものとして慣用となっている。とりわけ、ＧａＡｓ基板の代わりにＩｎＰ基板を設けることができる。
【図面の簡単な説明】
【００３９】
【図１】方法の流れを複数のステップで示す。
【図２】図１ｄの一部を拡大して示す図である。
【符号の説明】
【００４０】
１ ＧａＡｓ基板
２ バッファ層
３ ２次元の電子ガス（チャネル）を含む半導体層
４ バリア層
５ コンタクト層
６ 保護層
７ フォトレジスト層
Ｇ１，Ｇ２，Ｇ３ ゲート電極を構成する層
ＭＦ，ＭＫ 開口
ＯＣ オームコンタクト
ＲＣ 陥凹トレンチ
ＧＫ ゲートヘッドの幅
ＧＬ ゲート長
Ｄ１ 層Ｇ１の層厚さ
Ｄ２ 層Ｇ２の層厚さ
Ｄ３ 層Ｇ３の層厚さ
【特許請求の範囲】
【請求項１】
半導体素子の製造方法であって、
該半導体素子は、化合物半導体基板（１）上の半導体層（４）に堆積された金属性のゲート電極を有し、
該ゲート電極は、ゲートボトムとゲートヘッドとを有し、
該ゲート電極の金属の堆積後、上昇された温度で熱処理を行う形式の方法において、
・該半導体層（４）上のゲート電極の第１の層（Ｇ１）をアルミニウムから形成し、
・該第１の層（Ｇ１）上に、第２の金属から成る第２の層（Ｇ２）を堆積し、該第２の金属は、後続の該熱処理で該第１の層（Ｇ１）のアルミニウムの粒度の成長を制限するものであり、
・該第２の金属と異なる別の金属を、少なくとも１つの別の層（Ｇ３）で該第２の層に沈着する
ことを特徴とする製造方法。
【請求項２】
前記第１の層を、ゲート長の１．５倍を上回らない第１の層厚さ（Ｄ１）で堆積し、とりわけ該ゲート長自体を上回らない第１の層厚さ（Ｄ１）で堆積する、請求項１記載の製造方法。
【請求項３】
前記第１の層を、１０ｎｍ〜１００ｎｍの間の第１の層厚さ（Ｄ１）で堆積する、請求項１または２記載の製造方法。
【請求項４】
前記第２の層として、Ａｌと合金を形成する金属を選択し、
前記熱処理時に、Ａｌおよび該第２の層の金属とを、前記第１の層と第２の層との境界面で合金化する、請求項１から３までのいずれか１項記載の製造方法。
【請求項５】
前記第２の層（Ｇ２）を、Ｔｉ，ＮｉまたはＰｔから形成する、請求項４記載の製造方法。
【請求項６】
前記第２の層（Ｇ２）を、前記第１の層厚さ（Ｄ１）より小さい第２の層厚さ（Ｄ２）で堆積する、請求項１から５までのいずれか１項記載の製造方法。
【請求項７】
前記第２の層を、１０ｎｍ未満の層厚さ（Ｄ２）で堆積し、とりわけ５ｎｍ未満の層厚さ（Ｄ２）で堆積し、有利には２．５ｎｍ未満の層厚さで堆積する、請求項６記載の製造方法。
【請求項８】
前記ゲートヘッドの大部分を、前記別の金属から形成する、請求項１から７までのいずれか１項記載の製造方法。
【請求項９】
前記別の金属を、前記第１の層厚さ（Ｄ１）と第２の層厚さ（Ｄ２）との和より大きい層厚さ（Ｄ３）で堆積する、請求項１から８までのいずれか１項記載の製造方法。
【請求項１０】
別の金属として、少なくとも大部分はアルミニウムを堆積させ、有利には排他的にアルミニウムを堆積させる、請求項１から９までのいずれか１項記載の製造方法。
【請求項１１】
前記ゲート電極の前記の複数の金属性の層（Ｇ１，Ｇ２，Ｇ３）を、蒸着またはカソードスプレーによって堆積させる、請求項１から１０までのいずれか１項記載の製造方法。
【請求項１２】
前記ゲートボトムを、アンダーエッチングされた層の開口（ＭＦ）を通過して陥凹トレンチ（ＲＣ）に堆積する、請求項１から１１までのいずれか１項記載の製造方法。
【請求項１３】
前記第１の層を、前記陥凹トレンチ（ＲＣ）の厚さ（ＤＲ）の少なくとも５０％である第１の層厚さで堆積し、とりわけ前記陥凹トレンチ（ＲＣ）の厚さ（ＤＲ）の少なくとも６５％である第１の層厚さで堆積し、有利には前記陥凹トレンチ（ＲＣ）の厚さ（ＤＲ）の７５％である第１の層厚さで堆積する、請求項１２記載の製造方法。
【請求項１４】
前記ゲートヘッドをリフトオフ法で形成する、請求項１１から１３までのいずれか１項記載の製造方法。
【請求項１５】
半導体素子であって、
半導体材料から成る半導体層上に金属性のゲート電極を有し、該半導体層はＧａＡｓ基板上に設けられている形式のものにおいて、
該ゲート電極はゲートボトムとゲートヘッドとを有し、該半導体層の面に対して垂直方向に、複数の層（Ｇ１，Ｇ２，Ｇ３）から成り、
・第１の層（Ｇ１）はアルミニウムから成り、第１の層厚さ（Ｄ１）を有し、
・該第１の層（Ｇ１）の次の第２の層（Ｇ２）は、アルミニウムと異なる第２の金属から成り、
・該第２の層の金属と異なる別の金属が、該第２の層上に少なくとも１つの別の層（Ｇ３）を形成する
ことを特徴とする半導体素子。
【請求項１６】
前記第１の層厚さ（Ｄ１）は、ゲート長の１．５倍を上回らず、とりわけ該ゲート長（ＧＬ）を上回らない、請求項１５記載の半導体素子。
【請求項１７】
前記第１の層厚さ（Ｄ１）は、１０ｎｍ〜１００ｎｍの間である、請求項１５または１６記載の製造方法。
【請求項１８】
前記ゲートボトムは陥凹トレンチ（ＲＣ）内に配置されている、請求項１５から１７までのいずれか１項記載の半導体素子。
【請求項１９】
前記第１の層厚さ（Ｄ１）は、前記陥凹トレンチの厚さ（ＤＲ）の少なくとも５０％であり、とりわけ前記陥凹トレンチの厚さ（ＤＲ）の少なくとも６５％であり、有利には前記陥凹トレンチ（ＲＣ）の厚さ（ＤＲ）の少なくとも７５％である、請求項１８記載の半導体素子。
【請求項２０】
前記第２の層の金属は前記第１の層のＡｌと、該第１の層と第２の層との間の境界面において合金を形成する、請求項１５から１９までのいずれか１項記載の半導体素子。
【請求項２１】
前記合金は前記半導体層（４）から離隔されている、請求項２０記載の半導体素子。
【請求項２２】
前記第２の層は、Ｔｉ，ＮｉまたはＰｔを含む、請求項２０または２１記載の半導体素子。
【請求項２３】
前記第２の層（Ｇ２）の第２の層厚さ（Ｄ２）は前記第１の層厚さ（Ｄ１）より小さい、請求項１５から２２までのいずれか１項記載の半導体素子。
【請求項２４】
前記第２の層厚さ（Ｄ２）は１０ｎｍ未満であり、とりわけ５ｎｍ未満であり、有利には２．５ｎｍ未満である、請求項２３記載の半導体素子。
【請求項２５】
前記ゲートヘッドの大部分は、前記別の層（Ｇ３）によって形成される、請求項１５から２４記載の半導体素子。
【請求項２６】
前記別の層（Ｇ３）の層厚さ（Ｄ３）は、前記第１の層の層厚さ（Ｄ１）と第２の層の層厚さ（Ｄ２）との和より大きい、請求項１５から２５までのいずれか１項記載の半導体素子。
【請求項２７】
前記別の金属（Ｇ３）は、少なくとも大部分が、有利には完全にアルミニウムから成る、請求項１５から２６までのいずれか１項記載の半導体素子。
【請求項２８】
前記第１の層（Ｇ１）のアルミニウムの平均粒度は、前記別の層（Ｇ３）より小さい、請求項１５から２７までのいずれか１項記載の半導体素子。
【請求項２９】
前記第１の層のアルミニウムの平均粒度は、前記別の層の平均粒度の５０％未満であり、とりわけ２０％未満である、請求項２８記載の半導体素子。
【請求項１】
半導体素子の製造方法であって、
該半導体素子は、化合物半導体基板（１）上の半導体層（４）に堆積された金属性のゲート電極を有し、
該ゲート電極は、ゲートボトムとゲートヘッドとを有し、
該ゲート電極の金属の堆積後、上昇された温度で熱処理を行う形式の方法において、
・該半導体層（４）上のゲート電極の第１の層（Ｇ１）をアルミニウムから形成し、
・該第１の層（Ｇ１）上に、第２の金属から成る第２の層（Ｇ２）を堆積し、該第２の金属は、後続の該熱処理で該第１の層（Ｇ１）のアルミニウムの粒度の成長を制限するものであり、
・該第２の金属と異なる別の金属を、少なくとも１つの別の層（Ｇ３）で該第２の層に沈着する
ことを特徴とする製造方法。
【請求項２】
前記第１の層を、ゲート長の１．５倍を上回らない第１の層厚さ（Ｄ１）で堆積し、とりわけ該ゲート長自体を上回らない第１の層厚さ（Ｄ１）で堆積する、請求項１記載の製造方法。
【請求項３】
前記第１の層を、１０ｎｍ〜１００ｎｍの間の第１の層厚さ（Ｄ１）で堆積する、請求項１または２記載の製造方法。
【請求項４】
前記第２の層として、Ａｌと合金を形成する金属を選択し、
前記熱処理時に、Ａｌおよび該第２の層の金属とを、前記第１の層と第２の層との境界面で合金化する、請求項１から３までのいずれか１項記載の製造方法。
【請求項５】
前記第２の層（Ｇ２）を、Ｔｉ，ＮｉまたはＰｔから形成する、請求項４記載の製造方法。
【請求項６】
前記第２の層（Ｇ２）を、前記第１の層厚さ（Ｄ１）より小さい第２の層厚さ（Ｄ２）で堆積する、請求項１から５までのいずれか１項記載の製造方法。
【請求項７】
前記第２の層を、１０ｎｍ未満の層厚さ（Ｄ２）で堆積し、とりわけ５ｎｍ未満の層厚さ（Ｄ２）で堆積し、有利には２．５ｎｍ未満の層厚さで堆積する、請求項６記載の製造方法。
【請求項８】
前記ゲートヘッドの大部分を、前記別の金属から形成する、請求項１から７までのいずれか１項記載の製造方法。
【請求項９】
前記別の金属を、前記第１の層厚さ（Ｄ１）と第２の層厚さ（Ｄ２）との和より大きい層厚さ（Ｄ３）で堆積する、請求項１から８までのいずれか１項記載の製造方法。
【請求項１０】
別の金属として、少なくとも大部分はアルミニウムを堆積させ、有利には排他的にアルミニウムを堆積させる、請求項１から９までのいずれか１項記載の製造方法。
【請求項１１】
前記ゲート電極の前記の複数の金属性の層（Ｇ１，Ｇ２，Ｇ３）を、蒸着またはカソードスプレーによって堆積させる、請求項１から１０までのいずれか１項記載の製造方法。
【請求項１２】
前記ゲートボトムを、アンダーエッチングされた層の開口（ＭＦ）を通過して陥凹トレンチ（ＲＣ）に堆積する、請求項１から１１までのいずれか１項記載の製造方法。
【請求項１３】
前記第１の層を、前記陥凹トレンチ（ＲＣ）の厚さ（ＤＲ）の少なくとも５０％である第１の層厚さで堆積し、とりわけ前記陥凹トレンチ（ＲＣ）の厚さ（ＤＲ）の少なくとも６５％である第１の層厚さで堆積し、有利には前記陥凹トレンチ（ＲＣ）の厚さ（ＤＲ）の７５％である第１の層厚さで堆積する、請求項１２記載の製造方法。
【請求項１４】
前記ゲートヘッドをリフトオフ法で形成する、請求項１１から１３までのいずれか１項記載の製造方法。
【請求項１５】
半導体素子であって、
半導体材料から成る半導体層上に金属性のゲート電極を有し、該半導体層はＧａＡｓ基板上に設けられている形式のものにおいて、
該ゲート電極はゲートボトムとゲートヘッドとを有し、該半導体層の面に対して垂直方向に、複数の層（Ｇ１，Ｇ２，Ｇ３）から成り、
・第１の層（Ｇ１）はアルミニウムから成り、第１の層厚さ（Ｄ１）を有し、
・該第１の層（Ｇ１）の次の第２の層（Ｇ２）は、アルミニウムと異なる第２の金属から成り、
・該第２の層の金属と異なる別の金属が、該第２の層上に少なくとも１つの別の層（Ｇ３）を形成する
ことを特徴とする半導体素子。
【請求項１６】
前記第１の層厚さ（Ｄ１）は、ゲート長の１．５倍を上回らず、とりわけ該ゲート長（ＧＬ）を上回らない、請求項１５記載の半導体素子。
【請求項１７】
前記第１の層厚さ（Ｄ１）は、１０ｎｍ〜１００ｎｍの間である、請求項１５または１６記載の製造方法。
【請求項１８】
前記ゲートボトムは陥凹トレンチ（ＲＣ）内に配置されている、請求項１５から１７までのいずれか１項記載の半導体素子。
【請求項１９】
前記第１の層厚さ（Ｄ１）は、前記陥凹トレンチの厚さ（ＤＲ）の少なくとも５０％であり、とりわけ前記陥凹トレンチの厚さ（ＤＲ）の少なくとも６５％であり、有利には前記陥凹トレンチ（ＲＣ）の厚さ（ＤＲ）の少なくとも７５％である、請求項１８記載の半導体素子。
【請求項２０】
前記第２の層の金属は前記第１の層のＡｌと、該第１の層と第２の層との間の境界面において合金を形成する、請求項１５から１９までのいずれか１項記載の半導体素子。
【請求項２１】
前記合金は前記半導体層（４）から離隔されている、請求項２０記載の半導体素子。
【請求項２２】
前記第２の層は、Ｔｉ，ＮｉまたはＰｔを含む、請求項２０または２１記載の半導体素子。
【請求項２３】
前記第２の層（Ｇ２）の第２の層厚さ（Ｄ２）は前記第１の層厚さ（Ｄ１）より小さい、請求項１５から２２までのいずれか１項記載の半導体素子。
【請求項２４】
前記第２の層厚さ（Ｄ２）は１０ｎｍ未満であり、とりわけ５ｎｍ未満であり、有利には２．５ｎｍ未満である、請求項２３記載の半導体素子。
【請求項２５】
前記ゲートヘッドの大部分は、前記別の層（Ｇ３）によって形成される、請求項１５から２４記載の半導体素子。
【請求項２６】
前記別の層（Ｇ３）の層厚さ（Ｄ３）は、前記第１の層の層厚さ（Ｄ１）と第２の層の層厚さ（Ｄ２）との和より大きい、請求項１５から２５までのいずれか１項記載の半導体素子。
【請求項２７】
前記別の金属（Ｇ３）は、少なくとも大部分が、有利には完全にアルミニウムから成る、請求項１５から２６までのいずれか１項記載の半導体素子。
【請求項２８】
前記第１の層（Ｇ１）のアルミニウムの平均粒度は、前記別の層（Ｇ３）より小さい、請求項１５から２７までのいずれか１項記載の半導体素子。
【請求項２９】
前記第１の層のアルミニウムの平均粒度は、前記別の層の平均粒度の５０％未満であり、とりわけ２０％未満である、請求項２８記載の半導体素子。
【図１】
【図２】
【図２】
【公開番号】特開２００７−２５１１８０（Ｐ２００７−２５１１８０Ａ）
【公開日】平成１９年９月２７日（２００７．９．２７）
【国際特許分類】
【出願番号】特願２００７−７０８９４（Ｐ２００７−７０８９４）
【出願日】平成１９年３月１９日（２００７．３．１９）
【出願人】（５０３０５９７９２）ユナイティッド モノリスィック セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング (3)
【Ｆターム（参考）】
【公開日】平成１９年９月２７日（２００７．９．２７）
【国際特許分類】
【出願日】平成１９年３月１９日（２００７．３．１９）
【出願人】（５０３０５９７９２）ユナイティッド モノリスィック セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング (3)
【Ｆターム（参考）】
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