【課題】電気特性取得評価方法に関し、試料側にもプローブ側にも問題を発生させることなく安定な電気特性取得評価を行う。
【解決手段】積層体の表面側電極に対するコンタクトホール２１を露出する工程と、前記露出したコンタクトホール２１に導電性物質を埋め込んで凸状構造２２を形成する工程と、前記凸状構造２２を含む領域にカンチレバーを間欠接触測定方式で接触させて前記凸状構造２２の位置を認識する工程と、前記凸状構造２２の中心軸の方向に前記カンチレバーを押しつけて電気特性を取得する工程とを設ける。 （もっと読む）

【課題】ゲート酸化膜の厚さが数ｎｍと薄い場合であってもＧＯＩの劣化がないシリコン単結晶ウェーハとその製造方法、並びにＧＯＩ劣化がないことをＴＤＤＢ法などに比べて容易に評価することのできる評価方法を提供する。
【解決手段】少なくとも、シリコン単結晶インゴットを準備する工程と、該シリコン単結晶インゴットをスライスしてスライス基板を複数枚作製する工程と、該複数枚のスライス基板に、ラッピング・エッチング・研磨のうち少なくとも１つを行って複数枚の基板に加工する加工工程と、該複数枚の基板から少なくとも１枚を抜き取る工程と、該抜き取り工程で抜き取った基板の表面粗さをＡＦＭで測定し、波長２０ｎｍ〜５０ｎｍに対応する周波数帯の振幅（強度）を求めて合否を判定する工程と、前記判定が合格の場合は次工程へ送り、不合格の場合は再加工を行う工程と、を含むことを特徴とするシリコン単結晶ウェーハの製造方法。 （もっと読む）

【課題】磁気センサ等の半導体素子の特性検査から梱包までの一連の作業をトレイを使用することなく効率的に行う。
【解決手段】各半導体素子１０をダイシングテープ３１上でマトリクス状に並べられた状態に分離する工程と、各半導体素子１０をダイシングテープ３１毎載置して水平方向及び垂直方向に移動しながらプローブに接触させて検査するプローブ検査工程と、プローブ検査工程を経た後の各半導体素子１０をダイシングテープ３１上から少なくとも１個ずつピックアップして搬送テーブル３２上に搭載し、搬送テーブル３２により順次搬送される半導体素子１０の第１の主面１０ａを外観検査する第１の主面検査工程と、第１の主面検査工程を経た後の半導体素子１０を把持して反転し、半導体素子１０の第２の主面１０ｂを外観検査する第２の主面検査工程と、第２の主面検査工程を経た後の半導体素子１０を順次ピックアップして梱包する梱包工程とを備える。 （もっと読む）

【課題】配線基板の内部配線層の数を一定とした場合において、ＤＵＴ部内に配設することが可能な特定電極パッドの数を導出することが可能な配線基板の製造技術を得、これによって、ＤＵＴ部内に所定の数の特定電極パッドを配設する際に必要とされる内部配線層の最低数を導出することができ、配線基板を小型化及び簡略化する。
【解決手段】特定内部配線層の層数をＡ、各ＤＵＴ部内に配設された複数の表面電極パッドの列数をＮ、及び各ＤＵＴ部内に配設すべき特定表面電極パッドの個数をＢとした場合において、特定表面電極パッドの個数Ｂは、
Ｂ＜（Ｘ＋１）×Ａ
（Ｘは、１からＮまでの自然数）
なる関係式を満足するようにする。 （もっと読む）

【課題】半導体基板中での少数キャリアの拡散定数を簡便に求めることのできる手法を提供する。
【解決手段】第１の面および第２の面の表面再結合速度が２．８×１０^４［ｃｍ／ｓｅｃ］以上に調整された第１の半導体基板の一次モードライフタイムτ_１^（１）（１０４）、ならびに、第１の面および第２の面の一方の表面再結合速度が２．８×１０^４［ｃｍ／ｓｅｃ］以上、他方の表面再結合速度が１０［ｃｍ／ｓｅｃ］以下に調整された第２の半導体基板の一次モードライフタイムτ_１^（２）（１０６）をμ−ＰＣＤ法により測定し、得られたτ_１^（１）τ_１^（２）および半導体基板の厚さＷを以下の近似式に代入することで、半導体基板中の少数キャリアの拡散定数Ｄを簡便に求める。
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【課題】ＭＩＳあるいはＭＯＳ界面の欠陥密度（界面準位密度）を簡便かつ高い精度で求める。
【解決手段】絶縁物／半導体界面における界面欠陥に起因する容量Ｃ_ITが無視できる程度の高周波におけるＣ−Ｖ特性を元に、酸化膜容量の影響を排除した半導体容量（Ｃ_D＋Ｃ_IT）を計算するステップと、1/（Ｃ_D＋Ｃ_IT）²を低周波（準静電的）Ｃ−Ｖ特性から計算される表面ポテンシャルψsに対してプロットするステップと、ψs−1/（Ｃ_D＋Ｃ_IT）²プロットの外挿値が原点を通るように定数項を定めることにより、表面ポテンシャルψsの絶対値を確定するステップと、を有することを特徴とする絶縁物／半導体界面の評価方法。 （もっと読む）

【課題】
荷電粒子ビームを用いた計測装置ないし検査装置において、検査の高感度と高安定性とを両立する。
【解決手段】
帯電制御電極A４２０の被計測試料ないし検査試料側に帯電制御電極B４２１を設置し，試料の帯電状態に応じて、帯電制御電極Bの帯電制御電極制御部４２３から一定の電圧を与えることにより、検査前に形成した試料表面の帯電状態と電位障壁の変動を抑制する。帯電制御電極制御部６６によりリターディング電位が印加され、試料と同電位に調整される帯電制御電極A４２０の更に下部に帯電制御電極B４２１が設けられることにより、一次電子ビーム19が照射されるウェハ９などの試料から放出された二次電子４０９の試料への戻り量を調整することが可能になり，高感度な検査条件を検査中安定的に維持することが可能となる。 （もっと読む）

【課題】短時間で半導体装置の検査を行うことができる半導体装置の検査方法、検査プログラム及び半導体装置の検査装置を提供すること。
【解決手段】本発明は、記憶部２から半導体装置ＳＤ１の特性データＤＡＴ１を読み込む。次いで、ストローブ演算式２１２にＮＭＯＳトランジスタの閾値Ｖｔ１を代入することにより、半導体装置ＳＤ１に対するストローブ値ＳＴＢ１する。次いで、半導体装置ＳＤ１にテスト入力信号Ｄｉｎを出力する。そして、ストローブ値ＳＴＢ１で指定されるタイミングで、半導体装置ＳＤ１から出力されるテスト出力信号Ｄｏｕｔのパターンが期待値パターンＥＰと一致するかを判定する。 （もっと読む）

【課題】設計レイアウトに記録された情報を、直接、解析して、所望の領域を抽出し、この抽出方法を用いて検査レシピを生成し、効率的な検査を実現する。
【解決手段】設計レイアウトデータの階層情報を解析して、その内部データであるセル一つ一つが設計レイアウトデータ内での参照回数を計算して、参照回数の多い順に並び替えて、対象を探索し、その上位セルを追跡することによって、メモリマットなどの所望の回路モジュールの領域抽出を容易にする。 （もっと読む）

【課題】複数の検査室によって共有することによりフットプリントを削減することができるウエハ搬送装置を提供する。
【解決手段】本発明のウエハ搬送装置１０は、筐体Ｆを収納するウエハ収納室１１と、ウエハ収納室１１の下側に配置されたプリアライメント室１２と、ウエハ収納室１１及びプリアライメント室１２に沿って上下方向に配置され且つウエハ収納室１１とプリアライメント室１２との間で半導体ウエハを搬送する第１のウエハ搬送機構１３を有する第１のウエハ搬送室１４と、第１のウエハ搬送室１４とでプリアライメント室１２を挟む位置に配置されアライメント室１５と、第１のウエハ搬送室１４、プリアライメント室１２及びアライメント室１５の配列方向に沿って移動すると共に上下方向に移動する第２のウエハ機構１６を有する第２のウエハ搬送室１７と、を備えている。 （もっと読む）

【課題】本発明は、被測定物との距離に依存することなく、被測定物の膜厚を高い精度を測定することが可能な膜厚測定装置を提供する。
【解決手段】本発明は、光源１０と、第１光路と、第１集光レンズと、分光測定部４０と、第２光路と、第２集光レンズと、データ処理部５０を備える膜厚測定装置１００である。光源は、所定の波長範囲をもつ測定光を照射する。第１光路は、光源１０から照射した測定光を被測定物に導く。第１集光レンズは、第１光路から出射する測定光を被測定物に集光する。分光測定部４０は、反射率または透過率の波長分布特性を取得する。第２光路は、被測定物で反射された光または被測定物を透過した光を、分光測定部に導く。第２集光レンズは、第２光路の端部に集光する。データ処理部５０は、分光測定部４０で取得した波長分布特性を解析することで、被測定物の膜厚を求める。 （もっと読む）

【課題】プローブとテスタ間の測定ラインと載置台とテスタ間の測定ラインそれぞれの抵抗を格段に低減し、プローブ装置の実機として使用しても信頼性を十分に確保することができるパワーデバイス用のプローブカードを提供する。
【解決手段】本発明のプローブ装置１０は、パワーデバイスＳのエミッタ電極に電気的に接触する第１のプローブ１１と、第１のプローブ１１が接続されたブロック状の第１の接続端子１２と、パワーデバイスＤのゲート電極に電気的に接触する第２のプローブ１３と、第２のプローブ１３に接続されたブロック状の第２の接続端子１４と、パワーデバイスＤのコレクタ電極側に電気的に接触し得るコンタクトプレート１５と、コンタクトプレート１５に固定されたブロック状の第３の接続端子１６と、を備え、第１、第２、第３の接続端子１２、１４、１６は、それぞれが対応するテスタ側の接続端子に電気的に直に接触される。 （もっと読む）

【課題】コンタクト周りのキラー欠陥検査を容易にするパターンを有する半導体装置、半導体装置の検査方法及び製造方法を提供する。
【解決手段】半導体基板の第１導電型領域の表面に設けられ、それぞれ第１の方向に延在する複数の第２導電型領域と、複数の第２導電型領域とそれぞれ複数の個所で交差することにより各第２導電型領域にソースとドレインが直列に接続された複数のＭＯＳトランジスタを形成するゲート配線と、複数のＭＯＳトランジスタとゲート配線との表面を覆う絶縁膜と、絶縁膜の表面から複数のＭＯＳトランジスタのソースドレイン領域にそれぞれ設けられた複数の第１のコンタクトと、絶縁膜の表面からゲート配線の各領域に共通に接続された第２のコンタクトと、を有する。 （もっと読む）

【課題】多チャンネル化された伝送線路を含んで構成されるシステムにおいて、スキュー補正を行うデータずれ補正装置およびデータずれ補正方法の提供。
【解決手段】１．初期状態のようにＣＨ０（４０２ａ）が最初に到着し、ＣＨ１(４０２ｂ)が遅れて到着し、最後にＣＨ２（４０２ｃ）の信号が到着する。２．第一遅延挿入のように、データ同期信号ＳＴＲＯＢＥの立ち上がりエッジと各チャンネルのデータを同期させる第一遅延を挿入するが、ＣＨ０には遅延量４１０ａ分、ＣＨ１には遅延量ゼロ、ＣＨ２には遅延量４１０ｂである。第一遅延を加えたことによるライン同期信号および各チャンネルデータ間のずれを修正するため、３．第二遅延挿入に示すようにライン同期信号ＬＩＮＥ＿ＶＡＬＩＤ（４００）とＣＨ０（４０２ａ）とＣＨ１（４０２ｂ）に、必要に応じて、チャンネルデータの１データを受信する時間を第二遅延量として、設定する。 （もっと読む）

【課題】配線層が絶縁層を介して積層された多層配線基板の反り量が小さい多層配線基板及びその製造方法の提供。
【解決手段】絶縁層を介して複数の配線層を積層し、絶縁層に形成された開口部を介して複数の配線層を導通してなる多層配線基板の製造方法であって、ガラス基板５１を用い、ガラス基板５１の第１の表面に圧縮応力層４０Ａ、第２の表面に圧縮応力層４０Ｂ、を形成する工程と、圧縮応力層４０Ａの表面上に第１配線パターン５２ａを形成する配線パターン形成工程と、第１配線パターン５２ａ上に絶縁層５３を形成する絶縁層形成工程と、絶縁層５３に上下配線層を導通するための開口部５４を形成する開口部形成工程と、配線パターン形成工程、及び、絶縁層形成工程、及び、開口部形成工程、を複数繰り返す工程を有し、ガラス基板５１の第２の表面圧縮応力層４０Ｂを所定の厚さ除去する圧縮応力層除去工程を有する。 （もっと読む）

【課題】簡単な構成でウェハの高電圧試験において空気放電を防止できる高電圧試験方法を提供する。
【解決手段】電極パッド形成工程の後のレジストパターン形成工程において、互いに隣接するソース電極パッド３とドレイン電極パッド４との間の隙間領域上とその隙間領域の近傍のソース電極パッド３とドレイン電極パッド４の外縁領域上とを覆うように、かつ、互いに隣接するソース電極パッド３の露出部３aとドレイン電極パッド４の露出部４aの最短距離が予め設定された電極間距離よりも長くなるように、レジストパターン６を形成する。 （もっと読む）

【課題】
実施形態は、パッド部と接触容易なプローブ針を提供する。
【解決手段】
本実施形態のプローブ針１００は、半導体装置の検査に用いられるプローブ針１００であって、前記半導体装置内のパッドと接触する面を含む端子部１０（１０ａ、１０ｂ）と、前記端子部１０（１０ａ、１０ｂ）と一体に接続され、前記端子部を支持する支持部２０とを備えることを特徴とする。
また、本実施形態のプローブ針１００は、前記端子部２０は第１の面及び第２の面を有し、前記第１の面は、前記第２の面と異なる方向に延びるようにしてもよい。 （もっと読む）

【課題】半導体試験装置のベースユニットにおいて、プローブカードが、高温測定時の熱等の影響によって被試験デバイス方向に変形することを防ぐ。
【解決手段】ベースユニット本体と、ベースユニット本体の下方向に配置され、ベースユニット本体に対する傾きを変更可能な、プローブカードを固着するユニットの上部に設けられ、下面の両側に斜面が形成されたテーパブロックと、ベースユニットの下部において、テーパブロックの傾斜方向に設けられたガイド沿って直線移動可能であり、テーパブロックを挟んで配置された１対の下部プレートとを備え、１対の下部プレートは弾性手段により互いに連結され、それぞれの下部プレートは、ガイドに対する停止手段と、テーパブロックの斜面と接触する位置に設けられ、移動方向に回転する回転手段とを備えているベースユニット。 （もっと読む）

【課題】回路設計データを用いた半導体ウェーハ上の欠陥を自動的に検出し、欠陥発生原因の推定を行う半導体欠陥検査装置ならびにその方法を提供する。
【解決手段】回路設計データ１１６０から検査対象回路パターンと比較するために，欠陥発生要因毎に定められた形状変形項目について設計データに変形を加え，複数の形状を作成する（１１９２）。作成された形状群３０２と実パターンの比較により欠陥を検出する。また、それらの欠陥の発生原因を推定し，原因別に欠陥を分類する。 （もっと読む）

【課題】測定経路端を接地して電気長を測定する場合に、経路に断線があっても測定結果を得られるようにする。
【解決手段】測定経路端を接地して電気長を測定する半導体試験装置であって、測定経路に測定信号を出力する信号発生手段と、測定経路から分岐して入力される入力信号と、任意の閾値電圧とを比較する比較手段と、信号発生手段に測定信号を出力させ、比較手段の入力信号が第１閾値電圧以上となってから第２閾値電圧以下となるまでの時間を計測し、所定時間内に計測された場合には、計測された時間に基づいて測定経路の電気長を算出し、所定時間内に計測されなかった場合には、比較手段の入力信号が第１閾値電圧以上となってから、第１閾値電圧よりも高い第３閾値電圧以上となるまでの時間を計測して、測定経路の異常箇所までの電気長を算出する電気長測定制御手段とを備える。 （もっと読む）