【課題】エッチング時に、除去しにくい反応生成物を生じさせうる膜を含む積層構造の被加工膜にも対応できるエッチング技術を提供する。
【解決手段】ハードマスク膜と前記ハードマスク膜上に積層されたフォトレジスト膜とを含むマスク層を被加工膜上に選択的に形成し、フォトレジスト膜を含むマスク層をマスクとして前記被加工膜に対し第１のエッチングを行い、前記マスク層に前記フォトレジスト膜が実質的に存在しない状態で前記ハードマスク膜をマスクとして前記被加工膜に対し第２のエッチングをさらに行うことを特徴とする半導体装置の製造方法を採用する。 （もっと読む）

【課題】可変抵抗素子をエッチングすることなく、残渣を除去できる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】ワード線ＷＬ上に、バリアメタル膜２１、ポリシリコン膜２２、下部電極膜２３、金属酸化物からなる可変抵抗膜２４、上部電極膜２５を堆積させる。次に、上部電極膜２５、可変抵抗膜２４、下部電極膜２３をドライエッチングして選択的に除去する。このとき、金属系の残渣が発生する。次に、ＡＰＭを用いて金属系の残渣を除去する。次に、下部電極膜２３、可変抵抗膜２４及び上部電極膜２５の端面を覆う保護膜２６を形成する。次に、ポリシリコン膜２２及びバリアメタル膜２１をドライエッチングして選択的に除去する。このとき、シリコン系の残渣が発生する。次に、ＤＨＦを用いてシリコン系の残渣を除去する。このとき、保護膜２６が可変抵抗膜２４をＤＨＦから保護する。 （もっと読む）

【課題】有機反射防止膜のドライエッチングに、Ｏ２を含むガスを用いて、上層のフォトレジストが横方向にエッチングされ、クリティカルディメンジョンの変化を対策する方法を提供する。
【解決手段】半導体製造プロセスであって、このプロセスは、有機反射防止膜が、下層に対して選択性を与え、及び／又は、フォトレジストによって定められるクリティカルディメンジョンを維持する上層のフォトレジストの横方向のエッチング速度を最小化する。その為に、有機反射防止膜のドライエッチングに、エッチャントガスとしてＳＯ２、キャリアガスとしてＨｅ又はＡｒ等を用いる。このガスには、随意的に、ＨＢｒ等の他のガスを付加してもよい。このプロセスは、ダマシン構造等の構造を形成するときに０．２５μｍかそれ以下のコンタクト開口部又はビア開口部をエッチングするのに役立つ。 （もっと読む）

【課題】高速電子による有機膜の改質効果を十分に発揮することができるプラズマエッチング方法を提供すること。
【解決手段】プラズマエッチングによりエッチング対象膜にホールを形成するにあたり、プラズマ生成用高周波電力印加ユニットをオンにして処理容器内にプラズマを生成する第１条件と、プラズマ生成用高周波電力印加ユニットをオフにして処理容器内のプラズマを消滅させる第２条件とを交互に繰り返し、第１の直流電源から、第１条件の期間よりも第２条件の期間のほうが印加電圧の絶対値が大きくなるように負の直流電圧を印加する。 （もっと読む）

【課題】トレンチ絶縁で、底接触接続された活性遮蔽部備える半導体素子で、遮蔽効果を改善するとともに、集積密度を改善できる半導体素子を提供する。
【解決手段】トレンチ絶縁（ＳＴＩ，ＴＴＩ）は、深いトレンチを備えている。この深いトレンチは、被覆絶縁層１０，１１と、側壁絶縁層６と、導電性充填層７とを有している。この導電性充填層７は、トレンチの底領域において半導体基板の所定のドーピング領域１と導電接続されている。トレンチ接触部（ＤＴＣ）は、深いトレンチを備えている。この深いトレンチは、側壁絶縁層６と、導電性充填層７とを有している。この導電性充填層７は、接触トレンチの底領域において半導体基板の所定のドーピング領域１と導電接続されている。このトレンチ接触部（ＤＴＣ）を使用することにより、所要面積を低減するとともに電気的遮蔽特性を改善できる。 （もっと読む）

【課題】マスクとして用いる層に形成された開口部の幅を縮小する基板処理方法を提供する。
【解決手段】サセプタにウエハＷを載置した後、上部フォトレジスト層４０に形成された開口部４１の幅を縮小する際に、サセプタへプラズマ生成用の高周波電力のみを印加してＣＦ_４ガス及びＣＨ_４ガスからプラズマを生じさせ、幅が縮小された開口部４１を介してハードマスク層３９に開口部４２を形成しつつ、該開口部４２の幅を縮小する際に、サセプタ１２へイオン引き込み用及びプラズマ生成用の高周波電力を印加してＣＦ_４ガス、ＣＨ_４ガス及びＯ_２ガスからプラズマを生じさせ、さらに、下部フォトレジスト層３８に形成された開口部４３の幅を縮小する際に、サセプタ１２へプラズマ生成用の高周波電力のみを印加してＣ_４Ｆ_８ガス及びＯ_２ガスからプラズマを生じさせる。 （もっと読む）

【課題】多層マスクエッチングを用いたホール加工において、開口径及び深さの均一なホールを絶縁膜内に形成する。
【解決手段】窒化膜１上に、層間絶縁膜２とレジスト膜３とハードマスク膜４とを順に積層させた多層マスクを形成する工程と、層間絶縁膜２を露出させる開口を多層マスクに形成する工程と、フルオロカーボンを含むガスＦＲをエッチングガスとしてエッチングを行うことにより、開口内の層間絶縁膜２を除去しつつ、開口の周囲のハードマスク膜４を除去する工程（図３（ｂ））と、開口の周囲にレジスト膜３が露出する前に、ガスＦＲをガスＦＲよりもＣ／Ｆ（炭素原子数とフッ素原子数との比率）が高いフルオロカーボンを含むガスＦＰに切り替えてエッチングを行うことにより、開口から窒化膜１が底面をなすコンタクトホールを形成する工程（図３（ｃ））と、を含む。 （もっと読む）

【課題】微細化したホール又はラインのパターンを、従来よりも容易に形成する製造方法を提供する。
【解決手段】被加工膜（２）上に第１のカーボン膜（３）と第１のＡＲＬ（４）を順次堆積し、第１のＡＲＬをパターニングする工程、第２のカーボン膜（６）と第２のＡＲＬ（７）を順次堆積し、第２のＡＲＬをパターニングする工程と、第２のＡＲＬをマスクとして第２のカーボン膜を除去する工程と、露出した第１のＡＲＬとをマスクとして、第１のカーボン膜を除去する工程と、残存している第１及び第２のカーボン膜をマスクとして被加工膜のエッチングを行う工程とを備えている。 （もっと読む）

【課題】多層レジストや、メタルゲート／Ｈｉｇｈ−ｋ等の積層膜のドライエッチング加工において、高精度の加工精度が要求される。
【解決手段】複数層の連続エッチング加工において、エッチング後の寸法測定することなく、加工の形状または寸法を、真空処理室１の内壁または半導体基板４と、真空処理室１内に生成されたプラズマとの間の電荷量に応じて変動するバイアス電位を計測し、また、プラズマ中の波長の異なる各イオン種の発光強度を測定し、これらから予め設定したモデル式にて、各膜種のエッチング処理毎に、エッチング後の各膜種の加工寸法を予測し、次の膜のエッチング後寸法が、所定の寸法値になるよう処理条件を変更し、連続して次の膜種のエッチング処理を行うことで、寸法や形状を補正するドライエッチング方法および装置を提供する。 （もっと読む）

【課題】処理対象の基板に対し、半導体デバイスの小型化要求を満たす寸法の開口部であって、エッチング対象膜に転写するための開口部をマスク層又は中間層に形成する基板処理方法を提供する。
【解決手段】シリコン基材５０上にアモルファスカーボン膜５１、Ｓｉ−ＡＲＣ膜５２、フォトレジスト膜５３が順に積層され、フォトレジスト膜５３は、Ｓｉ−ＡＲＣ膜５２の一部を露出させる開口部５４を有するウエハＷにおいて、ＣＨＦ_３ガスとＣＦ_３Ｉガスとの混合ガスから生成されたプラズマによって、フォトレジスト膜５３の開口部５４の開口幅を縮小させる開口幅縮小ステップと、開口部５４の底部のＳｉ−ＡＲＣ膜５２をエッチングするエッチングステップを１ステップとして行う。 （もっと読む）

【課題】トレンチ開口部に傾斜面を形成し、耐圧低下を防止できる半導体装置及びその製造方法を提供することができる。
【解決手段】本発明にかかる製造方法は、半導体基板１０にトレンチ２１を形成する工程と、絶縁膜２３をトレンチ２１に堆積させる工程と、プラズマエッチングによりトレンチ２１底部の絶縁膜２３をエッチングするとともに、トレンチ開口部２１ａに半導体基板主面１０ａに対して傾斜角αをなす傾斜面２５を同時に形成する工程と、半導体基板１０の上面からトレンチ２１底部の絶縁膜２３に亘って半導体基板１０及びトレンチ２１を被覆するゲート絶縁膜２４を形成する工程と、ゲート絶縁膜２４上にゲート電極２２を形成する工程とを備える。 （もっと読む）

【課題】導電層と絶縁層とが積層された構造に貫通ホールを一括して形成可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板上にシリコン酸化物を含む絶縁層１７とシリコンを含む導電層ＷＬとの積層体を形成する工程と、絶縁層１７及び導電層ＷＬを貫通するホール５０を積層体に形成する工程とを備え、ホール５０の形成工程は、積層体上にシリコン酸化物を含む第１のマスク層４１を形成する工程と、第１のマスク層４１をマスクにして導電層ＷＬをエッチングする工程と、第１のマスク層４１上に絶縁層１７よりもシリコン含有量が多い第２のマスク層４２を形成し第２のマスク層４２をマスクにして、絶縁層１７をエッチングする工程とを有する。 （もっと読む）

【課題】発光体近傍の透明導電体層表面に凹凸を形成し、その間隔ピッチ、形状を制御することにより、放熱性の向上と、光取出し効率の更なる向上が図れる発光素子及び該発光素子の製造方法の提供。
【解決手段】屈折率が１．７以上である透明導電体層を少なくとも有する発光素子であって、前記透明導電体層表面に、該表面を基準として複数の凹部が配列されたことによって形成された凹凸部を有してなり、隣接する凹部の中心間の最短距離が１００ｎｍ以上１２００ｎｍ以下であり、かつ凹部深さが６０ｎｍ以上３５０ｎｍ以下である発光素子とする。 （もっと読む）

【課題】ホールの上面形状を整えて線条痕をなくすと共に、ボトム形状に歪みがなく、しかもボーイング形状の発生を防止して良好な垂直加工形状のホールを処理対象層に形成することができる基板処理方法を提供する。
【解決手段】処理ガスとしてＣＦ_４ガス、ＣＨＦ_３ガス及びＣ_４Ｆ_８ガスを含有する混合ガスを用い、処理圧力１００ｍＴｏｒｒ（１．３３×１０Ｐａ）〜１５０ｍＴｏｒｒ（２．０×１０Ｐａ）で中間層としてのＢＡＲＣ膜５３をエッチングし、次いで、処理ガスとしてＣＯＳガス含有ガスを用いて下層レジスト層としてのＡＣＬ５２をエッチングし、その後、処理ガスとしてＣ_６Ｆ_６ガス含有ガスを用いて処理対象層としての酸化膜５１をエッチングする。 （もっと読む）

【課題】工程数の増加を抑えながら、ビア間の耐圧の低下を抑制することができる半導体装置の製造方法を提供する。
【解決手段】配線２上に低誘電率膜５及び６を形成した後、低誘電率膜５及び６上にハードマスク７、８及び９を形成する。ハードマスク７〜９上にレジストマスクを形成する。レジストマスクを用いて低誘電率膜５及び６にビアホール１１を形成する。レジストマスクをアッシングする。このとき、レジストマスクから生じる飛散物をビアホール１１の少なくとも側面に付着させて保護膜１２を形成する。その後、ビアホール１１を配線２まで到達させ、ビアホール１１内に導電材を埋め込む。 （もっと読む）

【課題】形状性良くかつ高いエッチングレートで被エッチング膜をエッチングして高アスペクト比のホールを形成することができるプラズマエッチング方法を提供すること。
【解決手段】プラズマエッチングによりエッチング対象膜にホールを形成するにあたり、プラズマ生成用高周波電力印加ユニットをオンにして処理容器内にプラズマを生成し、かつ直流電源から負の直流電圧を上部電極に印加する第１条件と、プラズマ生成用高周波電力印加ユニットをオフにして処理容器内のプラズマを消滅させ、かつ直流電源から負の直流電圧を上部電極に印加する第２条件とを交互に繰り返し、第１条件によりプラズマ中の正イオンによりエッチングを進行させ、第２条件により負イオンを生成し、直流電圧により負イオンを前記ホール内に供給することによりホール内の正電荷を中和する。 （もっと読む）

【解決手段】酸素及び／又は窒素を含有し、遷移金属を含有してもよい単層又は多層の第１のケイ素系材料層と、第１のケイ素系材料層に隣接して形成され、遷移金属を含有してもよく、第１のケイ素系材料層より窒素及び酸素の合計の含有率が小さいケイ素系材料層からなる単層又は多層の第２のケイ素系材料層とからなる積層体から、第１のケイ素系材料層のエッチング速度に対する第２のケイ素系材料層のエッチング速度が大きくなるように塩素系ガスと酸素ガスとの比率を設定して、塩素系ドライエッチングにより、第２のケイ素系材料層を選択エッチング除去する。
【効果】エッチングストッパー膜を用いなくとも、同種のケイ素系材料の積層体、例えば、位相シフト膜であるケイ素系材料の遮光膜を、ケイ素系材料の位相シフト膜上に積層したものを用いても、位相シフト膜にダメージを与えることなく、遮光膜に対する高精度なエッチング加工が可能となる。 （もっと読む）

【課題】輝度が改良された半導体発光装置とそれを製造するための方法の提供。
【解決手段】半導体発光素子の光取り出し表面へ自己組織化膜により凹凸構造を形成する際に、電極部分の厚さに起因する凹凸構造が形成できない部分を減少するため、電極形成部分を保護膜により保護し、最後に電極を形成する。このとき、光取り出し表面と電極との間にオーミックコンタクトを生成させるコンタクト層を設ける。 （もっと読む）

【課題】ＬＬＥにより微細パターンを形成する際に、工程数を削減することができ、第１パターンと第２パターンのＣＤ値の差を小さくすることができる微細パターンの形成方法を提供する。
【解決手段】第１の形状加工工程と、第２の形状加工工程と、エッチング工程とを有し、第１の形状加工工程は、第１のレジスト膜よりなるパターンを形成する第１のパターン形成ステップＳ１３と、そのパターンをトリミング処理する第１トリミングステップＳ１４と、そのパターンの上にエッチングガスの反応生成物よりなる保護膜を堆積し、第１パターンに加工する保護膜堆積ステップＳ１５とを有し、第２の形状加工工程は、第１パターンと交互に配列し、第２のレジスト膜よりなるパターンを形成する第２のパターン形成ステップＳ１７と、そのパターンをトリミング処理し、第２パターンに加工する第２トリミングステップＳ１８とを有する。 （もっと読む）

半導体装置を製作する方法が、基板上に少なくとも１つの層を形成することと、少なくとも１つの層の上に画像形成性材料よりなる少なくとも２つの離間されたフィーチャを形成することと、少なくとも２つのフィーチャ上に側壁スペーサを形成することと、第１のフィーチャ上の第１の側壁スペーサと第２のフィーチャ上の第２の側壁スペーサとの間の空間をフィラーフィーチャで充填することと、を含む。この方法はまた、第１のフィーチャ、フィラーフィーチャおよび第２のフィーチャを互いに離間した状態で残すように、側壁スペーサを選択的に除去することと、第１のフィーチャ、フィラーフィーチャおよび第２のフィーチャをマスクとして使用して少なくとも１つの層をエッチングすることと、を含む。
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