【課題】シリコン膜のエッチング時に膜厚方向中央部での括れの発生を防止する。
【解決手段】多結晶シリコン膜３の上部と下部はノンドープ層３ａ、３ｃにてそれぞれ構成され、多結晶シリコン膜３の中央部は不純物ドープ層３ｂにて構成され、多結晶シリコン膜３に凹部Ｍ１を形成した後、多結晶シリコン膜３の酸化処理にて凹部Ｍ１の表面にシリコン酸化膜６を形成し、凹部Ｍ１下の多結晶シリコン膜３を除去する。 （もっと読む）

【課題】ヒートシンクに生じる不具合を低減すること。
【解決手段】半導体装置は、第１面及び第２面を有し、第１面と第２面とを貫通するバイアホールを有する半導体基板と、第１面上に、バイアホールの開口と少なくとも部分的に重複するように形成された配線又は電極と、第２面上に形成され、バイアホールの開口と少なくとも部分的に重複する開口を有する応力緩衝層と、応力緩衝層上からバイアホールの内壁面に沿って延在し、配線又は電極と電気的に接続されたヒートシンクと、を備える。バイアホールの第２面における開口の大きさは、第１面における開口の大きさよりも大きい。応力緩衝層の熱膨張係数は、ヒートシンクの熱膨張係数未満である。 （もっと読む）

【課題】より小さな径の基板貫通ヴィアが形成できるようにする。
【解決手段】基板１０１の回路が形成されている主表面１０１ａ側から所望の孔径の範囲で形成可能な深さに形成された第１孔部１０２と、基板１０１の裏面側から形成されて第１孔部１０２に接続する第２孔部１０３と、第１孔部１０２の内部に形成された第１孔部配線１０４と、第１孔部配線１０４に接続して基板１０１の主表面１０１ａ側に形成された表面配線層１０５と、第２孔部１０３の内部に第１孔部配線１０４に接続して形成された第２孔部配線１０６と、第２孔部配線１０６に接続して基板１０１の裏面側に形成された裏面配線層１０７とを備える。 （もっと読む）

【課題】さらなるＤＲＡＭの大記憶容量化を図る。
【解決手段】半導体記憶装置が、単結晶半導体材料を含む基板の一部を有する駆動回路と、当該駆動回路上に設けられる多層配線層と、当該多層配線層上に設けられるメモリセルアレイ層とを有する。すなわち、当該半導体記憶装置においては、駆動回路と、メモリセルアレイとが重畳して設けられる。したがって、単結晶半導体材料を含む基板に駆動回路及びメモリセルアレイを同一平面に設ける場合と比較して、当該半導体記憶装置の集積度を高めることが可能となる。 （もっと読む）

【課題】被対象物を効率よく所望する形状となるようにエッチングすることが可能な異方性エッチング方法、該異方性エッチング方法を用いて形成可能な三次元構造体、及び、該三次元構造体を備えたデバイスを得る。
【解決手段】異方性エッチング方法は、表面に所定形状のマスクを有した基板に対して、ＳＦ_６とＣ_４Ｆ_８とを含む混合ガス、又は、ＳＦ_６とＣ_４Ｆ_８とＯ_２とを含む混合ガスを用いた反応性イオンエッチングによって、所定条件下で結晶異方性エッチングを行う結晶異方性エッチング工程を有している。本方法と、Ｂｏｓｃｈ法による垂直異方性エッチングを行う垂直異方性エッチング工程とを用いて三次元構造体を製造し、該三次元構造体をデバイスに利用する。 （もっと読む）

【課題】基板の貫通孔への金属の充填不良を抑制する。
【解決手段】基板１００の上面１０１と下面１０２との間を貫通する貫通孔１１０に金属１２０を充填する方法は、上面１０１に溶融金属３１を供給する工程Ｓ４０と、下面１０２における貫通孔１１０の開口の周囲の圧力を、上面１０１上に供給された溶融金属３１の周囲の圧力よりも相対的に低くすることで、貫通孔１１０内に溶融金属３１を充填する工程Ｓ３０及びＳ５０と、を備えている。 （もっと読む）

【課題】コンタクトホールを起点とした絶縁膜の剥がれの伸展を防ぐことができる配線パターンを得る。
【解決手段】半絶縁性ＧａＡｓ基板１上に、配線メタル２が設けられている。配線メタル２上に金メッキ４が設けられている。金メッキ４は、ボンディングパッド部５と配線部６を有する。ボンディングパッド部５及び配線部６を覆うように金メッキ４上に連続してＳｉＮ膜７が設けられている。ボンディングパッド部５上においてＳｉＮ膜７にコンタクトホール８が設けられている。ボンディングパッド部５と配線部６の間において金メッキ４に段差が設けられている。 （もっと読む）

【課題】装置特性の低下を防止するとともに、半導体基板と貫通電極の短絡を防止する半導体装置を提供する。
【解決手段】第１面と、第１面と対向してトレンチが形成された第２面とを有する基板と、基板内に形成されたビアホールを充填し、ビアホールの内壁から順にビアホール絶縁膜、障壁膜、および導電性接続部を有してなる貫通ビアと、第２面上に形成されて貫通ビアの一部領域を露出する開口部を有する絶縁膜と、トレンチ内に埋め込まれ、貫通ビアと電気的に接続される再配線と、を有し、絶縁膜は導電性接続部の一部領域と重複する。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】トレンチ２内に埋め込まれた第２の埋め込み絶縁膜４の一部が除去されることで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１が形成され、浮遊ゲート電極６間が完全に埋め込まれないようにして制御ゲート電極８間にカバー絶縁膜１０が掛け渡されることで、ビット線方向にＤＢに隣接する浮遊ゲート電極６間に空隙ＡＧ２が形成されている。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】レンチ２内に埋め込まれた埋め込み絶縁膜３の一部を除去することで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１を形成し、空隙ＡＧ１は、制御ゲート電極８下に潜るようにしてトレンチ２に沿って連続して形成する。 （もっと読む）

【課題】内部への埋め込み材料を増量させて放熱性向上効果を得ることが可能なビアホール構造を、ビアホール形成のための半導体基板へのエッチングの回数を少なくしつつ製造することのできるビアホールの製造方法およびビアホールを有する半導体素子の製造方法を提供する。
【解決手段】メタルマスク８は、メタルマスク１０の開口２３により露出させられた部分８ａを有する。メタルマスク１０は、メタルマスク８よりも厚く形成する。メタルマスク１０の厚さは、開口２３内のエッチングが半導体デバイス形成層４にほぼ到達すると同時に、開口２２のエッチングがソース電極１に到達する厚さに設定する。 （もっと読む）

【課題】電極パッド直下の領域を有効領域とする半導体装置の提供を目的とする。
【解決手段】本発明の半導体装置は、半導体層上に設けられた、シリサイド膜からなるエミッタ電極７と、エミッタ電極７上に形成された絶縁膜１０と、絶縁膜１０上に形成されたＡｌからなる電極パッド８とを備える。 （もっと読む）

【課題】半導体装置において、抵抗が増大して変換効率が低下してしまうのを防止する。
【解決手段】半導体装置を、基板２上に形成されたＧａＮ系半導体積層構造３を有する第１トランジスタＱ１と、ＧａＮ系半導体積層構造を有する第２トランジスタＱ２とを備え、第１トランジスタが、複数の第１フィンガ８ＡＸを有する第１ゲート電極８Ａと、複数の第１ドレイン電極９Ａと、複数の第１ソース電極１０Ａとを備え、第２トランジスタが、複数の第２フィンガ８ＢＸを有する第２ゲート電極８Ｂと、複数の第２ドレイン電極９Ｂと、複数の第２ソース電極１０Ｂとを備え、複数の第１ドレイン電極の上方又は下方に接続されたドレインパッド１５と、複数の第２ソース電極の上方又は下方に接続されたソースパッド２５と、複数の第１ソース電極及び複数の第２ドレイン電極に接続された共通パッド３５とを備えるものとする。 （もっと読む）

【課題】印刷法にて、容易にヴィアホール等のパターンを形成する方法を提供する事。
【解決手段】基板上に設けられた第一高分子材料からなる第一薄膜をパターニングする際に、第一高分子材料を溶解する第一溶媒に第二高分子材料を溶解させた高分子溶液を準備し、これを第一薄膜に滴下する高分子溶液滴下工程と、第一溶媒が乾燥した後に第一薄膜を第二溶媒に触れさせる第二溶媒接触工程と、を含み、第二溶媒は第一高分子材料を溶解せず、第二高分子材料を溶解する溶媒とする。 （もっと読む）

【課題】半導体基板上のタングステン（Ｗ）系金属膜をエッチングし得る半導体基板用エッチング剤、当該エッチング剤を用いるエッチング方法、並びにエッチング剤調製液を提供する。
【解決手段】（Ａ）過酸化水素、（Ｂ）ヒドロキシル基を有するホスホン酸系キレート剤、（Ｃ）塩基性化合物及び（Ｄ−２）無機酸由来のアニオン種並びに炭酸イオン、モノカルボン酸イオン、ヒドロキシトリカルボン酸イオン及びヒドロキシカルボン酸イオンから選ばれる有機酸由来のアニオン種から選ばれる２種以上のアニオン種０．０１重量％〜３重量％を含む溶液からなる、タングステン（Ｗ）系金属膜上部にタングステンよりもイオン化傾向の低い金属バンプ又は金属配線が形成された半導体基板用エッチング剤、該エッチング剤を用いるＷ系金属膜のエッチング方法、並びに上記（Ｂ）、（Ｃ）及び（Ｄ−２）を含む溶液からなる、半導体基板用エッチング剤調製液。 （もっと読む）

【課題】 ボイド等の発生を防止できるように凹部内に金属膜の成膜を施すことができる成膜方法である。
【解決手段】 処理容器２２内でプラズマにより金属のターゲット７６から金属イオンを発生させてバイアスにより引き込んで凹部４が形成されている被処理体に金属の薄膜を堆積させる成膜方法において、ターゲットから金属イオンを生成し、その金属イオンをバイアスにより引き込んで凹部内に下地膜９０を形成する下地膜形成工程と、金属イオンを発生させない状態でバイアスにより希ガスをイオン化させると共に発生したイオンを引き込んで下地膜をエッチングするエッチング工程と、ターゲットをプラズマスパッタリングして金属イオンを生成し、その金属イオンをバイアス電力により引き込んで金属膜よりなる本膜９２を堆積しつつ、その本膜を加熱リフローさせる成膜リフロー工程とを有する。 （もっと読む）

【課題】下層配線層と配線シード層との密着性を低下させないで高く維持することが可能な配線形成方法を提供する。
【解決手段】下層配線層４と絶縁性バリヤ層６と層間絶縁膜８と上層配線層が順次積層された被処理体に対して上層配線層と、連通配線層１６とを形成する配線形成方法において、絶縁性バリヤ層を残した状態で連通ホール９Ｂを形成し、連通ホール内に犠牲膜を埋め込み、トレンチ９Ａを形成するパターンマスク６２を形成する前処理工程と、トレンチを形成するトレンチ形成工程と、犠牲膜６０とパターンマスクとをアッシングするアッシング工程と、トレンチ内と連通ホール内に熱処理によりバリヤ層１０を形成するバリヤ層形成工程と、異方性エッチングにより連通ホールの底部のバリヤ層と絶縁性バリヤ層とを除去する異方性エッチング工程と、配線シード層１２を形成する配線シード層形成工程とを有する。 （もっと読む）

【課題】高周波領域において優れた電気的特性が得られるように、寄生容量を低減し得る半導体装置の製造方法を得る。
【解決手段】第１のソース電極、ゲート電極、ドレイン電極、及び第２のソース電極が、所定方向に沿ってこの順に並んで半導体基板の上面上に形成された構造を有するトランジスタを形成する。犠牲層を、トランジスタを覆って半導体基板の上面上に形成する。犠牲層を部分的に除去することにより、第１のソース電極及び前記第２のソース電極を露出する。第１のソース電極及び第２のソース電極に接続され、所定方向に沿って延在する配線を、犠牲層の上面上に形成する。犠牲層を除去する。トランジスタ及び配線を覆う形状に加工されたシート、テープ、又は基板を、トランジスタ及び配線を覆って半導体基板の上面上に貼り付ける。 （もっと読む）

【課題】本発明は、半導体集積回路上及びスクライブ領域上を覆うパッシベーション膜を備えた半導体装置の製造装置に関し、パッシベーション膜に起因する半導体基板の反りを低減することを課題とする。
【解決手段】スクライブ領域Ｂ上に設けられたパッシベーション膜１３に、複数の回路形成領域Ａを囲むように格子状の溝４７を形成した。 （もっと読む）

【課題】容量増加による高周波特性の劣化及び裏面電極に起因する絶縁破壊を抑止し、チップ面積を増加させることなく、インパクトイオン化により生成したホールを容易且つ確実に引き抜いて排出することを可能として、高耐圧性及び高信頼性を実現する化合物半導体装置及びその製造方法を提供する。
【解決手段】絶縁性又は半絶縁性の基板１の表面に電子走行層３、電子供給層４が形成され、電子供給層４内には局所的なｐ型領域７が形成されており、基板１の裏面にｐ型領域７の一部を露出させる開口１ａが形成され、開口１ａを導電材料で埋め込みｐ型領域７とオーミック接続された裏面電極８を備え、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴが構成される。 （もっと読む）