【課題】低誘電率誘電体を使用するＩＣの歩留り損失及び初期故障を抑止する。
【解決手段】半導体デバイスは基板２１０及びダイ縁部を有する個片化されたダイ１１０を備える。相互接続誘電体層２２０ａ、２２０ｂ、２２０ｃ、２２０ｄが基板上に配置され、集積回路がその相互接続誘電体層内に配置された相互接続部２３０を有する。トレンチ２５０が、相互接続誘電体層内で、かつシール・リング２７０と相互接続誘電体層の残部との間に配置される。シール・リングは、相互接続誘電体層内で、かつトレンチと集積回路の間に配置され、相互接続誘電体層の残部はトレンチとダイの縁部との間に配置される。 （もっと読む）

【課題】 ビア開口部の底部にガウジング構造部を含む相互接続構造体、及びその形成方法を提供する。
【解決手段】 本発明の方法は、ビア開口部の上に配置されるライン開口部内の堆積されたトレンチ拡散バリアの被覆率に影響を与えず、及び／又は、ビア開口部及びライン開口部を含む相互接続誘電体材料内にスパッタリングを行なうことによりビア開口部の底部にガウジング構造部を生成することに起因する損傷を生じさせない。こうした相互接続構造体は、最初に相互接続誘電体内にライン開口部を形成し、その後、ビア開口部、次いでガウジング構造部を形成することによって、ビア開口部の底部内にガウジング構造部を提供することにより達成される。 （もっと読む）

【課題】集積回路の配線間に空隙を形成することにより、容量成分が低減された半導体装置の製造方法を提供する。
【解決手段】基板２０２上に第１の絶縁材が堆積され、この上に、犠牲部分を有する第２の絶縁材２３２が堆積される。上記第１および第２の絶縁層内に、導電線２１０がダマシン法により形成される。犠牲部分となる第１の絶縁材を除去するために第２の絶縁材が処理され開口部２３８が形成される。そして第１の絶縁材が除去されて、導電線間に空隙２４２が形成される。第２の絶縁材は、堆積時には不透過性であるが、処理後により透過性とし、これを介して犠牲部分を除去する。第２の絶縁材の処理はエッチングによる開口、あるいは熱感受性成分のアニールによる除去である。 （もっと読む）

【課題】半導体装置において、導電性バッファ層を用いることなく、煩雑なプロセスも必要なく、非常に高い深さ精度のドライエッチングも必要なく、また、結晶性を劣化させずに、効率良くホールを引き抜くことができるようにする。
【解決手段】半導体装置を、同一基板１上に形成され、（０００１）面及び（０００−１）面を有する窒化物半導体層４と、基板１と窒化物半導体層４との間に部分的に設けられた（０００１）面形成層２と、（０００１）面を有する窒化物半導体層４上に設けられたソース電極５、ドレイン電極６及びゲート電極７と、（０００−１）面を有する窒化物半導体層４上に設けられたホール引き抜き電極８とを備えるものとする。 （もっと読む）

【課題】電流コラプス現象およびゲートリーク電流を抑制することが可能な電界効果トランジスタを提供する。
【解決手段】電界効果トランジスタ１は、基板１０と、チャネル層１１と、キャリア供給層１２と、ソース電極２１と、ドレイン電極２２と、ゲート電極２３と、ソース電極２１とドレイン電極２２との間でキャリア供給層１２に積層されて電流コラプス現象を抑制する第１絶縁層３１と、ドレイン電極２２に対向する第１絶縁層３１の端とドレイン電極２２との間に形成された開口部４０と、開口部４０に露出したキャリア供給層１２に積層された第２絶縁層３２とを備える。 （もっと読む）

有機誘電体材料（１１０）中に埋め込まれた第２構造（９１）への金属相互接続（１８１）を提供する方法であって、有機誘電体材料（１１０）中に埋め込まれた、例えば金属ピラー（９１）のような第２構造を有する第１構造を得る工程と、少なくとも第１構造のいくつかの位置で、有機誘電体材料（１１０）の上に硬い層（１３０）を提供する工程であって、硬い層（１３０）は有機誘電体材料（１１０）の剛性より高い剛性を有する工程とを含む方法。この方法は、第１構造（９１）と有機誘電体材料（１１０）との間の界面でクラックの無い相互接続構造を提供する。
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【課題】薄型化されたウェハにめっき処理をする際にウェハ裏面への金属析出やウェハの反り及び損傷を抑制すると共に、ウェハのめっき処理効率が良好な半導体デバイスの製造方法を提供する。
【解決手段】ウェハを薄型化する工程１、薄型化された前記ウェハの裏面をダイシングテープでリングフレーム内にマウントする工程２、及び、前記リングフレーム内にマウントされた前記ウェハの表面にめっき処理を行う工程３を備えた半導体デバイスの製造方法。 （もっと読む）

【課題】貫通シリコンビア形成時におけるビア内側壁の銅シード層のカバレッジが良好で均一な銅配線層を有するめっき物を提供することを目的とする。
【解決手段】基材上にバリア層として形成された、タングステン及びタングステンと合金化した際に銅に対するバリア性を有する金属（Ａ）との合金薄膜、その上に無電解置換銅めっきにより銅シード層、さらに前記無電解置換銅めっきを実施したのと同一のめっき液を用いた電気銅めっきにより銅配線層がこの順番で形成されてなる、貫通シリコンビアを有するめっき物。 （もっと読む）

【課題】半導体基板に素子と貫通電極とが形成された半導体装置の製造方法において、貫通電極からの銅による素子の汚染を防止できる方法を提供する。
【解決手段】半導体基板１０と、それに形成された素子ＺＤと、半導体基板１０を貫通するスルーホールＴＨと、半導体基板１０の両面側及びスルーホールＴＨの内面に形成されて、素子ＺＤを被覆する絶縁層１２とを備えた構造体を用意する工程と、スルーホールＴＨ内に貫通電極２０を形成する工程と、貫通電極２０を被覆する第１バリア金属層３０ａを形成する工程と、素子ＺＤの接続部に到達するコンタクトホールＣＨ１を形成する工程と、コンタクトホールＣＨ１内の素子ＺＤの接続部の自然酸化膜を除去する工程と、第１バリア金属層３０ａを利用して、貫通電極２０に接続される第１配線層４０と、コンタクトホールＣＨ１を通して素子ＺＤの接続部に接続される第２配線層４０ａとを形成する工程とを含む。 （もっと読む）

【課題】生産性に優れた半導体装置の製造方法、半導体装置、アクティブマトリクス装置、電気光学装置および電子機器を提供すること。
【解決手段】本発明の半導体装置の製造方法は、基板７の一方の面側に、トランジスタ４のゲート絶縁体層４４を形成する第１の工程と、ゲート絶縁体層４４上に、厚さ方向に貫通する貫通部９１を備える絶縁体層９を形成する第２の工程と、貫通部９１内の底部付近のゲート絶縁体層４４上、および、貫通部９１の周囲の絶縁体層９上に、気相成膜法により同時にかつ互いに接触しないようにそれぞれ電極を形成し、ゲート絶縁体層４４上に形成された電極を用いて、ゲート電極４５を形成するとともに、絶縁体層９上に形成された電極を用いて、画素電極６を形成する第３の工程とを有する。また、平面視で、貫通部９１の開口部の縁が、当該貫通部９１の底部の縁より内側に位置する。 （もっと読む）

【課題】 ポリマの指向性自己組織化を利用するサブリソグラフィ構造の形成方法を提供する。
【解決手段】 ブロック・コポリマの自己組織化を含む方法であって、目標とするＣＤ（限界寸法）を有する開口部（１つ又は複数の基板内の）から開始して、ホールを規則的な配列又は任意の配列に形成する方法を説明する。重要なことに、形成されたホールの平均直径の百分率ばらつきは、最初の開口部の平均直径の百分率ばらつきより小さくなる。形成されたホール（又はビア）を下層の基板に転写することができ、次にこれらのホールを金属導体のような材料で埋め戻すことができる。本発明の好ましい態様は、２２ｎｍ以下の技術ノードにおいても、より狭いピッチ及びより優れたＣＤの均一性を有するビアの作成を可能にする。 （もっと読む）

【課題】電力増幅モジュールの放熱特性を向上させる。
【解決手段】電力増幅モジュールに用いられる電力増幅回路用のＬＤＭＯＳＦＥＴ素子が形成された半導体チップにおいて、ＬＤＭＯＳＦＥＴ素子用の複数のソース領域、複数のドレイン領域および複数のゲート電極３９が形成されたＬＤＭＯＳＦＥＴ形成領域上に、ソース用バンプ電極ＢＰＳを配置する。ソース用バンプ電極ＢＰＳは、アルミニウムを主体とするソース用パッドＭ３Ｓ上に、ソース用パッドＭ３Ｓよりも厚くかつ銅を主体とするソース用導体層ＣＮＤＳを介して形成する。ソース用バンプ電極ＢＰＳとソース用導体層ＣＮＤＳの間には樹脂膜は介在していない。 （もっと読む）

【課題】 ブロック共重合体を用いて所定の位置にホール又はビアを有するデバイスを形成する方法を提供する。
【解決手段】 例えば、光リソグラフィを用いて、輪郭を付けられた凸状のセグメントによって与えられる断面を有する開口部を基板内に形成する。開口部の断面は、例えば、重なった円形領域によって与えることができる。側壁は、種々の点で隣接し、そこで突起を画定する。ブロック共重合体を含むポリマーの層を開口部及び基板の上に塗布し、自己集合させる。開口部内に個別分離ドメインが形成され、これらを除去してホールを形成し、これを下層の基板に転写することができる。これらのドメイン及びこれらの対応するホールの位置は、側壁及びそれらに付随する突起によって所定の位置に誘導される。これらのホールを隔てる距離は、何も側壁がない場合にブロック共重合体（及び何れかの添加剤）が自己集合したとする場合よりも大きく又は小さくすることができる。 （もっと読む）

【課題】 相互接続構造の信頼性及び拡張性を改善する相互接続構造のための冗長金属拡散バリア層を提供する。
【解決手段】 冗長金属拡散バリア層は、誘電体材料内に設けられた開口内に配置され、且つ開口内に存在する拡散バリア層及び導電性材料の間に配置される。冗長拡散バリア層は、Ｒｕ並びに純粋なＣｏ若しくはＮ，Ｂ及びＰのうちの少なくとも１つを含むＣｏ合金からなる単層若しくは多層構造である。 （もっと読む）

【課題】貫通配線が断線しにくい信頼性の高い半導体装置１および半導体装置１の製造方法を提供する。
【解決手段】第１の主面１０Ａと第２の主面１０Ｂとを貫通する基板貫通孔１０Ｈが形成された半導体基板と、第１の主面１０Ａから離れるにしたがい開口が段階的に小さくなる層間膜貫通孔１３Ｈが形成された層間絶縁膜１３とデバイス１１と接続された再配線層１４とを有する多層配線層１５と、再配線層１４と接続され層間膜貫通孔１３Ｈの開口部を覆う電極パッド１６と、電極パッド１６から層間膜貫通孔１３Ｈの側壁および基板貫通孔１０Ｈの側壁を介して第２の主面１０Ｂ側まで配設された貫通配線１９と、第２の主面１０Ｂ側の貫通配線１９上に配設されたバンプ２１と、を具備する。 （もっと読む）

【課題】複合体の樹脂層に形成された高密着、高信頼性、高周波対応の微細配線やビアを有する複合体、複合体の製造方法及び半導体装置を提供する。
【解決手段】樹脂層１と導体層２とを含む第１の複合体１００であって、前記樹脂層１の表面に最大幅が１μｍ以上、１０μｍ以下の溝３と当該溝３内部に導体層２を有し、当該導体層２と接する前記樹脂層１の表面の算術平均粗さ（Ｒａ）が０．０５μｍ以上、０．４５μｍ以下である、及び／又は、前記樹脂層１に直径が１μｍ以上、２５μｍ以下のビア孔と当該ビア孔内部に導体層２を有し、前記ビア孔内部の樹脂層１の表面の算術平均粗さ（Ｒａ）が０．０５μｍ以上、０．４５μｍ以下であることを特徴とする。 （もっと読む）

【課題】 Ｃ４ボール内の均一な電流密度のための金属配線構造体を提供する。
【解決手段】 １つの実施形態において、金属構造体のサブパッド・アセンブリが、金属パッドの直下に配置される。サブパッド・アセンブリは、金属パッドに当接する上位レベル金属ライン構造体と、上位レベル金属ライン構造体とその下方に配置された下位レベル金属ライン構造体との間の電気的接続をもたらす一組の金属ビアとを含む。別の実施形態において、Ｃ４ボールの信頼性は、Ｃ４ボール内部の均一な電流密度分布を助長するように分割及び分布させた一組の統合された金属ビアを有する金属パッド構造体を用いることによって高められる。複数の金属ビアの断面積の面密度は、金属パッドの中央部分において金属パッドの平担部分の周縁部分よりも高い。 （もっと読む）

【課題】半導体基板に素子と貫通電極とが形成された半導体装置の製造方法において、貫通電極からの銅による素子の汚染を防止できる方法を提供する。
【解決手段】半導体基板１０と、それに形成された素子ＺＤと、半導体基板１０を貫通するスルーホールＴＨと、半導体基板１０の両面側及びスルーホールＴＨの内面に形成されて、素子ＺＤを被覆する絶縁層１２とを備えた構造体を用意する工程と、スルーホールＴＨ内に貫通電極２０を形成する工程と、貫通電極２０を被覆する第１バリア金属パターン層３０を形成する工程と、絶縁層１２に、素子ＺＤの接続部に到達するコンタクトホールＣＨを形成する工程と、コンタクトホールＣＨ内の素子ＺＤの接続部の自然酸化膜を除去する工程と、第１バリア金属パターン層３０に接続されると共に、コンタクトホールＣＨを通して素子ＺＤに接続される配線層４０，４０ａを形成する工程とを含む。 （もっと読む）

【課題】ソース抵抗を低減できる半導体装置およびその製造方法を提供する。
【解決手段】基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層１８からなる活性領域ＡＡと、活性領域ＡＡ上に配置されたゲート電極２４、ソース電極２０およびドレイン電極２２と、窒化物系化合物半導体層１２上に配置され、それぞれゲート電極２４、ソース電極２０およびドレイン電極２２に接続されたゲート端子電極ＧＥ１〜ＧＥ３、ソース端子電極ＳＥ１〜ＳＥ４およびドレイン端子電極ＤＥと、ソース端子電極が配置される側の基板の端面に配置され、ソース端子電極と接続された端面電極ＳＣ１〜ＳＣ４と、端面電極上に配置され、ダイボンディングで使用する半田層がソース端子電極ＳＥ１〜ＳＥ４に到達するのを防止する突起電極３４とを備える半導体装置およびその製造方法。 （もっと読む）

【課題】電流コラプスを抑制しながら、高いドレイン電流を得ることができる化合物半導体装置及びその製造方法を提供する。
【解決手段】化合物半導体積層構造２と、化合物半導体積層構造２上方に形成されたソース電極５ｓ、ドレイン電極５ｄ及びゲート電極５ｇと、が設けられている。更に、ソース電極５ｓとゲート電極５ｇとの間の化合物半導体積層構造２上に形成され、シリコンを含む第１の保護膜６と、ドレイン電極５ｄとゲート電極５ｇと間の化合物半導体積層構造２上に形成され、第１の保護膜６より多くシリコンを含む第２の保護膜７と、が設けられている。 （もっと読む）