化合物半導体装置及びその製造方法
【課題】電流コラプスを抑制しながら、高いドレイン電流を得ることができる化合物半導体装置及びその製造方法を提供する。
【解決手段】化合物半導体積層構造2と、化合物半導体積層構造2上方に形成されたソース電極5s、ドレイン電極5d及びゲート電極5gと、が設けられている。更に、ソース電極5sとゲート電極5gとの間の化合物半導体積層構造2上に形成され、シリコンを含む第1の保護膜6と、ドレイン電極5dとゲート電極5gと間の化合物半導体積層構造2上に形成され、第1の保護膜6より多くシリコンを含む第2の保護膜7と、が設けられている。
【解決手段】化合物半導体積層構造2と、化合物半導体積層構造2上方に形成されたソース電極5s、ドレイン電極5d及びゲート電極5gと、が設けられている。更に、ソース電極5sとゲート電極5gとの間の化合物半導体積層構造2上に形成され、シリコンを含む第1の保護膜6と、ドレイン電極5dとゲート電極5gと間の化合物半導体積層構造2上に形成され、第1の保護膜6より多くシリコンを含む第2の保護膜7と、が設けられている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、化合物半導体装置及びその製造方法等に関する。
【背景技術】
【0002】
近年、化合物半導体装置、特にGaN系化合物半導体を主な材料とした高電子移動度トランジスタ(HEMT:high electron mobility transistor)の高出力高周波用デバイスへの適用について検討がなされている。GaN系化合物半導体を主な材料としたHEMT(以下、GaN系HEMTともいう)では、表面に、電気的な特性及び化学的な特性の安定のために、例えばプラズマ化学気相成長(CVD:chemical vapor deposition)法によりシリコン窒化膜が形成されている。GaN系HEMTの表面には電流コラプスとよばれる電流変動を引き起こすトラップが多く存在しており、シリコン窒化膜はこのようなトラップの不活性化に効果的である。
【0003】
しかしながら、このような構造の従来のGaN系HEMTでは、高いドレイン電流を得ることが困難である。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2008−205392号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の目的は、電流コラプスを抑制しながら、高いドレイン電流を得ることができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0006】
化合物半導体装置の一態様には、化合物半導体積層構造と、前記化合物半導体積層構造上方に形成されたソース電極、ドレイン電極及びゲート電極と、が設けられている。更に、前記ソース電極と前記ゲート電極との間の前記化合物半導体積層構造上に形成され、シリコンを含む第1の保護膜と、前記ドレイン電極と前記ゲート電極と間の前記化合物半導体積層構造上に形成され、前記第1の保護膜より多くシリコンを含む第2の保護膜と、が設けられている。
【0007】
化合物半導体装置の製造方法の一態様では、化合物半導体積層構造上方に、ソース電極、ドレイン電極及びゲート電極を形成し、その後、前記ソース電極と前記ゲート電極との間の前記化合物半導体積層構造上に、シリコンを含む第1の保護膜を形成し、前記ドレイン電極と前記ゲート電極と間の前記化合物半導体積層構造上に、前記第1の保護膜より多くシリコンを含む第2の保護膜を形成する。
【発明の効果】
【0008】
上記の化合物半導体装置等によれば、第1の保護膜及び第2の保護膜の協働作用により電流コラプスを抑制しながら、高いドレイン電流を得ることができる。
【図面の簡単な説明】
【0009】
【図1A】第1の実施形態に係るGaN系HEMTの構造を示す断面図である。
【図1B】第1の実施形態に係るGaN系HEMTのレイアウトを示す図である。
【図2A】第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2B】図2Aに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2C】図2Bに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2D】図2Cに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2E】図2Dに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2F】図2Eに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2G】図2Fに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2H】図2Gに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2I】図2Hに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2J】図2Iに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2K】図2Jに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2L】図2Kに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2M】図2Lに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2N】図2Mに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2O】図2Nに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2P】図2Oに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図3】第1の実施形態に関するシミュレーションの結果を示すグラフである。
【図4A】第2の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図4B】図4Aに引き続き、第2の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図4C】図4Bに引き続き、第2の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図4D】図4Cに引き続き、第2の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図4E】図4Dに引き続き、第2の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図5】第1の実施形態の変形例を示す断面図である。
【図6A】第1の実施形態の他の変形例を示す断面図である。
【図6B】図6Aに示す変形例のレイアウトを示す図である。
【発明を実施するための形態】
【0010】
本願発明者等が、従来のGaN系HEMTにおいて高いドレイン電流が得られない原因について検討を行った結果、電流変動の抑制のために形成されているシリコン窒化膜中のシリコン(Si)の量が多いほど、ソースとゲートとの間のシート抵抗が高くなることを見出した。その一方で、本願発明者らは、シリコン窒化膜中のSiの量が多いほど、電流コラプスが抑制されることも見出した。つまり、電流コラプスを抑制しようとすればシート抵抗が高くなってドレイン電流が低下し、ドレイン電流を高めようとすると電流コラプスが生じやすくなることが判明した。更に、本願発明者等が鋭意検討を行ったところ、ソースとゲートとの間に位置するシリコン窒化膜中のSiの量が、ドレインとゲートとの間に位置するシリコン窒化膜中のSiの量より少ない場合に、電流コラプスの抑制及びドレイン電流の向上という従来はトレードオフの関係にあった特性が両立されることが判明した。
【0011】
(第1の実施形態)
先ず、第1の実施形態について説明する。図1Aは、第1の実施形態に係るGaN系HEMT(半導体装置)の構造を示す断面図である。また、図1Bは、第1の実施形態に係るGaN系HEMT(半導体装置)のレイアウトを示す図である。
【0012】
第1の実施形態では、図1Aに示すように、例えば半絶縁性のSiC基板等の基板1上に、化合物半導体領域2(化合物半導体積層構造)が形成されている。化合物半導体領域2には、順次積層されたバッファ層2a、電子走行層2b、電子供給層2c及び表面層2dが含まれている。バッファ層2a及び電子走行層2bは、例えば不純物がドーピングされていないGaN層(i−GaN層)であり、これらの総厚は3μm程度である。バッファ層2aは、基板1の表面に存在する格子欠陥の電子走行層2bへの伝播を防止している。電子供給層2cは、例えばn型のAlGaN層(n−AlGaN層)であり、その厚さは10nm程度である。表面層2dは、例えばn型のGaN層(n−GaN層)であり、その厚さは10nm以下である。
【0013】
また、活性領域10を画定する素子分離領域3が化合物半導体領域2の周囲に形成されている。表面層2dには、電子供給層2cを露出する開口部2ds及び2ddが形成されており、開口部2dsに、オーミック電極がソース電極5sとして形成され、開口部2ddに、オーミック電極がドレイン電極5dとして形成されている。
【0014】
また、図1A及び図1Bに示すように、電子供給層2c上のソース電極5s及びドレイン電極5dの間の領域に、例えばマッシュルーム形状のゲート電極5gが形成されている。ゲート電極5gは、ドレイン電極5dよりもソース電極5sに近く位置している。そして、ゲート電極5gとソース電極5sとの間において表面層2d上にシリコン窒化膜6(第1の保護膜)が形成され、ゲート電極5gとドレイン電極5dとの間において表面層2d上にシリコン窒化膜7(第2の保護膜)が形成されている。図1Bに示すように、シリコン窒化膜7は、例えば、ゲート電極5gよりもドレイン電極5d側の活性領域10の全体及びその僅かな周囲に設けられており、シリコン窒化膜6は、ゲート電極5gよりもソース電極5s側の活性領域10の全体に設けられると共に、シリコン窒化膜7を取り囲んでいる。シリコン窒化膜7には、シリコン窒化膜6よりも多くのSiが含まれている。例えば、シリコン窒化膜6に含まれるSiの割合は、化学量論組成(Si3N4)におけるSiの割合以下であり、シリコン窒化膜7に含まれるSiの割合は、化学量論組成(Si3N4)におけるSiの割合よりも多い。そして、シリコン窒化膜6におけるSi−H結合基の量は、1.1×1022個/cm3未満であり、シリコン窒化膜7におけるSi−H結合基の量は、1.1×1022個/cm3以上である。また、シリコン窒化膜6の屈折率は、1.8〜2.0(例えば2.0程度)であり、シリコン窒化膜7の屈折率は2.0〜2.3(例えば2.3程度)である。シリコン窒化膜の屈折率はSiの含有量を反映しており、屈折率が高いものほど含まれるSiの量が多い。また、シリコン窒化膜6及び7の厚さは、10nm〜50nm(例えば20nm程度)である。
【0015】
このような第1の実施形態では、シリコン窒化膜6及び7に水素(H)も含まれており、このHがSiと結合している。Si−H結合は化合物半導体領域2の表面に存在する不安定な結合、例えばGa−O結合に作用し、不安定な結合を減少させて、結合の状態を安定させる可能性が指摘されている。この結果、電流コラプスが抑制される。その一方で、Si−H結合中のHは化合物半導体領域2の内部に進入し、ドナーを不活性化する可能性を有している。ドナーの不活性化は2次元電子ガスの濃度を低下させるため、シート抵抗が高くなる。
【0016】
また、ゲート電極5gとソース電極5sとの間のシート抵抗と、ゲート電極5gとドレイン電極5dとの間のシート抵抗とを比較すると、前者の方がドレイン電流の大きさに影響を及ぼしやすい。更に、ゲート電極5gとソース電極5sとの間の化合物半導体領域2の表面及びシリコン窒化膜と、ゲート電極5gとドレイン電極5dとの間の化合物半導体領域2の表面及びシリコン窒化膜とを比較すると、後者の方が電流コラプスに影響を及ぼしやすい。
【0017】
そして、第1の実施形態では、ゲート電極5gとソース電極5sとの間に位置するシリコン窒化膜6中のSiの量が、ゲート電極5gとドレイン電極5dとの間に位置するシリコン窒化膜7中のSiの量よりも少ない。つまり、相対的に、ゲート電極5gとソース電極5sとの間ではSi−H結合が少なく、ゲート電極5gとドレイン電極5dとの間ではSi−H結合が多い。このため、ゲート電極5gとソース電極5sとの間ではシート抵抗が低くなり、ゲート電極5gとドレイン電極5dとの間では電流コラプスが抑制される。従って、GaN系HEMT全体として、電流コラプスを抑制しながら、シート抵抗を低減して高いドレイン電流を得ることが可能となる。
【0018】
実際に、本願発明者等がシミュレーションによる検証を行ったところ、シリコン窒化膜6を用いずに全体にシリコン窒化膜7が形成されている構造ではソース電極5g側のシート抵抗が350Ω/cm2であったのに対し、第1の実施形態の構造では、シート抵抗が300Ω/cm2まで低減された。
【0019】
また、本実施形態では、上述のように、ゲート電極5gがドレイン電極5dよりもソース電極5sに近く位置しているため、オフセットゲート構造の効果を得ることができる。即ち、ゲート−ドレイン間の寄生容量を低減させ、ゲート−ドレイン破壊耐圧を向上させることができる。また、ソース抵抗を低減させることができる。従って、高出力が必要な化合物半導体装置に特に有用である。
【0020】
なお、シリコン窒化膜6及び7の屈折率は、例えば、分光エリプソメトリ法又は単波長エリプソメトリ法により測定することができる。分光エリプソメトリ法の場合は、導出される屈折率関数に633nmを代入し、この波長における屈折率を採用すればよい。一方、単波長エリプソメトリ法の場合は、光源として、例えばHe−Neレーザ(波長:632.8nm)を用いて測定を行い、屈折率を決定する。
【0021】
また、シリコン窒化膜6がその下方の化合物半導体領域2に引張応力を印加し、シリコン窒化膜7がその下方の化合物半導体領域2に圧縮応力を印加することが好ましい。シート抵抗を効果的に低減し、また、電流コラプスを効果的に抑制するためである。また、このように、化合物半導体領域2に逆方向の応力が作用する場合、互いに応力が相殺され、GaN系HEMTの全体に作用する効力が緩和される。この結果、応力に伴うウエハの平坦性の低下、レジスト膜等の割れ等を抑制することができる。なお、シリコン窒化膜6が圧縮応力を印加してもよいが、この場合、シリコン窒化膜7による圧縮応力よりも小さいことが好ましい。
【0022】
次に、第1の実施形態に係るGaN系HEMTを製造する方法について説明する。図2A乃至図2Pは、第1の実施形態に係るGaN系HEMTを製造する方法を工程順に示す断面図である。
【0023】
先ず、図2Aに示すように、基板1上に、例えば有機金属気相成長(MOVPE:metal organic vapor phase epitaxy)法により、バッファ層2a、電子走行層2b、電子供給層2c及び表面層2dをこの順でエピタキシャル成長させる。バッファ層2a、電子走行層2b、電子供給層2c及び表面層2dが化合物半導体領域2に含まれる。
【0024】
次いで、図2Bに示すように、化合物半導体領域2に向けて選択的にArを注入することにより、活性領域10を画定する素子分離領域3を化合物半導体領域2及び基板1の表層部に形成する。
【0025】
その後、図2Cに示すように、ソース電極5sを形成する予定の領域に開口部21sが設けられ、ドレイン電極5dを形成する予定の領域に開口部21dが設けられたレジストパターン21を化合物半導体領域2上に形成する。
【0026】
続いて、レジストパターン21をマスクとして用い、不活性ガス及びCl2ガス等の塩素系ガスを用いたドライエッチングを表面層2dに対して行うことにより、図2Dに示すように、表面層2dに開口部2ds及び2ddを形成する。なお、開口部2ds及び2ddの深さに関し、表面層2dの一部を残してもよく、また、電子供給層2cの一部を除去してもよい。つまり、開口部2ds及び2ddの深さは表面層2dの厚さと一致している必要はない。
【0027】
次いで、図2Dに示すように、全面に金属膜4を形成する。金属膜4の形成に当たっては、例えば、先ず、蒸着法によりTi層を形成し、その上に蒸着法によりAl層を形成する。Ti層の厚さは20nm程度、Al層の厚さは200nm程度とする。
【0028】
その後、図2Fに示すように、レジストパターン21をその上の金属膜4と共に除去する。この結果、開口部21s内に形成されていた金属膜4からソース電極5sが得られ、開口部21d内に形成されていた金属膜4からソース電極5dが得られる。このように、ソース電極5s及びドレイン電極5dの形成では、例えば蒸着及びリフトオフの技術を用いる。続いて、550℃程度での熱処理を行うことにより、電子供給層2cとソース電極5s及びドレイン電極5dとの間とをオーミックコンタクトさせる。
【0029】
次いで、図2Gに示すように、化合物半導体領域2上の全面に、ソース電極5s及びドレイン電極5dを覆うシリコン窒化膜6をプラズマCVD法により形成する。このときの条件は、例えば、プラズマ励起周波数は13.56MHz、高周波出力は50W、ガス流量はSiH4/N2/He=2sccm/150sccm/1000sccmとする。この結果、屈折率が2.0のシリコン窒化膜6が得られる。シリコン窒化膜6の厚さは、例えば20nmとする。
【0030】
その後、図2Hに示すように、シリコン窒化膜7を形成する予定の領域に開口部22aが設けられたレジストパターン22を、シリコン窒化膜6上に形成する。レジストパターン22の形成に当たっては、ポリメチルメタクリレート(PMMA)(例えば、米国マイクロケム社製)を、例えばスピンコート法により塗布し、熱処理することにより、レジスト膜を形成する。続いて、電子線描画法により開口部22aをレジスト膜に形成する。これらの処理により、図2Hに示すように、レジスト開口が得られる。
【0031】
その後、レジストパターン22をマスクとして、バッファードフッ酸(HF)溶液を用いたウェットエッチングを行うことにより、図2Iに示すように、シリコン窒化膜6を選択的に除去する。
【0032】
続いて、レジストパターン22を除去する。次いで、図2Jに示すように、シリコン窒化膜7を形成する予定の領域及びシリコン窒化膜6の縁部に開口部24aが設けられた下層レジストパターン24、及びその上に位置し、開口部24aよりも小さい開口部25aが設けられた上層レジストパターン25を、シリコン窒化膜6上に形成する。下層レジストパターン24及び上層レジストパターン25の形成に当たっては、先ず、ポリメチルグルタルイミド(PMGI)(例えば、米国マイクロケム社製)を、例えばスピンコート法により塗布し、熱処理することにより、レジスト膜を形成する。その後、ポジ型電子線レジスト剤(例えば、商品名ZEP520−A:日本ゼオン社製)を、例えばスピンコート法により塗布し、熱処理することにより、レジスト膜を形成する。続いて、電子線描画法により開口部25aを上層のレジスト膜に形成する。この結果、開口部25aを備えた上層レジストパターン25が得られる。次いで、上層レジストパターン25をマスクとして、アルカリ現像液を用いて下層のレジスト膜をウェットエッチングする。この結果、開口部24aを備えた下層レジストパターン24が得られる。これらの処理により、図2Jに示すように、庇構造の多層レジスト開口が得られる。
【0033】
その後、同じく図2Jに示すように、シリコン窒化膜6の開口部の内側に、ドレイン電極5dを覆うシリコン窒化膜7をプラズマCVD法により形成する。このときの条件は、例えば、プラズマ励起周波数は13.56MHz、高周波出力は50W、ガス流量はSiH4/N2/He=3sccm/150sccm/1000sccm、成膜温度は200℃とする。この結果、屈折率が2.3のシリコン窒化膜7が得られる。シリコン窒化膜7の厚さは、例えば20nmとする。成膜温度は、レジスト耐熱性を超えない温度とする。
【0034】
続いて、図2Kに示すように、下層レジストパターン24及び上層レジストパターン25をその上のシリコン窒化膜7と共に除去する。この除去に当たっては、例えば、加温した剥離液を用いて行う。また、剥離液浸潤後、シリコン窒化膜の破片を完全に除去するため有機溶剤を用いた超音波洗浄を行う。
【0035】
次いで、図2Lに示すように、ファインゲート用レジスト膜26f、下層レジスト膜27f及び上層レジスト膜28fをシリコン窒化膜6及び7上に形成する。ファインゲート用レジスト膜26fの形成に当たっては、ポリメタクリル酸メチル樹脂(PMMA)(例えば、米国マイクロケム社製)を、例えばスピンコート法により塗布し、熱処理を行う。下層レジスト膜27fの形成に当たっては、PMGIを、例えばスピンコート法により塗布し、熱処理を行う。上層レジスト膜28fの形成に当たっては、ポジ型電子線レジスト剤(例えば、商品名ZEP520−A:日本ゼオン社製)を、例えばスピンコート法により塗布し、熱処理を行う。
【0036】
その後、図2Mに示すように、上層レジスト膜28fに電子線描画法により幅が0.8μm程度のパターンを描画する。そして、メチルエチルケトン(MEK)及びメソイソブチルケトン(MIBK)の混合液を用いた上層レジスト膜28fの現像により開口部28aを形成して、上層レジストパターン28を得る。更に、上層レジストパターン28をマスクとして、テトラメチルアンモニウムヒドロキド(TMAH)を用いた下層レジスト膜27fのウェットエッチングにより開口部27aを形成して、下層レジストパターン27を得る。開口部27aは開口部28aよりも大きくし、開口部27a及び開口部28aの縁のずれは、例えば0.2μm程度とする。これらの処理により、図2Mに示すように、庇構造の多層レジストが得られる。
【0037】
続いて、図2Nに示すように、ファインゲート用レジスト膜26fに電子線描画法により幅が0.1μm程度のパターンを描画する。そして、メソイソブチルケトン(MIBK)及びイソプロピルアルコール(IPA)の混合液を用いたファインゲート用レジスト膜26fの現像により開口部26aを形成して、ファインゲート用レジストパターン26を得る。なお、開口部26aを形成する位置は、例えば、シリコン窒化膜6及び7の境界上とする。つまり、開口部26aからシリコン窒化膜6及び7の縁部を露出させる。
【0038】
次いで、図2Oに示すように、シリコン窒化膜6及び7の開口部26aから露出している部分をエッチングすることにより、開口部11を形成する。このドライエッチングに当たっては、例えば、SF6ガスを用いたドライエッチングを行う。
【0039】
その後、同じく図2Oに示すように、全面に金属膜8を形成する。金属膜8の形成に当たっては、例えば、先ず、蒸着法によりNi層を形成し、その上に蒸着法によりAu層を形成する。Ni層の厚さは10nm程度、Au層の厚さは300nm程度とする。
【0040】
続いて、図2Pに示すように、レジストパターン26〜28をその上の金属膜8と共に除去する。この結果、開口部26a〜28a内に形成されていた金属膜8からゲート電極5gが得られる。このように、ゲート電極5gの形成でも、例えば蒸着及びリフトオフの技術を用いる。
【0041】
その後、ゲート電極5gの全体を覆う保護膜及び配線等を形成して、GaN系HEMT(半導体装置)を完成させる。図3に本発明者が行った電流−電圧特性のシミュレーションの結果を示す。図3(a)は、デバイスへのダメージを回避できる低屈折率シリコン窒化膜のみで表面保護膜を形成した場合の結果を示し、図3(b)は、第1の実施形態のように、高屈折率シリコン窒化膜も形成した場合の結果を示す。低屈折率シリコン窒化膜のみを用いた場合には、図3(a)に示すように、Vdsを20Vまで増大させたときにIdsの低下現象、すなわち電流コラプスが顕著に出現した。これに対し、ゲート電極とドレイン電極との間に高屈折率シリコン窒化膜を配置した場合には、図3(b)に示すように、電流コラプスが大幅に低減された。また、付随的効果として、半導体基板全体の応力緩和効果により、レジスト開口割れ等の製造障害も消滅した。
【0042】
なお、シリコン窒化膜7の形成の際に、シリコン窒化膜6の形成の際に用いたレジストパターン22をそのまま用いてもよい。つまり、レジストパターン22をシリコン窒化膜6上に残存させたままシリコン窒化膜7を形成してもよい。この場合、下層レジストパターン24及び上層レジストパターン25が不要となるため、工程数、時間及びコストを低減することができる。
【0043】
(第2の実施形態)
次に、第2の実施形態について説明する。図4A乃至図4Eは、第2の実施形態に係るGaN系HEMTを製造する方法を工程順に示す断面図である。
【0044】
先ず、第1の実施形態と同様にして、シリコン窒化膜6の形成までの処理を行う(図2G)。次いで、図4Aに示すように、シリコン窒化膜7を形成する予定の領域に開口部31aが設けられたレジストパターン31をシリコン窒化膜6上に形成する。レジストパターン31の形成に当たっては、ポジ型電子線レジスト剤(例えばポリメチルメタクリレート(PMMA)米国マイクロケム社製)を、例えばスピンコート法により塗布し、熱処理することにより、レジスト膜を形成する。続いて、電子線描画法により開口部31aをレジスト膜に形成する。この結果、開口部31aを備えたレジストパターン31が得られる。
【0045】
その後、レジストパターン31をマスクとして、バッファードフッ酸(HF)溶液を用いたウェットエッチングを行うことにより、図4Bに示すように、シリコン窒化膜6を選択的に除去する。
【0046】
続いて、図4Cに示すように、レジストパターン31を除去する。
【0047】
次いで、図4Dに示すように、化合物半導体領域2上の全面に、シリコン窒化膜6及びドレイン電極5dを覆うシリコン窒化膜7をプラズマCVD法により形成する。
【0048】
その後、図4Eに示すように、第一の実施形態と同様にして、シリコン窒化膜6及び7に開口部11を形成し、更に、ゲート電極5gを形成する。開口部11の形成に際しては、例えばシリコン窒化膜6が開口部11よりもソース電極5s側のみに位置するように、つまり、開口部11よりもドレイン電極5d側にシリコン窒化膜6が残らないように開口部11の位置を決定する。
【0049】
その後、保護膜及び配線等を形成して、GaN系HEMT(半導体装置)を完成させる。実際に、本願発明者がデバイス特性評価を行ったところ、第1の実施形態と同様に、顕著な電流コラプス改善効果を確認することができた。また、同様にレジスト割れ等の製造障害も消滅した。
【0050】
このような第2の実施形態によっても、第1の実施形態と同様の効果が得られる。また、第1の実施形態と比較して、工程数を少なくすることができる。
【0051】
なお、第1及び第2の実施形態では、ゲート電極5gと化合物半導体領域2との関係に関し、ショットキー構造が採用されているが、図5に示すように、MIS(metal-insulator-semiconductor)構造が採用されてもよい。なお、この場合には、ゲート電極5gは、シリコン窒化膜7上ではなく、シリコン窒化膜6上に位置していることが好ましい。ゲート電極5gの端部には電界が集中しやすく、MIS構造の利点である低ゲートリーク電流を実現するには、シリコン窒化膜6上に位置していることが望ましい。なお、図5は、第1の実施形態にMIS構造を採用した場合の構造を示しているが、第2の実施形態でも同様のMIS構造が可能である。
【0052】
また、表面層2dのゲート電極5gの下方の部分にリセスが形成されていてもよい。
【0053】
また、図6A及び図6Bに示すように、ゲート電極5gがシリコン窒化膜6とシリコン窒化膜7との境界よりもドレイン電極5d側に位置していてもよい。シリコン窒化膜6とシリコン窒化膜7との境界と整合するように開口部11を形成する場合と比較して、プロセスマージンを広く確保することができる。この場合、ゲート電極5gのソース電極5s側にシリコン窒化膜7の一部が位置する。この部分が第3の保護膜に相当する。
【0054】
また、いずれの実施形態においても、基板として、炭化シリコン(SiC)基板に代えて、GaN基板、サファイア基板又はシリコン基板等を用いてもよい。また、基板が半絶縁性でなくてもよい。
【0055】
更に、ゲート電極5gの形状がマッシュルーム型である必要はなく、表面層2d上に広がったオーバーハング型となっていてもよい。
【0056】
以下、本発明の諸態様を付記としてまとめて記載する。
【0057】
(付記1)
化合物半導体積層構造と、
前記化合物半導体積層構造上方に形成されたソース電極、ドレイン電極及びゲート電極と、
前記ソース電極と前記ゲート電極との間の前記化合物半導体積層構造上に形成され、シリコンを含む第1の保護膜と、
前記ドレイン電極と前記ゲート電極と間の前記化合物半導体積層構造上に形成され、前記第1の保護膜より多くシリコンを含む第2の保護膜と、
を有することを特徴とする化合物半導体装置。
【0058】
(付記2)
前記第1の保護膜に含まれるシリコンの割合は、化学量論組成におけるシリコンの割合以下であり、
前記第2の保護膜に含まれるシリコンの割合は、化学量論組成におけるシリコンの割合よりも多いことを特徴とする付記1に記載の化合物半導体装置。
【0059】
(付記3)
前記第1の保護膜及び前記第2の保護膜は、シリコン窒化膜であることを特徴とする付記1又は2に記載の化合物半導体装置。
【0060】
(付記4)
前記第2の保護膜は、1.1×1022個/cm3以上のSi−H結合基を含むことを特徴とする付記1乃至3のいずれか1項に記載の化合物半導体装置。
【0061】
(付記5)
前記第1の保護膜は、1.1×1022個/cm3未満のSi−H結合基を含むことを特徴とする付記1乃至4のいずれか1項に記載の化合物半導体装置。
【0062】
(付記6)
前記ゲート電極は、前記ドレイン電極よりも前記ソース電極に近い位置に設けられていることを特徴とする付記1乃至5のいずれか1項に記載の化合物半導体装置。
【0063】
(付記7)
前記第1の保護膜の屈折率は、前記第2の保護膜の屈折率よりも低いことを特徴とする付記1乃至6のいずれか1項に記載の化合物半導体装置。
【0064】
(付記8)
前記第2の保護膜は、前記第1の保護膜よりも高い圧縮応力を前記化合物半導体積層構造に印加することを特徴とする付記1乃至7のいずれか1項に記載の化合物半導体装置。
【0065】
(付記9)
前記第1の保護膜と前記ゲート電極と間の前記化合物半導体積層構造上に形成され、前記第1の保護膜より多くシリコンを含む第3の保護膜を有することを特徴とする付記1乃至8のいずれか1項に記載の化合物半導体装置。
【0066】
(付記10)
前記ゲート電極は、前記化合物半導体積層構造にショットキー接合されていることを特徴とする付記1乃至9のいずれか1項に記載の化合物半導体装置。
【0067】
(付記11)
前記ゲート電極は、前記第1の保護膜を介して前記化合物半導体積層構造の上方に設けられていることを特徴とする付記1乃至9のいずれか1項に記載の化合物半導体装置。
【0068】
(付記12)
化合物半導体積層構造上方に、ソース電極、ドレイン電極及びゲート電極を形成する工程と、
前記ソース電極と前記ゲート電極との間の前記化合物半導体積層構造上に、シリコンを含む第1の保護膜を形成する工程と、
前記ドレイン電極と前記ゲート電極と間の前記化合物半導体積層構造上に、前記第1の保護膜より多くシリコンを含む第2の保護膜を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【0069】
(付記13)
前記第1の保護膜に含まれるシリコンの割合を、化学量論組成におけるシリコンの割合以下とし、
前記第2の保護膜に含まれるシリコンの割合を、化学量論組成におけるシリコンの割合よりも多くすることを特徴とする付記12に記載の化合物半導体装置の製造方法。
【0070】
(付記14)
前記第1の保護膜及び前記第2の保護膜として、シリコン窒化膜を形成することを特徴とする付記12又は13に記載の化合物半導体装置の製造方法。
【0071】
(付記15)
前記第2の保護膜として、1.1×1022個/cm3以上のSi−H結合基を含むものを形成することを特徴とする付記12乃至14のいずれか1項に記載の化合物半導体装置の製造方法。
【0072】
(付記16)
前記第1の保護膜として、1.1×1022個/cm3未満のSi−H結合基を含むものを用いることを特徴とする付記12乃至15のいずれか1項に記載の化合物半導体装置の製造方法。
【0073】
(付記17)
前記ゲート電極を、前記ドレイン電極よりも前記ソース電極に近い位置に設けることを特徴とする付記12乃至16のいずれか1項に記載の化合物半導体装置の製造方法。
【0074】
(付記18)
前記第1の保護膜の屈折率は、前記第2の保護膜の屈折率よりも低いことを特徴とする付記12乃至17のいずれか1項に記載の化合物半導体装置の製造方法。
【0075】
(付記19)
前記第2の保護膜として、前記第1の保護膜よりも高い圧縮応力を前記化合物半導体積層構造に印加するものを形成することを特徴とする付記12乃至18のいずれか1項に記載の化合物半導体装置の製造方法。
【0076】
(付記20)
前記第1の保護膜と前記ゲート電極と間の前記化合物半導体積層構造上に、前記第1の保護膜より多くシリコンを含む第3の保護膜を形成する工程を有することを特徴とする付記12乃至19のいずれか1項に記載の化合物半導体装置の製造方法。
【符号の説明】
【0077】
1:基板
2:化合物半導体領域
3:素子分離領域
5d:ドレイン電極
5g:ゲート電極
5s:ソース電極
6、7:シリコン窒化膜
10:活性領域
【技術分野】
【0001】
本発明は、化合物半導体装置及びその製造方法等に関する。
【背景技術】
【0002】
近年、化合物半導体装置、特にGaN系化合物半導体を主な材料とした高電子移動度トランジスタ(HEMT:high electron mobility transistor)の高出力高周波用デバイスへの適用について検討がなされている。GaN系化合物半導体を主な材料としたHEMT(以下、GaN系HEMTともいう)では、表面に、電気的な特性及び化学的な特性の安定のために、例えばプラズマ化学気相成長(CVD:chemical vapor deposition)法によりシリコン窒化膜が形成されている。GaN系HEMTの表面には電流コラプスとよばれる電流変動を引き起こすトラップが多く存在しており、シリコン窒化膜はこのようなトラップの不活性化に効果的である。
【0003】
しかしながら、このような構造の従来のGaN系HEMTでは、高いドレイン電流を得ることが困難である。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2008−205392号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の目的は、電流コラプスを抑制しながら、高いドレイン電流を得ることができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0006】
化合物半導体装置の一態様には、化合物半導体積層構造と、前記化合物半導体積層構造上方に形成されたソース電極、ドレイン電極及びゲート電極と、が設けられている。更に、前記ソース電極と前記ゲート電極との間の前記化合物半導体積層構造上に形成され、シリコンを含む第1の保護膜と、前記ドレイン電極と前記ゲート電極と間の前記化合物半導体積層構造上に形成され、前記第1の保護膜より多くシリコンを含む第2の保護膜と、が設けられている。
【0007】
化合物半導体装置の製造方法の一態様では、化合物半導体積層構造上方に、ソース電極、ドレイン電極及びゲート電極を形成し、その後、前記ソース電極と前記ゲート電極との間の前記化合物半導体積層構造上に、シリコンを含む第1の保護膜を形成し、前記ドレイン電極と前記ゲート電極と間の前記化合物半導体積層構造上に、前記第1の保護膜より多くシリコンを含む第2の保護膜を形成する。
【発明の効果】
【0008】
上記の化合物半導体装置等によれば、第1の保護膜及び第2の保護膜の協働作用により電流コラプスを抑制しながら、高いドレイン電流を得ることができる。
【図面の簡単な説明】
【0009】
【図1A】第1の実施形態に係るGaN系HEMTの構造を示す断面図である。
【図1B】第1の実施形態に係るGaN系HEMTのレイアウトを示す図である。
【図2A】第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2B】図2Aに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2C】図2Bに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2D】図2Cに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2E】図2Dに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2F】図2Eに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2G】図2Fに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2H】図2Gに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2I】図2Hに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2J】図2Iに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2K】図2Jに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2L】図2Kに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2M】図2Lに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2N】図2Mに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2O】図2Nに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図2P】図2Oに引き続き、第1の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図3】第1の実施形態に関するシミュレーションの結果を示すグラフである。
【図4A】第2の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図4B】図4Aに引き続き、第2の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図4C】図4Bに引き続き、第2の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図4D】図4Cに引き続き、第2の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図4E】図4Dに引き続き、第2の実施形態に係るGaN系HEMTを製造する方法を示す断面図である。
【図5】第1の実施形態の変形例を示す断面図である。
【図6A】第1の実施形態の他の変形例を示す断面図である。
【図6B】図6Aに示す変形例のレイアウトを示す図である。
【発明を実施するための形態】
【0010】
本願発明者等が、従来のGaN系HEMTにおいて高いドレイン電流が得られない原因について検討を行った結果、電流変動の抑制のために形成されているシリコン窒化膜中のシリコン(Si)の量が多いほど、ソースとゲートとの間のシート抵抗が高くなることを見出した。その一方で、本願発明者らは、シリコン窒化膜中のSiの量が多いほど、電流コラプスが抑制されることも見出した。つまり、電流コラプスを抑制しようとすればシート抵抗が高くなってドレイン電流が低下し、ドレイン電流を高めようとすると電流コラプスが生じやすくなることが判明した。更に、本願発明者等が鋭意検討を行ったところ、ソースとゲートとの間に位置するシリコン窒化膜中のSiの量が、ドレインとゲートとの間に位置するシリコン窒化膜中のSiの量より少ない場合に、電流コラプスの抑制及びドレイン電流の向上という従来はトレードオフの関係にあった特性が両立されることが判明した。
【0011】
(第1の実施形態)
先ず、第1の実施形態について説明する。図1Aは、第1の実施形態に係るGaN系HEMT(半導体装置)の構造を示す断面図である。また、図1Bは、第1の実施形態に係るGaN系HEMT(半導体装置)のレイアウトを示す図である。
【0012】
第1の実施形態では、図1Aに示すように、例えば半絶縁性のSiC基板等の基板1上に、化合物半導体領域2(化合物半導体積層構造)が形成されている。化合物半導体領域2には、順次積層されたバッファ層2a、電子走行層2b、電子供給層2c及び表面層2dが含まれている。バッファ層2a及び電子走行層2bは、例えば不純物がドーピングされていないGaN層(i−GaN層)であり、これらの総厚は3μm程度である。バッファ層2aは、基板1の表面に存在する格子欠陥の電子走行層2bへの伝播を防止している。電子供給層2cは、例えばn型のAlGaN層(n−AlGaN層)であり、その厚さは10nm程度である。表面層2dは、例えばn型のGaN層(n−GaN層)であり、その厚さは10nm以下である。
【0013】
また、活性領域10を画定する素子分離領域3が化合物半導体領域2の周囲に形成されている。表面層2dには、電子供給層2cを露出する開口部2ds及び2ddが形成されており、開口部2dsに、オーミック電極がソース電極5sとして形成され、開口部2ddに、オーミック電極がドレイン電極5dとして形成されている。
【0014】
また、図1A及び図1Bに示すように、電子供給層2c上のソース電極5s及びドレイン電極5dの間の領域に、例えばマッシュルーム形状のゲート電極5gが形成されている。ゲート電極5gは、ドレイン電極5dよりもソース電極5sに近く位置している。そして、ゲート電極5gとソース電極5sとの間において表面層2d上にシリコン窒化膜6(第1の保護膜)が形成され、ゲート電極5gとドレイン電極5dとの間において表面層2d上にシリコン窒化膜7(第2の保護膜)が形成されている。図1Bに示すように、シリコン窒化膜7は、例えば、ゲート電極5gよりもドレイン電極5d側の活性領域10の全体及びその僅かな周囲に設けられており、シリコン窒化膜6は、ゲート電極5gよりもソース電極5s側の活性領域10の全体に設けられると共に、シリコン窒化膜7を取り囲んでいる。シリコン窒化膜7には、シリコン窒化膜6よりも多くのSiが含まれている。例えば、シリコン窒化膜6に含まれるSiの割合は、化学量論組成(Si3N4)におけるSiの割合以下であり、シリコン窒化膜7に含まれるSiの割合は、化学量論組成(Si3N4)におけるSiの割合よりも多い。そして、シリコン窒化膜6におけるSi−H結合基の量は、1.1×1022個/cm3未満であり、シリコン窒化膜7におけるSi−H結合基の量は、1.1×1022個/cm3以上である。また、シリコン窒化膜6の屈折率は、1.8〜2.0(例えば2.0程度)であり、シリコン窒化膜7の屈折率は2.0〜2.3(例えば2.3程度)である。シリコン窒化膜の屈折率はSiの含有量を反映しており、屈折率が高いものほど含まれるSiの量が多い。また、シリコン窒化膜6及び7の厚さは、10nm〜50nm(例えば20nm程度)である。
【0015】
このような第1の実施形態では、シリコン窒化膜6及び7に水素(H)も含まれており、このHがSiと結合している。Si−H結合は化合物半導体領域2の表面に存在する不安定な結合、例えばGa−O結合に作用し、不安定な結合を減少させて、結合の状態を安定させる可能性が指摘されている。この結果、電流コラプスが抑制される。その一方で、Si−H結合中のHは化合物半導体領域2の内部に進入し、ドナーを不活性化する可能性を有している。ドナーの不活性化は2次元電子ガスの濃度を低下させるため、シート抵抗が高くなる。
【0016】
また、ゲート電極5gとソース電極5sとの間のシート抵抗と、ゲート電極5gとドレイン電極5dとの間のシート抵抗とを比較すると、前者の方がドレイン電流の大きさに影響を及ぼしやすい。更に、ゲート電極5gとソース電極5sとの間の化合物半導体領域2の表面及びシリコン窒化膜と、ゲート電極5gとドレイン電極5dとの間の化合物半導体領域2の表面及びシリコン窒化膜とを比較すると、後者の方が電流コラプスに影響を及ぼしやすい。
【0017】
そして、第1の実施形態では、ゲート電極5gとソース電極5sとの間に位置するシリコン窒化膜6中のSiの量が、ゲート電極5gとドレイン電極5dとの間に位置するシリコン窒化膜7中のSiの量よりも少ない。つまり、相対的に、ゲート電極5gとソース電極5sとの間ではSi−H結合が少なく、ゲート電極5gとドレイン電極5dとの間ではSi−H結合が多い。このため、ゲート電極5gとソース電極5sとの間ではシート抵抗が低くなり、ゲート電極5gとドレイン電極5dとの間では電流コラプスが抑制される。従って、GaN系HEMT全体として、電流コラプスを抑制しながら、シート抵抗を低減して高いドレイン電流を得ることが可能となる。
【0018】
実際に、本願発明者等がシミュレーションによる検証を行ったところ、シリコン窒化膜6を用いずに全体にシリコン窒化膜7が形成されている構造ではソース電極5g側のシート抵抗が350Ω/cm2であったのに対し、第1の実施形態の構造では、シート抵抗が300Ω/cm2まで低減された。
【0019】
また、本実施形態では、上述のように、ゲート電極5gがドレイン電極5dよりもソース電極5sに近く位置しているため、オフセットゲート構造の効果を得ることができる。即ち、ゲート−ドレイン間の寄生容量を低減させ、ゲート−ドレイン破壊耐圧を向上させることができる。また、ソース抵抗を低減させることができる。従って、高出力が必要な化合物半導体装置に特に有用である。
【0020】
なお、シリコン窒化膜6及び7の屈折率は、例えば、分光エリプソメトリ法又は単波長エリプソメトリ法により測定することができる。分光エリプソメトリ法の場合は、導出される屈折率関数に633nmを代入し、この波長における屈折率を採用すればよい。一方、単波長エリプソメトリ法の場合は、光源として、例えばHe−Neレーザ(波長:632.8nm)を用いて測定を行い、屈折率を決定する。
【0021】
また、シリコン窒化膜6がその下方の化合物半導体領域2に引張応力を印加し、シリコン窒化膜7がその下方の化合物半導体領域2に圧縮応力を印加することが好ましい。シート抵抗を効果的に低減し、また、電流コラプスを効果的に抑制するためである。また、このように、化合物半導体領域2に逆方向の応力が作用する場合、互いに応力が相殺され、GaN系HEMTの全体に作用する効力が緩和される。この結果、応力に伴うウエハの平坦性の低下、レジスト膜等の割れ等を抑制することができる。なお、シリコン窒化膜6が圧縮応力を印加してもよいが、この場合、シリコン窒化膜7による圧縮応力よりも小さいことが好ましい。
【0022】
次に、第1の実施形態に係るGaN系HEMTを製造する方法について説明する。図2A乃至図2Pは、第1の実施形態に係るGaN系HEMTを製造する方法を工程順に示す断面図である。
【0023】
先ず、図2Aに示すように、基板1上に、例えば有機金属気相成長(MOVPE:metal organic vapor phase epitaxy)法により、バッファ層2a、電子走行層2b、電子供給層2c及び表面層2dをこの順でエピタキシャル成長させる。バッファ層2a、電子走行層2b、電子供給層2c及び表面層2dが化合物半導体領域2に含まれる。
【0024】
次いで、図2Bに示すように、化合物半導体領域2に向けて選択的にArを注入することにより、活性領域10を画定する素子分離領域3を化合物半導体領域2及び基板1の表層部に形成する。
【0025】
その後、図2Cに示すように、ソース電極5sを形成する予定の領域に開口部21sが設けられ、ドレイン電極5dを形成する予定の領域に開口部21dが設けられたレジストパターン21を化合物半導体領域2上に形成する。
【0026】
続いて、レジストパターン21をマスクとして用い、不活性ガス及びCl2ガス等の塩素系ガスを用いたドライエッチングを表面層2dに対して行うことにより、図2Dに示すように、表面層2dに開口部2ds及び2ddを形成する。なお、開口部2ds及び2ddの深さに関し、表面層2dの一部を残してもよく、また、電子供給層2cの一部を除去してもよい。つまり、開口部2ds及び2ddの深さは表面層2dの厚さと一致している必要はない。
【0027】
次いで、図2Dに示すように、全面に金属膜4を形成する。金属膜4の形成に当たっては、例えば、先ず、蒸着法によりTi層を形成し、その上に蒸着法によりAl層を形成する。Ti層の厚さは20nm程度、Al層の厚さは200nm程度とする。
【0028】
その後、図2Fに示すように、レジストパターン21をその上の金属膜4と共に除去する。この結果、開口部21s内に形成されていた金属膜4からソース電極5sが得られ、開口部21d内に形成されていた金属膜4からソース電極5dが得られる。このように、ソース電極5s及びドレイン電極5dの形成では、例えば蒸着及びリフトオフの技術を用いる。続いて、550℃程度での熱処理を行うことにより、電子供給層2cとソース電極5s及びドレイン電極5dとの間とをオーミックコンタクトさせる。
【0029】
次いで、図2Gに示すように、化合物半導体領域2上の全面に、ソース電極5s及びドレイン電極5dを覆うシリコン窒化膜6をプラズマCVD法により形成する。このときの条件は、例えば、プラズマ励起周波数は13.56MHz、高周波出力は50W、ガス流量はSiH4/N2/He=2sccm/150sccm/1000sccmとする。この結果、屈折率が2.0のシリコン窒化膜6が得られる。シリコン窒化膜6の厚さは、例えば20nmとする。
【0030】
その後、図2Hに示すように、シリコン窒化膜7を形成する予定の領域に開口部22aが設けられたレジストパターン22を、シリコン窒化膜6上に形成する。レジストパターン22の形成に当たっては、ポリメチルメタクリレート(PMMA)(例えば、米国マイクロケム社製)を、例えばスピンコート法により塗布し、熱処理することにより、レジスト膜を形成する。続いて、電子線描画法により開口部22aをレジスト膜に形成する。これらの処理により、図2Hに示すように、レジスト開口が得られる。
【0031】
その後、レジストパターン22をマスクとして、バッファードフッ酸(HF)溶液を用いたウェットエッチングを行うことにより、図2Iに示すように、シリコン窒化膜6を選択的に除去する。
【0032】
続いて、レジストパターン22を除去する。次いで、図2Jに示すように、シリコン窒化膜7を形成する予定の領域及びシリコン窒化膜6の縁部に開口部24aが設けられた下層レジストパターン24、及びその上に位置し、開口部24aよりも小さい開口部25aが設けられた上層レジストパターン25を、シリコン窒化膜6上に形成する。下層レジストパターン24及び上層レジストパターン25の形成に当たっては、先ず、ポリメチルグルタルイミド(PMGI)(例えば、米国マイクロケム社製)を、例えばスピンコート法により塗布し、熱処理することにより、レジスト膜を形成する。その後、ポジ型電子線レジスト剤(例えば、商品名ZEP520−A:日本ゼオン社製)を、例えばスピンコート法により塗布し、熱処理することにより、レジスト膜を形成する。続いて、電子線描画法により開口部25aを上層のレジスト膜に形成する。この結果、開口部25aを備えた上層レジストパターン25が得られる。次いで、上層レジストパターン25をマスクとして、アルカリ現像液を用いて下層のレジスト膜をウェットエッチングする。この結果、開口部24aを備えた下層レジストパターン24が得られる。これらの処理により、図2Jに示すように、庇構造の多層レジスト開口が得られる。
【0033】
その後、同じく図2Jに示すように、シリコン窒化膜6の開口部の内側に、ドレイン電極5dを覆うシリコン窒化膜7をプラズマCVD法により形成する。このときの条件は、例えば、プラズマ励起周波数は13.56MHz、高周波出力は50W、ガス流量はSiH4/N2/He=3sccm/150sccm/1000sccm、成膜温度は200℃とする。この結果、屈折率が2.3のシリコン窒化膜7が得られる。シリコン窒化膜7の厚さは、例えば20nmとする。成膜温度は、レジスト耐熱性を超えない温度とする。
【0034】
続いて、図2Kに示すように、下層レジストパターン24及び上層レジストパターン25をその上のシリコン窒化膜7と共に除去する。この除去に当たっては、例えば、加温した剥離液を用いて行う。また、剥離液浸潤後、シリコン窒化膜の破片を完全に除去するため有機溶剤を用いた超音波洗浄を行う。
【0035】
次いで、図2Lに示すように、ファインゲート用レジスト膜26f、下層レジスト膜27f及び上層レジスト膜28fをシリコン窒化膜6及び7上に形成する。ファインゲート用レジスト膜26fの形成に当たっては、ポリメタクリル酸メチル樹脂(PMMA)(例えば、米国マイクロケム社製)を、例えばスピンコート法により塗布し、熱処理を行う。下層レジスト膜27fの形成に当たっては、PMGIを、例えばスピンコート法により塗布し、熱処理を行う。上層レジスト膜28fの形成に当たっては、ポジ型電子線レジスト剤(例えば、商品名ZEP520−A:日本ゼオン社製)を、例えばスピンコート法により塗布し、熱処理を行う。
【0036】
その後、図2Mに示すように、上層レジスト膜28fに電子線描画法により幅が0.8μm程度のパターンを描画する。そして、メチルエチルケトン(MEK)及びメソイソブチルケトン(MIBK)の混合液を用いた上層レジスト膜28fの現像により開口部28aを形成して、上層レジストパターン28を得る。更に、上層レジストパターン28をマスクとして、テトラメチルアンモニウムヒドロキド(TMAH)を用いた下層レジスト膜27fのウェットエッチングにより開口部27aを形成して、下層レジストパターン27を得る。開口部27aは開口部28aよりも大きくし、開口部27a及び開口部28aの縁のずれは、例えば0.2μm程度とする。これらの処理により、図2Mに示すように、庇構造の多層レジストが得られる。
【0037】
続いて、図2Nに示すように、ファインゲート用レジスト膜26fに電子線描画法により幅が0.1μm程度のパターンを描画する。そして、メソイソブチルケトン(MIBK)及びイソプロピルアルコール(IPA)の混合液を用いたファインゲート用レジスト膜26fの現像により開口部26aを形成して、ファインゲート用レジストパターン26を得る。なお、開口部26aを形成する位置は、例えば、シリコン窒化膜6及び7の境界上とする。つまり、開口部26aからシリコン窒化膜6及び7の縁部を露出させる。
【0038】
次いで、図2Oに示すように、シリコン窒化膜6及び7の開口部26aから露出している部分をエッチングすることにより、開口部11を形成する。このドライエッチングに当たっては、例えば、SF6ガスを用いたドライエッチングを行う。
【0039】
その後、同じく図2Oに示すように、全面に金属膜8を形成する。金属膜8の形成に当たっては、例えば、先ず、蒸着法によりNi層を形成し、その上に蒸着法によりAu層を形成する。Ni層の厚さは10nm程度、Au層の厚さは300nm程度とする。
【0040】
続いて、図2Pに示すように、レジストパターン26〜28をその上の金属膜8と共に除去する。この結果、開口部26a〜28a内に形成されていた金属膜8からゲート電極5gが得られる。このように、ゲート電極5gの形成でも、例えば蒸着及びリフトオフの技術を用いる。
【0041】
その後、ゲート電極5gの全体を覆う保護膜及び配線等を形成して、GaN系HEMT(半導体装置)を完成させる。図3に本発明者が行った電流−電圧特性のシミュレーションの結果を示す。図3(a)は、デバイスへのダメージを回避できる低屈折率シリコン窒化膜のみで表面保護膜を形成した場合の結果を示し、図3(b)は、第1の実施形態のように、高屈折率シリコン窒化膜も形成した場合の結果を示す。低屈折率シリコン窒化膜のみを用いた場合には、図3(a)に示すように、Vdsを20Vまで増大させたときにIdsの低下現象、すなわち電流コラプスが顕著に出現した。これに対し、ゲート電極とドレイン電極との間に高屈折率シリコン窒化膜を配置した場合には、図3(b)に示すように、電流コラプスが大幅に低減された。また、付随的効果として、半導体基板全体の応力緩和効果により、レジスト開口割れ等の製造障害も消滅した。
【0042】
なお、シリコン窒化膜7の形成の際に、シリコン窒化膜6の形成の際に用いたレジストパターン22をそのまま用いてもよい。つまり、レジストパターン22をシリコン窒化膜6上に残存させたままシリコン窒化膜7を形成してもよい。この場合、下層レジストパターン24及び上層レジストパターン25が不要となるため、工程数、時間及びコストを低減することができる。
【0043】
(第2の実施形態)
次に、第2の実施形態について説明する。図4A乃至図4Eは、第2の実施形態に係るGaN系HEMTを製造する方法を工程順に示す断面図である。
【0044】
先ず、第1の実施形態と同様にして、シリコン窒化膜6の形成までの処理を行う(図2G)。次いで、図4Aに示すように、シリコン窒化膜7を形成する予定の領域に開口部31aが設けられたレジストパターン31をシリコン窒化膜6上に形成する。レジストパターン31の形成に当たっては、ポジ型電子線レジスト剤(例えばポリメチルメタクリレート(PMMA)米国マイクロケム社製)を、例えばスピンコート法により塗布し、熱処理することにより、レジスト膜を形成する。続いて、電子線描画法により開口部31aをレジスト膜に形成する。この結果、開口部31aを備えたレジストパターン31が得られる。
【0045】
その後、レジストパターン31をマスクとして、バッファードフッ酸(HF)溶液を用いたウェットエッチングを行うことにより、図4Bに示すように、シリコン窒化膜6を選択的に除去する。
【0046】
続いて、図4Cに示すように、レジストパターン31を除去する。
【0047】
次いで、図4Dに示すように、化合物半導体領域2上の全面に、シリコン窒化膜6及びドレイン電極5dを覆うシリコン窒化膜7をプラズマCVD法により形成する。
【0048】
その後、図4Eに示すように、第一の実施形態と同様にして、シリコン窒化膜6及び7に開口部11を形成し、更に、ゲート電極5gを形成する。開口部11の形成に際しては、例えばシリコン窒化膜6が開口部11よりもソース電極5s側のみに位置するように、つまり、開口部11よりもドレイン電極5d側にシリコン窒化膜6が残らないように開口部11の位置を決定する。
【0049】
その後、保護膜及び配線等を形成して、GaN系HEMT(半導体装置)を完成させる。実際に、本願発明者がデバイス特性評価を行ったところ、第1の実施形態と同様に、顕著な電流コラプス改善効果を確認することができた。また、同様にレジスト割れ等の製造障害も消滅した。
【0050】
このような第2の実施形態によっても、第1の実施形態と同様の効果が得られる。また、第1の実施形態と比較して、工程数を少なくすることができる。
【0051】
なお、第1及び第2の実施形態では、ゲート電極5gと化合物半導体領域2との関係に関し、ショットキー構造が採用されているが、図5に示すように、MIS(metal-insulator-semiconductor)構造が採用されてもよい。なお、この場合には、ゲート電極5gは、シリコン窒化膜7上ではなく、シリコン窒化膜6上に位置していることが好ましい。ゲート電極5gの端部には電界が集中しやすく、MIS構造の利点である低ゲートリーク電流を実現するには、シリコン窒化膜6上に位置していることが望ましい。なお、図5は、第1の実施形態にMIS構造を採用した場合の構造を示しているが、第2の実施形態でも同様のMIS構造が可能である。
【0052】
また、表面層2dのゲート電極5gの下方の部分にリセスが形成されていてもよい。
【0053】
また、図6A及び図6Bに示すように、ゲート電極5gがシリコン窒化膜6とシリコン窒化膜7との境界よりもドレイン電極5d側に位置していてもよい。シリコン窒化膜6とシリコン窒化膜7との境界と整合するように開口部11を形成する場合と比較して、プロセスマージンを広く確保することができる。この場合、ゲート電極5gのソース電極5s側にシリコン窒化膜7の一部が位置する。この部分が第3の保護膜に相当する。
【0054】
また、いずれの実施形態においても、基板として、炭化シリコン(SiC)基板に代えて、GaN基板、サファイア基板又はシリコン基板等を用いてもよい。また、基板が半絶縁性でなくてもよい。
【0055】
更に、ゲート電極5gの形状がマッシュルーム型である必要はなく、表面層2d上に広がったオーバーハング型となっていてもよい。
【0056】
以下、本発明の諸態様を付記としてまとめて記載する。
【0057】
(付記1)
化合物半導体積層構造と、
前記化合物半導体積層構造上方に形成されたソース電極、ドレイン電極及びゲート電極と、
前記ソース電極と前記ゲート電極との間の前記化合物半導体積層構造上に形成され、シリコンを含む第1の保護膜と、
前記ドレイン電極と前記ゲート電極と間の前記化合物半導体積層構造上に形成され、前記第1の保護膜より多くシリコンを含む第2の保護膜と、
を有することを特徴とする化合物半導体装置。
【0058】
(付記2)
前記第1の保護膜に含まれるシリコンの割合は、化学量論組成におけるシリコンの割合以下であり、
前記第2の保護膜に含まれるシリコンの割合は、化学量論組成におけるシリコンの割合よりも多いことを特徴とする付記1に記載の化合物半導体装置。
【0059】
(付記3)
前記第1の保護膜及び前記第2の保護膜は、シリコン窒化膜であることを特徴とする付記1又は2に記載の化合物半導体装置。
【0060】
(付記4)
前記第2の保護膜は、1.1×1022個/cm3以上のSi−H結合基を含むことを特徴とする付記1乃至3のいずれか1項に記載の化合物半導体装置。
【0061】
(付記5)
前記第1の保護膜は、1.1×1022個/cm3未満のSi−H結合基を含むことを特徴とする付記1乃至4のいずれか1項に記載の化合物半導体装置。
【0062】
(付記6)
前記ゲート電極は、前記ドレイン電極よりも前記ソース電極に近い位置に設けられていることを特徴とする付記1乃至5のいずれか1項に記載の化合物半導体装置。
【0063】
(付記7)
前記第1の保護膜の屈折率は、前記第2の保護膜の屈折率よりも低いことを特徴とする付記1乃至6のいずれか1項に記載の化合物半導体装置。
【0064】
(付記8)
前記第2の保護膜は、前記第1の保護膜よりも高い圧縮応力を前記化合物半導体積層構造に印加することを特徴とする付記1乃至7のいずれか1項に記載の化合物半導体装置。
【0065】
(付記9)
前記第1の保護膜と前記ゲート電極と間の前記化合物半導体積層構造上に形成され、前記第1の保護膜より多くシリコンを含む第3の保護膜を有することを特徴とする付記1乃至8のいずれか1項に記載の化合物半導体装置。
【0066】
(付記10)
前記ゲート電極は、前記化合物半導体積層構造にショットキー接合されていることを特徴とする付記1乃至9のいずれか1項に記載の化合物半導体装置。
【0067】
(付記11)
前記ゲート電極は、前記第1の保護膜を介して前記化合物半導体積層構造の上方に設けられていることを特徴とする付記1乃至9のいずれか1項に記載の化合物半導体装置。
【0068】
(付記12)
化合物半導体積層構造上方に、ソース電極、ドレイン電極及びゲート電極を形成する工程と、
前記ソース電極と前記ゲート電極との間の前記化合物半導体積層構造上に、シリコンを含む第1の保護膜を形成する工程と、
前記ドレイン電極と前記ゲート電極と間の前記化合物半導体積層構造上に、前記第1の保護膜より多くシリコンを含む第2の保護膜を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【0069】
(付記13)
前記第1の保護膜に含まれるシリコンの割合を、化学量論組成におけるシリコンの割合以下とし、
前記第2の保護膜に含まれるシリコンの割合を、化学量論組成におけるシリコンの割合よりも多くすることを特徴とする付記12に記載の化合物半導体装置の製造方法。
【0070】
(付記14)
前記第1の保護膜及び前記第2の保護膜として、シリコン窒化膜を形成することを特徴とする付記12又は13に記載の化合物半導体装置の製造方法。
【0071】
(付記15)
前記第2の保護膜として、1.1×1022個/cm3以上のSi−H結合基を含むものを形成することを特徴とする付記12乃至14のいずれか1項に記載の化合物半導体装置の製造方法。
【0072】
(付記16)
前記第1の保護膜として、1.1×1022個/cm3未満のSi−H結合基を含むものを用いることを特徴とする付記12乃至15のいずれか1項に記載の化合物半導体装置の製造方法。
【0073】
(付記17)
前記ゲート電極を、前記ドレイン電極よりも前記ソース電極に近い位置に設けることを特徴とする付記12乃至16のいずれか1項に記載の化合物半導体装置の製造方法。
【0074】
(付記18)
前記第1の保護膜の屈折率は、前記第2の保護膜の屈折率よりも低いことを特徴とする付記12乃至17のいずれか1項に記載の化合物半導体装置の製造方法。
【0075】
(付記19)
前記第2の保護膜として、前記第1の保護膜よりも高い圧縮応力を前記化合物半導体積層構造に印加するものを形成することを特徴とする付記12乃至18のいずれか1項に記載の化合物半導体装置の製造方法。
【0076】
(付記20)
前記第1の保護膜と前記ゲート電極と間の前記化合物半導体積層構造上に、前記第1の保護膜より多くシリコンを含む第3の保護膜を形成する工程を有することを特徴とする付記12乃至19のいずれか1項に記載の化合物半導体装置の製造方法。
【符号の説明】
【0077】
1:基板
2:化合物半導体領域
3:素子分離領域
5d:ドレイン電極
5g:ゲート電極
5s:ソース電極
6、7:シリコン窒化膜
10:活性領域
【特許請求の範囲】
【請求項1】
化合物半導体積層構造と、
前記化合物半導体積層構造上方に形成されたソース電極、ドレイン電極及びゲート電極と、
前記ソース電極と前記ゲート電極との間の前記化合物半導体積層構造上に形成され、シリコンを含む第1の保護膜と、
前記ドレイン電極と前記ゲート電極と間の前記化合物半導体積層構造上に形成され、前記第1の保護膜より多くシリコンを含む第2の保護膜と、
を有することを特徴とする化合物半導体装置。
【請求項2】
前記第1の保護膜に含まれるシリコンの割合は、化学量論組成におけるシリコンの割合以下であり、
前記第2の保護膜に含まれるシリコンの割合は、化学量論組成におけるシリコンの割合よりも多いことを特徴とする請求項1に記載の化合物半導体装置。
【請求項3】
前記第1の保護膜及び前記第2の保護膜は、シリコン窒化膜であることを特徴とする請求項1又は2に記載の化合物半導体装置。
【請求項4】
前記第2の保護膜は、1.1×1022個/cm3以上のSi−H結合基を含むことを特徴とする請求項1乃至3のいずれか1項に記載の化合物半導体装置。
【請求項5】
前記第1の保護膜は、1.1×1022個/cm3未満のSi−H結合基を含むことを特徴とする請求項1乃至4のいずれか1項に記載の化合物半導体装置。
【請求項6】
化合物半導体積層構造上方に、ソース電極、ドレイン電極及びゲート電極を形成する工程と、
前記ソース電極と前記ゲート電極との間の前記化合物半導体積層構造上に、シリコンを含む第1の保護膜を形成する工程と、
前記ドレイン電極と前記ゲート電極と間の前記化合物半導体積層構造上に、前記第1の保護膜より多くシリコンを含む第2の保護膜を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【請求項7】
前記第1の保護膜に含まれるシリコンの割合を、化学量論組成におけるシリコンの割合以下とし、
前記第2の保護膜に含まれるシリコンの割合を、化学量論組成におけるシリコンの割合よりも多くすることを特徴とする請求項6に記載の化合物半導体装置の製造方法。
【請求項8】
前記第1の保護膜及び前記第2の保護膜として、シリコン窒化膜を形成することを特徴とする請求項6又は7に記載の化合物半導体装置の製造方法。
【請求項9】
前記第2の保護膜として、1.1×1022個/cm3以上のSi−H結合基を含むものを形成することを特徴とする請求項6乃至8のいずれか1項に記載の化合物半導体装置の製造方法。
【請求項10】
前記第1の保護膜として、1.1×1022個/cm3未満のSi−H結合基を含むものを用いることを特徴とする請求項6乃至9のいずれか1項に記載の化合物半導体装置の製造方法。
【請求項1】
化合物半導体積層構造と、
前記化合物半導体積層構造上方に形成されたソース電極、ドレイン電極及びゲート電極と、
前記ソース電極と前記ゲート電極との間の前記化合物半導体積層構造上に形成され、シリコンを含む第1の保護膜と、
前記ドレイン電極と前記ゲート電極と間の前記化合物半導体積層構造上に形成され、前記第1の保護膜より多くシリコンを含む第2の保護膜と、
を有することを特徴とする化合物半導体装置。
【請求項2】
前記第1の保護膜に含まれるシリコンの割合は、化学量論組成におけるシリコンの割合以下であり、
前記第2の保護膜に含まれるシリコンの割合は、化学量論組成におけるシリコンの割合よりも多いことを特徴とする請求項1に記載の化合物半導体装置。
【請求項3】
前記第1の保護膜及び前記第2の保護膜は、シリコン窒化膜であることを特徴とする請求項1又は2に記載の化合物半導体装置。
【請求項4】
前記第2の保護膜は、1.1×1022個/cm3以上のSi−H結合基を含むことを特徴とする請求項1乃至3のいずれか1項に記載の化合物半導体装置。
【請求項5】
前記第1の保護膜は、1.1×1022個/cm3未満のSi−H結合基を含むことを特徴とする請求項1乃至4のいずれか1項に記載の化合物半導体装置。
【請求項6】
化合物半導体積層構造上方に、ソース電極、ドレイン電極及びゲート電極を形成する工程と、
前記ソース電極と前記ゲート電極との間の前記化合物半導体積層構造上に、シリコンを含む第1の保護膜を形成する工程と、
前記ドレイン電極と前記ゲート電極と間の前記化合物半導体積層構造上に、前記第1の保護膜より多くシリコンを含む第2の保護膜を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【請求項7】
前記第1の保護膜に含まれるシリコンの割合を、化学量論組成におけるシリコンの割合以下とし、
前記第2の保護膜に含まれるシリコンの割合を、化学量論組成におけるシリコンの割合よりも多くすることを特徴とする請求項6に記載の化合物半導体装置の製造方法。
【請求項8】
前記第1の保護膜及び前記第2の保護膜として、シリコン窒化膜を形成することを特徴とする請求項6又は7に記載の化合物半導体装置の製造方法。
【請求項9】
前記第2の保護膜として、1.1×1022個/cm3以上のSi−H結合基を含むものを形成することを特徴とする請求項6乃至8のいずれか1項に記載の化合物半導体装置の製造方法。
【請求項10】
前記第1の保護膜として、1.1×1022個/cm3未満のSi−H結合基を含むものを用いることを特徴とする請求項6乃至9のいずれか1項に記載の化合物半導体装置の製造方法。
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図2K】
【図2L】
【図2M】
【図2N】
【図2O】
【図2P】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図5】
【図6A】
【図6B】
【図1B】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図2K】
【図2L】
【図2M】
【図2N】
【図2O】
【図2P】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図5】
【図6A】
【図6B】
【公開番号】特開2010−238982(P2010−238982A)
【公開日】平成22年10月21日(2010.10.21)
【国際特許分類】
【出願番号】特願2009−86492(P2009−86492)
【出願日】平成21年3月31日(2009.3.31)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成20年度、総務省、「無線アクセス用ミリ波帯無線伝送システムの実現のための基盤技術の研究開発」のうち、「高出力GaN系HEMTの超高周波化技術」委託研究、産業技術力強化法第19条の適用を受ける特許出願
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成22年10月21日(2010.10.21)
【国際特許分類】
【出願日】平成21年3月31日(2009.3.31)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成20年度、総務省、「無線アクセス用ミリ波帯無線伝送システムの実現のための基盤技術の研究開発」のうち、「高出力GaN系HEMTの超高周波化技術」委託研究、産業技術力強化法第19条の適用を受ける特許出願
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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