【課題】ウェハを個々のチップに分割する際のダイシングによってチップ側面に生じるクラックがチップ領域内に伝播することを防止し、それにより半導体装置の品質を向上させることを目的とする。
【解決手段】少なくとも２つのシールリング１２１、１２２に凹凸を形成し、シールリング１２１、１２２間で隣り合う凹凸の突出方向を逆向きにすると共に、突出先端部を近接させることにより、ダイシング等により発生したチップ領域１２０方向への外力をスムーズにチップ外周部へと逃がすことができるため、半導体ウェハ１０１を個々のチップに分割する際のダイシングによってチップ側面に生じるクラックがチップ領域１２０内に伝播することを防止し、それにより半導体装置の品質を向上させることができる。 （もっと読む）

【課題】ゲート配線が保護膜に覆われた構造において、保護膜に発生するクラックがゲート配線に到達することを防止することにより、ゲート−エミッタ間のショート不良を防止する。
【解決手段】半導体素子の第１領域と接続される表面電極１７、および通路１２の少なくとも一部に、半導体素子の第２領域と接続される第１金属配線１８を形成する。その後、はんだ２９が実装されない通路１２ｂに形成する第１保護膜２５の高さが、はんだ２９が実装される通路１２ａに形成する第１保護膜２５の高さよりも高くなるように、注入器３２を用いて第１保護膜２５を通路１２に塗布する。続いて、表面電極１７および第１保護膜２５の上に金属層２７、２８を形成してはんだ２９が実装されない通路１２ｂに形成した第１保護膜２５が金属層２７、２８から露出するように、はんだ２９が実装されない通路１２ｂに形成した第１保護膜２５の一部および金属層２７、２８を切削する。 （もっと読む）

【課題】 配線材料の層間絶縁膜への拡散を抑制する拡散抑制膜による多層配線構造を設けた光電変換装置において、工程を増加させることなく、受光効率を高める。
【解決手段】 本発明は、半導体基板に配された光電変換素子と、前記半導体基板上に層間絶縁膜を介して複数の配線層が配された多層配線構造を有する光電変換装置であって、最上配線層の上部に、前記最上配線層を構成する材料の拡散を抑制する拡散抑制膜が配され、前記拡散抑制膜は、前記最上配線層及び前記層間絶縁膜の前記光電変換素子に対応する領域を覆って配されており、前記拡散抑制膜の前記光電変換素子に対応する領域にレンズが配されていることを特徴とする。 （もっと読む）

【課題】貫通孔への金属のめっき充填性を向上させることができる技術を提供することである。
【解決手段】貫通孔５が設けられた基板１へ金属を充填するために、貫通孔５が設けられた基板１と導電層４を有する基板２とが結合された基板３を用意する。導電層４から通電して貫通孔５内の一部に第１のめっき層６を形成する。第１のめっき層６上に第２のめっき層７を形成する。第１のめっき層６をエッチング除去し、第１のめっき層６がエッチング除去された孔内に、第２のめっき層７から通電して第３のめっき層９を形成してもよい。 （もっと読む）

【課題】材料コストが安く高周波特性が良好な貫通電極基板を簡便な工程で得ることができ、製造時間とコストの大幅な削減が可能な貫通電極基板の製造方法を提供する。
【解決手段】厚さ方向に形成された複数の貫通孔を有するガラス基板の前記貫通孔内に、導電性材料からなる貫通電極を有する貫通電極基板の製造方法であって、金属粒子を含む流動性の導電性組成物を前記ガラス基板上に塗布して、該導電性組成物を前記貫通孔内に充填する工程と、前記貫通孔内に充填された前記導電性組成物を加熱して、該貫通孔内に前記貫通電極を形成する工程を備える貫通電極基板の製造方法を提供する。 （もっと読む）

【課題】装置特性の低下を防止するとともに、半導体基板と貫通電極の短絡を防止する半導体装置を提供する。
【解決手段】第１面と、第１面と対向してトレンチが形成された第２面とを有する基板と、基板内に形成されたビアホールを充填し、ビアホールの内壁から順にビアホール絶縁膜、障壁膜、および導電性接続部を有してなる貫通ビアと、第２面上に形成されて貫通ビアの一部領域を露出する開口部を有する絶縁膜と、トレンチ内に埋め込まれ、貫通ビアと電気的に接続される再配線と、を有し、絶縁膜は導電性接続部の一部領域と重複する。 （もっと読む）

【課題】水素又はカルボン酸を用いたリフロー時の導電部と絶縁層の密着力低下を抑制する。
【解決手段】半導体基板の上に設けられた第１導電部上に絶縁層を形成し（ステップＳ１）、その絶縁層を被覆するようにバリア層を形成した後（ステップＳ２）、そのバリア層の上に第２導電部を形成する（ステップＳ３）。そして、第１導電部上の絶縁層がバリア層で被覆されている状態で、第２導電部を水素又はカルボン酸を含む雰囲気中で溶融し（ステップＳ４）、その後、その第２導電部をマスクにして、絶縁層の上からバリア層を除去する（ステップＳ５）。 （もっと読む）

【課題】ソース電極からビアホールまでの距離をさらに短くし、インダクタンスの影響をできる限り低下させる増幅装置を提供する。
【解決手段】電力増幅装置は、接地のためのビアホールと接続する接地部と、接地部を接続するソース電極接地導体と、ソース電極接地導体に連結したソース電極と、ソース電極接地導体に接触しない内側ソース電極と、ドレイン電極と、ゲート電極と、内側ソース電極と接地部とを直接接続する接地ブリッジと、を備える。 （もっと読む）

【課題】ウェーハテスト後のウェーハ状態において所望の回路を印刷処理により容易に形成することが可能な半導体製造方法および半導体装置を提供することを課題する。
【解決手段】本発明に係る半導体製造方法は、ウェーハの被描画パターン形成領域に所定の深さを有する溝部を形成する工程、ウェーハに対してトリミング要否の検査を行う工程、前記ウェーハにおけるトリミング必要なウェーハの前記溝部に導電性溶剤を射出し描画パターンを描画する工程、描画パターンを描画した後、脱気および低温アニールする工程、脱気および低温アニールした成膜後、当該成膜表面を平坦化する工程、および平坦化した後、高温アニールする工程、を有する。 （もっと読む）

【課題】電極パッド直下の領域を有効領域とする半導体装置の提供を目的とする。
【解決手段】本発明の半導体装置は、半導体層上に設けられた、シリサイド膜からなるエミッタ電極７と、エミッタ電極７上に形成された絶縁膜１０と、絶縁膜１０上に形成されたＡｌからなる電極パッド８とを備える。 （もっと読む）

【課題】ｐｎ接合ダイオードの接合面積を大きくし、かつコストダウンを可能とすること。
【解決手段】半導体基板１０とｐｎ接合を形成する第１拡散領域３２を含む第１ｐｎダイオード３３を含み、前記半導体基板上に形成された電子回路２０と、前記電子回路とスクライブライン２６との間の前記半導体基板内に設けられ前記電子回路を囲み前記第１拡散領域と同じ導電型であり前記半導体基板とｐｎ接合を形成する第２拡散領域２４を、含む第２ｐｎダイオード２３と、前記電子回路と前記スクライブラインとの間の前記半導体基板上に、前記第２拡散領域と重なるように設けられ、前記電子回路を囲む金属層１８と、を具備する半導体装置。 （もっと読む）

【課題】回路を形成した半導体ウェハをダイシングするときに発生するクラックの伝搬を抑制する。
【解決手段】ウェハ１上のチップ領域２にＭＯＳトランジスタＴ１及び配線３１，４８,５４，６４，６４を形成すると共に、チップ領域２内でＭＯＳトランジスタＴ１及び配線３１，４８,５４，６４，６４を囲むガードリング７６を形成する。また、ウェハ１上のスクライブライン領域３には、チップ領域２に第１層の配線３１を形成するときに、第１の応力吸収パターン３３を同時に形成する。さらに、最上層の配線７４を形成するときに、第２の応力吸収パターン７７を同時に形成する。各応力吸収パターン３３，７７は、チップ領域２を囲むように連続して形成され、スクライブライン領域３の中心線ＳＣを跨ぐベタパターンである。ダイシング時には、第１及び第２の応力吸収パターン３３，７７の一部が残るようにウェハ１を切断する。 （もっと読む）

【課題】より視認が容易なアライメントマークを簡素な工程で形成することが可能な、半導体装置の製造方法を提供する。
【解決手段】半導体基板ＳＵＢの主表面上に、主表面に対して段差を有するパターンＭＫが形成される工程と、パターンＭＫ上に、半導体材料を含む第１の半導体層ＰＳ１が形成される工程と、第１の半導体層ＰＳ１上に、半導体材料を含む第２の半導体層ＰＳ２が形成される工程と、第２の半導体層ＰＳ２上にレジストパターンＲＳが形成される工程とを備えている。レジストパターンＲＳが形成される工程において、パターンＭＫが位置合わせマークとして用いられる。 （もっと読む）

【課題】半導体装置において、抵抗が増大して変換効率が低下してしまうのを防止する。
【解決手段】半導体装置を、基板２上に形成されたＧａＮ系半導体積層構造３を有する第１トランジスタＱ１と、ＧａＮ系半導体積層構造を有する第２トランジスタＱ２とを備え、第１トランジスタが、複数の第１フィンガ８ＡＸを有する第１ゲート電極８Ａと、複数の第１ドレイン電極９Ａと、複数の第１ソース電極１０Ａとを備え、第２トランジスタが、複数の第２フィンガ８ＢＸを有する第２ゲート電極８Ｂと、複数の第２ドレイン電極９Ｂと、複数の第２ソース電極１０Ｂとを備え、複数の第１ドレイン電極の上方又は下方に接続されたドレインパッド１５と、複数の第２ソース電極の上方又は下方に接続されたソースパッド２５と、複数の第１ソース電極及び複数の第２ドレイン電極に接続された共通パッド３５とを備えるものとする。 （もっと読む）

【課題】パターン形成のタクトタイムの短縮を実現し、ＰＤＰ製造のトータル的低コスト化が可能な白黒二層構造のバス電極パターン形成方法を提供する。
【解決手段】本発明に係る白黒二層構造のバス電極パターン形成方法は、基材上に、耐熱顔料を含む塗膜を形成する工程と、上記塗膜の上に、導電性粉末を含む塗膜を形成し、二層塗膜を得る工程と、上記二層塗膜に対し、レーザー照射によりパターンを描画するレーザー照射工程と、上記パターン以外の部分を除去する工程とを含むことを特徴とする。 （もっと読む）

【課題】１つの実施形態は、例えば、検査工程における検査用パッドへのコンタクトを容易化することに適した半導体装置、及び半導体装置の製造方法を提供する。
【解決手段】１つの実施形態によれば、半導体装置は、表面に垂直な方向から見た場合にチップエリアを内側に含む半導体基板と、前記チップエリアを保護するように、前記表面上における前記チップエリアの周囲に配されたエッジシールと、前記表面上における縁部に配された複数のパッド片と、前記表面上における前記チップエリアに対して第１の方向の少なくとも片側と第２の方向の少なくとも片側とのそれぞれにおいて、前記パッド片における前記エッジシールの側の縁部を覆う絶縁膜パターンとを備える。 （もっと読む）

【課題】封止膜の材料を容易に選定することができる半導体装置を提供する。
【解決手段】半導体基板１１上に複数の接続端子１２が形成された半導体デバイスウェハ１０と、前記半導体デバイスウェハ１０の表面を覆うとともに前記接続端子１２を露出させる開口１４ａが設けられた第１絶縁膜１４と、前記第１絶縁膜１４上に形成され一端面が前記接続端子１２と接続された複数の再配線３０と、前記再配線３０の他端面上に形成された複数の柱状電極２１と、前記再配線３０の側面を被覆する第２絶縁膜１５と、前記再配線３０及び前記第２絶縁膜１５を封止するとともに前記柱状電極２１の表面を露出させる封止膜２２と、を備えることを特徴とする半導体装置１Ｂである。 （もっと読む）

【課題】 ダイシングラインの寸法を縮小された半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置は、複数のチップ領域２を有する半導体基板１を含む。絶縁膜１１、１３、１５は、半導体基板を覆う。半導体基板上および層間膜中に設けられた電子素子４および配線５、６を含んだ電気回路は、チップ領域内に、チップ領域ごとに相互に電気的に独立して設けられる。導電性の境界パターン１２は、複数のチップ領域の相互間の境界領域３中の層間膜中に形成され、チップ領域を囲み、電子素子から電気的に独立しかつ間に間隔を有する。 （もっと読む）

【課題】配線の検査効率を向上させる。
【解決手段】複数の接続パッド１２が設けられた半導体デバイスウエハ１０と、半導体デバイスウエハ１０の接続パッド１２が設けられた面を被覆するとともに、接続パッド１２を露出させる開口１４ａが設けられた絶縁膜１４Ａと、開口１４ａから露出された接続パッド１２及び絶縁膜１４Ａの上部に設けられた配線１５Ａと、を備える半導体装置である。配線１５Ａは、無電解めっき用シード層１６Ａと、無電解めっき用シード層１６Ａを核とする無電解めっきにより形成される配線層１９Ａと、を含む。 （もっと読む）

【課題】マイクロバンプの半導体素子側への接着力を向上できる半導体装置を提供する。
【解決手段】半導体素子２と半導体素子の電極パッドと、電極パッド２０を露出する開口４１を有するバッファーコート膜４０と、開口を介して電極パッドに電気的に接続されたマイクロバンプ５０とを備え、マイクロバンプと開口の側面４１ｂとの接触面積は、マイクロバンプと開口の底面６０ａとの接触面積より大きいことを特徴とする半導体装置。 （もっと読む）