【課題】これまでのＭＯＳＦＥＴと同等の集積性を維持しながら、ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶ／桁より小さな値をもつ半導体素子を提供する。
【解決手段】ＭＯＳＦＥＴと、トンネル接合を有するトンネルバイポーラトランジスタを組み合わせることにより、低電圧であっても、ゲート電位変化に対してドレイン電流が急峻な変化（Ｓ値が６０ｍＶ／桁よりも小さい）を示す半導体素子を構成する。 （もっと読む）

【課題】ＬＳＩ中の高耐圧ＭＯＳＦＥＴを含む高耐圧回路は、純粋な内部回路と異なり、外部との関係で動作電圧が高い状態で固定されているため、通常のように、低電圧化による微細化が適用できない。このため、内部回路部の低電圧化に伴って、ますます、チップ内の占有面積を肥大化させる結果となっている。この問題について、本願発明者等が、各種の対策について評価したところによると、ＣＭＯＳＦＥＴ回路構成およびデバイス構成との適合性等の問題がネックとなっていることが明らかとなった。
【解決手段】本願発明は、各チャネル表面に波状起伏が設けられたＮチャネル型およびＰチャネル型ＭＩＳＦＥＴを有する半導体集積回路装置において、Ｐチャネル型ＭＩＳＦＥＴのチャネル表面に設けられた波状起伏に比べて、Ｎチャネル型ＭＩＳＦＥＴのチャネル表面に設けられた波状起伏のピッチを狭くしたものである。 （もっと読む）

【課題】高さのばらつきが低減された埋め込みビット線を有する半導体装置を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板内にビット線とワード線を有する半導体装置の製造方法において、半導体基板をエッチングして第１の方向に延在する第１の溝を形成することによって、複数の第１の半導体ピラーを形成する工程と、第１の半導体ピラーの側面の一部に拡散層を形成する工程と、隣接する前記第１の半導体ピラー間の前記第１の溝に、拡散層に接続するビット線を形成する工程と、第１の半導体ピラーと前記ビット線を覆う第１の絶縁膜を形成する工程と、第１の半導体ピラーの少なくとも一部が露出するように前記第１の絶縁膜に、第１の方向に直交する第２の方向に延在する第２の溝を形成する工程と、露出した第１の半導体ピラー上にエピタキシャル層を成長させて第２の半導体ピラーを形成する工程と、を有することを特徴とする。 （もっと読む）

【課題】工程を追加せずに、アライメントマークの形成領域におけるゲート電極膜の残渣を低減する。
【解決手段】半導体装置の製造方法は、アライメントマーク１０を有する第１領域Ｒ１と、抵抗体４０が形成される第２領域Ｒ２と、ゲート電極１５が形成される第３領域Ｒ３と、を主面１ａに有する基板の主面１ａ上に、金属材料を含有するゲート電極膜１１を形成する工程を有する。更に、第１及び第２領域Ｒ１、Ｒ２のゲート電極膜１１を等方性エッチングにより除去する工程を有する。更に、ゲート電極膜１１を除去した第２領域Ｒ２と、第３領域Ｒ３と、に導電膜（ポリシリコン膜１３）を成膜する工程を有する。更に、導電膜を成膜する工程の後に、基板の主面１ａ上にフォトレジスト膜を形成し、アライメントマーク１０をアライメントに用いて所定のパターンをフォトレジスト膜に転写する工程を有する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタ上に設けられた第２のトランジスタと容量素子とを有し、第１のトランジスタのゲート電極と、該ゲート電極に接する第２のトランジスタのソース電極とは、エッチングの選択比がとれる材料を用いて形成される半導体装置を提供する。第１のトランジスタのゲート電極と、第２のトランジスタのソース電極とをエッチングの選択比がとれる材料を用いて形成することで、レイアウトのマージンを低減させることができるため半導体装置の集積度を向上させることができる。 （もっと読む）

【課題】高度な集積化を実現した、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】チャネル形成領域を含む半導体層と、チャネル形成領域と電気的に接続するソース電極およびドレイン電極と、チャネル形成領域と重畳するゲート電極と、チャネル形成領域とゲート電極との間のゲート絶縁層と、を含み、チャネル形成領域を含む半導体層の側面の一部と、ソース電極またはドレイン電極の側面の一部と、は、平面方向から見て概略一致している半導体装置である。 （もっと読む）

【課題】高度な集積化を実現した、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】チャネル形成領域を含む半導体層と、チャネル形成領域と電気的に接続するソース電極およびドレイン電極と、チャネル形成領域と重畳するゲート電極と、チャネル形成領域とゲート電極との間のゲート絶縁層と、を含み、ゲート絶縁層の側面の一部と、ソース電極またはドレイン電極の側面の一部と、は、平面方向から見て概略一致している半導体装置である。 （もっと読む）

【課題】回路面積を低減する。
【解決手段】第１の信号が入力され、第２の信号を出力する論理回路を具備し、論理回路は、ゲートに第１の信号が入力され、ゲートの電圧に応じて第２の信号の電圧を第１の電圧に設定するか否かを制御するＰ型トランジスタと、エンハンスメント型であり、閾値電圧の絶対値がＰ型トランジスタより大きく、ゲートに第１の信号が入力され、ゲートの電圧に応じて第２の信号の電圧を第１の電圧より高い第２の電圧に設定するか否かを制御するＮ型トランジスタと、を備え、Ｐ型トランジスタは、チャネルが形成され、第１４族の元素を含有する半導体層を含み、Ｎ型トランジスタは、チャネルが形成され、キャリア濃度が１×１０^１４／ｃｍ^３未満である酸化物半導体層を含む。 （もっと読む）

【課題】ラッチ回路を有する半導体装置におけるデータの破壊を抑制する。
【解決手段】ラッチ回路に含まれる第１トランジスタＰ４と、ラッチ回路に含まれ、第１トランジスタＰ４と共通のウェル４０内に形成された、第１トランジスタＰ４と同じ導電型の第２トランジスタＰ１と、第１トランジスタＰ４と第２トランジスタＰ１との間に設けられ、ウェル４０を電源に接続するウェルコンタクトＷＣと、を備える。第１トランジスタＰ４側のウェル４０内で発生した電荷は、ウェルコンタクトＷＣに流れるため、第１トランジスタＰ４におけるソフトエラーの影響が、第２トランジスタＰ１に伝搬することを抑制することができる。これにより、ラッチ回路内における２箇所のノードにおいて、同時に論理の反転が生じることを抑制することができるため、データの破壊を抑制することができる。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】規則的に配列した複数の微細な開口部ＯＰを有するフィルタＦＬを通過したイオンビーム２２をレンズ２６で収束して半導体ウエハ１Ｗに照射することにより、チャネルドープイオン注入を行なう。この際、フィルタＦＬには、イオンビーム２２と同じ極性の電圧を印加する。フィルタＦＬの開口部ＯＰの中央部に向かって入射した不純物イオンは、そのまま直進して開口部ＯＰを通過することができるが、フィルタＦＬの開口部ＯＰの中央部以外の領域に向かって入射する不純物イオンは、フィルタＦＬによる電場によって進行方向が曲げられて、開口部ＯＰを通過することができない。このため、半導体ウエハ１Ｗに注入された不純物イオンは、規則的な配列を有したものとなり、ＭＩＳＦＥＴのしきい値電圧のばらつきを抑制できる。 （もっと読む）

【課題】絶縁層上に形成された部分空乏型のトランジスターにおいて、ヒストリー効果を低減し、なおかつ高いＯＮ／ＯＦＦ比、及び急峻なサブスレッショルド特性を実現する。
【解決手段】絶縁層上の半導体層に形成された第１導電型のソース領域、第１導電型のドレイン領域、及び、第２導電型のボディ領域と、第１ゲート絶縁膜と、第１ゲート電極と、を含む部分空乏型の第１トランジスターと、絶縁層上の半導体層に形成された第２導電型のソース領域、第２導電型のドレイン領域、及び、第１導電型のボディ領域と、第２ゲート絶縁膜と、第２ゲート電極と、を含む第２トランジスターと、を具備し、第１トランジスターの第２導電型のボディ領域は、第２トランジスターの第２導電型のソース領域及び第２導電型のドレイン領域の内の一方に接続されている。 （もっと読む）

【課題】縦型のトランジスタにおいてゲートからシリサイドの位置を精度よく制御できるようにする。
【解決手段】柱状半導体１４の中央部には、その周囲を囲むように、ゲート絶縁膜９が形成され、さらに、ゲート絶縁膜９の周囲を囲むように、ゲート層６が形成されている。この柱状半導体１４の中央部、ゲート絶縁膜９、ゲート層６により、ＭＩＳ構造が形成されている。ゲート層６の上下には、第１絶縁膜４が形成されている。第１絶縁膜４は、柱状半導体１４にも接している。柱状半導体１４の側面には、シリサイド１８及びｎ型拡散層（不純物領域）１９が形成されている。シリサイド１８は、第１絶縁膜４によってセルフ・アラインされた位置に形成されている。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】基板１Ｃは、半導体基板２と絶縁層３と半導体層４とが積層されたＳＯＩ領域１Ａと、半導体基板２で構成されたバルク領域１Ｂとを有しており、ＳＯＩ領域１Ａの半導体層４に形成されたＭＩＳＦＥＴは、チャネル領域に不純物が導入されておらず、バルク領域１Ｂの半導体基板２に形成されたＭＩＳＦＥＴは、チャネル領域に不純物が導入されている。ＳＯＩ領域１ＡのＭＩＳＦＥＴを形成する際には、ＭＩＳＦＥＴのチャネル領域に不純物が導入されないようにし、ウエル領域形成用のイオン注入とチャネルドープイオン注入とハローイオン注入とは行なわない。バルク領域１ＢのＭＩＳＦＥＴを形成する際には、ウエル領域形成用のイオン注入とチャネルドープイオン注入とハローイオン注入とを行う。 （もっと読む）

【課題】メモリセル領域のトランジスタにおけるソース／ドレイン電極上の半導体層同士の接触による短絡を防止しつつ、周辺回路領域のトランジスタにおけるせり上げソース／ドレイン領域を含むソース／ドレイン電極の高濃度不純物層の接合深さの均一性を図り、短チャネル効果を抑制する。
【解決手段】メモリセル領域における隣接するトランジスタ間で半導体層同士が接触しない膜厚にエピタキシャル成長させ、その際、周辺回路領域の素子分離２のみを後退させて露出した基板面からもエピタキシャル成長半導体層１０を成長させることで、周辺回路領域の半導体層のファセットＦが活性領域外に形成されるようにし、その後、周辺回路領域に高濃度不純物層１１用のイオン注入を行う。 （もっと読む）

【課題】ゲート幅が互いに異なる第１，第２のＭＩＳトランジスタを備えた半導体装置において、第１，第２のＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御する。
【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタを備えた半導体装置である。第１のＭＩＳトランジスタは、第１の高誘電率絶縁膜１５ａを有する第１のゲート絶縁膜１５Ａと、第１のゲート電極２０Ａとを備えている。第２のＭＩＳトランジスタは、第２の高誘電率絶縁膜１５ｂを有する第２のゲート絶縁膜１５Ｂと、第２のゲート電極２０Ｂとを備えている。第１，第２のゲート絶縁膜は、調整用金属を含む。第１のＭＩＳトランジスタの第１のゲート幅Ｗ１は、第２のＭＩＳトランジスタの第２のゲート幅Ｗ２よりも小さい。第１のゲート絶縁膜中における調整用金属の平均調整用金属濃度は、第２のゲート絶縁膜中における調整用金属の平均調整用金属濃度に比べて低い。 （もっと読む）

【課題】複数のスタンダードセルを有する半導体装置のチップ面積をさらに小さくする。
【解決手段】半導体装置ＳＤ１は第１および第２スタンダードセルＳＣ１，ＳＣ２を備える。第１スタンダードセルＳＣ１は、拡散領域Ａｎ１１、拡散領域Ａｎ１１に対向する機能素子領域ＦＥ１、および金属層ＭＴ１１を有する。第２スタンダードセルＳＣ２は、拡散領域Ａｎ１１に連続する拡散領域Ａｎ２１、拡散領域Ａｎ２１に対向する機能素子領域ＦＥ２、ならびに拡散領域Ａｎ２１および機能素子領域ＦＥ２の間に形成された拡散領域ＣＲ２１を有する。金属層ＭＴ１１および機能素子領域ＦＥ２は、拡散領域Ａｎ１１、拡散領域Ａｎ２１、および拡散領域ＣＲ２１通して電気的に接続される。 （もっと読む）

【課題】ＦＥＯＬにおいても半導体装置のチャージングを効果的に抑制できるようにする。
【解決手段】半導体装置の製造方法は、半導体基板１０１の上に、被保護素子のゲート絶縁膜となる第１の絶縁膜１２２を形成する工程（ａ）と、保護素子部３０２において第１の絶縁膜１２２の少なくとも一部を除去する工程（ｂ）と、工程（ｂ）よりも後に、被保護素子部３０１において第１の絶縁膜１２２の表面を窒化する工程（ｃ）と、工程（ｃ）よりも後に、被保護素子部３０１及び保護素子部３０２の上に跨るように導電膜を選択的に形成することにより、互いに接続された被保護素子のゲート電極１４１及び保護素子の電極１４２を形成する工程（ｄ）とを備えている。 （もっと読む）

【課題】高耐圧ＭＩＳＦＥＴを含む半導体装置の信頼性向上を図ることができる技術を提供する。
【解決手段】高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４を、酸化シリコン膜と窒化シリコン膜という異なる種類の膜から形成する。具体的に、高耐圧ＭＩＳＦＥＴＱ４では、ゲート絶縁膜ＧＯＸ４を、酸化シリコン膜ＰＲＥＯＸ１と、この酸化シリコン膜ＰＲＥＯＸ１上に形成された酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から形成している。 （もっと読む）

【課題】最小加工寸法がフィン幅となるＦｉｎＦＥＴの構造において、極めて制御が困難なリング形状の加工を不要として、加工ばらつきに起因する特性ばらつきの小さなユニットセルを提供する。
【解決手段】ユニットセルは、半導体基板１上に形成された開ループ構造のゲート電極Ｇと、前記ゲート電極Ｇの内方となる領域にフィン状に形成されたドレイン領域２と、前記ゲート電極Ｇの外方となる領域に形成されたフィン状のソース領域３とを有する。前記ドレイン領域２の上にはドレインコンタクト２ａが形成され、前記ソース領域３上にはソースコンタクト３ａが形成される。 （もっと読む）

【課題】工程数が多く、煩雑になる問題を解決する半導体装置の製造方法を提供する。
【解決手段】半導体基板１に第１絶縁膜２を形成し、第１領域Ａに第１導電型の第１ウエル層３１を形成し、第１領域Ａ以外の第１絶縁膜２上に第１半導体膜３を形成し、第１ウエル層３１にトランジスタを形成し、第１半導体膜３及び第１領域Ａの第１絶縁膜２の上に、トランジスタのビットコンタクトを兼ねる第２半導体膜７を形成する工程、第２半導体膜７上に、第２領域用Ｂ１のマスク８を積層してから、第１または第２導電型ドーパントを注入して第２ウエル層３２を形成し、次いで、第２領域Ｂ１の少なくとも第２半導体膜７に、ドーパントを注入する工程、第２半導体膜７上に導電膜を積層してから、第１、第２半導体膜３，７及び導電膜を部分的にエッチングして、第１領域Ａにトランジスタのビット配線層を、第２領域Ｂ１，Ｂ２に別の配線層を形成する工程、を具備する。 （もっと読む）