【課題】 ダイオードとトランジスタとを直列接続した半導体メモリにおいて、ダイオードからトランジスタにキャリアが入ることで、トランジスタの特性が劣化する課題がある。
【解決手段】 半導体記憶装置において、ダイオード（ＰＤ）中のキャリアを生成するダイオード半導体層（４０ｐ）と、トランジスタのチャネル層（８ｐ）との間に、当該キャリアを対消滅させる構造（６１ｐと６２ｐ等）を有する。 （もっと読む）

【課題】素子特性の安定性を向上できる半導体集積回路装置の製造方法を提供する。
【解決手段】半導体集積回路装置の製造方法は、シリコン基板１０１の表面に第１の酸化膜１０３を形成する工程と、周辺回路領域Ａ２内にあるシリコン基板１０１の所定箇所に不純物を注入し、この所定箇所上の第１の酸化膜１０３を除去し、この所定箇所上に第２の酸化膜１１２を形成する工程と、メモリセル領域Ａ１内の第１の酸化膜１０３にトンネルウィンドウを形成し、このトンネルウィンドウ内で露出したシリコン基板１０１上にトンネル酸化膜１１６を形成し、トンネル酸化膜１１６を覆うメモリセル用ポリシリコン膜１１８を形成する工程と、第２の酸化膜１１２を形成する前記工程の後にメモリセル用ポリシリコン膜１１８上にＯＮＯ膜１１９を形成する工程とを有する。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、堆積可能なアッド‐オン層形成方法を提供することを目的とする。
【解決手段】堆積可能なアッド‐オン層形成方法であって、第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる。 （もっと読む）

【課題】本発明は、接続不良を抑制したコンタクト形成方法を備える半導体装置を提供するものである。
【解決手段】半導体装置は、配線層を備える第１の回路領域と、第１の回路領域の上に形成された絶縁膜と、絶縁膜の上に形成され、シリサイド膜を備える第２の回路領域と、配線層上に設けられ、配線層と電気的に接続された下部コンタクトと、下部コンタクト上に設けられ、下部コンタクトと前記シリサイド膜とを電気的に接続する上部コンタクトとを有する。 （もっと読む）

【課題】ゲート電極上のキャップ膜が厚く、隣接するトランジスタ間の空間のアスペクト比が大きいトランジスタに、適切な濃度プロファイルを有するハロー領域を形成することのできる半導体装置の製造方法を提供する。
【解決手段】一実施の形態による半導体装置の製造方法は、基板上に第１および第２のゲート電極を形成する工程と、前記第１および第２のゲート電極下に第１および第２のハロー領域をそれぞれ形成する工程と、前記第１および第２の絶縁膜に底面および側面をそれぞれ覆われた第１および第２のキャップ膜を形成する工程と、を含む。前記第１のハロー領域は、第１の不純物を、前記第２の絶縁膜を貫通させて前記基板に打ち込むことにより形成される。前記第２のハロー領域は、第２の不純物を、前記第１の絶縁膜を貫通させて前記基板に打ち込むことにより形成される。 （もっと読む）

【課題】不純物の偏析に起因する、ドレイン領域と空乏層との間のリーク電流の発生を抑制することが可能な半導体素子を含む半導体装置を提供する。
【解決手段】本半導体装置は、主表面を有する半導体基板ＳＵＢと、主表面上に形成された、論理回路を構成するコアトランジスタと、入出力回路を構成するＩ／Ｏトランジスタとを備える。主表面からＩ／Ｏｎ型トランジスタのｎ型不純物領域ＮＲの最下部までの距離は、主表面からコアｎ型トランジスタのｎ型不純物領域ＮＲの最下部までの距離より長い。主表面からＩ／Ｏｐ型トランジスタのｐ型不純物領域ＰＲの最下部までの距離は、主表面からコアｐ型トランジスタのｐ型不純物領域の最下部までの距離より長い。主表面からＩ／Ｏｎ型トランジスタのｎ型不純物領域の最下部までの距離は、主表面からＩ／Ｏｐ型トランジスタのｐ型不純物領域の最下部までの距離より長い。 （もっと読む）

【課題】工程数を増加させることなく、高耐圧トランジスタへのイオン注入を的確に実行することを可能にする。
【解決手段】
第１素子形成領域（ＡＡ１）のうち、第１トランジスタ（Ｔｒ１）のゲート電極が形成されるべき第１領域（Ｒ１’）の直上に位置するマスク材（Ｍ１）の第１部分（Ｈ１’）を除去する一方、第１部分（Ｈ１’）以外の第１素子形成領域（ＡＡ１）にはマスク材（Ｍ１）を残存させる。一方、第２素子形成領域（ＡＡ２）のうち、第２トランジスタ（Ｔｒ２）のゲート電極が形成されるべき第２領域（Ｒ１）の直上に位置するマスク材の少なくとも第２部分（Ｈ１）と、第２トランジスタ（Ｔｒ１）のソース／ドレイン拡散領域が形成されるべき第３領域（Ｒ２、Ｒ３）の直上に位置するマスク材の少なくとも第３部分（Ｈ２，Ｈ３）とを除去してマスク材の開口を形成する。 （もっと読む）

【課題】動作マージンの向上に対して有利な半導体装置およびその製造方法を提供する。
【解決手段】実施形態によれば、半導体装置は、半導体基板上に、互いのゲート電極が接続されて配置される第１トランジスタ（Ｐ２）と、前記第１トランジスタと異なる導電型を有する第２トランジスタ（Ｎ４）とを具備し、前記第１トランジスタのゲート電極は、第１不純物と前記第１不純物の拡散を抑制する第２不純物とを含有し、前記第１不純物の濃度ピーク（ＰＥ１）は、前記第２不純物の濃度ピーク（ＰＥ２）よりも浅い位置に形成されている。 （もっと読む）

【課題】サイドウォール間に層間絶縁膜を埋め込むときに埋め込み不良の発生を防止できる半導体装置の製造方法を提供する。
【解決手段】シリコン基板２の表面上に、ゲート酸化膜６、ポリシリコン層（第１ゲート層）９、タングステンシリサイド層（第２ゲート層）１０および絶縁層８が形成される。絶縁層８が所定のゲートパターンにエッチングされる。タングステンシリサイド層１０が前記所定のゲートパターンにエッチングされる。タングステンシリサイド層１０の側壁が後退される。この後、ポリシリコン層９が前記所定のゲートパターンにエッチングされる。ゲート酸化膜６が前記所定のゲートパターンにエッチングされる。 （もっと読む）

【課題】ソース・ドレイン領域とコンタクトプラグの接続部分の電気抵抗が低減され、かつ短チャネル効果の発生が抑えられたトランジスタを有する、ｎ型およびｐ型トランジスタを含む半導体装置、およびその半導体装置の製造方法を提供すること。
【解決手段】不純物高濃度領域を有する半導体装置を提供する。前記不純物高濃度領域は、第１のソース・ドレイン領域内の前記第１のソース・ドレイン領域と前記第１のコンタクトプラグとの界面近傍に形成される。前記不純物高濃度領域の前記第１のコンタクトプラグの底面の長手方向の前記第１のコンタクトプラグの前記底面の輪郭からの前記不純物高濃度領域の輪郭の広がり幅の少なくとも一方は、前記第１のコンタクトプラグの前記底面の短手方向の前記第１のコンタクトプラグの前記底面の輪郭からの前記不純物高濃度領域の輪郭の広がり幅よりも大きい。 （もっと読む）

【課題】半導体基板上に形成されたＦＥＴのソース側のエクステンション領域の抵抗値を低減し、半導体装置の動作速度を向上することができる技術を提供する。
【解決手段】ゲート電極４ｄの側壁に、ゲート電極４ｄのゲート長方向の幅が異なる第１サイドウォール６ｗおよび第２サイドウォール６ｎをそれぞれ形成する。これにより、第１サイドウォール６ｗおよび第２サイドウォール６ｎの形状によって第１サイドウォール６ｗおよび第２サイドウォール６ｎの下部に自己整合的に形成されるエクステンション領域３７、３８の半導体基板ＳＢの上面の幅をそれぞれ異なる長さで形成する。 （もっと読む）

【課題】前工程においてトランジスタごとに不純物の種類や量を変えることによる、製造コストや製造時間の増大を抑制する。
【解決手段】本発明による半導体装置の製造方法は、第１の閾値電圧及び第１のドレイン・ソース間電流を呈するようなデバイスパラメータをもって設計された第１のトランジスタを含む半導体回路を形成する半導体回路形成工程（ステップＳ１１）と、第１のトランジスタにストレス電圧を印加して第１の閾値電圧とは異なる第２の閾値電圧及び前記第１のドレイン・ソース間電流とは異なる第２のドレイン・ソース間電流の少なくとも一方を第１のトランジスタが呈するようにする特性制御工程（ステップＳ１４）と、第１のトランジスタが第２の閾値電圧及び第２のドレイン・ソース間電流の少なくとも一方を呈する状態で出荷する出荷工程（ステップＳ１６）とを備える。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。
【解決手段】平坦な表面上に絶縁膜を形成し、絶縁膜上に第１のマスクを形成し、第１のマスクにスリミング処理を行うことにより、第２のマスクを形成し、第２のマスクを用いて絶縁膜にエッチング処理を行うことにより、絶縁層を形成し、絶縁層を覆うように酸化物半導体層を形成し、酸化物半導体層を覆うように導電膜を形成し、導電膜に研磨処理を行うことにより導電膜表面を平坦化し、導電膜をエッチング処理して導電層とすることにより酸化物半導体層の最上部の表面よりも導電層の表面を低くし、導電層と酸化物半導体層に接するゲート絶縁膜を形成し、ゲート絶縁膜の上で絶縁層と重畳する領域にゲート電極を形成する。 （もっと読む）

【課題】メモリセル間の短絡を防止した上で、活性領域上にシリコン膜が十分に形成された半導体装置を提供する。
【解決手段】半導体基板２の表層に埋め込み形成された素子分離膜８によって、活性領域７が区画された半導体装置１であって、前記活性領域７の側面１７が露出するように、前記素子分離膜８の上面の一部が除去されて設けられた凹部と、前記凹部を埋め込みつつ、前記活性領域７の上面７ｄ及び前記側面１７と接するように設けられたシリコン膜１０と、を有することを特徴とする。 （もっと読む）

【課題】周辺回路の抵抗素子の抵抗部の厚さに依らずにメモリセルトランジスタの浮遊ゲートの厚さを自由に設定することのできる半導体装置、およびその製造方法を提供すること。
【解決手段】基板上の抵抗素子およびスタックド・ゲート型のメモリセルトランジスタを含む半導体装置を提供する。前記抵抗素子は、抵抗として機能しない非導通層、および前記非導通層上に第１の絶縁膜を介して形成された抵抗として機能する導通層を含む。前記メモリセルトランジスタは、第１の浮遊ゲートを含む浮遊ゲートを有する。前記非導通層と前記第１の浮遊ゲートは、同じ材料からなる。 （もっと読む）

【課題】非対称構造のソースおよびドレイン領域を有するＭＯＳトランジスタを容易に形成する。これにより、高性能の半導体装置を容易に製造する。
【解決手段】第１のマスク層の互いに対向する両側面上に、２つの第２のマスク層を形成する。導電層上の、第１及び第２のマスク層が形成されていない部分の上に、第３のマスク層を形成する。第２及び第３のマスク層をマスクに用いて、導電層に対して異方性エッチングを行った後、不純物を注入することによって、１つの第１不純物拡散層を形成する。第２のマスク層をマスクに用いて異方性エッチングを行い第２のマスク層の下に、２つのゲート電極を形成する。第１不純物拡散層と共にゲート電極を挟む半導体基板の２つの領域に不純物を注入することによって、２つの第２不純物拡散層を形成する。 （もっと読む）

【課題】本発明は、素子面積を縮小可能で高耐圧なＭＯＳ型電界効果トランジスタを備える半導体装置及びその製造方法を提供する。
【解決手段】
本実施形態の半導体装置１００は、半導体基板１０と、半導体基板１０に設けられた素子分離領域１４ａ，１４ｂと、隣接する素子分離領域で区画された素子領域上に半導体基板１０上に設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に設けられたゲート電極１３と、ゲート電極１３の直下近傍の素子領域表面に設けられたソース・ドレイン拡散領域１１ａ，１１ｂと、前記ソース・ドレイン拡散領域１１ａ，１１ｂ上に設けられたコンタクトプラグ１５ａ，１５ｂとを備え、ゲート絶縁膜１２のドレイン側の膜厚は、ゲート絶縁膜１２のソース側の膜厚より厚いことを特徴とする。 （もっと読む）

【課題】Ｄｔ−ＭＯＳトランジスタよりなる半導体装置の素子寸法を縮小する。
【解決手段】シリコン基板２１と、素子分離領域２１Ｉと、前記素子分離領域により画成された、第１の導電型を有する第１のウェルよりなる素子領域２１ＤＮＷと前記第１の導電型と逆の第２の導電型のコンタクト領域２１Ｐ＋１と、ゲート絶縁膜を介して、前記素子領域上から、前記素子分離領域のうち前記素子領域と前記コンタクト領域との間に延在するゲート電極と、第２の導電型のソース拡散領域と、第２の導電型のドレイン拡散領域と、前記ソース拡散領域の下端部に接して形成された第１の絶縁領域と、前記ドレイン拡散領域の下端部に接して形成された第２の絶縁領域と、前記ゲート電極と前記コンタクト領域とを電気的に接続するビアプラグと、を含み、前記第１のウェルは前記素子分離領域部分の下の前記シリコン基板を介して前記コンタクト領域に電気的に接続されていること。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】第１のトランジスタ１６０と、第２のトランジスタ１６２と、第１のトランジスタ１６０のソース領域またはドレイン領域１２０と、第２のトランジスタ１６２のチャネル形成領域１４４との間に設けられた絶縁層１２８と、を含むメモリセルを有し、第１のトランジスタ１６０と、第２のトランジスタ１６２とは、少なくとも一部が重畳して設けられる半導体装置である。また、絶縁層１２８と第２のトランジスタのゲート絶縁層１４６は、式（（ｔ_ａ／ｔ_ｂ）×（ε_ｒｂ／ε_ｒａ）＜０．１）を満たす。（但し、式中、ｔ_ａはゲート絶縁層１４６の膜厚を示し、ｔ_ｂは絶縁層１２８の膜厚を示し、ε_ｒａはゲート絶縁層１４６の誘電率を示し、ε_ｒｂは絶縁層１２８の誘電率を示す。） （もっと読む）

【課題】半導体装置の製造方法において、半導体装置の小型化を図ること。
【解決手段】第１の領域IにフラッシュメモリセルFLを形成する工程と、第２の領域IIにキャパシタQの第１の電極１１ａを形成する工程と、第２の絶縁膜１４として第１の酸化シリコン膜１４ａ、窒化シリコン膜１４ｂ、及び第２の酸化シリコン膜１４ｃをこの順に形成する工程と、第１の電極１１ａの一部領域CRにおける窒化シリコン膜１４ｂと第２の酸化シリコン膜１４ｃとを除去する工程と、第３の領域III_Hにおける第１の絶縁膜１０と第２の絶縁膜１４とをウエットエッチングする工程と、キャパシタQの第２の電極３０ａを形成する工程と、一部領域CRにおける第１の酸化シリコン膜１４ａをエッチングして除去する工程とを有する半導体装置の製造方法による。 （もっと読む）