【課題】ＰＺＴ系の強誘電体膜において、焼結助剤やアクセプタイオンを添加することなく、Ｂサイトに１０モル％以上のドナイオンを添加することを可能とする。
【解決手段】本発明の強誘電体膜は、多数の柱状結晶からなる柱状結晶膜構造を有し、下記式（Ｐ）で表されるペロブスカイト型酸化物を主成分とするものである。
Ａ_１＋δ［（Ｚｒ_ｘＴｉ_１−ｘ）_１−ｙＭ_ｙ］Ｏ_ｚ・・・（Ｐ）
（式中、ＡはＡサイト元素であり、Ｐｂを主成分とする少なくとも１種の元素である。Ｚｒ，Ｔｉ，及びＭはＢサイト元素である。ＭはＶ，Ｎｂ，Ｔａ，及びＳｂからなる群より選ばれた少なくとも１種の元素である。０＜ｘ≦０．７、０．１≦ｙ≦０．４。δ＝０及びｚ＝３が標準であるが、これらの値はペロブスカイト構造を取り得る範囲内で基準値からずれてもよい。） （もっと読む）

【課題】外部から局所的に圧力がかかっても破損しにくい半導体装置を提供する。また、外部からの局所的押圧による非破壊の信頼性が高い半導体装置を歩留まり高く作製する方法を提供する。
【解決手段】単結晶半導体領域を用いて形成された半導体素子を有する素子基板上に、有機化合物または無機化合物の高強度繊維に有機樹脂が含浸された構造体を設け、加熱圧着することにより、有機化合物または無機化合物の高強度繊維に有機樹脂が含浸された構造体及び素子基板が固着された半導体装置を作製する。 （もっと読む）

【課題】常温でもＩ型結晶構造を多く含む強誘電性の積層体とその製造方法を提供する。
【解決手段】フッ化ビニリデン系ポリマーを含むポリマー層の片面に、フッ化ビニリデン系オリゴマーを含むオリゴマー層が積層されてなる積層体。 （もっと読む）

【課題】 不均一部分が少なく、かつ良好な圧電特性を保持した圧電体薄膜、この圧電体薄膜を用いた圧電体素子、本圧電体素子を用いた圧電アクチュエータおよびインクジェット式記録ヘッドを提供する。
【解決手段】一般式Ｐｂ_(1-x)Ｌａ_x(Ｚｒ_yＴｉ_1-y)Ｏ₃（式中、0≦ｘ＜1、0.05≦ｙ≦1）で表されるペロブスカイト型結晶の圧電体薄膜において、該薄膜の膜厚を1000nm以上4000nm以下とし、該薄膜の任意の箇所における組成のｙ値の最大値と最小値の差を0.05以下とする。 （もっと読む）

【課題】強誘電体ナノドットを有する強誘電体情報記録媒体及びその製造方法を提供する。
【解決手段】強誘電体ナノドットを有する強誘電体情報記録媒体は、基板１０と、基板１０上に形成された下部電極２０と、下部電極２０上に形成された強誘電体ナノドット３２とを具備し、強誘電体ナノドット３２は、互いに離隔するように形成され、複数の強誘電体ナノドットが１つのビット領域を形成する。ヘッド４０と下部電極２０との間に電圧パルスを印加すれば、強誘電体ナノドット３２の分極が変化しうる。電圧の符号によって、分極方向が上向きまたは下向きになる。このような分極状態の読み取りは、記録／読み取りヘッド４０を利用して検出でき、強誘電体ナノドット３２からなる１ビット領域の記録データを読み取ることが可能である。 （もっと読む）

【課題】高密度のメモリデバイスとして有用な強誘電体メソ結晶を基板表面に配向して規則正しく並んだ構造の強誘電体薄膜およびその製造方法の提供。
【解決手段】各種基板上へスピンコーティングにより原料溶液を塗布（１段目、２０００回転、１０秒、２段目、４０００回転、３０秒）し、その後、大気中で熱処理して規則的に配列されたナノサイズの細孔からなる珪酸塩メソ多孔体薄膜を作製する。次に強誘電体前駆体溶液を合成し、この溶液中に珪酸塩メソ多孔体薄膜の形成された基板をつけ込み、1日静置し、取り出した後、空気中で焼成することにより珪酸塩ナノ多孔質薄膜の細孔内に強誘電体メソ結晶が充填されてなる強誘電体担持薄膜を作製する。 （もっと読む）

【課題】基板により支持され、又はサンドイッチ自己支持構造を形成した少なくともスタックされた２層を有するメモリ及び／又はデータ処理装置の提供である。
【解決手段】前記層は、メモリ及び／又は前記層間及び／又は前記基板における回路に対する相互接続を有する処理回路を備え、前記層は、連続する層が前記装置の少なくとも１エッジ上にジグザク構造を形成するように相互に配列され、少なくとも１エッジ電導体を一度に１層のエッジを越え、１ステップ下がって設けて、前記スタックにおいて次に続く層のいずれかにおける導電体に対する接続を可能にする。この種の装置を製造する方法は、複数の層がジグザク構造を形成するように１度に１層を連続的に前記複数の層に付加する工程と、１以上の層に少なくとも１電気接触パッドを設けて１以上の中間層エッジ・コネクタに連結させる工程を備えている。 （もっと読む）

【課題】 圧動的ｄ_３３定数が大きく、２００℃の高温下においても使用可能であり、室温の動的ｄ_３３定数に対する２００℃の動的ｄ_３３定数の変化の小さい圧電磁器および圧電素子を提供する。
【解決手段】 圧電磁器を組成式でＢｉ_４Ｔｉ_３Ｏ_１２・β［（１−γＭ１ＴｉＯ_３・γＭ２Ｍ３Ｏ_３］と表したとき、０．４０５≦β≦０．４９８、０≦γ≦０．３を満足するとともに、Ｍ１が、Ｓｒ、Ｂａ、Ｃａ、（Ｂｉ_０．５Ｎａ_０．５）、（Ｂｉ_０．５Ｌｉ_０．５）および（Ｂｉ_０．５Ｋ_０．５）のうち少なくとも１種であり、Ｍ２が、Ｂｉ、Ｎａ、ＫおよびＬｉのうち少なくとも１種であり、Ｍ３が、ＦｅおよびＮｂのうち少なくとも１種であるビスマス層状化合物の主成分１００質量部に対して、ＭｎおよびＦｅのうち少なくとも１種を酸化物（ＭｎＯ_２、Ｆｅ_２Ｏ_３）換算の合量で０．０５〜１質量部含有することを特徴とする。 （もっと読む）

【課題】再生過程において不溶性沈殿物を発生させることなく、かつ使用済みコロイド溶液中に含まれる鉛及びジルコニウムを外部環境に排出することなく、使用済みコロイド溶液を再生することができる使用済みコロイド溶液の再生方法を提供する。
【解決手段】使用済みコロイド溶液を加熱して該使用済みコロイド溶液に含まれる酢酸を除去する加熱工程と、前記加熱工程によって析出した析出物を前記使用済みコロイド溶液から分離する分離工程と、前記析出物を、分散剤を含む溶液に溶解させて再生コロイド溶液を作製する溶解工程と、前記再生コロイド溶液にチタン化合物を加えて、使用される前の前記コロイド溶液中のチタンの濃度と等しくなるように前記再生コロイド溶液中のチタンの濃度を調整する調整工程とを具備する。 （もっと読む）

【課題】メモリの単位メガバイト当たり製造コストを、単にモノリシック回路集積法で慣用的に製造される回路の数分の一に低減させる
【解決手段】各層が別々に最適化されるように、別々の層（１０３）上へのメモリ回路（１０３）および制御論理回路（１０１）の物理的分離が可能な三次元（３ＤＳ）メモリ（１００）。幾つかのメモリ回路（１０３）について１つの制御論理回路（１０１）で十分であり、コストを低減できる。３ＤＳメモリ（１００）の製造は、メモリ回路（１０３）を５０μｍ以下の厚さに薄肉化する工程と、該メモリ回路を、ウェーハ基板形態のまま回路積層体に接合する工程とを有する。微粒子の高密度層間垂直バス相互接続部（１０５）が使用されている。３ＤＳメモリ（１００）製造方法は、幾つかの性能および物理的サイズ効率を可能にしかつ確立された半導体加工技術により実施される。 （もっと読む）

【課題】メモリの単位メガバイト当たり製造コストを、単にモノリシック回路集積法で慣用的に製造される回路の数分の一に低減させる
【解決手段】各層が別々に最適化されるように、別々の層（１０３）上へのメモリ回路（１０３）および制御論理回路（１０１）の物理的分離が可能な三次元（３ＤＳ）メモリ（１００）。幾つかのメモリ回路（１０３）について１つの制御論理回路（１０１）で十分であり、コストを低減できる。３ＤＳメモリ（１００）の製造は、メモリ回路（１０３）を５０μｍ以下の厚さに薄肉化する工程と、該メモリ回路を、ウェーハ基板形態のまま回路積層体に接合する工程とを有する。微粒子の高密度層間垂直バス相互接続部（１０５）が使用されている。３ＤＳメモリ（１００）製造方法は、幾つかの性能および物理的サイズ効率を可能にしかつ確立された半導体加工技術により実施される。 （もっと読む）

【課題】基板表面と基板上に形成された配線とで形成される段差部分にシリコン膜を形成した場合においても、メモリ素子の書き込み特性を低下させない半導体装置および当該半導体装置の作製方法を提供する。
【解決手段】絶縁表面を有する基板１０上に形成された第１の電極１１と、第１の電極１１の側壁部に形成されたサイドウォール絶縁層１２と、第１の電極１１上及びサイドウォール絶縁層１２を覆って形成されたシリコン膜１３と、シリコン膜１３上に形成された第２の電極１４と、を有し、第１の電極１１又は第２の電極１４は、シリコン膜１３と合金化する材料で形成されているメモリ素子を複数有している。 （もっと読む）

【課題】エッチング方法を変化させてビットラインの損失を防止する半導体メモリ素子の製造方法を提供する。
【解決手段】第１の絶縁膜１０２上に金属配線層とエッチング停止膜１１２を形成する。金属配線層とエッチング停止膜１１２をパターニングして金属配線１１０を形成する。そして、第１の絶縁膜１０２上に第２の絶縁膜１１４を形成し、エッチング停止膜１１２が露出されるように第１のエッチングガスで第２の絶縁膜１１４の一部をエッチングする。続いて金属配線１１０が露出されるように第２のエッチングガスでエッチング停止膜１１２を除去する。それによって、たとえば比抵抗が低いアルミニウムを金属膜１０６として用い、そのアルミニウム金属膜１０６によるビットラインにビアホール１２０を連結する際、エッチングガスを変化させるだけで別途に追加膜を形成せずともアルミニウム金属膜１０６のエッチング損傷を抑制できる。 （もっと読む）

【課題】キャッピング層及び絶縁層のマイクロ電子デバイスからの除去に関する改良された組成物を提供する。
【解決手段】シリコン含有層を、かかる層をその上に有するマイクロ電子デバイスから除去する除去組成物及び方法を開示する。除去組成物は、次のものに限定されないが、シリコン酸化物、プラズマエンハンスド・テトラエチルオルソシリケート（Ｐ−ＴＥＯＳ）、ボロホスホシリケートガラス（ＢＰＳＧ）、プラズマエンハンスド酸化物（ＰＥＯＸ）、高密度プラズマ酸化物（ＨＤＰ）、ホスホシリケートガラス（ＰＳＧ）、スピンオン誘電体（ＳＯＤ）、熱酸化物、アップドープされたシリケートガラス、犠牲酸化物類、シリコン含有有機ポリマー類、シリコン含有ハイブリッド有機／無機材料類、有機シリケートガラス（ＯＳＧ）、ＴＥＯＳ、フッ素化シリケートガラス（ＦＳＧ）、半球状グレイン（ＨＳＱ）、炭素ドープされた酸化物（ＣＤＯ）ガラス、及びこれらの組み合わせを含む総を、下部電極、デバイス基板、及び／又はエッチストップ層の材料に対して、選択的に除去する。 （もっと読む）

【課題】レーザー結晶化法により、粒界が一方向に揃った結晶質半導体膜と、その作製方法を提供する。
【解決手段】基板上に形成した半導体膜を線状レーザー光により結晶化するに際して、ストライプ状に凹凸が形成された位相シフトマスクを用いる。位相シフトマスクに形成されたストライプ状の凹凸は線状レーザー光の長軸方向と垂直に近い角度をなすように形成されている。レーザー光には連続発振のレーザー光を用い、該レーザー光の走査方向はストライプ状の凹凸（溝）の方向とほぼ平行である。長軸方向に周期的にレーザー光の輝度を変化させることによって、完全溶融した半導体膜の結晶核生成位置を制御することができる。 （もっと読む）

【課題】塗布法で形成した場合でもムラができず、均一な厚みの強誘電体層が形成できる強誘電体塗布用組成物を提供する。
【解決手段】オクチル酸金属化合物を主成分とする、強誘電体塗布用組成物であって、
バインダーと、少なくとも１種以上の溶媒とを含んでなり、前記オクチル酸金属化合物の金属が、Ｚｒ、Ｂａ、Ｔｉ、Ｌａ、およびＰｂの群から選択される少なくとも２種以上のものであり、前記強誘電体塗布用組成物全体に対して、１〜１０重量％含む。 （もっと読む）

【課題】半導体層とこの半導体層上に形成された強誘電体の層とを有する情報記録媒体において、比較的低い記録電圧で、迅速な記録を行うことが可能な記録媒体を与える。
【解決手段】前記情報記録媒体において、前記半導体層の厚みが、強誘電体の分極反転時に、半導体層が十分厚い場合に、過渡的に半導体層中に生じる空乏層の最大厚みに対して、薄い事を特徴とする情報記録媒体を用いる。 （もっと読む）

【課題】ＤＲＡＭ装置と同等の動作速度を維持しかつ電源切断時にデータを記憶する。
【解決手段】第１の制御用信号線に第１制御端子が接続され、第１の端子がビット線に接続された第１の電界効果トランジスタと、一端が上記第１の電界効果トランジスタの第２の端子に接続され、他端が第１の基準電位に接続されたキャパシタと、第１の電界効果トランジスタの第２の端子と上記キャパシタの一端が接続された記憶ノードに第３の端子が接続され、第２の制御端子が第２の制御用信号線に接続された第２の電界効果トランジスタと、一端が第２の電界効果トランジスタの第４の端子に接続され、他端が第２の基準電位に接続された不揮発性記憶素子とを有し、リフレッシュ動作の一分を代替すると共に電源オフ時に情報を記憶する。 （もっと読む）

【課題】半導体装置等の製造において発生する水素が、当該半導体装置等に与える影響、例えばＦＲＡＭの製造においてキャパシタ膜である強誘電体膜に及ぼされる、当該強誘電体膜の弱点である水素による様々な影響を、分析用試料を用いて定量的に正確に把握することを可能とする。
【解決手段】シリコンウェーハ１１上に、水素を吸蔵する性質を有するＴｉ膜１２と、水素を含む雰囲気で成膜されるＨＤＰ−ＳＩＯ膜１３とを順次積層形成し、分析用試料１０を作製する。この分析用試料１０を用いて、ＴＤＳ分析を行い、その結果をＰＺＴ膜への水素によるダメージの定量的評価として供する。 （もっと読む）

【課題】強誘電体膜を用いたキャパシタ型の不揮発性メモリにおいて、リーク電流を低減する。
【解決手段】半導体記憶装置は、基板（１１）上に形成された第１の導電膜（１２）と、第１の導電膜（１２）の上に順に形成された第１の絶縁膜（１３）、強誘電体膜（１４）及び第２の絶縁膜（１５）よりなる積層膜と、第２の絶縁膜（１５）の上に選択的に形成された第２の導電膜（１６）と、強誘電体膜（１４）の上又は下に、第１の導電膜（１２）と第２の導電膜（１６）との間の領域の少なくとも一部を挟むように配置され、且つ、第１の絶縁膜（１２）又は第２の絶縁膜（１５）と接する第１のソース電極（１７）及び第１のドレイン電極（１８）とを備えている。 （もっと読む）