【課題】信頼性の高いLocalＳＯＩ構造を有する基板を低コストで作製する。
【解決手段】第１の半導体からなる基板１０上に、結晶成長により第２の半導体からなる層及び前記第１の半導体からなる層１２を順次形成する半導体層形成工程と、前記第２の半導体からなる層をエッチングにより除去し開口領域１３を形成する開口領域形成工程と、前記開口領域に、窒化物膜、炭化物膜又は酸化物膜を含む材料により形成される酸化遅延膜１４を前記開口領域の入口における膜厚が所定の膜厚となるように成膜する酸化遅延膜成膜工程と、前記第１の半導体からなる基板及び前記第１の半導体からなる層の前記第１の半導体の一部を熱酸化することにより、前記開口領域に熱酸化膜１５を形成する熱酸化工程とを有することを特徴とする、Ｌｏｃａｌ ＳＯＩ半導体基板の製造方法。 （もっと読む）

【課題】短チャネルでもオフ特性の優れたトランジスタ等の半導体装置を提供する。
【解決手段】ソース１０２ａの周囲をエクステンション領域１０３ａおよびハロー領域１０５ａ、ドレイン１０２ｂの周囲をエクステンション領域１０３ｂおよびハロー領域１０５ｂで取り囲むように配置し、また、不純物濃度の低い基板１０１がソース１０２ａ、ドレイン１０２ｂと接しない構造とする。さらに、ゲート絶縁物１０９を介して高仕事関数電極１０４を設け、基板１０１の表面近傍にエクステンション領域１０３ａおよびエクステンション領域１０３ｂより侵入する電子を排除する。このような構造とすることにより、短チャネルでもチャネル領域の不純物濃度を低下させることができ、良好なトランジスタ特性を得ることができる。 （もっと読む）

【課題】大きな順方向−逆方向電流比を有するスイッチングデバイスを提供する。
【解決手段】トランジスタは、ソースと、ドレインと、ゲート領域と、ソースバリヤと、ドレインバリヤとを含む。ゲート領域は、ゲートと、アイランドと、ゲート酸化物とを含み、ゲート酸化物は、ゲートとアイランドとの間に配置される。ゲートおよびアイランドは、互いに、同時活性的に結合される。ソースバリヤはゲート領域からソースを分離し、ドレインバリヤはゲート領域からドレインを分離する。 （もっと読む）

【課題】注入した不純物の拡散を抑制しつつ結晶欠陥を低減する半導体装置の製造方法を提供する。
【解決手段】実施の形態の半導体装置の製造方法は、リンまたはボロンを分子状イオンの形態で含有する第１の不純物８０と、リンまたはボロンよりも注入量が少ない炭素、フッ素または窒素を分子状イオンの形態で含有する、もしくは、リンまたはボロンよりも注入量が少ない炭素を原子イオンの形態で含有する第２の不純物８１と、を半導体層１に注入して不純物注入層９を形成する工程を含む。 （もっと読む）

【課題】ソース領域とドレイン領域間のリーク電流の発生が抑制された、ＬＯＣＯＳ分離構造の半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板の上部の一部に互いに離間して形成された第１導電型のソース領域及びドレイン領域と、ソース領域とドレイン領域に挟まれた領域を含んで半導体基板上に配置されたゲート絶縁膜と、半導体基板上にゲート絶縁膜と連続して配置された、ゲート絶縁膜よりも膜厚の厚いＬＯＣＯＳ絶縁膜と、ゲート絶縁膜上及びゲート絶縁膜周囲のＬＯＣＯＳ絶縁膜上に渡り連続的に配置された多結晶シリコン膜からなるゲート電極とを備え、ゲート電極のチャネル幅方向の端部である周辺領域におけるゲート閾値電圧がゲート電極の中央領域におけるゲート閾値電圧よりも高い。 （もっと読む）

【課題】より良い製造工程で良好な特性の半導体装置を製造する技術を提供する。
【解決手段】導電性膜上に第１領域１Ａｓを覆い、第１領域と隣接する第２領域１Ａｄを開口したマスク膜を形成し、導電性膜中に不純物イオンを注入し、導電性膜を選択的に除去することにより、第１領域と第２領域との境界を含む領域にゲート電極ＧＥ１を形成する。その後、熱処理を施し、ゲート電極の側壁に側壁酸化膜７を形成し、ゲート電極の第２領域側の端部の下方に位置する半導体基板中にドレイン領域を形成し、ゲート電極の第１領域側の端部の下方に位置する半導体基板中にソース領域を形成する。かかる工程によれば、ドレイン領域側のバーズビーク部７ｄを大きくし、ソース領域側のバーズビーク部を小さくできる。よって、ＧＩＤＬが緩和され、オフリーク電流を減少させ、また、オン電流を増加させることができる。 （もっと読む）

【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供する。
【解決手段】素子分離部２で囲まれた活性領域１４に位置し、後の工程でコア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜を形成し、上記領域Ｇａ１以外の領域ＮＧａ１には、Ｐｃｈ用ゲートスタック構造ＰＧを構成する積層膜を形成する。これにより、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１へ素子分離部２から引き寄せられる酸素原子の供給量を減少させる。 （もっと読む）

【課題】基板に対して斜め方向からイオン注入を行う工程を含む半導体装置の製造方法においてゲート電極サイズの縮小化とリーク電流特性の改善を両立することができる製造方法を提供する。
【解決手段】
半導体基板の表面にゲート電極を形成する。ゲート電極のゲート長方向と交差するゲート幅方向における両端面を被覆するレジストマスクを形成する。半導体基板にゲート長方向成分およびゲート幅方向成分を有する注入方向で不純物イオンを注入して半導体基板の表面のゲート電極を挟む両側にゲート電極とオーバーラップした低濃度不純物層を形成する。ゲート電極の側面を覆うサイドウォールを形成する。ゲート電極およびサイドウォールをマスクとして不純物イオンを注入して半導体基板の表面のゲート電極を挟む両側にゲート電極から離間した高濃度不純物層を形成する。 （もっと読む）

【課題】サリサイドプロセスにより金属シリサイド層を形成した半導体装置の信頼性を向上させる。
【解決手段】部分反応方式のサリサイドプロセスによりゲート電極８ａ、８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの表面に金属シリサイド層４１を形成する。金属シリサイド層４１を形成する際の第１の熱処理では、熱伝導型アニール装置を用いて半導体ウエハを熱処理し、第２の熱処理では、マイクロ波アニール装置を用いて半導体ウエハを熱処理することにより、第２の熱処理を低温化し、金属シリサイド層４１の異常成長を防ぐ。これにより金属シリサイド層４１の接合リーク電流を低減する。 （もっと読む）

【課題】新規なＤＴＭＯＳトランジスタの製造方法を提供する。
【解決手段】半導体装置の製造方法は、第１領域と、第１領域に接続しこれより幅狭の第２領域と、第２領域に接続しこれより幅狭の第３領域とを含む半導体領域の画定工程、半導体領域に第１導電型不純物でウェル領域を形成する工程、ウェル領域上へのゲート絶縁膜形成工程、第３領域を幅方向に横断する第１部と、第１部から第１領域上に延びた第２部とを含むゲート電極を形成する工程、ゲート電極側面に、第２領域の一部を覆い他の一部を露出させるサイドウォールを形成する工程、第１領域及び第２領域の他の一部にゲート電極及びサイドウォールをマスクとし第２導電型不純物を注入する工程、熱処理による第２導電型不純物拡散工程、サイドウォールの一部を薬液で除去する工程、第１領域及び第２領域の他の一部へのシリサイド層形成工程を有する。 （もっと読む）

【課題】半導体基板に向かって流れ込む回生電流又は寄生バイポーラトランジスタのオン電流を、チップサイズを増大させることなく低減できるＬＤＭＯＳトランジスタの実現が課題となる。
【解決手段】Ｎ＋型ドレイン層１３等が形成されたＮ型エピタキシャル層５からなるＮ型層５ａを、Ｎ型エピタキシャル層５の表面からＮ＋型埋め込み層２まで延在するＰ型ドレイン分離層６で取り囲む。Ｐ型ドレイン分離層６とＰ型素子分離層３に囲まれたＮ型エピタキシャル層５からなるＮ型層５ｂにその表面から内部に延在するＰ型コレクタ層７を形成する。これにより第１導電型のドレイン分離層６をエミッタ、前記第２導電型の分離層５ｂをベース、前記コレクタ層７をコレクタとする寄生バイポーラトランジスタを形成しサージ電流を接地ラインに流す。 （もっと読む）

【課題】埋め込みゲートトランジスタのＳＣＥに対する免疫性を向上させると同時に、分岐点での重なりを増加させる方法及び構造の提供。
【解決手段】基板１０２は第１活性領域１０４と第２活性領域１０６とを有し、浅溝分離（ＳＴＩ）領域１０８によって分離される。バッファ層１１２は応力緩和層として機能しハードマスク層１１４が形成される。基板１０２の表面に分離領域１０８を部分的に網羅するように凹部１１８を設ける。ゲート誘電体１２０が凹部１１８に形成された後第一ドーパントインプラント１２２により、ドープ済みチャンネル領域１２４が形成される。インプラントはハードマスク１１４を貫通しないので、凹部１１８の下に形成されたドープ済みチャンネル領域１２４中のドーパント濃度は最も高くなる。ドープ済みチャンネル領域１２４はトランジスタのオン・オフを切り替える閾値電圧を変調する。 （もっと読む）

【課題】絶縁膜上に保護膜を形成した構造において、絶縁耐圧の低下を防ぐ。
【解決手段】基板上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の半導体層と、前記第２の半導体層上に形成されたソース電極及びドレイン電極と、前記第２の半導体層上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、前記絶縁膜を覆うように形成された保護膜と、を有し、前記保護膜は、熱ＣＶＤ、熱ＡＬＤ、真空蒸着のいずれかにより形成されたものであることを特徴とする半導体装置により上記課題を解決する。 （もっと読む）

【課題】転位ループが発生するおそれがあるダミーパターン領域を有しながらも、転位ループによる基板上の他の素子等への悪影響が抑えられた半導体装置を提供する。
【解決手段】一実施の形態による半導体装置は、基板上に形成された素子分離絶縁膜と、前記素子分離絶縁膜により前記基板上に区画された素子領域およびダミーパターン領域と、前記素子領域内の前記基板上に形成された第１のエピタキシャル結晶層と、前記ダミーパターン領域内の前記基板上に形成された第２のエピタキシャル結晶層と、を有する。第１のエピタキシャル結晶層は前記基板を構成する結晶と異なる格子定数を有する結晶からなる。第２のエピタキシャル結晶層は前記第１のエピタキシャル結晶層と同じ結晶からなる。前記第２のエピタキシャル結晶層と前記基板との界面上の任意の点を含む前記基板の（１１１）面は、前記第２のエピタキシャル結晶層よりも深い領域で前記素子分離絶縁膜に囲まれる。 （もっと読む）

【課題】酸化プラセオジムの誘電体、酸化プラセオジムを備えたトランジスタ及びその製造方法を提供し、以って半導体素子のリーク電流及び等価酸化物膜厚の過大の問題を解決すること。
【解決手段】本発明では、酸化プラセオジムを備えたトランジスタは、少なくとも一つのIII−Ｖ族基板と、一つのゲート誘電層と、一つのゲート電極とを含む。また、III−Ｖ族基板にゲート誘電層が設けられ、ゲート誘電層にゲート電極が設けられ、誘電層は酸化プラセオジム（Ｐｒ_xＯ_y）である。本発明は、誘電層材料として高誘電率及び高エネルギーギャップを備えた酸化プラセオジム（Ｐｒ₆Ｏ₁₁）を用いることにより、リーク電流を有効に抑制する外、更にIII−Ｖ族材料を基板とした素子の等価酸化膜厚（ＥＯＴ）を薄くさせることもできる。 （もっと読む）

【課題】 プラズマ窒化処理によって形成した酸化窒化珪素膜からのＮ抜けによる膜中窒素濃度の低下を抑制し、被処理体間・ロット間での窒素濃度のばらつきを最小限にする。
【解決手段】 絶縁膜の改質方法は、被処理体の表面に露出した酸化珪素膜をプラズマ窒化処理し、酸化窒化珪素膜を形成する窒化処理工程と、前記酸化窒化珪素膜の表面を酸化処理する改質工程とを行い、窒化処理工程の終了から前記改質工程の開始までの間、真空雰囲気を維持する。また、プラズマ窒化処理は、窒化処理工程直後の酸化窒化珪素膜の膜中窒素濃度をＮ_Ｃ０とし、改質工程後の酸化窒化珪素膜の膜中窒素濃度の目標値をＮ_ＣＴとしたとき、Ｎ_Ｃ０＞Ｎ_ＣＴとなるように行う。 （もっと読む）

【課題】ゲート絶縁膜の形成を１０００℃以上で行う場合に、Ｇｒｏｗ−ｉｎ欠陥の発生の抑制と、ＢＭＤを用いたゲッタリング効果の向上を両立させる。
【解決手段】初期状態での酸素濃度が５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の半導体基板に素子分離領域３を形成し、ゲート絶縁膜５ａを１０００℃以上の熱酸化により形成した後、酸素をイオン注入して熱処理することで、ＢＭＤ層３０を素子分離領域３の底面よりも下方に形成する。 （もっと読む）

【課題】 本発明は、低消費電力で動作する論理回路に応用できる電界効果トランジスタを提供することを目的とするものである。
【解決手段】 ソース電極とソース電極が接する半導体の伝導帯又は価電子帯との間に障壁を有しており、ソース電極から障壁を通して流れ込む電子又はホールをゲート電圧により調整できる構成を有することを特徴とするｎチャンネル又はｐチャンネルの電界効果トランジスタ。 （もっと読む）

【課題】平坦なＮｉＰｔシリサイド層を形成する。
【解決手段】ＣＶＤ法を用いて、シリコン層２６（ゲート），２９（ソース・ドレイン）上にＰｔ層を形成する。次いで、ＣＶＤ法を用いて、Ｐｔ層上にＮｉ層を、Ｐｔ層より厚く形成する。次いで、シリコン層２６，２９、Ｐｔ層、及びＮｉ層を熱処理することにより、ＮｉＰｔシリサイド３３を形成する。Ｐｔ層の平均膜厚が０．５ｎｍ以上２ｎｍ以下であるのが好ましい。またシリコン層は、例えばＭＩＳＦＥＴのソース・ドレインである。 （もっと読む）

【課題】同期整流方式のＤＣＤＣ変換装置において、短絡防止期間中に、同期整流用ＦＥＴのドレインが負電圧となると、基板−ドレインの間に電流が流れ、基板の電位が揺すられる。同期整流用ＦＥＴを内蔵した素子の場合、この基板の電位の揺れは制御回路の誤動作を招く。
【解決手段】Ｐ型基板とバックゲートとが分離されたＮチャネルＭＯＳＦＥＴを２段縦積みにした構造を有する複合素子を、同期整流用ＦＥＴとして用い、複合素子の上段側ＦＥＴを、メイン側ＦＥＴがオフかつ下段側ＦＥＴがオフとなる短絡防止期間において、オフとする。 （もっと読む）