半導体装置の製造方法
【課題】基板に対して斜め方向からイオン注入を行う工程を含む半導体装置の製造方法においてゲート電極サイズの縮小化とリーク電流特性の改善を両立することができる製造方法を提供する。
【解決手段】
半導体基板の表面にゲート電極を形成する。ゲート電極のゲート長方向と交差するゲート幅方向における両端面を被覆するレジストマスクを形成する。半導体基板にゲート長方向成分およびゲート幅方向成分を有する注入方向で不純物イオンを注入して半導体基板の表面のゲート電極を挟む両側にゲート電極とオーバーラップした低濃度不純物層を形成する。ゲート電極の側面を覆うサイドウォールを形成する。ゲート電極およびサイドウォールをマスクとして不純物イオンを注入して半導体基板の表面のゲート電極を挟む両側にゲート電極から離間した高濃度不純物層を形成する。
【解決手段】
半導体基板の表面にゲート電極を形成する。ゲート電極のゲート長方向と交差するゲート幅方向における両端面を被覆するレジストマスクを形成する。半導体基板にゲート長方向成分およびゲート幅方向成分を有する注入方向で不純物イオンを注入して半導体基板の表面のゲート電極を挟む両側にゲート電極とオーバーラップした低濃度不純物層を形成する。ゲート電極の側面を覆うサイドウォールを形成する。ゲート電極およびサイドウォールをマスクとして不純物イオンを注入して半導体基板の表面のゲート電極を挟む両側にゲート電極から離間した高濃度不純物層を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体素子のサイズを縮小していくことは、単位面積当たりにより多くの回路の集積を可能にするだけでなく、より低電圧、低電流で半導体素子を駆動できるようになり、消費電力を抑制することが可能となる。しかしながら、半導体素子のサイズを縮小していくと長チャネル時の近似からデバイスの特性がずれてくる。具体的には、しきい値電圧の変化、ソース、ドレイン耐圧の低下、弱反転状態におけるソース−ドレイン間のリーク電流の増加などが挙げられる。これらの現象を総称して短チャネル効果と呼ぶ。短チャンネル効果を防止する手法としてＬＤＤ構造がある。ＬＤＤ構造は、高不純物濃度のドレイン領域およびソース領域とチャネル領域との間に低不純物濃度の領域を挿入した構造である。ＬＤＤ構造をとることより、ドレインおよびソース端近傍の電界が緩和され耐圧が向上する。
【０００３】
特許文献１には、高不純物濃度のドレイン領域およびソース領域とチャネル領域の間にゲート電極とオーバーラップするように設けられた低濃度不純物層および高濃度不純物層を有する半導体装置およびその製造方法が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１２８７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＬＤＤ構造を有するＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）において、ゲート電極とオーバーラップするように低濃度不純物層を形成する場合、基板に対して例えば４５°の傾斜角でイオン注入が行われる。
【０００６】
図１（ａ）は、一般的なＭＯＳＦＥＴ１００の上面図である。ＭＯＳＦＥＴ１００は、高濃度不純物層４４、低濃度不純物層４２およびチャネル領域４６を含むアクティブ領域４０と、アクティブ領域４０の周囲に延在する素子分離膜２０と、アクティブ領域４０を跨ぐように伸長するゲート電極３４と、を有している。低濃度不純物層４２をゲート電極３４にオーバーラップさせる場合、イオン注入方向が図１に示すゲート長方向（すなわち、ドレイン、ゲート、ソースが並ぶ方向）に沿ったＡ方向成分およびＢ方向成分を持つような注入方向でイオン注入が行われる。ここで、ＭＯＳＦＥＴ１００とはゲート長方向が異なる他のＭＯＳＦＥＴが他の領域に存在する場合、Ｃ方向成分およびＤ方向成分を有する注入方向で更にイオン注入が行われることとなる。この場合において、ゲート長方向と直交する方向におけるゲート電極３４のアクティブ領域４０からの突き出し寸法Ｌ１が小さいと、図１（ｂ）および図１（ｃ）に示すように、注入されたイオンがゲート電極３４および素子分離膜２０を突き抜けてチャネル領域４６内に侵入してリークパスが形成される場合がある。これを防止するためには、ゲート電極３４の突き出し寸法Ｌ１を大きくしてイオンの侵入を阻止する必要がある。しかしながら、ゲート電極３４の突き出し寸法Ｌ１を大きくすると素子サイズが大きくなり、半導体装置の高密度化および小型化の要求を満足することができない。
【０００７】
図２は、ゲート電極の突き出し寸法Ｌ１を０．２μｍ（破線）および０．４μｍ（実線）とした場合のリーク電流を比較した結果を示すグラフである。図２において横軸はゲート電圧、縦軸はドレイン電流を示している。ゲート電極の突き出し寸法Ｌ１を０．２μｍとした場合、リーク電流が大幅に増大しており、突き出し寸法Ｌ１を０．４μｍと大きくすることでこれを回避できることが理解できる。
【０００８】
本発明はかかる点に鑑みてなされたものであり、基板に対して斜め方向からイオン注入を行う工程を含む半導体装置の製造方法において、ゲート電極サイズの縮小化とリーク電流特性の改善を両立することができる製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、半導体基板の表面にゲート電極を形成する工程と、前記ゲート電極のゲート長方向と交差するゲート幅方向における両端面を被覆するレジストマスクを形成する工程と、前記半導体基板に前記ゲート長方向成分および前記ゲート幅方向成分を有する注入方向で不純物イオンを注入して前記半導体基板の表面の前記ゲート電極を挟む両側に前記ゲート電極とオーバーラップした低濃度不純物層を形成する工程と、前記ゲート電極の側面を覆うサイドウォールを形成する工程と、前記ゲート電極および前記サイドウォールをマスクとして不純物イオンを注入して前記半導体基板の表面の前記ゲート電極を挟む両側に前記ゲート電極から離間した高濃度不純物層を形成する工程と、を含むことを特徴としている。
【００１０】
また、本発明の半導体装置の製造方法は、ゲート長方向が互いに異なる複数の半導体素子を含む半導体装置の製造方法であって、半導体基板の表面に前記複数の半導体素子の各々に対応した複数のゲート電極を形成する工程と、前記複数のゲート電極の各々のゲート長方向と交差するゲート幅方向における両端面を被覆するレジストマスクを形成する工程と、前記半導体基板に前記ゲート長方向成分および前記ゲート幅方向成分を有する注入方向で不純物イオンを注入して前記半導体基板の表面の前記複数のゲート電極の各々を挟む両側に前記複数のゲート電極の各々とオーバーラップした低濃度不純物層を形成する工程と、前記複数のゲート電極の各々の側面を覆うサイドウォールを形成する工程と、前記複数のゲート電極および前記サイドウォールをマスクとして不純物イオンを注入して前記半導体基板の表面の前記複数のゲート電極の各々を挟む両側に前記複数のゲート電極から離間した高濃度不純物層を形成する工程と、を含むことを特徴としている。
【発明の効果】
【００１１】
本発明の半導体装置の製造方法によれば、低濃度不純物層を形成する際にゲート長方向と交差するゲート幅方向成分をもつ傾斜角でイオン注入が行われる場合でも、ゲート電極のゲート幅方向における両端面がレジストマスクで被覆されるので、ゲート電極直下のチャネル領域内へのイオン注入が阻害され、チャネル領域内におけるリークパスの形成を防止することができる。これによりゲート電極サイズの縮小化とリーク電流特性の改善を両立を達成することができる。
【図面の簡単な説明】
【００１２】
【図１】図１（ａ）および図１（ｂ）はＭＯＳＦＥＴの構造を示す上面図である。図１（ｃ）は図１（ｂ）の１ｃ−１ｃ線に沿った断面図である。
【図２】ＭＯＳＦＥＴのリーク電流特性を示すグラフである。
【図３】本発明の実施例に係るＣＭＯＳ型ＩＣの製造工程を示す断面図である。
【図４】本発明の実施例に係るＣＭＯＳ型ＩＣの製造工程を示す断面図である。
【図５】図５（ａ）はｎ−ＭＯＳ形成領域に低濃度不純物層を形成する工程におけるＣＭＯＳ型ＩＣの上面図である。図５（ｂ）および図５（ｃ）はそれぞれ、図５（ａ）における５ｂ−５ｂ線および５ｃ−５ｃ線に沿った断面図である。
【図６】図６（ａ）はｎ−ＭＯＳ形成領域に低濃度不純物層を形成する工程におけるＣＭＯＳ型ＩＣの上面図である。図６（ｂ）および図６（ｃ）はそれぞれ、図６（ａ）における５ｂ−５ｂ線および５ｃ−５ｃ線に沿った断面図である。
【図７】ＭＯＳＦＥＴのリーク電流特性を示すグラフである。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。以下において、互いに隣接するｎ−ＭＯＳ形成領域２およびｐ−ＭＯＳ形成領域３にそれぞれｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴを形成する場合を例に説明する。図３（ａ）〜（ｅ）および図４（ａ）〜（ｄ）は、本発明の実施例に係るＣＭＯＳ型ＩＣの製造方法におけるプロセスステップ毎の断面図である。
【００１４】
ｐ型のシリコン基板１０を用意し、これを酸溶液で洗浄し、超純水でリンスした後、遠心乾燥機で乾燥させる（図３（ａ））。
【００１５】
次に、シリコン基板１０のｎ−ＭＯＳ形成領域２の表面を覆うようにレジストマスクを形成した後、シリコン基板１０のレジストで覆われていない露出面にリンイオンを注入してｐ−ＭＯＳ形成領域３にｎ−ウェル１２を形成する（図３（ｂ））。
【００１６】
次に、ｎ−ＭＯＳ形成領域２とｐ−ＭＯＳ形成領域３とを電気的に分離するための素子分離膜２０を形成する。素子分離膜２０は例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（local oxidation of silicon）法により形成することができる。ＳＴＩ法の場合、シリコン基板１０の素子分離領域に反応性イオンエッチング（ＲＩＥ：reactive ion etching）により溝を形成し、化学気相成長法（ＣＶＤ：Chemical Vapor Deposition）等によりこの溝にＳｉＯ２を埋め込む。その後，化学機械平坦化法（ＣＭＰ：Chemical Mechanical Polishing）によりＳｉＯ２を平坦化する（図３（ｃ））。
【００１７】
次に、熱酸化法によりシリコン基板１０の表面にＳｉＯ２からなるゲート酸化膜３２を形成する。続いて、シラン（ＳｉＨ４）ガスを窒素（Ｎ２）ガス雰囲気中で熱分解させ、ゲート酸化膜３２上にゲート電極３４ｎ、３４ｐを構成する多結晶シリコン膜３４を形成する。尚、多結晶シリコン膜３４の電気抵抗を下げるためにリン（Ｐ）等の不純物を添加してもよい（図３（ｄ））。
【００１８】
次に、多結晶シリコン膜３４にパターニングを施してｎ−ＭＯＳ形成領域２およびｐ−ＭＯＳ形成領域３にそれぞれゲート電極３４ｎおよび３４ｐを形成する。続いてゲート電極３４ｎおよび３４ｐをマスクにしてゲート酸化膜３２を部分的に除去する（図３（ｅ））。
【００１９】
次に、ｎ−ＭＯＳ形成領域２に低濃度不純物層４２ｎを形成する（図４（ａ））。ここで、図５（ａ）は、図４（ａ）に対応するｎ−ＭＯＳ形成領域２およびｐ−ＭＯＳ形成領域３の上面図、図５（ｂ）および図５（ｃ）は、それぞれ図５（ａ）における５ｂ−５ｂ線および５ｃ−５ｃ線に沿った断面図である。ｎ−ＭＯＳ形成領域２に低濃度不純物層４２ｎを形成するためのイオン注入を行う前にレジストマスク６１および７１を形成する。レジストマスク６１は、ｐ−ＭＯＳ形成領域３へのイオン注入を阻止するためのマスクである。レジストマスク６１は、シリコン基板１０のｐ−ＭＯＳ形成領域３の表面を覆い且つｎ−ＭＯＳ形成領域２において開口部６１ａを有する。レジストマスク７１は、開口部６１ａ内において露出しているゲート電極３４ｎの上面の一部と、ゲート電極３４ｎのゲート長方向と直交する方向（以下ゲート幅方向と称する）における端面ａおよびｂを被覆している。ゲート電極３４ｎのアクティブ領域４０ｎからの突き出し寸法Ｌ１は、例えば０．２μｍであり、ゲート電極３４ｎの端面ａおよびｂを被覆するレジストマスク７１の被覆厚Ｌ２は例えば０．３μｍである。レジストマスク６１とレジストマスク７１は、同一の材料を用いて形成することができ、同一の露光・現像処理を経て一括処理にて形成することができる。すなわち、ゲート電極３４ｎの端面を被覆するレジスト７１を形成するための工程を新たに追加することを要しない。
【００２０】
レジストマスク６１および７１を形成した後、シリコン基板１０の表面にドーズ量２．０×１０１３atom/cm2、注入エネルギー１６０ｋｅｖにてリンイオン（３１Ｐ＋）を注入して、ゲート電極３４ｎを挟む両側にｎ型の低濃度不純物層４２ｎを形成する。イオン注入は、注入方向がゲート長方向に沿ったＡ方向成分およびＢ方向成分を持つように注入角度４５°で行われる。低濃度不純物層４２ｎは、自己整合的にゲート電極３４ｎとオーバーラップするように（ゲート電極直下領域に侵入する部分を有するように）アクティブ領域４０ｎ内に形成される。
【００２１】
ここで、図示しない他のｎ−ＭＯＳ形成領域にゲート長方向が異なったｎ型ＭＯＳＦＥＴを更に形成する場合、本工程において、ゲート幅方向に沿ったＣ方向成分およびＤ方向成分を持つ注入方向（傾斜角）でイオン注入が行われることとなる。ゲート電極３４ｎの端面ａおよびｂは所定の被覆厚を有するレジスト７１により被覆されているので、ゲート幅方向成分を持つイオン注入が行われた場合でもゲート電極３４ｎの直下のチャネル領域内へのイオン注入が阻止される。従って、チャネル領域内においてリークパスが形成されることはない。このように、ゲート電極３４ｎのゲート幅方向における端面ａおよびｂをレジスト７１で被覆することにより、ゲート電極の突き出し寸法Ｌ１を長くした場合と同様の効果を得ることができる。尚、レジスト７１のゲート電極３４ｎの両端面を被覆する被覆厚は、ゲート電極直下へのイオン注入を阻止し得る厚さに設定され、ゲート電極３４ｎの突き出し寸法Ｌ１やイオン注入条件等に応じて適宜変更することが可能である。
【００２２】
次に、ｐ−ＭＯＳ形成領域３に同様の手順で低濃度不純物層４２ｐを形成する（図４（ｂ））。ここで、図６（ａ）は、図４（ｂ）に対応するｎ−ＭＯＳ形成領域２およびｐ−ＭＯＳ形成領域３の上面図、図６（ｂ）および図６（ｃ）は、それぞれ図６（ａ）における５ｂ−５ｂ線および５ｃ−５ｃ線に沿った断面図である。ｐ−ＭＯＳ形成領域３に低濃度不純物層４２ｐを形成するためのイオン注入を行う前にレジストマスク６２および７２を形成する。レジストマスク６２は、ｎ−ＭＯＳ形成領域２へのイオン注入を阻止するためのマスクである。レジストマスク６２は、シリコン基板１０のｎ−ＭＯＳ形成領域２の表面を覆い且つｐ−ＭＯＳ形成領域３において開口部６２ａを有する。レジストマスク７２は、開口部６２ａ内において露出しているゲート電極３４ｐの上面の一部と、ゲート電極３４ｐのゲート幅方向における端面ａおよびｂを被覆している。ゲート電極３４ｐのアクティブ領域４０ｐからの突き出し寸法Ｌ１は、例えば０．２μｍであり、ゲート電極３４ｎの端面ａおよびｂを被覆するゲート幅方向におけるレジストマスク７２の被覆厚Ｌ２は例えば０．３μｍである。レジストマスク６２とレジストマスク７２は、同一の材料を用いて形成することができ、同一の露光・現像処理を経て一括処理にて形成される。すなわち、ゲート電極３４ｐの端面を被覆するレジスト７２を形成するためにプロセスを追加することを要しない。
【００２３】
レジストマスク６２および７２を形成した後、シリコン基板１０のｐ表面にボロンイオン（１１Ｂ＋）を注入して、ゲート電極３４ｎを挟む両側にｎ型の低濃度不純物層４２ｐを形成する。イオン注入は、ゲート長方向に沿ったＡ方向成分およびＢ方向成分を持つように注入角度４５°で行われる。低濃度不純物層４２ｎは、自己整合的にゲート電極３４ｐとオーバーラップするように（ゲート電極直下領域に侵入する部分を有するように）アクティブ領域４０ｐ内に形成される。
【００２４】
ここで、図示しない他のｐ−ＭＯＳ形成領域にゲート長方向が異なったｐ型ＭＯＳＦＥＴを更に形成する場合、本工程において、ゲート幅方向に沿ったＣ方向成分およびＤ方向成分を持つ注入方向（傾斜角）でイオン注入が行われることとなる。ゲート電極３４ｐの端面ａおよびｂは所定の厚さを有するレジスト７２により被覆されているので、Ｃ方向成分およびＤ方向成分を持つイオン注入が行われた場合でも、チャネル領域内へのイオン注入が阻害され、チャネル領域内にリークパスが形成されることはない。このように、ゲート電極３４ｐの端面ａおよびｂをレジスト７２で被覆することにより、ゲート電極の突き出し寸法Ｌ１を長くした場合と同様の効果を得ることができる。
【００２５】
次に、レジスト６２および７２を除去した後、ＣＶＤ法等を用いてゲート電極３４ｎおよび３４ｐを埋設するようにシリコン基板１０の表面にＳｉＯ２等からなる絶縁膜を形成する。続いて反応性イオンエッチングによりこの絶縁膜をエッチバックしてゲート電極３４ｎおよび３４ｐの側面にそれぞれサイドウォール３６ｎ、３６ｐを形成する。
【００２６】
次に、ｐ−ＭＯＳ形成領域３を覆うように、シリコン基板１０の表面にレジスト６３を形成する。次に、シリコン基板１０の表面にドーズ量５．０×１０１５atom/cm2、注入エネルギー５０ｋｅｖにて砒素イオン（７５Ａｓ＋）を注入して、ゲート電極３４ｎを挟む両側にドレインおよびソースに対応するｎ型の高濃度不純物層４４ｎを形成する。イオン注入は注入角度０°で行われる。ゲート電極３４ｎおよびサイドウォール３６ｎがマスクとして機能して高濃度不純物層４４ｎは、低濃度不純物層４２ｎ内においてゲート電極３４ｎおよびチャネル領域から離間した位置に形成される。すなわち、高濃度不純物層４４ｎとチャネル領域４６ｎとの間に低濃度不純物層４２ｎが介在するＬＤＤ構造が形成される（図４（ｃ））。
【００２７】
次に、ｎ−ＭＯＳ形成領域２を覆うように、シリコン基板１０の表面にレジスト６４を形成する。次に、シリコン基板１０の表面にボロンイオン（１１Ｂ＋）を注入して、ゲート電極３４ｐを挟む両側にドレインおよびソースに対応するｐ型の高濃度不純物層４４ｐを形成する。イオン注入は注入角度０°で行われる。ゲート電極３４ｐおよびサイドウォール３６ｐがマスクとして機能して高濃度不純物層４４ｐは、低濃度不純物層４２ｐ内においてゲート電極３４ｐおよびチャネル領域４６ｐから離間した位置に形成される。すなわち、高濃度不純物層４４ｐとチャネル領域４６ｐとの間に低濃度不純物層４２ｐが介在するＬＤＤ構造が形成される（図４（ｄ））。その後、公知の配線工程を経てＣＭＯＳ型ＩＣが完成する。
【００２８】
以上の説明から明らかなように、本実施例に係る製造方法によれば、低濃度不純物層を形成する際にゲート長方向と直交するゲート幅方向成分をもつ傾斜角でイオン注入が行われる場合でも、当該イオン注入の前にゲート電極のゲート幅方向における両端面がレジストマスクで被覆されるので、ゲート電極直下のチャネル領域内へのイオン注入が阻害され、チャネル領域内におけるリークパスの形成を防止することができる。従って、ゲート電極のゲート幅方向の寸法を従来よりも小さくすることができ、半導体素子の縮小化および高密度化に寄与することができる。ゲート電極の両端面を被覆するレジストマスクは、他の領域へのイオン注入を阻止するための既存のレジストマスクと同一の工程において形成することができるので、新たな工程を追加することを要しない。
【００２９】
図７は、ゲート電極のアクティブ領域からの突き出し寸法Ｌ１を従来よりも短い０．２μｍとした場合において、ゲート電極のゲート幅方向における両端面をレジストマスクで被覆した場合（実線）と被覆しない場合（破線）のリーク電流の比較を行った結果を示すグラフである。本実施例の如くゲート電極の両端面をレジストで被覆してチャネル領域へのイオン注入を阻止することにより、リーク電流が大幅に減少していることが理解できる。
【符号の説明】
【００３０】
２ ｎ−ＭＯＳ形成領域
３ ｐ−ＭＯＳ形成領域
１０ 半導体基板
３４ｎ ３４ｐ ゲート電極
３６ｎ ３６ｐ サイドウォール
４２ｎ ４２ｐ 低濃度不純物層
４４ｎ ４４ｐ 高濃度不純物層
６１〜６４ レジストマスク
７１ ７２ レジストマスク
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体素子のサイズを縮小していくことは、単位面積当たりにより多くの回路の集積を可能にするだけでなく、より低電圧、低電流で半導体素子を駆動できるようになり、消費電力を抑制することが可能となる。しかしながら、半導体素子のサイズを縮小していくと長チャネル時の近似からデバイスの特性がずれてくる。具体的には、しきい値電圧の変化、ソース、ドレイン耐圧の低下、弱反転状態におけるソース−ドレイン間のリーク電流の増加などが挙げられる。これらの現象を総称して短チャネル効果と呼ぶ。短チャンネル効果を防止する手法としてＬＤＤ構造がある。ＬＤＤ構造は、高不純物濃度のドレイン領域およびソース領域とチャネル領域との間に低不純物濃度の領域を挿入した構造である。ＬＤＤ構造をとることより、ドレインおよびソース端近傍の電界が緩和され耐圧が向上する。
【０００３】
特許文献１には、高不純物濃度のドレイン領域およびソース領域とチャネル領域の間にゲート電極とオーバーラップするように設けられた低濃度不純物層および高濃度不純物層を有する半導体装置およびその製造方法が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１２８７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＬＤＤ構造を有するＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）において、ゲート電極とオーバーラップするように低濃度不純物層を形成する場合、基板に対して例えば４５°の傾斜角でイオン注入が行われる。
【０００６】
図１（ａ）は、一般的なＭＯＳＦＥＴ１００の上面図である。ＭＯＳＦＥＴ１００は、高濃度不純物層４４、低濃度不純物層４２およびチャネル領域４６を含むアクティブ領域４０と、アクティブ領域４０の周囲に延在する素子分離膜２０と、アクティブ領域４０を跨ぐように伸長するゲート電極３４と、を有している。低濃度不純物層４２をゲート電極３４にオーバーラップさせる場合、イオン注入方向が図１に示すゲート長方向（すなわち、ドレイン、ゲート、ソースが並ぶ方向）に沿ったＡ方向成分およびＢ方向成分を持つような注入方向でイオン注入が行われる。ここで、ＭＯＳＦＥＴ１００とはゲート長方向が異なる他のＭＯＳＦＥＴが他の領域に存在する場合、Ｃ方向成分およびＤ方向成分を有する注入方向で更にイオン注入が行われることとなる。この場合において、ゲート長方向と直交する方向におけるゲート電極３４のアクティブ領域４０からの突き出し寸法Ｌ１が小さいと、図１（ｂ）および図１（ｃ）に示すように、注入されたイオンがゲート電極３４および素子分離膜２０を突き抜けてチャネル領域４６内に侵入してリークパスが形成される場合がある。これを防止するためには、ゲート電極３４の突き出し寸法Ｌ１を大きくしてイオンの侵入を阻止する必要がある。しかしながら、ゲート電極３４の突き出し寸法Ｌ１を大きくすると素子サイズが大きくなり、半導体装置の高密度化および小型化の要求を満足することができない。
【０００７】
図２は、ゲート電極の突き出し寸法Ｌ１を０．２μｍ（破線）および０．４μｍ（実線）とした場合のリーク電流を比較した結果を示すグラフである。図２において横軸はゲート電圧、縦軸はドレイン電流を示している。ゲート電極の突き出し寸法Ｌ１を０．２μｍとした場合、リーク電流が大幅に増大しており、突き出し寸法Ｌ１を０．４μｍと大きくすることでこれを回避できることが理解できる。
【０００８】
本発明はかかる点に鑑みてなされたものであり、基板に対して斜め方向からイオン注入を行う工程を含む半導体装置の製造方法において、ゲート電極サイズの縮小化とリーク電流特性の改善を両立することができる製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、半導体基板の表面にゲート電極を形成する工程と、前記ゲート電極のゲート長方向と交差するゲート幅方向における両端面を被覆するレジストマスクを形成する工程と、前記半導体基板に前記ゲート長方向成分および前記ゲート幅方向成分を有する注入方向で不純物イオンを注入して前記半導体基板の表面の前記ゲート電極を挟む両側に前記ゲート電極とオーバーラップした低濃度不純物層を形成する工程と、前記ゲート電極の側面を覆うサイドウォールを形成する工程と、前記ゲート電極および前記サイドウォールをマスクとして不純物イオンを注入して前記半導体基板の表面の前記ゲート電極を挟む両側に前記ゲート電極から離間した高濃度不純物層を形成する工程と、を含むことを特徴としている。
【００１０】
また、本発明の半導体装置の製造方法は、ゲート長方向が互いに異なる複数の半導体素子を含む半導体装置の製造方法であって、半導体基板の表面に前記複数の半導体素子の各々に対応した複数のゲート電極を形成する工程と、前記複数のゲート電極の各々のゲート長方向と交差するゲート幅方向における両端面を被覆するレジストマスクを形成する工程と、前記半導体基板に前記ゲート長方向成分および前記ゲート幅方向成分を有する注入方向で不純物イオンを注入して前記半導体基板の表面の前記複数のゲート電極の各々を挟む両側に前記複数のゲート電極の各々とオーバーラップした低濃度不純物層を形成する工程と、前記複数のゲート電極の各々の側面を覆うサイドウォールを形成する工程と、前記複数のゲート電極および前記サイドウォールをマスクとして不純物イオンを注入して前記半導体基板の表面の前記複数のゲート電極の各々を挟む両側に前記複数のゲート電極から離間した高濃度不純物層を形成する工程と、を含むことを特徴としている。
【発明の効果】
【００１１】
本発明の半導体装置の製造方法によれば、低濃度不純物層を形成する際にゲート長方向と交差するゲート幅方向成分をもつ傾斜角でイオン注入が行われる場合でも、ゲート電極のゲート幅方向における両端面がレジストマスクで被覆されるので、ゲート電極直下のチャネル領域内へのイオン注入が阻害され、チャネル領域内におけるリークパスの形成を防止することができる。これによりゲート電極サイズの縮小化とリーク電流特性の改善を両立を達成することができる。
【図面の簡単な説明】
【００１２】
【図１】図１（ａ）および図１（ｂ）はＭＯＳＦＥＴの構造を示す上面図である。図１（ｃ）は図１（ｂ）の１ｃ−１ｃ線に沿った断面図である。
【図２】ＭＯＳＦＥＴのリーク電流特性を示すグラフである。
【図３】本発明の実施例に係るＣＭＯＳ型ＩＣの製造工程を示す断面図である。
【図４】本発明の実施例に係るＣＭＯＳ型ＩＣの製造工程を示す断面図である。
【図５】図５（ａ）はｎ−ＭＯＳ形成領域に低濃度不純物層を形成する工程におけるＣＭＯＳ型ＩＣの上面図である。図５（ｂ）および図５（ｃ）はそれぞれ、図５（ａ）における５ｂ−５ｂ線および５ｃ−５ｃ線に沿った断面図である。
【図６】図６（ａ）はｎ−ＭＯＳ形成領域に低濃度不純物層を形成する工程におけるＣＭＯＳ型ＩＣの上面図である。図６（ｂ）および図６（ｃ）はそれぞれ、図６（ａ）における５ｂ−５ｂ線および５ｃ−５ｃ線に沿った断面図である。
【図７】ＭＯＳＦＥＴのリーク電流特性を示すグラフである。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。以下において、互いに隣接するｎ−ＭＯＳ形成領域２およびｐ−ＭＯＳ形成領域３にそれぞれｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴを形成する場合を例に説明する。図３（ａ）〜（ｅ）および図４（ａ）〜（ｄ）は、本発明の実施例に係るＣＭＯＳ型ＩＣの製造方法におけるプロセスステップ毎の断面図である。
【００１４】
ｐ型のシリコン基板１０を用意し、これを酸溶液で洗浄し、超純水でリンスした後、遠心乾燥機で乾燥させる（図３（ａ））。
【００１５】
次に、シリコン基板１０のｎ−ＭＯＳ形成領域２の表面を覆うようにレジストマスクを形成した後、シリコン基板１０のレジストで覆われていない露出面にリンイオンを注入してｐ−ＭＯＳ形成領域３にｎ−ウェル１２を形成する（図３（ｂ））。
【００１６】
次に、ｎ−ＭＯＳ形成領域２とｐ−ＭＯＳ形成領域３とを電気的に分離するための素子分離膜２０を形成する。素子分離膜２０は例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（local oxidation of silicon）法により形成することができる。ＳＴＩ法の場合、シリコン基板１０の素子分離領域に反応性イオンエッチング（ＲＩＥ：reactive ion etching）により溝を形成し、化学気相成長法（ＣＶＤ：Chemical Vapor Deposition）等によりこの溝にＳｉＯ２を埋め込む。その後，化学機械平坦化法（ＣＭＰ：Chemical Mechanical Polishing）によりＳｉＯ２を平坦化する（図３（ｃ））。
【００１７】
次に、熱酸化法によりシリコン基板１０の表面にＳｉＯ２からなるゲート酸化膜３２を形成する。続いて、シラン（ＳｉＨ４）ガスを窒素（Ｎ２）ガス雰囲気中で熱分解させ、ゲート酸化膜３２上にゲート電極３４ｎ、３４ｐを構成する多結晶シリコン膜３４を形成する。尚、多結晶シリコン膜３４の電気抵抗を下げるためにリン（Ｐ）等の不純物を添加してもよい（図３（ｄ））。
【００１８】
次に、多結晶シリコン膜３４にパターニングを施してｎ−ＭＯＳ形成領域２およびｐ−ＭＯＳ形成領域３にそれぞれゲート電極３４ｎおよび３４ｐを形成する。続いてゲート電極３４ｎおよび３４ｐをマスクにしてゲート酸化膜３２を部分的に除去する（図３（ｅ））。
【００１９】
次に、ｎ−ＭＯＳ形成領域２に低濃度不純物層４２ｎを形成する（図４（ａ））。ここで、図５（ａ）は、図４（ａ）に対応するｎ−ＭＯＳ形成領域２およびｐ−ＭＯＳ形成領域３の上面図、図５（ｂ）および図５（ｃ）は、それぞれ図５（ａ）における５ｂ−５ｂ線および５ｃ−５ｃ線に沿った断面図である。ｎ−ＭＯＳ形成領域２に低濃度不純物層４２ｎを形成するためのイオン注入を行う前にレジストマスク６１および７１を形成する。レジストマスク６１は、ｐ−ＭＯＳ形成領域３へのイオン注入を阻止するためのマスクである。レジストマスク６１は、シリコン基板１０のｐ−ＭＯＳ形成領域３の表面を覆い且つｎ−ＭＯＳ形成領域２において開口部６１ａを有する。レジストマスク７１は、開口部６１ａ内において露出しているゲート電極３４ｎの上面の一部と、ゲート電極３４ｎのゲート長方向と直交する方向（以下ゲート幅方向と称する）における端面ａおよびｂを被覆している。ゲート電極３４ｎのアクティブ領域４０ｎからの突き出し寸法Ｌ１は、例えば０．２μｍであり、ゲート電極３４ｎの端面ａおよびｂを被覆するレジストマスク７１の被覆厚Ｌ２は例えば０．３μｍである。レジストマスク６１とレジストマスク７１は、同一の材料を用いて形成することができ、同一の露光・現像処理を経て一括処理にて形成することができる。すなわち、ゲート電極３４ｎの端面を被覆するレジスト７１を形成するための工程を新たに追加することを要しない。
【００２０】
レジストマスク６１および７１を形成した後、シリコン基板１０の表面にドーズ量２．０×１０１３atom/cm2、注入エネルギー１６０ｋｅｖにてリンイオン（３１Ｐ＋）を注入して、ゲート電極３４ｎを挟む両側にｎ型の低濃度不純物層４２ｎを形成する。イオン注入は、注入方向がゲート長方向に沿ったＡ方向成分およびＢ方向成分を持つように注入角度４５°で行われる。低濃度不純物層４２ｎは、自己整合的にゲート電極３４ｎとオーバーラップするように（ゲート電極直下領域に侵入する部分を有するように）アクティブ領域４０ｎ内に形成される。
【００２１】
ここで、図示しない他のｎ−ＭＯＳ形成領域にゲート長方向が異なったｎ型ＭＯＳＦＥＴを更に形成する場合、本工程において、ゲート幅方向に沿ったＣ方向成分およびＤ方向成分を持つ注入方向（傾斜角）でイオン注入が行われることとなる。ゲート電極３４ｎの端面ａおよびｂは所定の被覆厚を有するレジスト７１により被覆されているので、ゲート幅方向成分を持つイオン注入が行われた場合でもゲート電極３４ｎの直下のチャネル領域内へのイオン注入が阻止される。従って、チャネル領域内においてリークパスが形成されることはない。このように、ゲート電極３４ｎのゲート幅方向における端面ａおよびｂをレジスト７１で被覆することにより、ゲート電極の突き出し寸法Ｌ１を長くした場合と同様の効果を得ることができる。尚、レジスト７１のゲート電極３４ｎの両端面を被覆する被覆厚は、ゲート電極直下へのイオン注入を阻止し得る厚さに設定され、ゲート電極３４ｎの突き出し寸法Ｌ１やイオン注入条件等に応じて適宜変更することが可能である。
【００２２】
次に、ｐ−ＭＯＳ形成領域３に同様の手順で低濃度不純物層４２ｐを形成する（図４（ｂ））。ここで、図６（ａ）は、図４（ｂ）に対応するｎ−ＭＯＳ形成領域２およびｐ−ＭＯＳ形成領域３の上面図、図６（ｂ）および図６（ｃ）は、それぞれ図６（ａ）における５ｂ−５ｂ線および５ｃ−５ｃ線に沿った断面図である。ｐ−ＭＯＳ形成領域３に低濃度不純物層４２ｐを形成するためのイオン注入を行う前にレジストマスク６２および７２を形成する。レジストマスク６２は、ｎ−ＭＯＳ形成領域２へのイオン注入を阻止するためのマスクである。レジストマスク６２は、シリコン基板１０のｎ−ＭＯＳ形成領域２の表面を覆い且つｐ−ＭＯＳ形成領域３において開口部６２ａを有する。レジストマスク７２は、開口部６２ａ内において露出しているゲート電極３４ｐの上面の一部と、ゲート電極３４ｐのゲート幅方向における端面ａおよびｂを被覆している。ゲート電極３４ｐのアクティブ領域４０ｐからの突き出し寸法Ｌ１は、例えば０．２μｍであり、ゲート電極３４ｎの端面ａおよびｂを被覆するゲート幅方向におけるレジストマスク７２の被覆厚Ｌ２は例えば０．３μｍである。レジストマスク６２とレジストマスク７２は、同一の材料を用いて形成することができ、同一の露光・現像処理を経て一括処理にて形成される。すなわち、ゲート電極３４ｐの端面を被覆するレジスト７２を形成するためにプロセスを追加することを要しない。
【００２３】
レジストマスク６２および７２を形成した後、シリコン基板１０のｐ表面にボロンイオン（１１Ｂ＋）を注入して、ゲート電極３４ｎを挟む両側にｎ型の低濃度不純物層４２ｐを形成する。イオン注入は、ゲート長方向に沿ったＡ方向成分およびＢ方向成分を持つように注入角度４５°で行われる。低濃度不純物層４２ｎは、自己整合的にゲート電極３４ｐとオーバーラップするように（ゲート電極直下領域に侵入する部分を有するように）アクティブ領域４０ｐ内に形成される。
【００２４】
ここで、図示しない他のｐ−ＭＯＳ形成領域にゲート長方向が異なったｐ型ＭＯＳＦＥＴを更に形成する場合、本工程において、ゲート幅方向に沿ったＣ方向成分およびＤ方向成分を持つ注入方向（傾斜角）でイオン注入が行われることとなる。ゲート電極３４ｐの端面ａおよびｂは所定の厚さを有するレジスト７２により被覆されているので、Ｃ方向成分およびＤ方向成分を持つイオン注入が行われた場合でも、チャネル領域内へのイオン注入が阻害され、チャネル領域内にリークパスが形成されることはない。このように、ゲート電極３４ｐの端面ａおよびｂをレジスト７２で被覆することにより、ゲート電極の突き出し寸法Ｌ１を長くした場合と同様の効果を得ることができる。
【００２５】
次に、レジスト６２および７２を除去した後、ＣＶＤ法等を用いてゲート電極３４ｎおよび３４ｐを埋設するようにシリコン基板１０の表面にＳｉＯ２等からなる絶縁膜を形成する。続いて反応性イオンエッチングによりこの絶縁膜をエッチバックしてゲート電極３４ｎおよび３４ｐの側面にそれぞれサイドウォール３６ｎ、３６ｐを形成する。
【００２６】
次に、ｐ−ＭＯＳ形成領域３を覆うように、シリコン基板１０の表面にレジスト６３を形成する。次に、シリコン基板１０の表面にドーズ量５．０×１０１５atom/cm2、注入エネルギー５０ｋｅｖにて砒素イオン（７５Ａｓ＋）を注入して、ゲート電極３４ｎを挟む両側にドレインおよびソースに対応するｎ型の高濃度不純物層４４ｎを形成する。イオン注入は注入角度０°で行われる。ゲート電極３４ｎおよびサイドウォール３６ｎがマスクとして機能して高濃度不純物層４４ｎは、低濃度不純物層４２ｎ内においてゲート電極３４ｎおよびチャネル領域から離間した位置に形成される。すなわち、高濃度不純物層４４ｎとチャネル領域４６ｎとの間に低濃度不純物層４２ｎが介在するＬＤＤ構造が形成される（図４（ｃ））。
【００２７】
次に、ｎ−ＭＯＳ形成領域２を覆うように、シリコン基板１０の表面にレジスト６４を形成する。次に、シリコン基板１０の表面にボロンイオン（１１Ｂ＋）を注入して、ゲート電極３４ｐを挟む両側にドレインおよびソースに対応するｐ型の高濃度不純物層４４ｐを形成する。イオン注入は注入角度０°で行われる。ゲート電極３４ｐおよびサイドウォール３６ｐがマスクとして機能して高濃度不純物層４４ｐは、低濃度不純物層４２ｐ内においてゲート電極３４ｐおよびチャネル領域４６ｐから離間した位置に形成される。すなわち、高濃度不純物層４４ｐとチャネル領域４６ｐとの間に低濃度不純物層４２ｐが介在するＬＤＤ構造が形成される（図４（ｄ））。その後、公知の配線工程を経てＣＭＯＳ型ＩＣが完成する。
【００２８】
以上の説明から明らかなように、本実施例に係る製造方法によれば、低濃度不純物層を形成する際にゲート長方向と直交するゲート幅方向成分をもつ傾斜角でイオン注入が行われる場合でも、当該イオン注入の前にゲート電極のゲート幅方向における両端面がレジストマスクで被覆されるので、ゲート電極直下のチャネル領域内へのイオン注入が阻害され、チャネル領域内におけるリークパスの形成を防止することができる。従って、ゲート電極のゲート幅方向の寸法を従来よりも小さくすることができ、半導体素子の縮小化および高密度化に寄与することができる。ゲート電極の両端面を被覆するレジストマスクは、他の領域へのイオン注入を阻止するための既存のレジストマスクと同一の工程において形成することができるので、新たな工程を追加することを要しない。
【００２９】
図７は、ゲート電極のアクティブ領域からの突き出し寸法Ｌ１を従来よりも短い０．２μｍとした場合において、ゲート電極のゲート幅方向における両端面をレジストマスクで被覆した場合（実線）と被覆しない場合（破線）のリーク電流の比較を行った結果を示すグラフである。本実施例の如くゲート電極の両端面をレジストで被覆してチャネル領域へのイオン注入を阻止することにより、リーク電流が大幅に減少していることが理解できる。
【符号の説明】
【００３０】
２ ｎ−ＭＯＳ形成領域
３ ｐ−ＭＯＳ形成領域
１０ 半導体基板
３４ｎ ３４ｐ ゲート電極
３６ｎ ３６ｐ サイドウォール
４２ｎ ４２ｐ 低濃度不純物層
４４ｎ ４４ｐ 高濃度不純物層
６１〜６４ レジストマスク
７１ ７２ レジストマスク
【特許請求の範囲】
【請求項１】
半導体基板の表面にゲート電極を形成する工程と、
前記ゲート電極のゲート長方向と交差するゲート幅方向における両端面を被覆するレジストマスクを形成する工程と、
前記半導体基板に前記ゲート長方向成分および前記ゲート幅方向成分を有する注入方向で不純物イオンを注入して前記半導体基板の表面の前記ゲート電極を挟む両側に前記ゲート電極とオーバーラップした低濃度不純物層を形成する工程と、
前記ゲート電極の側面を覆うサイドウォールを形成する工程と、
前記ゲート電極および前記サイドウォールをマスクとして不純物イオンを注入して前記半導体基板の表面の前記ゲート電極を挟む両側に前記ゲート電極から離間した高濃度不純物層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記レジストマスクは、前記低濃度不純物層を形成する工程において前記ゲート幅方向成分を有する注入方向で注入される不純物イオンの前記ゲート電極の直下への侵入を阻止し得る被覆厚を有することを特徴とする請求項１に記載の製造方法。
【請求項３】
ゲート長方向が互いに異なる複数の半導体素子を含む半導体装置の製造方法であって、
半導体基板の表面に前記複数の半導体素子の各々に対応した複数のゲート電極を形成する工程と、
前記複数のゲート電極の各々のゲート長方向と交差するゲート幅方向における両端面を被覆するレジストマスクを形成する工程と、
前記半導体基板に前記ゲート長方向成分および前記ゲート幅方向成分を有する注入方向で不純物イオンを注入して前記半導体基板の表面の前記複数のゲート電極の各々を挟む両側に前記複数のゲート電極の各々とオーバーラップした低濃度不純物層を形成する工程と、
前記複数のゲート電極の各々の側面を覆うサイドウォールを形成する工程と、
前記複数のゲート電極および前記サイドウォールをマスクとして不純物イオンを注入して前記半導体基板の表面の前記複数のゲート電極の各々を挟む両側に前記複数のゲート電極から離間した高濃度不純物層を形成する工程と、を含むことを特徴とする製造方法。
【請求項４】
前記半導体装置は、ｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴを前記半導体素子として含み、
前記低濃度不純物層を形成する工程は、前記ｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴのいずれか一方を被覆するレジストマスクを形成する工程を含み、
前記ゲート電極の各々の両端面を被覆するレジストマスクは、前記ｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴのいずれか一方を被覆するレジストマスクと同一の工程において形成されることを特徴とする請求項３に記載の製造方法。
【請求項１】
半導体基板の表面にゲート電極を形成する工程と、
前記ゲート電極のゲート長方向と交差するゲート幅方向における両端面を被覆するレジストマスクを形成する工程と、
前記半導体基板に前記ゲート長方向成分および前記ゲート幅方向成分を有する注入方向で不純物イオンを注入して前記半導体基板の表面の前記ゲート電極を挟む両側に前記ゲート電極とオーバーラップした低濃度不純物層を形成する工程と、
前記ゲート電極の側面を覆うサイドウォールを形成する工程と、
前記ゲート電極および前記サイドウォールをマスクとして不純物イオンを注入して前記半導体基板の表面の前記ゲート電極を挟む両側に前記ゲート電極から離間した高濃度不純物層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記レジストマスクは、前記低濃度不純物層を形成する工程において前記ゲート幅方向成分を有する注入方向で注入される不純物イオンの前記ゲート電極の直下への侵入を阻止し得る被覆厚を有することを特徴とする請求項１に記載の製造方法。
【請求項３】
ゲート長方向が互いに異なる複数の半導体素子を含む半導体装置の製造方法であって、
半導体基板の表面に前記複数の半導体素子の各々に対応した複数のゲート電極を形成する工程と、
前記複数のゲート電極の各々のゲート長方向と交差するゲート幅方向における両端面を被覆するレジストマスクを形成する工程と、
前記半導体基板に前記ゲート長方向成分および前記ゲート幅方向成分を有する注入方向で不純物イオンを注入して前記半導体基板の表面の前記複数のゲート電極の各々を挟む両側に前記複数のゲート電極の各々とオーバーラップした低濃度不純物層を形成する工程と、
前記複数のゲート電極の各々の側面を覆うサイドウォールを形成する工程と、
前記複数のゲート電極および前記サイドウォールをマスクとして不純物イオンを注入して前記半導体基板の表面の前記複数のゲート電極の各々を挟む両側に前記複数のゲート電極から離間した高濃度不純物層を形成する工程と、を含むことを特徴とする製造方法。
【請求項４】
前記半導体装置は、ｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴを前記半導体素子として含み、
前記低濃度不純物層を形成する工程は、前記ｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴのいずれか一方を被覆するレジストマスクを形成する工程を含み、
前記ゲート電極の各々の両端面を被覆するレジストマスクは、前記ｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴのいずれか一方を被覆するレジストマスクと同一の工程において形成されることを特徴とする請求項３に記載の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１１４３３２（Ｐ２０１２−１１４３３２Ａ）
【公開日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【出願番号】特願２０１０−２６３４８６（Ｐ２０１０−２６３４８６）
【出願日】平成２２年１１月２６日（２０１０．１１．２６）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【出願日】平成２２年１１月２６日（２０１０．１１．２６）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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