【課題】耐電圧、耐熱性、耐放射線性、及び高速性が優れ、かつ、チャネル領域を短くでき、素子の応答性が高いダイヤモンド半導体素子を高精度で製造できる半導体素子の製造方法を提供する。
【解決手段】第１のダイヤモンド半導体領域１の表面上に、絶縁膜２と多層金属電極層３と犠牲層４とを積層し、犠牲層４上に、局所的にレジスト５をパターン形成する。多層金属電極層３の最上層は、Ｐｔ又はＰｔ合金により形成する。そして、レジスト５をマスクとして第１の犠牲層、多層金属電極層及び絶縁膜をエッチングした後、レジスト５を除去して、第１のダイヤモンド半導体領域１上に絶縁膜２と金属電極層３と第１の犠牲層４との積層体をパターン形成する。その後、第１のダイヤモンド半導体領域１上に、不純物の高濃度ドープ層７を形成する。その後、犠牲層４をエッチング除去し、高濃度ドープ層７上に金属電極８を形成する。 （もっと読む）

【課題】シリサイドプロセス前にイオン注入を行う半導体装置であって、より確実にＭＩＳＦＥＴにおけるリーク電流の抑制が図れるものを実現する。
【解決手段】マスク層ＲＭによりＰチャネル型ＭＩＳＦＥＴを覆いつつ、Ｎチャネル型ＭＩＳＦＥＴのＮ型ソース領域およびＮ型ドレイン領域に、イオン（F,Si,C,Ge,Ne,Ar,Krのうち少なくとも一種類を含む）を注入する。その後、Ｎチャネル型ＭＩＳＦＥＴおよびＰチャネル型ＭＩＳＦＥＴの各ゲート電極、ソース領域およびドレイン領域にシリサイド化（Ni,Ti,Co,Pd,Pt,Erのうち少なくとも一種類を含む）を行う。これにより、Ｐチャネル型ＭＩＳＦＥＴにおいてドレイン−ボディ間オフリーク電流を劣化させること無く、Ｎチャネル型ＭＩＳＦＥＴにおいてドレイン−ボディ間オフリーク電流（基板リーク電流）の抑制が図れる。 （もっと読む）

【課題】ゲート電極の不純物分布のバラツキを抑え、ＳＴＩエッジ部分への電界集中をより効果的に制御でき、実効チャネル幅が狭くなることを抑制できる半導体装置およびその製造方法を提供する。
【解決手段】Ｐ型のシリコン基板１０の一主面１１に、トレンチ２２と絶縁物２４とを有する素子分離領域２５と、素子分離領域２５に囲まれた素子領域１２であって、シリコン基板１０の側面上部１７が、トレンチ２５に露出した素子領域１２を形成し、ゲート絶縁膜４０をシリコン基板１０の上面１４から側面上部１７に延在して形成し、Ｎ^＋型ポリシリコン３２とＮ^＋型ポリシリコン３２の両側のＰ^＋型ポリシリコン３４と、Ｐ^＋型ポリシリコン３４の下側の側面上部１７に沿って設けられたＮ^＋型ポリシリコン３６とを有するゲート電極３０を形成する。 （もっと読む）

【課題】半導体装置の信頼性を向上する。
【解決手段】メモリセルＭＣは、半導体基板１の主面上のゲート絶縁膜５を介して設けられたコントロールゲート電極ＣＧと、コントロールゲート電極ＣＧの側面および半導体基板１の主面に沿って設けられたＯＮＯ膜９と、ＯＮＯ膜９を介してコントロールゲート電極ＣＧの側面および半導体基板１の主面上に設けられたメモリゲート電極ＭＧとを有する。コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの上部には、シリサイド膜１５およびシリサイド膜１５の表面の酸化によって形成された絶縁膜５１が設けられている。 （もっと読む）

【課題】従来の電界効果型トランジスタでは、ソース領域およびドレイン領域に形成する高濃度不純物のイオン注入工程により半導体基板表面がアモルファス化されるため、低濃度不純物拡散領域と高濃度不純物拡散領域との境界部において、活性化熱処理により結晶欠陥を誘発し、電界効果型トランジスタの信頼性を低下させる問題があった。
【解決手段】本発明の電界効果型トランジスタは、ソース領域およびドレイン領域を構成する部分の上部に高濃度不純物を含有する導電性膜を設ける。高濃度不純物のイオン注入を行う必要がないことから、この領域の半導体基板表面がアモルファス化することがない。これにより、低濃度不純物拡散領域と高濃度不純物拡散領域との境界部において、再結晶化による結晶欠陥の発生を防ぐことができる。 （もっと読む）

【課題】バリアメタルの膜厚を抑制しながらメタルゲートの拡散性材料が高誘電率誘電体に拡散することを防ぐ。
【解決手段】半導体装置がゲート積層体構造を含む。ゲート積層体構造は、半導体基板５の上に形成された界面層４と、界面層４の上に形成された高誘電率誘電体３と、拡散性材料と不純物金属を含み、高誘電率誘電体の上方に形成されたシリサイドゲート１と、拡散性材料に対するバリア効果を持ち、高誘電率誘電体３とシリサイドゲート１の間に形成されたバリアメタル２とを備えている。不純物金属は、シリサイドゲート１の拡散性材料が高誘電率誘電体に導入されることを防ぐことができるような、拡散性材料に対するバリア効果を有している。 （もっと読む）

【課題】オン動作時には電子移動の抵抗が低く、かつオフ動作時にはゲート電極と２次元電子ガスとのゲートリーク電流が発生しにくいＩＩＩ族窒化物系へテロ電界効果トランジスタを提供する。
【解決手段】本発明のＩＩＩ族窒化物系へテロ電界効果トランジスタは、基板と、該基板の上に設けられるキャリア走行層と、該キャリア走行層上に、ヘテロ界面を形成するように設けられる障壁層と、該障壁層上の一部からキャリア走行層の内部まで掘り込まれたリセス構造と、該リセス構造上に設けられる絶縁層と、該絶縁層上に設けられるゲート電極とを含み、キャリア走行層および障壁層はいずれも、ＩＩＩ族窒化物半導体からなり、絶縁層は、リセス構造の側面上に形成される側面絶縁層と、リセス構造の底面上に形成される底面絶縁層とからなり、側面絶縁層の厚みは、前記底面絶縁層の厚みよりも厚いことを特徴とする。 （もっと読む）

【課題】パワーＭＯＳトランジスタのサイズの縮小を図り、ソース・ドレイン間絶縁破壊電圧の低下を防止する。
【解決手段】Ｐ＋型コンタクト層１７をＮ＋型ソース層１８の底面の直下のＰ型ベース層１３内に埋め込んで形成する。これによりＰ型ベース層１３の表面にＮ＋型ソース層１８と並列にＰ＋型コンタクト層１７を形成する必要がなくなりＮ＋型ソース層１８の幅を狭くできる。また、Ｎ＋型ソース層１８の底面の直下のＰ型ベース層１３内にＰ＋型コンタクト層１７を形成するため、従来に比して、Ｐ＋型コンタクト層１７のＮ＋ソース層１８に対する面積占有率を大きくできる。この結果、ＮＰＮ寄生トランジスタがオンすることを妨げる事ができる。 （もっと読む）

【課題】チャネル領域に応力を印加しつつ、基板やソース／ドレイン領域においてリーク電流の発生が効果的に抑制された半導体装置を提供する。
【解決手段】半導体装置は、第１導電型の不純物を含み、素子形成領域１７０を有する半導体基板１０１と、素子形成領域１７０上にゲート絶縁膜１３２を挟んで形成されたゲート電極１２５と、ゲート電極１２５の両側方に形成され、第２導電型の不純物を含むソース／ドレイン領域１５０とを備える。素子形成領域１７０のうちゲート電極の両側方に位置する領域には、半導体基板１０１の主面に対して傾いた半導体単結晶のファセット面を露出させる側壁を有し、コーナー部が丸められたリセス１３０が形成されており、ソース／ドレイン領域１５０は、リセス１３０に埋め込まれたシリコン混晶で構成されている。 （もっと読む）

【課題】nチャネルおよびp型チャネルトランジスタに用いられる層構造を提供する。
【解決手段】nチャネルトランジスタを製作するのに用いる層構造を含む。層構造は、伝導帯底E_C1を有する第１の半導体層、離散正孔準位H₀を有する第２の半導体層、第１と第２の半導体層との間に配置された広バンドギャップ半導体バリア層、第１の半導体層の上方に配置されたゲート誘電体層、およびゲート誘電体層の上方に配置されたゲート金属層を含み、離散正孔準位H₀は、伝導帯底E_C1の下方に位置され、ゲート金属層にゼロバイアスが供給される。 （もっと読む）

【課題】ＩＧＢＴのＥＳＤ耐性を高くしつつ、ＩＧＢＴのバイポーラトランジスタを確実に動作させる。
【解決手段】シンカー層１１５は第１導電型ウェル１０２に接しており、かつ第１導電型コレクタ層１０８及び第２導電型ドリフト層１０４から離れている。シンカー層１１５の表層には、第２導電型拡散層（第２の第２導電型高濃度拡散層）１１６が形成されている。第２導電型拡散層１１６はシンカー層１１５より不純物濃度が高い。第２導電型拡散層１１６と第１導電型コレクタ層１０８は、素子分離絶縁膜１６を介して互いに分離している。 （もっと読む）

【課題】低抵抗で、かつ接合リーク電流の少ないＣｏシリサイド層を形成することのできるサリサイドプロセスを提供する。
【解決手段】Ｃｏ純度が９９．９９％以上で、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下、より好ましくはＣｏ純度が９９．９９９％の高純度Ｃｏターゲットを用いたスパッタリング法によってウエハの主面上に堆積したＣｏ膜をシリサイド化することにより、ＭＯＳＦＥＴのゲート電極（８ｎ、８ｐ）、ソース、ドレイン（ｐ^＋型半導体領域１３、ｎ^＋型半導体領域１４）の表面に低抵抗で接合リーク電流の少ないＣｏＳｉ_２層（１６ｂ）を形成する。 （もっと読む）

【課題】チャネル層半導体として用いるInN系半導体において、高濃度の残留背景電子が存在していても、ピンチオフ特性が得られ、InN系半導体の優れた電子輸送特性（高い電子移動度および高い飽和電子速度）が活用可能となる、窒化物半導体を用いた導体装置およびその作製法を提供すること。
【解決手段】ソース電極１にオーミック接触する障壁層半導体とオーミック領域チャネル層半導体とから形成されるソース側へテロ接合構造、および、ドレイン電極３にオーミック接触する障壁層半導体とオーミック領域チャネル層半導体とから形成されるドレイン側へテロ接合構造が形成され、それぞれのへテロ接合構造が、InN系チャネル層半導体(#)と接し、それぞれのへテロ接合構造において、ヘテロ接合界面近傍のみに伝導電子が局在し、ヘテロ接合界面の垂直方向位置が、InN系チャネル層半導体(#)の層内位置に存在することを特徴とする半導体装置を構成する。 （もっと読む）

【課題】シリサイド層とシリコンの界面抵抗を低く保ちつつ、シリサイド層からの金属元素の拡散を抑制し、リーク電流および寄生抵抗を小さくする。
【解決手段】半導体装置１００は、基板１（半導体層）と、基板１に接して形成され、基板１とは逆導電型の半導体電極１０と、半導体電極１０上に半導体電極１０に接して形成されたシリサイド層１４と、ゲッタリング層１２内部において、基板１と半導体電極１０との接合およびシリサイド層１４からそれぞれ離れて形成され、シリサイド層１４に含まれる金属元素をゲッタリングするゲッタリング層１２と、を含む。 （もっと読む）

【課題】比誘電率が高くリーク電流の少ない絶縁膜を提供する。
【解決手段】基板と、前記基板上に形成されたソース電極、ドレイン電極、及びゲート電極と、前記ゲート電極に所定の電圧を印加することによりソース電極とドレイン電極との間にチャネルが形成される半導体層を有し、前記ゲート電極と前記半導体層の間にゲート絶縁層と、を備え、前記ゲート絶縁層は、アルカリ土類金属の中から選ばれた１または２種類以上の元素と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドの中から選ばれた１または２種類以上の元素とを含むアモルファス複合金属酸化物絶縁膜により形成されていることを特徴とする電界効果型トランジスタを提供することにより上記課題を解決する。 （もっと読む）

【課題】 金属膜の酸化に起因する特性劣化を最小限に抑えることができる半導体装置の製造方法及び基板処理装置を提供する。
【解決手段】 処理容器内に基板を搬入する工程と、処理容器内に処理ガスを供給し排気して化学的蒸着法により基板上に金属膜を形成する工程と、処理容器内にアルミニウム原子を含む原料ガスと窒素原子を含むガスとを供給し排気して化学的蒸着法により金属膜上に窒化アルミニウム膜を形成する工程と、金属膜および窒化アルミニウム膜形成後の基板を処理容器内から搬出する工程と、を有し、金属膜を形成する工程と窒化アルミニウム膜を形成する工程は、処理容器内を非酸素雰囲気に保った状態で連続的に行われる。 （もっと読む）

【課題】製造コストが低減し、電界効果トランジスタの短チャネル効果が抑制された半導体装置を提供する。
【解決手段】第１導電型のソース領域と、第１導電型のドレイン領域と、が表面に選択的に形成された第２導電型のウェル領域と、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、前記ソース領域に接続された第１の主電極と、前記ドレイン領域に接続された第２の主電極と、を備え、前記ソース領域の最も曲率が高い部分または前記ドレイン領域の最も曲率が高い部分と同じ深さの前記ウェル領域の位置を基準した場合、前記ウェル領域の深さ方向の前記第２導電型の不純物濃度分布のプロファイルは、前記基準からプラスマイナス０．１５ミクロンの範囲に不純物濃度分布のピークを有することを特徴とする半導体装置が提供される。 （もっと読む）

【課題】比誘電率の低下を軽減しつつリーク電流値を低減し、スパッタ率の低下による堆積速度の減少を抑制し、かつ、面内均一性に優れた誘電体膜の製造方法を提供すること。
【解決手段】本発明の一実施形態に係る誘電体膜の製造方法は、基板上に、ＡｌとＳｉとＯを主成分とする金属酸化物である誘電体膜を形成する誘電体膜の製造方法であって、Ａｌ元素とＳｉ元素のモル比率Ｓｉ／（Ｓｉ＋Ａｌ）が０＜（Ｂ／（Ａ＋Ｂ））≦０．１であり、非晶質構造を有する金属酸化物を形成する工程と、該非晶質構造を有する金属酸化物に１０００℃以上のアニール処理を施し、結晶相を含む金属酸化物を形成する工程と、を備える。 （もっと読む）

【課題】半導体を基板とする液晶パネルは、ウェル領域があるため、漏れ光がトランジスタ部分のみでなくそこから離れた半導体基板を通過しただけで光リーク電流が流れることがある。この光リーク電流が、ガラス基板上にスイッチング素子としてのＴＦＴを配置した液晶パネルに比べて多くなるという欠点がある。
【解決手段】反射電極となる画素電極（１４）と、画素電極への電圧印加を制御するスイッチング素子とを有する画素単位が基板上にマトリックス状に配置されてなる液晶パネル用基板において、両素電極とスイッチング素子の端子電極を構成する導電層（６ａ）との間に、両者を接続するためのコンタクトホールを形成し、このコンタクトホールの形成箇所を囲む開口を有し、隣接する複数の画素電極の間の領域には開口を有さない遮光層を、画素電極と導電層との間に設けることにより、画素電極どうしの隙間から漏込む光による弊害を防ぐ。 （もっと読む）

低寄生抵抗であるチャネル歪みされたマルチゲートトランジスタとその製造方法に係る。ゲートを連結したチャネル側壁の高さがＨ_ｓｉである半導体フィンのチャネル領域の上にゲートスタックを形成されてよく、ゲートスタックに隣接する半導体フィンのソース／ドレイン領域内に、エッチングレートを制御するドーパントを注入してよい。ドーピングされたフィン領域をエッチングして、半導体フィンの、略Ｈ_ｓｉに等しい厚みを除去して、ゲートスタックの一部の下にある半導体基板の部分を露呈させるソース／ドレイン延長キャビティを形成してよい。露呈した半導体基板の上に材料を成長させて、再成長したソース／ドレイン・フィン領域を形成して、ソース／ドレイン延長キャビティを充填して、ゲートスタックからの長さを、チャネルの長さに実質的に平行な方向に離れる方向に延ばしてよい。 （もっと読む）