【課題】縦型のトランジスタにおいてゲートからシリサイドの位置を精度よく制御できるようにする。
【解決手段】柱状半導体１４の中央部には、その周囲を囲むように、ゲート絶縁膜９が形成され、さらに、ゲート絶縁膜９の周囲を囲むように、ゲート層６が形成されている。この柱状半導体１４の中央部、ゲート絶縁膜９、ゲート層６により、ＭＩＳ構造が形成されている。ゲート層６の上下には、第１絶縁膜４が形成されている。第１絶縁膜４は、柱状半導体１４にも接している。柱状半導体１４の側面には、シリサイド１８及びｎ型拡散層（不純物領域）１９が形成されている。シリサイド１８は、第１絶縁膜４によってセルフ・アラインされた位置に形成されている。 （もっと読む）

【課題】本発明はゲート構造物として高誘電率を有する物質として、高誘電率を有する物質からなるゲート絶縁膜を含む半導体装置及びその製造方法に関する。
【解決手段】半導体装置及びその製造方法において、基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含むゲート絶縁膜パターンと前記ゲート絶縁膜パターン上に形成される第１ゲート導電膜パターンを含むゲート構造物及び前記ゲート構造物と隣接する基板の表面部位に配置されており、ｎ型不純物がドーピングされたソース／ドレイン領域を含むことを特徴とする。 （もっと読む）

【課題】高耐電圧により大電流化が可能で、オン抵抗が低く高速動作が可能で、高集積化と省エネルギーが可能で、素子間分離の容易な、電気熱変換素子駆動用の半導体装置を提供する。
【解決手段】電気熱変換素子とそれに通電するためのスイッチング素子とがｐ型半導体基体１に集積化されている。スイッチング素子は、半導体基体１の表面に設けられたｎ型ウェル領域２と、それに隣接して設けられチャネル領域を提供するｐ型ベース領域６と、その表面側に設けられたｎ型ソース領域７と、ｎ型ウェル領域２の表面側に設けられたｎ型ドレイン領域８，９と、チャネル領域上にゲート絶縁膜を介して設けられたゲート電極４とを有する絶縁ゲート型電界効果トランジスタである。ベース領域６は、ドレイン領域８，９を横方向に分離するように設けられた、ウェル領域２より不純物濃度の高い半導体からなる。 （もっと読む）

【課題】半導体装置の大きさを大きくすることなく、増幅率の向上と、高耐圧化を図ることを課題とする。
【解決手段】基板上にドレイン部，ゲート部およびソース部が形成され、ゲート部は、基板上に形成されたゲート絶縁膜と、その上に形成されたゲート電極とからなり、ドレイン部は、ゲート電極の一方の端部に隣接した位置に設け、基板内部の表面近傍に形成された低濃度ドレイン領域と、より表面近傍に形成された中間濃度ドレイン領域と、基板の上の高濃度ドレイン領域とからなり、ソース部は、ゲート電極の他方の端部に隣接した位置に設け、基板内部の表面近傍に形成された低濃度ソース領域と、より表面近傍に形成された中間濃度ソース領域と、基板上の高濃度ソース領域とからなり、高濃度ソース領域は、ゲート電極の上方であって基板表面に平行な方向に延長されたアーム部を備え、アーム部の端部近傍の位置にコンタクト部を有する電極配線部を備える。 （もっと読む）

【課題】微細化が進んだ場合であっても、適切なしきい値電圧を有するｐチャネルＭＯＳＦＥＴを含む半導体装置を製造する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１０１上に、ＳｉＯ₂またはＳｉＯＮを含む第１ゲート絶縁層１０４を形成する第１ゲート絶縁層形成ステップと、第１ゲート絶縁層１０４上に、金属酸化物を含む第２ゲート絶縁層１０５を形成する第２ゲート絶縁層形成ステップと、第２ゲート絶縁層１０５上に、金属を含む第１電極１０６ａを形成する第１電極形成ステップと、形成された積層構造に、複数回のミリセカンドアニール処理を行うことで、第２ゲート絶縁層１０５および第１電極１０６ａの少なくとも一方に含まれる４族、５族または１３族の元素を、第１ゲート絶縁層１０４と第２ゲート絶縁層１０５との界面に拡散させるアニールステップとを含む。 （もっと読む）

【課題】本発明は、特性の安定したトランジスタを得ることが可能で、かつ複数の縦型トランジスタ間の特性のばらつきを抑制可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１１の表面１１ａが部分的にエッチングされて形成され、縦壁面となる第１及び第２の側面２６ａ，２６ｂを含む内面によって区画された第２の溝２６と、第２の溝２６の第１及び第２の側面２６ａ，２６ｂを覆うゲート絶縁膜３２と、ゲート絶縁膜３２上に形成され、上端面３７ａ，３８ａが半導体基板１１の表面１１ａより低い位置にある第１の導電膜３４、及び第１の導電膜３４に形成され、上端面３５ａが第１の導電膜３４の上端面３４ａより低い位置にある第２の導電膜３５よりなるゲート電極３３と、第２の溝２６内に、半導体基板１１の表面１１ａより低い位置に配置され、第２の導電膜３５の上端面３５ａを覆う第１の絶縁膜１７と、を有する。 （もっと読む）

【課題】信頼性の向上に寄与し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０にトランジスタ３６を形成する工程と、半導体基板上に、トランジスタを覆う第１のシリコン窒化膜３８を形成する工程と、第１のシリコン窒化膜にＮＨ_４Ｆラジカルを供給する工程と、ＮＨ_４Ｆラジカルを供給する工程の後、第１のシリコン窒化膜に対して熱処理を行う工程と、熱処理を行う工程の後、第１のシリコン窒化膜上に第２のシリコン窒化膜を形成する工程とを有している。 （もっと読む）

【課題】工程数が多く、煩雑になる問題を解決する半導体装置の製造方法を提供する。
【解決手段】半導体基板１に第１絶縁膜２を形成し、第１領域Ａに第１導電型の第１ウエル層３１を形成し、第１領域Ａ以外の第１絶縁膜２上に第１半導体膜３を形成し、第１ウエル層３１にトランジスタを形成し、第１半導体膜３及び第１領域Ａの第１絶縁膜２の上に、トランジスタのビットコンタクトを兼ねる第２半導体膜７を形成する工程、第２半導体膜７上に、第２領域用Ｂ１のマスク８を積層してから、第１または第２導電型ドーパントを注入して第２ウエル層３２を形成し、次いで、第２領域Ｂ１の少なくとも第２半導体膜７に、ドーパントを注入する工程、第２半導体膜７上に導電膜を積層してから、第１、第２半導体膜３，７及び導電膜を部分的にエッチングして、第１領域Ａにトランジスタのビット配線層を、第２領域Ｂ１，Ｂ２に別の配線層を形成する工程、を具備する。 （もっと読む）

【課題】良好な電気的特性を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成されたゲート絶縁膜２０と、ゲート絶縁膜上に形成されたキャップ膜２２と、キャップ膜上に形成されたシリコン酸化膜２３と、シリコン酸化膜上に形成された金属ゲート電極２４と、金属ゲート電極の両側の半導体基板内に形成されたソース／ドレイン拡散層４８とを有している。 （もっと読む）

【課題】Ｃｕ系合金配線膜と半導体層との間に通常設けられるバリアメタル層を省略しても優れた低接触抵抗を発揮し得、さらに密着性に優れた配線構造を提供する。
【解決手段】本発明の配線構造は、基板の上に、基板側から順に、半導体層と、Ｃｕ合金層とを備えた配線構造であって、前記半導体層と前記Ｃｕ合金層との間に、基板側から順に、窒素、炭素、フッ素、および酸素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ、Ｏ）層と、ＣｕおよびＳｉを含むＣｕ−Ｓｉ拡散層との積層構造を含んでおり、前記（Ｎ、Ｃ、Ｆ、Ｏ）層を構成する窒素、炭素、フッ素および酸素のいずれかの元素は前記半導体層のＳｉと結合しており、前記Ｃｕ合金層は、Ｃｕ−Ｘ合金層（第一層）と第二層とを含む積層構造である。 （もっと読む）

【課題】 高密度で、構造部寸法がより小さく、より正確な形状の半導体構造体及び電子デバイスを提供する。
【解決手段】 炭素ベース材料の上面上に配置された少なくとも一層の界面誘電体材料を含む、半導体構造体及び電子デバイスが提供される。少なくとも一層の界面誘電体材料は、炭素ベース材料のものと同じである、典型的には六方晶短距離結晶結合構造を有し、従って、少なくとも一層の界面誘電体材料が、炭素ベース材料の電子構造を変えることはない。炭素ベース材料のものと同じ短距離結晶結合構造を有する少なくとも一層の界面誘電体材料の存在により、炭素ベース材料と、誘電体材料、導電性材料、又は誘電体材料及び導電性材料の組み合わせを含む、上にある任意の材料層との間の界面結合が改善される。その結果、改善された界面結合が、炭素ベース材料を含むデバイスの形成を容易にする。 （もっと読む）

【課題】所望の実効仕事関数（例えば、高い実効仕事関数）を実現し、かつ、ＥＯＴが変化しない、またはＥＯＴの変化を低減した金属窒化膜、金属窒化膜を用いた半導体装置、および半導体装置の製造方法を提供すること。
【解決手段】本発明の一実施形態に係る金属窒化膜は、ＴｉとＡｌとＮを含有し、該金属窒化膜のＴｉとＡｌとＮのモル比率（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））が０．５３以上であり、かつ、上記金属窒化物層のＴｉとＡｌとＮのモル比率（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））が０．３２以下であり、かつ上記金属窒化物層のＴｉとＡｌとＮのモル比率（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））が０．１５以下である。 （もっと読む）

【課題】不純物イオン注入時に形成されたフレンケル型結晶欠陥を終端させ、ボロンの増速拡散を抑制することで、逆短チャンネル効果を改善した半導体装置の製造方法を提供する。
【解決手段】ＭＯＳ型トランジスタを備えた半導体装置の製造方法において、ＭＯＳトランジスタは、Ｐ型ウェル領域と、Ｎ型ソース・ドレイン領域と、チャネル領域と、ゲート電極と、からなるＮＭＯＳトランジスタであって、Ｎ型ソース・ドレイン領域を不純物イオン注入により形成する工程と、ソース・ドレイン領域と同一領域に、ハロゲン元素をイオン注入する工程と、ソース・ドレイン領域を活性化させるための活性化熱処理工程とを含む。 （もっと読む）

【課題】ゲート絶縁膜の一部を高誘電体膜で構成した場合に好適な２種ゲート構造を提供する。
【解決手段】基板１上に窒化シリコン膜よりも比誘電率が大きい高誘電体膜、例えば酸化チタン膜６（内部回路のゲート絶縁膜）を堆積した後、酸化チタン膜６の上部に窒化シリコン膜７を堆積する。窒化シリコン膜７は、次の工程で基板１の表面を熱酸化する時に酸化チタン膜６が酸化されるのを防ぐ酸化防止膜として機能する。次に、内部回路領域に窒化シリコン膜７と酸化チタン膜６を残し、Ｉ／Ｏ回路領域の窒化シリコン膜７と酸化チタン膜６を除去した後、基板１を熱酸化することによって、Ｉ／Ｏ回路領域の基板１の表面に酸化シリコン膜８（Ｉ／Ｏ回のゲート絶縁膜）を形成する。 （もっと読む）

【課題】耐圧とオン抵抗とのトレードオフ関係を改善する。
【解決手段】ゲート絶縁膜及びＬＯＣＯＳ領域の下、及びドレイン領域を囲むようにドレイン領域に接してオフセット領域を設け、オフセット領域を、第１オフセット領域と、第１オフセット領域の上にドレイン領域を囲み且つＬＯＣＯＳ酸化膜の下に形成される第２オフセット領域と、前記オフセット領域のソース領域側の端部からＬＯＣＯＳのソース領域側の端部までの間のみに形成される第３オフセット領域とで形成し、第２オフセット領域の不純物濃度を、第１オフセット領域及び第３オフセット領域よりも高くする。高濃度の第２オフセット領域を設けることによりオン抵抗の低減を図り且つ高濃度の第２オフセット領域を低濃度のオフセット領域で挟むことにより、第２オフセット領域の深さ方向の空乏化を促進し電界の緩和を図り耐圧の向上を図る。 （もっと読む）

【課題】不純物拡散領域の抵抗値のばらつきを抑制しうる半導体装置の製造方法を提供する。
【解決手段】半導体層にドーパント不純物を添加し、０．１秒〜１０秒の活性化熱処理を行う。次いで、半導体層にイオン注入を行い、半導体層のドーパント不純物が添加された領域をアモルファス化する。次いで、０．１ミリ秒〜１００ミリ秒の活性化熱処理を行い、アモルファス化した半導体層を再結晶化することにより、半導体層にドーパント不純物の拡散領域を形成する。 （もっと読む）

【課題】初期故障や偶発故障の発生を低減する。
【解決手段】ＨＦＥＴ１は、下層のＧａＮ層１３およびＧａＮ層１３の一部を露出させるトレンチＴ１が形成された上層のＡｌＧａＮ層１４よりなるＩＩＩ族窒化物半導体層と、ＩＩＩ族窒化物半導体層上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６と、を備える。少なくともゲート絶縁膜１５と接触するトレンチＴ１底部のＧａＮ層１３上面には、原子層ステップが形成されている。原子層ステップのテラス幅の平均値は、０．２μｍ以上１μｍ未満である。 （もっと読む）

【課題】Ｓｉ混晶層における選択成長用マスクの開口率の違いによりエピタキシャル成長が不均一となることを防止すると共に、半導体素子のキャリア移動度を向上できるようにする。
【解決手段】半導体装置は、半導体基板１００の上部に形成された素子分離膜１０１と、素子分離膜に囲まれてなる素子活性領域１０２と、該素子活性領域１０２に形成され正孔をキャリアとするチャンネル領域１００ａとを有するＰ型ＭＩＳ−ＦＥＴ２００Ｐと、素子分離膜における素子活性領域１０２の周辺部に形成された複数のダミー活性領域１０５とを備えている。複数のダミー活性領域１０５のうち、正孔の移動方向と対向する位置に形成されたダミー活性領域のみをシリコンとゲルマニウムとを含むＳｉＧｅ付きダミー活性領域１０６としている。 （もっと読む）

【課題】ゲート電極に注入された不純物に起因するゲートリークを低減させる。
【解決手段】ゲート電極１４が形成されたアクティブ領域による被覆率が５０％以上かつその面積が０．０２ｍｍ^２以上の領域において、多結晶シリコン膜１４´に炭素１５を導入してから、多結晶シリコン膜１４´にリン１６を導入し、多結晶シリコン膜１４´をパターニングすることにより、ゲート絶縁膜１３上にゲート電極１４を形成する。 （もっと読む）

【課題】ポリシリコンゲート電極の意図しないフルシリサイド化を防止する。
【解決手段】基板１７上に、ゲート絶縁膜１２およびシリコン層１０をこの順に積層した積層体（１０、１２）を形成する工程と、積層体（１０、１２）の側壁沿いにＳｉＮ膜を有するオフセットスペーサ１３を形成する工程と、その後、シリコン層１０の上面を、薬液を用いて洗浄する工程と、その後、少なくともシリコン層１０の上面を覆う金属膜１９を形成する工程と、その後、加熱する工程と、を有し、オフセットスペーサ１３が有するＳｉＮ膜は、ＡＬＤ法を用いて４５０℃以上で成膜されたＳｉＮ膜、または、１Ｇｐａ以上の引張／圧縮応力を有するＳｉＮ膜であり、前記薬液は、重量比率で、ＨＦ／Ｈ_２Ｏ＝１／１００以上であるＤＨＦ、または、バッファードフッ酸である半導体装置の製造方法を提供する。 （もっと読む）