アナログスイッチ回路
【課題】入力信号電圧が変化する場合にも、オン抵抗の変動によって入力信号波形に生ずる歪みを低減し、入力連続信号の広い周波数帯域に渡ってオン抵抗を一定に保つことができるアナログスイッチ回路を提供することを課題とする。
【解決手段】ソースが第1のスイッチ端子に接続され、ドレインが第2のスイッチ端子に接続される第1の電界効果トランジスタ(MN)と、電荷を充電するための第1の容量(CP)と、電荷を充電するための第2の容量(CA)と、直流電圧ノードと基準電位ノードとの間に第1の容量を接続するための第1のスイッチ回路(S1HP,S1LP)と、第1の容量及び第2の容量を並列に接続するための第2のスイッチ回路(S1HS,S1LS)と、第1の電界効果トランジスタのゲートとソースとの間に第2の容量を接続するための第3のスイッチ回路(S2HS,S2LS)とを有するアナログスイッチ回路が提供される。
【解決手段】ソースが第1のスイッチ端子に接続され、ドレインが第2のスイッチ端子に接続される第1の電界効果トランジスタ(MN)と、電荷を充電するための第1の容量(CP)と、電荷を充電するための第2の容量(CA)と、直流電圧ノードと基準電位ノードとの間に第1の容量を接続するための第1のスイッチ回路(S1HP,S1LP)と、第1の容量及び第2の容量を並列に接続するための第2のスイッチ回路(S1HS,S1LS)と、第1の電界効果トランジスタのゲートとソースとの間に第2の容量を接続するための第3のスイッチ回路(S2HS,S2LS)とを有するアナログスイッチ回路が提供される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アナログスイッチ回路に関する。
【背景技術】
【0002】
アナログスイッチ回路は、アナログ信号のスイッチングに用いられる。アナログ信号の信号経路で用いられるアナログスイッチ回路の特性として、スイッチのオン抵抗が信号波形に歪みを与えないことが重要である。
【0003】
特開2008−35153号公報には、オン抵抗を一定に保つ回路が開示されている。しかし、この回路は、周波数が低い信号には効果を発揮しない。また、ゲート及びソース/ドレイン間電圧を1/2VDDまでしかかけられないために、オン抵抗を十分に下げることができないといった問題がある。
【0004】
下記の非特許文献1には、サンプリングスイッチのオン抵抗を一定に保つブートストラップ回路が開示されている。しかし、オン/オフを繰り返すため連続動作できず、アナログスイッチとしての使用に適さない。すなわち、周波数の低い連続信号に対応した構成ではなく、アナログスイッチとして実用的ではない。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2008−35153号公報
【非特許文献】
【0006】
【非特許文献1】IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.34 NO.5,MAY 1999 "A 1.5-V,10-bit, 14.3-MS/s CMOS Pipeline Analog to Digital Converter "
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明の目的は、入力信号電圧が変化する場合にも、オン抵抗の変動によって入力信号波形に生ずる歪みを低減し、入力連続信号の広い周波数帯域に渡ってオン抵抗を一定に保つことができるアナログスイッチ回路を提供することである。
【課題を解決するための手段】
【0008】
本発明の一観点によれば、ソースが第1のスイッチ端子に接続され、ドレインが第2のスイッチ端子に接続される第1の電界効果トランジスタと、電荷を充電するための第1の容量と、電荷を充電するための第2の容量と、直流電圧ノードと基準電位ノードとの間に前記第1の容量を接続するための第1のスイッチ回路と、前記第1の容量及び前記第2の容量を並列に接続するための第2のスイッチ回路と、前記第1の電界効果トランジスタのゲートとソースとの間に前記第2の容量を接続するための第3のスイッチ回路とを有することを特徴とするアナログスイッチ回路が提供される。
【発明の効果】
【0009】
第1の電界効果トランジスタのゲート及びソース間電圧を一定値に保つことができるので、第1の電界効果トランジスタのオン抵抗を一定値に保つことができる。また、入力連続信号の広い周波数帯域に渡ってオン抵抗を一定に保つことができる。これにより、入力信号電圧が変化する場合にも、入力信号波形に生ずる歪みを低減することができる。
【図面の簡単な説明】
【0010】
【図1】トランスファゲートのアナログスイッチ回路の構成を示す回路図である。
【図2】図1のトランスファゲートのオン抵抗特性を示すグラフである。
【図3】本発明の第1の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図4】図4(A)〜(C)は図3のアナログスイッチ回路の動作を説明するための回路図である。
【図5】本発明の第2の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図6】本発明の第3の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図7】本発明の第4の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図8】本発明の第5の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図9】本発明の第6の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図10】本発明の第7の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図11】本発明の第8の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図12】本発明の第9の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図13】本発明の第10の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図14】本発明の第11の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図15】図14のアナログスイッチ回路の動作例を示すタイミングチャートである。
【図16】図15のタイミングチャートの一部の拡大図である。
【図17】本発明の第12の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図18】図17のアナログスイッチ回路の動作例を示すタイミングチャートである。
【図19】本発明の第13の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【発明を実施するための形態】
【0011】
(参考技術)
図1は、トランスファゲートのアナログスイッチ回路の構成を示す回路図である。nチャネル電界効果トランジスタ101は、ソースが第1のスイッチ端子IN_Aに接続され、ドレインが第2のスイッチ端子IN_Bに接続される。スイッチ素子103は、nチャネル電界効果トランジスタ101のゲート及び基準電位ノード間に接続される。スイッチ素子104は、nチャネル電界効果トランジスタ101のゲート及び直流電圧ノード間に接続される。pチャネル電界効果トランジスタ102は、ソースが第1のスイッチ端子IN_Aに接続され、ドレインが第2のスイッチ端子IN_Bに接続される。スイッチ素子105は、pチャネル電界効果トランジスタ102のゲート及び基準電位ノード間に接続される。スイッチ素子106は、pチャネル電界効果トランジスタ102のゲート及び直流電圧ノード間に接続される。
【0012】
スイッチ素子104及び105がオンし、スイッチ素子103及び106がオフすると、トランジスタ101及び102がオンし、第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間をアナログ信号が通過する。
【0013】
また、スイッチ素子104及び105がオフし、スイッチ素子103及び106がオンすると、トランジスタ101及び102がオフし、第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間をアナログ信号が通過できない。
【0014】
図2は、図1のトランスファゲートのオン抵抗特性を示すグラフである。横軸は通過するアナログ信号の電圧Vdを示し、縦軸はトランスファゲートのオン抵抗Ronを示す。2個の破線は、トランジスタ101及び102のオン抵抗特性を示す。実線は、トランスファゲートのオン抵抗特性を示し、2個の破線の合成特性として表わされる。トランスファゲートのオン特性は、アナログ信号の電圧Vdに対して一定値ではなく、特に中間電圧付近において高くなる。これでは、アナログ信号の電圧Vdが連続的に変化した際に、アナログ信号の波形に歪みが生じてしまう。
【0015】
以下、入力信号電圧Vdが変化する場合にも、オン抵抗Ronの変動によって入力信号波形に生ずる歪みを低減することができる実施形態を説明する。
【0016】
(第1の実施形態)
図3は、本発明の第1の実施形態によるアナログスイッチ回路の構成例を示す回路図である。第1の電界効果トランジスタMNは、nチャネル電界効果トランジスタであり、ソースが第1のスイッチ端子IN_Aに接続され、ドレインが第2のスイッチ端子IN_Bに接続される。第1の容量CP及び第2の容量CAは、電荷を充電するための容量である。第1のスイッチ素子S1HPは、直流電源VDDの直流電圧ノード及び第1の容量CPの第1の端子間に接続される。第2のスイッチ素子S1LPは、直流電源VDDの基準電位ノード(例えばグランド電位ノード)及び第1の容量CPの第2の端子間に接続される。第3のスイッチ素子S1HSは、第1の容量CPの第1の端子及び第2の容量CAの第1の端子間に接続される。第4のスイッチ素子S1LSは、第1の容量CPの第2の端子及び第2の容量CAの第2の端子間に接続される。第5のスイッチ素子S2HSは、第2の容量CAの第1の端子及び第1の電界効果トランジスタMNのゲート間に接続される。第6のスイッチ素子S2LSは、第2の容量CAの第2の端子及び第1の電界効果トランジスタMNのソース間に接続される。第7のスイッチ素子S2HGは、第1の電界効果トランジスタMNのゲート及び基準電位ノード間に接続される。
【0017】
第1のスイッチ素子S1HP及び第2のスイッチ素子S1LPは、第1のスイッチ回路を構成し、直流電源VDDの直流電圧ノードと基準電位ノードとの間に第1の容量CPを接続するためのスイッチ回路である。
【0018】
第3のスイッチ素子S1HS及び第4のスイッチ素子S1LSは、第2のスイッチ回路を構成し、第1の容量CP及び第2の容量CAを並列に接続するためのスイッチ回路である。
【0019】
第5のスイッチ素子S2HS及び第6のスイッチ素子S2LSは、第3のスイッチ回路を構成し、第1の電界効果トランジスタMNのゲートとソースとの間に第2の容量CAを接続するためのスイッチ回路である。
【0020】
図4(A)〜(C)は、図3のアナログスイッチ回路の動作を説明するための回路図である。まず、図4(A)及び(B)を参照しながら、アナログスイッチ回路のオン状態の動作を説明する。図4(A)において、スイッチ素子S1HP,S1LP,S2HS及びS2LSがオンし、スイッチ素子S1HS,S1LS及びS2HGがオフする。すると、第1の容量CPには、直流電源VDDの直流電圧が充電される。次に、図4(B)において、スイッチ素子S1HP,S1LP及びS2HGがオフし、スイッチ素子S1HS,S1LS,S2HS及びS2LSがオンする。すると、第2の容量CAは、第1の容量CPの電圧を充電する。第1の電界効果トランジスタMNのゲートおよびソース間には、第1の容量CP及び第2の容量CAの直流電圧が供給される。その後、図4(A)のスイッチ素子の状態と図4(B)のスイッチ素子の状態とを交互に繰り返す。
【0021】
これにより、第1の電界効果トランジスタMNは、オンし、第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間をアナログ信号が通過する。第1の電界効果トランジスタMNは、ゲート及びソース間電圧が一定値に維持され、オン抵抗も一定値を維持する。第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間を通過するアナログ信号の電圧にかかわらず、第1の電界効果トランジスタMNのオン抵抗が一定値になるので、通過するアナログ信号の波形の歪みを防止することができる。また、アナログ信号が低周波数であっても、アナログスイッチ回路は動作するので、アナログスイッチ回路は広帯域のアナログ信号を通過させることができる。
【0022】
以上のように、スイッチ素子S1HP及びS1LPの組みはほぼ同時に動作し、スイッチ素子S1HS及びS1LSの組みはほぼ同時に動作する。また、各組みは同時にオンになることがない。図4(A)に示すように、スイッチ素子S1HP及びS1LPをオン、スイッチ素子S1HS及びS1LSをオフにし、第1の容量CPに充電する。次に、図4(B)に示すように、スイッチ素子S1HP及びS1LPをオフ、スイッチ素子S1HS及びS1LSをオンにし、第1の容量CPの電荷を第2の容量CAに充電する。スイッチ素子S2HS及びS2LSがオンのため、第1の電界効果トランジスタMNのゲート電位は、(第1のスイッチ端子IN_Aの電位+第2の容量CAに充電された電位)になる。また、第1の電界効果トランジスタMNのソース電位は、第1のスイッチ端子IN_Aの電位と同じになる。そのため、第1の電界効果トランジスタMNのゲート及びソース間電圧は、第2の容量CAに充電された電圧で一定になる。第1の電界効果トランジスタMNのバイアス電圧が一定になるため、第1の電界効果トランジスタMNのオン抵抗は一定になる。第1の電界効果トランジスタMNのオン抵抗を一定にすることにより、通過するアナログ信号の低歪み特性を実現することができる。
【0023】
次に、図4(C)を参照しながら、アナログスイッチ回路のオフ状態の動作を説明する。スイッチ素子S1HP,S1LP,S1HS,S1LS及びS2HGがオンし、スイッチ素子S2HS及びS2LSがオフする。第1の電界効果トランジスタMNは、ゲートが基準電位ノードと同じ電位になり、ソースが第1のスイッチ端子IN_Aと同じ電位になる。これにより、第1の電界効果トランジスタMNは、オフし、第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間のアナログ信号を遮断する。
【0024】
(第2の実施形態)
図5は、本発明の第2の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態では、第1の電界効果トランジスタMNがpチャネル電界効果トランジスタである場合を説明する。以下、本実施形態が第1の実施形態と異なる点を説明する。
【0025】
pチャネル電界効果トランジスタMNは、ソースが第1のスイッチ端子IN_Aに接続され、ドレインが第2のスイッチ端子IN_Bに接続される。第3のスイッチ素子S1HSは、第1の容量CPの第1の端子及び第2の容量CAの第2の端子間に接続される。第4のスイッチ端子S1LSは、第1の容量CPの第2の端子及び第2の容量CAの第1の端子間に接続される。第5のスイッチ素子S2HSは、第2の容量CAの第1の端子及びpチャネル電界効果トランジスタMNのゲート間に接続される。第6のスイッチ素子S2LSは、第2の容量CAの第2の端子及びpチャネル電界効果トランジスタMNのソース間に接続される。第7のスイッチ素子S2HGは、pチャネル電界効果トランジスタMNのゲート及び直流電源VDDの直流電圧ノード間に接続される。
【0026】
本実施形態のアナログスイッチ回路の動作は、第1の実施形態と同様である。アナログスイッチ回路のオン状態では、pチャネル電界効果トランジスタMNのゲートには、ソースに対して直流電源VDDの直流電圧分低い電位が第2の容量CAから供給される。これにより、pチャネル電界効果トランジスタMNは、オンする。pチャネル電界効果トランジスタMNのバイアス電圧が一定になるため、pチャネル電界効果トランジスタMNのオン抵抗は一定になる。pチャネル電界効果トランジスタMNのオン抵抗を一定にすることにより、通過するアナログ信号の低歪み特性を実現することができる。本実施形態は、第1の実施形態と同様の効果を得ることができる。
【0027】
また、アナログスイッチ回路のオフ状態では、第7のスイッチ素子S2HGがオンする。pチャネル電界効果トランジスタMNは、ゲートが直流電源VDDの直流電圧と同じ電位になり、ソースが第1のスイッチ素子IN_Aと同じ電位になる。これにより、pチャネル電界効果トランジスタMNは、オフする。
【0028】
(第3の実施形態)
図6は、本発明の第3の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第1の実施形態のアナログスイッチ回路に対して、第2の実施形態のアナログスイッチ回路を追加したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。
【0029】
第2の電界効果トランジスタMPは、pチャネル電界効果トランジスタであり、ソースが第1のスイッチ端子IN_Aに接続され、ドレインが第2のスイッチ端子IN_Bに接続される。第3の容量CP2及び第4の容量CA2は、電荷を充電するための容量である。第7のスイッチ素子S3HPは、直流電源VDDの直流電圧ノード及び第3の容量CP2の第1の端子間に接続される。第8のスイッチ素子S3LPは、直流電源VDDの基準電位ノード(例えばグランド電位ノード)及び第3の容量CP2の第2の端子間に接続される。第9のスイッチ素子S3HSは、第3の容量CP2の第1の端子及び第4の容量CA2の第2の端子間に接続される。第10のスイッチ素子S3LSは、第3の容量CP2の第2の端子及び第4の容量CA2の第1の端子間に接続される。第11のスイッチ素子S4HSは、第4の容量CA2の第1の端子及び第2の電界効果トランジスタMPのゲート間に接続される。第12のスイッチ素子S4LSは、第4の容量CA2の第2の端子及び第2の電界効果トランジスタMPのソース間に接続される。第13のスイッチ素子S4HGは、第2の電界効果トランジスタMPのゲート及び直流電源VDDの直流電圧ノード間に接続される。
【0030】
本実施形態は、第1及び第2の実施形態に対して、同様の動作を行い、同様の効果を得ることができる。
【0031】
(第4の実施形態)
図7は、本発明の第4の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第1の実施形態のアナログスイッチ回路に対して、第6のスイッチ素子S2LSを削除し、面積を低減するものである。第2の容量CAの第2の端子は、第1の電界効果トランジスタMNのソースに直接接続される。本実施形態は、第1の実施形態に対して、同様の動作を行い、同様の効果を得ることができる。
【0032】
(第5の実施形態)
図8は、本発明の第5の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第1の実施形態のアナログスイッチ回路に対して、第5のスイッチ素子S2HSを削除し、面積を低減するものである。第2の容量CAの第1の端子は、第1の電界効果トランジスタMNのゲートに直接接続される。本実施形態は、第1の実施形態に対して、同様の動作を行い、同様の効果を得ることができる。
【0033】
(第6の実施形態)
図9は、本発明の第6の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第3の実施形態のアナログスイッチ回路に対して、第1の容量CP及び第3の容量CP2を共通化し、面積を低減するものである。以下、本実施形態が第1の実施形態と異なる点を説明する。
【0034】
本実施形態が第1の実施形態に対して追加される素子を説明する。第2の電界効果トランジスタMPは、pチャネル電界効果トランジスタであり、ソースが第1のスイッチ端子IN_Aに接続され、ドレインが第2のスイッチ端子IN_Bに接続される。第3の容量CA2は、電荷を充電するための容量である。第8のスイッチ素子S3HSは、第1の容量CPの第1の端子及び第3の容量CA2の第2の端子間に接続される。第9のスイッチ素子S3LSは、第1の容量CPの第2の端子及び第3の容量CA2の第1の端子間に接続される。第10のスイッチ素子S4HSは、第3の容量CA2の第1の端子及び第2の電界効果トランジスタMPのゲート間に接続される。第11のスイッチ素子S4LSは、第3の容量CA2の第2の端子及び第2の電界効果トランジスタMPのソース間に接続される。第12のスイッチ素子S4HGは、第2の電界効果トランジスタMPのゲート及び直流電源VDDの直流電圧ノード間に接続される。
【0035】
アナログスイッチのオン動作中は、第2の容量CA及び第3の容量CA2が基準電位ノードに繋がらないように構成すれば、第1の容量CPから第2の容量CA及び第3の容量CA2の両方に充電できる。
【0036】
以上のように、第2の電界効果トランジスタMPは、第1の電界効果トランジスタMNとは逆極性の電界効果トランジスタである。第8のスイッチ素子S3HS及び第9のスイッチ素子S3LSは、第4のスイッチ回路を構成し、第1の容量CP及び第3の容量CA2を並列に接続するためのスイッチ回路である。第10のスイッチ素子S4HS及び第11のスイッチ素子S4LSは、第5のスイッチ回路を構成し、第2の電界効果トランジスタMPのゲートとソースとの間に第3の容量CA2を接続するためのスイッチ回路である。本実施形態は、第3の実施形態に対して、同様の動作を行い、同様の効果を得ることができる。
【0037】
(第7の実施形態)
図10は、本発明の第7の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第1の実施形態のアナログスイッチ回路に対して、検出回路1001を追加したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。検出回路1001は、第1の電界効果トランジスタMNのゲート及びソース間電圧を検出し、第1の電界効果トランジスタのゲート及びソース間電圧に応じて第1のスイッチ回路(第1のスイッチ素子S1HP及び第2のスイッチ素子S1LP)及び第2のスイッチ回路(第3のスイッチ素子S1HS及び第4のスイッチ素子S1LS)を制御する。具体的には、検出回路1001は、図4(B)の状態において第1の電界効果トランジスタMNのゲート及びソース間電圧が閾値未満になると、図4(A)の状態に第1のスイッチ回路(第1のスイッチ素子S1HP及び第2のスイッチ素子S1LP)及び第2のスイッチ回路(第3のスイッチ素子S1HS及び第4のスイッチ素子S1LS)を制御し、その後に図4(B)の状態に第1のスイッチ回路(第1のスイッチ素子S1HP及び第2のスイッチ素子S1LP)及び第2のスイッチ回路(第3のスイッチ素子S1HS及び第4のスイッチ素子S1LS)を制御する。これにより、第1の容量CP及び第2の容量CAの充電動作を最適化することができる。また、省消費電流及び第2の容量CAのサイズを最適化することができ、面積を低減することができる。また、第2の容量CAを充電する頻度を減らすことができ、消費電力を低減することができる。また、本実施形態は、第1の実施形態と同様の効果を得ることができる。
【0038】
(第8の実施形態)
図11は、本発明の第8の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第1の実施形態のアナログスイッチ回路を複数設けたものである。以下、本実施形態が第1の実施形態と異なる点を説明する。第1の電界効果トランジスタMNは、第1のアナログスイッチである。第2の電界効果トランジスタMN3は、第2のアナログスイッチである。第3の電界効果トランジスタMN4は、第3のアナログスイッチである。
【0039】
本実施形態が第1の実施形態に対して追加される素子を説明する。第2の電界効果トランジスタMN3は、nチャネル電界効果トランジスタであり、ソースが第3のスイッチ端子IN_A3に接続され、ドレインが第4のスイッチ端子IN_B3に接続される。第3の容量CA3は、電荷を充電するための容量である。第8のスイッチ素子S3HPは、第1の容量CPの第1の端子及び第3の容量CA3の第1の端子間に接続される。第9のスイッチ素子S3LPは、第1の容量CPの第2の端子及び第3の容量CA3の第2の端子間に接続される。第10のスイッチ素子S3HSは、第3の容量CA3の第1の端子及び第2の電界効果トランジスタMN3のゲート間に接続される。第11のスイッチ素子S3LSは、第3の容量CA3の第2の端子及び第2の電界効果トランジスタMN3のソース間に接続される。第12のスイッチ素子S3HGは、第2の電界効果トランジスタMN3のゲート及び基準電位ノード間に接続される。
【0040】
第8のスイッチ素子S3HP及び第9のスイッチ素子S3LPは、第4のスイッチ回路を構成し、第1の容量CP及び第3の容量CA3を並列に接続するためのスイッチ回路である。第10のスイッチ素子S3HS及び第11のスイッチ素子S3LSは、第5のスイッチ回路を構成し、第2の電界効果トランジスタMN3のゲートとソースとの間に第3の容量CA3を接続するためのスイッチ回路である。第2の電界効果トランジスタMN3がオンすると、第3のスイッチ端子IN_A3及び第4のスイッチ端子IN_B3間をアナログ信号が通過する。
【0041】
第3の電界効果トランジスタMN4は、nチャネル電界効果トランジスタであり、ソースが第5のスイッチ端子IN_A4に接続され、ドレインが第6のスイッチ端子IN_B4に接続される。第4の容量CA4は、電荷を充電するための容量である。第13のスイッチ素子S4HPは、第1の容量CPの第1の端子及び第4の容量CA4の第1の端子間に接続される。第14のスイッチ素子S4LPは、第1の容量CPの第2の端子及び第4の容量CA4の第2の端子間に接続される。第15のスイッチ素子S4HSは、第4の容量CA4の第1の端子及び第3の電界効果トランジスタMN4のゲート間に接続される。第16のスイッチ素子S4LSは、第4の容量CA4の第2の端子及び第3の電界効果トランジスタMN4のソース間に接続される。第17のスイッチ素子S4HGは、第3の電界効果トランジスタMN4のゲート及び基準電位ノード間に接続される。
【0042】
第13のスイッチ素子S4HP及び第14のスイッチ素子S4LPは、第6のスイッチ回路を構成し、第1の容量CP及び第4の容量CA4を並列に接続するためのスイッチ回路である。第15のスイッチ素子S4HS及び第16のスイッチ素子S4LSは、第7のスイッチ回路を構成し、第3の電界効果トランジスタMN4のゲートとソースとの間に第4の容量CA4を接続するためのスイッチ回路である。第3の電界効果トランジスタMN4がオンすると、第5のスイッチ端子IN_A4及び第6のスイッチ端子IN_B4間をアナログ信号が通過する。
【0043】
以上、3個のアナログスイッチを設ける例を説明したが、同様に4個以上のアナログスイッチを設けることができる。複数のアナログスイッチは、それぞれ独立にオン/オフを制御することができる。また、複数のアナログスイッチについて、第1の容量CPを共通化することができるので、第1の容量CPの数を減らし、第1のスイッチ素子S1HP及び第2のスイッチ素子S1LPの数を減らし、面積を低減することができる。
【0044】
(第9の実施形態)
図12は、本発明の第9の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第1の実施形態のアナログスイッチ回路に対して、可変直流電源VDDを設けたものである。以下、本実施形態が第1の実施形態と異なる点を説明する。可変直流電源VDDの直流電圧ノードは第1のスイッチ素子S1HPを介して第1の容量CPの第1の端子に接続され、可変直流電源VDDの基準電位ノードは第2のスイッチ素子S1LPを介して第1の容量CPの第2の端子に接続される。可変直流電源VDDは、可変直流電圧を供給する。可変直流電源VDDは、直流電圧及び0Vを第1の電界効果トランジスタMNのゲートに供給することができるので、図3の第5のスイッチ素子S2HS及び第7のスイッチ素子S2HGを削除し、面積を低減することができる。第2の容量CAの第1の端子は、直接第1の電界効果トランジスタMNのゲートに接続される。スイッチ素子S1HP及びS1HSをオンし、可変直流電源VDDが0Vを第1の電界効果トランジスタMNのゲートに供給することにより、アナログスイッチ回路をオフ状態にすることができる。アナログスイッチ回路のオン状態は、第1の実施形態と同様である。この回路の動作の詳細は、後に図14を参照しながら説明する。また、可変直流電源VDDは、第1の電界効果トランジスタMNのゲート電圧を可変にすることができるので、第1の電界効果トランジスタMNの抵抗を制御することができる。これにより、第1の電界効果トランジスタMNを可変抵抗として機能させることができる。
【0045】
(第10の実施形態)
図13は、本発明の第10の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第1の実施形態のアナログスイッチ回路に対して、第8のスイッチ素子SBS及び第9のスイッチ素子SBGを追加したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。第8のスイッチ素子SBSは、第1の電界効果トランジスタMNのバックゲート及びソース間に接続される。第9のスイッチ素子SBGは、第1の電界効果トランジスタMNのバックゲート及び基準電位ノード間に接続される。第8のスイッチ素子SBS及び第9のスイッチ素子SBGは、バックゲートスイッチ回路を構成し、第1の電界効果トランジスタMNのバックゲートをソース又は基準電位ノードに接続するためのスイッチ回路である。第1の電界効果トランジスタMNがオン状態の時には、第8のスイッチ素子SBSをオンにし、第9のスイッチ素子SBGをオフにする。また、第1の電界効果トランジスタMNがオフ状態の時には、第8のスイッチ素子SBSをオフにし、第9のスイッチ素子SBGをオンにする。第1の電界効果トランジスタMNは、ゲート及びソース間電圧が一定でも、ゲート及びバックゲート間電圧の影響でオン抵抗が僅かに変化する。第1の電界効果トランジスタMNがオンの時、バックゲートの電位を第1のスイッチ端子IN_Aの電位と同じにすることにより、この影響を除去することができる。上記のバックゲート効果の影響を除去することにより、第1の電界効果トランジスタMNのオン抵抗をより一定に保つことができ、信号の歪み特性をより低減することができる。
【0046】
(第11の実施形態)
図14は本発明の第11の実施形態によるアナログスイッチ回路の構成例を示す回路図であり、図15は図14のアナログスイッチ回路の動作例を示すタイミングチャートであり、図16は図15のタイミングチャートの一部の拡大図である。本実施形態は、第9の実施形態のアナログスイッチ回路のより具体的な例を示す。以下、本実施形態が第9の実施形態と異なる点を説明する。
【0047】
nチャネル電界効果トランジスタM5は、図12の第1のスイッチ素子S1HPに対応し、ゲートが信号線cに接続され、バックゲートが信号線g2に接続され、ソースが信号線g1に接続され、ドレインが第1の容量CPの第1の端子cptに接続される。信号線g1は、可変直流電源VDDに接続される。
【0048】
nチャネル電界効果トランジスタM6は、図12の第2のスイッチ素子S1LPに対応し、ゲートが信号線bに接続され、バックゲートが基準電位ノード(グランド電位ノード)に接続され、ソースが基準電位ノードに接続され、ドレインが第1の容量CPの第2の端子cpbに接続される。
【0049】
nチャネル電界効果トランジスタM3は、図12の第3のスイッチ素子S1HSに対応し、ゲートが信号線dに接続され、バックゲートが信号線g2に接続され、ソースが第1の容量CPの第1の端子cptに接続され、ドレインが第2の容量CAの第1の端子swgに接続される。
【0050】
nチャネル電界効果トランジスタM4は、図12の第4のスイッチ素子S1LSに対応し、ゲートが信号線aに接続され、バックゲートが基準電位ノードに接続され、ソースが第1の容量CPの第2の端子cpbに接続され、ドレインが第2の容量CAの第2の端子swwに接続される。
【0051】
nチャネル電界効果トランジスタM2は、図12の第6のスイッチ素子S2LSに対応し、ゲートが第2の容量CAの第1の端子swgに接続され、バックゲートがソースに接続され、ソースが第2の容量CAの第2の端子swwに接続され、ドレインが第1のスイッチ端子IN_Aに接続される。
【0052】
第1の電界効果トランジスタMNは、nチャネル電界効果トランジスタであり、ゲートが第2の容量CAの第1の端子swgに接続され、バックゲートが第2の容量CAの第2の端子swwに接続され、ソースが第1のスイッチ端子IN_Aに接続され、ドレインが第2のスイッチ端子IN_Bに接続される。
【0053】
図15において、電位Gはグランド電位(基準電位)を示し、電圧Vは可変直流電源VDDの正の直流電源電圧を示し、電圧2Vは2×Vの電圧を示す。ステート0及び10はアナログスイッチ回路のオフ状態を示し、ステート1〜9はアナログスイッチ回路のオン状態を示す。
【0054】
まず、ステート0について説明する。信号線g1及びg2がグランド電位Gである。信号線cが電圧Vであるので、トランジスタM5がオンする。また、信号線dが電圧Vであるので、トランジスタM3がオンする。第2の容量CAの第1の端子swg及びトランジスタMNのゲートはグランド電位になる。また、信号線aが電圧Vであるので、トランジスタM4がオンする。また、信号線bが電圧Vであるので、トランジスタM6がオンする。第2の容量CAの第2の端子swwは、グランド電位になる。トランジスタM2及びMNがオフする。これにより、トランジスタMNは、第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間のアナログ信号を遮断する。
【0055】
ステート1〜9は、アナログスイッチ回路のオン状態を示す。ステート1では、信号線aがグランド電位Gになる。次に、ステート2では、信号線g1が電圧Vになる。次に、ステート3では、信号線g2が電圧Vになる。次に、ステート4では、信号線c及びdが電圧2Vになる。上記のステート1〜4及び、6〜9は、トランジスタM3及びM5の耐圧が電圧Vである場合にトランジスタM3及びM5を破壊しないために必要なステートである。もし、トランジスタM3及びM5の耐圧が電圧2Vである場合には、ステート1〜4及び、6〜9は不要である。また、その時、信号線g2を0V(GND)にしてもよい。同様に、信号線c及びdは0〜2V間で動作させてもよい。
【0056】
次に、ステート5では、図16の示すように、信号線aに信号φ2が供給され、信号線bに信号φ1が供給される。信号線cには、信号φ1に電圧Vが加算された信号φ1+Vが供給される。信号線dには、信号φ2に電圧Vが加算された信号φ2+Vが供給される。信号φ1及びφ2は、相互に逆相の信号であり、共にハイレベルになることを禁止して共にローレベルとなるハイレベル禁止期間T1を有する。これにより、トランジスタM5及びM6がオンし、トランジスタM3及びM4がオフする図4(A)の状態と、トランジスタM5及びM6がオフし、トランジスタM3及びM4がオンする図4(B)の状態とを交互に繰り返す。図4(A)及び(B)の状態を交互に繰り返すことにより、第1の実施形態と同様に、第1の電界効果トランジスタMNは、オンし、第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間のアナログ信号を通過させる。また、第1の電界効果トランジスタMNは、ゲート及びソース間電圧が一定になり、オン抵抗が一定になるので、信号の歪みを低減することができる。
【0057】
次に、アナログスイッチ回路をオン状態からオフ状態に移行するためにステート6〜9を行う。ステート6〜9は、上記のステート1〜4の逆動作を行う。まず、ステート6では、信号線c及びdが電圧2Vになる。次に、ステート7では、信号線c及びdが電圧Vになる。次に、ステート8では、信号線g2がグランド電位Gになる。次に、ステート9では、信号線g1がグランド電位Gになる。
【0058】
次に、ステート10では、ステート0と同じ状態になり、アナログスイッチ回路をオフ状態にする。
【0059】
以上のように、本実施形態は、信号線a,b,c,d,g1,g2により、第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間のスイッチング動作をするアナログスイッチ回路である。
【0060】
まず、ステート0及び10のスイッチオフ時の動作を説明する。まず、スイッチがオフの時の各電位は、a=b=c=d=V、g1=g2=Gとする。このとき、トランジスタM3,M4,M5,M6は全てオンとなり、第2の容量CAの第1の端子swg及び第2の端子swwはグランド電位Gに短絡される。したがって、トランジスタMN及びM2は共にオフとなり、第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間はオフである。また、容量CP及びCAは、共に放電されている。
【0061】
次に、スイッチオン時の動作を説明する。ステート5のスイッチがオンの時の各電位は、a=φ2,b=φ1,c=φ1+V,d=φ2+V,g1=g2=Vとする。信号φ1及びφ2は、同時にハイレベルになることのないノンオーバーラップクロックとする。信号φ1がハイレベル、信号φ2がローレベルの時、トランジスタM5及びM6がオンし、第1の容量CPに充電される。また、信号φ1がローレベル、信号φ2がハイレベルの時、トランジスタM3及びM4がオンし、第1の容量CPの電圧を第2の容量CAに充電する。信号φ1とφ2による動作を交互に繰り返すことにより、第2の容量CAに電荷を保存し続け、第1の端子swgの電位=(第2の端子swwの電位+V)に維持される。また、第1の端子swgにより、トランジスタM2がオンし、第1のスイッチ端子IN_Aの電位=第2の端子swwの電位となることにより、トランジスタMNのゲート及びソース間電圧は連続的にVとなり、バイアス条件一定で、第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間はオンし続ける。本実施形態は、第9の実施形態と同様の効果を得ることができる。
【0062】
(第12の実施形態)
図17は本発明の第12の実施形態によるアナログスイッチ回路の構成例を示す回路図であり、図18は図17のアナログスイッチ回路の動作例を示すタイミングチャートである。本実施形態は、第11の実施形態のアナログスイッチ回路に対して、トランジスタM3’〜M6’を及び容量CP’を追加したものである。以下、本実施形態が第11の実施形態と異なる点を説明する。
【0063】
図14において、信号線dの信号φ2+Vは、トランジスタM3のゲート及びドレイン間容量及びトランジスタMNのゲート及びソース間容量を介して、第1のスイッチ端子IN_Aに漏洩する。すなわち、トランジスタM3のオン/オフ時に発生する電荷再配分により、メインスイッチとなるトランジスタMNのゲート及びソース間電圧がわずかだが変動する。これがスイッチの信号パスに漏洩する。本実施形態では、この課題を解決するためのアナログスイッチ回路を説明する。
【0064】
第3の容量CP’は、電荷を充電するための容量である。nチャネル電界効果トランジスタM5’は、nチャネル電界効果トランジスタM5に対応し、ゲートが信号線c’に接続され、バックゲートが信号線g2に接続され、ソースが信号線g1に接続され、ドレインが第3の容量CP’の第1の端子に接続される。
【0065】
nチャネル電界効果トランジスタM6’は、nチャネル電界効果トランジスタM6に対応し、ゲートが信号線b’に接続され、バックゲートが基準電位ノードに接続され、ソースが基準電位ノードに接続され、ドレインが第3の容量CP’の第2の端子に接続される。
【0066】
nチャネル電界効果トランジスタM3’は、nチャネル電界効果トランジスタM3に対応し、ゲートが信号線d’に接続され、バックゲートが信号線g2に接続され、ソースが第3の容量CP’の第1の端子に接続され、ドレインが第2の容量CAの第1の端子swgに接続される。
【0067】
nチャネル電界効果トランジスタM4’は、nチャネル電界効果トランジスタM4に対応し、ゲートが信号線a’に接続され、バックゲートが基準電位ノードに接続され、ソースが第3の容量CP’の第2の端子に接続され、ドレインが第2の容量CAの第2の端子swwに接続される。
【0068】
図18において、信号線g2,g1,c,d,a,bは、図15のものと同じである。信号線c’,d’,a’,b’は、それぞれ、ステート5を除いて、信号線c,d,a,bと同じ信号になる。ステート5では、信号線c’,d’,a’,b’は、それぞれ信号線c,d,a,bに対して逆相になる。すなわち、ステート5では、信号線cには信号φ1+Vが供給され、信号線dには信号φ2+Vが供給され、信号線aには信号φ2が供給され、信号線bには信号φ1が供給され、信号線c’には信号φ2+Vが供給され、信号線d’には信号φ1+Vが供給され、信号線a’には信号φ1が供給され、信号線b’には信号φ2が供給される。信号φ1及びφ2は、同時にハイレベルになることはないノンオーバーラップの逆相信号である。
【0069】
本実施形態は、第11の実施形態の信号線a,b,c,dに加えて、信号線a’,b’,c’,d’を用いて、第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間のスイッチング動作をするアナログスイッチ回路である。信号線a’,b’,c’,d’は、ステート5以外では信号線a,b,c,dと同一に信号であるが、ステート5では信号線a,b,c,dと逆相の信号になる。
【0070】
本実施形態では、トランジスタM3及びM3’が交互にオン/オフするため、電荷再分配の効果は相殺される。したがって、信号パスへのクロック漏洩を抑えることができる。
【0071】
以上のように、信号線dの信号φ2+Vと信号線d’の信号φ1+Vとは逆相信号であるため、相互に打ち消し合う。すなわち、トランジスタM3及びM3’の動作が相互に打ち消し合う。これにより、トランジスタMNのゲート及びソース間電圧の変動を防止し、通過する信号の歪みをより低減することができる。
【0072】
また、信号φ1及びφ2のデューティ比を50%程度にすることにより、クロック周期の半分毎にステート5のチャージポンプが動作するため、第2の容量CAを第1の容量CP及び第3の容量CP’に交互に接続することができる。これにより、充電周期を半分にすることができるので、本実施形態は第11の実施形態に対して容量CP及びCAの容量値を約半分にすることができる。また、本実施形態は、第11の実施形態と同様の効果を得ることができる。
【0073】
(第13の実施形態)
図19は、本発明の第13の実施形態によるアナログスイッチ回路の構成例を示す回路図であり、第12の実施形態の上位概念のアナログスイッチ回路を示す。本実施形態は、第1の実施形態に対して、スイッチ素子S1HS’,S1LS’,S1HP’,S1LP’及び容量CP’を追加したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。
【0074】
第3の容量CP’は、電荷を充電するための容量である。第8のスイッチ素子S1HP’は、図17のトランジスタM5’に対応し、直流電源VDDの直流電圧ノード及び第3の容量CP’の第1の端子間に接続される。第9のスイッチ素子S1LP’は、図17のトランジスタM6’に対応し、直流電源VDDの基準電位ノード及び第3の容量CP’の第2の端子間に接続される。第10のスイッチ素子S1HS’は、図17のトランジスタM3’に対応し、第3の容量CP’の第1の端子及び第2の容量CAの第1の端子間に接続される。第11のスイッチ素子S1LS’は、図17のトランジスタM4’に対応し、第3の容量CP’の第2の端子及び第2の容量CAの第2の端子間に接続される。
【0075】
第8のスイッチ素子S1HP’及び第9のスイッチ素子S1LP’は、第4のスイッチ回路を構成し、直流電源VDDの直流電圧ノードと基準電位ノードとの間に第3の容量CP’を接続するためのスイッチ回路である。第10のスイッチ素子S1HS’及び第11のスイッチ素子S1LS’は、第5のスイッチ回路を構成し、第2の容量CA及び第3の容量CP’を並列に接続するためのスイッチ回路である。本実施形態の動作は、第12の実施形態と同様である。
【0076】
本実施形態は、第1の容量CPに対して逆相で充電される第3の容量CP’を用いることにより、トランジスタMNのゲート及びソース間に漏れこむクロック信号を相殺し、信号ラインへの漏洩を改善することができる。
【0077】
第1の実施形態では、第3のスイッチ素子S1HSのオン/オフ時に発生する電荷再配分により、メインスイッチとなるトランジスタMNのゲート及びソース間電圧がわずかだが変動する。これがスイッチの信号パスに漏洩する。本実施形態では、この漏洩の削減することができる。
【0078】
信号線a’,b’,c’,d’は、ステート5では信号線a,b,c,dに対して逆相の信号を供給することにより、スイッチ素子S1HP’,S1LP’,S1HS’,S1LS’は、スイッチ素子S1HP,S1LP,S1HS,S1LSに対して、オン/オフ動作が逆になる。これにより、電荷再配分の効果を相殺し、信号パスへのクロック漏洩を抑えることができる。また、クロック周期の半分毎にステート5のチャージポンプが動作するため、本実施形態は第1の実施形態に対して容量CP,CP’,CAの容量値を約半分にすることができるので、チップ面積の縮小にも効果がある。また、本実施形態は、第12の実施形態と同様の効果を得ることができる。
【0079】
以上のように、第1〜第13の実施形態によれば、第1の電界効果トランジスタMNのゲート及びソース間電圧を一定値に保つことができるので、第1の電界効果トランジスタMNのオン抵抗を一定値に保つことができる。また、入力連続信号の広い周波数帯域に渡ってオン抵抗を一定に保つことができる。これにより、入力信号電圧が変化する場合にも、入力信号波形に生ずる歪みを低減することができる。
【0080】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【0081】
VDD 直流電源
S1HP 第1のスイッチ素子
S1LP 第2のスイッチ素子
S1HS 第3のスイッチ素子
S1LS 第4のスイッチ素子
S2HS 第5のスイッチ素子
S2LS 第6のスイッチ素子
S2HG 第7のスイッチ素子
MN 第1の電界効果トランジスタ
CP 第1の容量
CA 第2の容量
IN_A 第1のスイッチ端子
IN_B 第2のスイッチ端子
【技術分野】
【0001】
本発明は、アナログスイッチ回路に関する。
【背景技術】
【0002】
アナログスイッチ回路は、アナログ信号のスイッチングに用いられる。アナログ信号の信号経路で用いられるアナログスイッチ回路の特性として、スイッチのオン抵抗が信号波形に歪みを与えないことが重要である。
【0003】
特開2008−35153号公報には、オン抵抗を一定に保つ回路が開示されている。しかし、この回路は、周波数が低い信号には効果を発揮しない。また、ゲート及びソース/ドレイン間電圧を1/2VDDまでしかかけられないために、オン抵抗を十分に下げることができないといった問題がある。
【0004】
下記の非特許文献1には、サンプリングスイッチのオン抵抗を一定に保つブートストラップ回路が開示されている。しかし、オン/オフを繰り返すため連続動作できず、アナログスイッチとしての使用に適さない。すなわち、周波数の低い連続信号に対応した構成ではなく、アナログスイッチとして実用的ではない。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2008−35153号公報
【非特許文献】
【0006】
【非特許文献1】IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.34 NO.5,MAY 1999 "A 1.5-V,10-bit, 14.3-MS/s CMOS Pipeline Analog to Digital Converter "
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明の目的は、入力信号電圧が変化する場合にも、オン抵抗の変動によって入力信号波形に生ずる歪みを低減し、入力連続信号の広い周波数帯域に渡ってオン抵抗を一定に保つことができるアナログスイッチ回路を提供することである。
【課題を解決するための手段】
【0008】
本発明の一観点によれば、ソースが第1のスイッチ端子に接続され、ドレインが第2のスイッチ端子に接続される第1の電界効果トランジスタと、電荷を充電するための第1の容量と、電荷を充電するための第2の容量と、直流電圧ノードと基準電位ノードとの間に前記第1の容量を接続するための第1のスイッチ回路と、前記第1の容量及び前記第2の容量を並列に接続するための第2のスイッチ回路と、前記第1の電界効果トランジスタのゲートとソースとの間に前記第2の容量を接続するための第3のスイッチ回路とを有することを特徴とするアナログスイッチ回路が提供される。
【発明の効果】
【0009】
第1の電界効果トランジスタのゲート及びソース間電圧を一定値に保つことができるので、第1の電界効果トランジスタのオン抵抗を一定値に保つことができる。また、入力連続信号の広い周波数帯域に渡ってオン抵抗を一定に保つことができる。これにより、入力信号電圧が変化する場合にも、入力信号波形に生ずる歪みを低減することができる。
【図面の簡単な説明】
【0010】
【図1】トランスファゲートのアナログスイッチ回路の構成を示す回路図である。
【図2】図1のトランスファゲートのオン抵抗特性を示すグラフである。
【図3】本発明の第1の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図4】図4(A)〜(C)は図3のアナログスイッチ回路の動作を説明するための回路図である。
【図5】本発明の第2の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図6】本発明の第3の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図7】本発明の第4の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図8】本発明の第5の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図9】本発明の第6の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図10】本発明の第7の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図11】本発明の第8の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図12】本発明の第9の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図13】本発明の第10の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図14】本発明の第11の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図15】図14のアナログスイッチ回路の動作例を示すタイミングチャートである。
【図16】図15のタイミングチャートの一部の拡大図である。
【図17】本発明の第12の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【図18】図17のアナログスイッチ回路の動作例を示すタイミングチャートである。
【図19】本発明の第13の実施形態によるアナログスイッチ回路の構成例を示す回路図である。
【発明を実施するための形態】
【0011】
(参考技術)
図1は、トランスファゲートのアナログスイッチ回路の構成を示す回路図である。nチャネル電界効果トランジスタ101は、ソースが第1のスイッチ端子IN_Aに接続され、ドレインが第2のスイッチ端子IN_Bに接続される。スイッチ素子103は、nチャネル電界効果トランジスタ101のゲート及び基準電位ノード間に接続される。スイッチ素子104は、nチャネル電界効果トランジスタ101のゲート及び直流電圧ノード間に接続される。pチャネル電界効果トランジスタ102は、ソースが第1のスイッチ端子IN_Aに接続され、ドレインが第2のスイッチ端子IN_Bに接続される。スイッチ素子105は、pチャネル電界効果トランジスタ102のゲート及び基準電位ノード間に接続される。スイッチ素子106は、pチャネル電界効果トランジスタ102のゲート及び直流電圧ノード間に接続される。
【0012】
スイッチ素子104及び105がオンし、スイッチ素子103及び106がオフすると、トランジスタ101及び102がオンし、第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間をアナログ信号が通過する。
【0013】
また、スイッチ素子104及び105がオフし、スイッチ素子103及び106がオンすると、トランジスタ101及び102がオフし、第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間をアナログ信号が通過できない。
【0014】
図2は、図1のトランスファゲートのオン抵抗特性を示すグラフである。横軸は通過するアナログ信号の電圧Vdを示し、縦軸はトランスファゲートのオン抵抗Ronを示す。2個の破線は、トランジスタ101及び102のオン抵抗特性を示す。実線は、トランスファゲートのオン抵抗特性を示し、2個の破線の合成特性として表わされる。トランスファゲートのオン特性は、アナログ信号の電圧Vdに対して一定値ではなく、特に中間電圧付近において高くなる。これでは、アナログ信号の電圧Vdが連続的に変化した際に、アナログ信号の波形に歪みが生じてしまう。
【0015】
以下、入力信号電圧Vdが変化する場合にも、オン抵抗Ronの変動によって入力信号波形に生ずる歪みを低減することができる実施形態を説明する。
【0016】
(第1の実施形態)
図3は、本発明の第1の実施形態によるアナログスイッチ回路の構成例を示す回路図である。第1の電界効果トランジスタMNは、nチャネル電界効果トランジスタであり、ソースが第1のスイッチ端子IN_Aに接続され、ドレインが第2のスイッチ端子IN_Bに接続される。第1の容量CP及び第2の容量CAは、電荷を充電するための容量である。第1のスイッチ素子S1HPは、直流電源VDDの直流電圧ノード及び第1の容量CPの第1の端子間に接続される。第2のスイッチ素子S1LPは、直流電源VDDの基準電位ノード(例えばグランド電位ノード)及び第1の容量CPの第2の端子間に接続される。第3のスイッチ素子S1HSは、第1の容量CPの第1の端子及び第2の容量CAの第1の端子間に接続される。第4のスイッチ素子S1LSは、第1の容量CPの第2の端子及び第2の容量CAの第2の端子間に接続される。第5のスイッチ素子S2HSは、第2の容量CAの第1の端子及び第1の電界効果トランジスタMNのゲート間に接続される。第6のスイッチ素子S2LSは、第2の容量CAの第2の端子及び第1の電界効果トランジスタMNのソース間に接続される。第7のスイッチ素子S2HGは、第1の電界効果トランジスタMNのゲート及び基準電位ノード間に接続される。
【0017】
第1のスイッチ素子S1HP及び第2のスイッチ素子S1LPは、第1のスイッチ回路を構成し、直流電源VDDの直流電圧ノードと基準電位ノードとの間に第1の容量CPを接続するためのスイッチ回路である。
【0018】
第3のスイッチ素子S1HS及び第4のスイッチ素子S1LSは、第2のスイッチ回路を構成し、第1の容量CP及び第2の容量CAを並列に接続するためのスイッチ回路である。
【0019】
第5のスイッチ素子S2HS及び第6のスイッチ素子S2LSは、第3のスイッチ回路を構成し、第1の電界効果トランジスタMNのゲートとソースとの間に第2の容量CAを接続するためのスイッチ回路である。
【0020】
図4(A)〜(C)は、図3のアナログスイッチ回路の動作を説明するための回路図である。まず、図4(A)及び(B)を参照しながら、アナログスイッチ回路のオン状態の動作を説明する。図4(A)において、スイッチ素子S1HP,S1LP,S2HS及びS2LSがオンし、スイッチ素子S1HS,S1LS及びS2HGがオフする。すると、第1の容量CPには、直流電源VDDの直流電圧が充電される。次に、図4(B)において、スイッチ素子S1HP,S1LP及びS2HGがオフし、スイッチ素子S1HS,S1LS,S2HS及びS2LSがオンする。すると、第2の容量CAは、第1の容量CPの電圧を充電する。第1の電界効果トランジスタMNのゲートおよびソース間には、第1の容量CP及び第2の容量CAの直流電圧が供給される。その後、図4(A)のスイッチ素子の状態と図4(B)のスイッチ素子の状態とを交互に繰り返す。
【0021】
これにより、第1の電界効果トランジスタMNは、オンし、第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間をアナログ信号が通過する。第1の電界効果トランジスタMNは、ゲート及びソース間電圧が一定値に維持され、オン抵抗も一定値を維持する。第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間を通過するアナログ信号の電圧にかかわらず、第1の電界効果トランジスタMNのオン抵抗が一定値になるので、通過するアナログ信号の波形の歪みを防止することができる。また、アナログ信号が低周波数であっても、アナログスイッチ回路は動作するので、アナログスイッチ回路は広帯域のアナログ信号を通過させることができる。
【0022】
以上のように、スイッチ素子S1HP及びS1LPの組みはほぼ同時に動作し、スイッチ素子S1HS及びS1LSの組みはほぼ同時に動作する。また、各組みは同時にオンになることがない。図4(A)に示すように、スイッチ素子S1HP及びS1LPをオン、スイッチ素子S1HS及びS1LSをオフにし、第1の容量CPに充電する。次に、図4(B)に示すように、スイッチ素子S1HP及びS1LPをオフ、スイッチ素子S1HS及びS1LSをオンにし、第1の容量CPの電荷を第2の容量CAに充電する。スイッチ素子S2HS及びS2LSがオンのため、第1の電界効果トランジスタMNのゲート電位は、(第1のスイッチ端子IN_Aの電位+第2の容量CAに充電された電位)になる。また、第1の電界効果トランジスタMNのソース電位は、第1のスイッチ端子IN_Aの電位と同じになる。そのため、第1の電界効果トランジスタMNのゲート及びソース間電圧は、第2の容量CAに充電された電圧で一定になる。第1の電界効果トランジスタMNのバイアス電圧が一定になるため、第1の電界効果トランジスタMNのオン抵抗は一定になる。第1の電界効果トランジスタMNのオン抵抗を一定にすることにより、通過するアナログ信号の低歪み特性を実現することができる。
【0023】
次に、図4(C)を参照しながら、アナログスイッチ回路のオフ状態の動作を説明する。スイッチ素子S1HP,S1LP,S1HS,S1LS及びS2HGがオンし、スイッチ素子S2HS及びS2LSがオフする。第1の電界効果トランジスタMNは、ゲートが基準電位ノードと同じ電位になり、ソースが第1のスイッチ端子IN_Aと同じ電位になる。これにより、第1の電界効果トランジスタMNは、オフし、第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間のアナログ信号を遮断する。
【0024】
(第2の実施形態)
図5は、本発明の第2の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態では、第1の電界効果トランジスタMNがpチャネル電界効果トランジスタである場合を説明する。以下、本実施形態が第1の実施形態と異なる点を説明する。
【0025】
pチャネル電界効果トランジスタMNは、ソースが第1のスイッチ端子IN_Aに接続され、ドレインが第2のスイッチ端子IN_Bに接続される。第3のスイッチ素子S1HSは、第1の容量CPの第1の端子及び第2の容量CAの第2の端子間に接続される。第4のスイッチ端子S1LSは、第1の容量CPの第2の端子及び第2の容量CAの第1の端子間に接続される。第5のスイッチ素子S2HSは、第2の容量CAの第1の端子及びpチャネル電界効果トランジスタMNのゲート間に接続される。第6のスイッチ素子S2LSは、第2の容量CAの第2の端子及びpチャネル電界効果トランジスタMNのソース間に接続される。第7のスイッチ素子S2HGは、pチャネル電界効果トランジスタMNのゲート及び直流電源VDDの直流電圧ノード間に接続される。
【0026】
本実施形態のアナログスイッチ回路の動作は、第1の実施形態と同様である。アナログスイッチ回路のオン状態では、pチャネル電界効果トランジスタMNのゲートには、ソースに対して直流電源VDDの直流電圧分低い電位が第2の容量CAから供給される。これにより、pチャネル電界効果トランジスタMNは、オンする。pチャネル電界効果トランジスタMNのバイアス電圧が一定になるため、pチャネル電界効果トランジスタMNのオン抵抗は一定になる。pチャネル電界効果トランジスタMNのオン抵抗を一定にすることにより、通過するアナログ信号の低歪み特性を実現することができる。本実施形態は、第1の実施形態と同様の効果を得ることができる。
【0027】
また、アナログスイッチ回路のオフ状態では、第7のスイッチ素子S2HGがオンする。pチャネル電界効果トランジスタMNは、ゲートが直流電源VDDの直流電圧と同じ電位になり、ソースが第1のスイッチ素子IN_Aと同じ電位になる。これにより、pチャネル電界効果トランジスタMNは、オフする。
【0028】
(第3の実施形態)
図6は、本発明の第3の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第1の実施形態のアナログスイッチ回路に対して、第2の実施形態のアナログスイッチ回路を追加したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。
【0029】
第2の電界効果トランジスタMPは、pチャネル電界効果トランジスタであり、ソースが第1のスイッチ端子IN_Aに接続され、ドレインが第2のスイッチ端子IN_Bに接続される。第3の容量CP2及び第4の容量CA2は、電荷を充電するための容量である。第7のスイッチ素子S3HPは、直流電源VDDの直流電圧ノード及び第3の容量CP2の第1の端子間に接続される。第8のスイッチ素子S3LPは、直流電源VDDの基準電位ノード(例えばグランド電位ノード)及び第3の容量CP2の第2の端子間に接続される。第9のスイッチ素子S3HSは、第3の容量CP2の第1の端子及び第4の容量CA2の第2の端子間に接続される。第10のスイッチ素子S3LSは、第3の容量CP2の第2の端子及び第4の容量CA2の第1の端子間に接続される。第11のスイッチ素子S4HSは、第4の容量CA2の第1の端子及び第2の電界効果トランジスタMPのゲート間に接続される。第12のスイッチ素子S4LSは、第4の容量CA2の第2の端子及び第2の電界効果トランジスタMPのソース間に接続される。第13のスイッチ素子S4HGは、第2の電界効果トランジスタMPのゲート及び直流電源VDDの直流電圧ノード間に接続される。
【0030】
本実施形態は、第1及び第2の実施形態に対して、同様の動作を行い、同様の効果を得ることができる。
【0031】
(第4の実施形態)
図7は、本発明の第4の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第1の実施形態のアナログスイッチ回路に対して、第6のスイッチ素子S2LSを削除し、面積を低減するものである。第2の容量CAの第2の端子は、第1の電界効果トランジスタMNのソースに直接接続される。本実施形態は、第1の実施形態に対して、同様の動作を行い、同様の効果を得ることができる。
【0032】
(第5の実施形態)
図8は、本発明の第5の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第1の実施形態のアナログスイッチ回路に対して、第5のスイッチ素子S2HSを削除し、面積を低減するものである。第2の容量CAの第1の端子は、第1の電界効果トランジスタMNのゲートに直接接続される。本実施形態は、第1の実施形態に対して、同様の動作を行い、同様の効果を得ることができる。
【0033】
(第6の実施形態)
図9は、本発明の第6の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第3の実施形態のアナログスイッチ回路に対して、第1の容量CP及び第3の容量CP2を共通化し、面積を低減するものである。以下、本実施形態が第1の実施形態と異なる点を説明する。
【0034】
本実施形態が第1の実施形態に対して追加される素子を説明する。第2の電界効果トランジスタMPは、pチャネル電界効果トランジスタであり、ソースが第1のスイッチ端子IN_Aに接続され、ドレインが第2のスイッチ端子IN_Bに接続される。第3の容量CA2は、電荷を充電するための容量である。第8のスイッチ素子S3HSは、第1の容量CPの第1の端子及び第3の容量CA2の第2の端子間に接続される。第9のスイッチ素子S3LSは、第1の容量CPの第2の端子及び第3の容量CA2の第1の端子間に接続される。第10のスイッチ素子S4HSは、第3の容量CA2の第1の端子及び第2の電界効果トランジスタMPのゲート間に接続される。第11のスイッチ素子S4LSは、第3の容量CA2の第2の端子及び第2の電界効果トランジスタMPのソース間に接続される。第12のスイッチ素子S4HGは、第2の電界効果トランジスタMPのゲート及び直流電源VDDの直流電圧ノード間に接続される。
【0035】
アナログスイッチのオン動作中は、第2の容量CA及び第3の容量CA2が基準電位ノードに繋がらないように構成すれば、第1の容量CPから第2の容量CA及び第3の容量CA2の両方に充電できる。
【0036】
以上のように、第2の電界効果トランジスタMPは、第1の電界効果トランジスタMNとは逆極性の電界効果トランジスタである。第8のスイッチ素子S3HS及び第9のスイッチ素子S3LSは、第4のスイッチ回路を構成し、第1の容量CP及び第3の容量CA2を並列に接続するためのスイッチ回路である。第10のスイッチ素子S4HS及び第11のスイッチ素子S4LSは、第5のスイッチ回路を構成し、第2の電界効果トランジスタMPのゲートとソースとの間に第3の容量CA2を接続するためのスイッチ回路である。本実施形態は、第3の実施形態に対して、同様の動作を行い、同様の効果を得ることができる。
【0037】
(第7の実施形態)
図10は、本発明の第7の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第1の実施形態のアナログスイッチ回路に対して、検出回路1001を追加したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。検出回路1001は、第1の電界効果トランジスタMNのゲート及びソース間電圧を検出し、第1の電界効果トランジスタのゲート及びソース間電圧に応じて第1のスイッチ回路(第1のスイッチ素子S1HP及び第2のスイッチ素子S1LP)及び第2のスイッチ回路(第3のスイッチ素子S1HS及び第4のスイッチ素子S1LS)を制御する。具体的には、検出回路1001は、図4(B)の状態において第1の電界効果トランジスタMNのゲート及びソース間電圧が閾値未満になると、図4(A)の状態に第1のスイッチ回路(第1のスイッチ素子S1HP及び第2のスイッチ素子S1LP)及び第2のスイッチ回路(第3のスイッチ素子S1HS及び第4のスイッチ素子S1LS)を制御し、その後に図4(B)の状態に第1のスイッチ回路(第1のスイッチ素子S1HP及び第2のスイッチ素子S1LP)及び第2のスイッチ回路(第3のスイッチ素子S1HS及び第4のスイッチ素子S1LS)を制御する。これにより、第1の容量CP及び第2の容量CAの充電動作を最適化することができる。また、省消費電流及び第2の容量CAのサイズを最適化することができ、面積を低減することができる。また、第2の容量CAを充電する頻度を減らすことができ、消費電力を低減することができる。また、本実施形態は、第1の実施形態と同様の効果を得ることができる。
【0038】
(第8の実施形態)
図11は、本発明の第8の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第1の実施形態のアナログスイッチ回路を複数設けたものである。以下、本実施形態が第1の実施形態と異なる点を説明する。第1の電界効果トランジスタMNは、第1のアナログスイッチである。第2の電界効果トランジスタMN3は、第2のアナログスイッチである。第3の電界効果トランジスタMN4は、第3のアナログスイッチである。
【0039】
本実施形態が第1の実施形態に対して追加される素子を説明する。第2の電界効果トランジスタMN3は、nチャネル電界効果トランジスタであり、ソースが第3のスイッチ端子IN_A3に接続され、ドレインが第4のスイッチ端子IN_B3に接続される。第3の容量CA3は、電荷を充電するための容量である。第8のスイッチ素子S3HPは、第1の容量CPの第1の端子及び第3の容量CA3の第1の端子間に接続される。第9のスイッチ素子S3LPは、第1の容量CPの第2の端子及び第3の容量CA3の第2の端子間に接続される。第10のスイッチ素子S3HSは、第3の容量CA3の第1の端子及び第2の電界効果トランジスタMN3のゲート間に接続される。第11のスイッチ素子S3LSは、第3の容量CA3の第2の端子及び第2の電界効果トランジスタMN3のソース間に接続される。第12のスイッチ素子S3HGは、第2の電界効果トランジスタMN3のゲート及び基準電位ノード間に接続される。
【0040】
第8のスイッチ素子S3HP及び第9のスイッチ素子S3LPは、第4のスイッチ回路を構成し、第1の容量CP及び第3の容量CA3を並列に接続するためのスイッチ回路である。第10のスイッチ素子S3HS及び第11のスイッチ素子S3LSは、第5のスイッチ回路を構成し、第2の電界効果トランジスタMN3のゲートとソースとの間に第3の容量CA3を接続するためのスイッチ回路である。第2の電界効果トランジスタMN3がオンすると、第3のスイッチ端子IN_A3及び第4のスイッチ端子IN_B3間をアナログ信号が通過する。
【0041】
第3の電界効果トランジスタMN4は、nチャネル電界効果トランジスタであり、ソースが第5のスイッチ端子IN_A4に接続され、ドレインが第6のスイッチ端子IN_B4に接続される。第4の容量CA4は、電荷を充電するための容量である。第13のスイッチ素子S4HPは、第1の容量CPの第1の端子及び第4の容量CA4の第1の端子間に接続される。第14のスイッチ素子S4LPは、第1の容量CPの第2の端子及び第4の容量CA4の第2の端子間に接続される。第15のスイッチ素子S4HSは、第4の容量CA4の第1の端子及び第3の電界効果トランジスタMN4のゲート間に接続される。第16のスイッチ素子S4LSは、第4の容量CA4の第2の端子及び第3の電界効果トランジスタMN4のソース間に接続される。第17のスイッチ素子S4HGは、第3の電界効果トランジスタMN4のゲート及び基準電位ノード間に接続される。
【0042】
第13のスイッチ素子S4HP及び第14のスイッチ素子S4LPは、第6のスイッチ回路を構成し、第1の容量CP及び第4の容量CA4を並列に接続するためのスイッチ回路である。第15のスイッチ素子S4HS及び第16のスイッチ素子S4LSは、第7のスイッチ回路を構成し、第3の電界効果トランジスタMN4のゲートとソースとの間に第4の容量CA4を接続するためのスイッチ回路である。第3の電界効果トランジスタMN4がオンすると、第5のスイッチ端子IN_A4及び第6のスイッチ端子IN_B4間をアナログ信号が通過する。
【0043】
以上、3個のアナログスイッチを設ける例を説明したが、同様に4個以上のアナログスイッチを設けることができる。複数のアナログスイッチは、それぞれ独立にオン/オフを制御することができる。また、複数のアナログスイッチについて、第1の容量CPを共通化することができるので、第1の容量CPの数を減らし、第1のスイッチ素子S1HP及び第2のスイッチ素子S1LPの数を減らし、面積を低減することができる。
【0044】
(第9の実施形態)
図12は、本発明の第9の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第1の実施形態のアナログスイッチ回路に対して、可変直流電源VDDを設けたものである。以下、本実施形態が第1の実施形態と異なる点を説明する。可変直流電源VDDの直流電圧ノードは第1のスイッチ素子S1HPを介して第1の容量CPの第1の端子に接続され、可変直流電源VDDの基準電位ノードは第2のスイッチ素子S1LPを介して第1の容量CPの第2の端子に接続される。可変直流電源VDDは、可変直流電圧を供給する。可変直流電源VDDは、直流電圧及び0Vを第1の電界効果トランジスタMNのゲートに供給することができるので、図3の第5のスイッチ素子S2HS及び第7のスイッチ素子S2HGを削除し、面積を低減することができる。第2の容量CAの第1の端子は、直接第1の電界効果トランジスタMNのゲートに接続される。スイッチ素子S1HP及びS1HSをオンし、可変直流電源VDDが0Vを第1の電界効果トランジスタMNのゲートに供給することにより、アナログスイッチ回路をオフ状態にすることができる。アナログスイッチ回路のオン状態は、第1の実施形態と同様である。この回路の動作の詳細は、後に図14を参照しながら説明する。また、可変直流電源VDDは、第1の電界効果トランジスタMNのゲート電圧を可変にすることができるので、第1の電界効果トランジスタMNの抵抗を制御することができる。これにより、第1の電界効果トランジスタMNを可変抵抗として機能させることができる。
【0045】
(第10の実施形態)
図13は、本発明の第10の実施形態によるアナログスイッチ回路の構成例を示す回路図である。本実施形態は、第1の実施形態のアナログスイッチ回路に対して、第8のスイッチ素子SBS及び第9のスイッチ素子SBGを追加したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。第8のスイッチ素子SBSは、第1の電界効果トランジスタMNのバックゲート及びソース間に接続される。第9のスイッチ素子SBGは、第1の電界効果トランジスタMNのバックゲート及び基準電位ノード間に接続される。第8のスイッチ素子SBS及び第9のスイッチ素子SBGは、バックゲートスイッチ回路を構成し、第1の電界効果トランジスタMNのバックゲートをソース又は基準電位ノードに接続するためのスイッチ回路である。第1の電界効果トランジスタMNがオン状態の時には、第8のスイッチ素子SBSをオンにし、第9のスイッチ素子SBGをオフにする。また、第1の電界効果トランジスタMNがオフ状態の時には、第8のスイッチ素子SBSをオフにし、第9のスイッチ素子SBGをオンにする。第1の電界効果トランジスタMNは、ゲート及びソース間電圧が一定でも、ゲート及びバックゲート間電圧の影響でオン抵抗が僅かに変化する。第1の電界効果トランジスタMNがオンの時、バックゲートの電位を第1のスイッチ端子IN_Aの電位と同じにすることにより、この影響を除去することができる。上記のバックゲート効果の影響を除去することにより、第1の電界効果トランジスタMNのオン抵抗をより一定に保つことができ、信号の歪み特性をより低減することができる。
【0046】
(第11の実施形態)
図14は本発明の第11の実施形態によるアナログスイッチ回路の構成例を示す回路図であり、図15は図14のアナログスイッチ回路の動作例を示すタイミングチャートであり、図16は図15のタイミングチャートの一部の拡大図である。本実施形態は、第9の実施形態のアナログスイッチ回路のより具体的な例を示す。以下、本実施形態が第9の実施形態と異なる点を説明する。
【0047】
nチャネル電界効果トランジスタM5は、図12の第1のスイッチ素子S1HPに対応し、ゲートが信号線cに接続され、バックゲートが信号線g2に接続され、ソースが信号線g1に接続され、ドレインが第1の容量CPの第1の端子cptに接続される。信号線g1は、可変直流電源VDDに接続される。
【0048】
nチャネル電界効果トランジスタM6は、図12の第2のスイッチ素子S1LPに対応し、ゲートが信号線bに接続され、バックゲートが基準電位ノード(グランド電位ノード)に接続され、ソースが基準電位ノードに接続され、ドレインが第1の容量CPの第2の端子cpbに接続される。
【0049】
nチャネル電界効果トランジスタM3は、図12の第3のスイッチ素子S1HSに対応し、ゲートが信号線dに接続され、バックゲートが信号線g2に接続され、ソースが第1の容量CPの第1の端子cptに接続され、ドレインが第2の容量CAの第1の端子swgに接続される。
【0050】
nチャネル電界効果トランジスタM4は、図12の第4のスイッチ素子S1LSに対応し、ゲートが信号線aに接続され、バックゲートが基準電位ノードに接続され、ソースが第1の容量CPの第2の端子cpbに接続され、ドレインが第2の容量CAの第2の端子swwに接続される。
【0051】
nチャネル電界効果トランジスタM2は、図12の第6のスイッチ素子S2LSに対応し、ゲートが第2の容量CAの第1の端子swgに接続され、バックゲートがソースに接続され、ソースが第2の容量CAの第2の端子swwに接続され、ドレインが第1のスイッチ端子IN_Aに接続される。
【0052】
第1の電界効果トランジスタMNは、nチャネル電界効果トランジスタであり、ゲートが第2の容量CAの第1の端子swgに接続され、バックゲートが第2の容量CAの第2の端子swwに接続され、ソースが第1のスイッチ端子IN_Aに接続され、ドレインが第2のスイッチ端子IN_Bに接続される。
【0053】
図15において、電位Gはグランド電位(基準電位)を示し、電圧Vは可変直流電源VDDの正の直流電源電圧を示し、電圧2Vは2×Vの電圧を示す。ステート0及び10はアナログスイッチ回路のオフ状態を示し、ステート1〜9はアナログスイッチ回路のオン状態を示す。
【0054】
まず、ステート0について説明する。信号線g1及びg2がグランド電位Gである。信号線cが電圧Vであるので、トランジスタM5がオンする。また、信号線dが電圧Vであるので、トランジスタM3がオンする。第2の容量CAの第1の端子swg及びトランジスタMNのゲートはグランド電位になる。また、信号線aが電圧Vであるので、トランジスタM4がオンする。また、信号線bが電圧Vであるので、トランジスタM6がオンする。第2の容量CAの第2の端子swwは、グランド電位になる。トランジスタM2及びMNがオフする。これにより、トランジスタMNは、第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間のアナログ信号を遮断する。
【0055】
ステート1〜9は、アナログスイッチ回路のオン状態を示す。ステート1では、信号線aがグランド電位Gになる。次に、ステート2では、信号線g1が電圧Vになる。次に、ステート3では、信号線g2が電圧Vになる。次に、ステート4では、信号線c及びdが電圧2Vになる。上記のステート1〜4及び、6〜9は、トランジスタM3及びM5の耐圧が電圧Vである場合にトランジスタM3及びM5を破壊しないために必要なステートである。もし、トランジスタM3及びM5の耐圧が電圧2Vである場合には、ステート1〜4及び、6〜9は不要である。また、その時、信号線g2を0V(GND)にしてもよい。同様に、信号線c及びdは0〜2V間で動作させてもよい。
【0056】
次に、ステート5では、図16の示すように、信号線aに信号φ2が供給され、信号線bに信号φ1が供給される。信号線cには、信号φ1に電圧Vが加算された信号φ1+Vが供給される。信号線dには、信号φ2に電圧Vが加算された信号φ2+Vが供給される。信号φ1及びφ2は、相互に逆相の信号であり、共にハイレベルになることを禁止して共にローレベルとなるハイレベル禁止期間T1を有する。これにより、トランジスタM5及びM6がオンし、トランジスタM3及びM4がオフする図4(A)の状態と、トランジスタM5及びM6がオフし、トランジスタM3及びM4がオンする図4(B)の状態とを交互に繰り返す。図4(A)及び(B)の状態を交互に繰り返すことにより、第1の実施形態と同様に、第1の電界効果トランジスタMNは、オンし、第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間のアナログ信号を通過させる。また、第1の電界効果トランジスタMNは、ゲート及びソース間電圧が一定になり、オン抵抗が一定になるので、信号の歪みを低減することができる。
【0057】
次に、アナログスイッチ回路をオン状態からオフ状態に移行するためにステート6〜9を行う。ステート6〜9は、上記のステート1〜4の逆動作を行う。まず、ステート6では、信号線c及びdが電圧2Vになる。次に、ステート7では、信号線c及びdが電圧Vになる。次に、ステート8では、信号線g2がグランド電位Gになる。次に、ステート9では、信号線g1がグランド電位Gになる。
【0058】
次に、ステート10では、ステート0と同じ状態になり、アナログスイッチ回路をオフ状態にする。
【0059】
以上のように、本実施形態は、信号線a,b,c,d,g1,g2により、第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間のスイッチング動作をするアナログスイッチ回路である。
【0060】
まず、ステート0及び10のスイッチオフ時の動作を説明する。まず、スイッチがオフの時の各電位は、a=b=c=d=V、g1=g2=Gとする。このとき、トランジスタM3,M4,M5,M6は全てオンとなり、第2の容量CAの第1の端子swg及び第2の端子swwはグランド電位Gに短絡される。したがって、トランジスタMN及びM2は共にオフとなり、第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間はオフである。また、容量CP及びCAは、共に放電されている。
【0061】
次に、スイッチオン時の動作を説明する。ステート5のスイッチがオンの時の各電位は、a=φ2,b=φ1,c=φ1+V,d=φ2+V,g1=g2=Vとする。信号φ1及びφ2は、同時にハイレベルになることのないノンオーバーラップクロックとする。信号φ1がハイレベル、信号φ2がローレベルの時、トランジスタM5及びM6がオンし、第1の容量CPに充電される。また、信号φ1がローレベル、信号φ2がハイレベルの時、トランジスタM3及びM4がオンし、第1の容量CPの電圧を第2の容量CAに充電する。信号φ1とφ2による動作を交互に繰り返すことにより、第2の容量CAに電荷を保存し続け、第1の端子swgの電位=(第2の端子swwの電位+V)に維持される。また、第1の端子swgにより、トランジスタM2がオンし、第1のスイッチ端子IN_Aの電位=第2の端子swwの電位となることにより、トランジスタMNのゲート及びソース間電圧は連続的にVとなり、バイアス条件一定で、第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間はオンし続ける。本実施形態は、第9の実施形態と同様の効果を得ることができる。
【0062】
(第12の実施形態)
図17は本発明の第12の実施形態によるアナログスイッチ回路の構成例を示す回路図であり、図18は図17のアナログスイッチ回路の動作例を示すタイミングチャートである。本実施形態は、第11の実施形態のアナログスイッチ回路に対して、トランジスタM3’〜M6’を及び容量CP’を追加したものである。以下、本実施形態が第11の実施形態と異なる点を説明する。
【0063】
図14において、信号線dの信号φ2+Vは、トランジスタM3のゲート及びドレイン間容量及びトランジスタMNのゲート及びソース間容量を介して、第1のスイッチ端子IN_Aに漏洩する。すなわち、トランジスタM3のオン/オフ時に発生する電荷再配分により、メインスイッチとなるトランジスタMNのゲート及びソース間電圧がわずかだが変動する。これがスイッチの信号パスに漏洩する。本実施形態では、この課題を解決するためのアナログスイッチ回路を説明する。
【0064】
第3の容量CP’は、電荷を充電するための容量である。nチャネル電界効果トランジスタM5’は、nチャネル電界効果トランジスタM5に対応し、ゲートが信号線c’に接続され、バックゲートが信号線g2に接続され、ソースが信号線g1に接続され、ドレインが第3の容量CP’の第1の端子に接続される。
【0065】
nチャネル電界効果トランジスタM6’は、nチャネル電界効果トランジスタM6に対応し、ゲートが信号線b’に接続され、バックゲートが基準電位ノードに接続され、ソースが基準電位ノードに接続され、ドレインが第3の容量CP’の第2の端子に接続される。
【0066】
nチャネル電界効果トランジスタM3’は、nチャネル電界効果トランジスタM3に対応し、ゲートが信号線d’に接続され、バックゲートが信号線g2に接続され、ソースが第3の容量CP’の第1の端子に接続され、ドレインが第2の容量CAの第1の端子swgに接続される。
【0067】
nチャネル電界効果トランジスタM4’は、nチャネル電界効果トランジスタM4に対応し、ゲートが信号線a’に接続され、バックゲートが基準電位ノードに接続され、ソースが第3の容量CP’の第2の端子に接続され、ドレインが第2の容量CAの第2の端子swwに接続される。
【0068】
図18において、信号線g2,g1,c,d,a,bは、図15のものと同じである。信号線c’,d’,a’,b’は、それぞれ、ステート5を除いて、信号線c,d,a,bと同じ信号になる。ステート5では、信号線c’,d’,a’,b’は、それぞれ信号線c,d,a,bに対して逆相になる。すなわち、ステート5では、信号線cには信号φ1+Vが供給され、信号線dには信号φ2+Vが供給され、信号線aには信号φ2が供給され、信号線bには信号φ1が供給され、信号線c’には信号φ2+Vが供給され、信号線d’には信号φ1+Vが供給され、信号線a’には信号φ1が供給され、信号線b’には信号φ2が供給される。信号φ1及びφ2は、同時にハイレベルになることはないノンオーバーラップの逆相信号である。
【0069】
本実施形態は、第11の実施形態の信号線a,b,c,dに加えて、信号線a’,b’,c’,d’を用いて、第1のスイッチ端子IN_A及び第2のスイッチ端子IN_B間のスイッチング動作をするアナログスイッチ回路である。信号線a’,b’,c’,d’は、ステート5以外では信号線a,b,c,dと同一に信号であるが、ステート5では信号線a,b,c,dと逆相の信号になる。
【0070】
本実施形態では、トランジスタM3及びM3’が交互にオン/オフするため、電荷再分配の効果は相殺される。したがって、信号パスへのクロック漏洩を抑えることができる。
【0071】
以上のように、信号線dの信号φ2+Vと信号線d’の信号φ1+Vとは逆相信号であるため、相互に打ち消し合う。すなわち、トランジスタM3及びM3’の動作が相互に打ち消し合う。これにより、トランジスタMNのゲート及びソース間電圧の変動を防止し、通過する信号の歪みをより低減することができる。
【0072】
また、信号φ1及びφ2のデューティ比を50%程度にすることにより、クロック周期の半分毎にステート5のチャージポンプが動作するため、第2の容量CAを第1の容量CP及び第3の容量CP’に交互に接続することができる。これにより、充電周期を半分にすることができるので、本実施形態は第11の実施形態に対して容量CP及びCAの容量値を約半分にすることができる。また、本実施形態は、第11の実施形態と同様の効果を得ることができる。
【0073】
(第13の実施形態)
図19は、本発明の第13の実施形態によるアナログスイッチ回路の構成例を示す回路図であり、第12の実施形態の上位概念のアナログスイッチ回路を示す。本実施形態は、第1の実施形態に対して、スイッチ素子S1HS’,S1LS’,S1HP’,S1LP’及び容量CP’を追加したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。
【0074】
第3の容量CP’は、電荷を充電するための容量である。第8のスイッチ素子S1HP’は、図17のトランジスタM5’に対応し、直流電源VDDの直流電圧ノード及び第3の容量CP’の第1の端子間に接続される。第9のスイッチ素子S1LP’は、図17のトランジスタM6’に対応し、直流電源VDDの基準電位ノード及び第3の容量CP’の第2の端子間に接続される。第10のスイッチ素子S1HS’は、図17のトランジスタM3’に対応し、第3の容量CP’の第1の端子及び第2の容量CAの第1の端子間に接続される。第11のスイッチ素子S1LS’は、図17のトランジスタM4’に対応し、第3の容量CP’の第2の端子及び第2の容量CAの第2の端子間に接続される。
【0075】
第8のスイッチ素子S1HP’及び第9のスイッチ素子S1LP’は、第4のスイッチ回路を構成し、直流電源VDDの直流電圧ノードと基準電位ノードとの間に第3の容量CP’を接続するためのスイッチ回路である。第10のスイッチ素子S1HS’及び第11のスイッチ素子S1LS’は、第5のスイッチ回路を構成し、第2の容量CA及び第3の容量CP’を並列に接続するためのスイッチ回路である。本実施形態の動作は、第12の実施形態と同様である。
【0076】
本実施形態は、第1の容量CPに対して逆相で充電される第3の容量CP’を用いることにより、トランジスタMNのゲート及びソース間に漏れこむクロック信号を相殺し、信号ラインへの漏洩を改善することができる。
【0077】
第1の実施形態では、第3のスイッチ素子S1HSのオン/オフ時に発生する電荷再配分により、メインスイッチとなるトランジスタMNのゲート及びソース間電圧がわずかだが変動する。これがスイッチの信号パスに漏洩する。本実施形態では、この漏洩の削減することができる。
【0078】
信号線a’,b’,c’,d’は、ステート5では信号線a,b,c,dに対して逆相の信号を供給することにより、スイッチ素子S1HP’,S1LP’,S1HS’,S1LS’は、スイッチ素子S1HP,S1LP,S1HS,S1LSに対して、オン/オフ動作が逆になる。これにより、電荷再配分の効果を相殺し、信号パスへのクロック漏洩を抑えることができる。また、クロック周期の半分毎にステート5のチャージポンプが動作するため、本実施形態は第1の実施形態に対して容量CP,CP’,CAの容量値を約半分にすることができるので、チップ面積の縮小にも効果がある。また、本実施形態は、第12の実施形態と同様の効果を得ることができる。
【0079】
以上のように、第1〜第13の実施形態によれば、第1の電界効果トランジスタMNのゲート及びソース間電圧を一定値に保つことができるので、第1の電界効果トランジスタMNのオン抵抗を一定値に保つことができる。また、入力連続信号の広い周波数帯域に渡ってオン抵抗を一定に保つことができる。これにより、入力信号電圧が変化する場合にも、入力信号波形に生ずる歪みを低減することができる。
【0080】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【0081】
VDD 直流電源
S1HP 第1のスイッチ素子
S1LP 第2のスイッチ素子
S1HS 第3のスイッチ素子
S1LS 第4のスイッチ素子
S2HS 第5のスイッチ素子
S2LS 第6のスイッチ素子
S2HG 第7のスイッチ素子
MN 第1の電界効果トランジスタ
CP 第1の容量
CA 第2の容量
IN_A 第1のスイッチ端子
IN_B 第2のスイッチ端子
【特許請求の範囲】
【請求項1】
ソースが第1のスイッチ端子に接続され、ドレインが第2のスイッチ端子に接続される第1の電界効果トランジスタと、
電荷を充電するための第1の容量と、
電荷を充電するための第2の容量と、
直流電圧ノードと基準電位ノードとの間に前記第1の容量を接続するための第1のスイッチ回路と、
前記第1の容量及び前記第2の容量を並列に接続するための第2のスイッチ回路と、
前記第1の電界効果トランジスタのゲートとソースとの間に前記第2の容量を接続するための第3のスイッチ回路と
を有することを特徴とするアナログスイッチ回路。
【請求項2】
前記第1のスイッチ回路は、
前記直流電圧ノード及び前記第1の容量の第1の端子間に接続される第1のスイッチ素子と、
前記基準電位ノード及び前記第1の容量の第2の端子間に接続される第2のスイッチ素子とを有し、
前記第2のスイッチ回路は、
前記第1の容量の第1の端子及び前記第2の容量の第1の端子間に接続される第3のスイッチ素子と、
前記第1の容量の第2の端子及び前記第2の容量の第2の端子間に接続される第4のスイッチ素子とを有することを特徴とする請求項1記載のアナログスイッチ回路。
【請求項3】
前記第3のスイッチ回路は、前記第2の容量の第1の端子及び前記第1の電界効果トランジスタのゲート間に接続される第5のスイッチ素子を有することを特徴とする請求項2記載のアナログスイッチ回路。
【請求項4】
前記第3のスイッチ回路は、前記第2の容量の第2の端子及び前記第1の電界効果トランジスタのソース間に接続される第5のスイッチ素子を有することを特徴とする請求項2又は3記載のアナログスイッチ回路。
【請求項5】
さらに、ソースが前記第1のスイッチ端子に接続され、ドレインが第2のスイッチ端子に接続され、前記第1の電界効果トランジスタとは逆極性の第2の電界効果トランジスタと、
電荷を充電するための第3の容量と、
前記第1の容量及び前記第3の容量を並列に接続するための第4のスイッチ回路と、
前記第2の電界効果トランジスタのゲートとソースとの間に前記第3の容量を接続するための第5のスイッチ回路とを有することを特徴とする請求項1〜4のいずれか1項に記載のアナログスイッチ回路。
【請求項6】
さらに、前記第1の電界効果トランジスタのゲート及びソース間電圧を検出し、前記第1の電界効果トランジスタのゲート及びソース間電圧に応じて前記第1のスイッチ回路及び前記第2のスイッチ回路を制御する検出回路を有することを特徴とする請求項1〜5のいずれか1項に記載のアナログスイッチ回路。
【請求項7】
さらに、ソースが第3のスイッチ端子に接続され、ドレインが第4のスイッチ端子に接続される第2の電界効果トランジスタと、
電荷を充電するための第3の容量と、
前記第1の容量及び前記第3の容量を並列に接続するための第4のスイッチ回路と、
前記第2の電界効果トランジスタのゲートとソースとの間に前記第3の容量を接続するための第5のスイッチ回路とを有することを特徴とする請求項1〜4のいずれか1項に記載のアナログスイッチ回路。
【請求項8】
さらに、前記直流電圧ノード及び前記基準電位ノード間に接続され、可変直流電圧を供給する可変直流電源を有することを特徴とする請求項1〜7のいずれか1項に記載のアナログスイッチ回路。
【請求項9】
さらに、前記第1の電界効果トランジスタのバックゲートをソース又は前記基準電位ノードに接続するためのバックゲートスイッチ回路を有することを特徴とする請求項1〜8のいずれか1項に記載のアナログスイッチ回路。
【請求項10】
さらに、電荷を充電するための第3の容量と、
前記直流電圧ノードと前記基準電位ノードとの間に前記第3の容量を接続するための第4のスイッチ回路と、
前記第2の容量及び前記第3の容量を並列に接続するための第5のスイッチ回路とを有することを特徴とする請求項1〜4のいずれか1項に記載のアナログスイッチ回路。
【請求項1】
ソースが第1のスイッチ端子に接続され、ドレインが第2のスイッチ端子に接続される第1の電界効果トランジスタと、
電荷を充電するための第1の容量と、
電荷を充電するための第2の容量と、
直流電圧ノードと基準電位ノードとの間に前記第1の容量を接続するための第1のスイッチ回路と、
前記第1の容量及び前記第2の容量を並列に接続するための第2のスイッチ回路と、
前記第1の電界効果トランジスタのゲートとソースとの間に前記第2の容量を接続するための第3のスイッチ回路と
を有することを特徴とするアナログスイッチ回路。
【請求項2】
前記第1のスイッチ回路は、
前記直流電圧ノード及び前記第1の容量の第1の端子間に接続される第1のスイッチ素子と、
前記基準電位ノード及び前記第1の容量の第2の端子間に接続される第2のスイッチ素子とを有し、
前記第2のスイッチ回路は、
前記第1の容量の第1の端子及び前記第2の容量の第1の端子間に接続される第3のスイッチ素子と、
前記第1の容量の第2の端子及び前記第2の容量の第2の端子間に接続される第4のスイッチ素子とを有することを特徴とする請求項1記載のアナログスイッチ回路。
【請求項3】
前記第3のスイッチ回路は、前記第2の容量の第1の端子及び前記第1の電界効果トランジスタのゲート間に接続される第5のスイッチ素子を有することを特徴とする請求項2記載のアナログスイッチ回路。
【請求項4】
前記第3のスイッチ回路は、前記第2の容量の第2の端子及び前記第1の電界効果トランジスタのソース間に接続される第5のスイッチ素子を有することを特徴とする請求項2又は3記載のアナログスイッチ回路。
【請求項5】
さらに、ソースが前記第1のスイッチ端子に接続され、ドレインが第2のスイッチ端子に接続され、前記第1の電界効果トランジスタとは逆極性の第2の電界効果トランジスタと、
電荷を充電するための第3の容量と、
前記第1の容量及び前記第3の容量を並列に接続するための第4のスイッチ回路と、
前記第2の電界効果トランジスタのゲートとソースとの間に前記第3の容量を接続するための第5のスイッチ回路とを有することを特徴とする請求項1〜4のいずれか1項に記載のアナログスイッチ回路。
【請求項6】
さらに、前記第1の電界効果トランジスタのゲート及びソース間電圧を検出し、前記第1の電界効果トランジスタのゲート及びソース間電圧に応じて前記第1のスイッチ回路及び前記第2のスイッチ回路を制御する検出回路を有することを特徴とする請求項1〜5のいずれか1項に記載のアナログスイッチ回路。
【請求項7】
さらに、ソースが第3のスイッチ端子に接続され、ドレインが第4のスイッチ端子に接続される第2の電界効果トランジスタと、
電荷を充電するための第3の容量と、
前記第1の容量及び前記第3の容量を並列に接続するための第4のスイッチ回路と、
前記第2の電界効果トランジスタのゲートとソースとの間に前記第3の容量を接続するための第5のスイッチ回路とを有することを特徴とする請求項1〜4のいずれか1項に記載のアナログスイッチ回路。
【請求項8】
さらに、前記直流電圧ノード及び前記基準電位ノード間に接続され、可変直流電圧を供給する可変直流電源を有することを特徴とする請求項1〜7のいずれか1項に記載のアナログスイッチ回路。
【請求項9】
さらに、前記第1の電界効果トランジスタのバックゲートをソース又は前記基準電位ノードに接続するためのバックゲートスイッチ回路を有することを特徴とする請求項1〜8のいずれか1項に記載のアナログスイッチ回路。
【請求項10】
さらに、電荷を充電するための第3の容量と、
前記直流電圧ノードと前記基準電位ノードとの間に前記第3の容量を接続するための第4のスイッチ回路と、
前記第2の容量及び前記第3の容量を並列に接続するための第5のスイッチ回路とを有することを特徴とする請求項1〜4のいずれか1項に記載のアナログスイッチ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【公開番号】特開2010−199841(P2010−199841A)
【公開日】平成22年9月9日(2010.9.9)
【国際特許分類】
【出願番号】特願2009−41029(P2009−41029)
【出願日】平成21年2月24日(2009.2.24)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
【公開日】平成22年9月9日(2010.9.9)
【国際特許分類】
【出願日】平成21年2月24日(2009.2.24)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
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