オペアンプ
【課題】プロセスばらつきによる影響を低減して動作が不安定になることを抑制することのできるオペアンプを提供する。
【解決手段】オペアンプは、電流源として動作するトランジスタＴｒ２と、差動対１１と、カレントミラー回路１２とを含む第１差動増幅回路１０と、差動対２１と、電流源２２と、カレントミラー回路２３とを含む第２差動増幅回路２０とを備える。差動対２１のトランジスタＴｒ１１のゲートに供給されるトランジスタＴｒ３，Ｔｒ５のドレイン電圧（ノードＮ１の電圧）を、電流源２２であるトランジスタＴｒ１５，Ｔｒ１６のゲートに供給する。
【解決手段】オペアンプは、電流源として動作するトランジスタＴｒ２と、差動対１１と、カレントミラー回路１２とを含む第１差動増幅回路１０と、差動対２１と、電流源２２と、カレントミラー回路２３とを含む第２差動増幅回路２０とを備える。差動対２１のトランジスタＴｒ１１のゲートに供給されるトランジスタＴｒ３，Ｔｒ５のドレイン電圧（ノードＮ１の電圧）を、電流源２２であるトランジスタＴｒ１５，Ｔｒ１６のゲートに供給する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オペアンプに関するものである。
【背景技術】
【０００２】
従来のオペアンプの一例を図４に示す（例えば、特許文献１参照）。
図４に示すように、トランジスタＴｒ１，Ｔｒ２によりカレントミラー回路が形成され、その出力側トランジスタＴｒ２は定電流源として動作する。すなわち、トランジスタＴｒ２は、第１電流源１に流れる電流と等しいドレイン電流を流す。
【０００３】
このトランジスタＴｒ２のドレインは、トランジスタＴｒ３，Ｔｒ４のソースに接続されている。トランジスタＴｒ３のドレインは、トランジスタＴｒ５のドレイン及びトランジスタＴｒ５，Ｔｒ６のゲートに接続され、トランジスタＴｒ５のソースはグランドＧＮＤに接続されている。また、上記トランジスタＴｒ４のドレインは、トランジスタＴｒ６のドレインに接続され、トランジスタＴｒ６のソースはグランドＧＮＤに接続されている。上記トランジスタＴｒ３，Ｔｒ４のゲートには入力信号ＶＭ，ＶＰがそれぞれ入力される。なお、これらトランジスタＴｒ２〜Ｔｒ６は、トランジスタＴｒ２から供給される定電流に基づいて活性化する差動入力回路として機能する。
【０００４】
上記トランジスタＴｒ３，Ｔｒ５のドレインであるノードＮ１は、トランジスタＴｒ１１のゲートに接続され、上記トランジスタＴｒ４，Ｔｒ６のドレインであるノードＮ２は、トランジスタＴｒ１２のゲートに接続される。これらトランジスタＴｒ１１，Ｔｒ１２のソースは、第２電流源２を介してグランドＧＮＤに接続されている。
【０００５】
トランジスタＴｒ１１のドレインはトランジスタＴｒ１３のドレインに接続され、そのトランジスタＴｒ１３のソースは電源Ｖｃｃに接続されている。また、トランジスタＴｒ１２のドレインは、トランジスタＴｒ１４のドレイン及びトランジスタＴｒ１３，Ｔｒ１４のゲートに接続され、トランジスタＴｒ１４のソースは電源Ｖｃｃに接続されている。なお、これらトランジスタＴｒ１１〜Ｔｒ１４及び第２電流源２は、ノードＮ１，Ｎ２の差電圧を増幅する差動増幅回路として機能する。
【０００６】
トランジスタＴｒ１１，Ｔｒ１３のドレインであるノードＮ３は出力トランジスタＴｒ２１のゲートに接続され、同トランジスタＴｒ２１のソースは電源Ｖｃｃに接続され、ドレインは出力端子Ｔｏに接続されている。
【０００７】
上記ノードＮ２は出力トランジスタＴｒ２２のゲートに接続され、同トランジスタＴｒ２２のドレインは出力端子Ｔｏに接続され、ソースはグランドＧＮＤに接続されている。そして、出力信号Ｖｏｕｔが入力信号ＶＭとして上記トランジスタＴｒ３のゲートに入力される。
【０００８】
このように構成されたオペアンプでは、例えば入力信号ＶＰが入力信号ＶＭ（出力信号Ｖｏｕｔ）よりも高レベルになると、トランジスタＴｒ４のドレイン電流が減少して、トランジスタＴｒ３のドレイン電流より小さくなる。すると、ノードＮ２の電圧レベルが低下し、トランジスタＴｒ２２がオフされる。
【０００９】
このとき、ノードＮ２の電位がノードＮ１の電位より低くなると、差動増幅回路の動作によりノードＮ３の電位が低下する。これにより、出力トランジスタＴｒ２１がオンし、出力信号Ｖｏｕｔの電圧レベルが上昇する。このような動作により、入力信号ＶＰと出力信号Ｖｏｕｔ（入力信号ＶＭ）の電圧レベルが一致する。
【００１０】
また、上記ノードＮ３の電位低下に伴ってトランジスタＴｒ２１からトランジスタＴｒ２２に供給されるドレイン電流が増大される。すると、トランジスタＴｒ２２のドレイン電流が増大して、同トランジスタＴｒ２２のゲート・ソース間電圧が上昇する。この結果、ノードＮ２の電位が上昇する。このようにノードＮ１，Ｎ２の差電圧に応じてトランジスタＴｒ２１のドレイン電流を制御することにより、ノードＮ１，Ｎ２の電位が同一電位に収束される。これにより、トランジスタＴｒ３，Ｔｒ４のドレイン電圧が同一になるため、トランジスタＴｒ３，Ｔｒ４のソース・ドレイン間電圧及びドレイン電流が同一となる。この結果、トランジスタＴｒ３，Ｔｒ４のゲート・ソース間電圧を同一にすることができるため、入力信号ＶＰと出力信号Ｖｏｕｔとのオフセット電圧の発生を抑制することができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１１−１５４８３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところが、従来のオペアンプでは、製造時のプロセスばらつき等によって、各トランジスタの特性にばらつきが生じると、それに依存してオペアンプの動作特性（例えば動作速度）が変動し、動作が不安定になる場合がある。例えばプロセスばらつき等によってトランジスタＴｒ１１のゲート・ソース間電圧が設計値よりも低くなると、差動増幅回路では、トランジスタＴｒ１１が動作可能なゲート・ソース間電圧を確保するために、トランジスタＴｒ１１のソース電位を低下させるように動作する。このとき、電流源２がトランジスタで構成されている場合には、上記電位の低下に伴って上記トランジスタのドレイン・ソース間電圧が低下するため、電流源２が供給する電流が減少することになる。これにより、この電流源２が供給する電流によって動作する差動増幅回路（トランジスタＴｒ１１〜Ｔｒ１４）などの動作速度が遅くなる、という問題が発生する。
【００１３】
オペアンプで、プロセスばらつきによる影響を低減して動作が不安定になることを抑制することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一観点によれば、入力信号が入力される第１アンプと、前記第１アンプの出力が入力される第２アンプと、を有し、前記第２アンプは、前記第１アンプの出力がゲートに入力される第１トランジスタと、前記第１トランジスタのソースにドレインが接続され前記第１アンプの出力がゲートに入力される第２トランジスタとを含む。
【発明の効果】
【００１５】
本発明の一観点によれば、プロセスばらつきによる影響を低減して動作が不安定になることを抑制することができるという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】一実施形態のオペアンプを示す回路図。
【図２】変形例のオペアンプを示す回路図。
【図３】変形例のオペアンプを示す回路図。
【図４】従来のオペアンプを示す回路図。
【発明を実施するための形態】
【００１７】
以下、一実施形態を図１に従って説明する。なお、本実施形態において、先の図４で示した従来と同様な構成部分については同一符号を付して説明する。
図１に示すように、オペアンプは、電流源１と、第１差動増幅回路１０と、第２差動増幅回路２０と、出力段回路３０とを備える。電流源１は、ＰチャネルＭＯＳトランジスタＴｒ１に定電流Ｉ１を供給する。このトランジスタＴｒ１は、ＰチャネルＭＯＳトランジスタＴｒ２とカレントミラー接続されている。すなわち、入力側トランジスタＴｒ１のドレインが両トランジスタＴｒ１，Ｔｒ２のゲートに接続され、両トランジスタＴｒ１，Ｔｒ２のソースが電源Ｖｃｃに接続されている。なお、このトランジスタＴｒ２は入力側トランジスタＴｒ１の電気的特性と同一値の電気的特性を持つ。従って、出力側トランジスタＴｒ２は、定電流源として動作し、入力側トランジスタＴｒ１に流れる定電流Ｉ１と同一の電流値の電流Ｉ２を流す。
【００１８】
第１差動増幅回路１０は、上記電流源として動作するトランジスタＴｒ２と、差動対１１と、カレントミラー回路１２とを備える。差動対１１は、入力信号ＶＭが印加される反転入力端子Ｔ１がゲートに接続されるＰチャネルＭＯＳトランジスタＴｒ３と、入力信号ＶＰが印加される非反転入力端子Ｔ２がゲートに接続されるＰチャネルＭＯＳトランジスタＴｒ４とを含む。これら両トランジスタＴｒ３，Ｔｒ４のソースは上記トランジスタＴｒ２のドレインに接続されている。また、これらトランジスタＴｒ３，Ｔｒ４のドレインは、カレントミラー回路１２内のＮチャネルＭＯＳトランジスタＴｒ５，Ｔｒ６のドレインにそれぞれ接続されている。
【００１９】
カレントミラー回路１２は、入力側のＮチャネルＭＯＳトランジスタＴｒ５，Ｔｒ７と、出力側のＮチャネルＭＯＳトランジスタＴｒ６，Ｔｒ８とを含む。上記トランジスタＴｒ５のドレインは、トランジスタＴｒ５〜Ｔｒ８のゲートに接続されている。また、トランジスタＴｒ５のソースはトランジスタＴｒ７のドレインに接続され、そのトランジスタＴｒ７のソースはグランドＧＮＤ（低電位電源）に接続されている。このように、トランジスタＴｒ５とトランジスタＴｒ７とは縦積みに直列接続されている。
【００２０】
上記トランジスタＴｒ６のソースはトランジスタＴｒ８のドレインに接続され、そのトランジスタＴｒ８のソースはグランドＧＮＤに接続されている。このように、入力側トランジスタＴｒ５，Ｔｒ７と同様に、トランジスタＴｒ６とトランジスタＴｒ８とは縦積みに直列接続されている。なお、出力側トランジスタＴｒ６は、入力側トランジスタＴｒ５の電気的特性と同一値の電気的特性を持ち、出力側トランジスタＴｒ８は、入力側トランジスタＴｒ７の電気的特性と同一値の電気的特性を持つ。従って、出力側トランジスタＴｒ６，Ｔｒ８は、入力側トランジスタＴｒ５，Ｔｒ７に流れる電流Ｉ３と同一の電流値の電流Ｉ４を流す。
【００２１】
また、トランジスタＴｒ３，Ｔｒ５のドレインであるノードＮ１と、トランジスタＴｒ４，Ｔｒ６のドレインであるノードＮ２とは、第２差動増幅回路２０に接続されている。なお、ノードＮ２は、出力段回路３０のプルダウン側の出力トランジスタＴｒ２２のゲートにも接続されている。
【００２２】
このように構成された第１差動増幅回路１０は、トランジスタＴｒ２から供給される電流Ｉ２に基づいて活性化し、入力信号ＶＰ，ＶＭの電位差を増幅して第２差動増幅回路２０及び出力トランジスタＴｒ２２に出力する。
【００２３】
第２差動増幅回路２０は、差動対２１と、電流源２２と、カレントミラー回路２３とを備える。差動対２１は、上記ノードＮ１がゲートに接続されるＮチャネルＭＯＳトランジスタＴｒ１１と、上記ノードＮ２がゲートに接続されるＮチャネルＭＯＳトランジスタＴｒ１２とを含む。これらトランジスタＴｒ１１，Ｔｒ１２のソースはＮチャネルＭＯＳトランジスタＴｒ１５，Ｔｒ１６のドレインに接続されている。これらトランジスタＴｒ１１，Ｔｒ１２は同一の電気的特性を有する。さらに、トランジスタＴｒ１１，Ｔｒ１２は、そのチャネル幅（Ｗ）とチャネル長（Ｌ）のＷ／Ｌ比が上記トランジスタＴｒ５，Ｔｒ６のＷ／Ｌ比と同じである。なお、本実施形態では、トランジスタＴｒ５，Ｔｒ６，Ｔｒ１１，Ｔｒ１２は、全て同一の電気的特性（同一の素子サイズ）を有する。
【００２４】
上記トランジスタＴｒ１５，Ｔｒ１６は、ゲートに上記ノードＮ１が接続され、ソースにグランドＧＮＤが接続されている。従って、これらトランジスタＴｒ１５，Ｔｒ１６は、上記トランジスタＴｒ７とカレントミラー接続されている。これらトランジスタＴｒ１５，Ｔｒ１６は同一の電気的特性を有する。さらに、トランジスタＴｒ１５，Ｔｒ１６は、トランジスタＴｒ７，Ｔｒ８と同じＷ／Ｌ比を有する。なお、本実施形態では、トランジスタＴｒ７，Ｔｒ８，Ｔｒ１５，Ｔｒ１６は、全て同一の電気的特性（同一の素子サイズ）を有する。従って、これらトランジスタＴｒ１５，Ｔｒ１６は、電流源として動作し、トランジスタＴｒ７（トランジスタＴｒ５）に流れる電流Ｉ３と同一の電流値の電流Ｉ５，Ｉ６をそれぞれ流す。換言すると、電流源２２であるトランジスタＴｒ１５，Ｔｒ１６に流れる電流は、トランジスタＴｒ７のゲート電圧（トランジスタＴｒ５のドレイン電圧）によって制御される。このように上記カレントミラー回路１２は、電流源２２の電流を制御する電流制御回路としても動作する。
【００２５】
また、上記トランジスタＴｒ１１，Ｔｒ１２のドレインは、カレントミラー回路２３のＰチャネルＭＯＳトランジスタＴｒ１３，Ｔｒ１４のドレインにそれぞれ接続されている。これらトランジスタＴｒ１３，Ｔｒ１４はカレントミラー接続され、カレントミラーとして動作する。
【００２６】
トランジスタＴｒ１１，Ｔｒ１３のドレインであるノードＮ３は、出力段回路３０のプルアップ側の出力トランジスタＴｒ２１のゲートに接続されている。
このように構成された第２差動増幅回路２０は、電流源２２から供給される電流に基づいて活性化し、ノードＮ１，Ｎ２の差電圧を検出する差電圧検出回路として動作する。
【００２７】
出力段回路３０は、ＰチャネルＭＯＳトランジスタである出力トランジスタＴｒ２１と、ＮチャネルＭＯＳトランジスタである出力トランジスタＴｒ２２とを含む。出力トランジスタＴｒ２１は、そのゲートが上記ノードＮ３に接続され、ソースが電源Ｖｃｃに接続され、ドレインが出力端子Ｔｏに接続されている。このトランジスタＴｒ２１は、ノードＮ３の電位に応じたドレイン電流Ｉ７をアイドリング電流として流す。
【００２８】
また、出力トランジスタＴｒ２２は、そのゲートが上記ノードＮ２に接続され、ドレインが出力端子Ｔｏに接続され、ソースがグランドＧＮＤに接続されている。このトランジスタＴｒ２２は、ノードＮ２の電位に応じたドレイン電流Ｉ８をアイドリング電流として流す。
【００２９】
そして、このように構成されたオペアンプは、出力信号Ｖｏｕｔを入力信号ＶＭとして入力する、すなわち反転入力端子Ｔ１と出力端子Ｔｏを接続したボルテージフォロア接続されている。なお、このようにボルテージフォロア接続されたオペアンプでは、トランジスタＴｒ３，Ｔｒ４は同じ電流を通過させるように動作し、トランジスタＴｒ３，Ｔｒ４のドレイン電圧（ノードＮ１，Ｎ２の電位）が同じ電圧になるように動作する。
【００３０】
次に、このように構成されたオペアンプの動作について詳述する。
トランジスタＴｒ２から差動対１１に供給される電流Ｉ２は、トランジスタＴｒ３とトランジスタＴｒ４にて分流される。トランジスタＴｒ３に流れる電流Ｉ３は直列に接続されたトランジスタＴｒ５，Ｔｒ７に流れ、トランジスタＴｒ４に流れる電流Ｉ４は直列に接続されたトランジスタＴｒ６，Ｔｒ８に流れる。ここで、上述のようにトランジスタＴｒ７，Ｔｒ８は、同一の電気的特性を持ち、互いのソース電圧及びゲート電圧がそれぞれ同一の電圧値である。また、これらトランジスタＴｒ７，Ｔｒ８はそれぞれトランジスタＴｒ５，Ｔｒ６のソースに接続されている。このため、トランジスタＴｒ５，Ｔｒ６のソースに接続されるインピーダンスが同一になる。さらに、トランジスタＴｒ５のドレイン電圧がトランジスタＴｒ５，Ｔｒ６のゲートに共通に供給されている。従って、これらトランジスタＴｒ５，Ｔｒ６はカレントミラーとして動作する。さらに詳述すると、トランジスタＴｒ６及びトランジスタＴｒ８は、トランジスタＴｒ５及びトランジスタＴｒ７とそれぞれ同様に接続され、トランジスタＴｒ５，Ｔｒ７とそれぞれ同一の電気的特性を有している。このため、トランジスタＴｒ６はトランジスタＴｒ５と同じ電圧・電流特性で動作し、トランジスタＴｒ８はトランジスタＴｒ７と同じ電圧・電流特性で動作する。従って、トランジスタＴｒ６，Ｔｒ８は、トランジスタＴｒ５，Ｔｒ７に流れる電流Ｉ３と同一の電流値の電流を流すように動作する。
【００３１】
ここで、直列接続された上記トランジスタＴｒ５，Ｔｒ７は、流れる電流Ｉ３と自身のトランジスタ特性とで各ノード電圧が決まる。このとき、トランジスタＴｒ５のドレイン電圧、つまりトランジスタＴｒ５，Ｔｒ７のゲート電圧は、自身が動作可能なように自ずと決まった電圧であるため、当然ながらそのゲート電圧によってトランジスタＴｒ５，Ｔｒ７は動作することができる。なお、仮に製造時のプロセスばらつき等によってトランジスタＴｒ５，Ｔｒ７の特性にばらつきが生じたとしても、上記トランジスタＴｒ５のドレイン電圧は自身が動作可能なように自ずと決定される。
【００３２】
このように決定されたトランジスタＴｒ５のドレイン電圧が入力電圧としてゲートに供給される、第２差動増幅回路２０内のトランジスタＴｒ１１，Ｔｒ１５は、上記トランジスタＴｒ６及びトランジスタＴｒ８とそれぞれ同様に接続されている。さらに、トランジスタＴｒ１１，Ｔｒ１５は、トランジスタＴｒ６，Ｔｒ８（トランジスタＴｒ５，Ｔｒ７）とそれぞれ同一の電気的特性を有している。このため、トランジスタＴｒ１１はトランジスタＴｒ６（トランジスタＴｒ５）と同じ電圧・電流特性で動作し、トランジスタＴｒ１５はトランジスタＴｒ８（トランジスタＴｒ７）と同じ電圧・電流特性で動作することができる。すなわち、トランジスタＴｒ７に流れる電流Ｉ３と同一値の電流Ｉ５がトランジスタＴｒ１５に流れ、トランジスタＴｒ１１のソース電位がトランジスタＴｒ５のソース電位と同電位になる。さらに、トランジスタＴｒ１１及びトランジスタＴｒ５のゲートには、上記決定されたトランジスタＴｒ５のドレイン電圧が共通して供給される。従って、トランジスタＴｒ１１は、そのトランジスタＴｒ５のドレイン電圧によって動作可能なゲート・ソース間電圧が確実に確保されるため、確実に動作することができる。
【００３３】
ここで、仮に製造時のプロセスばらつき等によってトランジスタＴｒ５，Ｔｒ７の特性にばらつきが生じても、それと同様にトランジスタＴｒ１１，Ｔｒ１５の特性にもばらつきが生じる。このため、トランジスタＴｒ１１，Ｔｒ１５は、プロセスばらつきに関わらず、トランジスタＴｒ５，Ｔｒ７と同じ電圧・電流特性で動作することができる。従って、プロセスばらつきに関わらず、トランジスタＴｒ１１は確実に動作することができる。
【００３４】
また、トランジスタＴｒ１２とトランジスタＴｒ１６とでは、トランジスタＴｒ１２のゲートにノードＮ２が接続されている点のみがトランジスタＴｒ１１，Ｔｒ１５と異なる。但し、上述したように、ボルテージフォロア接続されたオペアンプでは、ノードＮ１，Ｎ２が同じ電圧になるように動作する。このため、トランジスタＴｒ１２，Ｔｒ１６は、トランジスタＴｒ１１，Ｔｒ１５と略同じ電圧関係となる。従って、トランジスタＴｒ１２，Ｔｒ１６は、トランジスタＴｒ１１，Ｔｒ１５と同様に動作することができる。従って、トランジスタＴｒ１２はトランジスタＴｒ１１と同様に、プロセスばらつきに関わらず、カレントミラー回路１２によって動作可能なゲート・ソース間電圧が確実に確保されるため、確実に動作することができる。
【００３５】
次に、出力信号Ｖｏｕｔが入力信号ＶＰの電圧レベルに収束している状態から、入力信号ＶＰの電圧レベルが上昇した場合について説明する。
入力信号ＶＰの電圧レベルが上昇すると、トランジスタＴｒ３のドレイン電流Ｉ３が増大し、トランジスタＴｒ４のドレイン電流Ｉ４が減少する。すると、ノードＮ２の電圧レベルが低下し、トランジスタＴｒ２２はオフされる。
【００３６】
このとき、ノードＮ２の電位がノードＮ１の電位より低くなると、第２差動増幅回路２０においてノードＮ３の電位が低下し、出力トランジスタＴｒ２１がオンされる。この結果、出力信号Ｖｏｕｔの電圧レベルが上昇し、出力信号Ｖｏｕｔが入力信号ＶＰの電圧レベルに収束される。さらに、上述のようにノードＮ１，Ｎ２の差電圧に応じてノードＮ３の電位が低下することによって、トランジスタＴｒ２１のゲート・ソース間電圧が上昇するため、トランジスタＴｒ２１からトランジスタＴｒ２２に供給される電流が増大する。すると、トランジスタＴｒ２２のドレイン電流が増大するため、同トランジスタＴｒ２２のゲート・ソース間電圧が上昇し、結果的にノードＮ２の電位が上昇する。これにより、ノードＮ１，Ｎ２の電位が同電位に収束される。
【００３７】
ここで、本実施形態のオペアンプでは、上述したトランジスタＴｒ３のドレイン電流Ｉ３の増大に伴って、トランジスタＴｒ１５のドレイン電流Ｉ５及びトランジスタＴｒ１６のドレイン電流Ｉ６が増大する。これにより、第２差動増幅回路２０（差動対２１）の動作電流が増大することになる。従って、トランジスタＴｒ２１からトランジスタＴｒ２２に供給される電流が従来のオペアンプ（図４参照）よりも増大することになる。このため、迅速にノードＮ１，Ｎ２の電位を同電位に収束させることができ、出力信号Ｖｏｕｔを入力信号ＶＰの電圧レベルに迅速に収束させることができる。
【００３８】
次に、出力信号Ｖｏｕｔが入力信号ＶＰの電圧レベルに収束している状態から、入力信号ＶＰの電圧レベルが低下した場合について説明する。
入力信号ＶＰの電圧レベルが低下すると、トランジスタＴｒ３のドレイン電流Ｉ３が減少し、トランジスタＴｒ４のドレイン電流Ｉ４が増大する。すると、ノードＮ２の電圧レベルが上昇し、トランジスタＴｒ２２はオンされる。
【００３９】
このとき、ノードＮ２の電位がノードＮ１の電位より高くなると、第２差動増幅回路２０においてノードＮ３の電位が上昇し、出力トランジスタＴｒ２１がオフされる。この結果、出力信号Ｖｏｕｔの電圧レベルが低下し、出力信号Ｖｏｕｔが入力信号ＶＰの電圧レベルに収束される。さらに、上述のようにノードＮ１，Ｎ２の電位差に応じてノードＮ３の電位が上昇することによって、トランジスタＴｒ２１からトランジスタＴｒ２２に供給される電流が減少する。すると、トランジスタＴｒ２２のドレイン電流が減少するため、同トランジスタＴｒ２２のゲート・ソース間電圧が低下し、結果的にノードＮ２の電位が低下する。これにより、ノードＮ１，Ｎ２の電位が同電位に収束される。
【００４０】
ここで、本実施形態のオペアンプでは、上述したトランジスタＴｒ３のドレイン電流Ｉ３の減少に伴って、トランジスタＴｒ１５のドレイン電流Ｉ５及びトランジスタＴｒ１６のドレイン電流Ｉ６が減少する。これにより、第２差動増幅回路２０（差動対２１）の動作電流が減少することになる。従って、トランジスタＴｒ２１からトランジスタＴｒ２２に供給される電流が従来のオペアンプ（図４参照）よりも減少することになる。このため、迅速にノードＮ１，Ｎ２の電位を同電位に収束させることができ、出力信号Ｖｏｕｔを入力信号ＶＰの電圧レベルに迅速に収束させることができる。
【００４１】
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）差動対２１のトランジスタＴｒ１１のゲートと、電流源２２のトランジスタＴｒ１５のゲートとに共通の電圧（ノードＮ１の電圧）を供給するようにした。このため、仮に製造時のプロセスばらつき等によってトランジスタＴｒ５のドレイン電圧が設計値よりも低くなってトランジスタＴｒ１１のゲート電圧が低くなっても、それに合わせてトランジスタＴｒ１５のゲート電圧も低くなる。これにより、トランジスタＴｒ１５に流れる電流Ｉ５が減少してトランジスタＴｒ１５のドレイン電圧、つまりトランジスタＴｒ１１のソース電位も低くなる。従って、従来のオペアンプ（図４参照）よりもプロセスばらつきの影響を低減した上で、トランジスタＴｒ１５が動作可能なゲート・ソース間電圧を好適に確保することができる。この結果、第２差動増幅回路２０の動作速度が遅くなるような不安定な動作になることを抑制することができる。
【００４２】
なお、差動対２１のトランジスタＴｒ１２のゲートと、電流源２２のトランジスタＴｒ１６のゲートとに略同電位の電圧（ノードＮ１，Ｎ２の電圧）を供給するようにしたため、同様にプロセスばらつきの影響を低減することができる。
【００４３】
さらに、入力信号ＶＭ，ＶＰの電位差で変動するノードＮ１の電圧に応じて電流源２２の電流が制御されるため、その電流にて活性化される第２差動増幅回路２０の動作によって出力信号Ｖｏｕｔを入力信号ＶＰの電圧レベルに迅速に収束させることができる。
【００４４】
（２）差動対２１のトランジスタＴｒ１１のゲート電圧を決定するトランジスタＴｒ５，Ｔｒ７を、トランジスタＴｒ１１，Ｔｒ１５の接続関係と同様に直列接続するようにした。また、これらトランジスタＴｒ５，Ｔｒ７，Ｔｒ１１，Ｔｒ１５のゲートには共通の電圧（ノードＮ１の電圧）を供給するようにした。さらに、トランジスタＴｒ５とトランジスタＴｒ１１とは同一の電気的特性を有し、トランジスタＴｒ７とトランジスタＴｒ１５とは同一の電気的特性を有するようにした。これにより、トランジスタＴｒ１１はトランジスタＴｒ５と同じ電圧・電流特性で動作し、トランジスタＴｒ１５はトランジスタＴｒ７と同じ電圧・電流特性で動作することができる。ここで、仮にプロセスばらつきによってトランジスタＴｒ５，Ｔｒ７の特性にばらつきが生じたとしても、トランジスタＴｒ１１，Ｔｒ１５の特性にも同じばらつきが生じる。このため、トランジスタＴｒ１１，Ｔｒ１５は、プロセスばらつきに関わらず、トランジスタＴｒ５，Ｔｒ７と同じ電圧・電流特性で動作することができる。従って、プロセスばらつきの有無に関わらず、トランジスタＴｒ５が動作可能でさえあれば、差動対２１のトランジスタＴｒ１１は確実に動作することができる。同様に、トランジスタＴｒ５が動作可能でさえあれば、差動対２１のトランジスタＴｒ１２は確実に動作することができる。換言すると、トランジスタＴｒ５が動作可能なときの当該トランジスタＴｒ５のドレイン電圧は、常に第２差動増幅回路２０（差動対２１）の動作可能な入力電圧範囲内の電圧になる。このため、第１差動増幅回路１０が動作可能であれば、第２差動増幅回路２０の動作可能な入力電圧範囲を確実に確保することができる。
【００４５】
（３）第１差動増幅回路１０によって出力トランジスタＴｒ２２のゲート電圧を制御するようにした。すなわち、電流源１の定電流Ｉ１を基準としてトランジスタＴｒ１〜Ｔｒ８の動作にて出力トランジスタＴｒ２２のドレイン電流Ｉ８（アイドリング電流）を設定するようにした。また、第２差動増幅回路２０によって出力トランジスタＴｒ２１のゲート電圧を制御するようにした。すなわち、定電流Ｉ１を基準として動作するトランジスタＴｒ２〜Ｔｒ８（第１差動増幅回路１０）にてトランジスタＴｒ１１〜Ｔｒ１６（第２差動増幅回路２０）の動作電流等を設定する。さらに、その第２差動増幅回路２０の動作にて出力トランジスタＴｒ２１のドレイン電流Ｉ７（アイドリング電流）を設定するようにした。これにより、出力トランジスタＴｒ２１，Ｔｒ２２の双方のアイドリング電流が単一の電流源１の定電流Ｉ１を基準にして設定されるため、出力トランジスタＴｒ２１，Ｔｒ２２のアイドリング電流を安定させることができる。さらに、双方のアイドリング電流を設定するための電流源の電流相関にばらつきが発生することが抑制されるため、そのようなばらつきに起因する不安定な動作（例えばオフセット電圧の悪化など）の発生も抑制することができる。
【００４６】
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・図２に示されるように、図１のトランジスタＴｒ１１の代わりに、並列に接続されたトランジスタＴｒ１１ａ，Ｔｒ１１ｂを設けるようにしてもよい。また、図１のトランジスタＴｒ１２の代わりに、並列に接続されたトランジスタＴｒ１２ａ，Ｔｒ１２ｂを設けるようにしてもよい。すなわち、トランジスタＴｒ１１ａ，Ｔｒ１１ｂは共に、そのドレインがトランジスタＴｒ１３のドレインに接続され、ソースがトランジスタＴｒ１５，Ｔｒ１６のドレインに接続され、ゲートがノードＮ１に接続される。また、トランジスタＴｒ１２ａ，Ｔｒ１２ｂは共に、そのドレインがトランジスタＴｒ１４のドレインに接続され、ソースがトランジスタＴｒ１５，Ｔｒ１６のドレインに接続され、ゲートがノードＮ２に接続される。なお、トランジスタＴｒ１１ａ，Ｔｒ１１ｂ，Ｔｒ１２ａ，Ｔｒ１２ｂは、トランジスタＴｒ１１（トランジスタＴｒ１２）と同一の電気的特性を有する。
【００４７】
このような構成によれば、図１の場合に比べてトランジスタＴｒ１１ａ，Ｔｒ１１ｂ及びトランジスタＴｒ１２ａ，Ｔｒ１２ｂのゲート・ソース間電圧を小さくすることができる。これに伴って、電流源２２であるトランジスタＴｒ１５，Ｔｒ１６のドレイン電圧を上昇させることができるため、電流源２２の電流を増大させることができる。従って、第２差動増幅回路２０の動作電流を増大させることができる。
【００４８】
・また、図３に示されるように、図２のトランジスタＴｒ１５の代わりに、並列に接続されたトランジスタＴｒ１５ａ，Ｔｒ１５ｂを設けるようにしてもよい。また、図２のトランジスタＴｒ１６の代わりに、並列に接続されたトランジスタＴｒ１６ａ，Ｔｒ１６ｂを設けるようにしてもよい。なお、トランジスタＴｒ１５ａ，Ｔｒ１５ｂ，Ｔｒ１６ａ，Ｔｒ１６ｂは、トランジスタＴｒ１５（トランジスタＴｒ１６）と同一の電気的特性を有する。
【００４９】
このような構成によれば、図１のオペアンプと比べて電流源２２に流れる電流を２倍にすることができる。このため、第２差動増幅回路２０の動作電流が２倍となり、第２差動増幅回路２０の動作速度を向上させることができる。
【００５０】
・上記実施形態では、第１差動増幅回路１０内のカレントミラー回路１２を、直列接続されたトランジスタＴｒ５，Ｔｒ７と、直列接続されたトランジスタＴｒ６，Ｔｒ８とで形成するようにした。これに限らず、例えばトランジスタＴｒ７，Ｔｒ８を省略し、カレントミラー回路１２をトランジスタＴｒ５，Ｔｒ７で形成するようにしてもよい。この場合には、トランジスタＴｒ５，Ｔｒ６のチャネル長を、トランジスタＴｒ１１のチャネル長とトランジスタＴｒ１５のチャネル長とを足した長さと等しくなるように、且つトランジスタＴｒ５，Ｔｒ６のチャネル幅をトランジスタＴｒ１１，Ｔｒ１５のチャネル幅と等しくなるようにすることが好ましい。
【００５１】
・上記実施形態におけるトランジスタＴｒ１６を省略して、電流源２２をトランジスタＴｒ１５のみで形成するようにしてもよい。
・上記実施形態において、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを入れ替えて実施してもよい。その際、電源Ｖｃｃ（高電位電源）とグランドＧＮＤ（低電位電源）とを入れ替えて供給することは言うまでもない。
【００５２】
・上記実施形態では、いわゆるボルテージフォロア接続するようにしたが、出力端子Ｔｏが入力端子にフィードバックされる構成であれば特に制限されない。
・第２差動増幅回路２０で出力トランジスタＴｒ２２のドレイン電流を制御し、出力トランジスタＴｒ２１のゲート・ソース間電圧を制御することにより、入力トランジスタＴｒ３，Ｔｒ４のドレイン電圧を一致させるようにしてもよい。
【００５３】
・上記実施形態における出力トランジスタＴｒ２１，Ｔｒ２２を共にＮチャネルＭＯＳトランジスタで構成するようにしてもよい。この場合には、一方の出力トランジスタのドレイン電流を第２差動増幅回路２０で制御して、他方の出力トランジスタのゲート・ソース間電圧を制御することにより、入力トランジスタＴｒ３，Ｔｒ４のドレイン電圧を一致させるようにしてもよい。
【００５４】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）
オペアンプであって、
入力信号が入力される第１アンプと、
前記第１アンプの出力が入力される第２アンプと、
を有し、
前記第２アンプは、前記第１アンプの出力がゲートに入力される第１トランジスタと、前記第１トランジスタのソースにドレインが接続され前記第１アンプの出力がゲートに入力される第２トランジスタとを含むことを特徴とするオペアンプ。
（付記２）
前記第２トランジスタは、前記第１アンプの出力が前記ゲートに入力されることにより、前記第１トランジスタに対して電流源となることを特徴とする付記１に記載のオペアンプ。
（付記３）
前記第１トランジスタは、前記第１アンプの出力が前記ゲートに入力されることにより、前記第２アンプの出力を生成することを特徴とする付記１又は２に記載のオペアンプ。
（付記４）
前記第１アンプは、第１及び第２の入力トランジスタに入力される入力信号の電位差を増幅して出力し、
前記第１の入力トランジスタのドレイン電圧が前記第１及び第２トランジスタのゲートに供給され、
前記第２の入力トランジスタのドレイン電圧が前記第２アンプの第３トランジスタのゲートに供給され、
前記第１及び第３トランジスタは、前記第１及び第２の入力トランジスタのドレイン電圧の差電圧に基づいて前記第２アンプの出力を生成することを特徴とする付記１〜３のいずれか１つに記載のオペアンプ。
（付記５）
前記第１アンプは、
前記第１の入力トランジスタのドレインにドレイン及びゲートが接続される第４トランジスタと、
前記第４トランジスタのソースにドレインが接続され前記第４トランジスタのドレインにゲートが接続される第５トランジスタと、
を含むことを特徴とする付記４に記載のオペアンプ。
（付記６）
前記第１トランジスタと前記第４トランジスタとは、チャネル幅／チャネル長の比が同一であり、
前記第２トランジスタと前記第５トランジスタとは、チャネル幅／チャネル長の比が同一であることを特徴とする付記５に記載のオペアンプ。
（付記７）
前記第２アンプは、
前記第１及び第３トランジスタのソース及び前記第２トランジスタのドレインにドレインが接続され前記第１の入力トランジスタのドレイン電圧がゲートに供給される第６トランジスタを含むことを特徴とする付記４〜６のいずれか１つに記載のオペアンプ。
（付記８）
前記第１アンプは、
前記第２の入力トランジスタのドレインにドレインが接続され前記第４トランジスタのドレインにゲートが接続される第７トランジスタと、
前記第７トランジスタのソースにドレインが接続され前記第４トランジスタのドレインにゲートが接続される第８トランジスタと、
を含むことを特徴とする付記５又は６に記載のオペアンプ。
（付記９）
前記第１アンプは、
前記第１の入力トランジスタのドレインと電源との間に接続されるとともに、前記第１の入力トランジスタのドレイン電圧がゲートに供給される、直列接続された複数のトランジスタと、
前記第２の入力トランジスタのドレインと電源との間に接続されるとともに、前記第１の入力トランジスタのドレイン電圧がゲートに供給される、直列接続された複数のトランジスタと、
を含むことを特徴とする付記４に記載のオペアンプ。
（付記１０）
前記第１アンプは、
前記第１の入力トランジスタのドレインと電源との間に接続されるとともに、前記第１の入力トランジスタのドレイン電圧がゲートに供給されるトランジスタと、
前記第２の入力トランジスタのドレインと電源との間に接続されるとともに、前記第１の入力トランジスタのドレイン電圧がゲートに供給されるトランジスタと、
を含むことを特徴とする付記４に記載のオペアンプ。
（付記１１）
前記第１トランジスタと同一サイズのトランジスタが前記第１トランジスタに並列に接続され、前記第３トランジスタと同一サイズのトランジスタが前記第３トランジスタに並列に接続されることを特徴とする付記４〜１０のいずれか１つに記載のオペアンプ。
（付記１２）
前記第２トランジスタと同一サイズのトランジスタが前記第２トランジスタに並列に接続されることを特徴とする付記１１に記載のオペアンプ。
（付記１３）
前記第２アンプは、前記第１アンプの極性に対して逆の極性を有することを特徴とする付記１〜１２のいずれか１つに記載のオペアンプ。
（付記１４）
出力端子に接続される第１及び第２の出力トランジスタを有し、
前記第１アンプは、前記第２の入力トランジスタのドレイン電圧を前記第２の出力トランジスタのゲートに供給し、
前記第２アンプは、電流源として動作する前記第２トランジスタから供給される電流に基づき動作し、前記第１及び第２の入力トランジスタのドレイン電圧の差電圧に基づいて、第１及び第２の入力トランジスタのドレイン電圧を一致させるように、前記第１の出力トランジスタのドレイン電流を制御することを特徴とする付記４〜１２のいずれか１つに記載のオペアンプ。
（付記１５）
第１及び第２入力信号がそれぞれゲートに供給される第１極性の第１及び第２のトランジスタを含む第１差動対と、
前記第１のトランジスタのドレインにドレイン及びゲートが接続される、前記第１極性と逆極性である第２極性の第３のトランジスタと、前記第２のトランジスタのドレインにドレインが接続され前記第３のトランジスタのドレインにゲートが接続される第２極性の第４のトランジスタと、を含む第１カレントミラー回路と、
前記第１差動対に第１電流を供給する第１電流源と、
を含む第１アンプと、
前記第１及び第２のトランジスタのドレイン電圧がそれぞれゲートに供給される第２極性の第５及び第６のトランジスタを含む第２差動対と、
前記第５及び第６のトランジスタのソースにドレインが接続され前記第１のトランジスタのドレイン電圧がゲートに供給される第２極性の第７のトランジスタを含み、前記第２差動対に第２電流を供給する第２電流源と、
を含む第２アンプと、
を有することを特徴とするオペアンプ。
（付記１６）
前記第１カレントミラー回路は、前記第３のトランジスタのソースにドレインが接続され前記第３のトランジスタのドレイン電圧がゲートに供給される第２極性の第８のトランジスタと、前記第４のトランジスタのソースにドレインが接続され前記第３のトランジスタのドレイン電圧がゲートに供給される第２極性の第９のトランジスタとを含むことを特徴とする付記１５に記載のオペアンプ。
（付記１７）
前記第３のトランジスタと、前記第４のトランジスタと、前記第５のトランジスタと、前記第６のトランジスタとが同一の電気的特性を有し、
前記第７のトランジスタと、前記第８のトランジスタと、前記第９のトランジスタとが同一の電気的特性を有する、ことを特徴とする付記１６に記載のオペアンプ。
（付記１８）
前記第２アンプは、
前記第６のトランジスタのドレインにドレイン及びゲートが接続される第１極性の第１０のトランジスタと、前記第５のトランジスタのドレインにドレインが接続され前記第１０のトランジスタのドレインにゲートが接続される第１極性の第１１のトランジスタとを含む第２カレントミラー回路を含み、
当該オペアンプは、
前記第１１のトランジスタのドレイン電圧がゲートに接続される第１の出力トランジスタと、
前記第２のトランジスタのドレイン電圧がゲートに供給される第２の出力トランジスタと、を含む出力段回路を有する、ことを特徴とする付記１５〜１７のいずれか１つに記載のオペアンプ。
【符号の説明】
【００５５】
１０ 第１差動増幅回路（第１アンプ）
１１ 第１差動対
１２ カレントミラー回路
２０ 第２差動増幅回路（第２アンプ）
２１ 第２差動対
２２ 電流源
２３ カレントミラー回路
３０ 出力段回路
Ｔｒ２ 電流源
Ｔｒ３ 第１の入力トランジスタ
Ｔｒ４ 第２の入力トランジスタ
Ｔｒ１１ 第１トランジスタ
Ｔｒ１５ 第２トランジスタ
Ｔｒ１２ 第３トランジスタ
Ｔｒ５ 第４トランジスタ
Ｔｒ７ 第５トランジスタ
Ｔｒ１６ 第６トランジスタ
Ｔｒ６ 第７トランジスタ
Ｔｒ８ 第８トランジスタ
Ｔｒ２１ 第１の出力トランジスタ
Ｔｒ２２ 第２の出力トランジスタ
【技術分野】
【０００１】
本発明は、オペアンプに関するものである。
【背景技術】
【０００２】
従来のオペアンプの一例を図４に示す（例えば、特許文献１参照）。
図４に示すように、トランジスタＴｒ１，Ｔｒ２によりカレントミラー回路が形成され、その出力側トランジスタＴｒ２は定電流源として動作する。すなわち、トランジスタＴｒ２は、第１電流源１に流れる電流と等しいドレイン電流を流す。
【０００３】
このトランジスタＴｒ２のドレインは、トランジスタＴｒ３，Ｔｒ４のソースに接続されている。トランジスタＴｒ３のドレインは、トランジスタＴｒ５のドレイン及びトランジスタＴｒ５，Ｔｒ６のゲートに接続され、トランジスタＴｒ５のソースはグランドＧＮＤに接続されている。また、上記トランジスタＴｒ４のドレインは、トランジスタＴｒ６のドレインに接続され、トランジスタＴｒ６のソースはグランドＧＮＤに接続されている。上記トランジスタＴｒ３，Ｔｒ４のゲートには入力信号ＶＭ，ＶＰがそれぞれ入力される。なお、これらトランジスタＴｒ２〜Ｔｒ６は、トランジスタＴｒ２から供給される定電流に基づいて活性化する差動入力回路として機能する。
【０００４】
上記トランジスタＴｒ３，Ｔｒ５のドレインであるノードＮ１は、トランジスタＴｒ１１のゲートに接続され、上記トランジスタＴｒ４，Ｔｒ６のドレインであるノードＮ２は、トランジスタＴｒ１２のゲートに接続される。これらトランジスタＴｒ１１，Ｔｒ１２のソースは、第２電流源２を介してグランドＧＮＤに接続されている。
【０００５】
トランジスタＴｒ１１のドレインはトランジスタＴｒ１３のドレインに接続され、そのトランジスタＴｒ１３のソースは電源Ｖｃｃに接続されている。また、トランジスタＴｒ１２のドレインは、トランジスタＴｒ１４のドレイン及びトランジスタＴｒ１３，Ｔｒ１４のゲートに接続され、トランジスタＴｒ１４のソースは電源Ｖｃｃに接続されている。なお、これらトランジスタＴｒ１１〜Ｔｒ１４及び第２電流源２は、ノードＮ１，Ｎ２の差電圧を増幅する差動増幅回路として機能する。
【０００６】
トランジスタＴｒ１１，Ｔｒ１３のドレインであるノードＮ３は出力トランジスタＴｒ２１のゲートに接続され、同トランジスタＴｒ２１のソースは電源Ｖｃｃに接続され、ドレインは出力端子Ｔｏに接続されている。
【０００７】
上記ノードＮ２は出力トランジスタＴｒ２２のゲートに接続され、同トランジスタＴｒ２２のドレインは出力端子Ｔｏに接続され、ソースはグランドＧＮＤに接続されている。そして、出力信号Ｖｏｕｔが入力信号ＶＭとして上記トランジスタＴｒ３のゲートに入力される。
【０００８】
このように構成されたオペアンプでは、例えば入力信号ＶＰが入力信号ＶＭ（出力信号Ｖｏｕｔ）よりも高レベルになると、トランジスタＴｒ４のドレイン電流が減少して、トランジスタＴｒ３のドレイン電流より小さくなる。すると、ノードＮ２の電圧レベルが低下し、トランジスタＴｒ２２がオフされる。
【０００９】
このとき、ノードＮ２の電位がノードＮ１の電位より低くなると、差動増幅回路の動作によりノードＮ３の電位が低下する。これにより、出力トランジスタＴｒ２１がオンし、出力信号Ｖｏｕｔの電圧レベルが上昇する。このような動作により、入力信号ＶＰと出力信号Ｖｏｕｔ（入力信号ＶＭ）の電圧レベルが一致する。
【００１０】
また、上記ノードＮ３の電位低下に伴ってトランジスタＴｒ２１からトランジスタＴｒ２２に供給されるドレイン電流が増大される。すると、トランジスタＴｒ２２のドレイン電流が増大して、同トランジスタＴｒ２２のゲート・ソース間電圧が上昇する。この結果、ノードＮ２の電位が上昇する。このようにノードＮ１，Ｎ２の差電圧に応じてトランジスタＴｒ２１のドレイン電流を制御することにより、ノードＮ１，Ｎ２の電位が同一電位に収束される。これにより、トランジスタＴｒ３，Ｔｒ４のドレイン電圧が同一になるため、トランジスタＴｒ３，Ｔｒ４のソース・ドレイン間電圧及びドレイン電流が同一となる。この結果、トランジスタＴｒ３，Ｔｒ４のゲート・ソース間電圧を同一にすることができるため、入力信号ＶＰと出力信号Ｖｏｕｔとのオフセット電圧の発生を抑制することができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１１−１５４８３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところが、従来のオペアンプでは、製造時のプロセスばらつき等によって、各トランジスタの特性にばらつきが生じると、それに依存してオペアンプの動作特性（例えば動作速度）が変動し、動作が不安定になる場合がある。例えばプロセスばらつき等によってトランジスタＴｒ１１のゲート・ソース間電圧が設計値よりも低くなると、差動増幅回路では、トランジスタＴｒ１１が動作可能なゲート・ソース間電圧を確保するために、トランジスタＴｒ１１のソース電位を低下させるように動作する。このとき、電流源２がトランジスタで構成されている場合には、上記電位の低下に伴って上記トランジスタのドレイン・ソース間電圧が低下するため、電流源２が供給する電流が減少することになる。これにより、この電流源２が供給する電流によって動作する差動増幅回路（トランジスタＴｒ１１〜Ｔｒ１４）などの動作速度が遅くなる、という問題が発生する。
【００１３】
オペアンプで、プロセスばらつきによる影響を低減して動作が不安定になることを抑制することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一観点によれば、入力信号が入力される第１アンプと、前記第１アンプの出力が入力される第２アンプと、を有し、前記第２アンプは、前記第１アンプの出力がゲートに入力される第１トランジスタと、前記第１トランジスタのソースにドレインが接続され前記第１アンプの出力がゲートに入力される第２トランジスタとを含む。
【発明の効果】
【００１５】
本発明の一観点によれば、プロセスばらつきによる影響を低減して動作が不安定になることを抑制することができるという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】一実施形態のオペアンプを示す回路図。
【図２】変形例のオペアンプを示す回路図。
【図３】変形例のオペアンプを示す回路図。
【図４】従来のオペアンプを示す回路図。
【発明を実施するための形態】
【００１７】
以下、一実施形態を図１に従って説明する。なお、本実施形態において、先の図４で示した従来と同様な構成部分については同一符号を付して説明する。
図１に示すように、オペアンプは、電流源１と、第１差動増幅回路１０と、第２差動増幅回路２０と、出力段回路３０とを備える。電流源１は、ＰチャネルＭＯＳトランジスタＴｒ１に定電流Ｉ１を供給する。このトランジスタＴｒ１は、ＰチャネルＭＯＳトランジスタＴｒ２とカレントミラー接続されている。すなわち、入力側トランジスタＴｒ１のドレインが両トランジスタＴｒ１，Ｔｒ２のゲートに接続され、両トランジスタＴｒ１，Ｔｒ２のソースが電源Ｖｃｃに接続されている。なお、このトランジスタＴｒ２は入力側トランジスタＴｒ１の電気的特性と同一値の電気的特性を持つ。従って、出力側トランジスタＴｒ２は、定電流源として動作し、入力側トランジスタＴｒ１に流れる定電流Ｉ１と同一の電流値の電流Ｉ２を流す。
【００１８】
第１差動増幅回路１０は、上記電流源として動作するトランジスタＴｒ２と、差動対１１と、カレントミラー回路１２とを備える。差動対１１は、入力信号ＶＭが印加される反転入力端子Ｔ１がゲートに接続されるＰチャネルＭＯＳトランジスタＴｒ３と、入力信号ＶＰが印加される非反転入力端子Ｔ２がゲートに接続されるＰチャネルＭＯＳトランジスタＴｒ４とを含む。これら両トランジスタＴｒ３，Ｔｒ４のソースは上記トランジスタＴｒ２のドレインに接続されている。また、これらトランジスタＴｒ３，Ｔｒ４のドレインは、カレントミラー回路１２内のＮチャネルＭＯＳトランジスタＴｒ５，Ｔｒ６のドレインにそれぞれ接続されている。
【００１９】
カレントミラー回路１２は、入力側のＮチャネルＭＯＳトランジスタＴｒ５，Ｔｒ７と、出力側のＮチャネルＭＯＳトランジスタＴｒ６，Ｔｒ８とを含む。上記トランジスタＴｒ５のドレインは、トランジスタＴｒ５〜Ｔｒ８のゲートに接続されている。また、トランジスタＴｒ５のソースはトランジスタＴｒ７のドレインに接続され、そのトランジスタＴｒ７のソースはグランドＧＮＤ（低電位電源）に接続されている。このように、トランジスタＴｒ５とトランジスタＴｒ７とは縦積みに直列接続されている。
【００２０】
上記トランジスタＴｒ６のソースはトランジスタＴｒ８のドレインに接続され、そのトランジスタＴｒ８のソースはグランドＧＮＤに接続されている。このように、入力側トランジスタＴｒ５，Ｔｒ７と同様に、トランジスタＴｒ６とトランジスタＴｒ８とは縦積みに直列接続されている。なお、出力側トランジスタＴｒ６は、入力側トランジスタＴｒ５の電気的特性と同一値の電気的特性を持ち、出力側トランジスタＴｒ８は、入力側トランジスタＴｒ７の電気的特性と同一値の電気的特性を持つ。従って、出力側トランジスタＴｒ６，Ｔｒ８は、入力側トランジスタＴｒ５，Ｔｒ７に流れる電流Ｉ３と同一の電流値の電流Ｉ４を流す。
【００２１】
また、トランジスタＴｒ３，Ｔｒ５のドレインであるノードＮ１と、トランジスタＴｒ４，Ｔｒ６のドレインであるノードＮ２とは、第２差動増幅回路２０に接続されている。なお、ノードＮ２は、出力段回路３０のプルダウン側の出力トランジスタＴｒ２２のゲートにも接続されている。
【００２２】
このように構成された第１差動増幅回路１０は、トランジスタＴｒ２から供給される電流Ｉ２に基づいて活性化し、入力信号ＶＰ，ＶＭの電位差を増幅して第２差動増幅回路２０及び出力トランジスタＴｒ２２に出力する。
【００２３】
第２差動増幅回路２０は、差動対２１と、電流源２２と、カレントミラー回路２３とを備える。差動対２１は、上記ノードＮ１がゲートに接続されるＮチャネルＭＯＳトランジスタＴｒ１１と、上記ノードＮ２がゲートに接続されるＮチャネルＭＯＳトランジスタＴｒ１２とを含む。これらトランジスタＴｒ１１，Ｔｒ１２のソースはＮチャネルＭＯＳトランジスタＴｒ１５，Ｔｒ１６のドレインに接続されている。これらトランジスタＴｒ１１，Ｔｒ１２は同一の電気的特性を有する。さらに、トランジスタＴｒ１１，Ｔｒ１２は、そのチャネル幅（Ｗ）とチャネル長（Ｌ）のＷ／Ｌ比が上記トランジスタＴｒ５，Ｔｒ６のＷ／Ｌ比と同じである。なお、本実施形態では、トランジスタＴｒ５，Ｔｒ６，Ｔｒ１１，Ｔｒ１２は、全て同一の電気的特性（同一の素子サイズ）を有する。
【００２４】
上記トランジスタＴｒ１５，Ｔｒ１６は、ゲートに上記ノードＮ１が接続され、ソースにグランドＧＮＤが接続されている。従って、これらトランジスタＴｒ１５，Ｔｒ１６は、上記トランジスタＴｒ７とカレントミラー接続されている。これらトランジスタＴｒ１５，Ｔｒ１６は同一の電気的特性を有する。さらに、トランジスタＴｒ１５，Ｔｒ１６は、トランジスタＴｒ７，Ｔｒ８と同じＷ／Ｌ比を有する。なお、本実施形態では、トランジスタＴｒ７，Ｔｒ８，Ｔｒ１５，Ｔｒ１６は、全て同一の電気的特性（同一の素子サイズ）を有する。従って、これらトランジスタＴｒ１５，Ｔｒ１６は、電流源として動作し、トランジスタＴｒ７（トランジスタＴｒ５）に流れる電流Ｉ３と同一の電流値の電流Ｉ５，Ｉ６をそれぞれ流す。換言すると、電流源２２であるトランジスタＴｒ１５，Ｔｒ１６に流れる電流は、トランジスタＴｒ７のゲート電圧（トランジスタＴｒ５のドレイン電圧）によって制御される。このように上記カレントミラー回路１２は、電流源２２の電流を制御する電流制御回路としても動作する。
【００２５】
また、上記トランジスタＴｒ１１，Ｔｒ１２のドレインは、カレントミラー回路２３のＰチャネルＭＯＳトランジスタＴｒ１３，Ｔｒ１４のドレインにそれぞれ接続されている。これらトランジスタＴｒ１３，Ｔｒ１４はカレントミラー接続され、カレントミラーとして動作する。
【００２６】
トランジスタＴｒ１１，Ｔｒ１３のドレインであるノードＮ３は、出力段回路３０のプルアップ側の出力トランジスタＴｒ２１のゲートに接続されている。
このように構成された第２差動増幅回路２０は、電流源２２から供給される電流に基づいて活性化し、ノードＮ１，Ｎ２の差電圧を検出する差電圧検出回路として動作する。
【００２７】
出力段回路３０は、ＰチャネルＭＯＳトランジスタである出力トランジスタＴｒ２１と、ＮチャネルＭＯＳトランジスタである出力トランジスタＴｒ２２とを含む。出力トランジスタＴｒ２１は、そのゲートが上記ノードＮ３に接続され、ソースが電源Ｖｃｃに接続され、ドレインが出力端子Ｔｏに接続されている。このトランジスタＴｒ２１は、ノードＮ３の電位に応じたドレイン電流Ｉ７をアイドリング電流として流す。
【００２８】
また、出力トランジスタＴｒ２２は、そのゲートが上記ノードＮ２に接続され、ドレインが出力端子Ｔｏに接続され、ソースがグランドＧＮＤに接続されている。このトランジスタＴｒ２２は、ノードＮ２の電位に応じたドレイン電流Ｉ８をアイドリング電流として流す。
【００２９】
そして、このように構成されたオペアンプは、出力信号Ｖｏｕｔを入力信号ＶＭとして入力する、すなわち反転入力端子Ｔ１と出力端子Ｔｏを接続したボルテージフォロア接続されている。なお、このようにボルテージフォロア接続されたオペアンプでは、トランジスタＴｒ３，Ｔｒ４は同じ電流を通過させるように動作し、トランジスタＴｒ３，Ｔｒ４のドレイン電圧（ノードＮ１，Ｎ２の電位）が同じ電圧になるように動作する。
【００３０】
次に、このように構成されたオペアンプの動作について詳述する。
トランジスタＴｒ２から差動対１１に供給される電流Ｉ２は、トランジスタＴｒ３とトランジスタＴｒ４にて分流される。トランジスタＴｒ３に流れる電流Ｉ３は直列に接続されたトランジスタＴｒ５，Ｔｒ７に流れ、トランジスタＴｒ４に流れる電流Ｉ４は直列に接続されたトランジスタＴｒ６，Ｔｒ８に流れる。ここで、上述のようにトランジスタＴｒ７，Ｔｒ８は、同一の電気的特性を持ち、互いのソース電圧及びゲート電圧がそれぞれ同一の電圧値である。また、これらトランジスタＴｒ７，Ｔｒ８はそれぞれトランジスタＴｒ５，Ｔｒ６のソースに接続されている。このため、トランジスタＴｒ５，Ｔｒ６のソースに接続されるインピーダンスが同一になる。さらに、トランジスタＴｒ５のドレイン電圧がトランジスタＴｒ５，Ｔｒ６のゲートに共通に供給されている。従って、これらトランジスタＴｒ５，Ｔｒ６はカレントミラーとして動作する。さらに詳述すると、トランジスタＴｒ６及びトランジスタＴｒ８は、トランジスタＴｒ５及びトランジスタＴｒ７とそれぞれ同様に接続され、トランジスタＴｒ５，Ｔｒ７とそれぞれ同一の電気的特性を有している。このため、トランジスタＴｒ６はトランジスタＴｒ５と同じ電圧・電流特性で動作し、トランジスタＴｒ８はトランジスタＴｒ７と同じ電圧・電流特性で動作する。従って、トランジスタＴｒ６，Ｔｒ８は、トランジスタＴｒ５，Ｔｒ７に流れる電流Ｉ３と同一の電流値の電流を流すように動作する。
【００３１】
ここで、直列接続された上記トランジスタＴｒ５，Ｔｒ７は、流れる電流Ｉ３と自身のトランジスタ特性とで各ノード電圧が決まる。このとき、トランジスタＴｒ５のドレイン電圧、つまりトランジスタＴｒ５，Ｔｒ７のゲート電圧は、自身が動作可能なように自ずと決まった電圧であるため、当然ながらそのゲート電圧によってトランジスタＴｒ５，Ｔｒ７は動作することができる。なお、仮に製造時のプロセスばらつき等によってトランジスタＴｒ５，Ｔｒ７の特性にばらつきが生じたとしても、上記トランジスタＴｒ５のドレイン電圧は自身が動作可能なように自ずと決定される。
【００３２】
このように決定されたトランジスタＴｒ５のドレイン電圧が入力電圧としてゲートに供給される、第２差動増幅回路２０内のトランジスタＴｒ１１，Ｔｒ１５は、上記トランジスタＴｒ６及びトランジスタＴｒ８とそれぞれ同様に接続されている。さらに、トランジスタＴｒ１１，Ｔｒ１５は、トランジスタＴｒ６，Ｔｒ８（トランジスタＴｒ５，Ｔｒ７）とそれぞれ同一の電気的特性を有している。このため、トランジスタＴｒ１１はトランジスタＴｒ６（トランジスタＴｒ５）と同じ電圧・電流特性で動作し、トランジスタＴｒ１５はトランジスタＴｒ８（トランジスタＴｒ７）と同じ電圧・電流特性で動作することができる。すなわち、トランジスタＴｒ７に流れる電流Ｉ３と同一値の電流Ｉ５がトランジスタＴｒ１５に流れ、トランジスタＴｒ１１のソース電位がトランジスタＴｒ５のソース電位と同電位になる。さらに、トランジスタＴｒ１１及びトランジスタＴｒ５のゲートには、上記決定されたトランジスタＴｒ５のドレイン電圧が共通して供給される。従って、トランジスタＴｒ１１は、そのトランジスタＴｒ５のドレイン電圧によって動作可能なゲート・ソース間電圧が確実に確保されるため、確実に動作することができる。
【００３３】
ここで、仮に製造時のプロセスばらつき等によってトランジスタＴｒ５，Ｔｒ７の特性にばらつきが生じても、それと同様にトランジスタＴｒ１１，Ｔｒ１５の特性にもばらつきが生じる。このため、トランジスタＴｒ１１，Ｔｒ１５は、プロセスばらつきに関わらず、トランジスタＴｒ５，Ｔｒ７と同じ電圧・電流特性で動作することができる。従って、プロセスばらつきに関わらず、トランジスタＴｒ１１は確実に動作することができる。
【００３４】
また、トランジスタＴｒ１２とトランジスタＴｒ１６とでは、トランジスタＴｒ１２のゲートにノードＮ２が接続されている点のみがトランジスタＴｒ１１，Ｔｒ１５と異なる。但し、上述したように、ボルテージフォロア接続されたオペアンプでは、ノードＮ１，Ｎ２が同じ電圧になるように動作する。このため、トランジスタＴｒ１２，Ｔｒ１６は、トランジスタＴｒ１１，Ｔｒ１５と略同じ電圧関係となる。従って、トランジスタＴｒ１２，Ｔｒ１６は、トランジスタＴｒ１１，Ｔｒ１５と同様に動作することができる。従って、トランジスタＴｒ１２はトランジスタＴｒ１１と同様に、プロセスばらつきに関わらず、カレントミラー回路１２によって動作可能なゲート・ソース間電圧が確実に確保されるため、確実に動作することができる。
【００３５】
次に、出力信号Ｖｏｕｔが入力信号ＶＰの電圧レベルに収束している状態から、入力信号ＶＰの電圧レベルが上昇した場合について説明する。
入力信号ＶＰの電圧レベルが上昇すると、トランジスタＴｒ３のドレイン電流Ｉ３が増大し、トランジスタＴｒ４のドレイン電流Ｉ４が減少する。すると、ノードＮ２の電圧レベルが低下し、トランジスタＴｒ２２はオフされる。
【００３６】
このとき、ノードＮ２の電位がノードＮ１の電位より低くなると、第２差動増幅回路２０においてノードＮ３の電位が低下し、出力トランジスタＴｒ２１がオンされる。この結果、出力信号Ｖｏｕｔの電圧レベルが上昇し、出力信号Ｖｏｕｔが入力信号ＶＰの電圧レベルに収束される。さらに、上述のようにノードＮ１，Ｎ２の差電圧に応じてノードＮ３の電位が低下することによって、トランジスタＴｒ２１のゲート・ソース間電圧が上昇するため、トランジスタＴｒ２１からトランジスタＴｒ２２に供給される電流が増大する。すると、トランジスタＴｒ２２のドレイン電流が増大するため、同トランジスタＴｒ２２のゲート・ソース間電圧が上昇し、結果的にノードＮ２の電位が上昇する。これにより、ノードＮ１，Ｎ２の電位が同電位に収束される。
【００３７】
ここで、本実施形態のオペアンプでは、上述したトランジスタＴｒ３のドレイン電流Ｉ３の増大に伴って、トランジスタＴｒ１５のドレイン電流Ｉ５及びトランジスタＴｒ１６のドレイン電流Ｉ６が増大する。これにより、第２差動増幅回路２０（差動対２１）の動作電流が増大することになる。従って、トランジスタＴｒ２１からトランジスタＴｒ２２に供給される電流が従来のオペアンプ（図４参照）よりも増大することになる。このため、迅速にノードＮ１，Ｎ２の電位を同電位に収束させることができ、出力信号Ｖｏｕｔを入力信号ＶＰの電圧レベルに迅速に収束させることができる。
【００３８】
次に、出力信号Ｖｏｕｔが入力信号ＶＰの電圧レベルに収束している状態から、入力信号ＶＰの電圧レベルが低下した場合について説明する。
入力信号ＶＰの電圧レベルが低下すると、トランジスタＴｒ３のドレイン電流Ｉ３が減少し、トランジスタＴｒ４のドレイン電流Ｉ４が増大する。すると、ノードＮ２の電圧レベルが上昇し、トランジスタＴｒ２２はオンされる。
【００３９】
このとき、ノードＮ２の電位がノードＮ１の電位より高くなると、第２差動増幅回路２０においてノードＮ３の電位が上昇し、出力トランジスタＴｒ２１がオフされる。この結果、出力信号Ｖｏｕｔの電圧レベルが低下し、出力信号Ｖｏｕｔが入力信号ＶＰの電圧レベルに収束される。さらに、上述のようにノードＮ１，Ｎ２の電位差に応じてノードＮ３の電位が上昇することによって、トランジスタＴｒ２１からトランジスタＴｒ２２に供給される電流が減少する。すると、トランジスタＴｒ２２のドレイン電流が減少するため、同トランジスタＴｒ２２のゲート・ソース間電圧が低下し、結果的にノードＮ２の電位が低下する。これにより、ノードＮ１，Ｎ２の電位が同電位に収束される。
【００４０】
ここで、本実施形態のオペアンプでは、上述したトランジスタＴｒ３のドレイン電流Ｉ３の減少に伴って、トランジスタＴｒ１５のドレイン電流Ｉ５及びトランジスタＴｒ１６のドレイン電流Ｉ６が減少する。これにより、第２差動増幅回路２０（差動対２１）の動作電流が減少することになる。従って、トランジスタＴｒ２１からトランジスタＴｒ２２に供給される電流が従来のオペアンプ（図４参照）よりも減少することになる。このため、迅速にノードＮ１，Ｎ２の電位を同電位に収束させることができ、出力信号Ｖｏｕｔを入力信号ＶＰの電圧レベルに迅速に収束させることができる。
【００４１】
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）差動対２１のトランジスタＴｒ１１のゲートと、電流源２２のトランジスタＴｒ１５のゲートとに共通の電圧（ノードＮ１の電圧）を供給するようにした。このため、仮に製造時のプロセスばらつき等によってトランジスタＴｒ５のドレイン電圧が設計値よりも低くなってトランジスタＴｒ１１のゲート電圧が低くなっても、それに合わせてトランジスタＴｒ１５のゲート電圧も低くなる。これにより、トランジスタＴｒ１５に流れる電流Ｉ５が減少してトランジスタＴｒ１５のドレイン電圧、つまりトランジスタＴｒ１１のソース電位も低くなる。従って、従来のオペアンプ（図４参照）よりもプロセスばらつきの影響を低減した上で、トランジスタＴｒ１５が動作可能なゲート・ソース間電圧を好適に確保することができる。この結果、第２差動増幅回路２０の動作速度が遅くなるような不安定な動作になることを抑制することができる。
【００４２】
なお、差動対２１のトランジスタＴｒ１２のゲートと、電流源２２のトランジスタＴｒ１６のゲートとに略同電位の電圧（ノードＮ１，Ｎ２の電圧）を供給するようにしたため、同様にプロセスばらつきの影響を低減することができる。
【００４３】
さらに、入力信号ＶＭ，ＶＰの電位差で変動するノードＮ１の電圧に応じて電流源２２の電流が制御されるため、その電流にて活性化される第２差動増幅回路２０の動作によって出力信号Ｖｏｕｔを入力信号ＶＰの電圧レベルに迅速に収束させることができる。
【００４４】
（２）差動対２１のトランジスタＴｒ１１のゲート電圧を決定するトランジスタＴｒ５，Ｔｒ７を、トランジスタＴｒ１１，Ｔｒ１５の接続関係と同様に直列接続するようにした。また、これらトランジスタＴｒ５，Ｔｒ７，Ｔｒ１１，Ｔｒ１５のゲートには共通の電圧（ノードＮ１の電圧）を供給するようにした。さらに、トランジスタＴｒ５とトランジスタＴｒ１１とは同一の電気的特性を有し、トランジスタＴｒ７とトランジスタＴｒ１５とは同一の電気的特性を有するようにした。これにより、トランジスタＴｒ１１はトランジスタＴｒ５と同じ電圧・電流特性で動作し、トランジスタＴｒ１５はトランジスタＴｒ７と同じ電圧・電流特性で動作することができる。ここで、仮にプロセスばらつきによってトランジスタＴｒ５，Ｔｒ７の特性にばらつきが生じたとしても、トランジスタＴｒ１１，Ｔｒ１５の特性にも同じばらつきが生じる。このため、トランジスタＴｒ１１，Ｔｒ１５は、プロセスばらつきに関わらず、トランジスタＴｒ５，Ｔｒ７と同じ電圧・電流特性で動作することができる。従って、プロセスばらつきの有無に関わらず、トランジスタＴｒ５が動作可能でさえあれば、差動対２１のトランジスタＴｒ１１は確実に動作することができる。同様に、トランジスタＴｒ５が動作可能でさえあれば、差動対２１のトランジスタＴｒ１２は確実に動作することができる。換言すると、トランジスタＴｒ５が動作可能なときの当該トランジスタＴｒ５のドレイン電圧は、常に第２差動増幅回路２０（差動対２１）の動作可能な入力電圧範囲内の電圧になる。このため、第１差動増幅回路１０が動作可能であれば、第２差動増幅回路２０の動作可能な入力電圧範囲を確実に確保することができる。
【００４５】
（３）第１差動増幅回路１０によって出力トランジスタＴｒ２２のゲート電圧を制御するようにした。すなわち、電流源１の定電流Ｉ１を基準としてトランジスタＴｒ１〜Ｔｒ８の動作にて出力トランジスタＴｒ２２のドレイン電流Ｉ８（アイドリング電流）を設定するようにした。また、第２差動増幅回路２０によって出力トランジスタＴｒ２１のゲート電圧を制御するようにした。すなわち、定電流Ｉ１を基準として動作するトランジスタＴｒ２〜Ｔｒ８（第１差動増幅回路１０）にてトランジスタＴｒ１１〜Ｔｒ１６（第２差動増幅回路２０）の動作電流等を設定する。さらに、その第２差動増幅回路２０の動作にて出力トランジスタＴｒ２１のドレイン電流Ｉ７（アイドリング電流）を設定するようにした。これにより、出力トランジスタＴｒ２１，Ｔｒ２２の双方のアイドリング電流が単一の電流源１の定電流Ｉ１を基準にして設定されるため、出力トランジスタＴｒ２１，Ｔｒ２２のアイドリング電流を安定させることができる。さらに、双方のアイドリング電流を設定するための電流源の電流相関にばらつきが発生することが抑制されるため、そのようなばらつきに起因する不安定な動作（例えばオフセット電圧の悪化など）の発生も抑制することができる。
【００４６】
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・図２に示されるように、図１のトランジスタＴｒ１１の代わりに、並列に接続されたトランジスタＴｒ１１ａ，Ｔｒ１１ｂを設けるようにしてもよい。また、図１のトランジスタＴｒ１２の代わりに、並列に接続されたトランジスタＴｒ１２ａ，Ｔｒ１２ｂを設けるようにしてもよい。すなわち、トランジスタＴｒ１１ａ，Ｔｒ１１ｂは共に、そのドレインがトランジスタＴｒ１３のドレインに接続され、ソースがトランジスタＴｒ１５，Ｔｒ１６のドレインに接続され、ゲートがノードＮ１に接続される。また、トランジスタＴｒ１２ａ，Ｔｒ１２ｂは共に、そのドレインがトランジスタＴｒ１４のドレインに接続され、ソースがトランジスタＴｒ１５，Ｔｒ１６のドレインに接続され、ゲートがノードＮ２に接続される。なお、トランジスタＴｒ１１ａ，Ｔｒ１１ｂ，Ｔｒ１２ａ，Ｔｒ１２ｂは、トランジスタＴｒ１１（トランジスタＴｒ１２）と同一の電気的特性を有する。
【００４７】
このような構成によれば、図１の場合に比べてトランジスタＴｒ１１ａ，Ｔｒ１１ｂ及びトランジスタＴｒ１２ａ，Ｔｒ１２ｂのゲート・ソース間電圧を小さくすることができる。これに伴って、電流源２２であるトランジスタＴｒ１５，Ｔｒ１６のドレイン電圧を上昇させることができるため、電流源２２の電流を増大させることができる。従って、第２差動増幅回路２０の動作電流を増大させることができる。
【００４８】
・また、図３に示されるように、図２のトランジスタＴｒ１５の代わりに、並列に接続されたトランジスタＴｒ１５ａ，Ｔｒ１５ｂを設けるようにしてもよい。また、図２のトランジスタＴｒ１６の代わりに、並列に接続されたトランジスタＴｒ１６ａ，Ｔｒ１６ｂを設けるようにしてもよい。なお、トランジスタＴｒ１５ａ，Ｔｒ１５ｂ，Ｔｒ１６ａ，Ｔｒ１６ｂは、トランジスタＴｒ１５（トランジスタＴｒ１６）と同一の電気的特性を有する。
【００４９】
このような構成によれば、図１のオペアンプと比べて電流源２２に流れる電流を２倍にすることができる。このため、第２差動増幅回路２０の動作電流が２倍となり、第２差動増幅回路２０の動作速度を向上させることができる。
【００５０】
・上記実施形態では、第１差動増幅回路１０内のカレントミラー回路１２を、直列接続されたトランジスタＴｒ５，Ｔｒ７と、直列接続されたトランジスタＴｒ６，Ｔｒ８とで形成するようにした。これに限らず、例えばトランジスタＴｒ７，Ｔｒ８を省略し、カレントミラー回路１２をトランジスタＴｒ５，Ｔｒ７で形成するようにしてもよい。この場合には、トランジスタＴｒ５，Ｔｒ６のチャネル長を、トランジスタＴｒ１１のチャネル長とトランジスタＴｒ１５のチャネル長とを足した長さと等しくなるように、且つトランジスタＴｒ５，Ｔｒ６のチャネル幅をトランジスタＴｒ１１，Ｔｒ１５のチャネル幅と等しくなるようにすることが好ましい。
【００５１】
・上記実施形態におけるトランジスタＴｒ１６を省略して、電流源２２をトランジスタＴｒ１５のみで形成するようにしてもよい。
・上記実施形態において、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを入れ替えて実施してもよい。その際、電源Ｖｃｃ（高電位電源）とグランドＧＮＤ（低電位電源）とを入れ替えて供給することは言うまでもない。
【００５２】
・上記実施形態では、いわゆるボルテージフォロア接続するようにしたが、出力端子Ｔｏが入力端子にフィードバックされる構成であれば特に制限されない。
・第２差動増幅回路２０で出力トランジスタＴｒ２２のドレイン電流を制御し、出力トランジスタＴｒ２１のゲート・ソース間電圧を制御することにより、入力トランジスタＴｒ３，Ｔｒ４のドレイン電圧を一致させるようにしてもよい。
【００５３】
・上記実施形態における出力トランジスタＴｒ２１，Ｔｒ２２を共にＮチャネルＭＯＳトランジスタで構成するようにしてもよい。この場合には、一方の出力トランジスタのドレイン電流を第２差動増幅回路２０で制御して、他方の出力トランジスタのゲート・ソース間電圧を制御することにより、入力トランジスタＴｒ３，Ｔｒ４のドレイン電圧を一致させるようにしてもよい。
【００５４】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）
オペアンプであって、
入力信号が入力される第１アンプと、
前記第１アンプの出力が入力される第２アンプと、
を有し、
前記第２アンプは、前記第１アンプの出力がゲートに入力される第１トランジスタと、前記第１トランジスタのソースにドレインが接続され前記第１アンプの出力がゲートに入力される第２トランジスタとを含むことを特徴とするオペアンプ。
（付記２）
前記第２トランジスタは、前記第１アンプの出力が前記ゲートに入力されることにより、前記第１トランジスタに対して電流源となることを特徴とする付記１に記載のオペアンプ。
（付記３）
前記第１トランジスタは、前記第１アンプの出力が前記ゲートに入力されることにより、前記第２アンプの出力を生成することを特徴とする付記１又は２に記載のオペアンプ。
（付記４）
前記第１アンプは、第１及び第２の入力トランジスタに入力される入力信号の電位差を増幅して出力し、
前記第１の入力トランジスタのドレイン電圧が前記第１及び第２トランジスタのゲートに供給され、
前記第２の入力トランジスタのドレイン電圧が前記第２アンプの第３トランジスタのゲートに供給され、
前記第１及び第３トランジスタは、前記第１及び第２の入力トランジスタのドレイン電圧の差電圧に基づいて前記第２アンプの出力を生成することを特徴とする付記１〜３のいずれか１つに記載のオペアンプ。
（付記５）
前記第１アンプは、
前記第１の入力トランジスタのドレインにドレイン及びゲートが接続される第４トランジスタと、
前記第４トランジスタのソースにドレインが接続され前記第４トランジスタのドレインにゲートが接続される第５トランジスタと、
を含むことを特徴とする付記４に記載のオペアンプ。
（付記６）
前記第１トランジスタと前記第４トランジスタとは、チャネル幅／チャネル長の比が同一であり、
前記第２トランジスタと前記第５トランジスタとは、チャネル幅／チャネル長の比が同一であることを特徴とする付記５に記載のオペアンプ。
（付記７）
前記第２アンプは、
前記第１及び第３トランジスタのソース及び前記第２トランジスタのドレインにドレインが接続され前記第１の入力トランジスタのドレイン電圧がゲートに供給される第６トランジスタを含むことを特徴とする付記４〜６のいずれか１つに記載のオペアンプ。
（付記８）
前記第１アンプは、
前記第２の入力トランジスタのドレインにドレインが接続され前記第４トランジスタのドレインにゲートが接続される第７トランジスタと、
前記第７トランジスタのソースにドレインが接続され前記第４トランジスタのドレインにゲートが接続される第８トランジスタと、
を含むことを特徴とする付記５又は６に記載のオペアンプ。
（付記９）
前記第１アンプは、
前記第１の入力トランジスタのドレインと電源との間に接続されるとともに、前記第１の入力トランジスタのドレイン電圧がゲートに供給される、直列接続された複数のトランジスタと、
前記第２の入力トランジスタのドレインと電源との間に接続されるとともに、前記第１の入力トランジスタのドレイン電圧がゲートに供給される、直列接続された複数のトランジスタと、
を含むことを特徴とする付記４に記載のオペアンプ。
（付記１０）
前記第１アンプは、
前記第１の入力トランジスタのドレインと電源との間に接続されるとともに、前記第１の入力トランジスタのドレイン電圧がゲートに供給されるトランジスタと、
前記第２の入力トランジスタのドレインと電源との間に接続されるとともに、前記第１の入力トランジスタのドレイン電圧がゲートに供給されるトランジスタと、
を含むことを特徴とする付記４に記載のオペアンプ。
（付記１１）
前記第１トランジスタと同一サイズのトランジスタが前記第１トランジスタに並列に接続され、前記第３トランジスタと同一サイズのトランジスタが前記第３トランジスタに並列に接続されることを特徴とする付記４〜１０のいずれか１つに記載のオペアンプ。
（付記１２）
前記第２トランジスタと同一サイズのトランジスタが前記第２トランジスタに並列に接続されることを特徴とする付記１１に記載のオペアンプ。
（付記１３）
前記第２アンプは、前記第１アンプの極性に対して逆の極性を有することを特徴とする付記１〜１２のいずれか１つに記載のオペアンプ。
（付記１４）
出力端子に接続される第１及び第２の出力トランジスタを有し、
前記第１アンプは、前記第２の入力トランジスタのドレイン電圧を前記第２の出力トランジスタのゲートに供給し、
前記第２アンプは、電流源として動作する前記第２トランジスタから供給される電流に基づき動作し、前記第１及び第２の入力トランジスタのドレイン電圧の差電圧に基づいて、第１及び第２の入力トランジスタのドレイン電圧を一致させるように、前記第１の出力トランジスタのドレイン電流を制御することを特徴とする付記４〜１２のいずれか１つに記載のオペアンプ。
（付記１５）
第１及び第２入力信号がそれぞれゲートに供給される第１極性の第１及び第２のトランジスタを含む第１差動対と、
前記第１のトランジスタのドレインにドレイン及びゲートが接続される、前記第１極性と逆極性である第２極性の第３のトランジスタと、前記第２のトランジスタのドレインにドレインが接続され前記第３のトランジスタのドレインにゲートが接続される第２極性の第４のトランジスタと、を含む第１カレントミラー回路と、
前記第１差動対に第１電流を供給する第１電流源と、
を含む第１アンプと、
前記第１及び第２のトランジスタのドレイン電圧がそれぞれゲートに供給される第２極性の第５及び第６のトランジスタを含む第２差動対と、
前記第５及び第６のトランジスタのソースにドレインが接続され前記第１のトランジスタのドレイン電圧がゲートに供給される第２極性の第７のトランジスタを含み、前記第２差動対に第２電流を供給する第２電流源と、
を含む第２アンプと、
を有することを特徴とするオペアンプ。
（付記１６）
前記第１カレントミラー回路は、前記第３のトランジスタのソースにドレインが接続され前記第３のトランジスタのドレイン電圧がゲートに供給される第２極性の第８のトランジスタと、前記第４のトランジスタのソースにドレインが接続され前記第３のトランジスタのドレイン電圧がゲートに供給される第２極性の第９のトランジスタとを含むことを特徴とする付記１５に記載のオペアンプ。
（付記１７）
前記第３のトランジスタと、前記第４のトランジスタと、前記第５のトランジスタと、前記第６のトランジスタとが同一の電気的特性を有し、
前記第７のトランジスタと、前記第８のトランジスタと、前記第９のトランジスタとが同一の電気的特性を有する、ことを特徴とする付記１６に記載のオペアンプ。
（付記１８）
前記第２アンプは、
前記第６のトランジスタのドレインにドレイン及びゲートが接続される第１極性の第１０のトランジスタと、前記第５のトランジスタのドレインにドレインが接続され前記第１０のトランジスタのドレインにゲートが接続される第１極性の第１１のトランジスタとを含む第２カレントミラー回路を含み、
当該オペアンプは、
前記第１１のトランジスタのドレイン電圧がゲートに接続される第１の出力トランジスタと、
前記第２のトランジスタのドレイン電圧がゲートに供給される第２の出力トランジスタと、を含む出力段回路を有する、ことを特徴とする付記１５〜１７のいずれか１つに記載のオペアンプ。
【符号の説明】
【００５５】
１０ 第１差動増幅回路（第１アンプ）
１１ 第１差動対
１２ カレントミラー回路
２０ 第２差動増幅回路（第２アンプ）
２１ 第２差動対
２２ 電流源
２３ カレントミラー回路
３０ 出力段回路
Ｔｒ２ 電流源
Ｔｒ３ 第１の入力トランジスタ
Ｔｒ４ 第２の入力トランジスタ
Ｔｒ１１ 第１トランジスタ
Ｔｒ１５ 第２トランジスタ
Ｔｒ１２ 第３トランジスタ
Ｔｒ５ 第４トランジスタ
Ｔｒ７ 第５トランジスタ
Ｔｒ１６ 第６トランジスタ
Ｔｒ６ 第７トランジスタ
Ｔｒ８ 第８トランジスタ
Ｔｒ２１ 第１の出力トランジスタ
Ｔｒ２２ 第２の出力トランジスタ
【特許請求の範囲】
【請求項１】
オペアンプであって、
入力信号が入力される第１アンプと、
前記第１アンプの出力が入力される第２アンプと、
を有し、
前記第２アンプは、前記第１アンプの出力がゲートに入力される第１トランジスタと、前記第１トランジスタのソースにドレインが接続され前記第１アンプの出力がゲートに入力される第２トランジスタとを含むことを特徴とするオペアンプ。
【請求項２】
前記第２トランジスタは、前記第１アンプの出力が前記ゲートに入力されることにより、前記第１トランジスタに対して電流源となることを特徴とする請求項１に記載のオペアンプ。
【請求項３】
前記第１トランジスタは、前記第１アンプの出力が前記ゲートに入力されることにより、前記第２アンプの出力を生成することを特徴とする請求項１又は２に記載のオペアンプ。
【請求項４】
前記第１アンプは、第１及び第２の入力トランジスタに入力される入力信号の電位差を増幅して出力し、
前記第１の入力トランジスタのドレイン電圧が前記第１及び第２トランジスタのゲートに供給され、
前記第２の入力トランジスタのドレイン電圧が前記第２アンプの第３トランジスタのゲートに供給され、
前記第１及び第３トランジスタは、前記第１及び第２の入力トランジスタのドレイン電圧の差電圧に基づいて前記第２アンプの出力を生成することを特徴とする請求項１〜３のいずれか１つに記載のオペアンプ。
【請求項５】
前記第１アンプは、
前記第１の入力トランジスタのドレインにドレイン及びゲートが接続される第４トランジスタと、
前記第４トランジスタのソースにドレインが接続され前記第４トランジスタのドレインにゲートが接続される第５トランジスタと、
を含むことを特徴とする請求項４に記載のオペアンプ。
【請求項６】
前記第１トランジスタと前記第４トランジスタとは、チャネル幅／チャネル長の比が同一であり、
前記第２トランジスタと前記第５トランジスタとは、チャネル幅／チャネル長の比が同一であることを特徴とする請求項５に記載のオペアンプ。
【請求項７】
前記第２アンプは、
前記第１及び第３トランジスタのソース及び前記第２トランジスタのドレインにドレインが接続され前記第１の入力トランジスタのドレイン電圧がゲートに供給される第６トランジスタを含むことを特徴とする請求項４〜６のいずれか１つに記載のオペアンプ。
【請求項８】
前記第１トランジスタと同一サイズのトランジスタが前記第１トランジスタに並列に接続され、前記第３トランジスタと同一サイズのトランジスタが前記第３トランジスタに並列に接続されることを特徴とする請求項４〜７のいずれか１つに記載のオペアンプ。
【請求項９】
前記第２アンプは、前記第１アンプの極性に対して逆の極性を有することを特徴とする請求項１〜８のいずれか１つに記載のオペアンプ。
【請求項１０】
出力端子に接続される第１及び第２の出力トランジスタを有し、
前記第１アンプは、前記第２の入力トランジスタのドレイン電圧を前記第２の出力トランジスタのゲートに供給し、
前記第２アンプは、電流源として動作する前記第２トランジスタから供給される電流に基づき動作し、前記第１及び第２の入力トランジスタのドレイン電圧の差電圧に基づいて、第１及び第２の入力トランジスタのドレイン電圧を一致させるように、前記第１の出力トランジスタのドレイン電流を制御することを特徴とする請求項４〜８のいずれか１つに記載のオペアンプ。
【請求項１】
オペアンプであって、
入力信号が入力される第１アンプと、
前記第１アンプの出力が入力される第２アンプと、
を有し、
前記第２アンプは、前記第１アンプの出力がゲートに入力される第１トランジスタと、前記第１トランジスタのソースにドレインが接続され前記第１アンプの出力がゲートに入力される第２トランジスタとを含むことを特徴とするオペアンプ。
【請求項２】
前記第２トランジスタは、前記第１アンプの出力が前記ゲートに入力されることにより、前記第１トランジスタに対して電流源となることを特徴とする請求項１に記載のオペアンプ。
【請求項３】
前記第１トランジスタは、前記第１アンプの出力が前記ゲートに入力されることにより、前記第２アンプの出力を生成することを特徴とする請求項１又は２に記載のオペアンプ。
【請求項４】
前記第１アンプは、第１及び第２の入力トランジスタに入力される入力信号の電位差を増幅して出力し、
前記第１の入力トランジスタのドレイン電圧が前記第１及び第２トランジスタのゲートに供給され、
前記第２の入力トランジスタのドレイン電圧が前記第２アンプの第３トランジスタのゲートに供給され、
前記第１及び第３トランジスタは、前記第１及び第２の入力トランジスタのドレイン電圧の差電圧に基づいて前記第２アンプの出力を生成することを特徴とする請求項１〜３のいずれか１つに記載のオペアンプ。
【請求項５】
前記第１アンプは、
前記第１の入力トランジスタのドレインにドレイン及びゲートが接続される第４トランジスタと、
前記第４トランジスタのソースにドレインが接続され前記第４トランジスタのドレインにゲートが接続される第５トランジスタと、
を含むことを特徴とする請求項４に記載のオペアンプ。
【請求項６】
前記第１トランジスタと前記第４トランジスタとは、チャネル幅／チャネル長の比が同一であり、
前記第２トランジスタと前記第５トランジスタとは、チャネル幅／チャネル長の比が同一であることを特徴とする請求項５に記載のオペアンプ。
【請求項７】
前記第２アンプは、
前記第１及び第３トランジスタのソース及び前記第２トランジスタのドレインにドレインが接続され前記第１の入力トランジスタのドレイン電圧がゲートに供給される第６トランジスタを含むことを特徴とする請求項４〜６のいずれか１つに記載のオペアンプ。
【請求項８】
前記第１トランジスタと同一サイズのトランジスタが前記第１トランジスタに並列に接続され、前記第３トランジスタと同一サイズのトランジスタが前記第３トランジスタに並列に接続されることを特徴とする請求項４〜７のいずれか１つに記載のオペアンプ。
【請求項９】
前記第２アンプは、前記第１アンプの極性に対して逆の極性を有することを特徴とする請求項１〜８のいずれか１つに記載のオペアンプ。
【請求項１０】
出力端子に接続される第１及び第２の出力トランジスタを有し、
前記第１アンプは、前記第２の入力トランジスタのドレイン電圧を前記第２の出力トランジスタのゲートに供給し、
前記第２アンプは、電流源として動作する前記第２トランジスタから供給される電流に基づき動作し、前記第１及び第２の入力トランジスタのドレイン電圧の差電圧に基づいて、第１及び第２の入力トランジスタのドレイン電圧を一致させるように、前記第１の出力トランジスタのドレイン電流を制御することを特徴とする請求項４〜８のいずれか１つに記載のオペアンプ。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−２８７９４５（Ｐ２０１０−２８７９４５Ａ）
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２００９−１３８２１８（Ｐ２００９−１３８２１８）
【出願日】平成２１年６月９日（２００９．６．９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２１年６月９日（２００９．６．９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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