スイッチングモジュール
【課題】高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎの直列接続体を備えるものにあって、放射ノイズを十分に抑制することが困難なこと。
【解決手段】多層基板２０には、スイッチング素子Ｓｗｐを備える半導体チップ２２ｐと、スイッチング素子Ｓｗｎを備える半導体チップ２２ｎとが埋め込まれている。半導体チップ２２ｐは、ビア導体２４ｐ、配線層２６ｐおよびビア導体３２ｐを介してスナバ回路ＳＣに接続され、半導体チップ２２ｎは、ビア導体２４ｎ、配線層２６ｎおよびビア導体３２ｎを介してスナバ回路ＳＣに接続される。また、半導体チップ２２ｐ，２２ｎは、ビア導体３４ｐ，３４ｎを介して配線層３６に接続される。これにより、スイッチング素子Ｓｗｐ，Ｓｗｎの直列接続体とスナバ回路ＳＣとによって構成されるループ回路を小さくすることができる。
【解決手段】多層基板２０には、スイッチング素子Ｓｗｐを備える半導体チップ２２ｐと、スイッチング素子Ｓｗｎを備える半導体チップ２２ｎとが埋め込まれている。半導体チップ２２ｐは、ビア導体２４ｐ、配線層２６ｐおよびビア導体３２ｐを介してスナバ回路ＳＣに接続され、半導体チップ２２ｎは、ビア導体２４ｎ、配線層２６ｎおよびビア導体３２ｎを介してスナバ回路ＳＣに接続される。また、半導体チップ２２ｐ，２２ｎは、ビア導体３４ｐ，３４ｎを介して配線層３６に接続される。これにより、スイッチング素子Ｓｗｐ，Ｓｗｎの直列接続体とスナバ回路ＳＣとによって構成されるループ回路を小さくすることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流の流通経路を開閉する機能である開閉機能を有する第１流通規制要素、ならびに電流の流通方向を規制する機能である整流機能および前記開閉機能の少なくとも一方を有する第２流通規制要素の直列接続体と、これに並列接続されるスナバ回路とを備えるスイッチングモジュールに関する。
【背景技術】
【０００２】
電力変換回路にあっては、一般に、スイッチング素子のスイッチング状態の切り替えに起因して高周波ノイズが生じる。この高周波ノイズに対する対策としては、例えば下記特許文献１に記載されたものがある。これは、高電位側のＩＧＢＴのコレクタに接続される導体と低電位側のＩＧＢＴのエミッタに接続される導体とを対向させて且つ、高電位側のＩＧＢＴのエミッタに接続される導体と低電位側のＩＧＢＴのコレクタに接続される導体とを対向させるようにしたものである。これにより、例えば高電位側のＩＧＢＴをオン操作した際の電流と、低電位側のＩＧＢＴに逆並列接続されたダイオードのリカバリ電流とを逆向きとすることができる。これにより、上記導体の浮遊インダクタンスを抑制することができ、ひいてはサージ電圧を低減することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４４５５９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ただし、上記導体の構造は、スイッチング素子の冷却構造や、導体自体の電流容量等から様々な制約を受けるため、その形状変更等を容易に行うことができないことが多い。
【０００５】
本発明は、上記課題を解決する過程でなされたものであり、その目的は、電流の流通経路を開閉する機能である開閉機能を有する第１流通規制要素、ならびに電流の流通方向を規制する機能である整流機能および前記開閉機能の少なくとも一方を有する第２流通規制要素の直列接続体と、これに並列接続されるスナバ回路とを備える新たなスイッチングモジュールを提供することにある。
【課題を解決するための手段】
【０００６】
以下、上記課題を解決するための手段、およびその作用効果について記載する。
【０００７】
請求項１記載の発明は、電流の流通経路を開閉する機能である開閉機能を有する第１流通規制要素、ならびに電流の流通方向を規制する機能である整流機能および前記開閉機能の少なくとも一方を有する第２流通規制要素の直列接続体と、該直列接続体に並列接続されるスナバ回路とを備え、前記第１流通規制要素および前記スナバ回路間を接続する第１配線と、前記第２流通規制要素および前記スナバ回路間を接続する第２配線と、前記第１流通規制要素および前記第２流通規制要素間を接続する第３配線と、前記第１流通規制要素と、前記第２流通規制要素と、スナバ回路とが、絶縁体を用いて実質的に一体に形成されていることを特徴とする。
【０００８】
スナバ回路を備えると、第１流通規制要素の開閉操作に伴って電流が急激に変化する経路を、第１流通規制要素および第２流通規制要素とスナバ回路とによって形成されるループ経路に局在させることができる。ここで、上記発明では、絶縁体を用いた上記部材の一体形成によって、このループ経路を十分に小さくすることができる。このため、第１流通規制要素の開閉に伴う電流の急激な変化に起因するサージを生成する寄生インダクタンスを十分に小さくしたり、この電流の急激な変化が生じる電流経路を十分に小さくして放射ノイズを抑制したりすることができる。
【０００９】
請求項２記載の発明は、電流の流通経路を開閉する機能である開閉機能を有する第１流通規制要素、ならびに電流の流通方向を規制する機能である整流機能および前記開閉機能の少なくとも一方を有する第２流通規制要素の直列接続体と、該直列接続体に並列接続されるスナバ回路とを備え、前記第１流通規制要素および前記スナバ回路間を接続する第１配線と、前記第２流通規制要素および前記スナバ回路間を接続する第２配線と、前記第１流通規制要素および前記第２流通規制要素間を接続する第３配線とが、前記第１流通規制要素および前記第２流通規制要素の埋め込まれた絶縁体に接触するようにして形成されていることを特徴とする。
【００１０】
スナバ回路を備えると、第１流通規制要素の開閉操作に伴って電流が急激に変化する経路を、第１流通規制要素および第２流通規制要素とスナバ回路とによって形成されるループ経路に局在させることができる。ここで、上記発明では、このループ経路を、第１流通規制要素および第２流通規制要素の埋め込まれた絶縁体に接触して形成することで、その経路を十分に小さくすることができる。このため、第１流通規制要素の開閉に伴う電流の急激な変化に起因するサージを生成する寄生インダクタンスを十分に小さくしたり、この電流の急激な変化が生じる電流経路を十分に小さくして放射ノイズを抑制したりすることができる。
【００１１】
請求項３記載の発明は、請求項１または２記載の発明において、前記第１流通規制要素を構成する半導体チップと、前記第２流通規制要素を構成する半導体チップとは、互いに対向するようにして配置されており、前記絶縁体のうちの前記半導体チップ同士の対向面に隣接した前記半導体チップの互いに対向する一対の面の一方の側には、前記第１配線および前記第２配線が形成され、前記一対の面の他方の側には、前記第３配線が形成されていることを特徴とする。
【００１２】
上記発明では、第１流通規制要素の開閉操作に伴う電流の変化を、上記一対の面のうちの一方と他方とを接続する電気経路に局在させることができる。
【００１３】
請求項４記載の発明は、請求項３記載の発明において、前記第１流通規制要素を構成する半導体チップと、前記第２流通規制要素を構成する半導体チップとが縦型デバイスであり、前記半導体チップの前記互いに対向する面は、前記第１流通規制要素および前記第２流通規制要素のそれぞれの電流の流通経路の両端部であることを特徴とする。
【００１４】
請求項５記載の発明は、請求項３または４記載の発明において、前記第１流通規制要素および前記第２流通規制要素は、いずれもスイッチング素子およびこれに逆並列接続されるフリーホイールダイオードからなることを特徴とする。
【００１５】
請求項６記載の発明は、請求項４または５記載の発明において、前記第１配線と前記第２配線とは、前記半導体のチップ面積よりも表面積が大きいことを特徴とする。
【００１６】
配線の表面積が大きいほど配線による熱拡散が促進されやすい。上記発明では、この点に鑑み、配線の表面積をチップの面積よりも大きくすることで、電気的な接続機能を有する配線の放熱機能を向上させることができる。
【００１７】
請求項７記載の発明は、請求項４〜６のいずれか１項に記載の発明において、前記第３配線は、前記第１流通規制要素を構成する半導体および前記第２流通規制要素を構成する半導体のチップ面積の合計よりも表面積が大きいことを特徴とする。
【００１８】
配線の表面積が大きいほど配線による熱拡散が促進されやすい。上記発明では、この点に鑑み、配線によって半導体チップを好適に放熱させることができる。
【００１９】
請求項８記載の発明は、請求項４〜７のいずれか１項に記載の発明において、前記第１配線と前記第２配線との高さが、前記スナバ回路を構成する素子の高さ以上に設定されていることを特徴とする。
【００２０】
上記発明では、配線の高さを確保することで、半導体チップの熱を拡散させる効果を高めることができる。
【００２１】
請求項９記載の発明は、請求項４〜８のいずれか１項に記載の発明において、前記第１配線と、前記第２配線とは、絶縁膜によって覆われて且つ、該絶縁膜のうち前記配線に対向する面の裏面には、放熱体が設けられていることを特徴とする。
【００２２】
上記発明では、放熱体を備えることで、半導体チップの放熱効果をいっそう高めることができる。
【００２３】
請求項１０記載の発明は、請求項４〜９のいずれか１項に記載の発明において、前記第３配線は、絶縁膜によって覆われて且つ、該絶縁膜のうち前記配線に対向する面の裏面には、放熱体が設けられていることを特徴とする。
【００２４】
上記発明では、放熱体を備えることで、半導体チップの放熱効果をいっそう高めることができる。
【００２５】
請求項１１記載の発明は、請求項４〜１０のいずれか１項に記載の発明において、前記第１配線と、前記第２配線とが、高電位側のバスバおよび低電位側のバスバに割り振られてそれぞれ接続されて且つ、前記第３配線が接続点側のバスバに接続され、前記スナバ回路、前記第１流通規制要素および前記第２流通規制要素によって構成されるループ回路を流れる電流によって生成される磁束と、前記第１配線および前記第３配線間を流れる電流によって生成される磁束ならびに前記第２配線および前記第３配線間を流れる電流によって生成される磁束とが、平行にならないことを特徴とする。
【００２６】
上記ループ回路を流れる電流によって生成される磁束のうち、第１配線および前記第３配線間を流れる電流によって生成される磁束ならびに前記第２配線および前記第３配線間を流れる電流によって生成される磁束に干渉する成分は、これと平行な成分である。そしてこの成分は、第１配線および前記第３配線間や、前記第２配線および前記第３配線間に生じるノイズの原因となる。上記発明では、この点に鑑み、上記設定によって、平行成分を低減する。
【００２７】
請求項１２記載の発明は、請求項１１記載の発明において、前記第１流通規制要素は、前記流通経路を開閉するための指令が入力される開閉制御端子を備え、前記第１配線、前記第２配線および前記第３配線が前記絶縁体の外側に伸びる方向と、前記開閉制御端子に接続される配線が前記絶縁体の外側に伸びる方向とが鈍角をなすことを特徴とする。
【００２８】
上記発明では、上記一対の方向が鈍角をなすことで、上記第３配線と第１配線との間や、上記第３配線と第２配線との間に流れる電流によって生成される磁界が、第１流通規制要素の開閉制御端子に作用することを好適に抑制することができ、ひいては、第１流通規制要素の開閉操作に際して上記磁界がノイズ源となることを好適に抑制することができる。
【００２９】
請求項１３記載の発明は、請求項１２記載の発明において、前記第１流通規制要素は、その動作の基準電位を定めるための基準電位端子をさらに備え、前記開閉制御端子に接続される配線および前記基準電位端子に接続される配線が同一層に形成されていることを特徴とする。
【００３０】
上記発明では、上記一対の配線を同一層に形成することで、上記ループ回路を流れる電流によって生成される磁束がこれら一対の配線間を鎖交する事態を回避することができ、ひいては上記磁束によって第１流通規制要素が誤動作する事態を好適に回避することができる。
【００３１】
請求項１４記載の発明は、請求項４〜１３のいずれか１項に記載の発明において、前記絶縁体は、多層基板であり、前記第１流通規制要素を構成する半導体チップと、前記第２流通規制要素を構成する半導体チップとが、前記多層基板の同一層に配置されていることを特徴とする。
【００３２】
請求項１５記載の発明は、請求項１〜１４のいずれか１項に発明において、前記絶縁体は、多層基板であり、前記第１流通規制要素は、前記流通経路を開閉するための指令が入力される開閉制御端子を備え、前記開閉制御端子に接続される配線は、前記多層基板の配線を備えることを特徴とする。
【００３３】
請求項１６記載の発明は、請求項１〜１５のいずれか１項に記載の発明において、前記絶縁体は、多層基板であり、前記第１配線、前記第２配線および前記第３配線は、前記多層基板の配線を備えることを特徴とする。
【００３４】
上記発明では、多層基板の配線を備えることで、上記第１流通規制要素および第２流通規制要素とスナバ回路とによって形成されるループ経路をいっそう小さくすることができる。また、配線の表面積を容易に調節することができるため、たとえば上記請求項６，７の構成を容易に実現することができる。
【００３５】
請求項１７記載の発明は、請求項１４〜１６のいずれか１項に記載の発明において、前記多層基板の側面は、モールド材によって覆われていることを特徴とする。
【００３６】
上記発明では、モールド材を設けることで、モジュールの剛性を高めたり、絶縁性を高めたりすることができる。
【００３７】
請求項１８記載の発明は、請求項１〜１３のいずれか１項に記載の発明において、前記絶縁体は、前記第１流通規制要素および前記第２流通規制要素を覆うモールド材であることを特徴とする。
【００３８】
請求項１９記載の発明は、請求項１〜１８のいずれか１項に記載の発明において、前記スナバ回路は、前記直列接続体に並列接続されたコンデンサと、該コンデンサの充電経路を構成する整流手段とを備え、前記整流手段には、前記充電経路よりもインピーダンスが大きい前記コンデンサの放電経路が並列接続されていることを特徴とする。
【００３９】
上記発明では、流通規制要素の開閉操作によって第１配線や第２配線に接続される配線の寄生インダクタンスに生じる電圧が流通規制要素の両端の電圧を増大させる極性である場合には、上記寄生インダクタンスの電流の変化をコンデンサの充電によって抑制することができる。そしてその後、コンデンサを放電するに際しては、上記放電経路を用いることで、放電速度を制限することができる。これにより、上記放電に伴う電流の振動を抑制することができる。
【００４０】
請求項２０記載の発明は、請求項１９記載の発明において、前記整流手段は、前記第１配線に接続されるバスバの寄生インダクタンスと前記コンデンサの静電容量に応じた共振周波数から定まる前記コンデンサの充電速度よりも実際の充電速度を大きくするオン抵抗設定がなされていることを特徴とする。
【００４１】
充電経路のインピーダンスが過度に小さい場合、寄生インダクタンスとコンデンサとの共振現象が顕在化する。上記発明では、この点に鑑み、上記オン抵抗設定とすることで、寄生インダクタンスとコンデンサとの共振現象を好適に抑制することができる。これにより、流通規制要素の開閉操作に伴う過渡状態を好適に収束させることができる。
【００４２】
請求項２１記載の発明は、請求項１９記載の発明において、前記充電経路には、抵抗体が設けられていることを特徴とする。
【００４３】
充電経路のインピーダンスが過度に小さい場合、寄生インダクタンスとコンデンサとの共振現象が顕在化する。上記発明では、この点に鑑み、充電経路に抵抗体を備えることで、寄生インダクタンスとコンデンサとの共振現象を好適に抑制することができる。これにより、流通規制要素の開閉操作に伴う過渡状態を好適に収束させることができる。
【００４４】
請求項２２記載の発明は、請求項２０記載の発明において、前記放電経路は、抵抗体を備え、前記充電経路の抵抗体は、前記放電経路の抵抗体の一部となることを特徴とする。
【００４５】
請求項２３記載の発明は、請求項１〜１８のいずれか１項に記載の発明において、前記スナバ回路は、前記直列接続体に並列接続されたコンデンサからなることを特徴とする。
【００４６】
請求項２４記載の発明は、請求項１〜１８のいずれか１項に記載の発明において、前記スナバ回路は、前記直列接続体に並列接続されたコンデンサおよび抵抗体の直列接続体からなることを特徴とする。
【００４７】
請求項２５記載の発明は、請求項１〜１８のいずれか１項に記載の発明において、前記スナバ回路は、前記直列接続体に並列接続されたコンデンサおよび抵抗体の直列接続体と、これらに並列接続されたコンデンサとからなることを特徴とする。
【００４８】
上記発明では、コンデンサおよび抵抗体の直列接続体のみからスナバ回路を構成する場合と比較して、第１流通規制要素の開閉操作に伴う電圧変動を低減することができる。
【００４９】
請求項２６記載の発明は、請求項１〜１８のいずれか１項に記載の発明において、前記第１流通規制要素と前記第２流通規制要素との直列接続体は、該直列接続体に並列接続されたコンデンサおよび抵抗体の直列接続体と、これらに並列接続されたコンデンサとからなるスナバ回路が並列接続されるものであり、当該スイッチングモジュールは、前記コンデンサおよび前記抵抗体の直列接続体に並列接続されたコンデンサのみを備えることを特徴とする。
【００５０】
請求項２７記載の発明は、請求項１〜２６のいずれか１項に記載の発明において、前記スナバ回路は、互いに並列接続された複数のコンデンサを備えることを特徴とする。
【００５１】
コンデンサの静電容量を確保すべく、表面積の大きいものを用いる場合、温度変化による応力ストレスが大きくなるという問題がある。これに対し、温度の変化による影響を低減すべくコンデンサを絶縁体から引き離す場合には、電流経路のショートループ化の効果が低減する。この点、上記発明では、並列接続された複数のコンデンサをスナバ回路に採用することで、静電容量を確保しつつも電流経路を好適にショートループ化することができる。
【００５２】
請求項２８記載の発明は、請求項１〜２７のいずれか１項に記載の発明において、前記第１流通規制要素の両端に接続される個別スナバ回路および前記第２流通規制要素の両端に接続される個別スナバ回路の少なくとも一方を備え、前記個別スナバ回路と前記流通規制要素とを接続する配線が前記絶縁体に接触して形成されていることを特徴とする。
【００５３】
上記発明では、個別スナバ回路を備えることで、サージを好適に低減することができる。しかも、個別スナバ回路と流通規制要素とを接続する配線を上記絶縁体に接触して形成することで、個別スナバ回路と流通規制要素とのループ経路をショートループ化することもできる。
【００５４】
請求項２９記載の発明は、請求項２８記載の発明において、前記個別スナバ回路は、抵抗体およびコンデンサの直列接続体からなることを特徴とする。
【００５５】
請求項３０記載の発明は、請求項２８または２９記載の発明において、前記個別スナバ回路は、互いに並列接続された複数のコンデンサを備えることを特徴とする。
【００５６】
コンデンサの静電容量を確保すべく、表面積の大きいものを用いる場合、温度変化による応力ストレスが大きくなるという問題がある。これに対し、温度の変化による影響を低減すべくコンデンサを絶縁体から引き離す場合には、電流経路のショートループ化の効果が低減する。この点、上記発明では、並列接続された複数のコンデンサをスナバ回路に採用することで、静電容量を確保しつつも電流経路を好適にショートループ化することができる。
【図面の簡単な説明】
【００５７】
【図１】第１の実施形態にかかるシステム構成図。
【図２】同実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図３】同実施形態にかかるパワーモジュールの別の断面構成を示す断面図。
【図４】同実施形態にかかるパワーモジュールの別の断面構成を示す断面図。
【図５】第２の実施形態にかかるシステム構成図。
【図６】第３の実施形態にかかるシステム構成図。
【図７】第４の実施形態にかかるシステム構成図。
【図８】第５の実施形態にかかるシステム構成図。
【図９】第６の実施形態にかかるパワーモジュールの回路構成を示す回路図。
【図１０】同実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図１１】同実施形態にかかるパワーモジュールの平面図。
【図１２】第７の実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図１３】第８の実施形態にかかるスナバ回路の構成を示す回路図。
【図１４】同実施形態にかかるスナバ回路の動作を示す回路図。
【図１５】第９の実施形態にかかるスナバ回路の構成を示す回路図。
【図１６】第１０の実施形態にかかるスナバ回路の構成を示す回路図。
【図１７】上記第１の実施形態の変形例にかかるパワーモジュールの断面構成を示す 断面図。
【図１８】上記第１の実施形態の変形例にかかるパワーモジュールの断面構成を示す 断面図。
【図１９】上記第１の実施形態の変形例にかかるパワーモジュールの断面構成を示す 断面図。
【図２０】上記各実施形態の変形例にかかるスナバ回路の構成を示す回路図。
【発明を実施するための形態】
【００５８】
＜第１の実施形態＞
以下、本発明にかかるスイッチングモジュールを車載主機としての回転機に接続されたインバータのスイッチングモジュールに適用した第１の実施形態について、図面を参照しつつ説明する。
【００５９】
図１に、本実施形態にかかる制御システムの全体構成を示す。モータジェネレータ１０は、車載主機であり、図示しない駆動輪に機械的に連結されている。モータジェネレータ１０は、インバータＩＶおよび昇圧コンバータＣＶを介して平滑用のコンデンサ１３および高電圧バッテリ１２に接続されている。ここで、昇圧コンバータＣＶは、コンデンサ１５と、コンデンサ１５に並列接続された一対のスイッチング素子Ｓｗｐ，Ｓｗｎと、一対のスイッチング素子Ｓｗｐ，Ｓｗｎの接続点と高電圧バッテリ１２の正極とを接続するリアクトル１４とを備えている。そして、スイッチング素子Ｓｗｐ，Ｓｗｎのオン・オフによって、例えば百Ｖ以上の高電圧の端子電圧を有する高電圧バッテリ１２の電圧（例えば「２８８Ｖ」）を所定の電圧（例えば「６５０Ｖ」）を上限として昇圧するものである。一方、インバータＩＶは、スイッチング素子Ｓｗｐ，Ｓｗｎの直列接続体を３つ備えており、これら各直列接続体の接続点がモータジェネレータ１０のＵ，Ｖ，Ｗ相にそれぞれ接続されている。これらスイッチング素子Ｓｗｐ，Ｓｗｎとして、本実施形態では、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が用いられている。そして、これらにはそれぞれ、フリーホイールダイオードＦＤｐ，ＦＤｎが逆並列に接続されている。
【００６０】
上記高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎの直列接続体には、コンデンサ１６および抵抗体１８の直列接続体からなるスナバ回路ＳＣが並列接続されている。そして、これら高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎの直列接続体と、スナバ回路ＳＣとは、パワーモジュールＰＭを構成する。
【００６１】
パワーモジュールＰＭのうち高電位側のスイッチング素子Ｓｗｐに接続される高電位側の配線Ｌｐは、高電位側のバスバＢｐによってインバータＩＶの高電位側の入力端子に接続されている。また、パワーモジュールＰＭのうち低電位側のスイッチング素子Ｓｗｎに接続される低電位側の配線Ｌｎは、低電位側のバスバＢｎによってインバータＩＶの低電位側の入力端子に接続されている。さらに、インバータＩＶのパワーモジュールＰＭのうち、高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎの接続点に接続される中間配線Ｌｏは、モータジェネレータ１０の各相に接続されるバスバＢｏに接続され、コンバータＣＶの中間配線Ｌｏは、リアクトル１４に接続されるバスバＢｏに接続される。
【００６２】
上記スナバ回路ＳＣは、スイッチング素子Ｓｗｐ，Ｓｗｎのスイッチング状態の切り替えに伴って電流量が変化する経路をショートループ化するためのものである。ここでこれについて、インバータＩＶの高電位側のスイッチング素子Ｓｗｐがオン且つ低電位側のスイッチング素子Ｓｗｎがオフの状態から高電位側のスイッチング素子Ｓｗｐがオフ且つ低電位側のスイッチング素子Ｓｗｎがオンの状態に移行する場合を例にとって説明する。この例では、スナバ回路ＳＣを備えない場合、高電位側のバスバＢｐの電流が減少して低電位側のバスバＢｎの電流が増加する。ただし、バスバＢｐ，Ｂｎの寄生インダクタンスによって、こうした電流の変化が妨げられる側の電圧が生じる。これに対し、スナバ回路ＳＣを備える場合、上記スイッチング状態の移行に伴って高電位側のバスバＢｐに流れていた電流は、コンデンサ１６の正極端子に流入し、コンデンサ１６の負極端子から流出する電流が、フリーホイールダイオードＦＤｎに流れる。これにより、高電位側のバスバＢｐや低電位側のバスバＢｎの電流の急激な変化が緩和され、ひいてはこれらバスバＢｐ，Ｂｎの寄生インダクタンスに起因した電圧を低減することができる。
【００６３】
ただし、上記スナバ回路ＳＣを設けた場合であっても、高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎの直列接続体と、スナバ回路ＳＣとによって形成されるループ回路内の電流は、スイッチング状態の切り替えに伴って変化する。そして、このループ回路内の寄生インダクタンスに起因したサージや、電流の変化に起因した放射ノイズが生じることとなる。
【００６４】
上記サージや放射ノイズを抑制すべく、本実施形態では、高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎの直列接続体とスナバ回路ＳＣとを備えるループ回路を、プリント基板（多層基板）に構成することで、ループ回路を十分に小さくする。
【００６５】
図２に、本実施形態にかかるパワーモジュールＰＭの断面構成を示す。
【００６６】
本実施形態では、高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎが多層基板２０の同一層に埋め込まれている。詳しくは、半導体チップ２２ｐと半導体チップ２２ｎとは、これらの形成される層において互いに絶縁されて配置されている。ここで、高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎは、いずれも縦型のデバイスであり、半導体チップ２２ｐ，２２ｎの１の面にエミッタおよび開閉制御端子（ゲート）が形成されており、これに対向する面にコレクタが形成されている。図では、半導体チップ２２ｐと半導体チップ２２ｎとでアルファベットを逆に記載しているが、これは、１の面とこれに対向する面との配置が、半導体チップ２２ｐ，２２ｎ同士で互いに逆であることを表現したものである。上記半導体チップ２２ｐ，２２ｎには、さらに、フリーホイールダイオードＦＤｐ，ＦＤｎが形成されている。なお、ここでは、スイッチング素子ＳｗｐとフリーホイールダイオードＦＤｐとが形成される半導体チップ２２ｐを同一の符号で表現し、スイッチング素子ＳｗｎとフリーホイールダイオードＦＤｎとが形成される半導体チップ２２ｎを同一の符号で表現しているが、これは同一の半導体基板にこれらが併設されることを意味しているのではなく、単なる便宜上のものである。
【００６７】
半導体チップ２２ｐのうちコレクタおよびカソードが形成されている面は、ビア導体２４ｐを介して上記高電位側の配線Ｌｐを構成する配線層２６ｐに接続されている。一方、半導体チップ２２ｎのうちエミッタ、ゲートおよびアノードが形成されている面は、ビア導体２４ｎを介して上記低電位側の配線Ｌｎを構成する配線層２６ｎに接続されている。ここで、配線層２６ｐ，２６ｎは、同一層（配線層）を構成するものである。ちなみに、配線層２６ｎについては、エミッタおよびアノードに接続される部分と、ゲートに接続される部分とが互いに絶縁されている。図３（ａ）は、図２のＡ−Ａ断面図であり、図３（ｂ）は、図２のＢ−Ｂ断面図の一部である。ちなみに、図３（ｂ）では、半導体チップ２２ｎのゲート（これに接続される配線をＧと表記）のみならず、ケルビンエミッタ電極（これに接続される部分をＫＥと表記）が、エミッタと絶縁されていることを示している。ちなみに、ケルビンエミッタ電極とは、ＩＧＢＴのエミッタと同電位であるが大電流を出力しない端子のことであり、スイッチング素子Ｓｗｐ，Ｓｗｎのドライブ回路の基準電位を生成するためのものである。なお、エミッタと絶縁された配線部分としては、ケルビンエミッタ電極やゲートに接続されるものに限らない。例えば、スイッチング素子Ｓｗｐの一対の端子間を流れる電流と相関を有する微小電流を出力するセンス端子に接続されるもの等、駆動回路側に接続される任意の端子（電極）に接続されるものを含めてもよい。
【００６８】
上記配線層２６ｐ，２６ｎはそれぞれ、上記高電位側の配線Ｌｐ、上記低電位側の配線Ｌｎを構成する。また、配線層２６ｐは、ビア導体３２ｐを介して多層基板２０の表面に形成されたスナバ回路ＳＣに接続されている。また、配線層２６ｎは、ビア導体３２ｐと同一層に形成されたビア導体３２ｎを介してスナバ回路ＳＣに接続されている。ここで、スナバ回路ＳＣは、配線層２６ｐ，２６ｎ間を最短で結ぶ電気経路に平行に走るように配置されている。また、配線層２６ｐ，２６ｎとスナバ回路ＳＣとの接続手段であるビア導体３２ｐ，３２ｎの長さは、これらビア導体３２ｐおよび配線層２６ｐの接続点とビア導体３２ｎおよび配線層２６ｎの接続点との間隔よりも十分に短いものとなっている。このため、配線層２６ｐ，２６ｎは、スナバ回路ＳＣによって互いに接続され、この際の接続経路の長さは、スナバ回路ＳＣの要する長さ程度となる。
【００６９】
上記配線層２６ｐは、ビア導体２８ｐを介して導体３０ｐに接続されている。また、上記配線層２６ｎのうち半導体チップ２２ｎのエミッタおよびアノードが接続される部分は、ビア導体２８ｎを介して導体３０ｎに接続されている。ここで、導体３０ｐ，３０ｎは、上記高電位側の配線Ｌｐ、低電位側の配線Ｌｎを構成するのみならず、半導体チップ２２ｐ，２２ｎの生じる熱を拡散させるためのヒートスプレッダの機能を併せ持つものである。ヒートスプレッダの機能は、導体３０ｐ，３０ｎの表面積を半導体チップ２２ｐ，２２ｎの表面積よりも大きくすることおよびその高さを十分に確保することで実現されている。なお、導体３０ｐ，３０ｎの高さは、スナバ回路ＳＣの高さ以上に設定されている。
【００７０】
一方、半導体チップ２２ｐのうちエミッタおよびアノードが形成されている面は、ビア導体３４ｐを介して上記中間配線Ｌｏを構成する配線層３６に接続されている。また、半導体チップ２２ｎのうちコレクタおよびカソードが形成されている面は、ビア導体３４ｎを介して上記中間配線Ｌｏを構成する配線層３６に接続されている。ここで、配線層３６は、半導体チップ２２ｐのケルビンエミッタ電極やゲートに接続される部分と、エミッタに接続される部分とが互いに絶縁されるようにして構成されている。
【００７１】
上記配線層３６のうち、半導体チップ２２ｐのエミッタやアノード、半導体チップ２２ｎに接続される部分は、ビア導体３８を介して多層基板２０の表面に形成される導体４０に接続されている。ここで、導体４０は、上記中間配線Ｌｏを構成するのみならず、半導体チップ２２ｐ，２２ｎの生じる熱を拡散させるためのヒートスプレッダの機能を併せ持つものである。ヒートスプレッダの機能は、ビア導体３８の表面積を半導体チップ２２ｐ，２２ｎの表面積よりも大きくすることおよびその高さを十分に確保することで実現されている。
【００７２】
上記導体３０ｐ，３０ｎの生じる熱は、絶縁膜４２を介して放熱体４４に放出される。また、導体４０の生じる熱は、絶縁膜４６を介して放熱体４８に放出される。ここで、絶縁膜４２，４６は、熱伝導率が極力高いものを用いることが望ましく、例えばセラミックや絶縁フィルム等とすればよい。なお、上記多層基板２０としては、熱可塑性樹脂フィルムを熱プレスによって多層化したものとしてもよい。
【００７３】
上記構成によれば、スナバ回路ＳＣおよび半導体チップ２２ｐ間を流れる電流経路と半導体チップ２２ｐおよび配線層３６間を流れる電流経路とを対向させて且つその電流の流通方向を互いに逆とすることで、この経路のインダクタンスを低減することができる。同様に、スナバ回路ＳＣおよび半導体チップ２２ｎ間を流れる電流経路と半導体チップ２２ｎおよび配線層３６間を流れる電流経路とを対向させて且つその電流の流通方向を互いに逆とすることで、この経路のインダクタンスを低減することができる。また、高電位側のスイッチング素子Ｓｗｐや低電位側のスイッチング素子Ｓｗｎのスイッチング状態の切り替えに伴って変化する電流（高周波電流）の経路をショートループ化することができる。すなわち、この際の電流の経路は、図２に示すスナバ回路ＳＣ、配線層２６ｐ、半導体チップ２２ｐ、配線層３６、半導体チップ２２ｎおよび配線層２６ｎによって構成されるループ経路となり、多層基板２０の厚さによって規定された非常に小さい経路となる。このため、この経路に高周波電流が流れたとしても、これによるサージや放射ノイズを十分に抑制することができる。
【００７４】
また、本実施形態では、図２のＢ−Ｂ断面を図４に示すように、高電位側のバスバＢｐに接続される高電位側の配線Ｌｐと、バスバＢｏに接続される中間配線Ｌｏと、低電位側のバスバＢｎに接続される低電位側の配線Ｌｎとが、多層基板２０のうちの半導体チップ２２ｐ、２２ｎのエミッタおよびコレクタが接続される一対の面との平行を保つように形成されている。このため、上記高周波電流の流れる経路と、高電位側の配線Ｌｐおよび中間配線Ｌｏを流れる電流経路、低電位側の配線Ｌｎおよび中間配線Ｌｏを流れる電流経路とが直交する。これにより、配線Ｌｐおよび中間配線Ｌｏを流れる電流（低周波電流：図中、Ｉａと表記）や中間配線Ｌｏおよび配線Ｌｎを流れる電流（低周波電流：図中、Ｉｂと表記）によって生じる磁束が、高周波電流（図中、Ｉｃと表記）によって生じる磁束に直交する。このため、低周波電流によって生じる磁束に、高周波電流によって生じる磁束が重畳することにより、高周波電流によって生じる磁束による放射ノイズが大きくなることを回避することができる。
【００７５】
ここで、磁束の方向とは、電流によって生じる磁束のうち磁束密度の最も大きい部分の方向とする。すなわち、低周波電流によって生じる磁束の方向は、図４に方向ＤＡ，ＤＢとして示すように、紙面に直交する方向である。これに対し、高周波電流によって生じる磁束は、図４に方向ＤＣとして示す方向である。なお、図４では、方向ＤＡ，ＤＢを紙面上部から下部へと進む方向として例示したが逆方向もありうる。
【００７６】
さらに、高電位側の配線Ｌｐ、中間配線Ｌｏ、および低電位側の配線Ｌｎと、ゲートやケルビンエミッタ電極に接続される配線（図中、Ｇ，ＫＥ）とが、多層基板２０の互いに対向する面側に伸びるようにした。これにより、高電位側の配線Ｌｐおよび中間配線Ｌｏを流れる電流や中間配線Ｌｏおよび低電位側の配線Ｌｎを流れる電流によって生じる磁束の影響がゲートやケルビンエミッタ電極に及ぼされることを好適に抑制することができる。
【００７７】
以上詳述した本実施形態によれば、以下の効果が得られるようになる。
【００７８】
（１）高電位側のスイッチング素子ＳｗｐおよびフリーホイールダイオードＦＤｐならびに低電位側のスイッチング素子ＳｗｎおよびフリーホイールダイオードＦＤｎを多層基板２０に配置して且つ、スイッチング素子Ｓｗｐ，Ｓｗｎとともにループ回路を構成するスナバ回路ＳＣを多層基板２０上に配置した。これにより、スイッチング素子Ｓｗｐ，Ｓｗｎのオン・オフ操作に伴う電流の急激な変化が生じる電流の経路を十分小さくすることができ、ひいてはサージや放射ノイズを抑制することができる。
【００７９】
（２）配線Ｌｐおよび中間配線Ｌｏを流れる電流や中間配線Ｌｏおよび配線Ｌｎを流れる電流によって生じる磁束と、高周波電流によって生じる磁束とを互いに直交させた。これにより、スイッチング素子Ｓｗｐ，Ｓｗｎのスイッチング状態の切り替えによって生じる高周波電流に起因した磁束が、配線Ｌｐおよび中間配線Ｌｏを流れる電流や中間配線Ｌｏおよび配線Ｌｎを流れる電流によって生じる磁束に重畳することで、放射ノイズ等が大きくなる事態を好適に回避することができる。
【００８０】
（３）高電位側のバスバＢｐに接続される高電位側の配線Ｌｐ、バスバＢｏに接続される中間配線Ｌｏ、および低電位側のバスバＢｎに接続される低電位側の配線Ｌｎと、ゲートやケルビンエミッタ電極に接続される配線（図中、Ｇ，ＫＥ）とを、多層基板２０の互いに対向する面側に伸びるように形成した。これにより、配線Ｌｐ，Ｌｎと中間配線Ｌｏとの間に流れる電流によって生成される磁界が、ゲートやケルビンエミッタ電極に作用することを好適に抑制することができる。
【００８１】
（４）配線層２６ｐ，２６ｎや導体３０ｐ、３０ｎ、配線層３６、導体４０の表面積を、半導体チップ２２ｐ、２２ｎの表面積よりも大きくした。これにより、配線層２６ｐ，２６ｎ，３６や導体３０ｐ，３０ｎ，４０によって半導体チップ２２ｐ，２２ｎを好適に放熱させることができる。
【００８２】
（５）導体３０ｐ，３０ｎの高さを、スナバ回路ＳＣを構成する素子の高さ以上に設定した。これにより、導体３０ｐ，３０ｎの高さを十分に確保することができ、ひいては半導体チップ２２ｐ，２２ｎの熱を拡散させる効果を高めることができる。
【００８３】
（６）導体３０ｐ，３０ｎの熱や導体４０の熱を絶縁膜４２，４６を介して放熱体４４，４８に放出させた。これにより、半導体チップ２２ｐ，２２ｎの放熱効果をいっそう高めることができる。
【００８４】
（７）スナバ回路ＳＣと配線層２６ｐ，２６ｎとを、ビア導体３２ｐ，３２ｎを介して接続した。これにより、コンデンサ１６と抵抗体１８との接続を配線層２６ｐ，２６ｎによって行うことができる。
＜第２の実施形態＞
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００８５】
図５に、本実施形態にかかるパワーモジュールＰＭの断面構成を示す。なお、図５において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。
【００８６】
図示されるように、本実施形態では、先の図２に示したビア導体３２ｐ，３２ｎを削除し、導体３０ｐ、３０ｎをスナバ回路ＳＣに直接接続する。なお、この場合、コンデンサ１６と抵抗体１８とは、多層基板２０の表面で接続されることとなる。
＜第３の実施形態＞
以下、第３の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００８７】
図６に、本実施形態にかかる多層基板の断面構成を示す。なお、図６において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。
【００８８】
本実施形態では、スイッチング素子Ｓｗｐ，ＳｗｎをＮチャネルのパワーＭＯＳ型電界効果トランジスタとして且つ、フリーホイールダイオードＦＤｐ，ＦＤｎを上記トランジスタの寄生ダイオードとする。そして、トランジスタを横型デバイスとする。すなわち半導体チップ２２ｐ，２２ｎの１の面に、ソースおよびドレインの双方が形成されたものとする。このトランジスタは、例えばＧａＮＨＥＭＴによって形成されるものとすればよい。
【００８９】
詳しくは、図示されるように、半導体チップ２２ｐ，２２ｎは、多層基板２０の同一層に形成され、高電位側のスイッチング素子ＳｗｐのドレインＤとスナバ回路ＳＣとが、多層基板２０の表面に形成された配線層２６ｐを介して接続されている。また、低電位側のスイッチング素子ＳｗｎのソースＳとスナバ回路ＳＣとが、多層基板２０の表面に形成された配線層２６ｎを介して接続されている。また、高電位側のスイッチング素子ＳｗｐのソースＳと、低電位側のスイッチング素子ＳｗｎのドレインＤとは、多層基板２０の裏面側に形成された配線層３６を介して接続されている。なお、多層基板２０の裏面側であって且つ配線層３６との間には、絶縁膜５０が形成されている。この絶縁膜５０は、熱伝導率が極力高いものを用いることが望ましく、例えばセラミックや絶縁フィルム等によって構成すればよい。
【００９０】
こうした構成の場合、スナバ回路ＳＣは、半導体チップ２２ｐ，２２ｎが埋め込まれた絶縁体（多層基板２０）に接触していない。しかし、この場合であっても、配線層２６ｐ，２６ｎを最短で結ぶ電気経路に平行に走るようにスナバ回路ＳＣが形成されたり、パワーモジュールＰＭ内にスナバ回路ＳＣが半導体チップ２２ｐ，２２ｎ等と実質的に一体形成されたりしているために、上記第１の実施形態の上記（１）の効果等を得ることができる。
＜第４の実施形態＞
以下、第４の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００９１】
図７に、本実施形態にかかる多層基板の断面構成を示す。なお、図７において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。
【００９２】
本実施形態では、半導体チップ２２ｐ，２２ｎのうちエミッタおよびコレクタが形成される一対の面に直交する方向に、半導体チップ２２ｐ，２２ｎを直列に並べる。詳しくは、この配置を、多層基板２０のうちの互いに相違する層に半導体チップ２２ｐ，２２ｎを埋め込むことで実現する。
【００９３】
具体的には、多層基板２０の１の面に、スナバ回路ＳＣと低電位側のスイッチング素子Ｓｗｎとを接続する配線層２６ｎが形成され、配線層２６ｎは、ビア導体３４ｎを介して半導体チップ２２ｎのうちエミッタやアノードが形成される側の面に接続されている。そして、半導体チップ２２ｐのうちのコレクタやカソードが接続される面は、ビア導体２４ｎを介して配線層３６に接続されている。この配線層３６は、多層基板２０から突き出すようにして形成されている。そして配線層３６は、ビア導体３４ｐを介して半導体チップ２２ｐのエミッタやアノードの形成される面に接続されている。半導体チップ２２ｐのコレクタが形成される面は、ビア導体２４ｐを介して配線層２６ｐに接続されている。
【００９４】
そして、上記配線層２６ｐ，２６ｎは、多層基板２０から突き出すように伸び、多層基板２０に併設されたスナバ回路ＳＣに接続されている。
【００９５】
こうした構成によっても、スイッチング素子Ｓｗｐ，Ｓｗｎのスイッチング状態の切り替えに伴う高周波電流を小さいループ経路に閉じ込めることができる。
＜第５の実施形態＞
以下、第５の実施形態について、先の第３の実施形態との相違点を中心に図面を参照しつつ説明する。
【００９６】
図８に、本実施形態にかかる多層基板の断面構成を示す。なお、図８において、先の図６に示した部材に対応する部材については、便宜上同一の符号を付している。
【００９７】
本実施形態では、横型デバイスからなる半導体チップ２２ｐ，２２ｎを直列に配置する。詳しくは、この配置を、多層基板２０のうちの互いに相違する層に半導体チップ２２ｐ，２２ｎを埋め込むことで実現する。
【００９８】
具体的には、半導体チップ２２ｐのうちのソースＳやドレインＤが形成された面と、半導体チップ２２ｎのうちのソースＳやドレインＤが形成された面とを、互いに多層基板２０の対向する面側に対向させて配置する。そしてこれら半導体チップ２２ｐ，２２ｎのうちのソースＳおよびドレインＤが形成された面に対向する面の間には、絶縁膜５２ｐ，５２ｎを介して配線層３６が形成されている。この配線層３６は、多層基板２０の側面を伸びて半導体チップ２２ｐのソースＳと半導体チップ２２ｎのドレインとに接続されている。ちなみに、配線層３６を、絶縁膜５２ｐ，５２ｎに挟まれる領域にまで延ばしているのは、半導体チップ２２ｐ，２２ｎの放熱効果を高めるためである。
【００９９】
また、半導体チップ２２ｐのドレインＤと、半導体チップ２２ｎのソースＳとは、それぞれ配線層２６ｐ，２６ｎを介して、多層基板２０に併設されたスナバ回路ＳＣに接続されている。
【０１００】
こうした構成によっても、スイッチング素子Ｓｗｐ，Ｓｗｎのスイッチング状態の切り替えに伴う高周波電流を小さいループ経路に閉じ込めることができる。
＜第６の実施形態＞
以下、第６の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１０１】
図９に、本実施形態にかかるパワーモジュールＰＭの回路構成を示す。なお、図９において、先の図１に示した部材に対応する部材については、便宜上同一の符号を付している。
【０１０２】
図示されるように、本実施形態では、高電位側のスイッチング素子Ｓｗｐと低電位側のスイッチング素子Ｓｗｎとのそれぞれの入力端子および出力端子間に、個別スナバ回路ＳＣｓを接続する。ここで、個別スナバ回路ＳＣｓは、抵抗体１８ｓおよびコンデンサ１６ｓの直列接続体である。これら個別スナバ回路ＳＣｓによれば、サージを好適に抑制することができる。すなわち、まず第１に、スイッチング素子Ｓｗｐ，Ｓｗｎがオン状態からオフ状態に切り替わる際の入力端子および出力端子間の電圧の変化速度を個別スナバ回路ＳＣｓによって制限することでサージを抑制することができる。第２に、フリーホイールダイオードＦＤｐ、ＦＤｎのリカバリ現象に伴う電流の急激な変化によって、その両端に電圧が印加されるに際しての電圧の変化速度を個別スナバ回路ＳＣｓによって制限することでサージを抑制することができる。
【０１０３】
図１０に、本実施形態にかかるパワーモジュールＰＭの断面構成を示す。なお、図１０において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。
【０１０４】
図示されるように、本実施形態では、配線層２６ｐ，２６ｎのそれぞれに、個別スナバ回路ＳＣｓを構成する抵抗体１８ｓの一方の端子を接続する。また、配線層２６ｐ，２６ｎと同一層に、配線層２６ｓを設け、配線層２６ｓに、個別スナバ回路ＳＣｓの抵抗体１８ｓの他方の端子を接続する。一方、配線層３６には、個別スナバ回路ＳＣｓを構成するコンデンサ１６ｓの一方の端子を接続する。また、配線層３６と同一層に、配線層３６ｓを設け、配線層３６ｓに、個別スナバ回路ＳＣｓのコンデンサ１６ｓの他方の端子を接続する。そして、個別スナバ回路ＳＣｓのそれぞれに対応する配線層２６ｓと配線層３６ｓとを、多層基板２０を貫通する導体５４によって接続する。
【０１０５】
こうした構成によれば、半導体チップ２２ｐおよび配線層２６ｓ間を流れる電流と、半導体チップ２２ｐおよび配線層３６ｓ間を流れる電流とを互いに対向させて且つ逆方向とさせることができるため、配線層２６ｐ，２６ｓ，３６ｓ，３６等の寄生インダクタンスを低減することができる。また、高電位側のスイッチング素子ＳｗｐおよびフリーホイールダイオードＦＤｐの両端子間と個別スナバ回路ＳＣｓとを結ぶ電流経路をショートループ化することができ、ひいては、個別スナバ回路ＳＣｓの寄生インダクタンスを低減したり、放射ノイズを低減したりすることができる。なお、こうした効果は、半導体チップ２２ｎに接続される個別スナバ回路ＳＣｓについても同様に生じる。
【０１０６】
なお、本実施形態では、半導体チップ２２ｐ，２２ｎの放熱機能は、配線層２６ｐ，２６ｎ，３６が担っている。
【０１０７】
図１１（ａ）に、パワーモジュールＰＭの上面構造を示し、図１１（ｂ）に、パワーモジュールＰＭの下面構造を示す。なお、図において、スナバ回路ＳＣおよび個別スナバ回路ＳＣｓは、いずれもコンデンサの並列接続体を備えて構成されている。これは、スイッチング素子Ｓｗｐ，Ｓｗｎおよび個別スナバ回路ＳＣｓにて構成されるループ回路をいっそうショートループ化するための設定である。すなわち、コンデンサ１６ｓの静電容量を確保すべく、表面積の大きいものを用いる場合、温度変化による応力ストレスが大きくなるという問題がある。そして温度の変化による影響を低減すべくコンデンサ１６ｓおよび多層基板２０間の間隙を拡大するなら、電流経路のショートループ化の効果が低減する。このため、コンデンサ１６ｓとして、複数のコンデンサの並列接続体を用いた。
【０１０８】
以上詳述した本実施形態によれば、先の第１の実施形態の上記各効果に加えて、さらに以下の効果が得られるようになる。
【０１０９】
（８）個別スナバ回路ＳＣｓを備えることで、サージを低減することができる。
【０１１０】
（９）個別スナバ回路ＳＣｓと、半導体チップ２２ｐ，２２ｎとを接続する配線（配線層２６ｐ，２６ｎ，２６ｓ，３６ｓ，３６および導体５４）を多層基板２０の配線として構成した。これにより、個別スナバ回路ＳＣｓおよび半導体チップ２２ｐ，２２ｎを備えるループ経路をショートループ化することができる。
【０１１１】
（１０）個別スナバ回路ＳＣｓの抵抗体１８ｓとコンデンサ１６ｓとを、多層基板２０の一対の面に割り振って実装した。これにより、個別スナバ回路ＳＣｓおよび半導体チップ２２ｐ，２２ｎを備えるループ経路をいっそうショートループ化することができる。
【０１１２】
（１１）スナバ回路ＳＣや個別スナバ回路ＳＣｓのコンデンサを複数のコンデンサの並列接続体にて構成した。これにより、静電容量を確保しつつも電流経路を好適にショートループ化することができる。
＜第７の実施形態＞
以下、第７の実施形態について、先の第６の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１１３】
図１２に、本実施形態にかかるパワーモジュールＰＭの断面構成を示す。なお、図１２において、先の図１０に示した部材に対応する部材については、便宜上同一の符号を付している。
【０１１４】
図示されるように、本実施形態では、コンデンサ１６ｓおよび抵抗体１８ｓの双方を多層基板２０の１の面側に配置した。この場合、スイッチング素子Ｓｗｐ，ＳｗｎおよびフリーホイールダイオードＦＤｐ，ＦＤｎの両端部と個別スナバ回路ＳＣｓにて構成されるループ回路は、上記第６の実施形態におけるものと比較すると大きくなるものの、多層基板２０への表面実装を１の面に限ることができることから、製造工程を簡素化することができる等のメリットを有する。
【０１１５】
本実施形態によっても、先の第６の実施形態の上記（８）、（９）、（１１）の効果を得ることはできる。
＜第８の実施形態＞
以下、第８の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１１６】
図１３に、本実施形態にかかるパワーモジュールＰＭの構成を示す。なお、図１３において、先の図１に示した部材に対応するものについては、便宜上同一の符号を付している。
【０１１７】
図示されるように、本実施形態にかかるスナバ回路ＳＣは、高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎの直列接続体に並列接続された抵抗体１８ｂ、ダイオード１７およびコンデンサ１６の直列接続体と、抵抗体１８ｂ及びコンデンサ１６に並列接続された抵抗体１８ｂとを備えて構成されている。ここで、抵抗体１８ｂおよびダイオード１７は、コンデンサ１６の充電経路を構成し、抵抗体１８ａは、コンデンサ１６の放電経路を構成する。ここで、抵抗体１８ａの抵抗値Ｒａは、抵抗体１８ｂの抵抗値Ｒｂよりも大きく設定される。以下、このスナバ回路ＳＣの動作について説明する。
【０１１８】
ここでは、図１４（ａ）に示すように下側アームのフリーホイールダイオードＦＤｎに電流が流れている状況下、図１４（ｂ）に示すように上側アームのスイッチング素子Ｓｗｐをオン操作する場合を考える。この場合、高電位側のバスバＢｐから高電位側のスイッチング素子Ｓｗｐへと電流が流れ始めるものの、高電位側のバスバＢｐの寄生インダクタンスｐｌによって生じる逆起電圧によって、電流の増加速度が制限される。また、低電位側のバスバＢｎを流れる電流が減少するものの、低電位側のバスバＢｎの寄生インダクタンスｐｌによって生じる逆起電圧によって、電流の減少速度が制限される。この際、高電位側のバスバＢｐの寄生インダクタンスｐｌの逆起電圧や、低電位側のバスバＢｎの寄生インダクタンスｐｌの逆起電圧は、高電位側のスイッチング素子Ｓｗｐの入力端子および出力端子間に印加されるインバータＩＶの入力電圧を打ち消す側の極性である。このため、高電位側のスイッチング素子Ｓｗｐのオン操作に際して入力端子および出力端子間に印加される電圧を小さくすることができ、ひいてはオン状態への切り替えに際してのスイッチング損失を低減することができる。
【０１１９】
このスイッチング損失の低減効果は、抵抗体１８ａの抵抗値Ｒａを大きくしたことに関係している。すなわち、この抵抗値Ｒａを小さくする場合、高電位側のスイッチング素子Ｓｗｐをオン状態とすることでこれに流れる電流や、フリーホイールダイオードＦＤｎを流れるリカバリ電流は、抵抗体１８ａを介して放電されるコンデンサ１６の放電電流によって補われるため、上記寄生インダクタンスｐｌによる逆起電圧が小さくなる。
【０１２０】
その後、図１４（ｃ）に示すように、フリーホイールダイオードＦＤｎのリカバリ電流が減少する期間においては、抵抗体１８ｂやダイオード１７を備える充電経路を介してコンデンサ１６が充電されることで高電位側のバスバＢｐや低電位側のバスバＢｎを流れる電流の変化を緩和することができ、ひいてはサージ電圧を好適に低減することができる。
【０１２１】
ここで、リカバリ電流が減少する期間においてサージ電圧を低減することができるのは、第１には、上記第１の実施形態に記載した理由である。すなわち、抵抗体１８ａ、ダイオード１７およびコンデンサ１６と、高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎとを備える経路（高周波電流が流れる経路）をショートループ化することで、この経路の寄生インダクタンスを十分に小さくできるからである。そして第２に、抵抗体１８ｂの抵抗値Ｒｂを小さくしたためである。すなわち、このため、コンデンサ１６の充電電流を急激に増加させることができることから、高電位側のバスバＢｐや低電位側のバスバＢｎの電流の変化を十分に緩和することができる。
【０１２２】
なお、スナバ回路ＳＣによって低減されるサージ電圧としては、フリーホイールダイオードＦＤｐのリカバリ電流の減少期間におけるものや、スイッチング素子Ｓｗｐ、Ｓｗｎをオン状態からオフ状態へと切り替える際のものもある。
【０１２３】
このように、本実施形態にかかるスナバ回路ＳＣは、高周波電流が流れる経路をショートループ化した構成において特に有益である。ちなみに、抵抗体１８ａの抵抗値Ｒａは、コンデンサ１６の放電速度を定めるものであり、コンデンサ１６の放電速度は、コンデンサ１６の電圧が徐々に上昇していく事態を回避することや、許容範囲内に収めることができるとの条件を満たす限りで、小さくしてもかまわないものである。
＜第９の実施形態＞
以下、第９の実施形態について、先の第８の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１２４】
図１５（ａ）に、本実施形態にかかるパワーモジュールＰＭの構成を示す。なお、図１５（ａ）において、先の図１３に示した部材に対応するものについては、便宜上同一の符号を付している。
【０１２５】
図示されるように、本実施形態では、コンデンサ１６の充電経路に抵抗体１８ｂを備えない。ただし、ダイオード１７のオン抵抗については、先の第８の実施形態のものと比較して大きくしている。これは、高電位側のバスバＢｐや低電位側のバスバＢｎの寄生インダクタンスとコンデンサ１６との共振現象の発生を抑制するための設定である。すなわち、ダイオード１７のオン抵抗を小さくする場合、上記共振現象が生じるため、コンデンサ１６の充電電流Ｉ２は、図１５（ｂ）に破線にて示されるように、正弦波形状となる。これに対し、ダイオード１７のオン抵抗を大きくすることで共振現象の発生を抑制し、ひいては図１５（ａ）に実線にて示す充電電流Ｉ１を流すことができる。この充電電流Ｉ１は、スイッチング素子Ｓｗｐ，Ｓｗｎのスイッチング状態の切替速度によって定まるものである。
【０１２６】
こうした設定は、スイッチング状態の切替によって上記寄生インダクタンスがなかったならばスイッチング素子に流れる電流の変化速度の方が上記共振現象によって流れる充電電流Ｉ２の変化速度よりも大きくなる設定の場合には特に有効である。すなわち、この場合、共振現象の発生を抑制することで、スイッチング状態の切替速度に応じてコンデンサ１６の充電速度を定めることができる。
【０１２７】
また、充電経路のインピーダンスが過度に低い場合、抵抗体１８ａを介したコンデンサ１６の放電時にも共振現象が生じることが発明者らによって確認されている。こうした観点からも、ダイオード１７のオン抵抗を高くすることで、共振現象の発生を抑制することが有効である。
【０１２８】
さらに、本実施形態では、抵抗体１８ａをパワーモジュールＰＭに対して外付けする。これは、スナバ回路ＳＣのうち、線形素子としての抵抗体（抵抗体１８ａ）の発熱量が大きくなりやすいことに鑑みたものである。ここで、抵抗体１８ａは、コンデンサ１６の放電経路を構成するものであるため、スイッチング素子Ｓｗｐ，Ｓｗｎの直列接続体と抵抗体１８ａとで構成される経路に対しては、ショートループ化の要求は生じない。そして本実施形態では、ショートループ化の必要な充電経路については、抵抗体を備えないことで、発熱の問題を好適に抑制することができる。
＜第１０の実施形態＞
以下、第１０の実施形態について、先の第８の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１２９】
図１６に、本実施形態にかかるパワーモジュールＰＭの構成を示す。なお、図１６において、先の図１３に示した部材に対応するものについては、便宜上同一の符号を付している。
【０１３０】
図示されるように、本実施形態では、抵抗体１８ｂを充電経路と放電経路とで共有する。これにより、充電経路は、抵抗体１８ｂを備えて且つ、放電経路は、抵抗体１８ａおよび抵抗体１８ｂの直列接続体を備えることとなる。
【０１３１】
この場合、たとえば抵抗体１８ａ，１８ｂを１つの抵抗体として製造することで、抵抗体の実装にかかわるプロセスを簡素化したり、実装面積を低減したりすることができる。そしてこの場合には、低コスト化や、高周波電流経路のショートループ化を促進しやすい。
＜その他の実施形態＞
なお、上記各実施形態は、以下のように変更して実施してもよい。
【０１３２】
「低周波電流による磁束と高周波電流による磁束とのなす角について」
これらのなす角としては、上記第１、２の実施形態において例示したように直交するものに限らない。これらが平行となる場合と比較して平行とならない場合の方が、高周波電流による磁束が低周波電流による磁束に及ぼす影響が小さくなるため、ノイズ放射を低減する効果が期待できる。
【０１３３】
「開閉制御端子に接続される導体とバスバとの配置関係について」
これらについては、上記第１の実施形態において例示したように、多層基板２０の互いに対向する面側に伸びるようにするものに限らない（互いに伸びる方向が１８０°をなすものに限らない）。例えば、互いに直交する面側に伸びるようにしてもよい。これによっても、これらを多層基板２０の同一面側に伸びるようにする場合と比較して、配線Ｌｐ，Ｌｎと中間配線Ｌｏとの間を流れる電流による磁界の影響を開閉制御端子が受けにくい設定とはなる。
【０１３４】
「開閉制御端子と基準電位端子とのそれぞれに接続される配線について」
同一層とするものに限らない。ただし、互いに相違する層とする場合、先の図４に示した高周波電流によって生じる磁束がこれら一対の配線間を鎖交し、これら一対の配線の一方から他方へと電流を流そうとする起電力が生じるおそれがある。このため、こうした設定の場合には、これらの配線を、たとえば先の図４に示した配線Ｌｐ，Ｌｎ，Ｌｏに直交して且つこれらにつながる面に直交する面から外部に延ばすなどすることで、上記磁束の密度が小さい領域に配置することが望ましい。特に、この際、一対の配線を先の図４に示す平面において同一座標に配置するなら、低周波電流によって生じる磁束の影響を受けにくくすることができる。
【０１３５】
「スイッチング素子およびスナバ回路を接続する配線について」
この配線としては、配線層２６ｐおよび導体３０ｐや、配線層２６ｎおよび導体３０ｎ、配線層３６および導体４０を備えて構成されるものに限らない。例えば、これらを一体的に構成してもよい。これは、例えば多層基板２０の表面を、配線層２６ｐ，２６ｎの表面積と同一に開口させ、ここに導体３０ｐ，３０ｎを配置するなどすることで行うことができる。
【０１３６】
また、多層基板２０の熱伝導率が十分である場合等にあっては、配線層２６ｐ，２６ｎの面積を半導体チップ２２ｐ，２２ｎの面積よりも大きくしなくてもよい。
【０１３７】
さらに、放熱体４４を介した放熱が必要ではないなら、スナバ回路ＳＣの高さよりも導体３０ｐ，３０ｎの高さの方が低くなる設定であってもよい。ちなみに、上記第６，７の実施形態のように、配線層２６ｐ，２６ｎ、３６による放熱機能で十分な場合には、導体３０ｐ，３０ｎ，４０を備えなくてもよい。図１７に、第１の実施形態について、こうした場合の構成を例示する。なお、図１７において、先の図２に示した部材に対応する部材については便宜上同一の符号を付している。ただし、配線層２６ｐ，２６ｎとスナバ回路ＳＣとを接続する導体は、ハンダ２７である。ちなみに、図１７に示す構成の場合、スナバ回路ＳＣは、半導体チップ２２ｐ，２２ｎが埋め込まれた絶縁体（多層基板２０）に接触していない。しかし、この場合であっても、パワーモジュールＰＭ内にスナバ回路ＳＣが半導体チップ２２ｐ，２２ｎ等と実質的に一体形成されているために、上記第１の実施形態の上記（１）の効果等を得ることができる。
【０１３８】
「絶縁体について」
絶縁体としては、多層基板２０に限らない。例えば、図１８に例示するように、モールド材等であってもよい。図１８において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。
【０１３９】
図１８では、半導体チップ２２ｐのエミッタおよびアノードの接続された面に、ハンダ６０ｐを介して導電スペーサ６２ｐが接続され、さらに導電スペーサ６２ｐには、ハンダ６４ｐを介して導体４０が接続されている。また、半導体チップ２２ｐのコレクタおよびカソードが形成される面には、ハンダ６６ｐを介して導体３０ｐが接続されている。導体３０ｐには、ハンダ７０ｐを介してスナバ回路ＳＣが接続されている。
【０１４０】
一方、半導体チップ２２ｎのコレクタおよびカソードが形成される面には、ハンダ６６ｎを介して導体４０が接続されている。また、半導体チップ２２ｎのエミッタおよびアノードの形成された面には、ハンダ６０ｎを介して導電スペーサ６２ｎが接続され、導電スペーサ６２ｎには、ハンダ６４ｎを介して導体３０ｎが接続されている。そして、導体３０ｎには、ハンダ７０ｎを介してスナバ回路ＳＣが接続されている。
【０１４１】
上記半導体チップ２２ｐのうちゲートやケルビンエミッタ電極は、ボンディングワイヤ（図中、Ｇ，ＫＥにて表記）を介して端子６８ｐに接続されている。また、上記半導体チップ２２ｎのゲートやケルビンエミッタ電極は、ボンディングワイヤ（図中、Ｇ．ＫＥにて表記）を介して端子６８ｎに接続されている。
【０１４２】
上記導電スペーサ６２ｐ，６２ｎは、ボンディングワイヤを配置する空間を確保するための厚さを有する導体であり、例えば銅等によって形成される。なお、上記半導体チップ２２ｐ，２２ｎをはじめ、導電スペーサ６２ｐ，６２ｎ等は、全てモールド材７０によって覆われている。ここで、モールド材７０は、例えばエポキシ樹脂等、熱硬化性樹脂等によって構成される。こうした構成の場合、多層基板２０を用いる場合と比較して、ワイヤボンディングのスペース確保等のために、高電位側のスイッチング素子Ｓｗｐや低電位側のスイッチング素子Ｓｗｎのスイッチング状態の切り替えに伴って変化する電流（高周波電流）の経路が若干大きくなるものの、この経路のショートループ化を実現することはできる。
【０１４３】
なお、多層基板２０を用いる場合であっても、図１９に示すように周囲をモールド材７０によって覆うことは有効である。図１９は、さきの図２に示した構成において、導体３０ｐ，３０ｎ，４０の放熱面（絶縁膜４２，４６に接する面）を除いてモールド材７０によって覆った構成である。ただし、実際には、ゲートやケルビンエミッタ電極に接続される配線等については、モールド材７０に完全に覆われることはなく外部との電気的な接続が可能となっている。こうした構成の場合、まず第１に、パワーモジュールＰＭの剛性を高めることができる。第２に、導体３０ｐ，３０ｎ，４０間の絶縁性を高めることもできる。すなわち、これら導体３０ｐ，３０ｎ，４０間に高電圧が印加されるに際し、周囲が空気である場合と比較して絶縁破壊をより生じにくくすることができる。
【０１４４】
「スナバ回路について」
上記第８の実施形態や上記第１０の実施形態において、抵抗体１８ａをパワーモジュールＰＭに対して外付けしてもよい。ちなみに、抵抗体１８ｂは、抵抗体１８ａと比較して抵抗値が小さく（たとえば１０分の１以下）、そのサイズも小さいため、これのみをパワーモジュールＰＭ内に設ける場合には、双方をパワーモジュールＰＭ内に設ける場合と比較して、発熱体としての抵抗体を放熱性の高い場所に配置することが容易となる。
【０１４５】
上記第９の実施形態において、ダイオード１７のオン抵抗の設定としては、先の図１５（ｂ）の特性を満たすものに限らない。
【０１４６】
スナバ回路ＳＣとしては、上記各実施形態において例示したものに限らない。例えば、図２０（ａ）に示すように、コンデンサ１６のみからなるものとしてもよい。また例えば図２０（ｂ）に示すように、コンデンサ１６および抵抗体１８の直列接続体に、コンデンサ１９を並列接続したものとしてもよい。これによれば、コンデンサ１６および抵抗体１８の直列接続体からなるものと比べて、スイッチング状態の切り替え時における電圧変動を抑制する効果を大きくすることができる。ちなみに、図２０（ｂ）では、パワーモジュールＰＭ内にコンデンサ１９のみを備え、コンデンサ１６および抵抗体１８の直列接続体については、パワーモジュールＰＭに対して外付けした例を示した。これにより、コンデンサ１６および抵抗体１８の直列接続体については、複数のパワーモジュールＰＭ（インバータＩＶを構成するパワーモジュールＰＭ）間で共有化することができる。ただし、コンデンサ１６および抵抗体１８の直列接続体をパワーモジュールＰＭ内に備えることも可能である。
【０１４７】
上記第２〜第７の実施形態等におけるスナバ回路ＳＣとしても、上記に限らず、例えばダイオード等をさらに備えてもよい。
【０１４８】
また、スナバ回路ＳＣを構成するコンデンサ１６と、平滑用のコンデンサ１３，１５を同一のコンデンサとしてもよい。
【０１４９】
「個別スナバ回路ＳＣｓについて」
個別スナバ回路ＳＣｓとしても、コンデンサ１６ｓおよび抵抗体１８ｓの直列接続体に限らず、たとえばダイオードをさらに備えてもよい。また、たとえば先の図１３、図１５および図１６に示した回路としてもよい。
【０１５０】
ちなみに、個別スナバ回路ＳＣｓの適用対象となるスイッチング素子としても、ＩＧＢＴに限らない。特に、スーパージャンクションＭＯＳ電界効果トランジスタ等、ダイオードのリカバリ電流の変化速度が大きいものにあっては、個別スナバ回路ＳＣｓを設けることは有効である。
【０１５１】
「スイッチング素子Ｓｗｐ，Ｓｗｎについて」
これらスイッチング素子Ｓｗｐ，Ｓｗｎとしては、フリーホイールダイオードとは別の基板上に形成されたＩＧＢＴに限らない。例えばフリーホイールダイオードが基板上に併設されたＩＧＢＴであってもよい。
【０１５２】
また、ＭＯＳ電解効果トランジスタとしては、横型デバイスに限らず、縦型デバイスであってもよい。
【０１５３】
「スイッチング素子Ｓｗｐ，Ｓｗｎの用途について」
これらスイッチング素子としては、車載主機と高電圧バッテリとの間で電力の授受を仲介する電力変換回路を構成するものに限らない。例えば、高電圧バッテリ１２の電力を車載空調装置のコンプレッサに供給する電力変換回路を構成するものであってもよい。また、高電圧バッテリ１２の電圧を降圧して低電圧バッテリに出力するＤＣＤＣコンバータを構成するものであってもよい。
【０１５４】
さらに、例えば先の図１に示したコンバータＣＶのうち、高電位側のスイッチング素子Ｓｗｐを備えることなく、フリーホイールダイオードＦＤｐのみを備えることで昇圧チョッパ回路を構成してもよい。この場合、パワーモジュールＰＭは、第１流通規制要素としての低電位側のスイッチング素子Ｓｗｐおよびこれに逆並列接続されたフリーホイールダイオードＦＤｐと、第２流通規制要素としての高電位側のフリーホイールダイオードＦＤｐとの直列接続体を備えるものの、高電位側のスイッチング素子Ｓｗｐを備えないものとなる。なお、この構成において個別スナバ回路ＳＣｓを備える場合には、第１流通規制要素および第２流通規制要素の双方にそれぞれ個別スナバ回路ＳＣｓを並列接続する代わりに、たとえば第２流通規制要素にのみ個別スナバ回路ＳＣｓを並列接続してもよい。
【０１５５】
「そのほか」
・上記第６、第７の実施形態においても、上記第１の実施形態同様、導体３０ｐ，３０ｎ，４０や、放熱体４４，４８を備えてもよい。
【０１５６】
・放熱体４４，４８が導体でないなら、絶縁膜４２，４６を備えなくてもよい。また、放熱体４４，４８を介すことなく、例えば空冷によって多層基板２０を冷却する場合等にあっても、絶縁膜４２，４６を備えなくてもよい。
【符号の説明】
【０１５７】
１０…モータジェネレータ、１２…高電圧バッテリ、１６…コンデンサ、１８…抵抗体、Ｓｗｐ，Ｓｗｎ…スイッチング素子、ＦＤｐ、ＦＤｎ…フリーホイールダイオード、ＳＣ…スナバ回路。
【技術分野】
【０００１】
本発明は、電流の流通経路を開閉する機能である開閉機能を有する第１流通規制要素、ならびに電流の流通方向を規制する機能である整流機能および前記開閉機能の少なくとも一方を有する第２流通規制要素の直列接続体と、これに並列接続されるスナバ回路とを備えるスイッチングモジュールに関する。
【背景技術】
【０００２】
電力変換回路にあっては、一般に、スイッチング素子のスイッチング状態の切り替えに起因して高周波ノイズが生じる。この高周波ノイズに対する対策としては、例えば下記特許文献１に記載されたものがある。これは、高電位側のＩＧＢＴのコレクタに接続される導体と低電位側のＩＧＢＴのエミッタに接続される導体とを対向させて且つ、高電位側のＩＧＢＴのエミッタに接続される導体と低電位側のＩＧＢＴのコレクタに接続される導体とを対向させるようにしたものである。これにより、例えば高電位側のＩＧＢＴをオン操作した際の電流と、低電位側のＩＧＢＴに逆並列接続されたダイオードのリカバリ電流とを逆向きとすることができる。これにより、上記導体の浮遊インダクタンスを抑制することができ、ひいてはサージ電圧を低減することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４４５５９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ただし、上記導体の構造は、スイッチング素子の冷却構造や、導体自体の電流容量等から様々な制約を受けるため、その形状変更等を容易に行うことができないことが多い。
【０００５】
本発明は、上記課題を解決する過程でなされたものであり、その目的は、電流の流通経路を開閉する機能である開閉機能を有する第１流通規制要素、ならびに電流の流通方向を規制する機能である整流機能および前記開閉機能の少なくとも一方を有する第２流通規制要素の直列接続体と、これに並列接続されるスナバ回路とを備える新たなスイッチングモジュールを提供することにある。
【課題を解決するための手段】
【０００６】
以下、上記課題を解決するための手段、およびその作用効果について記載する。
【０００７】
請求項１記載の発明は、電流の流通経路を開閉する機能である開閉機能を有する第１流通規制要素、ならびに電流の流通方向を規制する機能である整流機能および前記開閉機能の少なくとも一方を有する第２流通規制要素の直列接続体と、該直列接続体に並列接続されるスナバ回路とを備え、前記第１流通規制要素および前記スナバ回路間を接続する第１配線と、前記第２流通規制要素および前記スナバ回路間を接続する第２配線と、前記第１流通規制要素および前記第２流通規制要素間を接続する第３配線と、前記第１流通規制要素と、前記第２流通規制要素と、スナバ回路とが、絶縁体を用いて実質的に一体に形成されていることを特徴とする。
【０００８】
スナバ回路を備えると、第１流通規制要素の開閉操作に伴って電流が急激に変化する経路を、第１流通規制要素および第２流通規制要素とスナバ回路とによって形成されるループ経路に局在させることができる。ここで、上記発明では、絶縁体を用いた上記部材の一体形成によって、このループ経路を十分に小さくすることができる。このため、第１流通規制要素の開閉に伴う電流の急激な変化に起因するサージを生成する寄生インダクタンスを十分に小さくしたり、この電流の急激な変化が生じる電流経路を十分に小さくして放射ノイズを抑制したりすることができる。
【０００９】
請求項２記載の発明は、電流の流通経路を開閉する機能である開閉機能を有する第１流通規制要素、ならびに電流の流通方向を規制する機能である整流機能および前記開閉機能の少なくとも一方を有する第２流通規制要素の直列接続体と、該直列接続体に並列接続されるスナバ回路とを備え、前記第１流通規制要素および前記スナバ回路間を接続する第１配線と、前記第２流通規制要素および前記スナバ回路間を接続する第２配線と、前記第１流通規制要素および前記第２流通規制要素間を接続する第３配線とが、前記第１流通規制要素および前記第２流通規制要素の埋め込まれた絶縁体に接触するようにして形成されていることを特徴とする。
【００１０】
スナバ回路を備えると、第１流通規制要素の開閉操作に伴って電流が急激に変化する経路を、第１流通規制要素および第２流通規制要素とスナバ回路とによって形成されるループ経路に局在させることができる。ここで、上記発明では、このループ経路を、第１流通規制要素および第２流通規制要素の埋め込まれた絶縁体に接触して形成することで、その経路を十分に小さくすることができる。このため、第１流通規制要素の開閉に伴う電流の急激な変化に起因するサージを生成する寄生インダクタンスを十分に小さくしたり、この電流の急激な変化が生じる電流経路を十分に小さくして放射ノイズを抑制したりすることができる。
【００１１】
請求項３記載の発明は、請求項１または２記載の発明において、前記第１流通規制要素を構成する半導体チップと、前記第２流通規制要素を構成する半導体チップとは、互いに対向するようにして配置されており、前記絶縁体のうちの前記半導体チップ同士の対向面に隣接した前記半導体チップの互いに対向する一対の面の一方の側には、前記第１配線および前記第２配線が形成され、前記一対の面の他方の側には、前記第３配線が形成されていることを特徴とする。
【００１２】
上記発明では、第１流通規制要素の開閉操作に伴う電流の変化を、上記一対の面のうちの一方と他方とを接続する電気経路に局在させることができる。
【００１３】
請求項４記載の発明は、請求項３記載の発明において、前記第１流通規制要素を構成する半導体チップと、前記第２流通規制要素を構成する半導体チップとが縦型デバイスであり、前記半導体チップの前記互いに対向する面は、前記第１流通規制要素および前記第２流通規制要素のそれぞれの電流の流通経路の両端部であることを特徴とする。
【００１４】
請求項５記載の発明は、請求項３または４記載の発明において、前記第１流通規制要素および前記第２流通規制要素は、いずれもスイッチング素子およびこれに逆並列接続されるフリーホイールダイオードからなることを特徴とする。
【００１５】
請求項６記載の発明は、請求項４または５記載の発明において、前記第１配線と前記第２配線とは、前記半導体のチップ面積よりも表面積が大きいことを特徴とする。
【００１６】
配線の表面積が大きいほど配線による熱拡散が促進されやすい。上記発明では、この点に鑑み、配線の表面積をチップの面積よりも大きくすることで、電気的な接続機能を有する配線の放熱機能を向上させることができる。
【００１７】
請求項７記載の発明は、請求項４〜６のいずれか１項に記載の発明において、前記第３配線は、前記第１流通規制要素を構成する半導体および前記第２流通規制要素を構成する半導体のチップ面積の合計よりも表面積が大きいことを特徴とする。
【００１８】
配線の表面積が大きいほど配線による熱拡散が促進されやすい。上記発明では、この点に鑑み、配線によって半導体チップを好適に放熱させることができる。
【００１９】
請求項８記載の発明は、請求項４〜７のいずれか１項に記載の発明において、前記第１配線と前記第２配線との高さが、前記スナバ回路を構成する素子の高さ以上に設定されていることを特徴とする。
【００２０】
上記発明では、配線の高さを確保することで、半導体チップの熱を拡散させる効果を高めることができる。
【００２１】
請求項９記載の発明は、請求項４〜８のいずれか１項に記載の発明において、前記第１配線と、前記第２配線とは、絶縁膜によって覆われて且つ、該絶縁膜のうち前記配線に対向する面の裏面には、放熱体が設けられていることを特徴とする。
【００２２】
上記発明では、放熱体を備えることで、半導体チップの放熱効果をいっそう高めることができる。
【００２３】
請求項１０記載の発明は、請求項４〜９のいずれか１項に記載の発明において、前記第３配線は、絶縁膜によって覆われて且つ、該絶縁膜のうち前記配線に対向する面の裏面には、放熱体が設けられていることを特徴とする。
【００２４】
上記発明では、放熱体を備えることで、半導体チップの放熱効果をいっそう高めることができる。
【００２５】
請求項１１記載の発明は、請求項４〜１０のいずれか１項に記載の発明において、前記第１配線と、前記第２配線とが、高電位側のバスバおよび低電位側のバスバに割り振られてそれぞれ接続されて且つ、前記第３配線が接続点側のバスバに接続され、前記スナバ回路、前記第１流通規制要素および前記第２流通規制要素によって構成されるループ回路を流れる電流によって生成される磁束と、前記第１配線および前記第３配線間を流れる電流によって生成される磁束ならびに前記第２配線および前記第３配線間を流れる電流によって生成される磁束とが、平行にならないことを特徴とする。
【００２６】
上記ループ回路を流れる電流によって生成される磁束のうち、第１配線および前記第３配線間を流れる電流によって生成される磁束ならびに前記第２配線および前記第３配線間を流れる電流によって生成される磁束に干渉する成分は、これと平行な成分である。そしてこの成分は、第１配線および前記第３配線間や、前記第２配線および前記第３配線間に生じるノイズの原因となる。上記発明では、この点に鑑み、上記設定によって、平行成分を低減する。
【００２７】
請求項１２記載の発明は、請求項１１記載の発明において、前記第１流通規制要素は、前記流通経路を開閉するための指令が入力される開閉制御端子を備え、前記第１配線、前記第２配線および前記第３配線が前記絶縁体の外側に伸びる方向と、前記開閉制御端子に接続される配線が前記絶縁体の外側に伸びる方向とが鈍角をなすことを特徴とする。
【００２８】
上記発明では、上記一対の方向が鈍角をなすことで、上記第３配線と第１配線との間や、上記第３配線と第２配線との間に流れる電流によって生成される磁界が、第１流通規制要素の開閉制御端子に作用することを好適に抑制することができ、ひいては、第１流通規制要素の開閉操作に際して上記磁界がノイズ源となることを好適に抑制することができる。
【００２９】
請求項１３記載の発明は、請求項１２記載の発明において、前記第１流通規制要素は、その動作の基準電位を定めるための基準電位端子をさらに備え、前記開閉制御端子に接続される配線および前記基準電位端子に接続される配線が同一層に形成されていることを特徴とする。
【００３０】
上記発明では、上記一対の配線を同一層に形成することで、上記ループ回路を流れる電流によって生成される磁束がこれら一対の配線間を鎖交する事態を回避することができ、ひいては上記磁束によって第１流通規制要素が誤動作する事態を好適に回避することができる。
【００３１】
請求項１４記載の発明は、請求項４〜１３のいずれか１項に記載の発明において、前記絶縁体は、多層基板であり、前記第１流通規制要素を構成する半導体チップと、前記第２流通規制要素を構成する半導体チップとが、前記多層基板の同一層に配置されていることを特徴とする。
【００３２】
請求項１５記載の発明は、請求項１〜１４のいずれか１項に発明において、前記絶縁体は、多層基板であり、前記第１流通規制要素は、前記流通経路を開閉するための指令が入力される開閉制御端子を備え、前記開閉制御端子に接続される配線は、前記多層基板の配線を備えることを特徴とする。
【００３３】
請求項１６記載の発明は、請求項１〜１５のいずれか１項に記載の発明において、前記絶縁体は、多層基板であり、前記第１配線、前記第２配線および前記第３配線は、前記多層基板の配線を備えることを特徴とする。
【００３４】
上記発明では、多層基板の配線を備えることで、上記第１流通規制要素および第２流通規制要素とスナバ回路とによって形成されるループ経路をいっそう小さくすることができる。また、配線の表面積を容易に調節することができるため、たとえば上記請求項６，７の構成を容易に実現することができる。
【００３５】
請求項１７記載の発明は、請求項１４〜１６のいずれか１項に記載の発明において、前記多層基板の側面は、モールド材によって覆われていることを特徴とする。
【００３６】
上記発明では、モールド材を設けることで、モジュールの剛性を高めたり、絶縁性を高めたりすることができる。
【００３７】
請求項１８記載の発明は、請求項１〜１３のいずれか１項に記載の発明において、前記絶縁体は、前記第１流通規制要素および前記第２流通規制要素を覆うモールド材であることを特徴とする。
【００３８】
請求項１９記載の発明は、請求項１〜１８のいずれか１項に記載の発明において、前記スナバ回路は、前記直列接続体に並列接続されたコンデンサと、該コンデンサの充電経路を構成する整流手段とを備え、前記整流手段には、前記充電経路よりもインピーダンスが大きい前記コンデンサの放電経路が並列接続されていることを特徴とする。
【００３９】
上記発明では、流通規制要素の開閉操作によって第１配線や第２配線に接続される配線の寄生インダクタンスに生じる電圧が流通規制要素の両端の電圧を増大させる極性である場合には、上記寄生インダクタンスの電流の変化をコンデンサの充電によって抑制することができる。そしてその後、コンデンサを放電するに際しては、上記放電経路を用いることで、放電速度を制限することができる。これにより、上記放電に伴う電流の振動を抑制することができる。
【００４０】
請求項２０記載の発明は、請求項１９記載の発明において、前記整流手段は、前記第１配線に接続されるバスバの寄生インダクタンスと前記コンデンサの静電容量に応じた共振周波数から定まる前記コンデンサの充電速度よりも実際の充電速度を大きくするオン抵抗設定がなされていることを特徴とする。
【００４１】
充電経路のインピーダンスが過度に小さい場合、寄生インダクタンスとコンデンサとの共振現象が顕在化する。上記発明では、この点に鑑み、上記オン抵抗設定とすることで、寄生インダクタンスとコンデンサとの共振現象を好適に抑制することができる。これにより、流通規制要素の開閉操作に伴う過渡状態を好適に収束させることができる。
【００４２】
請求項２１記載の発明は、請求項１９記載の発明において、前記充電経路には、抵抗体が設けられていることを特徴とする。
【００４３】
充電経路のインピーダンスが過度に小さい場合、寄生インダクタンスとコンデンサとの共振現象が顕在化する。上記発明では、この点に鑑み、充電経路に抵抗体を備えることで、寄生インダクタンスとコンデンサとの共振現象を好適に抑制することができる。これにより、流通規制要素の開閉操作に伴う過渡状態を好適に収束させることができる。
【００４４】
請求項２２記載の発明は、請求項２０記載の発明において、前記放電経路は、抵抗体を備え、前記充電経路の抵抗体は、前記放電経路の抵抗体の一部となることを特徴とする。
【００４５】
請求項２３記載の発明は、請求項１〜１８のいずれか１項に記載の発明において、前記スナバ回路は、前記直列接続体に並列接続されたコンデンサからなることを特徴とする。
【００４６】
請求項２４記載の発明は、請求項１〜１８のいずれか１項に記載の発明において、前記スナバ回路は、前記直列接続体に並列接続されたコンデンサおよび抵抗体の直列接続体からなることを特徴とする。
【００４７】
請求項２５記載の発明は、請求項１〜１８のいずれか１項に記載の発明において、前記スナバ回路は、前記直列接続体に並列接続されたコンデンサおよび抵抗体の直列接続体と、これらに並列接続されたコンデンサとからなることを特徴とする。
【００４８】
上記発明では、コンデンサおよび抵抗体の直列接続体のみからスナバ回路を構成する場合と比較して、第１流通規制要素の開閉操作に伴う電圧変動を低減することができる。
【００４９】
請求項２６記載の発明は、請求項１〜１８のいずれか１項に記載の発明において、前記第１流通規制要素と前記第２流通規制要素との直列接続体は、該直列接続体に並列接続されたコンデンサおよび抵抗体の直列接続体と、これらに並列接続されたコンデンサとからなるスナバ回路が並列接続されるものであり、当該スイッチングモジュールは、前記コンデンサおよび前記抵抗体の直列接続体に並列接続されたコンデンサのみを備えることを特徴とする。
【００５０】
請求項２７記載の発明は、請求項１〜２６のいずれか１項に記載の発明において、前記スナバ回路は、互いに並列接続された複数のコンデンサを備えることを特徴とする。
【００５１】
コンデンサの静電容量を確保すべく、表面積の大きいものを用いる場合、温度変化による応力ストレスが大きくなるという問題がある。これに対し、温度の変化による影響を低減すべくコンデンサを絶縁体から引き離す場合には、電流経路のショートループ化の効果が低減する。この点、上記発明では、並列接続された複数のコンデンサをスナバ回路に採用することで、静電容量を確保しつつも電流経路を好適にショートループ化することができる。
【００５２】
請求項２８記載の発明は、請求項１〜２７のいずれか１項に記載の発明において、前記第１流通規制要素の両端に接続される個別スナバ回路および前記第２流通規制要素の両端に接続される個別スナバ回路の少なくとも一方を備え、前記個別スナバ回路と前記流通規制要素とを接続する配線が前記絶縁体に接触して形成されていることを特徴とする。
【００５３】
上記発明では、個別スナバ回路を備えることで、サージを好適に低減することができる。しかも、個別スナバ回路と流通規制要素とを接続する配線を上記絶縁体に接触して形成することで、個別スナバ回路と流通規制要素とのループ経路をショートループ化することもできる。
【００５４】
請求項２９記載の発明は、請求項２８記載の発明において、前記個別スナバ回路は、抵抗体およびコンデンサの直列接続体からなることを特徴とする。
【００５５】
請求項３０記載の発明は、請求項２８または２９記載の発明において、前記個別スナバ回路は、互いに並列接続された複数のコンデンサを備えることを特徴とする。
【００５６】
コンデンサの静電容量を確保すべく、表面積の大きいものを用いる場合、温度変化による応力ストレスが大きくなるという問題がある。これに対し、温度の変化による影響を低減すべくコンデンサを絶縁体から引き離す場合には、電流経路のショートループ化の効果が低減する。この点、上記発明では、並列接続された複数のコンデンサをスナバ回路に採用することで、静電容量を確保しつつも電流経路を好適にショートループ化することができる。
【図面の簡単な説明】
【００５７】
【図１】第１の実施形態にかかるシステム構成図。
【図２】同実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図３】同実施形態にかかるパワーモジュールの別の断面構成を示す断面図。
【図４】同実施形態にかかるパワーモジュールの別の断面構成を示す断面図。
【図５】第２の実施形態にかかるシステム構成図。
【図６】第３の実施形態にかかるシステム構成図。
【図７】第４の実施形態にかかるシステム構成図。
【図８】第５の実施形態にかかるシステム構成図。
【図９】第６の実施形態にかかるパワーモジュールの回路構成を示す回路図。
【図１０】同実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図１１】同実施形態にかかるパワーモジュールの平面図。
【図１２】第７の実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図１３】第８の実施形態にかかるスナバ回路の構成を示す回路図。
【図１４】同実施形態にかかるスナバ回路の動作を示す回路図。
【図１５】第９の実施形態にかかるスナバ回路の構成を示す回路図。
【図１６】第１０の実施形態にかかるスナバ回路の構成を示す回路図。
【図１７】上記第１の実施形態の変形例にかかるパワーモジュールの断面構成を示す 断面図。
【図１８】上記第１の実施形態の変形例にかかるパワーモジュールの断面構成を示す 断面図。
【図１９】上記第１の実施形態の変形例にかかるパワーモジュールの断面構成を示す 断面図。
【図２０】上記各実施形態の変形例にかかるスナバ回路の構成を示す回路図。
【発明を実施するための形態】
【００５８】
＜第１の実施形態＞
以下、本発明にかかるスイッチングモジュールを車載主機としての回転機に接続されたインバータのスイッチングモジュールに適用した第１の実施形態について、図面を参照しつつ説明する。
【００５９】
図１に、本実施形態にかかる制御システムの全体構成を示す。モータジェネレータ１０は、車載主機であり、図示しない駆動輪に機械的に連結されている。モータジェネレータ１０は、インバータＩＶおよび昇圧コンバータＣＶを介して平滑用のコンデンサ１３および高電圧バッテリ１２に接続されている。ここで、昇圧コンバータＣＶは、コンデンサ１５と、コンデンサ１５に並列接続された一対のスイッチング素子Ｓｗｐ，Ｓｗｎと、一対のスイッチング素子Ｓｗｐ，Ｓｗｎの接続点と高電圧バッテリ１２の正極とを接続するリアクトル１４とを備えている。そして、スイッチング素子Ｓｗｐ，Ｓｗｎのオン・オフによって、例えば百Ｖ以上の高電圧の端子電圧を有する高電圧バッテリ１２の電圧（例えば「２８８Ｖ」）を所定の電圧（例えば「６５０Ｖ」）を上限として昇圧するものである。一方、インバータＩＶは、スイッチング素子Ｓｗｐ，Ｓｗｎの直列接続体を３つ備えており、これら各直列接続体の接続点がモータジェネレータ１０のＵ，Ｖ，Ｗ相にそれぞれ接続されている。これらスイッチング素子Ｓｗｐ，Ｓｗｎとして、本実施形態では、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が用いられている。そして、これらにはそれぞれ、フリーホイールダイオードＦＤｐ，ＦＤｎが逆並列に接続されている。
【００６０】
上記高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎの直列接続体には、コンデンサ１６および抵抗体１８の直列接続体からなるスナバ回路ＳＣが並列接続されている。そして、これら高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎの直列接続体と、スナバ回路ＳＣとは、パワーモジュールＰＭを構成する。
【００６１】
パワーモジュールＰＭのうち高電位側のスイッチング素子Ｓｗｐに接続される高電位側の配線Ｌｐは、高電位側のバスバＢｐによってインバータＩＶの高電位側の入力端子に接続されている。また、パワーモジュールＰＭのうち低電位側のスイッチング素子Ｓｗｎに接続される低電位側の配線Ｌｎは、低電位側のバスバＢｎによってインバータＩＶの低電位側の入力端子に接続されている。さらに、インバータＩＶのパワーモジュールＰＭのうち、高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎの接続点に接続される中間配線Ｌｏは、モータジェネレータ１０の各相に接続されるバスバＢｏに接続され、コンバータＣＶの中間配線Ｌｏは、リアクトル１４に接続されるバスバＢｏに接続される。
【００６２】
上記スナバ回路ＳＣは、スイッチング素子Ｓｗｐ，Ｓｗｎのスイッチング状態の切り替えに伴って電流量が変化する経路をショートループ化するためのものである。ここでこれについて、インバータＩＶの高電位側のスイッチング素子Ｓｗｐがオン且つ低電位側のスイッチング素子Ｓｗｎがオフの状態から高電位側のスイッチング素子Ｓｗｐがオフ且つ低電位側のスイッチング素子Ｓｗｎがオンの状態に移行する場合を例にとって説明する。この例では、スナバ回路ＳＣを備えない場合、高電位側のバスバＢｐの電流が減少して低電位側のバスバＢｎの電流が増加する。ただし、バスバＢｐ，Ｂｎの寄生インダクタンスによって、こうした電流の変化が妨げられる側の電圧が生じる。これに対し、スナバ回路ＳＣを備える場合、上記スイッチング状態の移行に伴って高電位側のバスバＢｐに流れていた電流は、コンデンサ１６の正極端子に流入し、コンデンサ１６の負極端子から流出する電流が、フリーホイールダイオードＦＤｎに流れる。これにより、高電位側のバスバＢｐや低電位側のバスバＢｎの電流の急激な変化が緩和され、ひいてはこれらバスバＢｐ，Ｂｎの寄生インダクタンスに起因した電圧を低減することができる。
【００６３】
ただし、上記スナバ回路ＳＣを設けた場合であっても、高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎの直列接続体と、スナバ回路ＳＣとによって形成されるループ回路内の電流は、スイッチング状態の切り替えに伴って変化する。そして、このループ回路内の寄生インダクタンスに起因したサージや、電流の変化に起因した放射ノイズが生じることとなる。
【００６４】
上記サージや放射ノイズを抑制すべく、本実施形態では、高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎの直列接続体とスナバ回路ＳＣとを備えるループ回路を、プリント基板（多層基板）に構成することで、ループ回路を十分に小さくする。
【００６５】
図２に、本実施形態にかかるパワーモジュールＰＭの断面構成を示す。
【００６６】
本実施形態では、高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎが多層基板２０の同一層に埋め込まれている。詳しくは、半導体チップ２２ｐと半導体チップ２２ｎとは、これらの形成される層において互いに絶縁されて配置されている。ここで、高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎは、いずれも縦型のデバイスであり、半導体チップ２２ｐ，２２ｎの１の面にエミッタおよび開閉制御端子（ゲート）が形成されており、これに対向する面にコレクタが形成されている。図では、半導体チップ２２ｐと半導体チップ２２ｎとでアルファベットを逆に記載しているが、これは、１の面とこれに対向する面との配置が、半導体チップ２２ｐ，２２ｎ同士で互いに逆であることを表現したものである。上記半導体チップ２２ｐ，２２ｎには、さらに、フリーホイールダイオードＦＤｐ，ＦＤｎが形成されている。なお、ここでは、スイッチング素子ＳｗｐとフリーホイールダイオードＦＤｐとが形成される半導体チップ２２ｐを同一の符号で表現し、スイッチング素子ＳｗｎとフリーホイールダイオードＦＤｎとが形成される半導体チップ２２ｎを同一の符号で表現しているが、これは同一の半導体基板にこれらが併設されることを意味しているのではなく、単なる便宜上のものである。
【００６７】
半導体チップ２２ｐのうちコレクタおよびカソードが形成されている面は、ビア導体２４ｐを介して上記高電位側の配線Ｌｐを構成する配線層２６ｐに接続されている。一方、半導体チップ２２ｎのうちエミッタ、ゲートおよびアノードが形成されている面は、ビア導体２４ｎを介して上記低電位側の配線Ｌｎを構成する配線層２６ｎに接続されている。ここで、配線層２６ｐ，２６ｎは、同一層（配線層）を構成するものである。ちなみに、配線層２６ｎについては、エミッタおよびアノードに接続される部分と、ゲートに接続される部分とが互いに絶縁されている。図３（ａ）は、図２のＡ−Ａ断面図であり、図３（ｂ）は、図２のＢ−Ｂ断面図の一部である。ちなみに、図３（ｂ）では、半導体チップ２２ｎのゲート（これに接続される配線をＧと表記）のみならず、ケルビンエミッタ電極（これに接続される部分をＫＥと表記）が、エミッタと絶縁されていることを示している。ちなみに、ケルビンエミッタ電極とは、ＩＧＢＴのエミッタと同電位であるが大電流を出力しない端子のことであり、スイッチング素子Ｓｗｐ，Ｓｗｎのドライブ回路の基準電位を生成するためのものである。なお、エミッタと絶縁された配線部分としては、ケルビンエミッタ電極やゲートに接続されるものに限らない。例えば、スイッチング素子Ｓｗｐの一対の端子間を流れる電流と相関を有する微小電流を出力するセンス端子に接続されるもの等、駆動回路側に接続される任意の端子（電極）に接続されるものを含めてもよい。
【００６８】
上記配線層２６ｐ，２６ｎはそれぞれ、上記高電位側の配線Ｌｐ、上記低電位側の配線Ｌｎを構成する。また、配線層２６ｐは、ビア導体３２ｐを介して多層基板２０の表面に形成されたスナバ回路ＳＣに接続されている。また、配線層２６ｎは、ビア導体３２ｐと同一層に形成されたビア導体３２ｎを介してスナバ回路ＳＣに接続されている。ここで、スナバ回路ＳＣは、配線層２６ｐ，２６ｎ間を最短で結ぶ電気経路に平行に走るように配置されている。また、配線層２６ｐ，２６ｎとスナバ回路ＳＣとの接続手段であるビア導体３２ｐ，３２ｎの長さは、これらビア導体３２ｐおよび配線層２６ｐの接続点とビア導体３２ｎおよび配線層２６ｎの接続点との間隔よりも十分に短いものとなっている。このため、配線層２６ｐ，２６ｎは、スナバ回路ＳＣによって互いに接続され、この際の接続経路の長さは、スナバ回路ＳＣの要する長さ程度となる。
【００６９】
上記配線層２６ｐは、ビア導体２８ｐを介して導体３０ｐに接続されている。また、上記配線層２６ｎのうち半導体チップ２２ｎのエミッタおよびアノードが接続される部分は、ビア導体２８ｎを介して導体３０ｎに接続されている。ここで、導体３０ｐ，３０ｎは、上記高電位側の配線Ｌｐ、低電位側の配線Ｌｎを構成するのみならず、半導体チップ２２ｐ，２２ｎの生じる熱を拡散させるためのヒートスプレッダの機能を併せ持つものである。ヒートスプレッダの機能は、導体３０ｐ，３０ｎの表面積を半導体チップ２２ｐ，２２ｎの表面積よりも大きくすることおよびその高さを十分に確保することで実現されている。なお、導体３０ｐ，３０ｎの高さは、スナバ回路ＳＣの高さ以上に設定されている。
【００７０】
一方、半導体チップ２２ｐのうちエミッタおよびアノードが形成されている面は、ビア導体３４ｐを介して上記中間配線Ｌｏを構成する配線層３６に接続されている。また、半導体チップ２２ｎのうちコレクタおよびカソードが形成されている面は、ビア導体３４ｎを介して上記中間配線Ｌｏを構成する配線層３６に接続されている。ここで、配線層３６は、半導体チップ２２ｐのケルビンエミッタ電極やゲートに接続される部分と、エミッタに接続される部分とが互いに絶縁されるようにして構成されている。
【００７１】
上記配線層３６のうち、半導体チップ２２ｐのエミッタやアノード、半導体チップ２２ｎに接続される部分は、ビア導体３８を介して多層基板２０の表面に形成される導体４０に接続されている。ここで、導体４０は、上記中間配線Ｌｏを構成するのみならず、半導体チップ２２ｐ，２２ｎの生じる熱を拡散させるためのヒートスプレッダの機能を併せ持つものである。ヒートスプレッダの機能は、ビア導体３８の表面積を半導体チップ２２ｐ，２２ｎの表面積よりも大きくすることおよびその高さを十分に確保することで実現されている。
【００７２】
上記導体３０ｐ，３０ｎの生じる熱は、絶縁膜４２を介して放熱体４４に放出される。また、導体４０の生じる熱は、絶縁膜４６を介して放熱体４８に放出される。ここで、絶縁膜４２，４６は、熱伝導率が極力高いものを用いることが望ましく、例えばセラミックや絶縁フィルム等とすればよい。なお、上記多層基板２０としては、熱可塑性樹脂フィルムを熱プレスによって多層化したものとしてもよい。
【００７３】
上記構成によれば、スナバ回路ＳＣおよび半導体チップ２２ｐ間を流れる電流経路と半導体チップ２２ｐおよび配線層３６間を流れる電流経路とを対向させて且つその電流の流通方向を互いに逆とすることで、この経路のインダクタンスを低減することができる。同様に、スナバ回路ＳＣおよび半導体チップ２２ｎ間を流れる電流経路と半導体チップ２２ｎおよび配線層３６間を流れる電流経路とを対向させて且つその電流の流通方向を互いに逆とすることで、この経路のインダクタンスを低減することができる。また、高電位側のスイッチング素子Ｓｗｐや低電位側のスイッチング素子Ｓｗｎのスイッチング状態の切り替えに伴って変化する電流（高周波電流）の経路をショートループ化することができる。すなわち、この際の電流の経路は、図２に示すスナバ回路ＳＣ、配線層２６ｐ、半導体チップ２２ｐ、配線層３６、半導体チップ２２ｎおよび配線層２６ｎによって構成されるループ経路となり、多層基板２０の厚さによって規定された非常に小さい経路となる。このため、この経路に高周波電流が流れたとしても、これによるサージや放射ノイズを十分に抑制することができる。
【００７４】
また、本実施形態では、図２のＢ−Ｂ断面を図４に示すように、高電位側のバスバＢｐに接続される高電位側の配線Ｌｐと、バスバＢｏに接続される中間配線Ｌｏと、低電位側のバスバＢｎに接続される低電位側の配線Ｌｎとが、多層基板２０のうちの半導体チップ２２ｐ、２２ｎのエミッタおよびコレクタが接続される一対の面との平行を保つように形成されている。このため、上記高周波電流の流れる経路と、高電位側の配線Ｌｐおよび中間配線Ｌｏを流れる電流経路、低電位側の配線Ｌｎおよび中間配線Ｌｏを流れる電流経路とが直交する。これにより、配線Ｌｐおよび中間配線Ｌｏを流れる電流（低周波電流：図中、Ｉａと表記）や中間配線Ｌｏおよび配線Ｌｎを流れる電流（低周波電流：図中、Ｉｂと表記）によって生じる磁束が、高周波電流（図中、Ｉｃと表記）によって生じる磁束に直交する。このため、低周波電流によって生じる磁束に、高周波電流によって生じる磁束が重畳することにより、高周波電流によって生じる磁束による放射ノイズが大きくなることを回避することができる。
【００７５】
ここで、磁束の方向とは、電流によって生じる磁束のうち磁束密度の最も大きい部分の方向とする。すなわち、低周波電流によって生じる磁束の方向は、図４に方向ＤＡ，ＤＢとして示すように、紙面に直交する方向である。これに対し、高周波電流によって生じる磁束は、図４に方向ＤＣとして示す方向である。なお、図４では、方向ＤＡ，ＤＢを紙面上部から下部へと進む方向として例示したが逆方向もありうる。
【００７６】
さらに、高電位側の配線Ｌｐ、中間配線Ｌｏ、および低電位側の配線Ｌｎと、ゲートやケルビンエミッタ電極に接続される配線（図中、Ｇ，ＫＥ）とが、多層基板２０の互いに対向する面側に伸びるようにした。これにより、高電位側の配線Ｌｐおよび中間配線Ｌｏを流れる電流や中間配線Ｌｏおよび低電位側の配線Ｌｎを流れる電流によって生じる磁束の影響がゲートやケルビンエミッタ電極に及ぼされることを好適に抑制することができる。
【００７７】
以上詳述した本実施形態によれば、以下の効果が得られるようになる。
【００７８】
（１）高電位側のスイッチング素子ＳｗｐおよびフリーホイールダイオードＦＤｐならびに低電位側のスイッチング素子ＳｗｎおよびフリーホイールダイオードＦＤｎを多層基板２０に配置して且つ、スイッチング素子Ｓｗｐ，Ｓｗｎとともにループ回路を構成するスナバ回路ＳＣを多層基板２０上に配置した。これにより、スイッチング素子Ｓｗｐ，Ｓｗｎのオン・オフ操作に伴う電流の急激な変化が生じる電流の経路を十分小さくすることができ、ひいてはサージや放射ノイズを抑制することができる。
【００７９】
（２）配線Ｌｐおよび中間配線Ｌｏを流れる電流や中間配線Ｌｏおよび配線Ｌｎを流れる電流によって生じる磁束と、高周波電流によって生じる磁束とを互いに直交させた。これにより、スイッチング素子Ｓｗｐ，Ｓｗｎのスイッチング状態の切り替えによって生じる高周波電流に起因した磁束が、配線Ｌｐおよび中間配線Ｌｏを流れる電流や中間配線Ｌｏおよび配線Ｌｎを流れる電流によって生じる磁束に重畳することで、放射ノイズ等が大きくなる事態を好適に回避することができる。
【００８０】
（３）高電位側のバスバＢｐに接続される高電位側の配線Ｌｐ、バスバＢｏに接続される中間配線Ｌｏ、および低電位側のバスバＢｎに接続される低電位側の配線Ｌｎと、ゲートやケルビンエミッタ電極に接続される配線（図中、Ｇ，ＫＥ）とを、多層基板２０の互いに対向する面側に伸びるように形成した。これにより、配線Ｌｐ，Ｌｎと中間配線Ｌｏとの間に流れる電流によって生成される磁界が、ゲートやケルビンエミッタ電極に作用することを好適に抑制することができる。
【００８１】
（４）配線層２６ｐ，２６ｎや導体３０ｐ、３０ｎ、配線層３６、導体４０の表面積を、半導体チップ２２ｐ、２２ｎの表面積よりも大きくした。これにより、配線層２６ｐ，２６ｎ，３６や導体３０ｐ，３０ｎ，４０によって半導体チップ２２ｐ，２２ｎを好適に放熱させることができる。
【００８２】
（５）導体３０ｐ，３０ｎの高さを、スナバ回路ＳＣを構成する素子の高さ以上に設定した。これにより、導体３０ｐ，３０ｎの高さを十分に確保することができ、ひいては半導体チップ２２ｐ，２２ｎの熱を拡散させる効果を高めることができる。
【００８３】
（６）導体３０ｐ，３０ｎの熱や導体４０の熱を絶縁膜４２，４６を介して放熱体４４，４８に放出させた。これにより、半導体チップ２２ｐ，２２ｎの放熱効果をいっそう高めることができる。
【００８４】
（７）スナバ回路ＳＣと配線層２６ｐ，２６ｎとを、ビア導体３２ｐ，３２ｎを介して接続した。これにより、コンデンサ１６と抵抗体１８との接続を配線層２６ｐ，２６ｎによって行うことができる。
＜第２の実施形態＞
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００８５】
図５に、本実施形態にかかるパワーモジュールＰＭの断面構成を示す。なお、図５において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。
【００８６】
図示されるように、本実施形態では、先の図２に示したビア導体３２ｐ，３２ｎを削除し、導体３０ｐ、３０ｎをスナバ回路ＳＣに直接接続する。なお、この場合、コンデンサ１６と抵抗体１８とは、多層基板２０の表面で接続されることとなる。
＜第３の実施形態＞
以下、第３の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００８７】
図６に、本実施形態にかかる多層基板の断面構成を示す。なお、図６において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。
【００８８】
本実施形態では、スイッチング素子Ｓｗｐ，ＳｗｎをＮチャネルのパワーＭＯＳ型電界効果トランジスタとして且つ、フリーホイールダイオードＦＤｐ，ＦＤｎを上記トランジスタの寄生ダイオードとする。そして、トランジスタを横型デバイスとする。すなわち半導体チップ２２ｐ，２２ｎの１の面に、ソースおよびドレインの双方が形成されたものとする。このトランジスタは、例えばＧａＮＨＥＭＴによって形成されるものとすればよい。
【００８９】
詳しくは、図示されるように、半導体チップ２２ｐ，２２ｎは、多層基板２０の同一層に形成され、高電位側のスイッチング素子ＳｗｐのドレインＤとスナバ回路ＳＣとが、多層基板２０の表面に形成された配線層２６ｐを介して接続されている。また、低電位側のスイッチング素子ＳｗｎのソースＳとスナバ回路ＳＣとが、多層基板２０の表面に形成された配線層２６ｎを介して接続されている。また、高電位側のスイッチング素子ＳｗｐのソースＳと、低電位側のスイッチング素子ＳｗｎのドレインＤとは、多層基板２０の裏面側に形成された配線層３６を介して接続されている。なお、多層基板２０の裏面側であって且つ配線層３６との間には、絶縁膜５０が形成されている。この絶縁膜５０は、熱伝導率が極力高いものを用いることが望ましく、例えばセラミックや絶縁フィルム等によって構成すればよい。
【００９０】
こうした構成の場合、スナバ回路ＳＣは、半導体チップ２２ｐ，２２ｎが埋め込まれた絶縁体（多層基板２０）に接触していない。しかし、この場合であっても、配線層２６ｐ，２６ｎを最短で結ぶ電気経路に平行に走るようにスナバ回路ＳＣが形成されたり、パワーモジュールＰＭ内にスナバ回路ＳＣが半導体チップ２２ｐ，２２ｎ等と実質的に一体形成されたりしているために、上記第１の実施形態の上記（１）の効果等を得ることができる。
＜第４の実施形態＞
以下、第４の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００９１】
図７に、本実施形態にかかる多層基板の断面構成を示す。なお、図７において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。
【００９２】
本実施形態では、半導体チップ２２ｐ，２２ｎのうちエミッタおよびコレクタが形成される一対の面に直交する方向に、半導体チップ２２ｐ，２２ｎを直列に並べる。詳しくは、この配置を、多層基板２０のうちの互いに相違する層に半導体チップ２２ｐ，２２ｎを埋め込むことで実現する。
【００９３】
具体的には、多層基板２０の１の面に、スナバ回路ＳＣと低電位側のスイッチング素子Ｓｗｎとを接続する配線層２６ｎが形成され、配線層２６ｎは、ビア導体３４ｎを介して半導体チップ２２ｎのうちエミッタやアノードが形成される側の面に接続されている。そして、半導体チップ２２ｐのうちのコレクタやカソードが接続される面は、ビア導体２４ｎを介して配線層３６に接続されている。この配線層３６は、多層基板２０から突き出すようにして形成されている。そして配線層３６は、ビア導体３４ｐを介して半導体チップ２２ｐのエミッタやアノードの形成される面に接続されている。半導体チップ２２ｐのコレクタが形成される面は、ビア導体２４ｐを介して配線層２６ｐに接続されている。
【００９４】
そして、上記配線層２６ｐ，２６ｎは、多層基板２０から突き出すように伸び、多層基板２０に併設されたスナバ回路ＳＣに接続されている。
【００９５】
こうした構成によっても、スイッチング素子Ｓｗｐ，Ｓｗｎのスイッチング状態の切り替えに伴う高周波電流を小さいループ経路に閉じ込めることができる。
＜第５の実施形態＞
以下、第５の実施形態について、先の第３の実施形態との相違点を中心に図面を参照しつつ説明する。
【００９６】
図８に、本実施形態にかかる多層基板の断面構成を示す。なお、図８において、先の図６に示した部材に対応する部材については、便宜上同一の符号を付している。
【００９７】
本実施形態では、横型デバイスからなる半導体チップ２２ｐ，２２ｎを直列に配置する。詳しくは、この配置を、多層基板２０のうちの互いに相違する層に半導体チップ２２ｐ，２２ｎを埋め込むことで実現する。
【００９８】
具体的には、半導体チップ２２ｐのうちのソースＳやドレインＤが形成された面と、半導体チップ２２ｎのうちのソースＳやドレインＤが形成された面とを、互いに多層基板２０の対向する面側に対向させて配置する。そしてこれら半導体チップ２２ｐ，２２ｎのうちのソースＳおよびドレインＤが形成された面に対向する面の間には、絶縁膜５２ｐ，５２ｎを介して配線層３６が形成されている。この配線層３６は、多層基板２０の側面を伸びて半導体チップ２２ｐのソースＳと半導体チップ２２ｎのドレインとに接続されている。ちなみに、配線層３６を、絶縁膜５２ｐ，５２ｎに挟まれる領域にまで延ばしているのは、半導体チップ２２ｐ，２２ｎの放熱効果を高めるためである。
【００９９】
また、半導体チップ２２ｐのドレインＤと、半導体チップ２２ｎのソースＳとは、それぞれ配線層２６ｐ，２６ｎを介して、多層基板２０に併設されたスナバ回路ＳＣに接続されている。
【０１００】
こうした構成によっても、スイッチング素子Ｓｗｐ，Ｓｗｎのスイッチング状態の切り替えに伴う高周波電流を小さいループ経路に閉じ込めることができる。
＜第６の実施形態＞
以下、第６の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１０１】
図９に、本実施形態にかかるパワーモジュールＰＭの回路構成を示す。なお、図９において、先の図１に示した部材に対応する部材については、便宜上同一の符号を付している。
【０１０２】
図示されるように、本実施形態では、高電位側のスイッチング素子Ｓｗｐと低電位側のスイッチング素子Ｓｗｎとのそれぞれの入力端子および出力端子間に、個別スナバ回路ＳＣｓを接続する。ここで、個別スナバ回路ＳＣｓは、抵抗体１８ｓおよびコンデンサ１６ｓの直列接続体である。これら個別スナバ回路ＳＣｓによれば、サージを好適に抑制することができる。すなわち、まず第１に、スイッチング素子Ｓｗｐ，Ｓｗｎがオン状態からオフ状態に切り替わる際の入力端子および出力端子間の電圧の変化速度を個別スナバ回路ＳＣｓによって制限することでサージを抑制することができる。第２に、フリーホイールダイオードＦＤｐ、ＦＤｎのリカバリ現象に伴う電流の急激な変化によって、その両端に電圧が印加されるに際しての電圧の変化速度を個別スナバ回路ＳＣｓによって制限することでサージを抑制することができる。
【０１０３】
図１０に、本実施形態にかかるパワーモジュールＰＭの断面構成を示す。なお、図１０において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。
【０１０４】
図示されるように、本実施形態では、配線層２６ｐ，２６ｎのそれぞれに、個別スナバ回路ＳＣｓを構成する抵抗体１８ｓの一方の端子を接続する。また、配線層２６ｐ，２６ｎと同一層に、配線層２６ｓを設け、配線層２６ｓに、個別スナバ回路ＳＣｓの抵抗体１８ｓの他方の端子を接続する。一方、配線層３６には、個別スナバ回路ＳＣｓを構成するコンデンサ１６ｓの一方の端子を接続する。また、配線層３６と同一層に、配線層３６ｓを設け、配線層３６ｓに、個別スナバ回路ＳＣｓのコンデンサ１６ｓの他方の端子を接続する。そして、個別スナバ回路ＳＣｓのそれぞれに対応する配線層２６ｓと配線層３６ｓとを、多層基板２０を貫通する導体５４によって接続する。
【０１０５】
こうした構成によれば、半導体チップ２２ｐおよび配線層２６ｓ間を流れる電流と、半導体チップ２２ｐおよび配線層３６ｓ間を流れる電流とを互いに対向させて且つ逆方向とさせることができるため、配線層２６ｐ，２６ｓ，３６ｓ，３６等の寄生インダクタンスを低減することができる。また、高電位側のスイッチング素子ＳｗｐおよびフリーホイールダイオードＦＤｐの両端子間と個別スナバ回路ＳＣｓとを結ぶ電流経路をショートループ化することができ、ひいては、個別スナバ回路ＳＣｓの寄生インダクタンスを低減したり、放射ノイズを低減したりすることができる。なお、こうした効果は、半導体チップ２２ｎに接続される個別スナバ回路ＳＣｓについても同様に生じる。
【０１０６】
なお、本実施形態では、半導体チップ２２ｐ，２２ｎの放熱機能は、配線層２６ｐ，２６ｎ，３６が担っている。
【０１０７】
図１１（ａ）に、パワーモジュールＰＭの上面構造を示し、図１１（ｂ）に、パワーモジュールＰＭの下面構造を示す。なお、図において、スナバ回路ＳＣおよび個別スナバ回路ＳＣｓは、いずれもコンデンサの並列接続体を備えて構成されている。これは、スイッチング素子Ｓｗｐ，Ｓｗｎおよび個別スナバ回路ＳＣｓにて構成されるループ回路をいっそうショートループ化するための設定である。すなわち、コンデンサ１６ｓの静電容量を確保すべく、表面積の大きいものを用いる場合、温度変化による応力ストレスが大きくなるという問題がある。そして温度の変化による影響を低減すべくコンデンサ１６ｓおよび多層基板２０間の間隙を拡大するなら、電流経路のショートループ化の効果が低減する。このため、コンデンサ１６ｓとして、複数のコンデンサの並列接続体を用いた。
【０１０８】
以上詳述した本実施形態によれば、先の第１の実施形態の上記各効果に加えて、さらに以下の効果が得られるようになる。
【０１０９】
（８）個別スナバ回路ＳＣｓを備えることで、サージを低減することができる。
【０１１０】
（９）個別スナバ回路ＳＣｓと、半導体チップ２２ｐ，２２ｎとを接続する配線（配線層２６ｐ，２６ｎ，２６ｓ，３６ｓ，３６および導体５４）を多層基板２０の配線として構成した。これにより、個別スナバ回路ＳＣｓおよび半導体チップ２２ｐ，２２ｎを備えるループ経路をショートループ化することができる。
【０１１１】
（１０）個別スナバ回路ＳＣｓの抵抗体１８ｓとコンデンサ１６ｓとを、多層基板２０の一対の面に割り振って実装した。これにより、個別スナバ回路ＳＣｓおよび半導体チップ２２ｐ，２２ｎを備えるループ経路をいっそうショートループ化することができる。
【０１１２】
（１１）スナバ回路ＳＣや個別スナバ回路ＳＣｓのコンデンサを複数のコンデンサの並列接続体にて構成した。これにより、静電容量を確保しつつも電流経路を好適にショートループ化することができる。
＜第７の実施形態＞
以下、第７の実施形態について、先の第６の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１１３】
図１２に、本実施形態にかかるパワーモジュールＰＭの断面構成を示す。なお、図１２において、先の図１０に示した部材に対応する部材については、便宜上同一の符号を付している。
【０１１４】
図示されるように、本実施形態では、コンデンサ１６ｓおよび抵抗体１８ｓの双方を多層基板２０の１の面側に配置した。この場合、スイッチング素子Ｓｗｐ，ＳｗｎおよびフリーホイールダイオードＦＤｐ，ＦＤｎの両端部と個別スナバ回路ＳＣｓにて構成されるループ回路は、上記第６の実施形態におけるものと比較すると大きくなるものの、多層基板２０への表面実装を１の面に限ることができることから、製造工程を簡素化することができる等のメリットを有する。
【０１１５】
本実施形態によっても、先の第６の実施形態の上記（８）、（９）、（１１）の効果を得ることはできる。
＜第８の実施形態＞
以下、第８の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１１６】
図１３に、本実施形態にかかるパワーモジュールＰＭの構成を示す。なお、図１３において、先の図１に示した部材に対応するものについては、便宜上同一の符号を付している。
【０１１７】
図示されるように、本実施形態にかかるスナバ回路ＳＣは、高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎの直列接続体に並列接続された抵抗体１８ｂ、ダイオード１７およびコンデンサ１６の直列接続体と、抵抗体１８ｂ及びコンデンサ１６に並列接続された抵抗体１８ｂとを備えて構成されている。ここで、抵抗体１８ｂおよびダイオード１７は、コンデンサ１６の充電経路を構成し、抵抗体１８ａは、コンデンサ１６の放電経路を構成する。ここで、抵抗体１８ａの抵抗値Ｒａは、抵抗体１８ｂの抵抗値Ｒｂよりも大きく設定される。以下、このスナバ回路ＳＣの動作について説明する。
【０１１８】
ここでは、図１４（ａ）に示すように下側アームのフリーホイールダイオードＦＤｎに電流が流れている状況下、図１４（ｂ）に示すように上側アームのスイッチング素子Ｓｗｐをオン操作する場合を考える。この場合、高電位側のバスバＢｐから高電位側のスイッチング素子Ｓｗｐへと電流が流れ始めるものの、高電位側のバスバＢｐの寄生インダクタンスｐｌによって生じる逆起電圧によって、電流の増加速度が制限される。また、低電位側のバスバＢｎを流れる電流が減少するものの、低電位側のバスバＢｎの寄生インダクタンスｐｌによって生じる逆起電圧によって、電流の減少速度が制限される。この際、高電位側のバスバＢｐの寄生インダクタンスｐｌの逆起電圧や、低電位側のバスバＢｎの寄生インダクタンスｐｌの逆起電圧は、高電位側のスイッチング素子Ｓｗｐの入力端子および出力端子間に印加されるインバータＩＶの入力電圧を打ち消す側の極性である。このため、高電位側のスイッチング素子Ｓｗｐのオン操作に際して入力端子および出力端子間に印加される電圧を小さくすることができ、ひいてはオン状態への切り替えに際してのスイッチング損失を低減することができる。
【０１１９】
このスイッチング損失の低減効果は、抵抗体１８ａの抵抗値Ｒａを大きくしたことに関係している。すなわち、この抵抗値Ｒａを小さくする場合、高電位側のスイッチング素子Ｓｗｐをオン状態とすることでこれに流れる電流や、フリーホイールダイオードＦＤｎを流れるリカバリ電流は、抵抗体１８ａを介して放電されるコンデンサ１６の放電電流によって補われるため、上記寄生インダクタンスｐｌによる逆起電圧が小さくなる。
【０１２０】
その後、図１４（ｃ）に示すように、フリーホイールダイオードＦＤｎのリカバリ電流が減少する期間においては、抵抗体１８ｂやダイオード１７を備える充電経路を介してコンデンサ１６が充電されることで高電位側のバスバＢｐや低電位側のバスバＢｎを流れる電流の変化を緩和することができ、ひいてはサージ電圧を好適に低減することができる。
【０１２１】
ここで、リカバリ電流が減少する期間においてサージ電圧を低減することができるのは、第１には、上記第１の実施形態に記載した理由である。すなわち、抵抗体１８ａ、ダイオード１７およびコンデンサ１６と、高電位側のスイッチング素子Ｓｗｐおよび低電位側のスイッチング素子Ｓｗｎとを備える経路（高周波電流が流れる経路）をショートループ化することで、この経路の寄生インダクタンスを十分に小さくできるからである。そして第２に、抵抗体１８ｂの抵抗値Ｒｂを小さくしたためである。すなわち、このため、コンデンサ１６の充電電流を急激に増加させることができることから、高電位側のバスバＢｐや低電位側のバスバＢｎの電流の変化を十分に緩和することができる。
【０１２２】
なお、スナバ回路ＳＣによって低減されるサージ電圧としては、フリーホイールダイオードＦＤｐのリカバリ電流の減少期間におけるものや、スイッチング素子Ｓｗｐ、Ｓｗｎをオン状態からオフ状態へと切り替える際のものもある。
【０１２３】
このように、本実施形態にかかるスナバ回路ＳＣは、高周波電流が流れる経路をショートループ化した構成において特に有益である。ちなみに、抵抗体１８ａの抵抗値Ｒａは、コンデンサ１６の放電速度を定めるものであり、コンデンサ１６の放電速度は、コンデンサ１６の電圧が徐々に上昇していく事態を回避することや、許容範囲内に収めることができるとの条件を満たす限りで、小さくしてもかまわないものである。
＜第９の実施形態＞
以下、第９の実施形態について、先の第８の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１２４】
図１５（ａ）に、本実施形態にかかるパワーモジュールＰＭの構成を示す。なお、図１５（ａ）において、先の図１３に示した部材に対応するものについては、便宜上同一の符号を付している。
【０１２５】
図示されるように、本実施形態では、コンデンサ１６の充電経路に抵抗体１８ｂを備えない。ただし、ダイオード１７のオン抵抗については、先の第８の実施形態のものと比較して大きくしている。これは、高電位側のバスバＢｐや低電位側のバスバＢｎの寄生インダクタンスとコンデンサ１６との共振現象の発生を抑制するための設定である。すなわち、ダイオード１７のオン抵抗を小さくする場合、上記共振現象が生じるため、コンデンサ１６の充電電流Ｉ２は、図１５（ｂ）に破線にて示されるように、正弦波形状となる。これに対し、ダイオード１７のオン抵抗を大きくすることで共振現象の発生を抑制し、ひいては図１５（ａ）に実線にて示す充電電流Ｉ１を流すことができる。この充電電流Ｉ１は、スイッチング素子Ｓｗｐ，Ｓｗｎのスイッチング状態の切替速度によって定まるものである。
【０１２６】
こうした設定は、スイッチング状態の切替によって上記寄生インダクタンスがなかったならばスイッチング素子に流れる電流の変化速度の方が上記共振現象によって流れる充電電流Ｉ２の変化速度よりも大きくなる設定の場合には特に有効である。すなわち、この場合、共振現象の発生を抑制することで、スイッチング状態の切替速度に応じてコンデンサ１６の充電速度を定めることができる。
【０１２７】
また、充電経路のインピーダンスが過度に低い場合、抵抗体１８ａを介したコンデンサ１６の放電時にも共振現象が生じることが発明者らによって確認されている。こうした観点からも、ダイオード１７のオン抵抗を高くすることで、共振現象の発生を抑制することが有効である。
【０１２８】
さらに、本実施形態では、抵抗体１８ａをパワーモジュールＰＭに対して外付けする。これは、スナバ回路ＳＣのうち、線形素子としての抵抗体（抵抗体１８ａ）の発熱量が大きくなりやすいことに鑑みたものである。ここで、抵抗体１８ａは、コンデンサ１６の放電経路を構成するものであるため、スイッチング素子Ｓｗｐ，Ｓｗｎの直列接続体と抵抗体１８ａとで構成される経路に対しては、ショートループ化の要求は生じない。そして本実施形態では、ショートループ化の必要な充電経路については、抵抗体を備えないことで、発熱の問題を好適に抑制することができる。
＜第１０の実施形態＞
以下、第１０の実施形態について、先の第８の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１２９】
図１６に、本実施形態にかかるパワーモジュールＰＭの構成を示す。なお、図１６において、先の図１３に示した部材に対応するものについては、便宜上同一の符号を付している。
【０１３０】
図示されるように、本実施形態では、抵抗体１８ｂを充電経路と放電経路とで共有する。これにより、充電経路は、抵抗体１８ｂを備えて且つ、放電経路は、抵抗体１８ａおよび抵抗体１８ｂの直列接続体を備えることとなる。
【０１３１】
この場合、たとえば抵抗体１８ａ，１８ｂを１つの抵抗体として製造することで、抵抗体の実装にかかわるプロセスを簡素化したり、実装面積を低減したりすることができる。そしてこの場合には、低コスト化や、高周波電流経路のショートループ化を促進しやすい。
＜その他の実施形態＞
なお、上記各実施形態は、以下のように変更して実施してもよい。
【０１３２】
「低周波電流による磁束と高周波電流による磁束とのなす角について」
これらのなす角としては、上記第１、２の実施形態において例示したように直交するものに限らない。これらが平行となる場合と比較して平行とならない場合の方が、高周波電流による磁束が低周波電流による磁束に及ぼす影響が小さくなるため、ノイズ放射を低減する効果が期待できる。
【０１３３】
「開閉制御端子に接続される導体とバスバとの配置関係について」
これらについては、上記第１の実施形態において例示したように、多層基板２０の互いに対向する面側に伸びるようにするものに限らない（互いに伸びる方向が１８０°をなすものに限らない）。例えば、互いに直交する面側に伸びるようにしてもよい。これによっても、これらを多層基板２０の同一面側に伸びるようにする場合と比較して、配線Ｌｐ，Ｌｎと中間配線Ｌｏとの間を流れる電流による磁界の影響を開閉制御端子が受けにくい設定とはなる。
【０１３４】
「開閉制御端子と基準電位端子とのそれぞれに接続される配線について」
同一層とするものに限らない。ただし、互いに相違する層とする場合、先の図４に示した高周波電流によって生じる磁束がこれら一対の配線間を鎖交し、これら一対の配線の一方から他方へと電流を流そうとする起電力が生じるおそれがある。このため、こうした設定の場合には、これらの配線を、たとえば先の図４に示した配線Ｌｐ，Ｌｎ，Ｌｏに直交して且つこれらにつながる面に直交する面から外部に延ばすなどすることで、上記磁束の密度が小さい領域に配置することが望ましい。特に、この際、一対の配線を先の図４に示す平面において同一座標に配置するなら、低周波電流によって生じる磁束の影響を受けにくくすることができる。
【０１３５】
「スイッチング素子およびスナバ回路を接続する配線について」
この配線としては、配線層２６ｐおよび導体３０ｐや、配線層２６ｎおよび導体３０ｎ、配線層３６および導体４０を備えて構成されるものに限らない。例えば、これらを一体的に構成してもよい。これは、例えば多層基板２０の表面を、配線層２６ｐ，２６ｎの表面積と同一に開口させ、ここに導体３０ｐ，３０ｎを配置するなどすることで行うことができる。
【０１３６】
また、多層基板２０の熱伝導率が十分である場合等にあっては、配線層２６ｐ，２６ｎの面積を半導体チップ２２ｐ，２２ｎの面積よりも大きくしなくてもよい。
【０１３７】
さらに、放熱体４４を介した放熱が必要ではないなら、スナバ回路ＳＣの高さよりも導体３０ｐ，３０ｎの高さの方が低くなる設定であってもよい。ちなみに、上記第６，７の実施形態のように、配線層２６ｐ，２６ｎ、３６による放熱機能で十分な場合には、導体３０ｐ，３０ｎ，４０を備えなくてもよい。図１７に、第１の実施形態について、こうした場合の構成を例示する。なお、図１７において、先の図２に示した部材に対応する部材については便宜上同一の符号を付している。ただし、配線層２６ｐ，２６ｎとスナバ回路ＳＣとを接続する導体は、ハンダ２７である。ちなみに、図１７に示す構成の場合、スナバ回路ＳＣは、半導体チップ２２ｐ，２２ｎが埋め込まれた絶縁体（多層基板２０）に接触していない。しかし、この場合であっても、パワーモジュールＰＭ内にスナバ回路ＳＣが半導体チップ２２ｐ，２２ｎ等と実質的に一体形成されているために、上記第１の実施形態の上記（１）の効果等を得ることができる。
【０１３８】
「絶縁体について」
絶縁体としては、多層基板２０に限らない。例えば、図１８に例示するように、モールド材等であってもよい。図１８において、先の図２に示した部材に対応する部材については、便宜上同一の符号を付している。
【０１３９】
図１８では、半導体チップ２２ｐのエミッタおよびアノードの接続された面に、ハンダ６０ｐを介して導電スペーサ６２ｐが接続され、さらに導電スペーサ６２ｐには、ハンダ６４ｐを介して導体４０が接続されている。また、半導体チップ２２ｐのコレクタおよびカソードが形成される面には、ハンダ６６ｐを介して導体３０ｐが接続されている。導体３０ｐには、ハンダ７０ｐを介してスナバ回路ＳＣが接続されている。
【０１４０】
一方、半導体チップ２２ｎのコレクタおよびカソードが形成される面には、ハンダ６６ｎを介して導体４０が接続されている。また、半導体チップ２２ｎのエミッタおよびアノードの形成された面には、ハンダ６０ｎを介して導電スペーサ６２ｎが接続され、導電スペーサ６２ｎには、ハンダ６４ｎを介して導体３０ｎが接続されている。そして、導体３０ｎには、ハンダ７０ｎを介してスナバ回路ＳＣが接続されている。
【０１４１】
上記半導体チップ２２ｐのうちゲートやケルビンエミッタ電極は、ボンディングワイヤ（図中、Ｇ，ＫＥにて表記）を介して端子６８ｐに接続されている。また、上記半導体チップ２２ｎのゲートやケルビンエミッタ電極は、ボンディングワイヤ（図中、Ｇ．ＫＥにて表記）を介して端子６８ｎに接続されている。
【０１４２】
上記導電スペーサ６２ｐ，６２ｎは、ボンディングワイヤを配置する空間を確保するための厚さを有する導体であり、例えば銅等によって形成される。なお、上記半導体チップ２２ｐ，２２ｎをはじめ、導電スペーサ６２ｐ，６２ｎ等は、全てモールド材７０によって覆われている。ここで、モールド材７０は、例えばエポキシ樹脂等、熱硬化性樹脂等によって構成される。こうした構成の場合、多層基板２０を用いる場合と比較して、ワイヤボンディングのスペース確保等のために、高電位側のスイッチング素子Ｓｗｐや低電位側のスイッチング素子Ｓｗｎのスイッチング状態の切り替えに伴って変化する電流（高周波電流）の経路が若干大きくなるものの、この経路のショートループ化を実現することはできる。
【０１４３】
なお、多層基板２０を用いる場合であっても、図１９に示すように周囲をモールド材７０によって覆うことは有効である。図１９は、さきの図２に示した構成において、導体３０ｐ，３０ｎ，４０の放熱面（絶縁膜４２，４６に接する面）を除いてモールド材７０によって覆った構成である。ただし、実際には、ゲートやケルビンエミッタ電極に接続される配線等については、モールド材７０に完全に覆われることはなく外部との電気的な接続が可能となっている。こうした構成の場合、まず第１に、パワーモジュールＰＭの剛性を高めることができる。第２に、導体３０ｐ，３０ｎ，４０間の絶縁性を高めることもできる。すなわち、これら導体３０ｐ，３０ｎ，４０間に高電圧が印加されるに際し、周囲が空気である場合と比較して絶縁破壊をより生じにくくすることができる。
【０１４４】
「スナバ回路について」
上記第８の実施形態や上記第１０の実施形態において、抵抗体１８ａをパワーモジュールＰＭに対して外付けしてもよい。ちなみに、抵抗体１８ｂは、抵抗体１８ａと比較して抵抗値が小さく（たとえば１０分の１以下）、そのサイズも小さいため、これのみをパワーモジュールＰＭ内に設ける場合には、双方をパワーモジュールＰＭ内に設ける場合と比較して、発熱体としての抵抗体を放熱性の高い場所に配置することが容易となる。
【０１４５】
上記第９の実施形態において、ダイオード１７のオン抵抗の設定としては、先の図１５（ｂ）の特性を満たすものに限らない。
【０１４６】
スナバ回路ＳＣとしては、上記各実施形態において例示したものに限らない。例えば、図２０（ａ）に示すように、コンデンサ１６のみからなるものとしてもよい。また例えば図２０（ｂ）に示すように、コンデンサ１６および抵抗体１８の直列接続体に、コンデンサ１９を並列接続したものとしてもよい。これによれば、コンデンサ１６および抵抗体１８の直列接続体からなるものと比べて、スイッチング状態の切り替え時における電圧変動を抑制する効果を大きくすることができる。ちなみに、図２０（ｂ）では、パワーモジュールＰＭ内にコンデンサ１９のみを備え、コンデンサ１６および抵抗体１８の直列接続体については、パワーモジュールＰＭに対して外付けした例を示した。これにより、コンデンサ１６および抵抗体１８の直列接続体については、複数のパワーモジュールＰＭ（インバータＩＶを構成するパワーモジュールＰＭ）間で共有化することができる。ただし、コンデンサ１６および抵抗体１８の直列接続体をパワーモジュールＰＭ内に備えることも可能である。
【０１４７】
上記第２〜第７の実施形態等におけるスナバ回路ＳＣとしても、上記に限らず、例えばダイオード等をさらに備えてもよい。
【０１４８】
また、スナバ回路ＳＣを構成するコンデンサ１６と、平滑用のコンデンサ１３，１５を同一のコンデンサとしてもよい。
【０１４９】
「個別スナバ回路ＳＣｓについて」
個別スナバ回路ＳＣｓとしても、コンデンサ１６ｓおよび抵抗体１８ｓの直列接続体に限らず、たとえばダイオードをさらに備えてもよい。また、たとえば先の図１３、図１５および図１６に示した回路としてもよい。
【０１５０】
ちなみに、個別スナバ回路ＳＣｓの適用対象となるスイッチング素子としても、ＩＧＢＴに限らない。特に、スーパージャンクションＭＯＳ電界効果トランジスタ等、ダイオードのリカバリ電流の変化速度が大きいものにあっては、個別スナバ回路ＳＣｓを設けることは有効である。
【０１５１】
「スイッチング素子Ｓｗｐ，Ｓｗｎについて」
これらスイッチング素子Ｓｗｐ，Ｓｗｎとしては、フリーホイールダイオードとは別の基板上に形成されたＩＧＢＴに限らない。例えばフリーホイールダイオードが基板上に併設されたＩＧＢＴであってもよい。
【０１５２】
また、ＭＯＳ電解効果トランジスタとしては、横型デバイスに限らず、縦型デバイスであってもよい。
【０１５３】
「スイッチング素子Ｓｗｐ，Ｓｗｎの用途について」
これらスイッチング素子としては、車載主機と高電圧バッテリとの間で電力の授受を仲介する電力変換回路を構成するものに限らない。例えば、高電圧バッテリ１２の電力を車載空調装置のコンプレッサに供給する電力変換回路を構成するものであってもよい。また、高電圧バッテリ１２の電圧を降圧して低電圧バッテリに出力するＤＣＤＣコンバータを構成するものであってもよい。
【０１５４】
さらに、例えば先の図１に示したコンバータＣＶのうち、高電位側のスイッチング素子Ｓｗｐを備えることなく、フリーホイールダイオードＦＤｐのみを備えることで昇圧チョッパ回路を構成してもよい。この場合、パワーモジュールＰＭは、第１流通規制要素としての低電位側のスイッチング素子Ｓｗｐおよびこれに逆並列接続されたフリーホイールダイオードＦＤｐと、第２流通規制要素としての高電位側のフリーホイールダイオードＦＤｐとの直列接続体を備えるものの、高電位側のスイッチング素子Ｓｗｐを備えないものとなる。なお、この構成において個別スナバ回路ＳＣｓを備える場合には、第１流通規制要素および第２流通規制要素の双方にそれぞれ個別スナバ回路ＳＣｓを並列接続する代わりに、たとえば第２流通規制要素にのみ個別スナバ回路ＳＣｓを並列接続してもよい。
【０１５５】
「そのほか」
・上記第６、第７の実施形態においても、上記第１の実施形態同様、導体３０ｐ，３０ｎ，４０や、放熱体４４，４８を備えてもよい。
【０１５６】
・放熱体４４，４８が導体でないなら、絶縁膜４２，４６を備えなくてもよい。また、放熱体４４，４８を介すことなく、例えば空冷によって多層基板２０を冷却する場合等にあっても、絶縁膜４２，４６を備えなくてもよい。
【符号の説明】
【０１５７】
１０…モータジェネレータ、１２…高電圧バッテリ、１６…コンデンサ、１８…抵抗体、Ｓｗｐ，Ｓｗｎ…スイッチング素子、ＦＤｐ、ＦＤｎ…フリーホイールダイオード、ＳＣ…スナバ回路。
【特許請求の範囲】
【請求項１】
電流の流通経路を開閉する機能である開閉機能を有する第１流通規制要素、ならびに電流の流通方向を規制する機能である整流機能および前記開閉機能の少なくとも一方を有する第２流通規制要素の直列接続体と、
該直列接続体に並列接続されるスナバ回路とを備え、
前記第１流通規制要素および前記スナバ回路間を接続する第１配線と、前記第２流通規制要素および前記スナバ回路間を接続する第２配線と、前記第１流通規制要素および前記第２流通規制要素間を接続する第３配線と、前記第１流通規制要素と、前記第２流通規制要素と、スナバ回路とが、絶縁体を用いて実質的に一体に形成されていることを特徴とするスイッチングモジュール。
【請求項２】
電流の流通経路を開閉する機能である開閉機能を有する第１流通規制要素、ならびに電流の流通方向を規制する機能である整流機能および前記開閉機能の少なくとも一方を有する第２流通規制要素の直列接続体と、
該直列接続体に並列接続されるスナバ回路とを備え、
前記第１流通規制要素および前記スナバ回路間を接続する第１配線と、前記第２流通規制要素および前記スナバ回路間を接続する第２配線と、前記第１流通規制要素および前記第２流通規制要素間を接続する第３配線とが、前記第１流通規制要素および前記第２流通規制要素の埋め込まれた絶縁体に接触するようにして形成されていることを特徴とするスイッチングモジュール。
【請求項３】
前記第１流通規制要素を構成する半導体チップと、前記第２流通規制要素を構成する半導体チップとは、互いに対向するようにして配置されており、
前記絶縁体のうちの前記半導体チップ同士の対向面に隣接した前記半導体チップの互いに対向する一対の面の一方の側には、前記第１配線および前記第２配線が形成され、前記一対の面の他方の側には、前記第３配線が形成されていることを特徴とする請求項１または２記載のスイッチングモジュール。
【請求項４】
前記第１流通規制要素を構成する半導体チップと、前記第２流通規制要素を構成する半導体チップとが縦型デバイスであり、
前記半導体チップの前記互いに対向する面は、前記第１流通規制要素および前記第２流通規制要素のそれぞれの電流の流通経路の両端部であることを特徴とする請求項３記載のスイッチングモジュール。
【請求項５】
前記第１流通規制要素および前記第２流通規制要素は、いずれもスイッチング素子およびこれに逆並列接続されるフリーホイールダイオードからなることを特徴とする請求項３または４記載のスイッチングモジュール。
【請求項６】
前記第１配線と前記第２配線とは、前記半導体のチップ面積よりも表面積が大きいことを特徴とする請求項４または５記載のスイッチングモジュール。
【請求項７】
前記第３配線は、前記第１流通規制要素を構成する半導体および前記第２流通規制要素を構成する半導体のチップ面積の合計よりも表面積が大きいことを特徴とする請求項４〜６のいずれか１項に記載のスイッチングモジュール。
【請求項８】
前記第１配線と前記第２配線との高さが、前記スナバ回路を構成する素子の高さ以上に設定されていることを特徴とする請求項４〜７のいずれか１項に記載のスイッチングモジュール。
【請求項９】
前記第１配線と、前記第２配線とは、絶縁膜によって覆われて且つ、
該絶縁膜のうち前記配線に対向する面の裏面には、放熱体が設けられていることを特徴とする請求項４〜８のいずれか１項に記載のスイッチングモジュール。
【請求項１０】
前記第３配線は、絶縁膜によって覆われて且つ、
該絶縁膜のうち前記配線に対向する面の裏面には、放熱体が設けられていることを特徴とする請求項４〜９のいずれか１項に記載のスイッチングモジュール。
【請求項１１】
前記第１配線と、前記第２配線とが、高電位側のバスバおよび低電位側のバスバに割り振られてそれぞれ接続されて且つ、前記第３配線が接続点側のバスバに接続され、
前記スナバ回路、前記第１流通規制要素および前記第２流通規制要素によって構成されるループ回路を流れる電流によって生成される磁束と、前記第１配線および前記第３配線間を流れる電流によって生成される磁束ならびに前記第２配線および前記第３配線間を流れる電流によって生成される磁束とが、平行にならないことを特徴とする請求項４〜１０のいずれか１項に記載のスイッチングモジュール。
【請求項１２】
前記第１流通規制要素は、前記流通経路を開閉するための指令が入力される開閉制御端子を備え、
前記第１配線、前記第２配線および前記第３配線が前記絶縁体の外側に伸びる方向と、前記開閉制御端子に接続される配線が前記絶縁体の外側に伸びる方向とが鈍角をなすことを特徴とする請求項１１記載のスイッチングモジュール。
【請求項１３】
前記第１流通規制要素は、その動作の基準電位を定めるための基準電位端子をさらに備え、
前記開閉制御端子に接続される配線および前記基準電位端子に接続される配線が同一層に形成されていることを特徴とする請求項１２記載のスイッチングモジュール。
【請求項１４】
前記絶縁体は、多層基板であり、
前記第１流通規制要素を構成する半導体チップと、前記第２流通規制要素を構成する半導体チップとが、前記多層基板の同一層に配置されていることを特徴とする請求項４〜１３のいずれか１項に記載のスイッチングモジュール。
【請求項１５】
前記絶縁体は、多層基板であり、
前記第１流通規制要素は、前記流通経路を開閉するための指令が入力される開閉制御端子を備え、
前記開閉制御端子に接続される配線は、前記多層基板の配線を備えることを特徴とする請求項１〜１４のいずれか１項に記載のスイッチングモジュール。
【請求項１６】
前記絶縁体は、多層基板であり、
前記第１配線、前記第２配線および前記第３配線は、前記多層基板の配線を備えることを特徴とする請求項１〜１５のいずれか１項に記載のスイッチングモジュール。
【請求項１７】
前記多層基板の側面は、モールド材によって覆われていることを特徴とする請求項１４〜１６のいずれか１項に記載のスイッチングモジュール。
【請求項１８】
前記絶縁体は、前記第１流通規制要素および前記第２流通規制要素を覆うモールド材であることを特徴とする請求項１〜１３のいずれか１項に記載のスイッチングモジュール。
【請求項１９】
前記スナバ回路は、前記直列接続体に並列接続されたコンデンサと、該コンデンサの充電経路を構成する整流手段とを備え、
前記整流手段には、前記充電経路よりもインピーダンスが大きい前記コンデンサの放電経路が並列接続されていることを特徴とする請求項１〜１８のいずれか１項に記載のスイッチングモジュール。
【請求項２０】
前記整流手段は、前記第１配線に接続されるバスバの寄生インダクタンスと前記コンデンサの静電容量に応じた共振周波数から定まる前記コンデンサの充電速度よりも実際の充電速度を大きくするオン抵抗設定がなされていることを特徴とする請求項１９記載のスイッチングモジュール。
【請求項２１】
前記充電経路には、抵抗体が設けられていることを特徴とする請求項１９記載のスイッチングモジュール。
【請求項２２】
前記放電経路は、抵抗体を備え、
前記充電経路の抵抗体は、前記放電経路の抵抗体の一部となることを特徴とする請求項２０記載のスイッチングモジュール。
【請求項２３】
前記スナバ回路は、前記直列接続体に並列接続されたコンデンサからなることを特徴とする請求項１〜１８のいずれか１項に記載のスイッチングモジュール。
【請求項２４】
前記スナバ回路は、前記直列接続体に並列接続されたコンデンサおよび抵抗体の直列接続体からなることを特徴とする請求項１〜１８のいずれか１項に記載のスイッチングモジュール。
【請求項２５】
前記スナバ回路は、前記直列接続体に並列接続されたコンデンサおよび抵抗体の直列接続体と、これらに並列接続されたコンデンサとからなることを特徴とする請求項１〜１８のいずれか１項に記載のスイッチングモジュール。
【請求項２６】
前記第１流通規制要素と前記第２流通規制要素との直列接続体は、該直列接続体に並列接続されたコンデンサおよび抵抗体の直列接続体と、これらに並列接続されたコンデンサとからなるスナバ回路が並列接続されるものであり、
当該スイッチングモジュールは、前記コンデンサおよび前記抵抗体の直列接続体に並列接続されたコンデンサのみを備えることを特徴とする請求項１〜１８のいずれか１項に記載のスイッチングモジュール。
【請求項２７】
前記スナバ回路は、互いに並列接続された複数のコンデンサを備えることを特徴とする請求項１〜２６のいずれか１項に記載のスイッチングモジュール。
【請求項２８】
前記第１流通規制要素の両端に接続される個別スナバ回路および前記第２流通規制要素の両端に接続される個別スナバ回路の少なくとも一方を備え、
前記個別スナバ回路と前記流通規制要素とを接続する配線が前記絶縁体に接触して形成されていることを特徴とする請求項１〜２７のいずれか１項に記載のスイッチングモジュール。
【請求項２９】
前記個別スナバ回路は、抵抗体およびコンデンサの直列接続体からなることを特徴とする請求項２８記載のスイッチングモジュール。
【請求項３０】
前記個別スナバ回路は、互いに並列接続された複数のコンデンサを備えることを特徴とする請求項２８または２９記載のスイッチングモジュール。
【請求項１】
電流の流通経路を開閉する機能である開閉機能を有する第１流通規制要素、ならびに電流の流通方向を規制する機能である整流機能および前記開閉機能の少なくとも一方を有する第２流通規制要素の直列接続体と、
該直列接続体に並列接続されるスナバ回路とを備え、
前記第１流通規制要素および前記スナバ回路間を接続する第１配線と、前記第２流通規制要素および前記スナバ回路間を接続する第２配線と、前記第１流通規制要素および前記第２流通規制要素間を接続する第３配線と、前記第１流通規制要素と、前記第２流通規制要素と、スナバ回路とが、絶縁体を用いて実質的に一体に形成されていることを特徴とするスイッチングモジュール。
【請求項２】
電流の流通経路を開閉する機能である開閉機能を有する第１流通規制要素、ならびに電流の流通方向を規制する機能である整流機能および前記開閉機能の少なくとも一方を有する第２流通規制要素の直列接続体と、
該直列接続体に並列接続されるスナバ回路とを備え、
前記第１流通規制要素および前記スナバ回路間を接続する第１配線と、前記第２流通規制要素および前記スナバ回路間を接続する第２配線と、前記第１流通規制要素および前記第２流通規制要素間を接続する第３配線とが、前記第１流通規制要素および前記第２流通規制要素の埋め込まれた絶縁体に接触するようにして形成されていることを特徴とするスイッチングモジュール。
【請求項３】
前記第１流通規制要素を構成する半導体チップと、前記第２流通規制要素を構成する半導体チップとは、互いに対向するようにして配置されており、
前記絶縁体のうちの前記半導体チップ同士の対向面に隣接した前記半導体チップの互いに対向する一対の面の一方の側には、前記第１配線および前記第２配線が形成され、前記一対の面の他方の側には、前記第３配線が形成されていることを特徴とする請求項１または２記載のスイッチングモジュール。
【請求項４】
前記第１流通規制要素を構成する半導体チップと、前記第２流通規制要素を構成する半導体チップとが縦型デバイスであり、
前記半導体チップの前記互いに対向する面は、前記第１流通規制要素および前記第２流通規制要素のそれぞれの電流の流通経路の両端部であることを特徴とする請求項３記載のスイッチングモジュール。
【請求項５】
前記第１流通規制要素および前記第２流通規制要素は、いずれもスイッチング素子およびこれに逆並列接続されるフリーホイールダイオードからなることを特徴とする請求項３または４記載のスイッチングモジュール。
【請求項６】
前記第１配線と前記第２配線とは、前記半導体のチップ面積よりも表面積が大きいことを特徴とする請求項４または５記載のスイッチングモジュール。
【請求項７】
前記第３配線は、前記第１流通規制要素を構成する半導体および前記第２流通規制要素を構成する半導体のチップ面積の合計よりも表面積が大きいことを特徴とする請求項４〜６のいずれか１項に記載のスイッチングモジュール。
【請求項８】
前記第１配線と前記第２配線との高さが、前記スナバ回路を構成する素子の高さ以上に設定されていることを特徴とする請求項４〜７のいずれか１項に記載のスイッチングモジュール。
【請求項９】
前記第１配線と、前記第２配線とは、絶縁膜によって覆われて且つ、
該絶縁膜のうち前記配線に対向する面の裏面には、放熱体が設けられていることを特徴とする請求項４〜８のいずれか１項に記載のスイッチングモジュール。
【請求項１０】
前記第３配線は、絶縁膜によって覆われて且つ、
該絶縁膜のうち前記配線に対向する面の裏面には、放熱体が設けられていることを特徴とする請求項４〜９のいずれか１項に記載のスイッチングモジュール。
【請求項１１】
前記第１配線と、前記第２配線とが、高電位側のバスバおよび低電位側のバスバに割り振られてそれぞれ接続されて且つ、前記第３配線が接続点側のバスバに接続され、
前記スナバ回路、前記第１流通規制要素および前記第２流通規制要素によって構成されるループ回路を流れる電流によって生成される磁束と、前記第１配線および前記第３配線間を流れる電流によって生成される磁束ならびに前記第２配線および前記第３配線間を流れる電流によって生成される磁束とが、平行にならないことを特徴とする請求項４〜１０のいずれか１項に記載のスイッチングモジュール。
【請求項１２】
前記第１流通規制要素は、前記流通経路を開閉するための指令が入力される開閉制御端子を備え、
前記第１配線、前記第２配線および前記第３配線が前記絶縁体の外側に伸びる方向と、前記開閉制御端子に接続される配線が前記絶縁体の外側に伸びる方向とが鈍角をなすことを特徴とする請求項１１記載のスイッチングモジュール。
【請求項１３】
前記第１流通規制要素は、その動作の基準電位を定めるための基準電位端子をさらに備え、
前記開閉制御端子に接続される配線および前記基準電位端子に接続される配線が同一層に形成されていることを特徴とする請求項１２記載のスイッチングモジュール。
【請求項１４】
前記絶縁体は、多層基板であり、
前記第１流通規制要素を構成する半導体チップと、前記第２流通規制要素を構成する半導体チップとが、前記多層基板の同一層に配置されていることを特徴とする請求項４〜１３のいずれか１項に記載のスイッチングモジュール。
【請求項１５】
前記絶縁体は、多層基板であり、
前記第１流通規制要素は、前記流通経路を開閉するための指令が入力される開閉制御端子を備え、
前記開閉制御端子に接続される配線は、前記多層基板の配線を備えることを特徴とする請求項１〜１４のいずれか１項に記載のスイッチングモジュール。
【請求項１６】
前記絶縁体は、多層基板であり、
前記第１配線、前記第２配線および前記第３配線は、前記多層基板の配線を備えることを特徴とする請求項１〜１５のいずれか１項に記載のスイッチングモジュール。
【請求項１７】
前記多層基板の側面は、モールド材によって覆われていることを特徴とする請求項１４〜１６のいずれか１項に記載のスイッチングモジュール。
【請求項１８】
前記絶縁体は、前記第１流通規制要素および前記第２流通規制要素を覆うモールド材であることを特徴とする請求項１〜１３のいずれか１項に記載のスイッチングモジュール。
【請求項１９】
前記スナバ回路は、前記直列接続体に並列接続されたコンデンサと、該コンデンサの充電経路を構成する整流手段とを備え、
前記整流手段には、前記充電経路よりもインピーダンスが大きい前記コンデンサの放電経路が並列接続されていることを特徴とする請求項１〜１８のいずれか１項に記載のスイッチングモジュール。
【請求項２０】
前記整流手段は、前記第１配線に接続されるバスバの寄生インダクタンスと前記コンデンサの静電容量に応じた共振周波数から定まる前記コンデンサの充電速度よりも実際の充電速度を大きくするオン抵抗設定がなされていることを特徴とする請求項１９記載のスイッチングモジュール。
【請求項２１】
前記充電経路には、抵抗体が設けられていることを特徴とする請求項１９記載のスイッチングモジュール。
【請求項２２】
前記放電経路は、抵抗体を備え、
前記充電経路の抵抗体は、前記放電経路の抵抗体の一部となることを特徴とする請求項２０記載のスイッチングモジュール。
【請求項２３】
前記スナバ回路は、前記直列接続体に並列接続されたコンデンサからなることを特徴とする請求項１〜１８のいずれか１項に記載のスイッチングモジュール。
【請求項２４】
前記スナバ回路は、前記直列接続体に並列接続されたコンデンサおよび抵抗体の直列接続体からなることを特徴とする請求項１〜１８のいずれか１項に記載のスイッチングモジュール。
【請求項２５】
前記スナバ回路は、前記直列接続体に並列接続されたコンデンサおよび抵抗体の直列接続体と、これらに並列接続されたコンデンサとからなることを特徴とする請求項１〜１８のいずれか１項に記載のスイッチングモジュール。
【請求項２６】
前記第１流通規制要素と前記第２流通規制要素との直列接続体は、該直列接続体に並列接続されたコンデンサおよび抵抗体の直列接続体と、これらに並列接続されたコンデンサとからなるスナバ回路が並列接続されるものであり、
当該スイッチングモジュールは、前記コンデンサおよび前記抵抗体の直列接続体に並列接続されたコンデンサのみを備えることを特徴とする請求項１〜１８のいずれか１項に記載のスイッチングモジュール。
【請求項２７】
前記スナバ回路は、互いに並列接続された複数のコンデンサを備えることを特徴とする請求項１〜２６のいずれか１項に記載のスイッチングモジュール。
【請求項２８】
前記第１流通規制要素の両端に接続される個別スナバ回路および前記第２流通規制要素の両端に接続される個別スナバ回路の少なくとも一方を備え、
前記個別スナバ回路と前記流通規制要素とを接続する配線が前記絶縁体に接触して形成されていることを特徴とする請求項１〜２７のいずれか１項に記載のスイッチングモジュール。
【請求項２９】
前記個別スナバ回路は、抵抗体およびコンデンサの直列接続体からなることを特徴とする請求項２８記載のスイッチングモジュール。
【請求項３０】
前記個別スナバ回路は、互いに並列接続された複数のコンデンサを備えることを特徴とする請求項２８または２９記載のスイッチングモジュール。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１２−１１５１２８（Ｐ２０１２−１１５１２８Ａ）
【公開日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【出願番号】特願２０１１−１７３６８６（Ｐ２０１１−１７３６８６）
【出願日】平成２３年８月９日（２０１１．８．９）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【出願日】平成２３年８月９日（２０１１．８．９）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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