バイアス回路
【課題】個々のトランジスタの動作電圧の違いに起因する抵抗負荷差動増幅器の利得のバラつきを抑え、その利得が精度よく一定となるバイアス回路を提供する。
【解決手段】カレントミラー２０は、差動対１０を構成している一対のトランジスタＭ１１及びＭ１２の各々のドレインへ同量の電流を流し込む。電流源３０は、利得安定化の対象である抵抗負荷差動増幅器の負荷抵抗に反比例している電流を流し出す。この電流は、差動対１０の出力点である、トランジスタＭ１２のドレインへ流し込まれる。テール電流調整回路４０は、トランジスタＭ１３のゲートに印加する電圧を変化させて差動対１０のテール電流Ｉｓｓ１を制御し、差動対１０の出力電流を電流源３０が流し出す電流に一致させる。更に、利得安定化の対象である抵抗負荷差動増幅器を構成している差動対のテール電流を制御して、このテール電流をテール電流Ｉｓｓ１の変化に比例させる。
【解決手段】カレントミラー２０は、差動対１０を構成している一対のトランジスタＭ１１及びＭ１２の各々のドレインへ同量の電流を流し込む。電流源３０は、利得安定化の対象である抵抗負荷差動増幅器の負荷抵抗に反比例している電流を流し出す。この電流は、差動対１０の出力点である、トランジスタＭ１２のドレインへ流し込まれる。テール電流調整回路４０は、トランジスタＭ１３のゲートに印加する電圧を変化させて差動対１０のテール電流Ｉｓｓ１を制御し、差動対１０の出力電流を電流源３０が流し出す電流に一致させる。更に、利得安定化の対象である抵抗負荷差動増幅器を構成している差動対のテール電流を制御して、このテール電流をテール電流Ｉｓｓ１の変化に比例させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器の技術に関し、特に、抵抗負荷差動増幅器の利得を、製造条件や温度条件などの変動に対して安定化させる技術に関する。
【背景技術】
【０００２】
ごく一般的な抵抗負荷差動増幅器の回路構成を図７Ａに示す。同図に示す回路は、ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）であるトランジスタＭ１０１、Ｍ２０１、及びＭ３０１と、抵抗Ｒ１０１及びＲ２０１とより構成されている。
【０００３】
図７Ａにおいて、抵抗Ｒ１０１及びＲ２０１の各々一方の端子はトランジスタＭ１０１及びＭ２０１の各ドレインとそれぞれ接続されており、抵抗Ｒ１０１及びＲ２０１の他方の端子はどちらも電源Ｖｄｄに接続されている。トランジスタＭ１０１及びＭ２０１の各ソースはトランジスタＭ３０１のドレインと接続されており、トランジスタＭ３０１のソースはグランドに接続されている。
【０００４】
同図の回路に入力される差動信号である信号ＩＮＰ及びＩＮＭはトランジスタＭ１０１及びＭ２０１の各ゲートにそれぞれ入力されている。そして、同図の回路における差動出力である信号ＯＵＴＭ及びＯＵＴＰは、それぞれ、抵抗Ｒ１０１とトランジスタＭ１０１との接続点、及び、抵抗Ｒ２０１とトランジスタＭ２０１との接続点より取り出される。また、トランジスタＭ３０１のゲートには、トランジスタＭ３０１のドレイン−ソース間を流す電流Ｉｓｓの値を決定するバイアス電圧Ｂｉａｓが印加される。
【０００５】
図７Ａの回路は以上のように構成されている。従って、トランジスタＭ１０１とトランジスタＭ２０１とにより差動対が構成されており、トランジスタＭ３０１は、トランジスタＭ１０１とトランジスタＭ２０１との各々のドレイン−ソース間に流れる電流の和（テール電流：Tail Current）Ｉｓｓを決定する電流源として機能する。
【０００６】
図７Ａの回路の利得Ａｖは、トランジスタＭ１０１及びＭ２０１の相互コンダクタンスをＧｍとし、抵抗Ｒ１０１及びＲ２０１の抵抗値をＲとすると、下記の式で表すことができる。
【０００７】
【数１】
【０００８】
つまり、図７Ａの回路の利得Ａｖは、相互コンダクタンスＧｍと抵抗値Ｒとの積に比例する関係を有している。
ここで、製造条件や温度条件などが変動すると相互コンダクタンスＧｍや抵抗値Ｒは変動するため、利得Ａｖもこれらの影響を受けて変動する。ここで、図７Ａの回路を同一の半導体基板上に形成すると、相互コンダクタンスＧｍの変動や抵抗値Ｒの変動は各トランジスタ間あるいは各抵抗間でほぼ連動して生じる性質を有している。
【０００９】
なお、利得Ａｖが相互コンダクタンスＧｍと負荷抵抗の抵抗値Ｒとの積に比例する関係を有する回路は、図７Ａに示した回路に限定されるものではない。このような関係を有する回路を例示する。
【００１０】
例えば、図７Ｂに示した抵抗負荷差動増幅器は、ｎ型ＭＯＳＦＥＴであるトランジスタＭ１０２及びＭ２０２を、図７Ａに示した回路構成におけるトランジスタＭ１０１及びＭ２０１にカスケード接続して構成されたものである。すなわち、この回路は、抵抗Ｒ１０１とトランジスタＭ１０１のドレインとの接続点にトランジスタＭ１０２を挿入し、更に、抵抗Ｒ２０１とトランジスタＭ２０１のドレインとの接続点にトランジスタＭ２０２を挿入して構成されている。なお、トランジスタＭ１０２及びＭ２０２の両ゲートには定電圧Ｖｒｅｆが印加されている。
【００１１】
また、図７Ｃに示した回路は、抵抗負荷の混合増幅器（ミキサ）である。この回路は、ｎ型ＭＯＳＦＥＴであるトランジスタＭ１０３及びＭ２０３を、図７Ｂに示した回路に更に加えて構成されている。すなわち、この回路は、図７Ｂに示した回路における、抵抗Ｒ２０１とトランジスタＭ２０２のドレインとの接続点にトランジスタＭ１０３のドレインを接続し、トランジスタＭ１０２のソースとトランジスタＭ１０１のドレインとの接続点にトランジスタＭ１０３のソースを接続する。そして、図７Ｂに示した回路における、抵抗Ｒ１０１とトランジスタＭ１０２のドレインとの接続点にトランジスタＭ２０３のドレインを接続し、トランジスタＭ２０２のソースとトランジスタＭ２０１のドレインとの接続点にトランジスタＭ２０３のソースを接続する。なお、混合する２つの信号のうちの一方の信号は、差動信号ＩＮＰ及びＩＮＭとしてトランジスタＭ１０１及びＭ２０１の各ゲートにそれぞれ入力される。また、混合する２つの信号のうちの他方の信号は差動信号ＬＯＰ及びＬＯＭとされ、そのうちの信号ＬＯＰについてはトランジスタＭ１０２及びＭ２０２の両ゲートに入力され、信号ＬＯＭについてはトランジスタＭ１０３及びＭ２０３の両ゲートに入力される。
【００１２】
このような図７Ｂや図７Ｃに示した回路であっても、回路の利得Ａｖが相互コンダクタンスＧｍと負荷抵抗の抵抗値Ｒとの積に比例する関係を有している。
このような関係を有する抵抗負荷差動増幅器において、製造条件や温度条件などの変動に対して利得を安定化させるために、差動対を構成しているトランジスタの相互コンダクタンスＧｍが、負荷抵抗の抵抗値Ｒと反比例の関係になるようなバイアス条件を作り出す回路が提案されている。これは、相互コンダクタンスＧｍと抵抗値Ｒとが反比例の関係を有していれば、
【００１３】
【数２】
【００１４】
となり、相互コンダクタンスＧｍや抵抗値Ｒが変動しても利得が一定になるという考えに基づいたものである。
そのようなバイアス回路の例として、非特許文献１には、図８に示す回路が提案されている。
【００１５】
図８に示す回路は、ｎ型ＭＯＳＦＥＴであるトランジスタＭ１１１及びＭ１１２と、ｐ型ＭＯＳＦＥＴであるトランジスタＭ１１３及びＭ１１４と、抵抗Ｒ１１１とより構成されている。ここで、トランジスタＭ１１２は、トランジスタサイズ比（トランジスタ素子のゲート幅Ｗとゲート長Ｌとの比）が、トランジスタＭ１１１のトランジスタサイズ比（Ｗ／Ｌ）N のＫ倍に形成されている。また、トランジスタＭ１１３とトランジスタＭ１１４とのトランジスタサイズ比（Ｗ／Ｌ）P は同一である。なお、抵抗Ｒ１１１の抵抗値をＲｓとする。
【００１６】
図８において、トランジスタＭ１１１のドレイン及びゲートと、トランジスタＭ１１２のゲートと、トランジスタＭ１１４のドレインとが接続されている。従って、トランジスタＭ１１１はダイオード接続されている。また、トランジスタＭ１１２のドレインと、トランジスタＭ１１３のドレイン及びゲートと、トランジスタＭ１１４のゲートとが接続されている。従って、トランジスタＭ１１３はダイオード接続されている。
【００１７】
トランジスタＭ１１３及びＭ１１４の各ソースはどちらも電源Ｖｄｄに接続されている。また、トランジスタＭ１１１のソースはグランドに直接接続されており、トランジスタＭ１１２のソースは抵抗Ｒ１１１を介してグランドに接続されている。
【００１８】
非特許文献１では、図８において、トランジスタＭ１１３のソースからドレインへと流れる電流Ｉｏｕｔは、トランジスタＭ１１４のソースからドレインへと流れる電流Ｉｒｅｆに等しいことより、下記の式が導かれている。
【００１９】
【数３】
【００２０】
なお、上記の式において、μn はキャリアの移動度を表す定数であり、Ｃoxはゲート容量を表す定数である。
ここで、ＭＯＳトランジスタで差動対を構成した回路の入出力特性について検討する。
【００２１】
図９に示す回路は、ｎ型ＭＯＳＦＥＴであるトランジスタＭ１２１、Ｍ２２１、及びＭ３２１より構成されている。ここで、差動対を構成するトランジスタＭ１２１とトランジスタＭ２２１とは、同一のトランジスタサイズ比（Ｗ／Ｌ）N を有しており、相互コンダクタンスＧｍも同一である。
【００２２】
図９において、トランジスタＭ１２１及びＭ２２１の各ソースとトランジスタＭ３２１のドレインとは接続されており、トランジスタＭ３２１のソースはグランドに接続されている。従って、トランジスタＭ２２１を流れる電流Ｉｄｐと、トランジスタＭ１２１を流れる電流Ｉｄｍとの和の電流が、テール電流Ｉｓｓとして、トランジスタＭ３２１のドレイン−ソース間を流れる。なお、電流Ｉｓｓの値は、トランジスタＭ３２１のゲートに印加する電圧Ｂｉａｓによって決定される。
【００２３】
ここで、電圧源Ｅ２２１により、Ｖｉｎ＋ΔＶｉｎ／２なる電圧をトランジスタＭ２２１のゲートに印加すると共に、電圧源Ｅ１２１により、Ｖｉｎ−ΔＶｉｎ／２なる電圧をトランジスタＭ１２１のゲートに印加する。ここで、電圧Ｖｉｎは同相電圧であり、ΔＶｉｎは微小逆相電圧である。
【００２４】
ここで、微小電流ΔＩｄ＝Ｉｄｐ−Ｉｄｍを定義すると、差動対の相互コンダクタンスＧｍは下記の式で表されることが非特許文献１に示されている。
【００２５】
【数４】
【００２６】
ここで、ΔＶｉｎが十分に小さいときには、上記（４）式は下記の式に近似することができる。
【００２７】
【数５】
【００２８】
今、この図９の回路におけるテール電流Ｉｓｓを、図８に示した回路の出力電流Ｉｏｕｔに一致させる。すなわち、前掲した（３）式に表されている電流Ｉｏｕｔの式を、上記の（５）式におけるＩｓｓに代入する。すると、下記の式が得られる。
【００２９】
【数６】
【００３０】
上式において、Ｋは定数であるから、差動対の相互コンダクタンスＧｍは抵抗Ｒｓと反比例の関係となっている。つまり、この（６）式の関係は（２）式を成立させるので、図９の回路の利得Ａｖは、製造条件や温度条件などの変動に対して変動せずに一定になる。
【非特許文献１】ベザード・ラザビィ（Behzad Razavi ）著、「デザイン・オブ・アナログ・シーモス・インテグレーテッド・サーキッツ（Design of Analog CMOS Integrated Circuits ）」、（米国）、ザ・マクグロウヒル・カンパニーズ・インク（The McGraw-Hill Companies, Inc. ）、２００１年、ｐ．１０７−１０８、ｐ．３７７−３７９
【発明の開示】
【発明が解決しようとする課題】
【００３１】
図８に示したバイアス回路は、その出力電流ＩｏｕｔがトランジスタＭ１１１及びＭ１１２により決定される。ここで、同図から明らかなように、トランジスタＭ１１１及びＭ１１２Ｍ１とＭ２は、グランド電位の近辺で動作している。これに対し、抵抗負荷差動増幅器内で差動対を構成しているトランジスタは、一般的には、電源電圧の１／２程度の電位で動作させることが多い。
【００３２】
ここで、ＭＯＳトランジスタの入出力特性を示す基本式は、
【００３３】
【数７】
【００３４】
である。なお、上記の式において、Ｉｄはドレイン電流、Ｖｇｓはゲート−ソース間電圧、Ｖｔｈはゲート−ソース間の閾値電圧である。
この（７）式は、前掲した（３）式から（６）式の各式の基本となっている。ここで、これらの各式は、回路を構成する全てのトランジスタの閾値電圧Ｖｔｈが等しいという仮定で導いたものである。ところが、各トランジスタの動作電位が異なると、基板バイアス効果（Body Effect ）等により、個々のトランジスタの閾値電圧Ｖｔｈが異なるため、（３）式から（６）式の各式は正確ではなくなる。
【００３５】
このように、図８に示したバイアス回路におけるトランジスタＭ１１１及びＭ１１２は、動作時の電位が、抵抗負荷差動増幅器内で差動対を構成しているトランジスタの動作電位と異なるため、個々のトランジスタの閾値電圧Ｖｔｈがずれてしまう。そのため、図８の回路では、前掲した（３）式から（６）式の各式が精度良く成り立たず、その結果として、増幅器の利得の変動を抑え切れないという問題を有していた。
【００３６】
本発明は上述した問題に鑑みてなされたものであり、その解決しようとする課題は、個々のトランジスタの動作電圧の違いに起因する抵抗負荷差動増幅器の利得のバラつきを抑え、その利得が精度よく一定となるバイアス回路を提供することである。
【課題を解決するための手段】
【００３７】
本発明の態様のひとつであるバイアス回路は、抵抗負荷差動増幅器のバイアス回路であって、第一の差動対と、当該第一の差動対のテール電流を制御して、当該第一の差動対の入力に一定の電位差を与えたときの当該第一の差動対の出力電流を、当該抵抗負荷差動増幅器における負荷抵抗に反比例させる制御部と、を有しており、当該抵抗負荷差動増幅器を構成している第二の差動対のテール電流を、当該第一の差動対のテール電流に比例させる、ことを特徴とするものであり、この特徴によって前述した課題を解決する。
【００３８】
この構成によれば、抵抗負荷差動増幅器を構成している第二の差動対の相互コンダクタンスが当該抵抗負荷差動増幅器の負荷抵抗と反比例する関係になるので、当該抵抗負荷差動増幅器の利得が精度よく一定となる。
【００３９】
なお、上述した本発明に係るバイアス回路において、当該第一の差動対と当該第二の差動対とを同一の回路構成とすることができる。
こうすることにより、第二の差動対のテール電流を、当該第一の差動対のテール電流に比例させることで、抵抗負荷差動増幅器を構成している第二の差動対の相互コンダクタンスを当該抵抗負荷差動増幅器の負荷抵抗に反比例する関係とすることができる。
【００４０】
なお、このとき、当該第一の差動対を構成するトランジスタと当該第二の差動対を構成するトランジスタとのトランジスタサイズ比を同一としてもよい。
こうすることにより、第二の差動対のテール電流を、第一の差動対のテール電流と同一とすることで、抵抗負荷差動増幅器を構成している第二の差動対の相互コンダクタンスを当該抵抗負荷差動増幅器の負荷抵抗に反比例する関係とすることができる。
【００４１】
また、前述した本発明に係るバイアス回路において、当該制御部が、当該第一の差動対を構成している一対のトランジスタの各々へ同量の電流を流し込むカレントミラーと、当該負荷抵抗に反比例している電流を流し出す電流源と、当該第一の差動対のテール電流を制御して、当該出力電流を当該電流源が流し出す電流に一致させるテール電流制御部と、を有するようにしてもよい。
【００４２】
こうすることにより、第一の差動対の入力に一定の電位差を与えたときの第一の差動対の出力電流を、抵抗負荷差動増幅器における負荷抵抗に反比例させることができる。
なお、このとき、当該テール電流制御部は、当該電流源が流し出す電流を当該第一の差動対の出力点へ流し込んだときに当該出力点に生じる電圧が所定の基準電圧になるように、当該第一の差動対のテール電流を制御するようにしてもよい。
【００４３】
このように構成することにより、第一の差動対の出力電流を電流源が流し出す電流に一致させることができる。
なお、このとき、当該テール電流制御部は、当該第一の差動対の出力点に生じる電圧が入力されて当該所定の基準電圧と比較する比較器を有しており、当該第一の差動対のテール電流を決定するトランジスタを、当該比較器の出力で制御するようにしてもよい。
【００４４】
こうすることにより、第一の差動対の出力点に生じる電圧を所定の基準電圧になるように、第一の差動対のテール電流を制御することができる。
なお、このとき、当該比較器は、入力と出力との間に、コンデンサ、若しくは、コンデンサと抵抗との直列接続、が接続されているように構成してもよい。
【００４５】
こうすることにより、バイアス回路内でのフィードバック制御に対する位相補償がなされる。
また、このとき、当該第二の差動対のテール電流を決定するトランジスタを当該比較器の出力で制御するようにしてもよい。
【００４６】
こうすることにより、第二の差動対のテール電流を、第一の差動対のテール電流に比例させるようにすることができる。
また、前述した構成において、当該テール電流制御部は、当該第一の差動対の出力点に生じる電圧が入力されて当該所定の基準電圧と比較する比較器と、当該比較値の出力に基づいて電流を制御する第一及び第二のトランジスタと、当該第一の差動対のテール電流を決定するトランジスタとの間でカレントミラーを構成しており、ダイオード接続されている第三のトランジスタと、を有しており、当該第一のトランジスタによって制御されている電流を当該第三のトランジスタに流し、当該第二のトランジスタによって制御されている電流で、当該第二の差動対のテール電流を決定するトランジスタを制御するようにしてもよい。
【００４７】
この構成によれば、第一の差動対の出力点に生じる電圧を所定の基準電圧になるように、第一の差動対のテール電流を制御し、更に、第二の差動対のテール電流を、第一の差動対のテール電流に比例させるようにすることができる。
【００４８】
なお、このとき、当該第二の差動対のテール電流を決定するトランジスタとの間でカレントミラーを構成しており、ダイオード接続されている第四のトランジスタを更に有しており、当該第二のトランジスタによって制御されている電流を当該第四のトランジスタに流すようにしてもよい。
【００４９】
こうすることにより、第二のトランジスタによって制御されている電流で、第二の差動対のテール電流を決定するトランジスタを制御することができる。
また、このとき、当該第三のトランジスタと当該第一の差動対のテール電流を決定するトランジスタとの接続点と、当該比較器の入力との間に、コンデンサ、若しくは、コンデンサと抵抗との直列接続が接続されているようにしてもよい。
【００５０】
こうすることにより、バイアス回路内でのフィードバック制御に対する位相補償がなされる。
【発明の効果】
【００５１】
本発明によれば、以上のようにすることにより、個々のトランジスタの動作電圧の違いに起因する抵抗負荷差動増幅器の利得のバラつきを抑え、その利得が精度よく一定となるバイアス回路が提供できるようになるという効果を奏する。
【発明を実施するための最良の形態】
【００５２】
以下、本発明の実施の形態を図面に基づいて説明する。
まず図１について説明する。同図は、本発明を実施するバイアス回路（Ｇｍ補正回路）の原理構成を示している。
【００５３】
図１において、差動対１０は、ｎ型ＭＯＳＦＥＴであるトランジスタＭ１１及びＭ１２より構成されている。ここで、トランジスタＭ１１及びＭ１２の各ソースと、ｎ型ＭＯＳＦＥＴであるトランジスタＭ１３のドレインとが接続されており、トランジスタＭ１３のソースはグランドに接続されている。従って、トランジスタＭ１３のドレイン−ソース間には、トランジスタＭ１１及びＭ１２の各々のドレイン−ソース間を流れる電流の和、すなわち、差動対１０のテール電流Ｉｓｓ１が流れる。つまり、トランジスタＭ１３は、差動対１０のテール電流Ｉｓｓ１の値を決定するトランジスタである。
【００５４】
トランジスタＭ１１のゲートには、定電圧源Ｅ１１により、Ｖｉｎ−ΔＶｉｎ／２なる電圧が印加されており、トランジスタＭ１２のゲートには、定電圧源Ｅ１２により、Ｖｉｎ＋ΔＶｉｎ／２なる電圧が印加されている。つまり、差動対１０の入力には一定の電位差ΔＶｉｎが与えられている。なお、電圧Ｖｉｎは、例えば、回路の電源電圧Ｖｄｄの１／２程度の電圧である。
【００５５】
カレントミラー２０は、差動対１０を構成している一対のトランジスタＭ１１及びＭ１２の各々のドレインへ同量の電流を流し込む。
電流源３０は、利得安定化の対象である抵抗負荷差動増幅器における負荷抵抗の抵抗値の変動に電流値が反比例している電流を流し出す。この電流は、差動対１０の出力点である、トランジスタＭ１２のドレインへ流し込まれる。
【００５６】
テール電流調整回路４０は、トランジスタＭ１３のゲートに印加する電圧を変化させて差動対１０のテール電流Ｉｓｓ１を制御し、差動対１０の出力電流を電流源３０が流し出す電流に一致させる。更に、利得安定化の対象である抵抗負荷差動増幅器を構成している差動対のテール電流を制御して、このテール電流を差動対１０のテール電流Ｉｓｓ１の変化に比例させる。
【００５７】
次に、図１に示した構成の動作原理を説明する。
差動対に印加する入力電圧ΔＶｉｎが十分に小さいときは、差動対の出力電流ΔＩｄは、（４）式にも示されているように、次式で与えられる。
【００５８】
【数８】
【００５９】
ここで、前掲した（５）式に示されているように、相互コンダクタンスＧｍはテール電流Ｉｓｓの１／２乗と比例関係を有している。
そこで、図１に示すように、入力電圧ΔＶｉｎが一定の電圧であるときに、差動対１０の出力であるトランジスタＭ１２のドレインへ、電流値がα×１／Ｒ（αは定数、Ｒは、利得安定化の対象である抵抗負荷差動増幅器における負荷抵抗の抵抗値）である電流を電流源３０から流し込む。そして、テール電流調整回路４０によるフィードバック制御によってトランジスタＭ１３のゲートへ印加する電圧を制御し、差動対１０の出力電流Ｉｏｕｔ（すなわちΔＩｄ）と電流源３０から流し込まれている電流（α×１／Ｒ）とが一致するように差動対１０のテール電流Ｉｓｓ１を調整する。この出力電流Ｉｏｕｔと電流（α×１／Ｒ）とが一致すると、差動対１０の相互コンダクタンスＧｍは、
【００６０】
【数９】
【００６１】
となり、負荷抵抗Ｒの変動と反比例の関係となる。
以上のように、図１の回路では、差動対１０のテール電流Ｉｓｓ１を制御して、差動対１０の入力に一定の電位差ΔＶｉｎを与えたときの差動対１０の出力電流Ｉｏｕｔを、抵抗負荷差動増幅器における負荷抵抗に反比例させるようにしているのである。
【００６２】
そこで、利得安定化の対象である抵抗負荷差動増幅器を構成している差動対と図１の差動対１０とのトランジスタサイズ比を同一にし、当該抵抗負荷差動増幅器を構成している差動対のテール電流として、図１の差動対１０のテール電流と同一の電流を流す。こうすることにより、両者の差動対の相互コンダクタンスＧｍは同一になる。この結果、当該抵抗負荷差動増幅器において前掲した（２）式が成立し、その利得Ａｖが一定となる。
【００６３】
しかも、この場合においては、図１の差動対１０と、抵抗負荷差動増幅器における差動対とは、ほぼ同一の動作電位（例えば電源電圧の１／２程度）で動作させることができるので、基板バイアス効果等による個々のトランジスタの閾値電圧Ｖｔｈのずれを殆ど無くすことができる。従って、抵抗負荷差動増幅器の利得を精度よく一定とすることができる。
【００６４】
なお、上記の説明においては、理解を容易にするために、利得安定化の対象である抵抗負荷差動増幅器を構成している差動対のテール電流として、図１の差動対１０のテール電流と同一の電流を流すようにした。実際には、当該抵抗負荷差動増幅器を構成している差動対のテール電流を、図１の差動対１０のテール電流と比例関係にあるものとすれば、前掲した（９）式が成立して抵抗負荷差動増幅器の利得を精度よく一定となることは、（５）式から明らかである。
【００６５】
次に図２について説明する。同図は、本発明の第一の実施例の構成を示している。この例では、バイアス回路１が、抵抗負荷差動増幅器２の利得を安定化させる。
図２に示されているバイアス回路１は、図１に原理構成を示したバイアス回路の具体的な回路構成を示しており、図１に示したものと同一の構成要素には同一の符号を付している。
【００６６】
バイアス回路１は、差動対１０と、定電圧源Ｅ１１及びＥ１２と、カレントミラー２０と、電流源３０と、テール電流調整回路４０とを供えて構成されている。
差動対１０は、ｎ型ＭＯＳＦＥＴであるトランジスタＭ１１及びＭ１２により、図１に示したものと同様に接続されて構成されており、ｎ型ＭＯＳＦＥＴであるトランジスタＭ１３も図１に示したものと同様に接続されている。従って、トランジスタＭ１３は、差動対１０のテール電流Ｉｓｓ１の値を決定するトランジスタである。
【００６７】
定電圧源Ｅ１１及びＥ１２は、差動対１０の入力であるトランジスタＭ１１のゲートとトランジスタＭ１２のゲートとに、それぞれ電圧Ｖｉｎ−ΔＶｉｎ／２及び電圧Ｖｉｎ＋ΔＶｉｎ／２の電圧を印加し、この両者に一定の電位差（ΔＶｉｎ）を与える。
【００６８】
カレントミラー２０は、差動対１０を構成しているトランジスタＭ１１及びＭ１２のドレインへ同量の電流を流し込む。カレントミラー２０は、ｐ型ＭＯＳＦＥＴであるトランジスタＭ２１及びＭ２２を備えて構成されている。ここで、トランジスタＭ２１はドレインとゲートとが接続されており、ダイオード接続されている。このトランジスタＭ２１のドレインとゲートとは、更に、トランジスタＭ２２のゲートと、差動対１０を構成しているトランジスタＭ１１のドレインとに接続されている。また、トランジスタＭ２２のドレインは差動対１０を構成しているトランジスタＭ１１のドレインに接続されており、トランジスタＭ２１及びＭ２２の各ドレインはどちらも電源Ｖｄｄに接続されている。
【００６９】
電流源３０は、抵抗負荷差動増幅器２における負荷抵抗の抵抗値の変動に電流値が反比例している電流を流し出し、差動対１０の出力点であるトランジスタＭ１２のドレインへ流し込む。
【００７０】
電流源３０の具体的な回路構成例を図３に示す。同図に示す回路は、オペアンプ３１、定電圧源Ｅ３１、ｐ型ＭＯＳＦＥＴであるトランジスタＭ３１及びＭ３２、及び抵抗Ｒ３１を備えて構成されている。ここで、抵抗Ｒ３１は、抵抗負荷差動増幅器２における負荷抵抗である抵抗Ｒ５１及びＲ５２と比例関係のある抵抗値Ｒとし、更に、抵抗Ｒ３１を、抵抗Ｒ５１及びＲ５２と同一の半導体基板上に形成する等して製造条件や温度条件などの変動に対する抵抗値Ｒの変動が各抵抗間で連動するようにしておく。
【００７１】
オペアンプ３１の反転入力（−側入力）には、基準電圧Ｖｒｅｆが定電圧源Ｅ３１によって印加されており、オペアンプ３１の出力は、トランジスタＭ３１及びＭ３２の各ゲートにそれぞれ接続されている。また、トランジスタＭ３１のドレインとグランドの間には抵抗Ｒ３１が挿入されており、この抵抗Ｒ３１とトランジスタＭ３１のドレインとの接続点にはオペアンプ３１の非反転入力（＋側入力）も接続されている。
【００７２】
トランジスタＭ３１及びＭ３２の各ソースはどちらも電源Ｖｄｄに接続されており、Ｍ３２のソースから、この電流源３０の出力電流Ｉを流し出す。
図３の回路において、オペアンプ３１の作用により、オペアンプ３１の非反転入力は、オペアンプ３１の反転入力と同電位に保たれる。従って、抵抗Ｒ３１とトランジスタＭ３１のドレインとの接続点の電位は、基準電圧Ｖｒｅｆとなる。このとき、抵抗Ｒ３１を流れる電流Ｉの値は、Ｖｒｅｆ／Ｒとなる。この電流ＩはトランジスタＭ３１が流し出すドレイン電流であるから、オペアンプ３１は、トランジスタＭ３１がこのようなドレイン電流を流し出し得る電圧をトランジスタＭ３１のゲートに印加する。
【００７３】
電流源３０を、例えば以上のように構成すると、抵抗負荷差動増幅器２における負荷抵抗の抵抗値Ｒの変動に電流値が反比例している電流（α×１／Ｒ）を流し出すものとすることができる。
【００７４】
ここで、トランジスタＭ３２のゲートには、トランジスタＭ３１のゲートと同一の電圧がオペアンプ３１によって印加されているので、トランジスタＭ３２をトランジスタＭ３１と同一のトランジスタサイズ比として形成しておくことにより、トランジスタＭ３２は、トランジスタＭ３１と同量のドレイン電流、すなわち電流Ｉを流し出す。この電流Ｉの値は、Ｖｒｅｆ／Ｒであるから、抵抗負荷差動増幅器２における負荷抵抗である抵抗Ｒ５１及びＲ５２の抵抗値Ｒの変動に反比例する。
【００７５】
図２の説明へ戻る。
テール電流調整回路４０は、比較器であるオペアンプ４１、コンデンサＣ４１、及び抵抗Ｒ４１を備えて構成されており、トランジスタＭ１３のゲートに印加する電圧を変化させて差動対１０のテール電流Ｉｓｓ１を制御し、差動対１０の出力電流を電流源３０が流し出す電流に一致させる。
【００７６】
オペアンプ４１の非反転入力（＋側入力）には、差動対１０の出力点であるトランジスタＭ１２のドレインに生じる電圧が入力される。一方、オペアンプ４１の反転入力（−側入力）には、所定の基準電圧Ｖｒｅｆ１が不図示の定電圧源により印加される。オペアンプ４１はこの両者の電圧の大小比較を行う。ここで、差動対１０の出力点の電圧が基準電圧Ｖｒｅｆ１よりも大きければオペアンプ４１の出力電圧を上昇させ、差動対１０の出力点の電圧が基準電圧Ｖｒｅｆ１よりも小さければオペアンプ４１の出力電圧を下降させる。
【００７７】
オペアンプ４１の出力電圧は、差動対１０のテール電流Ｉｓｓ１を決定するトランジスタＭ１３と、後述するトランジスタＭ５３との各ゲートにそれぞれ印加されている。従って、トランジスタＭ１３及びＭ５３はオペアンプ４１の出力によって制御される。
更に、コンデンサＣ４１と抵抗Ｒ４１との直列接続が、オペアンプ４１の入力（非反転入力）と出力との間に接続されている。
【００７８】
抵抗負荷差動増幅器２は、図７Ａに示したものと同一の回路構成のものであり、ｎ型ＭＯＳＦＥＴであるトランジスタＭ５１、Ｍ５２、及びＭ５３と、抵抗Ｒ５１及びＲ５２とより構成されている。
【００７９】
前述したように、抵抗Ｒ５１及びＲ５２の抵抗値はどちらもＲであるとする。抵抗Ｒ５１及びＲ５２の各々一方の端子はトランジスタＭ５１及びＭ５２の各ドレインとそれぞれ接続されており、抵抗Ｒ５１及びＲ５１の他方の端子はどちらも電源Ｖｄｄに接続されている。トランジスタＭ５１及びＭ５２の各ソースはトランジスタＭ５３のドレインと接続されており、トランジスタＭ５３のソースはグランドに接続されている。
【００８０】
抵抗負荷差動増幅器２に入力される差動信号である信号ＩＮＰ及びＩＮＭはトランジスタＭ５１及びＭ５２の各ゲートにそれぞれ入力される。そして、この抵抗負荷差動増幅器２における差動出力である信号ＯＵＴＭ及びＯＵＴＰは、それぞれ、抵抗Ｒ５１とトランジスタＭ５１との接続点、及び、抵抗Ｒ５２とトランジスタＭ５２との接続点より取り出される。また、トランジスタＭ５３のゲートには、トランジスタＭ５３のドレイン−ソース間を流す電流Ｉｓｓ２の値を決定するバイアス電圧Ｂｉａｓとして、テール電流調整回路４０のオペアンプ４１の出力電圧が印加される。
【００８１】
抵抗負荷差動増幅器２は以上のように構成されている。ここで、トランジスタＭ５１とトランジスタＭ５２とにより差動対５０が構成されており、この構成は、バイアス回路１における差動対１０と同一の回路構成となっている。また、トランジスタＭ５３は、トランジスタＭ５１とトランジスタＭ５２との各々のドレイン−ソース間に流れる電流の和、すなわち、差動対５０のテール電流Ｉｓｓ２を決定する電流源として機能する。
【００８２】
次に、図２に示した回路が、テール電流調整回路４０によるフィードバック制御により、差動対１０の相互コンダクタンスＧｍが負荷抵抗Ｒ５１及びＲ５２の抵抗値Ｒに反比例する状態へと収束する様子を説明する。
【００８３】
ここで、バイアス回路１の差動対１０の相互コンダクタンスＧｍが最終的な収束値よりも小さくなった場合を想定する。このときは、前掲した（８）式により、差動対１０の出力電流ΔＩｄ（すなわちＩｏｕｔ）は小さくなる。
【００８４】
これに対し、電流源３０は、前述した電流（α×１／Ｒ）を差動対１０の出力点に流し込んでいるので、この出力点に生じる電圧は上昇する。この出力点の電圧はオペアンプ４１の非反転入力に印加されているので、この電圧が基準電圧Ｖｒｅｆを上回るとオペアンプ４１の出力電圧は上昇する。この出力電圧は、差動対１０のテール電流Ｉｓｓ１を決定しているトランジスタＭ１３のゲートに印加されているので、この出力電圧の上昇はテール電流Ｉｓｓ１を増加させる。ここで、前掲した（５）式から明らかなように、テール電流Ｉｓｓ１の増加は、差動対１０の相互コンダクタンスＧｍを増加させる。
【００８５】
図２のバイアス回路１では、以上のようなフィードバック制御が行われる。この制御動作は、差動対１０の出力電流ΔＩｄ（すなわちＩｏｕｔ）が、電流源３０の流し出す電流（α×１／Ｒ）と一致すると収束し、このとき、差動対１０の出力点に生じる電圧は基準電圧Ｖｒｅｆになる。言い換えれば、テール電流調整回路４０のオペアンプ４１は、電流源３０の流し出す電流を差動対１０の出力点に流し込んだときに当該出力点に生じる電圧が電圧Ｖｒｅｆとなるように、差動対１０のテール電流Ｉｓｓ１を制御しているのである。
【００８６】
ここで、この基準電圧Ｖｒｅｆは、各トランジスタＭ１１、Ｍ２１、Ｍ１３、Ｍ２１、及びＭ２２が飽和領域で動作するような電圧とすればよく、例えば、電源電圧Ｖｄｄの１／２程度とする。
【００８７】
なお、オペアンプ４１の入力と出力との間に挿入されているコンデンサＣ４１と抵抗Ｒ４１との直列接続は、位相補償のためのものであり、バイアス回路１で形成されているフィードバックによる発振を防止する。なお、ここで、抵抗Ｒ４１を削除し（抵抗Ｒ４１の抵抗値をゼロとし）、オペアンプ４１の入力と出力との間にコンデンサＣ４１のみを挿入して位相補償を行うようにすることも可能である。
【００８８】
前述したように、バイアス回路１におけるテール電流調整回路４０のオペアンプ４１が出力している電圧は、抵抗負荷差動増幅器２におけるトランジスタＭ５３のゲートにも印加されている。従って、トランジスタＭ１３とトランジスタＭ５３とのトランジスタサイズ比が同一であれば、差動対５０のテール電流Ｉｓｓ２は、差動対１０のテール電流Ｉｓｓ１と等しくなる。
【００８９】
ここで、差動対５０を構成しているトランジスタＭ５１及びＭ５２のトランジスタサイズ比が、差動対１０を構成しているトランジスタＭ１１及びＭ１２と同一であれば、差動対５０の相互コンダクタンスＧｍは差動対１０と等しくなる。この場合、バイアス回路１でのフィードバック制御が収束すると、差動対５０の相互コンダクタンスＧｍと抵抗負荷差動増幅器２の負荷抵抗Ｒ５１及びＲ５２の抵抗値Ｒとが反比例の関係となるので、抵抗負荷差動増幅器２の利得が安定なものとなる。
【００９０】
なお、図２に示した回路において、差動対５０の相互コンダクタンスＧｍが抵抗負荷差動増幅器２の負荷抵抗Ｒ５１及びＲ５２の抵抗値Ｒと反比例の関係を有するためには、差動対５０の相互コンダクタンスＧｍが差動対１０と等しいことは必ずしも必要ではなく、相互コンダクタンスＧｍが差動対５０と差動対１０とで比例関係にあればよい。従って、差動対５０の回路構成が差動対１０と同一であれば、前掲した（５）式より、差動対５０を構成しているトランジスタＭ５１及びＭ５２と差動対１０を構成しているトランジスタＭ１及びＭ１２とのトランジスタサイズ比が異なっていてもよい。
【００９１】
また、オペアンプ４１の出力で差動対５０のテール電流Ｉｓｓ２を決定するトランジスタＭ５３を制御したときに、テール電流Ｉｓｓ２が差動対１０のテール電流Ｉｓｓ１に比例していれば、前掲した（５）式より、差動対５０と差動対１０との相互コンダクタンスＧｍの比例関係を維持することができる。従って、トランジスタＭ１３とトランジスタＭ５３とのトランジスタサイズ比は異なっていてもよい。
【００９２】
ここで図４について説明する。同図は、抵抗負荷差動増幅器２の利得特性のシミュレーション結果を示している。なお、同図には、半導体集積回路の製造ばらつき、温度ばらつき、及び電源電圧のばらつきを組み合わせてばらつかせた場合である、ワーストコーナ条件でのコンピュータシミュレーションの結果を示している。
【００９３】
図４において、上側のグラフは、本発明を実施するバイアス回路１を使用した場合の利得特性を示しており、下側のグラフは、本発明を実施するバイアス回路１を使用しなかった場合（相互コンダクタンスＧｍの補正は行わずに、テール電流Ｉｓｓを負荷抵抗に反比例する電流とした通常の場合）の利得特性を示している。
【００９４】
同図からも明らかに分かるように、本発明を実施することにより、抵抗負荷増幅器の利得を精度よく一定にすることができる。
次に図５について説明する。同図は、本発明の第二の実施例の構成を示している。なお、同図において、図２に示した本発明の第一の実施例におけるものと同一の構成要素には同一の符号を付している。
【００９５】
図５に示した構成が図２に示した構成と相違する点は、テール電流調整回路４０の構成か異なることと、抵抗負荷差動増幅器２にトランジスタＭ５４が追加されていることにある。そこで、ここではこの相違点について説明する。
【００９６】
図５において、テール電流調整回路４０は、比較器であるオペアンプ４１、コンデンサＣ４１、及び抵抗Ｒ４１に加えて、ｐ型ＭＯＳＦＥＴであるトランジスタＭ４１及びＭ４２と、ｎ型ＭＯＳＦＥＴであるトランジスタＭ４３とを備えて構成されており、トランジスタＭ１３のゲートに印加する電圧を変化させて差動対１０のテール電流Ｉｓｓ１を制御し、差動対１０の出力電流を電流源３０が流し出す電流に一致させる。
【００９７】
オペアンプ４１の反転入力（−側入力）には、差動対１０の出力点であるトランジスタＭ１２のドレインに生じる電圧が入力される。一方、オペアンプ４１の非反転入力（＋側入力）には、所定の基準電圧Ｖｒｅｆ１が不図示の定電圧源により印加される。オペアンプ４１はこの両者の電圧の大小比較を行う。ここで、差動対１０の出力点の電圧が基準電圧Ｖｒｅｆ１よりも大きければオペアンプ４１の出力電圧を下降させ、差動対１０の出力点の電圧が基準電圧Ｖｒｅｆ１よりも小さければオペアンプ４１の出力電圧を上昇させる。
【００９８】
オペアンプ４１の出力電圧は、トランジスタＭ４１及びＭ４２の各ゲートに印加されている。このトランジスタＭ４１及びＭ４２の各ソースは、電源Ｖｄｄに接続されている。従って、トランジスタＭ４１及びＭ４２のソース−ドレイン間を流れる電流は、オペアンプ４１の出力によって制御される。
【００９９】
トランジスタＭ４１のドレインは、トランジスタＭ４３のドレイン及びゲートと、トランジスタＭ１３のゲートとに接続されている。このトランジスタＭ４３及びＭ１３の各ソースはグランドに接続されている。従って、トランジスタＭ４３はダイオード接続されており、差動対１０のテール電流Ｉｓｓ１を決定するトランジスタＭ１３との間でカレントミラーを構成している。
【０１００】
トランジスタＭ４１のドレインから流し出される電流は、トランジスタＭ４３のドレイン−ソース間に流される。ここで、トランジスタＭ４３はトランジスタＭ１３とカレントミラーを構成している。従って、トランジスタＭ４３とトランジスタＭ１３とのトランジスタサイズ比が同一であれば、トランジスタＭ４３のドレイン−ソース間を流れる電流と、トランジスタＭ１３のドレイン−ソース間を流れる電流とは等しくなる。つまり、この場合には、トランジスタＭ４１のドレインから流し出される電流が、差動対１０のテール電流Ｉｓｓ１と等しくなる。従って、この図５の回路においても、オペアンプ４１の出力は、差動対１０のテール電流Ｉｓｓ１の制御を行っている。
【０１０１】
一方、図５の抵抗負荷増幅器２では、ｎ型ＭＯＳＦＥＴであるトランジスタＭ５４のドレイン及びゲートと、トランジスタＭ５３のゲートとが接続されている。このトランジスタＭ５４及びＭ５３の各ソースはグランドに接続されている。従って、トランジスタＭ５３はダイオード接続されており、差動対５０のテール電流Ｉｓｓ２を決定するトランジスタＭ５３との間でカレントミラーを構成している。
【０１０２】
トランジスタＭ４２のゲートには、オペアンプ４１により、トランジスタＭ４１のゲートと等しいゲート電圧（ゲート−ソース間電圧）が印加されている。ここで、トランジスタＭ４２とトランジスタＭ４１とのトランジスタサイズ比が同一であれば、トランジスタＭ４２のドレインから流し出される電流は、トランジスタＭ４２のドレインから流し出される電流と等しくなる。つまり、トランジスタＭ４２は、差動対１０のテール電流Ｉｓｓ１と同一の電流をドレインから流し出す。
【０１０３】
トランジスタＭ４２のドレインから流し出される電流は、抵抗負荷差動増幅器２におけるトランジスタＭ５４のドレインに流し込まれている。ここで、トランジスタＭ５４はトランジスタＭ５３とカレントミラーを構成している。従って、この場合には、トランジスタＭ４２のドレインから流し出される電流で、差動対５０のテール電流Ｉｓｓ２を決定するトランジスタＭ５３の制御が行われる。特に、トランジスタＭ５４とトランジスタＭ５３とのトランジスタサイズ比が同一であれば、トランジスタＭ５４のドレイン−ソース間を流れる電流が、トランジスタＭ５３のドレイン−ソース間を流れる電流と等しくなる。つまり、この場合には、差動対１０のテール電流Ｉｓｓ１と差動対５０のテール電流Ｉｓｓ２とが等しくなる。
【０１０４】
次に、図５に示した回路が、テール電流調整回路４０によるフィードバック制御により、差動対１０の相互コンダクタンスＧｍが負荷抵抗Ｒ５１及びＲ５２の抵抗値Ｒに反比例する状態へと収束する様子を説明する。
【０１０５】
ここで、バイアス回路１の差動対１０の相互コンダクタンスＧｍが最終的な収束値よりも小さくなった場合を想定する。このときは、前掲した（８）式により、差動対１０の出力電流ΔＩｄ（すなわちＩｏｕｔ）は小さくなる。
【０１０６】
これに対し、電流源３０は、前述した電流（α×１／Ｒ）を差動対１０の出力点に流し込んでいるので、この出力点に生じる電圧は上昇する。この出力点の電圧はオペアンプ４１の非反転入力に印加されているので、この電圧が基準電圧Ｖｒｅｆを上回るとオペアンプ４１の出力電圧は下降する。この出力電圧は、差動対１０のテール電流Ｉｓｓ１を決定しているトランジスタＭ４１のゲートに印加されているので、この出力電圧の下降はテール電流Ｉｓｓ１を増加させる。ここで、前掲した（５）式から明らかなように、テール電流Ｉｓｓ１の増加は、差動対１０の相互コンダクタンスＧｍを増加させる。
【０１０７】
図５のバイアス回路１では、以上のようなフィードバック制御が行われる。この制御動作は、差動対１０の出力電流ΔＩｄ（すなわちＩｏｕｔ）が、電流源３０の流し出す電流（α×１／Ｒ）と一致すると収束し、このとき、差動対１０の出力点に生じる電圧は基準電圧Ｖｒｅｆになる。言い換えれば、テール電流調整回路４０のオペアンプ４１は、電流源３０の流し出す電流を差動対１０の出力点に流し込んだときに当該出力点に生じる電圧が電圧Ｖｒｅｆとなるように、差動対１０のテール電流Ｉｓｓ１を制御しているのである。
【０１０８】
ここで、この基準電圧Ｖｒｅｆは、各トランジスタＭ１１、Ｍ２１、Ｍ１３、Ｍ２１、及びＭ２２が飽和領域で動作するような電圧とすればよく、例えば、電源電圧Ｖｄｄの１／２程度とする。
【０１０９】
なお、オペアンプ４１の入力とトランジスタＭ４３のゲートとの間に挿入されているコンデンサＣ４１と抵抗Ｒ４１との直列接続は、位相補償のためのものであり、バイアス回路１で形成されているフィードバックによる発振を防止する。なお、ここで、抵抗Ｒ４１を削除し（抵抗Ｒ４１の抵抗値をゼロとし）、オペアンプ４１の入力とトランジスタＭ４３のゲートとの間にコンデンサＣ４１のみを挿入して位相補償を行うようにすることも可能である。
【０１１０】
前述したように、バイアス回路１におけるテール電流調整回路４０のオペアンプ４１が出力している電圧は、トランジスタＭ４２のゲートにも印加されている。従って、トランジスタＭ４１とトランジスタＭ４２とのトランジスタサイズ比が同一であり、且つ、トランジスタＭ１３、Ｍ４３、Ｍ５４、及びＭ５３の各トランジスタサイズ比が同一であれば、差動対５０のテール電流Ｉｓｓ２は、差動対１０のテール電流Ｉｓｓ１と等しくなる。
【０１１１】
ここで、差動対５０を構成しているトランジスタＭ５１及びＭ５２のトランジスタサイズ比が、差動対１０を構成しているトランジスタＭ１１及びＭ１２と同一であれば、差動対５０の相互コンダクタンスＧｍは差動対１０と等しくなる。この場合、バイアス回路１でのフィードバック制御が収束すると、差動対５０の相互コンダクタンスＧｍと抵抗負荷差動増幅器２の負荷抵抗Ｒ５１及びＲ５２の抵抗値Ｒとが反比例の関係となるので、抵抗負荷差動増幅器２の利得が安定なものとなる。
【０１１２】
なお、図５に示した回路において、差動対５０の相互コンダクタンスＧｍが抵抗負荷差動増幅器２の負荷抵抗Ｒ５１及びＲ５２の抵抗値Ｒと反比例の関係を有するためには、差動対５０の相互コンダクタンスＧｍが差動対１０と等しいことは必ずしも必要ではなく、相互コンダクタンスＧｍが差動対５０と差動対１０とで比例関係にあればよい。従って、差動対５０の回路構成が差動対１０と同一であれば、前掲した（５）式より、差動対５０を構成しているトランジスタＭ５１及びＭ５２と差動対１０を構成しているトランジスタＭ１及びＭ１２とのトランジスタサイズ比が異なっていてもよい。
【０１１３】
また、オペアンプ４１の出力で差動対５０のテール電流Ｉｓｓ２を決定するトランジスタＭ４２を制御したときに、テール電流Ｉｓｓ２が差動対１０のテール電流Ｉｓｓ１に比例していれば、前掲した（５）式より、差動対５０と差動対１０との相互コンダクタンスＧｍの比例関係を維持することができる。従って、トランジスタＭ４１とトランジスタＭ４２とのトランジスタサイズ比は異なっていてもよく、また、トランジスタＭ１３、Ｍ４３、Ｍ５４、及びＭ５３の各トランジスタサイズ比が異なっていてもよい。
【０１１４】
以上、本発明の実施形態を説明したが、本発明は、上述した各実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良・変更が可能である。
なお、本発明は、回路の利得Ａｖが相互コンダクタンスＧｍと負荷抵抗の抵抗値Ｒとの積に比例する関係を有している抵抗負荷差動増幅器であれば適用可能である。すなわち、上述した実施例の説明のために用いた、図７Ａに示したごく一般的な回路構成の抵抗負荷差動増幅器でなくても、例えば、図７Ｂや図７Ｃに示した抵抗負荷差動増幅器でも本発明を適用することができる。
【０１１５】
図６は、本発明の第三の実施例の構成を示している。この構成は、図７Ｂに示したカスケード接続構成の抵抗負荷差動増幅器に対して、本発明を適用したものである。
図６に示した構成は、ｎ型ＭＯＳＦＥＴであるトランジスタＭ１４及びＭ１５を、図２に示した本発明の第一の実施例における差動対１０のトランジスタＭ１１及びＭ１２にカスケード接続すると共に、ｎ型ＭＯＳＦＥＴであるトランジスタＭ５５及びＭ５６を、図２に示した本発明の第一の実施例における差動対１０のトランジスタＭ５１及びＭ５２にカスケード接続して構成されたものである。
【０１１６】
すなわち、この回路は、トランジスタＭ２１のドレインとトランジスタＭ１１のドレインとの接続点にトランジスタＭ１４を挿入し、トランジスタＭ２２のドレインとトランジスタＭ１２のドレインとの接続点にトランジスタＭ１５を挿入し、抵抗Ｒ５１とトランジスタＭ５１のドレインとの接続点にトランジスタＭ５５を挿入し、更に、抵抗Ｒ５２とトランジスタＭ５２のドレインとの接続点にトランジスタＭ５６を挿入して構成されている。なお、トランジスタＭ１４及びＭ１５の両ゲートには定電圧源Ｅ１３により、また、トランジスタＭ５５及びＭ５６の両ゲートには定電圧源Ｅ５１により、それぞれほぼ同一の定電圧が印加されている。
【０１１７】
このような図６に示した回路であっても、抵抗負荷差動増幅器２の利得Ａｖが差動対５０の相互コンダクタンスＧｍと負荷抵抗Ｒ５１及びＲ５２の抵抗値Ｒとの積に比例する関係を有している。従って、バイアス回路１の差動対１０の回路構成を、抵抗負荷差動増幅器２の差動対５０の回路構成と同一とすることにより、差動対５０の相互コンダクタンスＧｍを負荷抵抗Ｒ５１及びＲ５２の抵抗値Ｒと反比例する関係とすることができ、利得Ａｖを精度よく一定とすることができる。
なお、上記した実施の形態から次のような構成の技術的思想が導かれる。
【０１１８】
（付記１）抵抗負荷差動増幅器のバイアス回路であって、
第一の差動対と、
前記第一の差動対のテール電流を制御して、当該第一の差動対の入力に一定の電位差を与えたときの当該第一の差動対の出力電流を、前記抵抗負荷差動増幅器における負荷抵抗に反比例させる制御部と、
を有しており、
前記抵抗負荷差動増幅器を構成している第二の差動対のテール電流を、前記第一の差動対のテール電流に比例させる、
ことを特徴とするバイアス回路。
【０１１９】
（付記２）前記第一の差動対と前記第二の差動対とは同一の回路構成であることを特徴とする付記１に記載のバイアス回路。
（付記３）前記第一の差動対を構成するトランジスタと前記第二の差動対を構成するトランジスタとは、トランジスタサイズ比が同一であることを特徴とする付記２に記載のバイアス回路。
【０１２０】
（付記４）前記制御部は、
前記第一の差動対を構成している一対のトランジスタの各々へ同量の電流を流し込むカレントミラーと、
前記負荷抵抗に反比例している電流を流し出す電流源と、
前記第一の差動対のテール電流を制御して、前記出力電流を前記電流源が流し出す電流に一致させるテール電流制御部と、
を有する、
ことを特徴とする付記１に記載のバイアス回路。
【０１２１】
（付記５）前記テール電流制御部は、前記電流源が流し出す電流を前記第一の差動対の出力点へ流し込んだときに当該出力点に生じる電圧が所定の基準電圧になるように、当該第一の差動対のテール電流を制御することを特徴とする付記４に記載のバイアス回路。
【０１２２】
（付記６）前記テール電流制御部は、前記第一の差動対の出力点に生じる電圧が入力されて前記所定の基準電圧と比較する比較器を有しており、当該第一の差動対のテール電流を決定するトランジスタを、当該比較器の出力で制御することを特徴とする付記５に記載のバイアス回路。
【０１２３】
（付記７）前記比較器は、入力と出力との間に、コンデンサ、若しくは、コンデンサと抵抗との直列接続、が接続されていることを特徴とする付記６に記載のバイアス回路。
（付記８）前記第二の差動対のテール電流を決定するトランジスタを前記比較器の出力で制御することを特徴とする付記６に記載のバイアス回路。
【０１２４】
（付記９）前記テール電流制御部は、
前記第一の差動対の出力点に生じる電圧が入力されて前記所定の基準電圧と比較する比較器と、
前記比較値の出力に基づいて電流を制御する第一及び第二のトランジスタと、
前記第一の差動対のテール電流を決定するトランジスタとの間でカレントミラーを構成しており、ダイオード接続されている第三のトランジスタと、
を有しており、
前記第一のトランジスタによって制御されている電流を前記第三のトランジスタに流し、
前記第二のトランジスタによって制御されている電流で、前記第二の差動対のテール電流を決定するトランジスタを制御する、
ことを特徴とする付記５に記載のバイアス回路。
【０１２５】
（付記１０）前記第二の差動対のテール電流を決定するトランジスタとの間でカレントミラーを構成しており、ダイオード接続されている第四のトランジスタを更に有しており、
前記第二のトランジスタによって制御されている電流を前記第四のトランジスタに流す、
ことを特徴とする付記９に記載のバイアス回路。
【０１２６】
（付記１１）前記第三のトランジスタと前記第一の差動対のテール電流を決定するトランジスタとの接続点と、前記比較器の入力との間に、コンデンサ、若しくは、コンデンサと抵抗との直列接続が接続されていることを特徴とする付記９に記載のバイアス回路。
【図面の簡単な説明】
【０１２７】
【図１】本発明を実施するバイアス回路の原理構成を示す図である。
【図２】本発明の第一の実施例の構成を示す図である。
【図３】電流源の具体的な回路構成例を示す図である。
【図４】抵抗負荷差動増幅器の利得特性のシミュレーション結果を示す図である。
【図５】本発明の第二の実施例の構成を示す図である。
【図６】本発明の第三の実施例の構成を示す図である。
【図７Ａ】ごく一般的な抵抗負荷差動増幅器の回路構成を示す図である。
【図７Ｂ】トランジスタのカスケード接続で差動対が構成されている抵抗負荷差動増幅器の回路構成を示す図である。
【図７Ｃ】抵抗負荷の混合増幅器の回路構成を示す図である。
【図８】従来のＧｍ補正バイアス回路の例を示す図である。
【図９】ＭＯＳトランジスタで差動対を構成した回路の入出力特性を説明する図である。
【符号の説明】
【０１２８】
１ バイアス回路
２ 抵抗負荷差動増幅器
１０ 差動対
Ｅ１１、Ｅ１２ 定電圧源
Ｍ１１、Ｍ１２、Ｍ１３ トランジスタ
２０ カレントミラー
Ｍ２１、Ｍ２２ トランジスタ
３０ 電流源
３１ オペアンプ
Ｅ３１ 定電圧源
Ｍ３１、Ｍ３２ トランジスタ
Ｒ３１抵抗
４０ テール電流調整回路
４１ オペアンプ
Ｃ４１ コンデンサ
Ｍ４１、Ｍ４２、Ｍ４３ トランジスタ
Ｒ４１ 抵抗
５０ 差動対
Ｍ５１、Ｍ５２、Ｍ５３、Ｍ５４、Ｍ５５、Ｍ５６ トランジスタ
Ｒ５１、Ｒ５２ 抵抗
【技術分野】
【０００１】
本発明は、増幅器の技術に関し、特に、抵抗負荷差動増幅器の利得を、製造条件や温度条件などの変動に対して安定化させる技術に関する。
【背景技術】
【０００２】
ごく一般的な抵抗負荷差動増幅器の回路構成を図７Ａに示す。同図に示す回路は、ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）であるトランジスタＭ１０１、Ｍ２０１、及びＭ３０１と、抵抗Ｒ１０１及びＲ２０１とより構成されている。
【０００３】
図７Ａにおいて、抵抗Ｒ１０１及びＲ２０１の各々一方の端子はトランジスタＭ１０１及びＭ２０１の各ドレインとそれぞれ接続されており、抵抗Ｒ１０１及びＲ２０１の他方の端子はどちらも電源Ｖｄｄに接続されている。トランジスタＭ１０１及びＭ２０１の各ソースはトランジスタＭ３０１のドレインと接続されており、トランジスタＭ３０１のソースはグランドに接続されている。
【０００４】
同図の回路に入力される差動信号である信号ＩＮＰ及びＩＮＭはトランジスタＭ１０１及びＭ２０１の各ゲートにそれぞれ入力されている。そして、同図の回路における差動出力である信号ＯＵＴＭ及びＯＵＴＰは、それぞれ、抵抗Ｒ１０１とトランジスタＭ１０１との接続点、及び、抵抗Ｒ２０１とトランジスタＭ２０１との接続点より取り出される。また、トランジスタＭ３０１のゲートには、トランジスタＭ３０１のドレイン−ソース間を流す電流Ｉｓｓの値を決定するバイアス電圧Ｂｉａｓが印加される。
【０００５】
図７Ａの回路は以上のように構成されている。従って、トランジスタＭ１０１とトランジスタＭ２０１とにより差動対が構成されており、トランジスタＭ３０１は、トランジスタＭ１０１とトランジスタＭ２０１との各々のドレイン−ソース間に流れる電流の和（テール電流：Tail Current）Ｉｓｓを決定する電流源として機能する。
【０００６】
図７Ａの回路の利得Ａｖは、トランジスタＭ１０１及びＭ２０１の相互コンダクタンスをＧｍとし、抵抗Ｒ１０１及びＲ２０１の抵抗値をＲとすると、下記の式で表すことができる。
【０００７】
【数１】
【０００８】
つまり、図７Ａの回路の利得Ａｖは、相互コンダクタンスＧｍと抵抗値Ｒとの積に比例する関係を有している。
ここで、製造条件や温度条件などが変動すると相互コンダクタンスＧｍや抵抗値Ｒは変動するため、利得Ａｖもこれらの影響を受けて変動する。ここで、図７Ａの回路を同一の半導体基板上に形成すると、相互コンダクタンスＧｍの変動や抵抗値Ｒの変動は各トランジスタ間あるいは各抵抗間でほぼ連動して生じる性質を有している。
【０００９】
なお、利得Ａｖが相互コンダクタンスＧｍと負荷抵抗の抵抗値Ｒとの積に比例する関係を有する回路は、図７Ａに示した回路に限定されるものではない。このような関係を有する回路を例示する。
【００１０】
例えば、図７Ｂに示した抵抗負荷差動増幅器は、ｎ型ＭＯＳＦＥＴであるトランジスタＭ１０２及びＭ２０２を、図７Ａに示した回路構成におけるトランジスタＭ１０１及びＭ２０１にカスケード接続して構成されたものである。すなわち、この回路は、抵抗Ｒ１０１とトランジスタＭ１０１のドレインとの接続点にトランジスタＭ１０２を挿入し、更に、抵抗Ｒ２０１とトランジスタＭ２０１のドレインとの接続点にトランジスタＭ２０２を挿入して構成されている。なお、トランジスタＭ１０２及びＭ２０２の両ゲートには定電圧Ｖｒｅｆが印加されている。
【００１１】
また、図７Ｃに示した回路は、抵抗負荷の混合増幅器（ミキサ）である。この回路は、ｎ型ＭＯＳＦＥＴであるトランジスタＭ１０３及びＭ２０３を、図７Ｂに示した回路に更に加えて構成されている。すなわち、この回路は、図７Ｂに示した回路における、抵抗Ｒ２０１とトランジスタＭ２０２のドレインとの接続点にトランジスタＭ１０３のドレインを接続し、トランジスタＭ１０２のソースとトランジスタＭ１０１のドレインとの接続点にトランジスタＭ１０３のソースを接続する。そして、図７Ｂに示した回路における、抵抗Ｒ１０１とトランジスタＭ１０２のドレインとの接続点にトランジスタＭ２０３のドレインを接続し、トランジスタＭ２０２のソースとトランジスタＭ２０１のドレインとの接続点にトランジスタＭ２０３のソースを接続する。なお、混合する２つの信号のうちの一方の信号は、差動信号ＩＮＰ及びＩＮＭとしてトランジスタＭ１０１及びＭ２０１の各ゲートにそれぞれ入力される。また、混合する２つの信号のうちの他方の信号は差動信号ＬＯＰ及びＬＯＭとされ、そのうちの信号ＬＯＰについてはトランジスタＭ１０２及びＭ２０２の両ゲートに入力され、信号ＬＯＭについてはトランジスタＭ１０３及びＭ２０３の両ゲートに入力される。
【００１２】
このような図７Ｂや図７Ｃに示した回路であっても、回路の利得Ａｖが相互コンダクタンスＧｍと負荷抵抗の抵抗値Ｒとの積に比例する関係を有している。
このような関係を有する抵抗負荷差動増幅器において、製造条件や温度条件などの変動に対して利得を安定化させるために、差動対を構成しているトランジスタの相互コンダクタンスＧｍが、負荷抵抗の抵抗値Ｒと反比例の関係になるようなバイアス条件を作り出す回路が提案されている。これは、相互コンダクタンスＧｍと抵抗値Ｒとが反比例の関係を有していれば、
【００１３】
【数２】
【００１４】
となり、相互コンダクタンスＧｍや抵抗値Ｒが変動しても利得が一定になるという考えに基づいたものである。
そのようなバイアス回路の例として、非特許文献１には、図８に示す回路が提案されている。
【００１５】
図８に示す回路は、ｎ型ＭＯＳＦＥＴであるトランジスタＭ１１１及びＭ１１２と、ｐ型ＭＯＳＦＥＴであるトランジスタＭ１１３及びＭ１１４と、抵抗Ｒ１１１とより構成されている。ここで、トランジスタＭ１１２は、トランジスタサイズ比（トランジスタ素子のゲート幅Ｗとゲート長Ｌとの比）が、トランジスタＭ１１１のトランジスタサイズ比（Ｗ／Ｌ）N のＫ倍に形成されている。また、トランジスタＭ１１３とトランジスタＭ１１４とのトランジスタサイズ比（Ｗ／Ｌ）P は同一である。なお、抵抗Ｒ１１１の抵抗値をＲｓとする。
【００１６】
図８において、トランジスタＭ１１１のドレイン及びゲートと、トランジスタＭ１１２のゲートと、トランジスタＭ１１４のドレインとが接続されている。従って、トランジスタＭ１１１はダイオード接続されている。また、トランジスタＭ１１２のドレインと、トランジスタＭ１１３のドレイン及びゲートと、トランジスタＭ１１４のゲートとが接続されている。従って、トランジスタＭ１１３はダイオード接続されている。
【００１７】
トランジスタＭ１１３及びＭ１１４の各ソースはどちらも電源Ｖｄｄに接続されている。また、トランジスタＭ１１１のソースはグランドに直接接続されており、トランジスタＭ１１２のソースは抵抗Ｒ１１１を介してグランドに接続されている。
【００１８】
非特許文献１では、図８において、トランジスタＭ１１３のソースからドレインへと流れる電流Ｉｏｕｔは、トランジスタＭ１１４のソースからドレインへと流れる電流Ｉｒｅｆに等しいことより、下記の式が導かれている。
【００１９】
【数３】
【００２０】
なお、上記の式において、μn はキャリアの移動度を表す定数であり、Ｃoxはゲート容量を表す定数である。
ここで、ＭＯＳトランジスタで差動対を構成した回路の入出力特性について検討する。
【００２１】
図９に示す回路は、ｎ型ＭＯＳＦＥＴであるトランジスタＭ１２１、Ｍ２２１、及びＭ３２１より構成されている。ここで、差動対を構成するトランジスタＭ１２１とトランジスタＭ２２１とは、同一のトランジスタサイズ比（Ｗ／Ｌ）N を有しており、相互コンダクタンスＧｍも同一である。
【００２２】
図９において、トランジスタＭ１２１及びＭ２２１の各ソースとトランジスタＭ３２１のドレインとは接続されており、トランジスタＭ３２１のソースはグランドに接続されている。従って、トランジスタＭ２２１を流れる電流Ｉｄｐと、トランジスタＭ１２１を流れる電流Ｉｄｍとの和の電流が、テール電流Ｉｓｓとして、トランジスタＭ３２１のドレイン−ソース間を流れる。なお、電流Ｉｓｓの値は、トランジスタＭ３２１のゲートに印加する電圧Ｂｉａｓによって決定される。
【００２３】
ここで、電圧源Ｅ２２１により、Ｖｉｎ＋ΔＶｉｎ／２なる電圧をトランジスタＭ２２１のゲートに印加すると共に、電圧源Ｅ１２１により、Ｖｉｎ−ΔＶｉｎ／２なる電圧をトランジスタＭ１２１のゲートに印加する。ここで、電圧Ｖｉｎは同相電圧であり、ΔＶｉｎは微小逆相電圧である。
【００２４】
ここで、微小電流ΔＩｄ＝Ｉｄｐ−Ｉｄｍを定義すると、差動対の相互コンダクタンスＧｍは下記の式で表されることが非特許文献１に示されている。
【００２５】
【数４】
【００２６】
ここで、ΔＶｉｎが十分に小さいときには、上記（４）式は下記の式に近似することができる。
【００２７】
【数５】
【００２８】
今、この図９の回路におけるテール電流Ｉｓｓを、図８に示した回路の出力電流Ｉｏｕｔに一致させる。すなわち、前掲した（３）式に表されている電流Ｉｏｕｔの式を、上記の（５）式におけるＩｓｓに代入する。すると、下記の式が得られる。
【００２９】
【数６】
【００３０】
上式において、Ｋは定数であるから、差動対の相互コンダクタンスＧｍは抵抗Ｒｓと反比例の関係となっている。つまり、この（６）式の関係は（２）式を成立させるので、図９の回路の利得Ａｖは、製造条件や温度条件などの変動に対して変動せずに一定になる。
【非特許文献１】ベザード・ラザビィ（Behzad Razavi ）著、「デザイン・オブ・アナログ・シーモス・インテグレーテッド・サーキッツ（Design of Analog CMOS Integrated Circuits ）」、（米国）、ザ・マクグロウヒル・カンパニーズ・インク（The McGraw-Hill Companies, Inc. ）、２００１年、ｐ．１０７−１０８、ｐ．３７７−３７９
【発明の開示】
【発明が解決しようとする課題】
【００３１】
図８に示したバイアス回路は、その出力電流ＩｏｕｔがトランジスタＭ１１１及びＭ１１２により決定される。ここで、同図から明らかなように、トランジスタＭ１１１及びＭ１１２Ｍ１とＭ２は、グランド電位の近辺で動作している。これに対し、抵抗負荷差動増幅器内で差動対を構成しているトランジスタは、一般的には、電源電圧の１／２程度の電位で動作させることが多い。
【００３２】
ここで、ＭＯＳトランジスタの入出力特性を示す基本式は、
【００３３】
【数７】
【００３４】
である。なお、上記の式において、Ｉｄはドレイン電流、Ｖｇｓはゲート−ソース間電圧、Ｖｔｈはゲート−ソース間の閾値電圧である。
この（７）式は、前掲した（３）式から（６）式の各式の基本となっている。ここで、これらの各式は、回路を構成する全てのトランジスタの閾値電圧Ｖｔｈが等しいという仮定で導いたものである。ところが、各トランジスタの動作電位が異なると、基板バイアス効果（Body Effect ）等により、個々のトランジスタの閾値電圧Ｖｔｈが異なるため、（３）式から（６）式の各式は正確ではなくなる。
【００３５】
このように、図８に示したバイアス回路におけるトランジスタＭ１１１及びＭ１１２は、動作時の電位が、抵抗負荷差動増幅器内で差動対を構成しているトランジスタの動作電位と異なるため、個々のトランジスタの閾値電圧Ｖｔｈがずれてしまう。そのため、図８の回路では、前掲した（３）式から（６）式の各式が精度良く成り立たず、その結果として、増幅器の利得の変動を抑え切れないという問題を有していた。
【００３６】
本発明は上述した問題に鑑みてなされたものであり、その解決しようとする課題は、個々のトランジスタの動作電圧の違いに起因する抵抗負荷差動増幅器の利得のバラつきを抑え、その利得が精度よく一定となるバイアス回路を提供することである。
【課題を解決するための手段】
【００３７】
本発明の態様のひとつであるバイアス回路は、抵抗負荷差動増幅器のバイアス回路であって、第一の差動対と、当該第一の差動対のテール電流を制御して、当該第一の差動対の入力に一定の電位差を与えたときの当該第一の差動対の出力電流を、当該抵抗負荷差動増幅器における負荷抵抗に反比例させる制御部と、を有しており、当該抵抗負荷差動増幅器を構成している第二の差動対のテール電流を、当該第一の差動対のテール電流に比例させる、ことを特徴とするものであり、この特徴によって前述した課題を解決する。
【００３８】
この構成によれば、抵抗負荷差動増幅器を構成している第二の差動対の相互コンダクタンスが当該抵抗負荷差動増幅器の負荷抵抗と反比例する関係になるので、当該抵抗負荷差動増幅器の利得が精度よく一定となる。
【００３９】
なお、上述した本発明に係るバイアス回路において、当該第一の差動対と当該第二の差動対とを同一の回路構成とすることができる。
こうすることにより、第二の差動対のテール電流を、当該第一の差動対のテール電流に比例させることで、抵抗負荷差動増幅器を構成している第二の差動対の相互コンダクタンスを当該抵抗負荷差動増幅器の負荷抵抗に反比例する関係とすることができる。
【００４０】
なお、このとき、当該第一の差動対を構成するトランジスタと当該第二の差動対を構成するトランジスタとのトランジスタサイズ比を同一としてもよい。
こうすることにより、第二の差動対のテール電流を、第一の差動対のテール電流と同一とすることで、抵抗負荷差動増幅器を構成している第二の差動対の相互コンダクタンスを当該抵抗負荷差動増幅器の負荷抵抗に反比例する関係とすることができる。
【００４１】
また、前述した本発明に係るバイアス回路において、当該制御部が、当該第一の差動対を構成している一対のトランジスタの各々へ同量の電流を流し込むカレントミラーと、当該負荷抵抗に反比例している電流を流し出す電流源と、当該第一の差動対のテール電流を制御して、当該出力電流を当該電流源が流し出す電流に一致させるテール電流制御部と、を有するようにしてもよい。
【００４２】
こうすることにより、第一の差動対の入力に一定の電位差を与えたときの第一の差動対の出力電流を、抵抗負荷差動増幅器における負荷抵抗に反比例させることができる。
なお、このとき、当該テール電流制御部は、当該電流源が流し出す電流を当該第一の差動対の出力点へ流し込んだときに当該出力点に生じる電圧が所定の基準電圧になるように、当該第一の差動対のテール電流を制御するようにしてもよい。
【００４３】
このように構成することにより、第一の差動対の出力電流を電流源が流し出す電流に一致させることができる。
なお、このとき、当該テール電流制御部は、当該第一の差動対の出力点に生じる電圧が入力されて当該所定の基準電圧と比較する比較器を有しており、当該第一の差動対のテール電流を決定するトランジスタを、当該比較器の出力で制御するようにしてもよい。
【００４４】
こうすることにより、第一の差動対の出力点に生じる電圧を所定の基準電圧になるように、第一の差動対のテール電流を制御することができる。
なお、このとき、当該比較器は、入力と出力との間に、コンデンサ、若しくは、コンデンサと抵抗との直列接続、が接続されているように構成してもよい。
【００４５】
こうすることにより、バイアス回路内でのフィードバック制御に対する位相補償がなされる。
また、このとき、当該第二の差動対のテール電流を決定するトランジスタを当該比較器の出力で制御するようにしてもよい。
【００４６】
こうすることにより、第二の差動対のテール電流を、第一の差動対のテール電流に比例させるようにすることができる。
また、前述した構成において、当該テール電流制御部は、当該第一の差動対の出力点に生じる電圧が入力されて当該所定の基準電圧と比較する比較器と、当該比較値の出力に基づいて電流を制御する第一及び第二のトランジスタと、当該第一の差動対のテール電流を決定するトランジスタとの間でカレントミラーを構成しており、ダイオード接続されている第三のトランジスタと、を有しており、当該第一のトランジスタによって制御されている電流を当該第三のトランジスタに流し、当該第二のトランジスタによって制御されている電流で、当該第二の差動対のテール電流を決定するトランジスタを制御するようにしてもよい。
【００４７】
この構成によれば、第一の差動対の出力点に生じる電圧を所定の基準電圧になるように、第一の差動対のテール電流を制御し、更に、第二の差動対のテール電流を、第一の差動対のテール電流に比例させるようにすることができる。
【００４８】
なお、このとき、当該第二の差動対のテール電流を決定するトランジスタとの間でカレントミラーを構成しており、ダイオード接続されている第四のトランジスタを更に有しており、当該第二のトランジスタによって制御されている電流を当該第四のトランジスタに流すようにしてもよい。
【００４９】
こうすることにより、第二のトランジスタによって制御されている電流で、第二の差動対のテール電流を決定するトランジスタを制御することができる。
また、このとき、当該第三のトランジスタと当該第一の差動対のテール電流を決定するトランジスタとの接続点と、当該比較器の入力との間に、コンデンサ、若しくは、コンデンサと抵抗との直列接続が接続されているようにしてもよい。
【００５０】
こうすることにより、バイアス回路内でのフィードバック制御に対する位相補償がなされる。
【発明の効果】
【００５１】
本発明によれば、以上のようにすることにより、個々のトランジスタの動作電圧の違いに起因する抵抗負荷差動増幅器の利得のバラつきを抑え、その利得が精度よく一定となるバイアス回路が提供できるようになるという効果を奏する。
【発明を実施するための最良の形態】
【００５２】
以下、本発明の実施の形態を図面に基づいて説明する。
まず図１について説明する。同図は、本発明を実施するバイアス回路（Ｇｍ補正回路）の原理構成を示している。
【００５３】
図１において、差動対１０は、ｎ型ＭＯＳＦＥＴであるトランジスタＭ１１及びＭ１２より構成されている。ここで、トランジスタＭ１１及びＭ１２の各ソースと、ｎ型ＭＯＳＦＥＴであるトランジスタＭ１３のドレインとが接続されており、トランジスタＭ１３のソースはグランドに接続されている。従って、トランジスタＭ１３のドレイン−ソース間には、トランジスタＭ１１及びＭ１２の各々のドレイン−ソース間を流れる電流の和、すなわち、差動対１０のテール電流Ｉｓｓ１が流れる。つまり、トランジスタＭ１３は、差動対１０のテール電流Ｉｓｓ１の値を決定するトランジスタである。
【００５４】
トランジスタＭ１１のゲートには、定電圧源Ｅ１１により、Ｖｉｎ−ΔＶｉｎ／２なる電圧が印加されており、トランジスタＭ１２のゲートには、定電圧源Ｅ１２により、Ｖｉｎ＋ΔＶｉｎ／２なる電圧が印加されている。つまり、差動対１０の入力には一定の電位差ΔＶｉｎが与えられている。なお、電圧Ｖｉｎは、例えば、回路の電源電圧Ｖｄｄの１／２程度の電圧である。
【００５５】
カレントミラー２０は、差動対１０を構成している一対のトランジスタＭ１１及びＭ１２の各々のドレインへ同量の電流を流し込む。
電流源３０は、利得安定化の対象である抵抗負荷差動増幅器における負荷抵抗の抵抗値の変動に電流値が反比例している電流を流し出す。この電流は、差動対１０の出力点である、トランジスタＭ１２のドレインへ流し込まれる。
【００５６】
テール電流調整回路４０は、トランジスタＭ１３のゲートに印加する電圧を変化させて差動対１０のテール電流Ｉｓｓ１を制御し、差動対１０の出力電流を電流源３０が流し出す電流に一致させる。更に、利得安定化の対象である抵抗負荷差動増幅器を構成している差動対のテール電流を制御して、このテール電流を差動対１０のテール電流Ｉｓｓ１の変化に比例させる。
【００５７】
次に、図１に示した構成の動作原理を説明する。
差動対に印加する入力電圧ΔＶｉｎが十分に小さいときは、差動対の出力電流ΔＩｄは、（４）式にも示されているように、次式で与えられる。
【００５８】
【数８】
【００５９】
ここで、前掲した（５）式に示されているように、相互コンダクタンスＧｍはテール電流Ｉｓｓの１／２乗と比例関係を有している。
そこで、図１に示すように、入力電圧ΔＶｉｎが一定の電圧であるときに、差動対１０の出力であるトランジスタＭ１２のドレインへ、電流値がα×１／Ｒ（αは定数、Ｒは、利得安定化の対象である抵抗負荷差動増幅器における負荷抵抗の抵抗値）である電流を電流源３０から流し込む。そして、テール電流調整回路４０によるフィードバック制御によってトランジスタＭ１３のゲートへ印加する電圧を制御し、差動対１０の出力電流Ｉｏｕｔ（すなわちΔＩｄ）と電流源３０から流し込まれている電流（α×１／Ｒ）とが一致するように差動対１０のテール電流Ｉｓｓ１を調整する。この出力電流Ｉｏｕｔと電流（α×１／Ｒ）とが一致すると、差動対１０の相互コンダクタンスＧｍは、
【００６０】
【数９】
【００６１】
となり、負荷抵抗Ｒの変動と反比例の関係となる。
以上のように、図１の回路では、差動対１０のテール電流Ｉｓｓ１を制御して、差動対１０の入力に一定の電位差ΔＶｉｎを与えたときの差動対１０の出力電流Ｉｏｕｔを、抵抗負荷差動増幅器における負荷抵抗に反比例させるようにしているのである。
【００６２】
そこで、利得安定化の対象である抵抗負荷差動増幅器を構成している差動対と図１の差動対１０とのトランジスタサイズ比を同一にし、当該抵抗負荷差動増幅器を構成している差動対のテール電流として、図１の差動対１０のテール電流と同一の電流を流す。こうすることにより、両者の差動対の相互コンダクタンスＧｍは同一になる。この結果、当該抵抗負荷差動増幅器において前掲した（２）式が成立し、その利得Ａｖが一定となる。
【００６３】
しかも、この場合においては、図１の差動対１０と、抵抗負荷差動増幅器における差動対とは、ほぼ同一の動作電位（例えば電源電圧の１／２程度）で動作させることができるので、基板バイアス効果等による個々のトランジスタの閾値電圧Ｖｔｈのずれを殆ど無くすことができる。従って、抵抗負荷差動増幅器の利得を精度よく一定とすることができる。
【００６４】
なお、上記の説明においては、理解を容易にするために、利得安定化の対象である抵抗負荷差動増幅器を構成している差動対のテール電流として、図１の差動対１０のテール電流と同一の電流を流すようにした。実際には、当該抵抗負荷差動増幅器を構成している差動対のテール電流を、図１の差動対１０のテール電流と比例関係にあるものとすれば、前掲した（９）式が成立して抵抗負荷差動増幅器の利得を精度よく一定となることは、（５）式から明らかである。
【００６５】
次に図２について説明する。同図は、本発明の第一の実施例の構成を示している。この例では、バイアス回路１が、抵抗負荷差動増幅器２の利得を安定化させる。
図２に示されているバイアス回路１は、図１に原理構成を示したバイアス回路の具体的な回路構成を示しており、図１に示したものと同一の構成要素には同一の符号を付している。
【００６６】
バイアス回路１は、差動対１０と、定電圧源Ｅ１１及びＥ１２と、カレントミラー２０と、電流源３０と、テール電流調整回路４０とを供えて構成されている。
差動対１０は、ｎ型ＭＯＳＦＥＴであるトランジスタＭ１１及びＭ１２により、図１に示したものと同様に接続されて構成されており、ｎ型ＭＯＳＦＥＴであるトランジスタＭ１３も図１に示したものと同様に接続されている。従って、トランジスタＭ１３は、差動対１０のテール電流Ｉｓｓ１の値を決定するトランジスタである。
【００６７】
定電圧源Ｅ１１及びＥ１２は、差動対１０の入力であるトランジスタＭ１１のゲートとトランジスタＭ１２のゲートとに、それぞれ電圧Ｖｉｎ−ΔＶｉｎ／２及び電圧Ｖｉｎ＋ΔＶｉｎ／２の電圧を印加し、この両者に一定の電位差（ΔＶｉｎ）を与える。
【００６８】
カレントミラー２０は、差動対１０を構成しているトランジスタＭ１１及びＭ１２のドレインへ同量の電流を流し込む。カレントミラー２０は、ｐ型ＭＯＳＦＥＴであるトランジスタＭ２１及びＭ２２を備えて構成されている。ここで、トランジスタＭ２１はドレインとゲートとが接続されており、ダイオード接続されている。このトランジスタＭ２１のドレインとゲートとは、更に、トランジスタＭ２２のゲートと、差動対１０を構成しているトランジスタＭ１１のドレインとに接続されている。また、トランジスタＭ２２のドレインは差動対１０を構成しているトランジスタＭ１１のドレインに接続されており、トランジスタＭ２１及びＭ２２の各ドレインはどちらも電源Ｖｄｄに接続されている。
【００６９】
電流源３０は、抵抗負荷差動増幅器２における負荷抵抗の抵抗値の変動に電流値が反比例している電流を流し出し、差動対１０の出力点であるトランジスタＭ１２のドレインへ流し込む。
【００７０】
電流源３０の具体的な回路構成例を図３に示す。同図に示す回路は、オペアンプ３１、定電圧源Ｅ３１、ｐ型ＭＯＳＦＥＴであるトランジスタＭ３１及びＭ３２、及び抵抗Ｒ３１を備えて構成されている。ここで、抵抗Ｒ３１は、抵抗負荷差動増幅器２における負荷抵抗である抵抗Ｒ５１及びＲ５２と比例関係のある抵抗値Ｒとし、更に、抵抗Ｒ３１を、抵抗Ｒ５１及びＲ５２と同一の半導体基板上に形成する等して製造条件や温度条件などの変動に対する抵抗値Ｒの変動が各抵抗間で連動するようにしておく。
【００７１】
オペアンプ３１の反転入力（−側入力）には、基準電圧Ｖｒｅｆが定電圧源Ｅ３１によって印加されており、オペアンプ３１の出力は、トランジスタＭ３１及びＭ３２の各ゲートにそれぞれ接続されている。また、トランジスタＭ３１のドレインとグランドの間には抵抗Ｒ３１が挿入されており、この抵抗Ｒ３１とトランジスタＭ３１のドレインとの接続点にはオペアンプ３１の非反転入力（＋側入力）も接続されている。
【００７２】
トランジスタＭ３１及びＭ３２の各ソースはどちらも電源Ｖｄｄに接続されており、Ｍ３２のソースから、この電流源３０の出力電流Ｉを流し出す。
図３の回路において、オペアンプ３１の作用により、オペアンプ３１の非反転入力は、オペアンプ３１の反転入力と同電位に保たれる。従って、抵抗Ｒ３１とトランジスタＭ３１のドレインとの接続点の電位は、基準電圧Ｖｒｅｆとなる。このとき、抵抗Ｒ３１を流れる電流Ｉの値は、Ｖｒｅｆ／Ｒとなる。この電流ＩはトランジスタＭ３１が流し出すドレイン電流であるから、オペアンプ３１は、トランジスタＭ３１がこのようなドレイン電流を流し出し得る電圧をトランジスタＭ３１のゲートに印加する。
【００７３】
電流源３０を、例えば以上のように構成すると、抵抗負荷差動増幅器２における負荷抵抗の抵抗値Ｒの変動に電流値が反比例している電流（α×１／Ｒ）を流し出すものとすることができる。
【００７４】
ここで、トランジスタＭ３２のゲートには、トランジスタＭ３１のゲートと同一の電圧がオペアンプ３１によって印加されているので、トランジスタＭ３２をトランジスタＭ３１と同一のトランジスタサイズ比として形成しておくことにより、トランジスタＭ３２は、トランジスタＭ３１と同量のドレイン電流、すなわち電流Ｉを流し出す。この電流Ｉの値は、Ｖｒｅｆ／Ｒであるから、抵抗負荷差動増幅器２における負荷抵抗である抵抗Ｒ５１及びＲ５２の抵抗値Ｒの変動に反比例する。
【００７５】
図２の説明へ戻る。
テール電流調整回路４０は、比較器であるオペアンプ４１、コンデンサＣ４１、及び抵抗Ｒ４１を備えて構成されており、トランジスタＭ１３のゲートに印加する電圧を変化させて差動対１０のテール電流Ｉｓｓ１を制御し、差動対１０の出力電流を電流源３０が流し出す電流に一致させる。
【００７６】
オペアンプ４１の非反転入力（＋側入力）には、差動対１０の出力点であるトランジスタＭ１２のドレインに生じる電圧が入力される。一方、オペアンプ４１の反転入力（−側入力）には、所定の基準電圧Ｖｒｅｆ１が不図示の定電圧源により印加される。オペアンプ４１はこの両者の電圧の大小比較を行う。ここで、差動対１０の出力点の電圧が基準電圧Ｖｒｅｆ１よりも大きければオペアンプ４１の出力電圧を上昇させ、差動対１０の出力点の電圧が基準電圧Ｖｒｅｆ１よりも小さければオペアンプ４１の出力電圧を下降させる。
【００７７】
オペアンプ４１の出力電圧は、差動対１０のテール電流Ｉｓｓ１を決定するトランジスタＭ１３と、後述するトランジスタＭ５３との各ゲートにそれぞれ印加されている。従って、トランジスタＭ１３及びＭ５３はオペアンプ４１の出力によって制御される。
更に、コンデンサＣ４１と抵抗Ｒ４１との直列接続が、オペアンプ４１の入力（非反転入力）と出力との間に接続されている。
【００７８】
抵抗負荷差動増幅器２は、図７Ａに示したものと同一の回路構成のものであり、ｎ型ＭＯＳＦＥＴであるトランジスタＭ５１、Ｍ５２、及びＭ５３と、抵抗Ｒ５１及びＲ５２とより構成されている。
【００７９】
前述したように、抵抗Ｒ５１及びＲ５２の抵抗値はどちらもＲであるとする。抵抗Ｒ５１及びＲ５２の各々一方の端子はトランジスタＭ５１及びＭ５２の各ドレインとそれぞれ接続されており、抵抗Ｒ５１及びＲ５１の他方の端子はどちらも電源Ｖｄｄに接続されている。トランジスタＭ５１及びＭ５２の各ソースはトランジスタＭ５３のドレインと接続されており、トランジスタＭ５３のソースはグランドに接続されている。
【００８０】
抵抗負荷差動増幅器２に入力される差動信号である信号ＩＮＰ及びＩＮＭはトランジスタＭ５１及びＭ５２の各ゲートにそれぞれ入力される。そして、この抵抗負荷差動増幅器２における差動出力である信号ＯＵＴＭ及びＯＵＴＰは、それぞれ、抵抗Ｒ５１とトランジスタＭ５１との接続点、及び、抵抗Ｒ５２とトランジスタＭ５２との接続点より取り出される。また、トランジスタＭ５３のゲートには、トランジスタＭ５３のドレイン−ソース間を流す電流Ｉｓｓ２の値を決定するバイアス電圧Ｂｉａｓとして、テール電流調整回路４０のオペアンプ４１の出力電圧が印加される。
【００８１】
抵抗負荷差動増幅器２は以上のように構成されている。ここで、トランジスタＭ５１とトランジスタＭ５２とにより差動対５０が構成されており、この構成は、バイアス回路１における差動対１０と同一の回路構成となっている。また、トランジスタＭ５３は、トランジスタＭ５１とトランジスタＭ５２との各々のドレイン−ソース間に流れる電流の和、すなわち、差動対５０のテール電流Ｉｓｓ２を決定する電流源として機能する。
【００８２】
次に、図２に示した回路が、テール電流調整回路４０によるフィードバック制御により、差動対１０の相互コンダクタンスＧｍが負荷抵抗Ｒ５１及びＲ５２の抵抗値Ｒに反比例する状態へと収束する様子を説明する。
【００８３】
ここで、バイアス回路１の差動対１０の相互コンダクタンスＧｍが最終的な収束値よりも小さくなった場合を想定する。このときは、前掲した（８）式により、差動対１０の出力電流ΔＩｄ（すなわちＩｏｕｔ）は小さくなる。
【００８４】
これに対し、電流源３０は、前述した電流（α×１／Ｒ）を差動対１０の出力点に流し込んでいるので、この出力点に生じる電圧は上昇する。この出力点の電圧はオペアンプ４１の非反転入力に印加されているので、この電圧が基準電圧Ｖｒｅｆを上回るとオペアンプ４１の出力電圧は上昇する。この出力電圧は、差動対１０のテール電流Ｉｓｓ１を決定しているトランジスタＭ１３のゲートに印加されているので、この出力電圧の上昇はテール電流Ｉｓｓ１を増加させる。ここで、前掲した（５）式から明らかなように、テール電流Ｉｓｓ１の増加は、差動対１０の相互コンダクタンスＧｍを増加させる。
【００８５】
図２のバイアス回路１では、以上のようなフィードバック制御が行われる。この制御動作は、差動対１０の出力電流ΔＩｄ（すなわちＩｏｕｔ）が、電流源３０の流し出す電流（α×１／Ｒ）と一致すると収束し、このとき、差動対１０の出力点に生じる電圧は基準電圧Ｖｒｅｆになる。言い換えれば、テール電流調整回路４０のオペアンプ４１は、電流源３０の流し出す電流を差動対１０の出力点に流し込んだときに当該出力点に生じる電圧が電圧Ｖｒｅｆとなるように、差動対１０のテール電流Ｉｓｓ１を制御しているのである。
【００８６】
ここで、この基準電圧Ｖｒｅｆは、各トランジスタＭ１１、Ｍ２１、Ｍ１３、Ｍ２１、及びＭ２２が飽和領域で動作するような電圧とすればよく、例えば、電源電圧Ｖｄｄの１／２程度とする。
【００８７】
なお、オペアンプ４１の入力と出力との間に挿入されているコンデンサＣ４１と抵抗Ｒ４１との直列接続は、位相補償のためのものであり、バイアス回路１で形成されているフィードバックによる発振を防止する。なお、ここで、抵抗Ｒ４１を削除し（抵抗Ｒ４１の抵抗値をゼロとし）、オペアンプ４１の入力と出力との間にコンデンサＣ４１のみを挿入して位相補償を行うようにすることも可能である。
【００８８】
前述したように、バイアス回路１におけるテール電流調整回路４０のオペアンプ４１が出力している電圧は、抵抗負荷差動増幅器２におけるトランジスタＭ５３のゲートにも印加されている。従って、トランジスタＭ１３とトランジスタＭ５３とのトランジスタサイズ比が同一であれば、差動対５０のテール電流Ｉｓｓ２は、差動対１０のテール電流Ｉｓｓ１と等しくなる。
【００８９】
ここで、差動対５０を構成しているトランジスタＭ５１及びＭ５２のトランジスタサイズ比が、差動対１０を構成しているトランジスタＭ１１及びＭ１２と同一であれば、差動対５０の相互コンダクタンスＧｍは差動対１０と等しくなる。この場合、バイアス回路１でのフィードバック制御が収束すると、差動対５０の相互コンダクタンスＧｍと抵抗負荷差動増幅器２の負荷抵抗Ｒ５１及びＲ５２の抵抗値Ｒとが反比例の関係となるので、抵抗負荷差動増幅器２の利得が安定なものとなる。
【００９０】
なお、図２に示した回路において、差動対５０の相互コンダクタンスＧｍが抵抗負荷差動増幅器２の負荷抵抗Ｒ５１及びＲ５２の抵抗値Ｒと反比例の関係を有するためには、差動対５０の相互コンダクタンスＧｍが差動対１０と等しいことは必ずしも必要ではなく、相互コンダクタンスＧｍが差動対５０と差動対１０とで比例関係にあればよい。従って、差動対５０の回路構成が差動対１０と同一であれば、前掲した（５）式より、差動対５０を構成しているトランジスタＭ５１及びＭ５２と差動対１０を構成しているトランジスタＭ１及びＭ１２とのトランジスタサイズ比が異なっていてもよい。
【００９１】
また、オペアンプ４１の出力で差動対５０のテール電流Ｉｓｓ２を決定するトランジスタＭ５３を制御したときに、テール電流Ｉｓｓ２が差動対１０のテール電流Ｉｓｓ１に比例していれば、前掲した（５）式より、差動対５０と差動対１０との相互コンダクタンスＧｍの比例関係を維持することができる。従って、トランジスタＭ１３とトランジスタＭ５３とのトランジスタサイズ比は異なっていてもよい。
【００９２】
ここで図４について説明する。同図は、抵抗負荷差動増幅器２の利得特性のシミュレーション結果を示している。なお、同図には、半導体集積回路の製造ばらつき、温度ばらつき、及び電源電圧のばらつきを組み合わせてばらつかせた場合である、ワーストコーナ条件でのコンピュータシミュレーションの結果を示している。
【００９３】
図４において、上側のグラフは、本発明を実施するバイアス回路１を使用した場合の利得特性を示しており、下側のグラフは、本発明を実施するバイアス回路１を使用しなかった場合（相互コンダクタンスＧｍの補正は行わずに、テール電流Ｉｓｓを負荷抵抗に反比例する電流とした通常の場合）の利得特性を示している。
【００９４】
同図からも明らかに分かるように、本発明を実施することにより、抵抗負荷増幅器の利得を精度よく一定にすることができる。
次に図５について説明する。同図は、本発明の第二の実施例の構成を示している。なお、同図において、図２に示した本発明の第一の実施例におけるものと同一の構成要素には同一の符号を付している。
【００９５】
図５に示した構成が図２に示した構成と相違する点は、テール電流調整回路４０の構成か異なることと、抵抗負荷差動増幅器２にトランジスタＭ５４が追加されていることにある。そこで、ここではこの相違点について説明する。
【００９６】
図５において、テール電流調整回路４０は、比較器であるオペアンプ４１、コンデンサＣ４１、及び抵抗Ｒ４１に加えて、ｐ型ＭＯＳＦＥＴであるトランジスタＭ４１及びＭ４２と、ｎ型ＭＯＳＦＥＴであるトランジスタＭ４３とを備えて構成されており、トランジスタＭ１３のゲートに印加する電圧を変化させて差動対１０のテール電流Ｉｓｓ１を制御し、差動対１０の出力電流を電流源３０が流し出す電流に一致させる。
【００９７】
オペアンプ４１の反転入力（−側入力）には、差動対１０の出力点であるトランジスタＭ１２のドレインに生じる電圧が入力される。一方、オペアンプ４１の非反転入力（＋側入力）には、所定の基準電圧Ｖｒｅｆ１が不図示の定電圧源により印加される。オペアンプ４１はこの両者の電圧の大小比較を行う。ここで、差動対１０の出力点の電圧が基準電圧Ｖｒｅｆ１よりも大きければオペアンプ４１の出力電圧を下降させ、差動対１０の出力点の電圧が基準電圧Ｖｒｅｆ１よりも小さければオペアンプ４１の出力電圧を上昇させる。
【００９８】
オペアンプ４１の出力電圧は、トランジスタＭ４１及びＭ４２の各ゲートに印加されている。このトランジスタＭ４１及びＭ４２の各ソースは、電源Ｖｄｄに接続されている。従って、トランジスタＭ４１及びＭ４２のソース−ドレイン間を流れる電流は、オペアンプ４１の出力によって制御される。
【００９９】
トランジスタＭ４１のドレインは、トランジスタＭ４３のドレイン及びゲートと、トランジスタＭ１３のゲートとに接続されている。このトランジスタＭ４３及びＭ１３の各ソースはグランドに接続されている。従って、トランジスタＭ４３はダイオード接続されており、差動対１０のテール電流Ｉｓｓ１を決定するトランジスタＭ１３との間でカレントミラーを構成している。
【０１００】
トランジスタＭ４１のドレインから流し出される電流は、トランジスタＭ４３のドレイン−ソース間に流される。ここで、トランジスタＭ４３はトランジスタＭ１３とカレントミラーを構成している。従って、トランジスタＭ４３とトランジスタＭ１３とのトランジスタサイズ比が同一であれば、トランジスタＭ４３のドレイン−ソース間を流れる電流と、トランジスタＭ１３のドレイン−ソース間を流れる電流とは等しくなる。つまり、この場合には、トランジスタＭ４１のドレインから流し出される電流が、差動対１０のテール電流Ｉｓｓ１と等しくなる。従って、この図５の回路においても、オペアンプ４１の出力は、差動対１０のテール電流Ｉｓｓ１の制御を行っている。
【０１０１】
一方、図５の抵抗負荷増幅器２では、ｎ型ＭＯＳＦＥＴであるトランジスタＭ５４のドレイン及びゲートと、トランジスタＭ５３のゲートとが接続されている。このトランジスタＭ５４及びＭ５３の各ソースはグランドに接続されている。従って、トランジスタＭ５３はダイオード接続されており、差動対５０のテール電流Ｉｓｓ２を決定するトランジスタＭ５３との間でカレントミラーを構成している。
【０１０２】
トランジスタＭ４２のゲートには、オペアンプ４１により、トランジスタＭ４１のゲートと等しいゲート電圧（ゲート−ソース間電圧）が印加されている。ここで、トランジスタＭ４２とトランジスタＭ４１とのトランジスタサイズ比が同一であれば、トランジスタＭ４２のドレインから流し出される電流は、トランジスタＭ４２のドレインから流し出される電流と等しくなる。つまり、トランジスタＭ４２は、差動対１０のテール電流Ｉｓｓ１と同一の電流をドレインから流し出す。
【０１０３】
トランジスタＭ４２のドレインから流し出される電流は、抵抗負荷差動増幅器２におけるトランジスタＭ５４のドレインに流し込まれている。ここで、トランジスタＭ５４はトランジスタＭ５３とカレントミラーを構成している。従って、この場合には、トランジスタＭ４２のドレインから流し出される電流で、差動対５０のテール電流Ｉｓｓ２を決定するトランジスタＭ５３の制御が行われる。特に、トランジスタＭ５４とトランジスタＭ５３とのトランジスタサイズ比が同一であれば、トランジスタＭ５４のドレイン−ソース間を流れる電流が、トランジスタＭ５３のドレイン−ソース間を流れる電流と等しくなる。つまり、この場合には、差動対１０のテール電流Ｉｓｓ１と差動対５０のテール電流Ｉｓｓ２とが等しくなる。
【０１０４】
次に、図５に示した回路が、テール電流調整回路４０によるフィードバック制御により、差動対１０の相互コンダクタンスＧｍが負荷抵抗Ｒ５１及びＲ５２の抵抗値Ｒに反比例する状態へと収束する様子を説明する。
【０１０５】
ここで、バイアス回路１の差動対１０の相互コンダクタンスＧｍが最終的な収束値よりも小さくなった場合を想定する。このときは、前掲した（８）式により、差動対１０の出力電流ΔＩｄ（すなわちＩｏｕｔ）は小さくなる。
【０１０６】
これに対し、電流源３０は、前述した電流（α×１／Ｒ）を差動対１０の出力点に流し込んでいるので、この出力点に生じる電圧は上昇する。この出力点の電圧はオペアンプ４１の非反転入力に印加されているので、この電圧が基準電圧Ｖｒｅｆを上回るとオペアンプ４１の出力電圧は下降する。この出力電圧は、差動対１０のテール電流Ｉｓｓ１を決定しているトランジスタＭ４１のゲートに印加されているので、この出力電圧の下降はテール電流Ｉｓｓ１を増加させる。ここで、前掲した（５）式から明らかなように、テール電流Ｉｓｓ１の増加は、差動対１０の相互コンダクタンスＧｍを増加させる。
【０１０７】
図５のバイアス回路１では、以上のようなフィードバック制御が行われる。この制御動作は、差動対１０の出力電流ΔＩｄ（すなわちＩｏｕｔ）が、電流源３０の流し出す電流（α×１／Ｒ）と一致すると収束し、このとき、差動対１０の出力点に生じる電圧は基準電圧Ｖｒｅｆになる。言い換えれば、テール電流調整回路４０のオペアンプ４１は、電流源３０の流し出す電流を差動対１０の出力点に流し込んだときに当該出力点に生じる電圧が電圧Ｖｒｅｆとなるように、差動対１０のテール電流Ｉｓｓ１を制御しているのである。
【０１０８】
ここで、この基準電圧Ｖｒｅｆは、各トランジスタＭ１１、Ｍ２１、Ｍ１３、Ｍ２１、及びＭ２２が飽和領域で動作するような電圧とすればよく、例えば、電源電圧Ｖｄｄの１／２程度とする。
【０１０９】
なお、オペアンプ４１の入力とトランジスタＭ４３のゲートとの間に挿入されているコンデンサＣ４１と抵抗Ｒ４１との直列接続は、位相補償のためのものであり、バイアス回路１で形成されているフィードバックによる発振を防止する。なお、ここで、抵抗Ｒ４１を削除し（抵抗Ｒ４１の抵抗値をゼロとし）、オペアンプ４１の入力とトランジスタＭ４３のゲートとの間にコンデンサＣ４１のみを挿入して位相補償を行うようにすることも可能である。
【０１１０】
前述したように、バイアス回路１におけるテール電流調整回路４０のオペアンプ４１が出力している電圧は、トランジスタＭ４２のゲートにも印加されている。従って、トランジスタＭ４１とトランジスタＭ４２とのトランジスタサイズ比が同一であり、且つ、トランジスタＭ１３、Ｍ４３、Ｍ５４、及びＭ５３の各トランジスタサイズ比が同一であれば、差動対５０のテール電流Ｉｓｓ２は、差動対１０のテール電流Ｉｓｓ１と等しくなる。
【０１１１】
ここで、差動対５０を構成しているトランジスタＭ５１及びＭ５２のトランジスタサイズ比が、差動対１０を構成しているトランジスタＭ１１及びＭ１２と同一であれば、差動対５０の相互コンダクタンスＧｍは差動対１０と等しくなる。この場合、バイアス回路１でのフィードバック制御が収束すると、差動対５０の相互コンダクタンスＧｍと抵抗負荷差動増幅器２の負荷抵抗Ｒ５１及びＲ５２の抵抗値Ｒとが反比例の関係となるので、抵抗負荷差動増幅器２の利得が安定なものとなる。
【０１１２】
なお、図５に示した回路において、差動対５０の相互コンダクタンスＧｍが抵抗負荷差動増幅器２の負荷抵抗Ｒ５１及びＲ５２の抵抗値Ｒと反比例の関係を有するためには、差動対５０の相互コンダクタンスＧｍが差動対１０と等しいことは必ずしも必要ではなく、相互コンダクタンスＧｍが差動対５０と差動対１０とで比例関係にあればよい。従って、差動対５０の回路構成が差動対１０と同一であれば、前掲した（５）式より、差動対５０を構成しているトランジスタＭ５１及びＭ５２と差動対１０を構成しているトランジスタＭ１及びＭ１２とのトランジスタサイズ比が異なっていてもよい。
【０１１３】
また、オペアンプ４１の出力で差動対５０のテール電流Ｉｓｓ２を決定するトランジスタＭ４２を制御したときに、テール電流Ｉｓｓ２が差動対１０のテール電流Ｉｓｓ１に比例していれば、前掲した（５）式より、差動対５０と差動対１０との相互コンダクタンスＧｍの比例関係を維持することができる。従って、トランジスタＭ４１とトランジスタＭ４２とのトランジスタサイズ比は異なっていてもよく、また、トランジスタＭ１３、Ｍ４３、Ｍ５４、及びＭ５３の各トランジスタサイズ比が異なっていてもよい。
【０１１４】
以上、本発明の実施形態を説明したが、本発明は、上述した各実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良・変更が可能である。
なお、本発明は、回路の利得Ａｖが相互コンダクタンスＧｍと負荷抵抗の抵抗値Ｒとの積に比例する関係を有している抵抗負荷差動増幅器であれば適用可能である。すなわち、上述した実施例の説明のために用いた、図７Ａに示したごく一般的な回路構成の抵抗負荷差動増幅器でなくても、例えば、図７Ｂや図７Ｃに示した抵抗負荷差動増幅器でも本発明を適用することができる。
【０１１５】
図６は、本発明の第三の実施例の構成を示している。この構成は、図７Ｂに示したカスケード接続構成の抵抗負荷差動増幅器に対して、本発明を適用したものである。
図６に示した構成は、ｎ型ＭＯＳＦＥＴであるトランジスタＭ１４及びＭ１５を、図２に示した本発明の第一の実施例における差動対１０のトランジスタＭ１１及びＭ１２にカスケード接続すると共に、ｎ型ＭＯＳＦＥＴであるトランジスタＭ５５及びＭ５６を、図２に示した本発明の第一の実施例における差動対１０のトランジスタＭ５１及びＭ５２にカスケード接続して構成されたものである。
【０１１６】
すなわち、この回路は、トランジスタＭ２１のドレインとトランジスタＭ１１のドレインとの接続点にトランジスタＭ１４を挿入し、トランジスタＭ２２のドレインとトランジスタＭ１２のドレインとの接続点にトランジスタＭ１５を挿入し、抵抗Ｒ５１とトランジスタＭ５１のドレインとの接続点にトランジスタＭ５５を挿入し、更に、抵抗Ｒ５２とトランジスタＭ５２のドレインとの接続点にトランジスタＭ５６を挿入して構成されている。なお、トランジスタＭ１４及びＭ１５の両ゲートには定電圧源Ｅ１３により、また、トランジスタＭ５５及びＭ５６の両ゲートには定電圧源Ｅ５１により、それぞれほぼ同一の定電圧が印加されている。
【０１１７】
このような図６に示した回路であっても、抵抗負荷差動増幅器２の利得Ａｖが差動対５０の相互コンダクタンスＧｍと負荷抵抗Ｒ５１及びＲ５２の抵抗値Ｒとの積に比例する関係を有している。従って、バイアス回路１の差動対１０の回路構成を、抵抗負荷差動増幅器２の差動対５０の回路構成と同一とすることにより、差動対５０の相互コンダクタンスＧｍを負荷抵抗Ｒ５１及びＲ５２の抵抗値Ｒと反比例する関係とすることができ、利得Ａｖを精度よく一定とすることができる。
なお、上記した実施の形態から次のような構成の技術的思想が導かれる。
【０１１８】
（付記１）抵抗負荷差動増幅器のバイアス回路であって、
第一の差動対と、
前記第一の差動対のテール電流を制御して、当該第一の差動対の入力に一定の電位差を与えたときの当該第一の差動対の出力電流を、前記抵抗負荷差動増幅器における負荷抵抗に反比例させる制御部と、
を有しており、
前記抵抗負荷差動増幅器を構成している第二の差動対のテール電流を、前記第一の差動対のテール電流に比例させる、
ことを特徴とするバイアス回路。
【０１１９】
（付記２）前記第一の差動対と前記第二の差動対とは同一の回路構成であることを特徴とする付記１に記載のバイアス回路。
（付記３）前記第一の差動対を構成するトランジスタと前記第二の差動対を構成するトランジスタとは、トランジスタサイズ比が同一であることを特徴とする付記２に記載のバイアス回路。
【０１２０】
（付記４）前記制御部は、
前記第一の差動対を構成している一対のトランジスタの各々へ同量の電流を流し込むカレントミラーと、
前記負荷抵抗に反比例している電流を流し出す電流源と、
前記第一の差動対のテール電流を制御して、前記出力電流を前記電流源が流し出す電流に一致させるテール電流制御部と、
を有する、
ことを特徴とする付記１に記載のバイアス回路。
【０１２１】
（付記５）前記テール電流制御部は、前記電流源が流し出す電流を前記第一の差動対の出力点へ流し込んだときに当該出力点に生じる電圧が所定の基準電圧になるように、当該第一の差動対のテール電流を制御することを特徴とする付記４に記載のバイアス回路。
【０１２２】
（付記６）前記テール電流制御部は、前記第一の差動対の出力点に生じる電圧が入力されて前記所定の基準電圧と比較する比較器を有しており、当該第一の差動対のテール電流を決定するトランジスタを、当該比較器の出力で制御することを特徴とする付記５に記載のバイアス回路。
【０１２３】
（付記７）前記比較器は、入力と出力との間に、コンデンサ、若しくは、コンデンサと抵抗との直列接続、が接続されていることを特徴とする付記６に記載のバイアス回路。
（付記８）前記第二の差動対のテール電流を決定するトランジスタを前記比較器の出力で制御することを特徴とする付記６に記載のバイアス回路。
【０１２４】
（付記９）前記テール電流制御部は、
前記第一の差動対の出力点に生じる電圧が入力されて前記所定の基準電圧と比較する比較器と、
前記比較値の出力に基づいて電流を制御する第一及び第二のトランジスタと、
前記第一の差動対のテール電流を決定するトランジスタとの間でカレントミラーを構成しており、ダイオード接続されている第三のトランジスタと、
を有しており、
前記第一のトランジスタによって制御されている電流を前記第三のトランジスタに流し、
前記第二のトランジスタによって制御されている電流で、前記第二の差動対のテール電流を決定するトランジスタを制御する、
ことを特徴とする付記５に記載のバイアス回路。
【０１２５】
（付記１０）前記第二の差動対のテール電流を決定するトランジスタとの間でカレントミラーを構成しており、ダイオード接続されている第四のトランジスタを更に有しており、
前記第二のトランジスタによって制御されている電流を前記第四のトランジスタに流す、
ことを特徴とする付記９に記載のバイアス回路。
【０１２６】
（付記１１）前記第三のトランジスタと前記第一の差動対のテール電流を決定するトランジスタとの接続点と、前記比較器の入力との間に、コンデンサ、若しくは、コンデンサと抵抗との直列接続が接続されていることを特徴とする付記９に記載のバイアス回路。
【図面の簡単な説明】
【０１２７】
【図１】本発明を実施するバイアス回路の原理構成を示す図である。
【図２】本発明の第一の実施例の構成を示す図である。
【図３】電流源の具体的な回路構成例を示す図である。
【図４】抵抗負荷差動増幅器の利得特性のシミュレーション結果を示す図である。
【図５】本発明の第二の実施例の構成を示す図である。
【図６】本発明の第三の実施例の構成を示す図である。
【図７Ａ】ごく一般的な抵抗負荷差動増幅器の回路構成を示す図である。
【図７Ｂ】トランジスタのカスケード接続で差動対が構成されている抵抗負荷差動増幅器の回路構成を示す図である。
【図７Ｃ】抵抗負荷の混合増幅器の回路構成を示す図である。
【図８】従来のＧｍ補正バイアス回路の例を示す図である。
【図９】ＭＯＳトランジスタで差動対を構成した回路の入出力特性を説明する図である。
【符号の説明】
【０１２８】
１ バイアス回路
２ 抵抗負荷差動増幅器
１０ 差動対
Ｅ１１、Ｅ１２ 定電圧源
Ｍ１１、Ｍ１２、Ｍ１３ トランジスタ
２０ カレントミラー
Ｍ２１、Ｍ２２ トランジスタ
３０ 電流源
３１ オペアンプ
Ｅ３１ 定電圧源
Ｍ３１、Ｍ３２ トランジスタ
Ｒ３１抵抗
４０ テール電流調整回路
４１ オペアンプ
Ｃ４１ コンデンサ
Ｍ４１、Ｍ４２、Ｍ４３ トランジスタ
Ｒ４１ 抵抗
５０ 差動対
Ｍ５１、Ｍ５２、Ｍ５３、Ｍ５４、Ｍ５５、Ｍ５６ トランジスタ
Ｒ５１、Ｒ５２ 抵抗
【特許請求の範囲】
【請求項１】
抵抗負荷差動増幅器のバイアス回路であって、
第一の差動対と、
前記第一の差動対のテール電流を制御して、当該第一の差動対の入力に一定の電位差を与えたときの当該第一の差動対の出力電流を、前記抵抗負荷差動増幅器における負荷抵抗に反比例させる制御部と、
を有しており、
前記抵抗負荷差動増幅器を構成している第二の差動対のテール電流を、前記第一の差動対のテール電流に比例させる、
ことを特徴とするバイアス回路。
【請求項２】
前記第一の差動対と前記第二の差動対とは同一の回路構成であることを特徴とする請求項１に記載のバイアス回路。
【請求項３】
前記第一の差動対を構成するトランジスタと前記第二の差動対を構成するトランジスタとは、トランジスタサイズ比が同一であることを特徴とする請求項２に記載のバイアス回路。
【請求項４】
前記制御部は、
前記第一の差動対を構成している一対のトランジスタの各々へ同量の電流を流し込むカレントミラーと、
前記負荷抵抗に反比例している電流を流し出す電流源と、
前記第一の差動対のテール電流を制御して、前記出力電流を前記電流源が流し出す電流に一致させるテール電流制御部と、
を有する、
ことを特徴とする請求項１に記載のバイアス回路。
【請求項５】
前記テール電流制御部は、前記電流源が流し出す電流を前記第一の差動対の出力点へ流し込んだときに当該出力点に生じる電圧が所定の基準電圧になるように、当該第一の差動対のテール電流を制御することを特徴とする請求項４に記載のバイアス回路。
【請求項６】
前記テール電流制御部は、前記第一の差動対の出力点に生じる電圧が入力されて前記所定の基準電圧と比較する比較器を有しており、当該第一の差動対のテール電流を決定するトランジスタを、当該比較器の出力で制御することを特徴とする請求項５に記載のバイアス回路。
【請求項７】
前記比較器は、入力と出力との間に、コンデンサ、若しくは、コンデンサと抵抗との直列接続、が接続されていることを特徴とする請求項６に記載のバイアス回路。
【請求項８】
前記第二の差動対のテール電流を決定するトランジスタを前記比較器の出力で制御することを特徴とする請求項６に記載のバイアス回路。
【請求項９】
前記テール電流制御部は、
前記第一の差動対の出力点に生じる電圧が入力されて前記所定の基準電圧と比較する比較器と、
前記比較値の出力に基づいて電流を制御する第一及び第二のトランジスタと、
前記第一の差動対のテール電流を決定するトランジスタとの間でカレントミラーを構成しており、ダイオード接続されている第三のトランジスタと、
を有しており、
前記第一のトランジスタによって制御されている電流を前記第三のトランジスタに流し、
前記第二のトランジスタによって制御されている電流で、前記第二の差動対のテール電流を決定するトランジスタを制御する、
ことを特徴とする請求項５に記載のバイアス回路。
【請求項１０】
前記第二の差動対のテール電流を決定するトランジスタとの間でカレントミラーを構成しており、ダイオード接続されている第四のトランジスタを更に有しており、
前記第二のトランジスタによって制御されている電流を前記第四のトランジスタに流す、
ことを特徴とする請求項９に記載のバイアス回路。
【請求項１】
抵抗負荷差動増幅器のバイアス回路であって、
第一の差動対と、
前記第一の差動対のテール電流を制御して、当該第一の差動対の入力に一定の電位差を与えたときの当該第一の差動対の出力電流を、前記抵抗負荷差動増幅器における負荷抵抗に反比例させる制御部と、
を有しており、
前記抵抗負荷差動増幅器を構成している第二の差動対のテール電流を、前記第一の差動対のテール電流に比例させる、
ことを特徴とするバイアス回路。
【請求項２】
前記第一の差動対と前記第二の差動対とは同一の回路構成であることを特徴とする請求項１に記載のバイアス回路。
【請求項３】
前記第一の差動対を構成するトランジスタと前記第二の差動対を構成するトランジスタとは、トランジスタサイズ比が同一であることを特徴とする請求項２に記載のバイアス回路。
【請求項４】
前記制御部は、
前記第一の差動対を構成している一対のトランジスタの各々へ同量の電流を流し込むカレントミラーと、
前記負荷抵抗に反比例している電流を流し出す電流源と、
前記第一の差動対のテール電流を制御して、前記出力電流を前記電流源が流し出す電流に一致させるテール電流制御部と、
を有する、
ことを特徴とする請求項１に記載のバイアス回路。
【請求項５】
前記テール電流制御部は、前記電流源が流し出す電流を前記第一の差動対の出力点へ流し込んだときに当該出力点に生じる電圧が所定の基準電圧になるように、当該第一の差動対のテール電流を制御することを特徴とする請求項４に記載のバイアス回路。
【請求項６】
前記テール電流制御部は、前記第一の差動対の出力点に生じる電圧が入力されて前記所定の基準電圧と比較する比較器を有しており、当該第一の差動対のテール電流を決定するトランジスタを、当該比較器の出力で制御することを特徴とする請求項５に記載のバイアス回路。
【請求項７】
前記比較器は、入力と出力との間に、コンデンサ、若しくは、コンデンサと抵抗との直列接続、が接続されていることを特徴とする請求項６に記載のバイアス回路。
【請求項８】
前記第二の差動対のテール電流を決定するトランジスタを前記比較器の出力で制御することを特徴とする請求項６に記載のバイアス回路。
【請求項９】
前記テール電流制御部は、
前記第一の差動対の出力点に生じる電圧が入力されて前記所定の基準電圧と比較する比較器と、
前記比較値の出力に基づいて電流を制御する第一及び第二のトランジスタと、
前記第一の差動対のテール電流を決定するトランジスタとの間でカレントミラーを構成しており、ダイオード接続されている第三のトランジスタと、
を有しており、
前記第一のトランジスタによって制御されている電流を前記第三のトランジスタに流し、
前記第二のトランジスタによって制御されている電流で、前記第二の差動対のテール電流を決定するトランジスタを制御する、
ことを特徴とする請求項５に記載のバイアス回路。
【請求項１０】
前記第二の差動対のテール電流を決定するトランジスタとの間でカレントミラーを構成しており、ダイオード接続されている第四のトランジスタを更に有しており、
前記第二のトランジスタによって制御されている電流を前記第四のトランジスタに流す、
ことを特徴とする請求項９に記載のバイアス回路。
【図１】
【図２】
【図３】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【図９】
【図４】
【図２】
【図３】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【図９】
【図４】
【公開番号】特開２００７−１８４６８８（Ｐ２００７−１８４６８８Ａ）
【公開日】平成１９年７月１９日（２００７．７．１９）
【国際特許分類】
【出願番号】特願２００６−２６３（Ｐ２００６−２６３）
【出願日】平成１８年１月４日（２００６．１．４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１９年７月１９日（２００７．７．１９）
【国際特許分類】
【出願日】平成１８年１月４日（２００６．１．４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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