マルチチャネル高速トランシーバ回路網のレーン間スキュー低減
【課題】送信／受信回路網のスキュー許容量を高めること。
【解決手段】様々なチャネル間で起こり得るスキュー（異なる信号伝播時間）を補償するため、あるいは、少なくとも補償に役立つため、制御可能な遅延回路網がマルチチャネル高速シリアル送信および／または受信回路網の各チャネルに含まれる。ＣＤＲ回路網を用いるシステムにおいて、遅延回路網は、ＣＤＲ回路網から派生された信号によって、少なくとも一部は制御され得る。それによって、遅延回路網によって生じた遅延量を、ＣＤＲ回路網によって検出されたデータ速度の変化に、少なくとも部分的に応答させる。
【解決手段】様々なチャネル間で起こり得るスキュー（異なる信号伝播時間）を補償するため、あるいは、少なくとも補償に役立つため、制御可能な遅延回路網がマルチチャネル高速シリアル送信および／または受信回路網の各チャネルに含まれる。ＣＤＲ回路網を用いるシステムにおいて、遅延回路網は、ＣＤＲ回路網から派生された信号によって、少なくとも一部は制御され得る。それによって、遅延回路網によって生じた遅延量を、ＣＤＲ回路網によって検出されたデータ速度の変化に、少なくとも部分的に応答させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチチャネルデータ通信に関する。より特定的には、このような通信に使われる様々なチャネル内において異なる信号伝播遅延量を補償することに関する。
【背景技術】
【０００２】
データ通信、特に高速データ通信は、ときどき、送信機（例えば、集積回路デバイス）で発生し、通信媒体（例えば、プリント回路基板トレース）を経由して通り、受信機（例えば、別の集積回路デバイス）で終わるパラレルチャネルあるいはパラレルレーンを幾つか使って、行われる。上述の集積回路の一方または双方は、プログラマブルロジックデバイス（「ＰＬＤ」）であり得る。データは各チャネル内でシリアルに送信されるが、各チャネルのデータは、送信機に由来し、より大きなデータ構造の一部であって、受信機で正確に再編成されねばならない。このような正確な再編成は、様々なチャネルからデータを受信する受信機の再編成回路網に依存し得るが、これら様々なチャネル間には遅延量に、ある程度の比較的小さな差のみが存在する。このようなチャネル間の遅延差は、スキューと呼ばれることがある。
【０００３】
スキュー源として考えられる源は沢山ある。基本的な送信回路網自体は、特に、その回路網のパッケージング部分において、何らかのスキューを有し得る。送信機と受信機の間の通信媒体が、スキュー源ともなり得る。そして、受信回路網（特に、その回路網のパッケージング部分）も、また別のスキュー源となり得る。
【０００４】
送信機の出力信号が有することのできるスキュー許容量は、製品の仕様となり得る。したがって、送信機として使う回路網は、この仕様に合うような送信機を使うことが望ましい。同様に、受信回路網もその受信回路網が許容できるスキューの限界を有し得る。そして、そのスキュー量を上回る信号を受信できるように回路網を増強すると、その受信機の使い勝手が向上する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
様々なチャネル内において異なるスキューを補償する回路網を提供することは望ましい。
【課題を解決するための手段】
【０００６】
（発明の概要）
本発明は、送信回路網または受信回路網に使われ得る側面に関する。
【０００７】
本発明に従う送信回路網は、複数の回路レーンまたはチャネルを含む。各回路レーンは、個々のシリアルデータ信号を送信する。各回路レーンは、その回路レーンの信号に、様々な回路レーンの信号間でのスキューを補償するため、制御可能な遅延量を与えるための制御可能な遅延回路網を含む。
【０００８】
本発明に従う受信回路網は、複数の回路チャネルまたはレーンを含む。各回路レーンは、個々のシリアルデータ信号を受信する。各回路レーンは、その回路レーンの信号に、様々な回路レーンの信号間でのスキューを補償するため、制御可能な遅延量を与えるための制御可能な遅延回路網を含む。受信回路レーンが、ＣＤＲ回路網を含む場合、各レーンの遅延回路網は、そのレーンのＣＤＲ回路網から派生する信号によって、少なくとも一部は制御され得る。それは、遅延回路網によって生じた遅延量を、ＣＤＲ回路網によって検出されたデータ速度の変化に少なくとも部分的に応答させるためである。
【０００９】
本発明の更なる特徴、その性質および様々な利点は、添付図面と以下の詳細な記述から、より明確になる。
【００１０】
本発明は、さらに、以下の手段を提供する。
【００１１】
（項目１）
複数の回路レーンを備える送信回路網であって、
該回路レーンのそれぞれは、個々のシリアルデータ信号を送信し、
該回路レーンのそれぞれは、該関連回路レーンの信号に、該複数の回路レーンの信号間のスキューを補償するために、制御可能な遅延量を与える制御可能な遅延回路網を含む、回路網。
【００１２】
（項目２）
上記回路レーンのそれぞれは、上記遅延回路網から上流に、シリアライザ回路網をさらに含む、項目１に記載の回路網。
【００１３】
（項目３）
上記回路レーンのそれぞれは、前駆動回路網をさらに含む、項目１に記載の回路網。
【００１４】
（項目４）
上記回路レーンのそれぞれは、上記遅延回路網から下流に、送信駆動回路網をさらに含む、項目１に記載の回路網。
【００１５】
（項目５）
上記前駆動回路網は、上記遅延回路網から上流にある、項目３に記載の回路網。
【００１６】
（項目６）
上記前駆動回路網は、上記遅延回路網から下流にある、項目３に記載の回路網。
【００１７】
（項目７）
上記回路レーンのそれぞれは、上記遅延回路網から上流のポイントからの差動信号化を用い、各レーンの該遅延回路網は、複数の遅延サブ回路を含み、該遅延サブ回路のそれぞれは、そのレーンにおける個々の差動信号の枝部で動作する、項目１に記載の回路網。
【００１８】
（項目８）
回路レーン内の上記遅延サブ回路網のそれぞれは、その遅延量に応じて、個別に制御可能である、項目７に記載の回路網。
【００１９】
（項目９）
上記回路レーンのそれぞれは、そのレーンの信号の複数の異なる遅延されたバージョンを用い、
各レーンの上記遅延回路網は、複数の制御可能な遅延サブ回路を含み、
該遅延サブ回路のそれぞれは、そのレーンの信号のバージョンの個々のバージョンで動作する、項目１に記載の回路網。
【００２０】
（項目１０）
回路レーン内の上記遅延サブ回路のそれぞれは、その遅延量に応じて、個別に制御可能である、項目９に記載の回路網。
【００２１】
（項目１１）
上記回路レーンそれぞれの遅延回路網が
直列に接続された複数の遅延セル回路と、
どの遅延セル出力信号が遅延回路網の出力信号として使われるかを選択するための制御可能な選択回路網と
を備える、項目１に記載の回路網。
【００２２】
（項目１２）
上記遅延セルが、お互いに関連してバイナリで重み付けされる遅延量を有する、項目１１に記載の回路網。
【００２３】
（項目１３）
上記回路レーンそれぞれの遅延回路網が
直列に接続された複数の遅延セル回路と、
該遅延セル回路の動作速度を制御するために、該遅延セル回路に適用される電源信号のレベルを制御するためのアナログ制御回路網と
を備える、項目１に記載の回路網。
【００２４】
（項目１４）
複数の回路レーンを備える受信回路網であって、
該回路レーンのそれぞれは、個々のシリアルデータ信号を受信し、
該回路レーンのそれぞれは、該関連回路レーンの信号に、該複数の回路レーンの信号間のスキューを補償するために、制御可能な遅延量を与えるための、制御可能な遅延回路網を含む、回路網。
【００２５】
（項目１５）
上記回路レーンのそれぞれは、上記遅延回路網から下流に、デシリアライザ回路網をさらに含む、項目１４に記載の回路網。
【００２６】
（項目１６）
上記回路レーンのそれぞれは、上記遅延回路網から下流に、ＣＤＲ回路網をさらに含む、項目１４に記載の回路網。
【００２７】
（項目１７）
上記回路レーンのそれぞれは、上記遅延回路網から上流に、ＣＤＲ回路網をさらに含む、項目１４に記載の回路網。
【００２８】
（項目１８）
上記回路レーンのそれぞれは、上記ＣＤＲ回路網から下流に、遅延回路網をさらに含む、項目１６に記載の回路網。
【００２９】
（項目１９）
上記回路レーンそれぞれは、ＶＣＯ回路網を含むＣＤＲ回路網をさらに含み、該回路レーンそれぞれの遅延回路網は、その回路レーン内の該ＶＣＯ回路網から派生する信号によって、少なくとも部分的に制御される、項目１４に記載の回路網。
【００３０】
（項目２０）
上記回路レーンそれぞれの遅延回路網は、直列に接続された複数の遅延セル回路を備え、該回路レーンそれぞれのＶＣＯ回路網から派生した信号は、その回路レーンの遅延セル回路の動作速度に影響を及ぼすために使用される、項目１９に記載の回路網。
【００３１】
（項目２１）
上記回路レーンそれぞれのＶＣＯ回路網は、チャージポンプ回路網を含み、該回路レーンそれぞれのＶＣＯ回路網から派生した信号は、そのＶＣＯ回路網のチャージポンプ回路網の出力信号である、項目１９に記載の回路網。
【００３２】
（項目２２）
上記回路レーンそれぞれの遅延回路網は、
その回路レーンの任意の遅延セル回路の出力信号を、その回路レーンの遅延されたデータ信号として、制御可能なように選択できる選択回路網
をさらに備える、項目２０に記載の回路網。
【００３３】
（項目２３）
ＶＣＯ回路網を含むＣＤＲ回路網によって処理されているデータ信号を制御可能なように遅延するための回路網であって、
該回路網は、遅延回路網を備え、
該遅延回路網は、該ＶＣＯ回路網から派生する信号に、該遅延回路網が該データ信号を遅延する遅延量に応じて、少なくとも部分的に応答する、回路網。
【００３４】
（項目２４）
上記遅延回路網が、上記ＣＤＲ回路網から上記データ信号を受信する、項目２３に記載の回路網。
【００３５】
（項目２５）
上記遅延回路網が直列に接続された複数の遅延セルを備え、上記ＶＣＯ回路網から派生した信号が、上記遅延セル回路の動作速度に影響を及ぼすために使用される、項目２３に記載の回路網。
【００３６】
（項目２６）
上記ＶＣＯ回路網は、チャージポンプ回路網を含み、該ＶＣＯ回路網から派生した信号は、該チャージポンプ回路網の出力信号である、項目２３に記載の回路網。
【００３７】
（項目２７）
上記遅延セル回路の任意の回路の出力信号を、遅延されたデータ信号として、制御可能なように選択できる選択回路網をさらに備える、項目２５に記載の回路網。
【発明の効果】
【００３８】
本発明により、様々なチャネル内において異なるスキューを補償する回路網が提供され得る。
【発明を実施するための最良の形態】
【００３９】
（詳細な説明）
まず、本発明を送信回路網へ適用する場合について、記載する。その後、本発明の受信機での実施形態について、記載する。
【００４０】
本発明に従う説明的な送信回路網１０を図１に示す。回路網１０は、同一または実質的に同一な送信チャネルまたはレーン１２ａ〜１２ｎを幾つか含む。図１には、これらチャネルの１つのみが詳細に示されているが、他のチャネルも、この詳細に描かれたチャネルと同一または実質的に同一であることは、理解されるべきである。チャネル１２の全ては、ＰＬＤのような単一の集積回路の上にあり得る。各チャネルは、それ自身のパラレルデータ２０を受信し、各チャネルの制御可能な遅延回路網７０は、各チャネルに様々なチャネルによって異なり得る遅延量を加えるため、個別に制御可能である。これら様々な遅延量は、様々なチャネルの出力パッド１１０におけるシリアルデータ出力信号間、あるいは、（おそらく、より重要ですらあるのは）様々なチャネルの出力パッド１１０に接続されている集積回路パッケージ出力ピン１１２におけるシリアルデータ出力信号間のスキュー量を減らすために、選択され、制御される。
【００４１】
代表的なチャネル１２ａに関してなされる以下の詳細な記述は、チャネル１２の全てのチャネルについて、適用されることは、理解されるべきである。
【００４２】
図１に示すように、代表的な送信チャネル１２ａは、幾つかのパラレルデータリード線２０上のパラレルな幾つかのデータ信号を（図示されていない上流の回路網から）受信するシリアライザ回路網３０を含む。例えば、任意の所定の時間に、リード線２０上の信号は、デジタルデータのバイトまたはワードを表し得る。（本明細書において、「バイト」という用語が一般的に使用されるが、これはユニットとして解釈されることを意図する幾つかのビットのグループを意味する。本明細書で使用されるように、バイトはビットを任意の複数個含み得るものと、理解される。）クロック生成回路網１２０に適用されるクロック信号１１８は、連続的なバイト２０が、シリアライザ回路網３０に適用される速度と等しい周波数を有し得る。この周波数は、バイト速度周波数（ｂｙｔｅ ｒａｔｅ ｆｒｅｑｕｅｎｃｙ）と呼ばれることがある。さらに、クロック信号１１８は、連続的なバイト２０との関係で、適切で有効な位相を有することが好ましい。クロック信号１１８をシリアライザ回路網３０に適用することに加え（例えば、その回路網の連続的なバイト２０それぞれに、レジスタに使用のため））、クロック生成回路網１２０も、シリアライザ回路網３０のシリアル出力側に適用されるビット速度クロック信号をクロック信号１１８から生成する。ビット速度クロック信号は、バイト速度周波数のｍ倍の周波数を有する。ここで、ｍは各バイト内のビット数である。それゆえ、ビット速度クロック信号は、データ２０から各バイトの個々のビットを（回路網３０によって）シフトアウトするために使われ得る。これらビットは、一つずつシリアルデータ様式にシフトアウトされる。ビット速度は、ギガヘルツの範囲（例えば、１ＧＨｚ〜数ＧＨｚ）であり得るが、これはほんの一例であって、本発明は任意の特定の周波数によって使われることに限定されないことには、留意されたい。
【００４３】
シリアライザ回路網３０によって出力されたシリアルデータ４０は、前駆動回路網５０に適用される。必要に応じて、シリアライザ回路網３０は、幾つかのシリアルデータ信号を出力し得る。（このタイプの実施形態の説明図として、図６を参照。）これら幾つかの信号の情報内容は、お互いに同一であり得るが、出力駆動回路網９０（ＴＸ回路網９０とも呼ぶ）内の有限インパルス応答（「ＦＩＲ」）フィルタリングの供給を容易にするため、お互いに相対的に１ビットインターバル（またはユニットインターバル（「ＵＩ」）遅れ得る。前駆動回路網５０は、ＴＸ駆動９０を駆動するのに必要とされる信号レベルおよび強度に達するため、それに適応される信号をバッファする。前駆動回路網５０は、バッファされた信号の立ち上がり速度の制御をインプリメントするためにも、用いられ得る。立ち上がり速度とは、バイナリデータ信号のレベル間の変化（ｔｒａｎｓｉｔｉｏｎ）の急峻度である。データ速度が速ければ速いほど、データの正確な受信と解釈のために必要とされる立ち上がり速度が大きくなる。しかし、立ち上がり速度が速いと、電力消費も大きくなり、より高い周波数のコンポーネントを有する。つまり、データの送信が遅い速度でなされた場合、立ち上がり速度を抑えるのに役立ち得る。このような立ち上がり速度の制御は、前駆動回路網５０の性能の一つであり得る。前駆動回路網５０の他の可能な特徴としては、使用されていない回路網５０の全てまたは任意のパーツをパワーダウンすること、および／または、回路網５０で処理されるシリアルデータ信号の（例えば、データ２０を供給する上流の回路網への）ループバックすることを容易にするマルチステージ構造である。このようなループバックは、回路網の様々なパーツの適切な動作をテストするために、使われ得る。
【００４４】
前駆動回路網５０のシリアルデータ出力信号６０は、制御可能な遅延回路網７０に適用される。この回路網は、その回路網に適用される信号を、制御可能な量、遅延する。例えば、幾つかの信号６０があり、これら信号６０の主要な（あるいは、少なくとも最先の）信号に比べ、それぞれ１ＵＩ以上遅れている場合、回路網７０は、これら信号のそれぞれを同じ制御可能な量だけ遅らせる。（このタイプの実施形態の説明図として、図６を参再度、参照。）制御可能な遅延回路網７０は、本発明のデスキュー機能をインプリメントする。以上に述べてきたように、送信回路網１０の様々なチャネル１２ａ〜１２ｎの回路７０によってなされた遅延量は、様々なチャネルの出力信号１１０または１２０間のスキューを減らすために、選択される。様々なチャネル１２ａ〜１２ｎに入っていくデータ２０は、本発明と関連して関心の対象であるデータ通信のタイプと、緊密に（ｃｌｏｓｅｌｙ）同期化される。これら様々なチャネルを介し、その出力ピン１１２へのスキューを低減または除去できると、送信回路網１０が、様々な出力ストリーム内のデータ間で同様に緊密な同期化したこのデータ（たとえ、異なる（すなわち、シリアル）形式であっても）を出力するのに役立つ。
【００４５】
回路７０によってなされる遅延量は、プログラマブルに制御され得る（例えば、回路７０と関連する静的ランダムアクセスメモリ（「ＳＲＡＭ」）セルをプログラムすることによって）。代替的に、回路７０によってなされる遅延量は、より動的に制御され得る（例えば、回路網の通常の動作の間に変化できる信号によって）。さらなる例として、回路７０によってなされる遅延量は、プログラマブルな制御と動的制御との組み合わせで制御され得る。例えば、幾つかの可能な動作範囲の一つがプログラマブルに選択され、次いで、選択された範囲内の特定の動作ポイントが、動的な可変制御信号によって、可変的に制御され得る。
【００４６】
遅延回路網７０の出力信号８０は、ＴＸ駆動回路網９０に出力するために適用される。この回路網は、その信号を送信機からの出力信号に必要とされるレベルまたは強度まで上げる。図１で示す回路網９０は、差動形式でシリアルデータ信号を出力している（相補的な出力パッド１１０ｐと１１０ｎを介して、そして、それゆえ、相補的なパッケージ済みデバイスの出力ピン１１２ｐと１１２ｎを介して）。回路網９０は、その回路網が出力する信号に、プリエンファシスおよび／またはポストエンファシス（例えば、その信号のレベルでの各変化の直前および／または直後に追加エネルギ）を与え得る。これは、例えば、回路網９０内のＦＩＲフィルタリングに信号を従わせることによって、なされ得る。これは、上述のように、複数の異なる遅延された出力信号６０の使用に基づき得る。
【００４７】
図１に示され、以上に述べたことを簡単に要約すると、１２ａ〜１２ｎの各レーンが他のレーンとは独立して遅延調整ができるように、制御可能な遅延素子７０が、ＴＸ駆動９０の直前に加えられる。これは、複数のレーン間の遅延差を補償できる。
【００４８】
図２は、制御可能な遅延回路網７０を前駆動回路網５０の手前に含む一つの代表的なチャネル１２ａ’の代替的な実施形態を示す。これは、前駆動回路網５０が、遅延回路網７０の出力信号をＴＸ駆動回路網９０に先立って、再度バッファできる。
【００４９】
制御可能な遅延回路網７０の説明的な実施形態を図３に示す。この実施形態の回路網７０では、直列に接続された複数の遅延セル２１０ａ〜２１０ｋを含む。遅延セル２１０のそれぞれへの入力（および最後の遅延セルの出力）は、マルチプレクサ２２０へのそれぞれの入力に接続されている。マルチプレクサ２２０は、その選択制御入力信号（「ＳＥＬ ＣＴＲＬ」）によって制御可能で、その入力信号の任意の一つをマルチプレクサ出力信号２３０として選択する。この信号は、レベルシフター回路網２４０に適用され得、ＴＸ駆動回路網９０（図１）または前駆動回路網５０（図２）への適用に好適な出力信号２５０を生成する。上述から、制御可能な遅延回路網７０へのデータ入力（２００）とその回路網７０からのデータ出力（２５０）との間の遅延量は、その入力とその出力との間に、現在、直列に接続されている遅延セル２１０の数に依存する、ということは明らかである。この数は、ＳＥＬ ＣＴＲＬ信号を介して、選択可能である。したがって、回路網７０によって提供される遅延量は、制御可能である。
【００５０】
必要に応じて、遅延の増分は、より多くの数を組み合わせ、それゆえ、全体の遅延をより細かく分解（ｒｅｓｏｌｕｔｉｏｎ）できるように、バイナリで重み付けされ得る。このタイプの説明的な実施形態を図４に示す。本実施形態において、遅延セル２１２ａは１ユニットの遅延（「１ＵＤ」）を有し、遅延セル２１２ｂは２ユニットの遅延（「２ＵＤ」）を有し、そして、遅延セル２１２ｃは４ユニットの遅延（「４ＵＤ」）を有する。マルチプレクサ２１４ａは、遅延セル２１２ａの入力信号２００と出力信号とのいずれもが、遅延セル２１２ｂとマルチプレクサ２１４ｂの入力に適用されることを可能にする。マルチプレクサ２１４ｂは、入力信号２００、マルチプレクサ２１４ａの出力信号または遅延セル２１２ｂの出力信号の任意の一つが、遅延セル２１２ｃに適用されることを可能にする。マルチプレクサ２２０は、入力信号２００または遅延セル２１２ａ〜２１２ｃの任意の遅延セルの出力信号を、出力信号２３０として選択できる。したがって、図４に示す回路網は、信号２００が図４に示す様々な素子を介し、どのような経路を採るかによって、信号２００を０〜７の任意の整数ＵＤ遅らすことができる。例えば、６ＵＤの遅延を生成するために、信号２００はマルチプレクサ２１４ａを経由し、遅延セル２１２ａをバイパスし、次いで、素子２１２ｂ、２１４ｂ、２１２ｃおよび２２０を連続的に経由して通り、リード線２３０に達する。選択制御信号ＳＥＬ ＣＴＲＬは、所望の遅延量を達成するために、全てのマルチプレクサ２１４および２２０によってなされる選択を制御する。
【００５１】
図４に示すバイナリで重み付けされた遅延ステージ２１２の数は、単に説明的なものであって、必要に応じて、このようなステージを任意の数、使用できることは理解されるべきである。図４に示すルーティングとマルチプレクシングに、何らかの冗長性（少なくとも、ロジック的に）があることが、当業者には認識される。例えば、マルチプレクサ２１４ｂの最上部の入力は、そのマルチプレクサへの中央部への入力と、少なくともロジック的に冗長である。なぜなら、信号２００は、代替的に、マルチプレクサ２１４ａを経由し、中央部の入力に到達できるからである。また、マルチプレクサ２２０がなし得る最初の２つの選択は、マルチプレクサ２１４ａによってなされる選択と、ロジック的に冗長である。図４に示す回路配置は、このタイプの回路網で利用可能な様々な遅延オプションを見やすくするために、図示のために選ばれたものである。しかし、同等あるいは類似の結果を達成するために、他の回路配置も使用され得る。
【００５２】
正確な遅延が生成され得るようにする別の方法は、バンドギャップ電流を使うことである。例えば、米国特許出願第１０／９３５，８６７号（２００４年９月７日出願）に示されており、この出願は、本明細書において、その全体を参考として援用する。
【００５３】
また、制御可能な遅延回路網７０をインプリメントする更なる別の方法は、遅延セルのチェーンへの電源電圧を変更して、遅延のアナログ調整を形成することである。このアプローチは、図５によって説明される。
【００５４】
図５に示す実施形態において、制御可能な遅延回路網７０は、直列に接続された複数の遅延セル３１０ａ〜３１０ｊを含む。遅延させるべきデータ信号３００は、これら遅延セルの第一のセルに適用される。最後の遅延セルの出力信号は、ＴＸ駆動回路網９０（図１）または前駆動回路網５０（図２）に適用するための遅延されたデータ出力信号３５０を生成するために、レベルシフター回路網３４０（図３の回路網２４０と同様）に適用される。セル３１０のそれぞれが、そのセルに適用される信号を遅延させる量は、バス３８０への電力供給信号のレベルに依存する。例えば、バス３８０への電圧が高ければ高いほど、セル３１０のそれぞれが、そのセルに適用する信号への遅延はより少なくなる。バス３８０は、トランジスタ３７０を介して、電源供給バス３６０からその信号を得る。トランジスタ３７０がその制御信号ＶＣＴＲＬによって、より強くオンにされたら、バス３８０への電圧は、バス３６０への電圧に、より近づく。したがって、ＶＣＴＲＬ信号のレベルは、データ信号が入力リード線３００から出力リード線３５０に通る間に、図示された回路網によって遅延される時間量を決定する。
【００５５】
図５に示すアプローチは、内部ノイズ除去機構を提供するので、特に興味深いものであり得る。このことは、高速のデータ速度トランシーバにとって重要であり得る。しばらくの間、公称電圧「Ｖ」の電源から、遅延「Ｔ」の遅延ラインを考える。さらに、このような電源をマルチチャネルが組み込まれたＰＬＤシステム内の多数のトランシーバでシェアしていると考える。このようにシェアされた電源供給量「ＤＶ」への任意の撹乱は、量「ＤＴ」分の変化を遅延ラインにもたらす。ここで、ＤＴは、Ｔ＊ＤＶ／Ｖで近似され得る。それゆえ、より大きな外部スキューを補償するために、より長い遅延チェーンを作らなくてはならないので、シェアされた電源へのノイズに対し、より敏感となる。電源を専用とする（ｄｅｄｉｃａｔｉｎｇ）代わりに（実際には、これは小さなシステムで行われ得る）、このような遅延依存性に強いことからメリットを享受でき、外部のシェアされる電源と、遅延セルの電源との間に、レギュラ（ｒｅｇｕｌａｒ）ＮＭＯＳトランジスタまたはネイティブ（ｎａｔｉｖｅ）ＮＭＯＳトランジスタのいずれかを置くことができる。ここで、各遅延セルに対し、ＶＣＴＲＬを制御することで、電圧を調整でき、それゆえ、他の遅延グループに影響を与えることなく、それぞれの遅延グループの遅延を調整できる。その理由は、この構造のノイズ除去が優れているからである。
さらなる保護は、レギュレータ３７０とシェアされた電源３６０との間に（例えば、図５の矢印３６５で示される位置に）、アクティブフィルタを置くことで、達成され得ることに留意すべきである。これが、更なる電源ノイズから、トランジスタ３７０を基本的に「シールド」する。
【００５６】
レベルシフター３４０は、電圧をＴＸ駆動レベルに戻して回復するために、典型的には、遅延セルチェーンの後に必要とされる。
【００５７】
図１と図２は、データ信号が、ＴＸ駆動９０の出力で、最初、２つの差動信号になり得ることを示唆しているが、差動信号化（ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）はそのコンポーネントから上流で始まり得る。そのイベントにおいて、遅延チェーンは、前駆動経路の差動枝部（ｌｅｇ）に置かれ得る（このタイプの実施形態の説明図である図７参照）。このことは、一つの差動枝部の遅延を、他の差動枝部とわずかに異なるように調整して、個々のチャネルの負荷サイクル校正を可能とする。キャリブレーション回路網と組み合わせると、これはローディング（ｌｏａｄｉｎｇ）ばらつきを補償し得る（すなわち、一方の差動枝部のローディングが、他方の差動枝部のローディングより大きい）。ここで述べるキャリブレーションは、ローディングにおける各チャネルの個々のばらつきに対し、各チャネルをキャリブレーションする。このようなキャリブレーション（これは本発明の一部ではない）は、専用の回路網によって、および／または、関連ＰＬＤ回路網からの制御によって、行われ得る。
【００５８】
以上に図示し、記述した調整アプローチは、ＶＣＴＲＬを介する遅延のアナログ制御を可能にする。これは、順に、マルチプレクサラインを介してでは可能でなかった非常に細かな精度の遅延設定を可能にする。
【００５９】
ギガヘルツ範囲の送信を想定する場合、チップのレーン間ばらつきをカバーし、ある程度の基板レベルの柔軟性を確保するため、名目上、遅延は２００ｐｓ近傍にあることをターゲットにされるべきである。
【００６０】
用いられる遅延セルは、片線接地であるか、差動であるかのいずれかであり得る。後者が、回路網内の他のコンポーネントの信号レベルに好適なマッチングを提供するものとして、好ましい。１個以上のオンチップ電圧制御発振器（ＶＣＯ）からの遅延セルを使用して、利用可能な回路網を最大限に使用することも可能であり得る。
【００６１】
図６と図７は、両図が示す特徴をインプリメントする可能な１つの方法のみを示す。例えば、図６において、前駆動回路網５０（前駆動サブ回路５０’、５０”および５０’”を含む）と、制御可能な遅延回路網７０’、７０”および７０’”の順序は、逆になってもよい。図７において、前駆動回路網５０と制御可能な遅延回路網７０（制御可能な遅延サブ回路７０ｐおよび７０ｎを含む）の順序を逆にすることも、同様に可能である。後者の場合、これは、シリアライザ回路網３０に、差動出力信号を供給させることを意味する。
【００６２】
図６に戻ると、全ての遅延回路７０’、７０”および７０’”は、同じ遅延量を提供するために、共通して制御され得る。代替的に、これら回路は、異なる遅延量を提供するために、個別に制御され得る。この後者の可能性は、前駆動回路５０’、５０”および５０’”の動作にわずかな違いがあるために生じる局所スキューを追加的に補償するために、魅力的であり得る。図６に示すサブチャネルの数（３）は、単に例示的なものに過ぎない。必要に応じて、２つのみ、あるいは、３つより多くのサブチャネルも使われ得る。図６に示す特徴は、必要に応じて、図７に示す特徴と組み合わせて使われ得る。図６および図７の任意の遅延サブ回路網７０’、７０”、７０’”、７０ｐおよび７０ｎは、図２〜図５に示されたように、および／または、本明細書で以前に述べたように、構築され得る。
【００６３】
本発明の受信機側面の説明的な実施形態を図８に示す。本実施形態において、受信回路網４１０は、同一または実質的に同一のチャネルまたはレーン４１２ａ〜４１２ｎを幾つか含む。各チャネル４１２は、シリアルデータ信号を受信し、例えば、図１の送信チャネル１２のそれぞれのチャネルによって、出力され得る。図８は、各チャネル４１２への入力が、代表的なチャネル４１２ａにおける４２０ｐａと４２０ｐａのような集積回路パッケージピンに適用される差動信号ペアである場合を示す。ピン４２０から、これら信号は集積回路それ自体の差動入力パッド４３０ｐと４３０ｎに適用される。（代表的なチャネル４１２ａのみが詳細に図示され、記載されているが、他のチャネル４１２ｂ〜４１２ｎのそれぞれも同一または実質的に同一であることは理解されるべきである。）。
【００６４】
差動入力パッド４３０から入ってくる差動信号は、リード線４４０ｐと４４０ｎを介して、入力バッファまたは駆動４５０の差動入力端子に（ときどき、ＲＸ駆動４５０とも呼ばれる）適用される。ＲＸ駆動４５０の片線接地出力信号は、リード線４６０を介して、制御可能な遅延回路網４７０に適用される。以下に、さらに詳細に議論するように、遅延回路網４７０は、本明細書で前掲の任意の図に表示および／または本明細書で前述の遅延回路網７０の任意のものと同様であり得る。
【００６５】
遅延回路網４７０の出力信号４８０は、クロックデータリカバリ（「ＣＤＲ」）回路網４９０に適用される。ＣＤＲ回路網は、適用されたシリアルデータ信号からのクロック信号とデータの双方を回復するための回路網として知られている。ＣＤＲ回路網４９０のシリアルデータ出力信号５００は、典型的には、例えば、デシリアル化、逆符号化、復号化および／またはチャネル結合（すなわち、幾つかのチャネル４１２ａ〜４１２ｎの信号間の最終的な同期化）などの目的で、他の既知の回路網に適用される。図８に示す回路網は、デシリアライザ回路網とともに、図８の回路網を含む集積回路（例えば、ＰＬＤ）のいわゆる物理的媒体アタッチメント（ｐｈｙｓｉｃａｌ ｍｅｄｉｕｍ ａｔｔａｃｈｍｅｎｔ）すなわちＰＭＡサブレイヤの中にあり得る。上述の逆符号化、復号化および／またはチャネル結合回路網は、集積回路のいわゆるＰＣＳすなわち物理的符号化サブレイヤ（ｐｈｙｓｉｃａｌ ｃｏｄｉｎｇ ｓｕｂｌａｙｅｒ）の中にあり得る。ＰＣＳ回路網の出力信号は、集積回路上の更なるプロセッシング回路網に適用され得る。例えば、この更なるプロセッシング回路網は、その集積回路がＰＬＤである場合、プログラマブルロジックコア回路網を含み得る。
【００６６】
図８に示す回路配置は、細かなスキュー調整に適している（例えば、回路網がギガヘルツ範囲のシリアルデータ速度で動作している場合、数十および／または数百ｐｓの範囲）。各チャネルの細かな遅延制御を行うために、制御可能な遅延回路網４７０がＣＤＲ回路網４９０の直前に加えられている。ＣＤＲ回路網４９０は、自動的に、それが受信する信号の「目」の中心をサンプルする。その結果、遅延回路網４７０は、（１）ＴＸチップチャネル間のスキュー、（２）わずかな基板スキュー（すなわち、ＴＸチップとＲＸチップ間のプリント回路基板接続における）、および（３）ＲＸチップチャネル間のスキューの細かな差を補償できる。幾つかの技術が、遅延回路網４７０を介した遅延の細かな増分を生成するために使われ得る（ＲＸ経路のアーキテクチャは特殊なものを適応するが、今までに図示および／または記載されたＴＸ遅延回路７０のインプリメンテーションの可能な構造と同様に）。ＲＸ遅延回路網７０で可能なこれらインプリメンテーションは、（１）カスケーディングのため、幾つかのプログラマブル遅延セルとマルチプレクサの使用（例えば、図３のような）、（２）正確な遅延生成のため、バンドギャップの利用、および、（３）遅延セルのチェーンへの電源電圧を変化させての遅延のアナログ調整（例えば、図５のような）を含む。
【００６７】
図９は、図８からの代表的なチャネルの一つで、本発明に従う可能な追加の制御可能な遅延回路網を有するものを示す。図９に示す説明的な実施形態において、この追加の遅延回路網は、ＣＤＲ回路網４９０から下流にあり、回復されたシリアルデータ信号５００に動作する。図９に示すように、信号５００は、直列の遅延セル５１０ａ〜５１０ｋに適用される。これらセルは、電圧制御発振器（「ＶＣＯ」）遅延セルであり得るか、あるいは、それに類似し得る。このようなＶＣＯ遅延セルと同様なものは、典型的には、ＣＤＲ回路網４９０の一部であるＶＣＯ回路網に含まれる。ＣＤＲ回路網４９０内で、ＶＣＯが入ってくるシリアルデータ信号の周波数に合うように、ＶＣＯはチャージポンプ回路網によって制御される。例えば、このように言われる周波数合わせは、入ってくるシリアルデータの周波数とＶＣＯ周波数との間で、周波数が等しくなり得るか、あるいは、何らかの所定の比率（典型的には、２：１や４：１のような整数比）であり得る。
【００６８】
図９に示す実施形態において、上述のチャージポンプ回路網の出力信号、あるいは、その信号の派生信号または類似信号は、ＶＣＴＲＬ信号として描かれている。この信号は、遅延セル５１０のそれぞれの動作速度を調整するために使われる（ＣＤＲ回路網４９０内のチャージポンプ出力信号が、回路網４９０内のＶＣＯにあるＶＣＯ遅延セルの動作速度を制御する方法と同様に）。遅延セル５１０のそれぞれの出力信号は、マルチプレクサ回路網５２０への入力のそれぞれに適用される。回路網５２０は、その選択制御（「ＳＥＬ ＣＴＲＬ」）入力信号によって制御可能であり、その出力信号５３０として、（遅延セル５１０から）その主要な入力信号の任意の一つを選択する。この出力信号は、レベルシフター回路網５４０（他の前述したレベルシフター回路網と同様の）に適用される。レベルシフター回路網５４０の出力信号５５０は、デシリアライザ回路網５６０に適用される。デシリアライザ回路網５６０は、上述した種類の更なるプロセッシング用デバイスのＰＣＳ回路網に適用するために、幾つかの連続的なシリアルビットを集めて、パラレルバイトまたはワード５７０を生成し得る。
【００６９】
図９に示すタイプの実施形態は、正確で、マルチＵＩの受信チャネル遅延調整を生成することができる。この遅延調整は、データ速度に機敏に対応する（すなわち、入ってくるデータ速度の変化に、自動的に適応または変化する）。このようにデータ速度に機敏に対応するのは、遅延セル５１０の動作速度を制御するために、ＣＤＲ ＶＣＯチャージポンプ出力信号など（ＶＣＴＲＬ）を使う結果である。この電圧制御は、この種のシステムにおいて、容易に利用可能であること、および、各チャネル（例えば、図８の４１２ａ〜４１２ｎ）で独立して生成されることは理解される。こうして、このタイプの実施形態によって、ＰＭＡ対ＰＣＳに、制御可能で、長いが、非常に正確な遅延回路を形成できる。こうして、このような遅延が必要とされない場合、待ち時間による損失を被ることはない。
【００７０】
図９に示すように、ＣＤＲ回路網４９０から下流に、素子５１０、５２０および５４０の構造を置くことに考えられる代替として、このようなタイプの構造は、その代わりに、ＣＤＲ回路網の前に置かれ得る（図９の素子４７０と同様に）。いずれの場合（ＣＤＲ回路網４９０の前または後）も、細かな調整と粗い調整が組み合わされ、非常に幅広い用途のシステムを提供できる。いずれのコンフィギュレーションも可能であるが、図９に示すコンフィギュレーションが、現在のところ、好ましい。なぜなら、これがビットエラー率（「ＢＥＲ」）性能を改善すると、考えられているからである。これがそのようになる理由は、長い遅延チェーン５１０のジッタが、ＣＤＲ位相検出器のビット認識プロセスに影響を与えないようにするために、このジッタの影響を、ＣＤＲデータ採取経路から遠ざけて置くこと（すなわち、ＣＤＲ回路網４９０の後）が優れているからである。また、レベルシフター回路網５４０が、信号をＣＭＯＳパワー供給レベルに戻すように変換するために、遅延セル５１０の後に置かれ、こうして、このインプリメンテーションが真にデータ速度に依存しないようなることに留意すべきである。
【００７１】
図１０は、パッケージ済みのプログラマブルロジックデバイス（「ＰＬＤ」）６００のコンテキスト中で、本発明に従う受信および／または送信回路網の利用を示す。ＰＬＤチップ６１０は、パッケージ６００内に据え付けられている。パッケージピン１１２と４２０は、デバイス６００を外部と接続するために、提供される。ＰＬＤチップ６１０は、送信チャネル１２ａ〜１２ｎおよび／または受信チャネル４１２ａ〜４１２ｎを含む。図１０において、これらチャネルのそれぞれは、以前の図で、より詳細に示したＰＭＡ回路網と、少なくともその一部は本明細書で前述してきた暗号化／復号化、符号化／逆符号化、速度合わせ、チャネル結合など用の回路網のようなＰＣＳ回路網とを含むものと仮定している。ＰＬＤチップ６１０は、また、プログラマブルロジック回路網、メモリ回路網、プロセッサ回路網などのようなＰＬＤコア回路網６２０も含む。コア回路網６２０は、ＤＯで参照されるリード線を介して、データを出力できる。この回路網６２０は、ＤＩで参照されるリード線を介して、データを受信できる。この回路網６２０は、Ｃで参照されるリード線を介して、様々なチャネルの様々な側面を制御するための信号を出力できる。例えば、これら制御信号Ｃは、本明細書で以前に図示および記述した様々な遅延回路網によって、実行された遅延量を制御するための信号を含み得る。
【００７２】
図１１は、本明細書で前述した遅延素子を制御するための信号が、プログラマブル（例えば、図１０のＰＬＤチップ６１０の１つ以上のプログラマブルメモリまたはコンフィギュレーションセル７１０から）でも、あるいは、より動的な信号源７２０（例えば、ＰＬＤコアロジック６２０（図１０）など）からでもあり得ることを示す。いずれかのタイプの制御を選択可能とするオプションが必要なら、マルチプレクサ７３０が、遅延素子制御信号を選択するために提供され得る。こうして、静的または比較的静的な信号源７１０、あるいは、潜在的により動的な信号源７２０のいずれも使われる。マルチプレクサ７３０によってなされる選択は、プログラマブルメモリまたはコンフィギュレーションセル７４０によって制御される。
【００７３】
以上は、本発明の原理を説明的に示したに過ぎないこと、および、本発明の範囲と精神から逸脱することなく、当業者によって様々な変更も成され得ることは、理解されるべきである。例えば、チャネル１２ａ〜１２ｎ（図１）および／または４１２ａ〜４１２ｎ（図８）の数は、任意の所望の数であり得る。同様に、遅延セル２１０ａ〜２１０ｋ（図３）、２１２（図４）、３１０ａ〜３１０ｊ（図５）および５１０ａ〜５１０ｋ（図９）の数も、任意の所望の数であり得る。
【００７４】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許出願は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【００７５】
様々なチャネル間で起こり得るスキュー（異なる信号伝播時間）を補償するため、あるいは、少なくとも補償に役立つため、制御可能な遅延回路網がマルチチャネル高速シリアル送信および／または受信回路網の各チャネルに含まれる。ＣＤＲ回路網を用いるシステムにおいて、遅延回路網は、ＣＤＲ回路網から派生された信号によって、少なくとも一部は制御され得る。それによって、遅延回路網によって生じた遅延量を、ＣＤＲ回路網によって検出されたデータ速度の変化に、少なくとも部分的に応答させる。
【図面の簡単な説明】
【００７６】
【図１】本発明に従う送信回路網を説明する簡単な回路ブロック図である。
【図２】本発明に従う図１の回路網の代表部分の代替的な実施形態の簡単な回路ブロック図である。
【図３】本発明に従う図１または図２で用いられるコンポーネントの一つを説明する実施形態の簡単な回路ブロック図である。
【図４】図３に示す代替的な実施形態の簡単な回路ブロック図である。
【図５】図３に示す別の代替的な実施形態の簡単な回路ブロック図である。
【図６】図１に示すタイプの回路網の代表的な部分に、本発明で可能な特徴の説明的な実施形態を示す簡単な回路ブロック図である。
【図７】図１に示すタイプの回路網の代表的な部分に、本発明で可能な別の特徴の説明的な実施形態を示す簡単な回路ブロック図である。
【図８】本発明に従う受信回路網を説明する簡単な回路ブロック図である。
【図９】本発明に従うオプション追加付きの図８の回路網の代表的な部分の実施形態を説明する簡単な回路ブロック図である。
【図１０】以前の図に示すタイプの回路網が、本発明に従って用いられ得るコンテキストを説明する簡単な回路ブロック図である。
【図１１】本発明に従う制御回路網を説明する簡単な回路ブロック図である。
【符号の説明】
【００７７】
１０ 送信回路網
１２ａ〜１２ｎ 送信チャネルまたはレーン
２０ パラレルデータ
３０ シリアライザ回路網
４０ シリアルデータ
５０ 前駆動回路網
７０ 遅延回路網
１２０ クロック生成回路網
【技術分野】
【０００１】
本発明は、マルチチャネルデータ通信に関する。より特定的には、このような通信に使われる様々なチャネル内において異なる信号伝播遅延量を補償することに関する。
【背景技術】
【０００２】
データ通信、特に高速データ通信は、ときどき、送信機（例えば、集積回路デバイス）で発生し、通信媒体（例えば、プリント回路基板トレース）を経由して通り、受信機（例えば、別の集積回路デバイス）で終わるパラレルチャネルあるいはパラレルレーンを幾つか使って、行われる。上述の集積回路の一方または双方は、プログラマブルロジックデバイス（「ＰＬＤ」）であり得る。データは各チャネル内でシリアルに送信されるが、各チャネルのデータは、送信機に由来し、より大きなデータ構造の一部であって、受信機で正確に再編成されねばならない。このような正確な再編成は、様々なチャネルからデータを受信する受信機の再編成回路網に依存し得るが、これら様々なチャネル間には遅延量に、ある程度の比較的小さな差のみが存在する。このようなチャネル間の遅延差は、スキューと呼ばれることがある。
【０００３】
スキュー源として考えられる源は沢山ある。基本的な送信回路網自体は、特に、その回路網のパッケージング部分において、何らかのスキューを有し得る。送信機と受信機の間の通信媒体が、スキュー源ともなり得る。そして、受信回路網（特に、その回路網のパッケージング部分）も、また別のスキュー源となり得る。
【０００４】
送信機の出力信号が有することのできるスキュー許容量は、製品の仕様となり得る。したがって、送信機として使う回路網は、この仕様に合うような送信機を使うことが望ましい。同様に、受信回路網もその受信回路網が許容できるスキューの限界を有し得る。そして、そのスキュー量を上回る信号を受信できるように回路網を増強すると、その受信機の使い勝手が向上する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
様々なチャネル内において異なるスキューを補償する回路網を提供することは望ましい。
【課題を解決するための手段】
【０００６】
（発明の概要）
本発明は、送信回路網または受信回路網に使われ得る側面に関する。
【０００７】
本発明に従う送信回路網は、複数の回路レーンまたはチャネルを含む。各回路レーンは、個々のシリアルデータ信号を送信する。各回路レーンは、その回路レーンの信号に、様々な回路レーンの信号間でのスキューを補償するため、制御可能な遅延量を与えるための制御可能な遅延回路網を含む。
【０００８】
本発明に従う受信回路網は、複数の回路チャネルまたはレーンを含む。各回路レーンは、個々のシリアルデータ信号を受信する。各回路レーンは、その回路レーンの信号に、様々な回路レーンの信号間でのスキューを補償するため、制御可能な遅延量を与えるための制御可能な遅延回路網を含む。受信回路レーンが、ＣＤＲ回路網を含む場合、各レーンの遅延回路網は、そのレーンのＣＤＲ回路網から派生する信号によって、少なくとも一部は制御され得る。それは、遅延回路網によって生じた遅延量を、ＣＤＲ回路網によって検出されたデータ速度の変化に少なくとも部分的に応答させるためである。
【０００９】
本発明の更なる特徴、その性質および様々な利点は、添付図面と以下の詳細な記述から、より明確になる。
【００１０】
本発明は、さらに、以下の手段を提供する。
【００１１】
（項目１）
複数の回路レーンを備える送信回路網であって、
該回路レーンのそれぞれは、個々のシリアルデータ信号を送信し、
該回路レーンのそれぞれは、該関連回路レーンの信号に、該複数の回路レーンの信号間のスキューを補償するために、制御可能な遅延量を与える制御可能な遅延回路網を含む、回路網。
【００１２】
（項目２）
上記回路レーンのそれぞれは、上記遅延回路網から上流に、シリアライザ回路網をさらに含む、項目１に記載の回路網。
【００１３】
（項目３）
上記回路レーンのそれぞれは、前駆動回路網をさらに含む、項目１に記載の回路網。
【００１４】
（項目４）
上記回路レーンのそれぞれは、上記遅延回路網から下流に、送信駆動回路網をさらに含む、項目１に記載の回路網。
【００１５】
（項目５）
上記前駆動回路網は、上記遅延回路網から上流にある、項目３に記載の回路網。
【００１６】
（項目６）
上記前駆動回路網は、上記遅延回路網から下流にある、項目３に記載の回路網。
【００１７】
（項目７）
上記回路レーンのそれぞれは、上記遅延回路網から上流のポイントからの差動信号化を用い、各レーンの該遅延回路網は、複数の遅延サブ回路を含み、該遅延サブ回路のそれぞれは、そのレーンにおける個々の差動信号の枝部で動作する、項目１に記載の回路網。
【００１８】
（項目８）
回路レーン内の上記遅延サブ回路網のそれぞれは、その遅延量に応じて、個別に制御可能である、項目７に記載の回路網。
【００１９】
（項目９）
上記回路レーンのそれぞれは、そのレーンの信号の複数の異なる遅延されたバージョンを用い、
各レーンの上記遅延回路網は、複数の制御可能な遅延サブ回路を含み、
該遅延サブ回路のそれぞれは、そのレーンの信号のバージョンの個々のバージョンで動作する、項目１に記載の回路網。
【００２０】
（項目１０）
回路レーン内の上記遅延サブ回路のそれぞれは、その遅延量に応じて、個別に制御可能である、項目９に記載の回路網。
【００２１】
（項目１１）
上記回路レーンそれぞれの遅延回路網が
直列に接続された複数の遅延セル回路と、
どの遅延セル出力信号が遅延回路網の出力信号として使われるかを選択するための制御可能な選択回路網と
を備える、項目１に記載の回路網。
【００２２】
（項目１２）
上記遅延セルが、お互いに関連してバイナリで重み付けされる遅延量を有する、項目１１に記載の回路網。
【００２３】
（項目１３）
上記回路レーンそれぞれの遅延回路網が
直列に接続された複数の遅延セル回路と、
該遅延セル回路の動作速度を制御するために、該遅延セル回路に適用される電源信号のレベルを制御するためのアナログ制御回路網と
を備える、項目１に記載の回路網。
【００２４】
（項目１４）
複数の回路レーンを備える受信回路網であって、
該回路レーンのそれぞれは、個々のシリアルデータ信号を受信し、
該回路レーンのそれぞれは、該関連回路レーンの信号に、該複数の回路レーンの信号間のスキューを補償するために、制御可能な遅延量を与えるための、制御可能な遅延回路網を含む、回路網。
【００２５】
（項目１５）
上記回路レーンのそれぞれは、上記遅延回路網から下流に、デシリアライザ回路網をさらに含む、項目１４に記載の回路網。
【００２６】
（項目１６）
上記回路レーンのそれぞれは、上記遅延回路網から下流に、ＣＤＲ回路網をさらに含む、項目１４に記載の回路網。
【００２７】
（項目１７）
上記回路レーンのそれぞれは、上記遅延回路網から上流に、ＣＤＲ回路網をさらに含む、項目１４に記載の回路網。
【００２８】
（項目１８）
上記回路レーンのそれぞれは、上記ＣＤＲ回路網から下流に、遅延回路網をさらに含む、項目１６に記載の回路網。
【００２９】
（項目１９）
上記回路レーンそれぞれは、ＶＣＯ回路網を含むＣＤＲ回路網をさらに含み、該回路レーンそれぞれの遅延回路網は、その回路レーン内の該ＶＣＯ回路網から派生する信号によって、少なくとも部分的に制御される、項目１４に記載の回路網。
【００３０】
（項目２０）
上記回路レーンそれぞれの遅延回路網は、直列に接続された複数の遅延セル回路を備え、該回路レーンそれぞれのＶＣＯ回路網から派生した信号は、その回路レーンの遅延セル回路の動作速度に影響を及ぼすために使用される、項目１９に記載の回路網。
【００３１】
（項目２１）
上記回路レーンそれぞれのＶＣＯ回路網は、チャージポンプ回路網を含み、該回路レーンそれぞれのＶＣＯ回路網から派生した信号は、そのＶＣＯ回路網のチャージポンプ回路網の出力信号である、項目１９に記載の回路網。
【００３２】
（項目２２）
上記回路レーンそれぞれの遅延回路網は、
その回路レーンの任意の遅延セル回路の出力信号を、その回路レーンの遅延されたデータ信号として、制御可能なように選択できる選択回路網
をさらに備える、項目２０に記載の回路網。
【００３３】
（項目２３）
ＶＣＯ回路網を含むＣＤＲ回路網によって処理されているデータ信号を制御可能なように遅延するための回路網であって、
該回路網は、遅延回路網を備え、
該遅延回路網は、該ＶＣＯ回路網から派生する信号に、該遅延回路網が該データ信号を遅延する遅延量に応じて、少なくとも部分的に応答する、回路網。
【００３４】
（項目２４）
上記遅延回路網が、上記ＣＤＲ回路網から上記データ信号を受信する、項目２３に記載の回路網。
【００３５】
（項目２５）
上記遅延回路網が直列に接続された複数の遅延セルを備え、上記ＶＣＯ回路網から派生した信号が、上記遅延セル回路の動作速度に影響を及ぼすために使用される、項目２３に記載の回路網。
【００３６】
（項目２６）
上記ＶＣＯ回路網は、チャージポンプ回路網を含み、該ＶＣＯ回路網から派生した信号は、該チャージポンプ回路網の出力信号である、項目２３に記載の回路網。
【００３７】
（項目２７）
上記遅延セル回路の任意の回路の出力信号を、遅延されたデータ信号として、制御可能なように選択できる選択回路網をさらに備える、項目２５に記載の回路網。
【発明の効果】
【００３８】
本発明により、様々なチャネル内において異なるスキューを補償する回路網が提供され得る。
【発明を実施するための最良の形態】
【００３９】
（詳細な説明）
まず、本発明を送信回路網へ適用する場合について、記載する。その後、本発明の受信機での実施形態について、記載する。
【００４０】
本発明に従う説明的な送信回路網１０を図１に示す。回路網１０は、同一または実質的に同一な送信チャネルまたはレーン１２ａ〜１２ｎを幾つか含む。図１には、これらチャネルの１つのみが詳細に示されているが、他のチャネルも、この詳細に描かれたチャネルと同一または実質的に同一であることは、理解されるべきである。チャネル１２の全ては、ＰＬＤのような単一の集積回路の上にあり得る。各チャネルは、それ自身のパラレルデータ２０を受信し、各チャネルの制御可能な遅延回路網７０は、各チャネルに様々なチャネルによって異なり得る遅延量を加えるため、個別に制御可能である。これら様々な遅延量は、様々なチャネルの出力パッド１１０におけるシリアルデータ出力信号間、あるいは、（おそらく、より重要ですらあるのは）様々なチャネルの出力パッド１１０に接続されている集積回路パッケージ出力ピン１１２におけるシリアルデータ出力信号間のスキュー量を減らすために、選択され、制御される。
【００４１】
代表的なチャネル１２ａに関してなされる以下の詳細な記述は、チャネル１２の全てのチャネルについて、適用されることは、理解されるべきである。
【００４２】
図１に示すように、代表的な送信チャネル１２ａは、幾つかのパラレルデータリード線２０上のパラレルな幾つかのデータ信号を（図示されていない上流の回路網から）受信するシリアライザ回路網３０を含む。例えば、任意の所定の時間に、リード線２０上の信号は、デジタルデータのバイトまたはワードを表し得る。（本明細書において、「バイト」という用語が一般的に使用されるが、これはユニットとして解釈されることを意図する幾つかのビットのグループを意味する。本明細書で使用されるように、バイトはビットを任意の複数個含み得るものと、理解される。）クロック生成回路網１２０に適用されるクロック信号１１８は、連続的なバイト２０が、シリアライザ回路網３０に適用される速度と等しい周波数を有し得る。この周波数は、バイト速度周波数（ｂｙｔｅ ｒａｔｅ ｆｒｅｑｕｅｎｃｙ）と呼ばれることがある。さらに、クロック信号１１８は、連続的なバイト２０との関係で、適切で有効な位相を有することが好ましい。クロック信号１１８をシリアライザ回路網３０に適用することに加え（例えば、その回路網の連続的なバイト２０それぞれに、レジスタに使用のため））、クロック生成回路網１２０も、シリアライザ回路網３０のシリアル出力側に適用されるビット速度クロック信号をクロック信号１１８から生成する。ビット速度クロック信号は、バイト速度周波数のｍ倍の周波数を有する。ここで、ｍは各バイト内のビット数である。それゆえ、ビット速度クロック信号は、データ２０から各バイトの個々のビットを（回路網３０によって）シフトアウトするために使われ得る。これらビットは、一つずつシリアルデータ様式にシフトアウトされる。ビット速度は、ギガヘルツの範囲（例えば、１ＧＨｚ〜数ＧＨｚ）であり得るが、これはほんの一例であって、本発明は任意の特定の周波数によって使われることに限定されないことには、留意されたい。
【００４３】
シリアライザ回路網３０によって出力されたシリアルデータ４０は、前駆動回路網５０に適用される。必要に応じて、シリアライザ回路網３０は、幾つかのシリアルデータ信号を出力し得る。（このタイプの実施形態の説明図として、図６を参照。）これら幾つかの信号の情報内容は、お互いに同一であり得るが、出力駆動回路網９０（ＴＸ回路網９０とも呼ぶ）内の有限インパルス応答（「ＦＩＲ」）フィルタリングの供給を容易にするため、お互いに相対的に１ビットインターバル（またはユニットインターバル（「ＵＩ」）遅れ得る。前駆動回路網５０は、ＴＸ駆動９０を駆動するのに必要とされる信号レベルおよび強度に達するため、それに適応される信号をバッファする。前駆動回路網５０は、バッファされた信号の立ち上がり速度の制御をインプリメントするためにも、用いられ得る。立ち上がり速度とは、バイナリデータ信号のレベル間の変化（ｔｒａｎｓｉｔｉｏｎ）の急峻度である。データ速度が速ければ速いほど、データの正確な受信と解釈のために必要とされる立ち上がり速度が大きくなる。しかし、立ち上がり速度が速いと、電力消費も大きくなり、より高い周波数のコンポーネントを有する。つまり、データの送信が遅い速度でなされた場合、立ち上がり速度を抑えるのに役立ち得る。このような立ち上がり速度の制御は、前駆動回路網５０の性能の一つであり得る。前駆動回路網５０の他の可能な特徴としては、使用されていない回路網５０の全てまたは任意のパーツをパワーダウンすること、および／または、回路網５０で処理されるシリアルデータ信号の（例えば、データ２０を供給する上流の回路網への）ループバックすることを容易にするマルチステージ構造である。このようなループバックは、回路網の様々なパーツの適切な動作をテストするために、使われ得る。
【００４４】
前駆動回路網５０のシリアルデータ出力信号６０は、制御可能な遅延回路網７０に適用される。この回路網は、その回路網に適用される信号を、制御可能な量、遅延する。例えば、幾つかの信号６０があり、これら信号６０の主要な（あるいは、少なくとも最先の）信号に比べ、それぞれ１ＵＩ以上遅れている場合、回路網７０は、これら信号のそれぞれを同じ制御可能な量だけ遅らせる。（このタイプの実施形態の説明図として、図６を参再度、参照。）制御可能な遅延回路網７０は、本発明のデスキュー機能をインプリメントする。以上に述べてきたように、送信回路網１０の様々なチャネル１２ａ〜１２ｎの回路７０によってなされた遅延量は、様々なチャネルの出力信号１１０または１２０間のスキューを減らすために、選択される。様々なチャネル１２ａ〜１２ｎに入っていくデータ２０は、本発明と関連して関心の対象であるデータ通信のタイプと、緊密に（ｃｌｏｓｅｌｙ）同期化される。これら様々なチャネルを介し、その出力ピン１１２へのスキューを低減または除去できると、送信回路網１０が、様々な出力ストリーム内のデータ間で同様に緊密な同期化したこのデータ（たとえ、異なる（すなわち、シリアル）形式であっても）を出力するのに役立つ。
【００４５】
回路７０によってなされる遅延量は、プログラマブルに制御され得る（例えば、回路７０と関連する静的ランダムアクセスメモリ（「ＳＲＡＭ」）セルをプログラムすることによって）。代替的に、回路７０によってなされる遅延量は、より動的に制御され得る（例えば、回路網の通常の動作の間に変化できる信号によって）。さらなる例として、回路７０によってなされる遅延量は、プログラマブルな制御と動的制御との組み合わせで制御され得る。例えば、幾つかの可能な動作範囲の一つがプログラマブルに選択され、次いで、選択された範囲内の特定の動作ポイントが、動的な可変制御信号によって、可変的に制御され得る。
【００４６】
遅延回路網７０の出力信号８０は、ＴＸ駆動回路網９０に出力するために適用される。この回路網は、その信号を送信機からの出力信号に必要とされるレベルまたは強度まで上げる。図１で示す回路網９０は、差動形式でシリアルデータ信号を出力している（相補的な出力パッド１１０ｐと１１０ｎを介して、そして、それゆえ、相補的なパッケージ済みデバイスの出力ピン１１２ｐと１１２ｎを介して）。回路網９０は、その回路網が出力する信号に、プリエンファシスおよび／またはポストエンファシス（例えば、その信号のレベルでの各変化の直前および／または直後に追加エネルギ）を与え得る。これは、例えば、回路網９０内のＦＩＲフィルタリングに信号を従わせることによって、なされ得る。これは、上述のように、複数の異なる遅延された出力信号６０の使用に基づき得る。
【００４７】
図１に示され、以上に述べたことを簡単に要約すると、１２ａ〜１２ｎの各レーンが他のレーンとは独立して遅延調整ができるように、制御可能な遅延素子７０が、ＴＸ駆動９０の直前に加えられる。これは、複数のレーン間の遅延差を補償できる。
【００４８】
図２は、制御可能な遅延回路網７０を前駆動回路網５０の手前に含む一つの代表的なチャネル１２ａ’の代替的な実施形態を示す。これは、前駆動回路網５０が、遅延回路網７０の出力信号をＴＸ駆動回路網９０に先立って、再度バッファできる。
【００４９】
制御可能な遅延回路網７０の説明的な実施形態を図３に示す。この実施形態の回路網７０では、直列に接続された複数の遅延セル２１０ａ〜２１０ｋを含む。遅延セル２１０のそれぞれへの入力（および最後の遅延セルの出力）は、マルチプレクサ２２０へのそれぞれの入力に接続されている。マルチプレクサ２２０は、その選択制御入力信号（「ＳＥＬ ＣＴＲＬ」）によって制御可能で、その入力信号の任意の一つをマルチプレクサ出力信号２３０として選択する。この信号は、レベルシフター回路網２４０に適用され得、ＴＸ駆動回路網９０（図１）または前駆動回路網５０（図２）への適用に好適な出力信号２５０を生成する。上述から、制御可能な遅延回路網７０へのデータ入力（２００）とその回路網７０からのデータ出力（２５０）との間の遅延量は、その入力とその出力との間に、現在、直列に接続されている遅延セル２１０の数に依存する、ということは明らかである。この数は、ＳＥＬ ＣＴＲＬ信号を介して、選択可能である。したがって、回路網７０によって提供される遅延量は、制御可能である。
【００５０】
必要に応じて、遅延の増分は、より多くの数を組み合わせ、それゆえ、全体の遅延をより細かく分解（ｒｅｓｏｌｕｔｉｏｎ）できるように、バイナリで重み付けされ得る。このタイプの説明的な実施形態を図４に示す。本実施形態において、遅延セル２１２ａは１ユニットの遅延（「１ＵＤ」）を有し、遅延セル２１２ｂは２ユニットの遅延（「２ＵＤ」）を有し、そして、遅延セル２１２ｃは４ユニットの遅延（「４ＵＤ」）を有する。マルチプレクサ２１４ａは、遅延セル２１２ａの入力信号２００と出力信号とのいずれもが、遅延セル２１２ｂとマルチプレクサ２１４ｂの入力に適用されることを可能にする。マルチプレクサ２１４ｂは、入力信号２００、マルチプレクサ２１４ａの出力信号または遅延セル２１２ｂの出力信号の任意の一つが、遅延セル２１２ｃに適用されることを可能にする。マルチプレクサ２２０は、入力信号２００または遅延セル２１２ａ〜２１２ｃの任意の遅延セルの出力信号を、出力信号２３０として選択できる。したがって、図４に示す回路網は、信号２００が図４に示す様々な素子を介し、どのような経路を採るかによって、信号２００を０〜７の任意の整数ＵＤ遅らすことができる。例えば、６ＵＤの遅延を生成するために、信号２００はマルチプレクサ２１４ａを経由し、遅延セル２１２ａをバイパスし、次いで、素子２１２ｂ、２１４ｂ、２１２ｃおよび２２０を連続的に経由して通り、リード線２３０に達する。選択制御信号ＳＥＬ ＣＴＲＬは、所望の遅延量を達成するために、全てのマルチプレクサ２１４および２２０によってなされる選択を制御する。
【００５１】
図４に示すバイナリで重み付けされた遅延ステージ２１２の数は、単に説明的なものであって、必要に応じて、このようなステージを任意の数、使用できることは理解されるべきである。図４に示すルーティングとマルチプレクシングに、何らかの冗長性（少なくとも、ロジック的に）があることが、当業者には認識される。例えば、マルチプレクサ２１４ｂの最上部の入力は、そのマルチプレクサへの中央部への入力と、少なくともロジック的に冗長である。なぜなら、信号２００は、代替的に、マルチプレクサ２１４ａを経由し、中央部の入力に到達できるからである。また、マルチプレクサ２２０がなし得る最初の２つの選択は、マルチプレクサ２１４ａによってなされる選択と、ロジック的に冗長である。図４に示す回路配置は、このタイプの回路網で利用可能な様々な遅延オプションを見やすくするために、図示のために選ばれたものである。しかし、同等あるいは類似の結果を達成するために、他の回路配置も使用され得る。
【００５２】
正確な遅延が生成され得るようにする別の方法は、バンドギャップ電流を使うことである。例えば、米国特許出願第１０／９３５，８６７号（２００４年９月７日出願）に示されており、この出願は、本明細書において、その全体を参考として援用する。
【００５３】
また、制御可能な遅延回路網７０をインプリメントする更なる別の方法は、遅延セルのチェーンへの電源電圧を変更して、遅延のアナログ調整を形成することである。このアプローチは、図５によって説明される。
【００５４】
図５に示す実施形態において、制御可能な遅延回路網７０は、直列に接続された複数の遅延セル３１０ａ〜３１０ｊを含む。遅延させるべきデータ信号３００は、これら遅延セルの第一のセルに適用される。最後の遅延セルの出力信号は、ＴＸ駆動回路網９０（図１）または前駆動回路網５０（図２）に適用するための遅延されたデータ出力信号３５０を生成するために、レベルシフター回路網３４０（図３の回路網２４０と同様）に適用される。セル３１０のそれぞれが、そのセルに適用される信号を遅延させる量は、バス３８０への電力供給信号のレベルに依存する。例えば、バス３８０への電圧が高ければ高いほど、セル３１０のそれぞれが、そのセルに適用する信号への遅延はより少なくなる。バス３８０は、トランジスタ３７０を介して、電源供給バス３６０からその信号を得る。トランジスタ３７０がその制御信号ＶＣＴＲＬによって、より強くオンにされたら、バス３８０への電圧は、バス３６０への電圧に、より近づく。したがって、ＶＣＴＲＬ信号のレベルは、データ信号が入力リード線３００から出力リード線３５０に通る間に、図示された回路網によって遅延される時間量を決定する。
【００５５】
図５に示すアプローチは、内部ノイズ除去機構を提供するので、特に興味深いものであり得る。このことは、高速のデータ速度トランシーバにとって重要であり得る。しばらくの間、公称電圧「Ｖ」の電源から、遅延「Ｔ」の遅延ラインを考える。さらに、このような電源をマルチチャネルが組み込まれたＰＬＤシステム内の多数のトランシーバでシェアしていると考える。このようにシェアされた電源供給量「ＤＶ」への任意の撹乱は、量「ＤＴ」分の変化を遅延ラインにもたらす。ここで、ＤＴは、Ｔ＊ＤＶ／Ｖで近似され得る。それゆえ、より大きな外部スキューを補償するために、より長い遅延チェーンを作らなくてはならないので、シェアされた電源へのノイズに対し、より敏感となる。電源を専用とする（ｄｅｄｉｃａｔｉｎｇ）代わりに（実際には、これは小さなシステムで行われ得る）、このような遅延依存性に強いことからメリットを享受でき、外部のシェアされる電源と、遅延セルの電源との間に、レギュラ（ｒｅｇｕｌａｒ）ＮＭＯＳトランジスタまたはネイティブ（ｎａｔｉｖｅ）ＮＭＯＳトランジスタのいずれかを置くことができる。ここで、各遅延セルに対し、ＶＣＴＲＬを制御することで、電圧を調整でき、それゆえ、他の遅延グループに影響を与えることなく、それぞれの遅延グループの遅延を調整できる。その理由は、この構造のノイズ除去が優れているからである。
さらなる保護は、レギュレータ３７０とシェアされた電源３６０との間に（例えば、図５の矢印３６５で示される位置に）、アクティブフィルタを置くことで、達成され得ることに留意すべきである。これが、更なる電源ノイズから、トランジスタ３７０を基本的に「シールド」する。
【００５６】
レベルシフター３４０は、電圧をＴＸ駆動レベルに戻して回復するために、典型的には、遅延セルチェーンの後に必要とされる。
【００５７】
図１と図２は、データ信号が、ＴＸ駆動９０の出力で、最初、２つの差動信号になり得ることを示唆しているが、差動信号化（ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）はそのコンポーネントから上流で始まり得る。そのイベントにおいて、遅延チェーンは、前駆動経路の差動枝部（ｌｅｇ）に置かれ得る（このタイプの実施形態の説明図である図７参照）。このことは、一つの差動枝部の遅延を、他の差動枝部とわずかに異なるように調整して、個々のチャネルの負荷サイクル校正を可能とする。キャリブレーション回路網と組み合わせると、これはローディング（ｌｏａｄｉｎｇ）ばらつきを補償し得る（すなわち、一方の差動枝部のローディングが、他方の差動枝部のローディングより大きい）。ここで述べるキャリブレーションは、ローディングにおける各チャネルの個々のばらつきに対し、各チャネルをキャリブレーションする。このようなキャリブレーション（これは本発明の一部ではない）は、専用の回路網によって、および／または、関連ＰＬＤ回路網からの制御によって、行われ得る。
【００５８】
以上に図示し、記述した調整アプローチは、ＶＣＴＲＬを介する遅延のアナログ制御を可能にする。これは、順に、マルチプレクサラインを介してでは可能でなかった非常に細かな精度の遅延設定を可能にする。
【００５９】
ギガヘルツ範囲の送信を想定する場合、チップのレーン間ばらつきをカバーし、ある程度の基板レベルの柔軟性を確保するため、名目上、遅延は２００ｐｓ近傍にあることをターゲットにされるべきである。
【００６０】
用いられる遅延セルは、片線接地であるか、差動であるかのいずれかであり得る。後者が、回路網内の他のコンポーネントの信号レベルに好適なマッチングを提供するものとして、好ましい。１個以上のオンチップ電圧制御発振器（ＶＣＯ）からの遅延セルを使用して、利用可能な回路網を最大限に使用することも可能であり得る。
【００６１】
図６と図７は、両図が示す特徴をインプリメントする可能な１つの方法のみを示す。例えば、図６において、前駆動回路網５０（前駆動サブ回路５０’、５０”および５０’”を含む）と、制御可能な遅延回路網７０’、７０”および７０’”の順序は、逆になってもよい。図７において、前駆動回路網５０と制御可能な遅延回路網７０（制御可能な遅延サブ回路７０ｐおよび７０ｎを含む）の順序を逆にすることも、同様に可能である。後者の場合、これは、シリアライザ回路網３０に、差動出力信号を供給させることを意味する。
【００６２】
図６に戻ると、全ての遅延回路７０’、７０”および７０’”は、同じ遅延量を提供するために、共通して制御され得る。代替的に、これら回路は、異なる遅延量を提供するために、個別に制御され得る。この後者の可能性は、前駆動回路５０’、５０”および５０’”の動作にわずかな違いがあるために生じる局所スキューを追加的に補償するために、魅力的であり得る。図６に示すサブチャネルの数（３）は、単に例示的なものに過ぎない。必要に応じて、２つのみ、あるいは、３つより多くのサブチャネルも使われ得る。図６に示す特徴は、必要に応じて、図７に示す特徴と組み合わせて使われ得る。図６および図７の任意の遅延サブ回路網７０’、７０”、７０’”、７０ｐおよび７０ｎは、図２〜図５に示されたように、および／または、本明細書で以前に述べたように、構築され得る。
【００６３】
本発明の受信機側面の説明的な実施形態を図８に示す。本実施形態において、受信回路網４１０は、同一または実質的に同一のチャネルまたはレーン４１２ａ〜４１２ｎを幾つか含む。各チャネル４１２は、シリアルデータ信号を受信し、例えば、図１の送信チャネル１２のそれぞれのチャネルによって、出力され得る。図８は、各チャネル４１２への入力が、代表的なチャネル４１２ａにおける４２０ｐａと４２０ｐａのような集積回路パッケージピンに適用される差動信号ペアである場合を示す。ピン４２０から、これら信号は集積回路それ自体の差動入力パッド４３０ｐと４３０ｎに適用される。（代表的なチャネル４１２ａのみが詳細に図示され、記載されているが、他のチャネル４１２ｂ〜４１２ｎのそれぞれも同一または実質的に同一であることは理解されるべきである。）。
【００６４】
差動入力パッド４３０から入ってくる差動信号は、リード線４４０ｐと４４０ｎを介して、入力バッファまたは駆動４５０の差動入力端子に（ときどき、ＲＸ駆動４５０とも呼ばれる）適用される。ＲＸ駆動４５０の片線接地出力信号は、リード線４６０を介して、制御可能な遅延回路網４７０に適用される。以下に、さらに詳細に議論するように、遅延回路網４７０は、本明細書で前掲の任意の図に表示および／または本明細書で前述の遅延回路網７０の任意のものと同様であり得る。
【００６５】
遅延回路網４７０の出力信号４８０は、クロックデータリカバリ（「ＣＤＲ」）回路網４９０に適用される。ＣＤＲ回路網は、適用されたシリアルデータ信号からのクロック信号とデータの双方を回復するための回路網として知られている。ＣＤＲ回路網４９０のシリアルデータ出力信号５００は、典型的には、例えば、デシリアル化、逆符号化、復号化および／またはチャネル結合（すなわち、幾つかのチャネル４１２ａ〜４１２ｎの信号間の最終的な同期化）などの目的で、他の既知の回路網に適用される。図８に示す回路網は、デシリアライザ回路網とともに、図８の回路網を含む集積回路（例えば、ＰＬＤ）のいわゆる物理的媒体アタッチメント（ｐｈｙｓｉｃａｌ ｍｅｄｉｕｍ ａｔｔａｃｈｍｅｎｔ）すなわちＰＭＡサブレイヤの中にあり得る。上述の逆符号化、復号化および／またはチャネル結合回路網は、集積回路のいわゆるＰＣＳすなわち物理的符号化サブレイヤ（ｐｈｙｓｉｃａｌ ｃｏｄｉｎｇ ｓｕｂｌａｙｅｒ）の中にあり得る。ＰＣＳ回路網の出力信号は、集積回路上の更なるプロセッシング回路網に適用され得る。例えば、この更なるプロセッシング回路網は、その集積回路がＰＬＤである場合、プログラマブルロジックコア回路網を含み得る。
【００６６】
図８に示す回路配置は、細かなスキュー調整に適している（例えば、回路網がギガヘルツ範囲のシリアルデータ速度で動作している場合、数十および／または数百ｐｓの範囲）。各チャネルの細かな遅延制御を行うために、制御可能な遅延回路網４７０がＣＤＲ回路網４９０の直前に加えられている。ＣＤＲ回路網４９０は、自動的に、それが受信する信号の「目」の中心をサンプルする。その結果、遅延回路網４７０は、（１）ＴＸチップチャネル間のスキュー、（２）わずかな基板スキュー（すなわち、ＴＸチップとＲＸチップ間のプリント回路基板接続における）、および（３）ＲＸチップチャネル間のスキューの細かな差を補償できる。幾つかの技術が、遅延回路網４７０を介した遅延の細かな増分を生成するために使われ得る（ＲＸ経路のアーキテクチャは特殊なものを適応するが、今までに図示および／または記載されたＴＸ遅延回路７０のインプリメンテーションの可能な構造と同様に）。ＲＸ遅延回路網７０で可能なこれらインプリメンテーションは、（１）カスケーディングのため、幾つかのプログラマブル遅延セルとマルチプレクサの使用（例えば、図３のような）、（２）正確な遅延生成のため、バンドギャップの利用、および、（３）遅延セルのチェーンへの電源電圧を変化させての遅延のアナログ調整（例えば、図５のような）を含む。
【００６７】
図９は、図８からの代表的なチャネルの一つで、本発明に従う可能な追加の制御可能な遅延回路網を有するものを示す。図９に示す説明的な実施形態において、この追加の遅延回路網は、ＣＤＲ回路網４９０から下流にあり、回復されたシリアルデータ信号５００に動作する。図９に示すように、信号５００は、直列の遅延セル５１０ａ〜５１０ｋに適用される。これらセルは、電圧制御発振器（「ＶＣＯ」）遅延セルであり得るか、あるいは、それに類似し得る。このようなＶＣＯ遅延セルと同様なものは、典型的には、ＣＤＲ回路網４９０の一部であるＶＣＯ回路網に含まれる。ＣＤＲ回路網４９０内で、ＶＣＯが入ってくるシリアルデータ信号の周波数に合うように、ＶＣＯはチャージポンプ回路網によって制御される。例えば、このように言われる周波数合わせは、入ってくるシリアルデータの周波数とＶＣＯ周波数との間で、周波数が等しくなり得るか、あるいは、何らかの所定の比率（典型的には、２：１や４：１のような整数比）であり得る。
【００６８】
図９に示す実施形態において、上述のチャージポンプ回路網の出力信号、あるいは、その信号の派生信号または類似信号は、ＶＣＴＲＬ信号として描かれている。この信号は、遅延セル５１０のそれぞれの動作速度を調整するために使われる（ＣＤＲ回路網４９０内のチャージポンプ出力信号が、回路網４９０内のＶＣＯにあるＶＣＯ遅延セルの動作速度を制御する方法と同様に）。遅延セル５１０のそれぞれの出力信号は、マルチプレクサ回路網５２０への入力のそれぞれに適用される。回路網５２０は、その選択制御（「ＳＥＬ ＣＴＲＬ」）入力信号によって制御可能であり、その出力信号５３０として、（遅延セル５１０から）その主要な入力信号の任意の一つを選択する。この出力信号は、レベルシフター回路網５４０（他の前述したレベルシフター回路網と同様の）に適用される。レベルシフター回路網５４０の出力信号５５０は、デシリアライザ回路網５６０に適用される。デシリアライザ回路網５６０は、上述した種類の更なるプロセッシング用デバイスのＰＣＳ回路網に適用するために、幾つかの連続的なシリアルビットを集めて、パラレルバイトまたはワード５７０を生成し得る。
【００６９】
図９に示すタイプの実施形態は、正確で、マルチＵＩの受信チャネル遅延調整を生成することができる。この遅延調整は、データ速度に機敏に対応する（すなわち、入ってくるデータ速度の変化に、自動的に適応または変化する）。このようにデータ速度に機敏に対応するのは、遅延セル５１０の動作速度を制御するために、ＣＤＲ ＶＣＯチャージポンプ出力信号など（ＶＣＴＲＬ）を使う結果である。この電圧制御は、この種のシステムにおいて、容易に利用可能であること、および、各チャネル（例えば、図８の４１２ａ〜４１２ｎ）で独立して生成されることは理解される。こうして、このタイプの実施形態によって、ＰＭＡ対ＰＣＳに、制御可能で、長いが、非常に正確な遅延回路を形成できる。こうして、このような遅延が必要とされない場合、待ち時間による損失を被ることはない。
【００７０】
図９に示すように、ＣＤＲ回路網４９０から下流に、素子５１０、５２０および５４０の構造を置くことに考えられる代替として、このようなタイプの構造は、その代わりに、ＣＤＲ回路網の前に置かれ得る（図９の素子４７０と同様に）。いずれの場合（ＣＤＲ回路網４９０の前または後）も、細かな調整と粗い調整が組み合わされ、非常に幅広い用途のシステムを提供できる。いずれのコンフィギュレーションも可能であるが、図９に示すコンフィギュレーションが、現在のところ、好ましい。なぜなら、これがビットエラー率（「ＢＥＲ」）性能を改善すると、考えられているからである。これがそのようになる理由は、長い遅延チェーン５１０のジッタが、ＣＤＲ位相検出器のビット認識プロセスに影響を与えないようにするために、このジッタの影響を、ＣＤＲデータ採取経路から遠ざけて置くこと（すなわち、ＣＤＲ回路網４９０の後）が優れているからである。また、レベルシフター回路網５４０が、信号をＣＭＯＳパワー供給レベルに戻すように変換するために、遅延セル５１０の後に置かれ、こうして、このインプリメンテーションが真にデータ速度に依存しないようなることに留意すべきである。
【００７１】
図１０は、パッケージ済みのプログラマブルロジックデバイス（「ＰＬＤ」）６００のコンテキスト中で、本発明に従う受信および／または送信回路網の利用を示す。ＰＬＤチップ６１０は、パッケージ６００内に据え付けられている。パッケージピン１１２と４２０は、デバイス６００を外部と接続するために、提供される。ＰＬＤチップ６１０は、送信チャネル１２ａ〜１２ｎおよび／または受信チャネル４１２ａ〜４１２ｎを含む。図１０において、これらチャネルのそれぞれは、以前の図で、より詳細に示したＰＭＡ回路網と、少なくともその一部は本明細書で前述してきた暗号化／復号化、符号化／逆符号化、速度合わせ、チャネル結合など用の回路網のようなＰＣＳ回路網とを含むものと仮定している。ＰＬＤチップ６１０は、また、プログラマブルロジック回路網、メモリ回路網、プロセッサ回路網などのようなＰＬＤコア回路網６２０も含む。コア回路網６２０は、ＤＯで参照されるリード線を介して、データを出力できる。この回路網６２０は、ＤＩで参照されるリード線を介して、データを受信できる。この回路網６２０は、Ｃで参照されるリード線を介して、様々なチャネルの様々な側面を制御するための信号を出力できる。例えば、これら制御信号Ｃは、本明細書で以前に図示および記述した様々な遅延回路網によって、実行された遅延量を制御するための信号を含み得る。
【００７２】
図１１は、本明細書で前述した遅延素子を制御するための信号が、プログラマブル（例えば、図１０のＰＬＤチップ６１０の１つ以上のプログラマブルメモリまたはコンフィギュレーションセル７１０から）でも、あるいは、より動的な信号源７２０（例えば、ＰＬＤコアロジック６２０（図１０）など）からでもあり得ることを示す。いずれかのタイプの制御を選択可能とするオプションが必要なら、マルチプレクサ７３０が、遅延素子制御信号を選択するために提供され得る。こうして、静的または比較的静的な信号源７１０、あるいは、潜在的により動的な信号源７２０のいずれも使われる。マルチプレクサ７３０によってなされる選択は、プログラマブルメモリまたはコンフィギュレーションセル７４０によって制御される。
【００７３】
以上は、本発明の原理を説明的に示したに過ぎないこと、および、本発明の範囲と精神から逸脱することなく、当業者によって様々な変更も成され得ることは、理解されるべきである。例えば、チャネル１２ａ〜１２ｎ（図１）および／または４１２ａ〜４１２ｎ（図８）の数は、任意の所望の数であり得る。同様に、遅延セル２１０ａ〜２１０ｋ（図３）、２１２（図４）、３１０ａ〜３１０ｊ（図５）および５１０ａ〜５１０ｋ（図９）の数も、任意の所望の数であり得る。
【００７４】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許出願は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【００７５】
様々なチャネル間で起こり得るスキュー（異なる信号伝播時間）を補償するため、あるいは、少なくとも補償に役立つため、制御可能な遅延回路網がマルチチャネル高速シリアル送信および／または受信回路網の各チャネルに含まれる。ＣＤＲ回路網を用いるシステムにおいて、遅延回路網は、ＣＤＲ回路網から派生された信号によって、少なくとも一部は制御され得る。それによって、遅延回路網によって生じた遅延量を、ＣＤＲ回路網によって検出されたデータ速度の変化に、少なくとも部分的に応答させる。
【図面の簡単な説明】
【００７６】
【図１】本発明に従う送信回路網を説明する簡単な回路ブロック図である。
【図２】本発明に従う図１の回路網の代表部分の代替的な実施形態の簡単な回路ブロック図である。
【図３】本発明に従う図１または図２で用いられるコンポーネントの一つを説明する実施形態の簡単な回路ブロック図である。
【図４】図３に示す代替的な実施形態の簡単な回路ブロック図である。
【図５】図３に示す別の代替的な実施形態の簡単な回路ブロック図である。
【図６】図１に示すタイプの回路網の代表的な部分に、本発明で可能な特徴の説明的な実施形態を示す簡単な回路ブロック図である。
【図７】図１に示すタイプの回路網の代表的な部分に、本発明で可能な別の特徴の説明的な実施形態を示す簡単な回路ブロック図である。
【図８】本発明に従う受信回路網を説明する簡単な回路ブロック図である。
【図９】本発明に従うオプション追加付きの図８の回路網の代表的な部分の実施形態を説明する簡単な回路ブロック図である。
【図１０】以前の図に示すタイプの回路網が、本発明に従って用いられ得るコンテキストを説明する簡単な回路ブロック図である。
【図１１】本発明に従う制御回路網を説明する簡単な回路ブロック図である。
【符号の説明】
【００７７】
１０ 送信回路網
１２ａ〜１２ｎ 送信チャネルまたはレーン
２０ パラレルデータ
３０ シリアライザ回路網
４０ シリアルデータ
５０ 前駆動回路網
７０ 遅延回路網
１２０ クロック生成回路網
【特許請求の範囲】
【請求項１】
複数の回路レーンを備える送信回路網であって、
該回路レーンのそれぞれは、個々のシリアルデータ信号を送信し、
該回路レーンのそれぞれは、該関連回路レーンの信号に、該複数の回路レーンの信号間のスキューを補償するために、制御可能な遅延量を与える制御可能な遅延回路網を含む、回路網。
【請求項２】
前記回路レーンのそれぞれは、前記遅延回路網から上流に、シリアライザ回路網をさらに含む、請求項１に記載の回路網。
【請求項３】
前記回路レーンのそれぞれは、前駆動回路網をさらに含む、請求項１に記載の回路網。
【請求項４】
前記回路レーンのそれぞれは、前記遅延回路網から下流に、送信駆動回路網をさらに含む、請求項１に記載の回路網。
【請求項５】
前記前駆動回路網は、前記遅延回路網から上流にある、請求項３に記載の回路網。
【請求項６】
前記前駆動回路網は、前記遅延回路網から下流にある、請求項３に記載の回路網。
【請求項７】
前記回路レーンのそれぞれは、前記遅延回路網から上流のポイントからの差動信号化を用い、各レーンの該遅延回路網は、複数の遅延サブ回路を含み、該遅延サブ回路のそれぞれは、そのレーンにおける個々の差動信号の枝部で動作する、請求項１に記載の回路網。
【請求項８】
回路レーン内の前記遅延サブ回路網のそれぞれは、その遅延量に応じて、個別に制御可能である、請求項７に記載の回路網。
【請求項９】
前記回路レーンのそれぞれは、そのレーンの信号の複数の異なる遅延されたバージョンを用い、
各レーンの前記遅延回路網は、複数の制御可能な遅延サブ回路を含み、
該遅延サブ回路のそれぞれは、そのレーンの信号のバージョンの個々のバージョンで動作する、請求項１に記載の回路網。
【請求項１０】
回路レーン内の前記遅延サブ回路のそれぞれは、その遅延量に応じて、個別に制御可能である、請求項９に記載の回路網。
【請求項１１】
前記回路レーンそれぞれの遅延回路網が
直列に接続された複数の遅延セル回路と、
どの遅延セル出力信号が遅延回路網の出力信号として使われるかを選択するための制御可能な選択回路網と
を備える、請求項１に記載の回路網。
【請求項１２】
前記遅延セルが、お互いに関連してバイナリで重み付けされる遅延量を有する、請求項１１に記載の回路網。
【請求項１３】
前記回路レーンそれぞれの遅延回路網が
直列に接続された複数の遅延セル回路と、
該遅延セル回路の動作速度を制御するために、該遅延セル回路に適用される電源信号のレベルを制御するためのアナログ制御回路網と
を備える、請求項１に記載の回路網。
【請求項１４】
複数の回路レーンを備える受信回路網であって、
該回路レーンのそれぞれは、個々のシリアルデータ信号を受信し、
該回路レーンのそれぞれは、該関連回路レーンの信号に、該複数の回路レーンの信号間のスキューを補償するために、制御可能な遅延量を与えるための、制御可能な遅延回路網を含む、回路網。
【請求項１５】
前記回路レーンのそれぞれは、前記遅延回路網から下流に、デシリアライザ回路網をさらに含む、請求項１４に記載の回路網。
【請求項１６】
前記回路レーンのそれぞれは、前記遅延回路網から下流に、ＣＤＲ回路網をさらに含む、請求項１４に記載の回路網。
【請求項１７】
前記回路レーンのそれぞれは、前記遅延回路網から上流に、ＣＤＲ回路網をさらに含む、請求項１４に記載の回路網。
【請求項１８】
前記回路レーンのそれぞれは、前記ＣＤＲ回路網から下流に、遅延回路網をさらに含む、請求項１６に記載の回路網。
【請求項１９】
前記回路レーンそれぞれは、ＶＣＯ回路網を含むＣＤＲ回路網をさらに含み、該回路レーンそれぞれの遅延回路網は、その回路レーン内の該ＶＣＯ回路網から派生する信号によって、少なくとも部分的に制御される、請求項１４に記載の回路網。
【請求項２０】
前記回路レーンそれぞれの遅延回路網は、直列に接続された複数の遅延セル回路を備え、該回路レーンそれぞれのＶＣＯ回路網から派生した信号は、その回路レーンの遅延セル回路の動作速度に影響を及ぼすために使用される、請求項１９に記載の回路網。
【請求項２１】
前記回路レーンそれぞれのＶＣＯ回路網は、チャージポンプ回路網を含み、該回路レーンそれぞれのＶＣＯ回路網から派生した信号は、そのＶＣＯ回路網のチャージポンプ回路網の出力信号である、請求項１９に記載の回路網。
【請求項２２】
前記回路レーンそれぞれの遅延回路網は、
その回路レーンの任意の遅延セル回路の出力信号を、その回路レーンの遅延されたデータ信号として、制御可能なように選択できる選択回路網
をさらに備える、請求項２０に記載の回路網。
【請求項２３】
ＶＣＯ回路網を含むＣＤＲ回路網によって処理されているデータ信号を制御可能なように遅延するための回路網であって、
該回路網は、遅延回路網を備え、
該遅延回路網は、該ＶＣＯ回路網から派生する信号に、該遅延回路網が該データ信号を遅延する遅延量に応じて、少なくとも部分的に応答する、回路網。
【請求項２４】
前記遅延回路網が、前記ＣＤＲ回路網から前記データ信号を受信する、請求項２３に記載の回路網。
【請求項２５】
前記遅延回路網が直列に接続された複数の遅延セルを備え、前記ＶＣＯ回路網から派生した信号が、前記遅延セル回路の動作速度に影響を及ぼすために使用される、請求項２３に記載の回路網。
【請求項２６】
前記ＶＣＯ回路網は、チャージポンプ回路網を含み、該ＶＣＯ回路網から派生した信号は、該チャージポンプ回路網の出力信号である、請求項２３に記載の回路網。
【請求項２７】
前記遅延セル回路の任意の回路の出力信号を、遅延されたデータ信号として、制御可能なように選択できる選択回路網をさらに備える、請求項２５に記載の回路網。
【請求項１】
複数の回路レーンを備える送信回路網であって、
該回路レーンのそれぞれは、個々のシリアルデータ信号を送信し、
該回路レーンのそれぞれは、該関連回路レーンの信号に、該複数の回路レーンの信号間のスキューを補償するために、制御可能な遅延量を与える制御可能な遅延回路網を含む、回路網。
【請求項２】
前記回路レーンのそれぞれは、前記遅延回路網から上流に、シリアライザ回路網をさらに含む、請求項１に記載の回路網。
【請求項３】
前記回路レーンのそれぞれは、前駆動回路網をさらに含む、請求項１に記載の回路網。
【請求項４】
前記回路レーンのそれぞれは、前記遅延回路網から下流に、送信駆動回路網をさらに含む、請求項１に記載の回路網。
【請求項５】
前記前駆動回路網は、前記遅延回路網から上流にある、請求項３に記載の回路網。
【請求項６】
前記前駆動回路網は、前記遅延回路網から下流にある、請求項３に記載の回路網。
【請求項７】
前記回路レーンのそれぞれは、前記遅延回路網から上流のポイントからの差動信号化を用い、各レーンの該遅延回路網は、複数の遅延サブ回路を含み、該遅延サブ回路のそれぞれは、そのレーンにおける個々の差動信号の枝部で動作する、請求項１に記載の回路網。
【請求項８】
回路レーン内の前記遅延サブ回路網のそれぞれは、その遅延量に応じて、個別に制御可能である、請求項７に記載の回路網。
【請求項９】
前記回路レーンのそれぞれは、そのレーンの信号の複数の異なる遅延されたバージョンを用い、
各レーンの前記遅延回路網は、複数の制御可能な遅延サブ回路を含み、
該遅延サブ回路のそれぞれは、そのレーンの信号のバージョンの個々のバージョンで動作する、請求項１に記載の回路網。
【請求項１０】
回路レーン内の前記遅延サブ回路のそれぞれは、その遅延量に応じて、個別に制御可能である、請求項９に記載の回路網。
【請求項１１】
前記回路レーンそれぞれの遅延回路網が
直列に接続された複数の遅延セル回路と、
どの遅延セル出力信号が遅延回路網の出力信号として使われるかを選択するための制御可能な選択回路網と
を備える、請求項１に記載の回路網。
【請求項１２】
前記遅延セルが、お互いに関連してバイナリで重み付けされる遅延量を有する、請求項１１に記載の回路網。
【請求項１３】
前記回路レーンそれぞれの遅延回路網が
直列に接続された複数の遅延セル回路と、
該遅延セル回路の動作速度を制御するために、該遅延セル回路に適用される電源信号のレベルを制御するためのアナログ制御回路網と
を備える、請求項１に記載の回路網。
【請求項１４】
複数の回路レーンを備える受信回路網であって、
該回路レーンのそれぞれは、個々のシリアルデータ信号を受信し、
該回路レーンのそれぞれは、該関連回路レーンの信号に、該複数の回路レーンの信号間のスキューを補償するために、制御可能な遅延量を与えるための、制御可能な遅延回路網を含む、回路網。
【請求項１５】
前記回路レーンのそれぞれは、前記遅延回路網から下流に、デシリアライザ回路網をさらに含む、請求項１４に記載の回路網。
【請求項１６】
前記回路レーンのそれぞれは、前記遅延回路網から下流に、ＣＤＲ回路網をさらに含む、請求項１４に記載の回路網。
【請求項１７】
前記回路レーンのそれぞれは、前記遅延回路網から上流に、ＣＤＲ回路網をさらに含む、請求項１４に記載の回路網。
【請求項１８】
前記回路レーンのそれぞれは、前記ＣＤＲ回路網から下流に、遅延回路網をさらに含む、請求項１６に記載の回路網。
【請求項１９】
前記回路レーンそれぞれは、ＶＣＯ回路網を含むＣＤＲ回路網をさらに含み、該回路レーンそれぞれの遅延回路網は、その回路レーン内の該ＶＣＯ回路網から派生する信号によって、少なくとも部分的に制御される、請求項１４に記載の回路網。
【請求項２０】
前記回路レーンそれぞれの遅延回路網は、直列に接続された複数の遅延セル回路を備え、該回路レーンそれぞれのＶＣＯ回路網から派生した信号は、その回路レーンの遅延セル回路の動作速度に影響を及ぼすために使用される、請求項１９に記載の回路網。
【請求項２１】
前記回路レーンそれぞれのＶＣＯ回路網は、チャージポンプ回路網を含み、該回路レーンそれぞれのＶＣＯ回路網から派生した信号は、そのＶＣＯ回路網のチャージポンプ回路網の出力信号である、請求項１９に記載の回路網。
【請求項２２】
前記回路レーンそれぞれの遅延回路網は、
その回路レーンの任意の遅延セル回路の出力信号を、その回路レーンの遅延されたデータ信号として、制御可能なように選択できる選択回路網
をさらに備える、請求項２０に記載の回路網。
【請求項２３】
ＶＣＯ回路網を含むＣＤＲ回路網によって処理されているデータ信号を制御可能なように遅延するための回路網であって、
該回路網は、遅延回路網を備え、
該遅延回路網は、該ＶＣＯ回路網から派生する信号に、該遅延回路網が該データ信号を遅延する遅延量に応じて、少なくとも部分的に応答する、回路網。
【請求項２４】
前記遅延回路網が、前記ＣＤＲ回路網から前記データ信号を受信する、請求項２３に記載の回路網。
【請求項２５】
前記遅延回路網が直列に接続された複数の遅延セルを備え、前記ＶＣＯ回路網から派生した信号が、前記遅延セル回路の動作速度に影響を及ぼすために使用される、請求項２３に記載の回路網。
【請求項２６】
前記ＶＣＯ回路網は、チャージポンプ回路網を含み、該ＶＣＯ回路網から派生した信号は、該チャージポンプ回路網の出力信号である、請求項２３に記載の回路網。
【請求項２７】
前記遅延セル回路の任意の回路の出力信号を、遅延されたデータ信号として、制御可能なように選択できる選択回路網をさらに備える、請求項２５に記載の回路網。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００７−６０６４５（Ｐ２００７−６０６４５Ａ）
【公開日】平成１９年３月８日（２００７．３．８）
【国際特許分類】
【出願番号】特願２００６−２０３９７７（Ｐ２００６−２０３９７７）
【出願日】平成１８年７月２６日（２００６．７．２６）
【出願人】（５９７１５４９２２）アルテラ コーポレイション (163)
【氏名又は名称原語表記】Ａｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ
【Ｆターム（参考）】
【公開日】平成１９年３月８日（２００７．３．８）
【国際特許分類】
【出願日】平成１８年７月２６日（２００６．７．２６）
【出願人】（５９７１５４９２２）アルテラ コーポレイション (163)
【氏名又は名称原語表記】Ａｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ
【Ｆターム（参考）】
[ Back to top ]