リセット回路
【課題】減電検出を利用して確実にリセットを掛ける。
【解決手段】整流電圧Ｖ＋をレギュレータ２４にてレギュレートした定電圧３．３Ｖを駆動電圧とされるマイコン３０のリセット端子に接続される端子２と抵抗Ｒ１を介して定電圧３．３Ｖを入力される端子４とを備え、端子４の入力電圧が第１閾値を下回るとマイコン３０にリセット信号を出力するリセットＩＣ１２と、抵抗Ｒ２を介して端子４にコレクタを接続され、エミッタをグランドに接続され、スイッチングトランス２１の出力が所定レベルを下回るとオンするように構成されたトランジスタＱ１と、を備え、トランジスタＱ１がオンすると端子４に第１閾値を下回る電圧を入力する。
【解決手段】整流電圧Ｖ＋をレギュレータ２４にてレギュレートした定電圧３．３Ｖを駆動電圧とされるマイコン３０のリセット端子に接続される端子２と抵抗Ｒ１を介して定電圧３．３Ｖを入力される端子４とを備え、端子４の入力電圧が第１閾値を下回るとマイコン３０にリセット信号を出力するリセットＩＣ１２と、抵抗Ｒ２を介して端子４にコレクタを接続され、エミッタをグランドに接続され、スイッチングトランス２１の出力が所定レベルを下回るとオンするように構成されたトランジスタＱ１と、を備え、トランジスタＱ１がオンすると端子４に第１閾値を下回る電圧を入力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はリセット回路に関し、特に、スイッチングトランスの出力を整流した第１整流電圧を一定させるフィードバック制御を行っているスイッチング電源回路から駆動電圧を供給されるマイコンのリセット回路に関する。
【背景技術】
【０００２】
電子機器においては電源状態が変動する虞があり、機器を正常動作させるためには、減電時に電子機器を制御するマイコンを確実にリセットさせる必要がある。特許文献１には、電圧検知回路が減電検出したときに、電源制御マイコンが、ＤＣ／ＤＣコンバーターの２次側電圧により駆動される制御マイコンをリセット状態に移行させる技術が開示されている。特許文献２には、電池を電源とするマイクロコンピュータ自体で電池電圧の検出を可能とする技術が開示されている。特許文献３には、減電状態が所定時間継続したことをマイコンが検出すると、電源供給回路をオフする信号を当該マイコンが出力する技術が開示されている。
【特許文献１】特開２０１０−１８６３３６号公報
【特許文献２】特開平１０−２９３１４２号公報
【特許文献３】特開２００８−２１９６５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述した従来のリセット回路は減電検出にマイコンが関与しており、リセットタイミングの確実性に課題があった。
本発明は、上記課題に鑑みてなされたもので、減電検出を利用して確実にリセットを掛けることが可能なリセット回路の提供を目的とする。
【課題を解決するための手段】
【０００４】
本発明の態様の１つは、スイッチングトランスの出力を整流した第１整流電圧を一定させるフィードバック制御を行っているスイッチング電源回路から駆動電圧を供給されるマイコンのリセット回路において、前記第１整流電圧をレギュレータにてレギュレートした定電圧を駆動電圧とされるマイコンのリセット端子に接続されるリセット信号出力端子と第１抵抗を介して前記定電圧を入力される電圧検出端子とを備えており前記電圧検出端子の入力電圧が所定値を下回ると前記マイコンにリセット信号を出力するリセットＩＣ（Integrated Circuit）と、第２抵抗を介して前記電圧検出端子にコレクタを接続され、エミッタをグランドに接続され、前記スイッチングトランスの出力が所定レベルを下回るとオンするように構成されたＮＰＮ型のトランジスタと、を備え、前記トランジスタがオンしたときは、前記所定値を下回る電圧が前記電圧検出端子に入力され、前記トランジスタがオフしているときは、前記所定値以上の電圧が前記電圧検出端子に入力される構成とされる。
【０００５】
なお、上述したリセット回路は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。
【発明の効果】
【０００６】
本発明によれば、減電検出を利用して確実にリセットを掛けることが可能なリセット回路を提供することができる。
請求項２にかかる発明によれば、マイナス側の整流出力に基づいて確実に減電検出しているため、プラス側の整流出力を利用して生成されるマイコンの駆動電圧が低下するより速く減電検出してマイコンを確実にリセットできる。
請求項３にかかる発明によれば、セットＩＣ１の出力するリセット信号にチャタリングが発生しなくなる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。
図１は、リセット回路を備える電子機器の構成を示す要部回路図である。同図に示すように、電子機器１００は、リセット回路１０、電源回路２０、マイコン３０を備えている。マイコン３０は、電源回路２０から供給される定電圧３．３Ｖ（ＶＤＤ）を駆動電圧とされ、リセット回路１０は、マイコン３０のリセット端子（図では、Ｒｅｓｅｔ ｉｎ）に接続されており、当該リセット端子に対してリセット信号を入力することによりマイコン３０をリセット状態にすることができる。
【０００８】
電源回路２０は、スイッチング電源回路の構成とされ、スイッチングトランス２１、１次回路ブロック２２、整流回路２３、レギュレータ２４、フィードバック回路２５、を備えている。１次回路ブロック２２は、例えば、商用の交流電源からＡＣ電源を入力されており、当該ＡＣ電源を整流ブリッジ回路や平滑コンデンサにて整流・平滑することにより直流を生成する。また、１次回路ブロック２２は、当該直流をスイッチングトランスの端子５に対して印加することにより１次巻線の端子５，７の間に電流を流すように構成されている。１次回路ブロック２２は、１次巻線に対する当該直流の印加のオンオフを制御することにより、スイッチングトランスの２次巻線に交流を発生させる。このようなオンオフ制御は、例えばＰＷＭ制御により実現される。
【０００９】
整流回路２３は、スイッチングトランス２１の２次巻線の端子３に発生する交流を整流平滑することにより、スイッチングトランス２１の出力を整流した正の整流電圧Ｖ＋を生成する。なお、整流電圧Ｖ＋は、本実施形態において第１整流電圧を構成する。レギュレータ２４は、整流電圧Ｖ＋をレギュレートして定電圧（図では、３．３Ｖ）を出力する。このようにして生成された定電圧が、駆動電圧としてマイコン３０に供給される。
【００１０】
フィードバック回路２５は、整流電圧Ｖ＋に基づいて１次回路ブロックにフィードバックを行っており、図１に示すフィードバック回路２５は、整流電圧Ｖ＋が所定値以下のときはシャントレギュレータがオフすることによりフォトカプラを消灯させ、１次回路ブロック２２にフィードバック信号を入力せず、整流電圧Ｖ＋が所定値を超えるとシャントレギュレータがオンすることによりフォトカプラを点灯させ、１次回路ブロック２２にフィードバック信号が入力する。
【００１１】
１次回路ブロック２２は、フィードバック回路２５からフィードバック信号を入力されると、例えば、ＰＷＭ制御のオン割合を増加させることによりスイッチングトランスの出力を低下させ、フィードバック回路２５からフィードバック信号を入力されないときは、例えば、ＰＷＭ制御のオン割合を減少させることによりスイッチングトランスの出力を上昇させる。このようなフィードバック制御により、整流電圧Ｖ＋が一定値に収束するようにスイッチングトランス２１の出力が制御される。
【００１２】
リセット回路１０は、負側整流回路１１、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４、ダイオードＤ１、ツェナダイオードＤ２、リセットＩＣ１２、ＮＰＮ型のトランジスタＱ１、を備えている。負側整流回路１１は、スイッチングトランス２１の２次巻線の端子３に発生する交流を整流平滑することにより、スイッチングトランス２１の出力のマイナス側を整流した整流電圧Ｖ−を生成する。なお、本実施形態において、抵抗Ｒ１は第１抵抗を構成し、抵抗Ｒ２は第２抵抗を構成し、抵抗Ｒ３は第３抵抗を構成し、抵抗Ｒ４は第４抵抗を構成し、整流電圧Ｖ−は第２整流電圧を構成する。
【００１３】
リセットＩＣ１２は端子１〜４を備えており、図２に示すリセットＩＣ１２の詳細構成の一例に示すように、端子１はグランド端子、端子２はリセット信号出力端子、端子３はディレイ用キャパシタ接続端子、端子４は電圧検出端子、を構成する。端子１はグランドに接続され、端子２はマイコン３０のリセット端子に接続され、端子３は所定のコンデンサを介してグランドに接続され、端子４は抵抗Ｒ１を介してレギュレータ２４の出力する定電圧を入力されている。また、端子４は、直列接続された抵抗Ｒ２とダイオードＤ１とを介してトランジスタＱ１のコレクタに接続されている。
【００１４】
トランジスタＱ１は、エミッタをグランドに接続され、ベースを抵抗Ｒ４を介して整流回路２３に接続されている。また、トランジスタＱ１のベースは、直列接続された抵抗Ｒ３とツェナダイオードＤ２とを介して負側整流回路１１に接続されている。なお、ツェナダイオードＤ２は、アノードを負側整流回路１１に向け、カソードをトランジスタＱ１に向けて接続されている。すなわち、整流電圧Ｖ＋の伝送ラインと整流電圧Ｖ−の伝送ラインとの間は、直列接続された抵抗Ｒ４，Ｒ３とツェナダイオードＤ２にて接続されており、トランジスタＱ１のベースは、ツェナダイオードＤ２が降伏していないときは、抵抗Ｒ４を介して整流電圧Ｖ＋にプルアップされ、ツェナダイオードＤ２が降伏しているときは、整流電圧Ｖ＋と整流電圧Ｖ−との差電圧を抵抗Ｒ４，Ｒ３にて分圧した電圧が入力される。
【００１５】
ここで、ツェナダイオードＤ２のツェナ電圧は、電源回路２０の出力が正常状態にあるときは降伏し、電源回路２０の出力が減電状態になると降伏しなくなるように選択される。よって、ツェナダイオードＤ２は、正常状態のＡＣ入力によって生成される整流電圧Ｖ＋と整流電圧Ｖ−との差電圧にて降伏し、減電状態のＡＣ入力によって生成される整流電圧Ｖ＋と整流電圧Ｖ−との差電圧では降伏しない。なお、例えば、１次回路ブロック２２へのＡＣ入力がＡＣ７０Ｖより大きい状態が正常状態とされ、ＡＣ入力がＡＣ７０Ｖ以下の状態が減電状態とされる。
【００１６】
また、抵抗Ｒ４，Ｒ３の抵抗値は、ツェナダイオードＤ２が降伏したときに整流電圧Ｖ＋と整流電圧Ｖ−との差電圧を抵抗Ｒ４，Ｒ３にて分圧した電圧によってトランジスタＱ１をオンしないように選択されている。よって、電源回路２０の出力が正常状態にあるときはツェナダイオードＤ２が降伏し、トランジスタＱ１のベースにオン可能な電圧が入力されないためトランジスタＱ１はオンせず、電源回路２０の出力が減電状態にあるときはツェナダイオードＤ２が降伏せず、トランジスタＱ１のベースにオン可能な電圧が入力されるためトランジスタＱ１はオンする。
【００１７】
トランジスタＱ１がオンすると、抵抗Ｒ１，Ｒ２、ダイオードＤ１を介して、レギュレータ２４の出力する定電圧の伝送ラインとグランドとが接続される。リセットＩＣ１２の端子４は、トランジスタＱ１がオフしているときは抵抗Ｒ１にて当該定電圧の伝送ラインにプルアップされているが、トランジスタＱ１がオンすると抵抗Ｒ１，Ｒ２による当該定電圧の分圧が入力される。
【００１８】
ここで、抵抗Ｒ１，Ｒ２の抵抗値は、トランジスタＱ１がオンしたときに発生する分圧が、第１の閾値より小さく、第２の閾値より大きくなるように選択されている（「第１の閾値」＞「第２の閾値」＞０）。また、リセットＩＣ１２は、端子４に入力される電圧が第１の閾値未満であって第２の閾値以上の場合には端子２からリセット信号を出力し、端子４に入力される電圧が第２の閾値未満の場合には端子２がオープンになってコントロール不能となる構成とされる。なお、抵抗Ｒ２が無い場合は、ＩＣ１２の端子４をダイオードＤ１のみの０．６Ｖまで低下させてしまうため、ＩＣ１２がコントロール不能となり、端子２からリセット信号を出力できなくなる。すなわち、抵抗Ｒ２が介在することにより、抵抗Ｒ１，Ｒ２の分割比でＩＣ１２の端子４の電圧が、正常動作する電圧以下にならないように設定され、ＩＣ１２を正しく制御できるようになる。
【００１９】
従って、トランジスタＱ１がオフしているときはリセットＩＣ１２は端子２からリセット信号を出力せず、トランジスタＱ１がオンするとリセットＩＣ１２は端子２からリセット信号を出力する。すなわち、電源回路２０の出力が正常状態にあるときはリセットＩＣ１２はリセット信号を出力せず、電源回路２０の出力が減電状態になるとリセットＩＣ１２はリセット信号を出力してマイコン３０をリセット状態に移行させる。以上のように、本実施形態にかかるリセット回路１０によれば、整流電圧Ｖ＋と整流電圧Ｖ−とに基づいて確実に減電状態を検出し、リセットＩＣ１２がリセット電圧を出力する電圧を端子４の電圧検出端子に入力することにより、リセットＩＣ１２にマイコン３０を確実にリセットさせることができる。
【００２０】
また、リセットＩＣ１２は、ディレイ回路を内蔵しており、端子３に接続されるコンデンサにより定まる時定数で端子４の入力を平滑している。すなわち、ディレイ回路は、端子２の出力するリセット信号の出力タイミングを遅らせることができる。よって、仮に、ＡＣ入力の減電時にチャタリングが発生してもリセットＩＣ１２にて当該影響を吸収し、リセットＩＣ１２の出力するリセット信号においてはチャタリングが発生しない。
【００２１】
なお、本発明は上記実施例に限られるものでないことは言うまでもない。当業者であれば言うまでもないことであるが、
・上記実施例の中で開示した相互に置換可能な部材および構成等を適宜その組み合わせを変更して適用すること
・上記実施例の中で開示されていないが、公知技術であって上記実施例の中で開示した部材および構成等と相互に置換可能な部材および構成等を適宜置換し、またその組み合わせを変更して適用すること
・上記実施例の中で開示されていないが、公知技術等に基づいて当業者が上記実施例の中で開示した部材および構成等の代用として想定し得る部材および構成等と適宜置換し、またその組み合わせを変更して適用すること
は本発明の一実施例として開示されるものである。
【図面の簡単な説明】
【００２２】
【図１】リセット回路を備える電子機器の構成を示す要部回路図である。
【図２】リセットＩＣ１２の詳細構成の一例である。
【符号の説明】
【００２３】
１０…リセット回路、１１…負側整流回路、１２…リセットＩＣ、２０…電源回路、２１…スイッチングトランス、２２…１次回路ブロック、２３…整流回路、２４…レギュレータ、２５…フィードバック回路、３０…マイコン、１００…電子機器、１〜４…端子、Ｄ１…ダイオード、Ｄ２…ツェナダイオード、Ｑ１…トランジスタ、Ｒ１〜Ｒ４…抵抗
【技術分野】
【０００１】
本発明はリセット回路に関し、特に、スイッチングトランスの出力を整流した第１整流電圧を一定させるフィードバック制御を行っているスイッチング電源回路から駆動電圧を供給されるマイコンのリセット回路に関する。
【背景技術】
【０００２】
電子機器においては電源状態が変動する虞があり、機器を正常動作させるためには、減電時に電子機器を制御するマイコンを確実にリセットさせる必要がある。特許文献１には、電圧検知回路が減電検出したときに、電源制御マイコンが、ＤＣ／ＤＣコンバーターの２次側電圧により駆動される制御マイコンをリセット状態に移行させる技術が開示されている。特許文献２には、電池を電源とするマイクロコンピュータ自体で電池電圧の検出を可能とする技術が開示されている。特許文献３には、減電状態が所定時間継続したことをマイコンが検出すると、電源供給回路をオフする信号を当該マイコンが出力する技術が開示されている。
【特許文献１】特開２０１０−１８６３３６号公報
【特許文献２】特開平１０−２９３１４２号公報
【特許文献３】特開２００８−２１９６５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述した従来のリセット回路は減電検出にマイコンが関与しており、リセットタイミングの確実性に課題があった。
本発明は、上記課題に鑑みてなされたもので、減電検出を利用して確実にリセットを掛けることが可能なリセット回路の提供を目的とする。
【課題を解決するための手段】
【０００４】
本発明の態様の１つは、スイッチングトランスの出力を整流した第１整流電圧を一定させるフィードバック制御を行っているスイッチング電源回路から駆動電圧を供給されるマイコンのリセット回路において、前記第１整流電圧をレギュレータにてレギュレートした定電圧を駆動電圧とされるマイコンのリセット端子に接続されるリセット信号出力端子と第１抵抗を介して前記定電圧を入力される電圧検出端子とを備えており前記電圧検出端子の入力電圧が所定値を下回ると前記マイコンにリセット信号を出力するリセットＩＣ（Integrated Circuit）と、第２抵抗を介して前記電圧検出端子にコレクタを接続され、エミッタをグランドに接続され、前記スイッチングトランスの出力が所定レベルを下回るとオンするように構成されたＮＰＮ型のトランジスタと、を備え、前記トランジスタがオンしたときは、前記所定値を下回る電圧が前記電圧検出端子に入力され、前記トランジスタがオフしているときは、前記所定値以上の電圧が前記電圧検出端子に入力される構成とされる。
【０００５】
なお、上述したリセット回路は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。
【発明の効果】
【０００６】
本発明によれば、減電検出を利用して確実にリセットを掛けることが可能なリセット回路を提供することができる。
請求項２にかかる発明によれば、マイナス側の整流出力に基づいて確実に減電検出しているため、プラス側の整流出力を利用して生成されるマイコンの駆動電圧が低下するより速く減電検出してマイコンを確実にリセットできる。
請求項３にかかる発明によれば、セットＩＣ１の出力するリセット信号にチャタリングが発生しなくなる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。
図１は、リセット回路を備える電子機器の構成を示す要部回路図である。同図に示すように、電子機器１００は、リセット回路１０、電源回路２０、マイコン３０を備えている。マイコン３０は、電源回路２０から供給される定電圧３．３Ｖ（ＶＤＤ）を駆動電圧とされ、リセット回路１０は、マイコン３０のリセット端子（図では、Ｒｅｓｅｔ ｉｎ）に接続されており、当該リセット端子に対してリセット信号を入力することによりマイコン３０をリセット状態にすることができる。
【０００８】
電源回路２０は、スイッチング電源回路の構成とされ、スイッチングトランス２１、１次回路ブロック２２、整流回路２３、レギュレータ２４、フィードバック回路２５、を備えている。１次回路ブロック２２は、例えば、商用の交流電源からＡＣ電源を入力されており、当該ＡＣ電源を整流ブリッジ回路や平滑コンデンサにて整流・平滑することにより直流を生成する。また、１次回路ブロック２２は、当該直流をスイッチングトランスの端子５に対して印加することにより１次巻線の端子５，７の間に電流を流すように構成されている。１次回路ブロック２２は、１次巻線に対する当該直流の印加のオンオフを制御することにより、スイッチングトランスの２次巻線に交流を発生させる。このようなオンオフ制御は、例えばＰＷＭ制御により実現される。
【０００９】
整流回路２３は、スイッチングトランス２１の２次巻線の端子３に発生する交流を整流平滑することにより、スイッチングトランス２１の出力を整流した正の整流電圧Ｖ＋を生成する。なお、整流電圧Ｖ＋は、本実施形態において第１整流電圧を構成する。レギュレータ２４は、整流電圧Ｖ＋をレギュレートして定電圧（図では、３．３Ｖ）を出力する。このようにして生成された定電圧が、駆動電圧としてマイコン３０に供給される。
【００１０】
フィードバック回路２５は、整流電圧Ｖ＋に基づいて１次回路ブロックにフィードバックを行っており、図１に示すフィードバック回路２５は、整流電圧Ｖ＋が所定値以下のときはシャントレギュレータがオフすることによりフォトカプラを消灯させ、１次回路ブロック２２にフィードバック信号を入力せず、整流電圧Ｖ＋が所定値を超えるとシャントレギュレータがオンすることによりフォトカプラを点灯させ、１次回路ブロック２２にフィードバック信号が入力する。
【００１１】
１次回路ブロック２２は、フィードバック回路２５からフィードバック信号を入力されると、例えば、ＰＷＭ制御のオン割合を増加させることによりスイッチングトランスの出力を低下させ、フィードバック回路２５からフィードバック信号を入力されないときは、例えば、ＰＷＭ制御のオン割合を減少させることによりスイッチングトランスの出力を上昇させる。このようなフィードバック制御により、整流電圧Ｖ＋が一定値に収束するようにスイッチングトランス２１の出力が制御される。
【００１２】
リセット回路１０は、負側整流回路１１、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４、ダイオードＤ１、ツェナダイオードＤ２、リセットＩＣ１２、ＮＰＮ型のトランジスタＱ１、を備えている。負側整流回路１１は、スイッチングトランス２１の２次巻線の端子３に発生する交流を整流平滑することにより、スイッチングトランス２１の出力のマイナス側を整流した整流電圧Ｖ−を生成する。なお、本実施形態において、抵抗Ｒ１は第１抵抗を構成し、抵抗Ｒ２は第２抵抗を構成し、抵抗Ｒ３は第３抵抗を構成し、抵抗Ｒ４は第４抵抗を構成し、整流電圧Ｖ−は第２整流電圧を構成する。
【００１３】
リセットＩＣ１２は端子１〜４を備えており、図２に示すリセットＩＣ１２の詳細構成の一例に示すように、端子１はグランド端子、端子２はリセット信号出力端子、端子３はディレイ用キャパシタ接続端子、端子４は電圧検出端子、を構成する。端子１はグランドに接続され、端子２はマイコン３０のリセット端子に接続され、端子３は所定のコンデンサを介してグランドに接続され、端子４は抵抗Ｒ１を介してレギュレータ２４の出力する定電圧を入力されている。また、端子４は、直列接続された抵抗Ｒ２とダイオードＤ１とを介してトランジスタＱ１のコレクタに接続されている。
【００１４】
トランジスタＱ１は、エミッタをグランドに接続され、ベースを抵抗Ｒ４を介して整流回路２３に接続されている。また、トランジスタＱ１のベースは、直列接続された抵抗Ｒ３とツェナダイオードＤ２とを介して負側整流回路１１に接続されている。なお、ツェナダイオードＤ２は、アノードを負側整流回路１１に向け、カソードをトランジスタＱ１に向けて接続されている。すなわち、整流電圧Ｖ＋の伝送ラインと整流電圧Ｖ−の伝送ラインとの間は、直列接続された抵抗Ｒ４，Ｒ３とツェナダイオードＤ２にて接続されており、トランジスタＱ１のベースは、ツェナダイオードＤ２が降伏していないときは、抵抗Ｒ４を介して整流電圧Ｖ＋にプルアップされ、ツェナダイオードＤ２が降伏しているときは、整流電圧Ｖ＋と整流電圧Ｖ−との差電圧を抵抗Ｒ４，Ｒ３にて分圧した電圧が入力される。
【００１５】
ここで、ツェナダイオードＤ２のツェナ電圧は、電源回路２０の出力が正常状態にあるときは降伏し、電源回路２０の出力が減電状態になると降伏しなくなるように選択される。よって、ツェナダイオードＤ２は、正常状態のＡＣ入力によって生成される整流電圧Ｖ＋と整流電圧Ｖ−との差電圧にて降伏し、減電状態のＡＣ入力によって生成される整流電圧Ｖ＋と整流電圧Ｖ−との差電圧では降伏しない。なお、例えば、１次回路ブロック２２へのＡＣ入力がＡＣ７０Ｖより大きい状態が正常状態とされ、ＡＣ入力がＡＣ７０Ｖ以下の状態が減電状態とされる。
【００１６】
また、抵抗Ｒ４，Ｒ３の抵抗値は、ツェナダイオードＤ２が降伏したときに整流電圧Ｖ＋と整流電圧Ｖ−との差電圧を抵抗Ｒ４，Ｒ３にて分圧した電圧によってトランジスタＱ１をオンしないように選択されている。よって、電源回路２０の出力が正常状態にあるときはツェナダイオードＤ２が降伏し、トランジスタＱ１のベースにオン可能な電圧が入力されないためトランジスタＱ１はオンせず、電源回路２０の出力が減電状態にあるときはツェナダイオードＤ２が降伏せず、トランジスタＱ１のベースにオン可能な電圧が入力されるためトランジスタＱ１はオンする。
【００１７】
トランジスタＱ１がオンすると、抵抗Ｒ１，Ｒ２、ダイオードＤ１を介して、レギュレータ２４の出力する定電圧の伝送ラインとグランドとが接続される。リセットＩＣ１２の端子４は、トランジスタＱ１がオフしているときは抵抗Ｒ１にて当該定電圧の伝送ラインにプルアップされているが、トランジスタＱ１がオンすると抵抗Ｒ１，Ｒ２による当該定電圧の分圧が入力される。
【００１８】
ここで、抵抗Ｒ１，Ｒ２の抵抗値は、トランジスタＱ１がオンしたときに発生する分圧が、第１の閾値より小さく、第２の閾値より大きくなるように選択されている（「第１の閾値」＞「第２の閾値」＞０）。また、リセットＩＣ１２は、端子４に入力される電圧が第１の閾値未満であって第２の閾値以上の場合には端子２からリセット信号を出力し、端子４に入力される電圧が第２の閾値未満の場合には端子２がオープンになってコントロール不能となる構成とされる。なお、抵抗Ｒ２が無い場合は、ＩＣ１２の端子４をダイオードＤ１のみの０．６Ｖまで低下させてしまうため、ＩＣ１２がコントロール不能となり、端子２からリセット信号を出力できなくなる。すなわち、抵抗Ｒ２が介在することにより、抵抗Ｒ１，Ｒ２の分割比でＩＣ１２の端子４の電圧が、正常動作する電圧以下にならないように設定され、ＩＣ１２を正しく制御できるようになる。
【００１９】
従って、トランジスタＱ１がオフしているときはリセットＩＣ１２は端子２からリセット信号を出力せず、トランジスタＱ１がオンするとリセットＩＣ１２は端子２からリセット信号を出力する。すなわち、電源回路２０の出力が正常状態にあるときはリセットＩＣ１２はリセット信号を出力せず、電源回路２０の出力が減電状態になるとリセットＩＣ１２はリセット信号を出力してマイコン３０をリセット状態に移行させる。以上のように、本実施形態にかかるリセット回路１０によれば、整流電圧Ｖ＋と整流電圧Ｖ−とに基づいて確実に減電状態を検出し、リセットＩＣ１２がリセット電圧を出力する電圧を端子４の電圧検出端子に入力することにより、リセットＩＣ１２にマイコン３０を確実にリセットさせることができる。
【００２０】
また、リセットＩＣ１２は、ディレイ回路を内蔵しており、端子３に接続されるコンデンサにより定まる時定数で端子４の入力を平滑している。すなわち、ディレイ回路は、端子２の出力するリセット信号の出力タイミングを遅らせることができる。よって、仮に、ＡＣ入力の減電時にチャタリングが発生してもリセットＩＣ１２にて当該影響を吸収し、リセットＩＣ１２の出力するリセット信号においてはチャタリングが発生しない。
【００２１】
なお、本発明は上記実施例に限られるものでないことは言うまでもない。当業者であれば言うまでもないことであるが、
・上記実施例の中で開示した相互に置換可能な部材および構成等を適宜その組み合わせを変更して適用すること
・上記実施例の中で開示されていないが、公知技術であって上記実施例の中で開示した部材および構成等と相互に置換可能な部材および構成等を適宜置換し、またその組み合わせを変更して適用すること
・上記実施例の中で開示されていないが、公知技術等に基づいて当業者が上記実施例の中で開示した部材および構成等の代用として想定し得る部材および構成等と適宜置換し、またその組み合わせを変更して適用すること
は本発明の一実施例として開示されるものである。
【図面の簡単な説明】
【００２２】
【図１】リセット回路を備える電子機器の構成を示す要部回路図である。
【図２】リセットＩＣ１２の詳細構成の一例である。
【符号の説明】
【００２３】
１０…リセット回路、１１…負側整流回路、１２…リセットＩＣ、２０…電源回路、２１…スイッチングトランス、２２…１次回路ブロック、２３…整流回路、２４…レギュレータ、２５…フィードバック回路、３０…マイコン、１００…電子機器、１〜４…端子、Ｄ１…ダイオード、Ｄ２…ツェナダイオード、Ｑ１…トランジスタ、Ｒ１〜Ｒ４…抵抗
【特許請求の範囲】
【請求項１】
スイッチングトランスの出力を整流した正の第１整流電圧を一定させるフィードバック制御を行っているスイッチング電源回路から駆動電圧を供給されるマイコンのリセット回路において、
前記第１整流電圧をレギュレータにてレギュレートした定電圧を駆動電圧とされるマイコンのリセット端子に接続されるリセット信号出力端子と第１抵抗を介して前記定電圧を入力される電圧検出端子とを備えており前記電圧検出端子の入力電圧が所定値を下回ると前記マイコンにリセット信号を出力するリセットＩＣ（Integrated Circuit）と、
第２抵抗を介して前記電圧検出端子にコレクタを接続され、エミッタをグランドに接続され、前記スイッチングトランスの出力が所定レベルを下回るとオンするように構成されたＮＰＮ型のトランジスタと、
を備え、
前記トランジスタがオンしたときは、前記所定値を下回る電圧が前記電圧検出端子に入力され、前記トランジスタがオフしているときは、前記所定値以上の電圧が前記電圧検出端子に入力されることを特徴とするリセット回路。
【請求項２】
前記スイッチングトランスの出力のマイナス側を整流した第２整流電圧を生成する整流回路と、
アノードに前記第２整流電圧を入力され、第３抵抗を介してカソードを前記トランジスタのベースに接続されたツェナダイオードと、
前記トランジスタのベースと前記第１整流電圧の伝送ラインとの間を接続する第４抵抗と、
を更に備え、
前記ツェナダイオードは、前記スイッチングトランスの出力が前記所定レベル以上のときは降伏せず、前記スイッチングトランスの出力が前記所定レベルを下回ると降伏し、
前記トランジスタは、前記ツェナダイオードが降伏するとベースに当該トランジスタをオン可能な電圧を入力されることを特徴とする請求項１に記載のリセット回路。
【請求項３】
前記リセットＩＣは、前記リセット信号出力端子の出力を遅延させるディレイ回路を更に備えることを特徴とする請求項１または請求項２に記載のリセット回路。
【請求項１】
スイッチングトランスの出力を整流した正の第１整流電圧を一定させるフィードバック制御を行っているスイッチング電源回路から駆動電圧を供給されるマイコンのリセット回路において、
前記第１整流電圧をレギュレータにてレギュレートした定電圧を駆動電圧とされるマイコンのリセット端子に接続されるリセット信号出力端子と第１抵抗を介して前記定電圧を入力される電圧検出端子とを備えており前記電圧検出端子の入力電圧が所定値を下回ると前記マイコンにリセット信号を出力するリセットＩＣ（Integrated Circuit）と、
第２抵抗を介して前記電圧検出端子にコレクタを接続され、エミッタをグランドに接続され、前記スイッチングトランスの出力が所定レベルを下回るとオンするように構成されたＮＰＮ型のトランジスタと、
を備え、
前記トランジスタがオンしたときは、前記所定値を下回る電圧が前記電圧検出端子に入力され、前記トランジスタがオフしているときは、前記所定値以上の電圧が前記電圧検出端子に入力されることを特徴とするリセット回路。
【請求項２】
前記スイッチングトランスの出力のマイナス側を整流した第２整流電圧を生成する整流回路と、
アノードに前記第２整流電圧を入力され、第３抵抗を介してカソードを前記トランジスタのベースに接続されたツェナダイオードと、
前記トランジスタのベースと前記第１整流電圧の伝送ラインとの間を接続する第４抵抗と、
を更に備え、
前記ツェナダイオードは、前記スイッチングトランスの出力が前記所定レベル以上のときは降伏せず、前記スイッチングトランスの出力が前記所定レベルを下回ると降伏し、
前記トランジスタは、前記ツェナダイオードが降伏するとベースに当該トランジスタをオン可能な電圧を入力されることを特徴とする請求項１に記載のリセット回路。
【請求項３】
前記リセットＩＣは、前記リセット信号出力端子の出力を遅延させるディレイ回路を更に備えることを特徴とする請求項１または請求項２に記載のリセット回路。
【図１】
【図２】
【図２】
【公開番号】特開２０１２−２４４５６９（Ｐ２０１２−２４４５６９Ａ）
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願番号】特願２０１１−１１５５８８（Ｐ２０１１−１１５５８８）
【出願日】平成２３年５月２４日（２０１１．５．２４）
【出願人】（０００２０１１１３）船井電機株式会社 (7,855)
【Ｆターム（参考）】
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願日】平成２３年５月２４日（２０１１．５．２４）
【出願人】（０００２０１１１３）船井電機株式会社 (7,855)
【Ｆターム（参考）】
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