信号変化タイミング遅延回路、順序信号出力回路および停電監視回路
【課題】 単安定マルチバイブレータのゲートディレイに起因する微小パルスによる回路誤動作の問題がなく回路規模が小さく低消費電力な、信号変化タイミング遅延回路、順序信号出力回路および停電監視回路を構成する。
【解決手段】 単安定マルチバイブレータ1、RC遅延回路及びANDゲートANDによる立ち上がりタイミング遅延回路11a,11bを直列に接続し、単安定マルチバイブレータ1、RC遅延回路及びORゲートORによる立ち下がりタイミング遅延回路12をさらに直列に接続して、これらの遅延回路の所定の段から電源電圧異常信号及びシステムリセット信号を取り出す。
【解決手段】 単安定マルチバイブレータ1、RC遅延回路及びANDゲートANDによる立ち上がりタイミング遅延回路11a,11bを直列に接続し、単安定マルチバイブレータ1、RC遅延回路及びORゲートORによる立ち下がりタイミング遅延回路12をさらに直列に接続して、これらの遅延回路の所定の段から電源電圧異常信号及びシステムリセット信号を取り出す。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、入力信号の変化タイミングを遅延させて出力する信号変化タイミング遅延回路、それを備えた順序信号出力回路及び停電監視回路に関するものである。
【背景技術】
【0002】
例えばCPUを含むマイクロプロセッサ等によりシステムを構成する、電子機器の制御回路においては、一般に停電時にその直前の状態を保存するなどの停電処理を行ってからシステムを停止し、復電時にその逆の動作を行う必要がある。その際、制御回路自身には停電を監視する機能はなく、制御回路は所定の信号を受け取って、それに応じて所定の動作を行うことになる。そのため、停電や復電に応じて所定の信号を所定のタイミングで制御回路に対して出力する回路が必要になる。これを停電監視回路と呼んでいる。停電時や復電時に制御回路は複数の仕事を順次行う場合があり、それに対応するように停電監視回路も複数の信号を所定のタイミングで順次出力する必要がある(例えば特許文献1参照。)。
【0003】
一般に、停電監視回路は停電判定回路を備えている。停電判定回路は例えば電源電圧が正常なときにH(Hレベル)を、電源電圧低下状態においてL(Lレベル)を出力する。但し、瞬間的な停電の時にはH状態を保持するようになっている。
【0004】
停電監視回路は停電判定回路の出力に基づいて電源電圧異常信号(現在停電状態にあるのかどうかを知らせる信号)をシステムの制御回路に出力する。また、電源電圧異常信号に基づいてシステムリセット信号(システム全体の動作状態とリセット状態を切り換える信号)を出力する。
【0005】
まず、停電時に停電判定回路の出力がHからLに変わると、ほぼ同時に電源電圧異常信号(正常時はH)をLにする。このHからLへの変化がシステムに電圧低下が近いことを知らせる信号となる。
【0006】
電源電圧異常信号がHからLになると、システムはこれに応じて現在の状態を保存するなどの停電処理を行う。
【0007】
停電監視回路は停電処理が終わったころを見計らって(すなわち予め定められた時間経過後に)システムリセット信号(正常時はH)をLにする。このシステムリセット信号は停電処理の時間を考慮する必要があるため、停電判定回路の出力ではなく電源電圧異常信号の出力がHからLになった時点から所定の遅延時間をおいてHからLにされる。これによってシステムはリセット状態になり、停止する。その後、停電によって電源電圧が低下する。
【0008】
このように停電時には、停電判定回路の出力がLになるとほぼ同時に電源電圧異常信号の出力をLにし、さらにそこから停電処理の時間をおいてシステムリセット信号をLにするという動作が必要となる。
【0009】
一方、復電時には、停電判定回路の出力がLからHに変わると、若干の遅延時間をおいて電源電圧異常信号をHにする。その後、さらに所定の遅延時間をおいてシステムリセット信号(停電時はL)をHにする。このときにはすでに電源電圧異常信号はHになっていて電源電圧は正常状態にあるので、ここからシステムはリセット状態を解除して停電前の状態に戻すなどの復電処理を行う。
【0010】
このように復電時には、停電判定回路の出力がHになると所定の遅延時間をおいて電源電圧異常信号の出力をHにし、そこからさらに所定の遅延時間をおいてシステムリセット信号をHにするという動作が必要となる。
【0011】
以上のように、停電監視回路においては、停電時と復電時の両方で停電判定回路の出力に基づいて電源電圧異常信号を生成し、さらに電源電圧異常信号に基づいてシステムリセット信号を生成する必要がある。
【0012】
なお、電圧低下を検出することによって停電判定を行う回路として、電源異常を検出した入力信号の立ち上がりで単安定マルチバイブレータにトリガをかけ、単安定マルチバイブレータの出力信号と入力信号との論理積を検出信号として出力するようにしたものがあった(特許文献2参照。)。
【0013】
また、並列冗長インバータ方式のような単安定マルチバイブレータとインバータを組み合わせた回路があった。(特許文献3参照。)。
【特許文献1】特開2002−35244号公報
【特許文献2】特開平8−43453号公報
【特許文献3】特開平5−344738号公報
【発明の開示】
【発明が解決しようとする課題】
【0014】
特許文献1に示されているように、停電監視回路には、システムに見合ったタイミングで立ち上(下)がりタイミングを遅延させた信号を電源電圧異常信号やシステムリセット信号として出力する回路が必要とされていた。しかし、特許文献2のように、単安定マルチバイブレータを用いて信号を遅延させた場合、その単安定マルチバイブレータの伝搬遅延時間に起因する微小パルスが発生するため、次段の回路が誤動作を起こし、停電監視回路の出力タイミングが崩れ、システムが誤動作するおそれがあるなどの問題があった。
【0015】
上記微小パルスが生じないようにするためには、単安定マルチバイブレータよりも伝搬遅延時間が大きい素子を通過してきた信号と、論理積(あるいは、論理和)をとる必要がある。しかしながら、特許文献3のようにインバータなどの素子を使用した場合には、単安定マルチバイブレータの伝搬遅延時間分のインバータが必要となり、回路規模が大きくなるなどの問題があった。
【0016】
また、停電監視回路の電源は、システムと同じ電源から供給するため、停電時の電源電圧の低下スピードを早めないように低消費電流で動作させることが望ましい。しかしながら、特許文献3のインバータをトランジスタのような能動素子で構成した場合、消費電流が大きくなってしまい、電源電圧の低下スピードを速めてしまうという問題があった。また、電源が安定に供給されている状態で停電監視回路は電源の監視のためだけに電力を消費するので、省電力化の観点でも望ましくない。
【0017】
そこで、この発明の目的は、微小パルスによる回路誤動作の問題がなく回路規模が小さく低消費電力な、信号変化タイミング遅延回路、順序信号出力回路および停電監視回路を提供することにある。
【課題を解決するための手段】
【0018】
この発明の信号変化タイミング遅延回路、順序信号出力回路および停電監視回路は、次のように構成する。
【0019】
(1)入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する単安定マルチバイブレータと、入力信号のレベル変化を前記単安定マルチバイブレータのゲートディレイ以上で且つ前記準安定期間以内の時間だけ遅延させる遅延回路と、単安定マルチバイブレータの出力と前記遅延回路の出力との論理演算結果の論理レベルの信号を出力する論理ゲート回路とを備えて信号変化タイミング遅延回路を構成する。
【0020】
(2)前記単安定マルチバイブレータは、その入力信号のLレベルからHレベルへの立ち上がりタイミングをトリガとして出力信号をHレベルからLレベルに変化させた後、準安定期間だけLレベルを維持するものとし、論理ゲート回路は単安定マルチバイブレータの出力と遅延回路の出力との論理積を出力するものとする。
【0021】
(3)前記単安定マルチバイブレータは、その入力信号のHレベルからLレベルへの立ち下がりタイミングをトリガとして出力信号をLレベルからHレベルに変化させた後、準安定期間だけHレベルを維持するものとし、論理ゲート回路は単安定マルチバイブレータの出力と遅延回路の出力との論理和を出力するものとする。
【0022】
(4)入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第1の単安定マルチバイブレータと、入力信号のレベル変化を単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第1の遅延回路と、単安定マルチバイブレータの出力とを論理演算して信号を出力する第1の論理ゲート回路を備え、入力信号のLレベルからHレベルへの立ち上がりタイミングから第1の単安定マルチバイブレータの準安定期間分だけ出力信号の立ち上がりを遅延した信号を出力する第1の論理ゲート回路と、を備えた第1の信号変化タイミング遅延回路と、
入力信号のレベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを所定時間だけ維持する第2の単安定マルチバイブレータと、入力信号のレベル変化を単安定マルチバイブレータのゲートディレイ以上遅延させる第2の遅延回路と、単安定マルチバイブレータの出力と遅延回路の出力との論理演算により、入力信号のHレベルからLレベルへの立ち下がりタイミングから第2の単安定マルチバイブレータの準安定期間分だけ出力信号の立ち下がりを遅延した信号を出力する第2の論理ゲート回路と、を備えた第2の信号変化タイミング遅延回路と、
を備え、第1の信号変化タイミング遅延回路と第2の信号変化タイミング遅延回路とを直列に接続して信号変化タイミング遅延回路を構成する。
【0023】
(5)上記のいずれかの信号変化タイミング遅延回路を備え、該信号変化タイミング遅延回路の出力信号を順序信号として出力するようにして順序信号出力回路を構成する。
【0024】
(6)上記タイミング遅延回路を複数段分直列に接続し、最終段を含む少なくとも2つの段の信号変化タイミング遅延回路の出力から信号を出力するようにして順序信号出力回路を構成する。
【0025】
(7)入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第1の単安定マルチバイブレータと、入力信号のレベル変化を第1の単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第1の遅延回路と、第1の単安定マルチバイブレータの出力と第1の遅延回路の出力とを論理演算して信号を出力する第1の論理ゲート回路を備え、入力信号のLレベルからHレベルへの立ち上がりタイミングから第1の単安定マルチバイブレータの遅延分だけ出力信号の立ち上がりを遅延した信号を出力する第1の信号変化タイミング遅延回路と、
入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第2の単安定マルチバイブレータと、入力信号のレベル変化を第2の単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第2の遅延回路と、第2の単安定マルチバイブレータの出力と第2の遅延回路の出力とを論理演算して信号を出力する第2の論理ゲート回路を備え、入力信号のHレベルからLレベルへの立ち下がりタイミングから第2の単安定マルチバイブレータの遅延分だけ出力信号の立ち下がりを遅延した信号を出力する第2の信号変化タイミング遅延回路と、
停電を監視して出力信号を非停電時にHレベル、停電時にLレベルにする停電判定回路と、
を備え、前記停電判定回路の出力に複数段の第1の信号変化タイミング遅延回路と少なくとも1つの第2の信号変化タイミング遅延回路を接続し、これらの第1または第2の信号変化遅延回路の所定の段からそれぞれ信号を出力するようにして停電監視回路を構成する。
【0026】
(8)入力信号の立ち上がりタイミングに比べて出力信号の立ち上がりタイミングを遅延させる第1の信号変化タイミング遅延回路と、入力信号の立ち下がりタイミングに比べて出力信号の立ち下がりタイミングを遅延させる第2の信号変化タイミング遅延回路とをそれぞれ1つ以上備え、第1・第2の信号変化タイミング遅延回路を所望の順で直列に接続するとともに、最終段を含む少なくとも2つの第1または第2の信号変化タイミング遅延回路の出力からそれぞれ信号を取り出すようにして順序信号出力回路を構成する。
【0027】
(9)停電を監視してその出力信号を非停電時にHレベル、停電時にLレベルにする停電判定回路と、入力信号の立ち上がりタイミングに比べて出力信号の立ち上がりタイミングを遅延させる第1の信号変化タイミング遅延回路と、入力信号の立ち下がりタイミングに比べて出力信号の立ち下がりタイミングを遅延させる第2の信号変化タイミング遅延回路とを備え、前記停電判定回路の出力に複数段の第1の信号変化タイミング遅延回路と、少なくとも1つの第2の信号変化タイミング遅延回路とを接続し、これらの第1または第2の信号変化遅延回路の所定の段からそれぞれ信号を出力するようにして停電監視回路を構成する。
【発明の効果】
【0028】
この発明によれば、微小パルスによる回路誤動作の問題がなく回路規模が小さく低消費電力な、信号変化タイミング遅延回路、順序信号出力回路および停電監視回路が構成できる。具体的には次のとおりである。
【0029】
(1)単安定マルチバイブレータの出力は、遅延回路によってマルチバイブレータのゲートディレイ以上で且つ前記準安定期間以内の時間だけ遅延されて、その遅延回路の出力と単安定マルチバイブレータの出力との論理演算結果が論理ゲート回路から出力されるので、単安定マルチバイブレータの伝播遅延時間に起因する微小パルスの問題(誤動作)が解消できる。
【0030】
(2)前記単安定マルチバイブレータが、入力信号のLレベルからHレベルへの立ち上がりでトリガされて出力をHレベルからLレベルに変化させた後、準安定期間だけLレベルを維持するものとし、論理ゲート回路が単安定マルチバイブレータの出力と遅延回路の出力との論理積を出力することによって、入力信号の立ち上がりタイミングを単安定マルチバイブレータの準安定期間(準安定期間)だけ遅延させることができる。
【0031】
(3)前記単安定マルチバイブレータが、入力信号のHレベルからLレベルへの立ち下がりでトリガされて出力をLレベルからHレベルに変化させた後、準安定期間だけHレベルを維持するものとし、論理ゲート回路が単安定マルチバイブレータの出力と遅延回路の出力との論理和を出力することによって、入力信号の立ち下がりタイミングを単安定マルチバイブレータの準安定期間(準安定期間)だけ遅延させることができる。
【0032】
(4)第1の単安定マルチバイブレータ、第1の遅延回路、第1の論理ゲート回路からなる第1の信号変化タイミング遅延回路と、第2の単安定マルチバイブレータ、第2の遅延回路、第2の論理ゲート回路からなる第2の信号変化タイミング遅延回路とを直列接続することによって、入力信号の立ち上がりと立ち下がりをそれぞれ遅延させることができる。
【0033】
(5)上記いずれかの構成の信号変化タイミング遅延回路を備え、その出力を順序信号として出力することによって順序信号出力回路を構成できる。
【0034】
(6)入力信号の立ち上がりタイミングを遅延させる信号変化タイミング遅延回路を複数段分直列に接続し、最終段を含む少なくとも2つの段の信号変化タイミング遅延回路の出力信号を順序信号として取り出すことによって、立ち上がりタイミングの異なった複数の順序信号を容易に生成できる。
【0035】
(7)出力信号の立ち上がりを遅延させる第1の信号変化タイミング遅延回路と、出力信号の立ち下がりを遅延させる第2の信号変化タイミング遅延回路と、停電判定回路とを備え、停電判定回路の出力に複数段の第1の信号変化タイミング遅延回路と少なくとも1段の第2の信号変化タイミング遅延回路を接続して、第1または第2の信号変化タイミング遅延回路の所定段から信号をそれぞれ出力することによって、停電監視のための信号として用いることができる。
【0036】
(8)入力信号の立ち上がりタイミングに比べて出力信号の立ち上がりタイミングを遅延させる第1の信号変化タイミング遅延回路と、入力信号の立ち下がりタイミングに比べて出力信号の立ち下がりタイミングを遅延させる第2の信号変化タイミング遅延回路とをそれぞれ1つ以上備え、第1・第2の信号変化タイミング遅延回路を所望の順で直列接続し、最終段を含む少なくとも2つの第1または第2の信号変化タイミング遅延回路の出力からそれぞれ信号を取り出すことによって、それらを順序信号として利用可能な順序信号出力回路が構成できる。
【発明を実施するための最良の形態】
【0037】
第1の実施形態に係る信号変化タイミング遅延回路について図1〜図5を参照して説明する。
図1は信号変化タイミング遅延回路のブロック図である。この信号変化タイミング遅延回路10は、入力端子INからの信号をそれぞれ入力する単安定マルチバイブレータ1、遅延回路2、および単安定マルチバイブレータ1の出力信号と遅延回路2の出力信号の論理演算の結果を出力端子OUTへ出力する論理ゲート回路3によって構成している。
【0038】
図2は、図1に示した信号変化タイミング遅延回路10を立ち上がりタイミング遅延回路として構成した場合の回路図とタイミングチャートである。
【0039】
図2の(A)に示すように、立ち上がりタイミング遅延回路11において、単安定マルチバイブレータ1が入力端子INからの入力信号のLレベルからHレベルへの立ち上がりをトリガとして出力(Qの反転出力、以下「/Q出力」と表す。)をHレベルからLレベルに変化させた後、出力論理レベル維持期間(以下「準安定期間」という。)だけLレベルを維持し、元に戻る。
【0040】
また、抵抗RとコンデンサCとによってRC遅延回路を構成している。ANDゲートANDは単安定マルチバイブレータ1の出力信号P2と上記RC遅延回路の出力信号P1との論理積をとって出力端子OUTへ出力する。
【0041】
図2の(B)は、(A)に示した入力端子IN、単安定マルチバイブレータ1の出力信号P2、RC遅延回路の出力信号P1、及び出力端子OUTの各信号についてのタイミングチャートである。また(C)はその時間軸を拡大した図である。この図2の(B)(C)に示すように、入力信号の立ち上がりをトリガとして出力信号をHレベルからLレベルに変化させた後、パルス幅twだけLレベルを維持し、その後Hレベルに戻す。ANDゲートANDの出力はRC遅延回路の出力P1と単安定マルチバイブレータ1の出力信号P2との論理積であるので、図2の(B)においてOUTで示すように、入力信号INに比べて、立ち上がりタイミングがtwだけ遅延した信号となる。
【0042】
上記RC遅延回路は、単安定マルチバイブレータ1によるゲートディレイ(伝播遅延時間)による時間遅れ(たとえば数ns〜数十ns)を補正する回路である。このRC遅延回路の時定数は、用いる単安定マルチバイブレータ1のゲートディレイと、論理ゲート回路(図2に示す例ではANDゲートAND)の入力判定レベルに応じて設定する。なお、単安定マルチバイブレータ1及びANDゲートANDは、C−MOSを用いた汎用のロジック回路を使用するのが望ましい。
【0043】
図2の(B)に示した時間軸のスケールでは、入力信号INとRC遅延回路の出力信号P1とでは同じ波形となっているが、nsのオーダで見た場合に、図2の(C)に示すように、RC遅延回路の出力信号P1は入力信号INに比べて波形が遅延している。この出力信号P1がANDゲートANDのLレベル判定レベルの最大値VILMAXに達するまでの時間は、単安定マルチバイブレータ1の伝播遅延時間tPdHL以上遅延させる。このRC遅延回路によって、数ns〜数十nsの微小パルス(ハザード)が消去できる。その結果、回路誤動作の問題が回避できる。
【0044】
なお、RC遅延回路の遅延時間は単安定マルチバイブレータ1の伝播遅延時間tPdHL以上であればよいが、その上限は単安定マルチバイブレータ1の準安定期間とする。この準安定期間を超える時間遅延させることにすると、単安定マルチバイブレータ1の準安定期間が無意味になるからである。
【0045】
図3は、図1に示した信号変化タイミング遅延回路10を立ち下がりタイミング遅延回路として構成した場合の例について示している。
【0046】
図3の(A)に示すように、立ち下がりタイミング遅延回路12において、単安定マルチバイブレータ1が入力端子INからの入力信号のHレベルからLレベルへの立ち下がりをトリガとして出力(Q出力)をLレベルからHレベルに変化させた後、所定時間(準安定期間)だけHレベルを維持して元に戻る。
【0047】
また、抵抗RとコンデンサCとによってRC遅延回路を構成している。ORゲートORは単安定マルチバイブレータ1の出力信号P2と上記RC遅延回路の出力信号P1との論理和をとって出力端子OUTへ出力する。
【0048】
図3の(B)は、(A)に示した入力端子IN、単安定マルチバイブレータ1の出力信号P2、RC遅延回路の出力信号P1、及び出力端子OUTの各信号についてのタイミングチャートである。また(C)はその時間軸を拡大した図である。この図3の(B)(C)に示すように、入力信号の立ち下がりをトリガとして出力信号をLレベルからHレベルに変化させた後、パルス幅twだけHレベルを維持し、その後Lレベルに戻す。ORゲートORの出力はRC遅延回路の出力P1と単安定マルチバイブレータ1の出力信号P2との論理和であるので、図3の(B)においてOUTで示すように、入力信号INに比べて、立ち下がりタイミングがtwだけ遅延した信号となる。
【0049】
上記RC遅延回路は、単安定マルチバイブレータ1によるゲートディレイ、(伝播遅延時間)による時間遅れを補正する回路である。このRC遅延回路の時定数は、用いる単安定マルチバイブレータ1のゲートディレイと、論理ゲート回路(図3に示す例ではORゲートOR)の入力判定レベルに応じて設定する。なお、単安定マルチバイブレータ1及びORゲートORは、C−MOSを用いた汎用のロジック回路を使用するのが望ましい。
【0050】
図3の(B)に示した時間軸のスケールでは、入力信号INとRC遅延回路の出力信号P1とでは同じ波形となっているが、nsのオーダで見た場合に、図3の(C)に示すように、RC遅延回路の出力信号P1は入力信号INに比べて波形が遅延している。ORゲートORのHレベル判定レベルの最大値VIHMAXに達するまでの時間を、単安定マルチバイブレータ1の伝播遅延時間tPdLH以上且つ単安定マルチバイブレータ1の準安定期間以内の時間だけ遅延させる。このRC遅延回路によって、数ns〜数十nsの微小パルス(ハザード)が消去できる。その結果、回路誤動作の問題が回避できる。
【0051】
図2・図3に示したように、遅延回路をRC遅延回路で構成したことにより、次のような効果が生じる。
たとえばインバータ(否定論理ゲート回路)の直列回路等によって信号を遅延させることも可能であるが、用いる単安定マルチバイブレータのゲートディレイ(伝播遅延時間)に応じてインバータの個数を変える必要があり、回路規模が変化する。RC遅延回路であればその時定数の変更だけで対応できる。
【0052】
また、たとえばトランジスタを設けて、その遅延時間を利用することも可能であるが、トランジスタのオン/オフに電流を必要とするため低消費電流化が困難である。これに対し、RC遅延回路によればその遅延回路部分での無駄な電力消費は生じない。
【0053】
さて、図4は、図2・図3に示した立ち上がりタイミング遅延回路及び立ち下がりタイミング遅延回路のさらに具体的な構成を示す回路図である。また図5は、図4に示した単安定マルチバイブレータ1の真理値表である。
【0054】
図4の(A)は立ち上がりタイミング遅延回路の例であり、単安定マルチバイブレータ1のトリガ入力には、ヒステリシスをもたせたゲートGを介して、入力端子INからの入力信号を与えている。また、単安定マルチバイブレータ1の/Q出力をANDゲートANDへの入力としている。さらに、この単安定マルチバイブレータ1の端子CX−(RX/CX)間にコンデンサC1を接続し、端子(RX/CX)と電源端子Vccとの間に抵抗R1及びダイオードDを接続し、端子CXを接地している。このコンデンサC1と抵抗R1とによって時定数回路を構成していて、その時定数によって単安定マルチバイブレータ1の準安定時間を定める。なお、ダイオードDは、電源端子Vccの電位が低下した際にコンデンサC1の充電電荷を速やかに放電させるために設けている。
【0055】
なお、端子/CLRは単安定マルチバイブレータ1のリセット端子であり、必要に応じて外部からリセット信号を入力する。
【0056】
また図4の(B)は立ち下がりタイミング遅延回路の例である。(A)と異なるのは、入力端子INの入力信号がHレベルからLレベルへの立ち下がりをトリガとするようにゲートGを設けていることと、単安定マルチバイブレータ1のQ出力をORゲートORへの入力として用いていることである。
【0057】
図4において、単安定マルチバイブレータ1には、SN74LV123A、ANDゲートANDにはSN74LV08A、ORゲートORにはSN74LV32Aを用いる。これらはいずれも汎用ロジックICである。
【0058】
次に、第2の実施形態に係る信号変化タイミング遅延回路について、図6を基に説明する。
第1の実施形態では、遅延回路としてRC遅延回路を用いたが、この図6の(A)に示す例では、遅延回路部分に遅延線23を用いている。また図6の(B)に示す例では、遅延回路部分に分布定数素子24を用いている。
【0059】
次に、第3の実施形態に係る順序信号出力回路及び停電監視回路について、図7〜図10を基に説明する。
図7は停電監視回路全体のブロック図である。ここで停電判定回路4は電源電圧信号の全波整流信号を入力し、停電判定信号を出力する。この停電判定回路4の出力には2つの立ち上がりタイミング遅延回路11a,11bを直列に接続し、さらに立ち下がりタイミング遅延回路12を直列に接続している。そして、2つの立ち上がりタイミング遅延回路11a,11bの接続点の信号を電源電圧異常信号として出力し、最終段の立ち下がりタイミング遅延回路12の出力をシステムリセット信号として用いている。この図7において、立ち上がりタイミング遅延回路11a,11bと立ち下がりタイミング遅延回路12とによって順序信号出力回路を構成している。
【0060】
図8は上記停電判定回路4の構成を示す回路図である。この例では全波整流信号を抵抗RfとコンデンサCfによる平滑回路で受けて、その平滑信号をオペアンプOPの反転入力信号に入力し、非反転入力端子に基準電圧Vrefを印加している。したがって、全波整流信号のピーク電圧が基準電圧Vrefを下回ると出力レベルはLレベルとなる。通常は全波整流信号のピーク電圧がVrefより高いので、停電判定回路出力信号はHレベルである。停電になって、全波整流信号のピーク電圧がVrefより低くなれば、停電判定回路出力信号はLレベルとなる。
【0061】
図9はこの停電監視回路の更に具体的な回路図である。また図10はその各部のタイミング関係を示す図である。立ち上がりタイミング遅延回路11a,11bの構成は図4の(A)に示したものと同様である。また立ち下がりタイミング遅延回路12の構成は図4の(B)に示したものと同様である。立ち上がりタイミング遅延回路11aの遅延時間twは100ms、立ち上がりタイミング遅延回路11bの遅延時間twは50msとしている。また立ち下がりタイミング遅延回路12の遅延時間twは12msとしている。
【0062】
なお、図9においてDC5V監視回路6は、制御装置用の電源DC5Vの電圧を監視する回路であり、DC5Vが規定電圧に達していなければ、立ち上がりタイミング遅延回路11a,11b及び立ち下がりタイミング遅延回路12内の各単安定マルチバイブレータ1に対してリセット信号を出力し、これらのタイミング遅延回路が異常動作しないようにしている。
【0063】
前記全波整流信号としては、たとえばAC24Vのような信号を用いる。停電判定回路4の構成は図8に示したもの以外にトリガ可能な単安定マルチバイブレータによるウォッチドッグタイマ回路等を用いてもよい。
【0064】
図10に示すように、全波整流信号WRの停止の後は、約40msの後に停電判定回路4の出力INが立ち下がるので、第1の立ち上がりタイミング遅延回路11aの出力OUT1がほぼ同時に立ち下がり、その後約12ms遅れて立ち下がりタイミング遅延回路12の出力OUT2が立ち下がる。逆に復電時には、全波整流信号WRが立ち上がるとすぐに停電判定回路4の出力が立ち上がり、約100ms後に第1の立ち上がりタイミング遅延回路11aの出力OUT1が立ち上がり、さらに約50msの後、第2の立ち上がりタイミング遅延回路11bの出力が立ち上がり、ほぼ同時に立ち下がりタイミング遅延回路12の出力OUT2が立ち上がる。
【0065】
このようにして第1の立ち上がりタイミング遅延回路11aの出力(OUT1)を電源電圧異常信号として用い、立ち下がりタイミング遅延回路12の出力(OUT2)をシステムリセット信号として用いることができる。すなわち電源電圧異常信号は、システムに電圧低下が近いことを知らせる信号であり、この電源電圧異常信号がHレベルからLレベルになると、システムはこれに応じて現在の状態を保存する等の停電処理を行う。その後、システムリセット信号がHレベルからLレベルに変化すると、システムはリセット状態になり、その後停電による電圧低下によってそのまま停止する。これにより電源電圧低下時の異常動作を防止できる。
【0066】
このようにして停電時には停電判定回路4の出力がLレベルになり、ほぼ同時に電源電圧異常信号の出力がLレベルとなり、さらにそこから停電処理の時間をおいてシステムリセット信号がLレベルになる。
【0067】
図9に示した立ち上がりタイミング遅延回路11bと立ち下がりタイミング遅延回路12の接続順序は逆であってもよく、同じ結果が得られる。設計的には、システムに必要とされるタイミングチャートから、立ち上がりタイミング遅延回路と立ち下がりタイミング遅延回路の接続順序を決めていけばよく、ブロック設計が可能である。
【0068】
図9に示した停電監視回路を用いれば、停電が頻発して各段の単安定マルチバイブレータがオン/オフを繰り返すような状況においても、消費電流は約500μA以下で動作させることができる。さらに、停電がなく、全波整流信号が安定に供給されているような状態では、約80μAで動作可能であり、低消費電流な回路が構成できる。
【0069】
次に、第4の実施形態に係る、停電監視回路を備えた電源装置全体の構成を、図11を基に説明する。
入力電源である商用のAC100Vの電圧はトランスTにより所定電圧に降圧され、ダイオードブリッジDBにより全波整流される。さらにその全波整流電圧信号は、抵抗R3,R4による分圧回路により分圧されるとともに、コンデンサC3により平滑され、定電圧回路7によってDC5Vに変換され、制御装置8へ電源電圧として供給される。
【0070】
停電監視回路5は、DC5Vを電源として動作し、AC24Vの全波整流信号を入力し、制御装置8に対して停電処理に必要な制御信号を与える。この停電監視回路5の構成は図9に示したものである。ここで電源電圧異常信号は図9に示した第1の立ち上がりタイミング遅延回路11aの出力(OUT1)である。またシステムリセット信号は図9に示した立ち下がりタイミング遅延回路12の出力(OUT2)である。
【0071】
制御装置8は電源電圧異常信号が有効になると、現在の状態を保存する等の停電処理を行い、システムリセット信号が有効になると、システムをリセット状態に保って電源電圧の低下を待つ。その後、復電すると、電源電圧異常信号によりリセット状態を保ち、その後のリセット解除により、安定した電源電圧の下で動作を開始する。
【0072】
なお、第3・第4の実施形態では2つの立ち上がりタイミング遅延回路と1つの立ち下がりタイミング遅延回路とを直列に接続して順序信号出力回路を構成した例を示したが、同様にして立ち上がりタイミング遅延回路と立ち下がりタイミング遅延回路とをそれぞれ1つ以上備え、この2種の遅延回路を所定の順で直列接続し、所定の段からそれぞれ信号を取り出すことによって、所望の順序信号として利用可能な順序信号出力回路が構成できる。
【図面の簡単な説明】
【0073】
【図1】第1の実施形態に係る信号変化タイミング遅延回路のブロック図である。
【図2】立ち上がりタイミング遅延回路の構成及び各部のタイミング関係を示す図である。
【図3】立ち下がりタイミング遅延回路の構成及び各部のタイミング関係を示す図である。
【図4】立ち上がりタイミング遅延回路と立ち下がりタイミング遅延回路の具体的な回路の構成を示す図である。
【図5】図4における単安定マルチバイブレータの真理値表である。
【図6】第2の実施形態に係る信号変化タイミング遅延回路の構成を示すブロック図である。
【図7】第3の実施形態に係る順序信号出力回路及び停電監視回路の構成を示すブロック図である。
【図8】停電判定回路の構成を示す回路図である。
【図9】停電監視回路の具体的な構成を示す回路図である。
【図10】図9各部のタイミング関係を示す図である。
【図11】第4の実施形態に係る停電監視回路を備えた電源装置全体の構成を示す回路図である。
【符号の説明】
【0074】
1−単安定マルチバイブレータ
2,23,24−遅延回路
3−論理ゲート回路
4−停電判定回路
5−停電監視回路
6−DC5V監視回路
7−定電圧回路
8−制御装置
10−信号変化タイミング遅延回路
11−立ち上がりタイミング遅延回路
12−立ち下がりタイミング遅延回路
IN−入力端子
OUT−出力端子
【技術分野】
【0001】
この発明は、入力信号の変化タイミングを遅延させて出力する信号変化タイミング遅延回路、それを備えた順序信号出力回路及び停電監視回路に関するものである。
【背景技術】
【0002】
例えばCPUを含むマイクロプロセッサ等によりシステムを構成する、電子機器の制御回路においては、一般に停電時にその直前の状態を保存するなどの停電処理を行ってからシステムを停止し、復電時にその逆の動作を行う必要がある。その際、制御回路自身には停電を監視する機能はなく、制御回路は所定の信号を受け取って、それに応じて所定の動作を行うことになる。そのため、停電や復電に応じて所定の信号を所定のタイミングで制御回路に対して出力する回路が必要になる。これを停電監視回路と呼んでいる。停電時や復電時に制御回路は複数の仕事を順次行う場合があり、それに対応するように停電監視回路も複数の信号を所定のタイミングで順次出力する必要がある(例えば特許文献1参照。)。
【0003】
一般に、停電監視回路は停電判定回路を備えている。停電判定回路は例えば電源電圧が正常なときにH(Hレベル)を、電源電圧低下状態においてL(Lレベル)を出力する。但し、瞬間的な停電の時にはH状態を保持するようになっている。
【0004】
停電監視回路は停電判定回路の出力に基づいて電源電圧異常信号(現在停電状態にあるのかどうかを知らせる信号)をシステムの制御回路に出力する。また、電源電圧異常信号に基づいてシステムリセット信号(システム全体の動作状態とリセット状態を切り換える信号)を出力する。
【0005】
まず、停電時に停電判定回路の出力がHからLに変わると、ほぼ同時に電源電圧異常信号(正常時はH)をLにする。このHからLへの変化がシステムに電圧低下が近いことを知らせる信号となる。
【0006】
電源電圧異常信号がHからLになると、システムはこれに応じて現在の状態を保存するなどの停電処理を行う。
【0007】
停電監視回路は停電処理が終わったころを見計らって(すなわち予め定められた時間経過後に)システムリセット信号(正常時はH)をLにする。このシステムリセット信号は停電処理の時間を考慮する必要があるため、停電判定回路の出力ではなく電源電圧異常信号の出力がHからLになった時点から所定の遅延時間をおいてHからLにされる。これによってシステムはリセット状態になり、停止する。その後、停電によって電源電圧が低下する。
【0008】
このように停電時には、停電判定回路の出力がLになるとほぼ同時に電源電圧異常信号の出力をLにし、さらにそこから停電処理の時間をおいてシステムリセット信号をLにするという動作が必要となる。
【0009】
一方、復電時には、停電判定回路の出力がLからHに変わると、若干の遅延時間をおいて電源電圧異常信号をHにする。その後、さらに所定の遅延時間をおいてシステムリセット信号(停電時はL)をHにする。このときにはすでに電源電圧異常信号はHになっていて電源電圧は正常状態にあるので、ここからシステムはリセット状態を解除して停電前の状態に戻すなどの復電処理を行う。
【0010】
このように復電時には、停電判定回路の出力がHになると所定の遅延時間をおいて電源電圧異常信号の出力をHにし、そこからさらに所定の遅延時間をおいてシステムリセット信号をHにするという動作が必要となる。
【0011】
以上のように、停電監視回路においては、停電時と復電時の両方で停電判定回路の出力に基づいて電源電圧異常信号を生成し、さらに電源電圧異常信号に基づいてシステムリセット信号を生成する必要がある。
【0012】
なお、電圧低下を検出することによって停電判定を行う回路として、電源異常を検出した入力信号の立ち上がりで単安定マルチバイブレータにトリガをかけ、単安定マルチバイブレータの出力信号と入力信号との論理積を検出信号として出力するようにしたものがあった(特許文献2参照。)。
【0013】
また、並列冗長インバータ方式のような単安定マルチバイブレータとインバータを組み合わせた回路があった。(特許文献3参照。)。
【特許文献1】特開2002−35244号公報
【特許文献2】特開平8−43453号公報
【特許文献3】特開平5−344738号公報
【発明の開示】
【発明が解決しようとする課題】
【0014】
特許文献1に示されているように、停電監視回路には、システムに見合ったタイミングで立ち上(下)がりタイミングを遅延させた信号を電源電圧異常信号やシステムリセット信号として出力する回路が必要とされていた。しかし、特許文献2のように、単安定マルチバイブレータを用いて信号を遅延させた場合、その単安定マルチバイブレータの伝搬遅延時間に起因する微小パルスが発生するため、次段の回路が誤動作を起こし、停電監視回路の出力タイミングが崩れ、システムが誤動作するおそれがあるなどの問題があった。
【0015】
上記微小パルスが生じないようにするためには、単安定マルチバイブレータよりも伝搬遅延時間が大きい素子を通過してきた信号と、論理積(あるいは、論理和)をとる必要がある。しかしながら、特許文献3のようにインバータなどの素子を使用した場合には、単安定マルチバイブレータの伝搬遅延時間分のインバータが必要となり、回路規模が大きくなるなどの問題があった。
【0016】
また、停電監視回路の電源は、システムと同じ電源から供給するため、停電時の電源電圧の低下スピードを早めないように低消費電流で動作させることが望ましい。しかしながら、特許文献3のインバータをトランジスタのような能動素子で構成した場合、消費電流が大きくなってしまい、電源電圧の低下スピードを速めてしまうという問題があった。また、電源が安定に供給されている状態で停電監視回路は電源の監視のためだけに電力を消費するので、省電力化の観点でも望ましくない。
【0017】
そこで、この発明の目的は、微小パルスによる回路誤動作の問題がなく回路規模が小さく低消費電力な、信号変化タイミング遅延回路、順序信号出力回路および停電監視回路を提供することにある。
【課題を解決するための手段】
【0018】
この発明の信号変化タイミング遅延回路、順序信号出力回路および停電監視回路は、次のように構成する。
【0019】
(1)入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する単安定マルチバイブレータと、入力信号のレベル変化を前記単安定マルチバイブレータのゲートディレイ以上で且つ前記準安定期間以内の時間だけ遅延させる遅延回路と、単安定マルチバイブレータの出力と前記遅延回路の出力との論理演算結果の論理レベルの信号を出力する論理ゲート回路とを備えて信号変化タイミング遅延回路を構成する。
【0020】
(2)前記単安定マルチバイブレータは、その入力信号のLレベルからHレベルへの立ち上がりタイミングをトリガとして出力信号をHレベルからLレベルに変化させた後、準安定期間だけLレベルを維持するものとし、論理ゲート回路は単安定マルチバイブレータの出力と遅延回路の出力との論理積を出力するものとする。
【0021】
(3)前記単安定マルチバイブレータは、その入力信号のHレベルからLレベルへの立ち下がりタイミングをトリガとして出力信号をLレベルからHレベルに変化させた後、準安定期間だけHレベルを維持するものとし、論理ゲート回路は単安定マルチバイブレータの出力と遅延回路の出力との論理和を出力するものとする。
【0022】
(4)入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第1の単安定マルチバイブレータと、入力信号のレベル変化を単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第1の遅延回路と、単安定マルチバイブレータの出力とを論理演算して信号を出力する第1の論理ゲート回路を備え、入力信号のLレベルからHレベルへの立ち上がりタイミングから第1の単安定マルチバイブレータの準安定期間分だけ出力信号の立ち上がりを遅延した信号を出力する第1の論理ゲート回路と、を備えた第1の信号変化タイミング遅延回路と、
入力信号のレベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを所定時間だけ維持する第2の単安定マルチバイブレータと、入力信号のレベル変化を単安定マルチバイブレータのゲートディレイ以上遅延させる第2の遅延回路と、単安定マルチバイブレータの出力と遅延回路の出力との論理演算により、入力信号のHレベルからLレベルへの立ち下がりタイミングから第2の単安定マルチバイブレータの準安定期間分だけ出力信号の立ち下がりを遅延した信号を出力する第2の論理ゲート回路と、を備えた第2の信号変化タイミング遅延回路と、
を備え、第1の信号変化タイミング遅延回路と第2の信号変化タイミング遅延回路とを直列に接続して信号変化タイミング遅延回路を構成する。
【0023】
(5)上記のいずれかの信号変化タイミング遅延回路を備え、該信号変化タイミング遅延回路の出力信号を順序信号として出力するようにして順序信号出力回路を構成する。
【0024】
(6)上記タイミング遅延回路を複数段分直列に接続し、最終段を含む少なくとも2つの段の信号変化タイミング遅延回路の出力から信号を出力するようにして順序信号出力回路を構成する。
【0025】
(7)入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第1の単安定マルチバイブレータと、入力信号のレベル変化を第1の単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第1の遅延回路と、第1の単安定マルチバイブレータの出力と第1の遅延回路の出力とを論理演算して信号を出力する第1の論理ゲート回路を備え、入力信号のLレベルからHレベルへの立ち上がりタイミングから第1の単安定マルチバイブレータの遅延分だけ出力信号の立ち上がりを遅延した信号を出力する第1の信号変化タイミング遅延回路と、
入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第2の単安定マルチバイブレータと、入力信号のレベル変化を第2の単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第2の遅延回路と、第2の単安定マルチバイブレータの出力と第2の遅延回路の出力とを論理演算して信号を出力する第2の論理ゲート回路を備え、入力信号のHレベルからLレベルへの立ち下がりタイミングから第2の単安定マルチバイブレータの遅延分だけ出力信号の立ち下がりを遅延した信号を出力する第2の信号変化タイミング遅延回路と、
停電を監視して出力信号を非停電時にHレベル、停電時にLレベルにする停電判定回路と、
を備え、前記停電判定回路の出力に複数段の第1の信号変化タイミング遅延回路と少なくとも1つの第2の信号変化タイミング遅延回路を接続し、これらの第1または第2の信号変化遅延回路の所定の段からそれぞれ信号を出力するようにして停電監視回路を構成する。
【0026】
(8)入力信号の立ち上がりタイミングに比べて出力信号の立ち上がりタイミングを遅延させる第1の信号変化タイミング遅延回路と、入力信号の立ち下がりタイミングに比べて出力信号の立ち下がりタイミングを遅延させる第2の信号変化タイミング遅延回路とをそれぞれ1つ以上備え、第1・第2の信号変化タイミング遅延回路を所望の順で直列に接続するとともに、最終段を含む少なくとも2つの第1または第2の信号変化タイミング遅延回路の出力からそれぞれ信号を取り出すようにして順序信号出力回路を構成する。
【0027】
(9)停電を監視してその出力信号を非停電時にHレベル、停電時にLレベルにする停電判定回路と、入力信号の立ち上がりタイミングに比べて出力信号の立ち上がりタイミングを遅延させる第1の信号変化タイミング遅延回路と、入力信号の立ち下がりタイミングに比べて出力信号の立ち下がりタイミングを遅延させる第2の信号変化タイミング遅延回路とを備え、前記停電判定回路の出力に複数段の第1の信号変化タイミング遅延回路と、少なくとも1つの第2の信号変化タイミング遅延回路とを接続し、これらの第1または第2の信号変化遅延回路の所定の段からそれぞれ信号を出力するようにして停電監視回路を構成する。
【発明の効果】
【0028】
この発明によれば、微小パルスによる回路誤動作の問題がなく回路規模が小さく低消費電力な、信号変化タイミング遅延回路、順序信号出力回路および停電監視回路が構成できる。具体的には次のとおりである。
【0029】
(1)単安定マルチバイブレータの出力は、遅延回路によってマルチバイブレータのゲートディレイ以上で且つ前記準安定期間以内の時間だけ遅延されて、その遅延回路の出力と単安定マルチバイブレータの出力との論理演算結果が論理ゲート回路から出力されるので、単安定マルチバイブレータの伝播遅延時間に起因する微小パルスの問題(誤動作)が解消できる。
【0030】
(2)前記単安定マルチバイブレータが、入力信号のLレベルからHレベルへの立ち上がりでトリガされて出力をHレベルからLレベルに変化させた後、準安定期間だけLレベルを維持するものとし、論理ゲート回路が単安定マルチバイブレータの出力と遅延回路の出力との論理積を出力することによって、入力信号の立ち上がりタイミングを単安定マルチバイブレータの準安定期間(準安定期間)だけ遅延させることができる。
【0031】
(3)前記単安定マルチバイブレータが、入力信号のHレベルからLレベルへの立ち下がりでトリガされて出力をLレベルからHレベルに変化させた後、準安定期間だけHレベルを維持するものとし、論理ゲート回路が単安定マルチバイブレータの出力と遅延回路の出力との論理和を出力することによって、入力信号の立ち下がりタイミングを単安定マルチバイブレータの準安定期間(準安定期間)だけ遅延させることができる。
【0032】
(4)第1の単安定マルチバイブレータ、第1の遅延回路、第1の論理ゲート回路からなる第1の信号変化タイミング遅延回路と、第2の単安定マルチバイブレータ、第2の遅延回路、第2の論理ゲート回路からなる第2の信号変化タイミング遅延回路とを直列接続することによって、入力信号の立ち上がりと立ち下がりをそれぞれ遅延させることができる。
【0033】
(5)上記いずれかの構成の信号変化タイミング遅延回路を備え、その出力を順序信号として出力することによって順序信号出力回路を構成できる。
【0034】
(6)入力信号の立ち上がりタイミングを遅延させる信号変化タイミング遅延回路を複数段分直列に接続し、最終段を含む少なくとも2つの段の信号変化タイミング遅延回路の出力信号を順序信号として取り出すことによって、立ち上がりタイミングの異なった複数の順序信号を容易に生成できる。
【0035】
(7)出力信号の立ち上がりを遅延させる第1の信号変化タイミング遅延回路と、出力信号の立ち下がりを遅延させる第2の信号変化タイミング遅延回路と、停電判定回路とを備え、停電判定回路の出力に複数段の第1の信号変化タイミング遅延回路と少なくとも1段の第2の信号変化タイミング遅延回路を接続して、第1または第2の信号変化タイミング遅延回路の所定段から信号をそれぞれ出力することによって、停電監視のための信号として用いることができる。
【0036】
(8)入力信号の立ち上がりタイミングに比べて出力信号の立ち上がりタイミングを遅延させる第1の信号変化タイミング遅延回路と、入力信号の立ち下がりタイミングに比べて出力信号の立ち下がりタイミングを遅延させる第2の信号変化タイミング遅延回路とをそれぞれ1つ以上備え、第1・第2の信号変化タイミング遅延回路を所望の順で直列接続し、最終段を含む少なくとも2つの第1または第2の信号変化タイミング遅延回路の出力からそれぞれ信号を取り出すことによって、それらを順序信号として利用可能な順序信号出力回路が構成できる。
【発明を実施するための最良の形態】
【0037】
第1の実施形態に係る信号変化タイミング遅延回路について図1〜図5を参照して説明する。
図1は信号変化タイミング遅延回路のブロック図である。この信号変化タイミング遅延回路10は、入力端子INからの信号をそれぞれ入力する単安定マルチバイブレータ1、遅延回路2、および単安定マルチバイブレータ1の出力信号と遅延回路2の出力信号の論理演算の結果を出力端子OUTへ出力する論理ゲート回路3によって構成している。
【0038】
図2は、図1に示した信号変化タイミング遅延回路10を立ち上がりタイミング遅延回路として構成した場合の回路図とタイミングチャートである。
【0039】
図2の(A)に示すように、立ち上がりタイミング遅延回路11において、単安定マルチバイブレータ1が入力端子INからの入力信号のLレベルからHレベルへの立ち上がりをトリガとして出力(Qの反転出力、以下「/Q出力」と表す。)をHレベルからLレベルに変化させた後、出力論理レベル維持期間(以下「準安定期間」という。)だけLレベルを維持し、元に戻る。
【0040】
また、抵抗RとコンデンサCとによってRC遅延回路を構成している。ANDゲートANDは単安定マルチバイブレータ1の出力信号P2と上記RC遅延回路の出力信号P1との論理積をとって出力端子OUTへ出力する。
【0041】
図2の(B)は、(A)に示した入力端子IN、単安定マルチバイブレータ1の出力信号P2、RC遅延回路の出力信号P1、及び出力端子OUTの各信号についてのタイミングチャートである。また(C)はその時間軸を拡大した図である。この図2の(B)(C)に示すように、入力信号の立ち上がりをトリガとして出力信号をHレベルからLレベルに変化させた後、パルス幅twだけLレベルを維持し、その後Hレベルに戻す。ANDゲートANDの出力はRC遅延回路の出力P1と単安定マルチバイブレータ1の出力信号P2との論理積であるので、図2の(B)においてOUTで示すように、入力信号INに比べて、立ち上がりタイミングがtwだけ遅延した信号となる。
【0042】
上記RC遅延回路は、単安定マルチバイブレータ1によるゲートディレイ(伝播遅延時間)による時間遅れ(たとえば数ns〜数十ns)を補正する回路である。このRC遅延回路の時定数は、用いる単安定マルチバイブレータ1のゲートディレイと、論理ゲート回路(図2に示す例ではANDゲートAND)の入力判定レベルに応じて設定する。なお、単安定マルチバイブレータ1及びANDゲートANDは、C−MOSを用いた汎用のロジック回路を使用するのが望ましい。
【0043】
図2の(B)に示した時間軸のスケールでは、入力信号INとRC遅延回路の出力信号P1とでは同じ波形となっているが、nsのオーダで見た場合に、図2の(C)に示すように、RC遅延回路の出力信号P1は入力信号INに比べて波形が遅延している。この出力信号P1がANDゲートANDのLレベル判定レベルの最大値VILMAXに達するまでの時間は、単安定マルチバイブレータ1の伝播遅延時間tPdHL以上遅延させる。このRC遅延回路によって、数ns〜数十nsの微小パルス(ハザード)が消去できる。その結果、回路誤動作の問題が回避できる。
【0044】
なお、RC遅延回路の遅延時間は単安定マルチバイブレータ1の伝播遅延時間tPdHL以上であればよいが、その上限は単安定マルチバイブレータ1の準安定期間とする。この準安定期間を超える時間遅延させることにすると、単安定マルチバイブレータ1の準安定期間が無意味になるからである。
【0045】
図3は、図1に示した信号変化タイミング遅延回路10を立ち下がりタイミング遅延回路として構成した場合の例について示している。
【0046】
図3の(A)に示すように、立ち下がりタイミング遅延回路12において、単安定マルチバイブレータ1が入力端子INからの入力信号のHレベルからLレベルへの立ち下がりをトリガとして出力(Q出力)をLレベルからHレベルに変化させた後、所定時間(準安定期間)だけHレベルを維持して元に戻る。
【0047】
また、抵抗RとコンデンサCとによってRC遅延回路を構成している。ORゲートORは単安定マルチバイブレータ1の出力信号P2と上記RC遅延回路の出力信号P1との論理和をとって出力端子OUTへ出力する。
【0048】
図3の(B)は、(A)に示した入力端子IN、単安定マルチバイブレータ1の出力信号P2、RC遅延回路の出力信号P1、及び出力端子OUTの各信号についてのタイミングチャートである。また(C)はその時間軸を拡大した図である。この図3の(B)(C)に示すように、入力信号の立ち下がりをトリガとして出力信号をLレベルからHレベルに変化させた後、パルス幅twだけHレベルを維持し、その後Lレベルに戻す。ORゲートORの出力はRC遅延回路の出力P1と単安定マルチバイブレータ1の出力信号P2との論理和であるので、図3の(B)においてOUTで示すように、入力信号INに比べて、立ち下がりタイミングがtwだけ遅延した信号となる。
【0049】
上記RC遅延回路は、単安定マルチバイブレータ1によるゲートディレイ、(伝播遅延時間)による時間遅れを補正する回路である。このRC遅延回路の時定数は、用いる単安定マルチバイブレータ1のゲートディレイと、論理ゲート回路(図3に示す例ではORゲートOR)の入力判定レベルに応じて設定する。なお、単安定マルチバイブレータ1及びORゲートORは、C−MOSを用いた汎用のロジック回路を使用するのが望ましい。
【0050】
図3の(B)に示した時間軸のスケールでは、入力信号INとRC遅延回路の出力信号P1とでは同じ波形となっているが、nsのオーダで見た場合に、図3の(C)に示すように、RC遅延回路の出力信号P1は入力信号INに比べて波形が遅延している。ORゲートORのHレベル判定レベルの最大値VIHMAXに達するまでの時間を、単安定マルチバイブレータ1の伝播遅延時間tPdLH以上且つ単安定マルチバイブレータ1の準安定期間以内の時間だけ遅延させる。このRC遅延回路によって、数ns〜数十nsの微小パルス(ハザード)が消去できる。その結果、回路誤動作の問題が回避できる。
【0051】
図2・図3に示したように、遅延回路をRC遅延回路で構成したことにより、次のような効果が生じる。
たとえばインバータ(否定論理ゲート回路)の直列回路等によって信号を遅延させることも可能であるが、用いる単安定マルチバイブレータのゲートディレイ(伝播遅延時間)に応じてインバータの個数を変える必要があり、回路規模が変化する。RC遅延回路であればその時定数の変更だけで対応できる。
【0052】
また、たとえばトランジスタを設けて、その遅延時間を利用することも可能であるが、トランジスタのオン/オフに電流を必要とするため低消費電流化が困難である。これに対し、RC遅延回路によればその遅延回路部分での無駄な電力消費は生じない。
【0053】
さて、図4は、図2・図3に示した立ち上がりタイミング遅延回路及び立ち下がりタイミング遅延回路のさらに具体的な構成を示す回路図である。また図5は、図4に示した単安定マルチバイブレータ1の真理値表である。
【0054】
図4の(A)は立ち上がりタイミング遅延回路の例であり、単安定マルチバイブレータ1のトリガ入力には、ヒステリシスをもたせたゲートGを介して、入力端子INからの入力信号を与えている。また、単安定マルチバイブレータ1の/Q出力をANDゲートANDへの入力としている。さらに、この単安定マルチバイブレータ1の端子CX−(RX/CX)間にコンデンサC1を接続し、端子(RX/CX)と電源端子Vccとの間に抵抗R1及びダイオードDを接続し、端子CXを接地している。このコンデンサC1と抵抗R1とによって時定数回路を構成していて、その時定数によって単安定マルチバイブレータ1の準安定時間を定める。なお、ダイオードDは、電源端子Vccの電位が低下した際にコンデンサC1の充電電荷を速やかに放電させるために設けている。
【0055】
なお、端子/CLRは単安定マルチバイブレータ1のリセット端子であり、必要に応じて外部からリセット信号を入力する。
【0056】
また図4の(B)は立ち下がりタイミング遅延回路の例である。(A)と異なるのは、入力端子INの入力信号がHレベルからLレベルへの立ち下がりをトリガとするようにゲートGを設けていることと、単安定マルチバイブレータ1のQ出力をORゲートORへの入力として用いていることである。
【0057】
図4において、単安定マルチバイブレータ1には、SN74LV123A、ANDゲートANDにはSN74LV08A、ORゲートORにはSN74LV32Aを用いる。これらはいずれも汎用ロジックICである。
【0058】
次に、第2の実施形態に係る信号変化タイミング遅延回路について、図6を基に説明する。
第1の実施形態では、遅延回路としてRC遅延回路を用いたが、この図6の(A)に示す例では、遅延回路部分に遅延線23を用いている。また図6の(B)に示す例では、遅延回路部分に分布定数素子24を用いている。
【0059】
次に、第3の実施形態に係る順序信号出力回路及び停電監視回路について、図7〜図10を基に説明する。
図7は停電監視回路全体のブロック図である。ここで停電判定回路4は電源電圧信号の全波整流信号を入力し、停電判定信号を出力する。この停電判定回路4の出力には2つの立ち上がりタイミング遅延回路11a,11bを直列に接続し、さらに立ち下がりタイミング遅延回路12を直列に接続している。そして、2つの立ち上がりタイミング遅延回路11a,11bの接続点の信号を電源電圧異常信号として出力し、最終段の立ち下がりタイミング遅延回路12の出力をシステムリセット信号として用いている。この図7において、立ち上がりタイミング遅延回路11a,11bと立ち下がりタイミング遅延回路12とによって順序信号出力回路を構成している。
【0060】
図8は上記停電判定回路4の構成を示す回路図である。この例では全波整流信号を抵抗RfとコンデンサCfによる平滑回路で受けて、その平滑信号をオペアンプOPの反転入力信号に入力し、非反転入力端子に基準電圧Vrefを印加している。したがって、全波整流信号のピーク電圧が基準電圧Vrefを下回ると出力レベルはLレベルとなる。通常は全波整流信号のピーク電圧がVrefより高いので、停電判定回路出力信号はHレベルである。停電になって、全波整流信号のピーク電圧がVrefより低くなれば、停電判定回路出力信号はLレベルとなる。
【0061】
図9はこの停電監視回路の更に具体的な回路図である。また図10はその各部のタイミング関係を示す図である。立ち上がりタイミング遅延回路11a,11bの構成は図4の(A)に示したものと同様である。また立ち下がりタイミング遅延回路12の構成は図4の(B)に示したものと同様である。立ち上がりタイミング遅延回路11aの遅延時間twは100ms、立ち上がりタイミング遅延回路11bの遅延時間twは50msとしている。また立ち下がりタイミング遅延回路12の遅延時間twは12msとしている。
【0062】
なお、図9においてDC5V監視回路6は、制御装置用の電源DC5Vの電圧を監視する回路であり、DC5Vが規定電圧に達していなければ、立ち上がりタイミング遅延回路11a,11b及び立ち下がりタイミング遅延回路12内の各単安定マルチバイブレータ1に対してリセット信号を出力し、これらのタイミング遅延回路が異常動作しないようにしている。
【0063】
前記全波整流信号としては、たとえばAC24Vのような信号を用いる。停電判定回路4の構成は図8に示したもの以外にトリガ可能な単安定マルチバイブレータによるウォッチドッグタイマ回路等を用いてもよい。
【0064】
図10に示すように、全波整流信号WRの停止の後は、約40msの後に停電判定回路4の出力INが立ち下がるので、第1の立ち上がりタイミング遅延回路11aの出力OUT1がほぼ同時に立ち下がり、その後約12ms遅れて立ち下がりタイミング遅延回路12の出力OUT2が立ち下がる。逆に復電時には、全波整流信号WRが立ち上がるとすぐに停電判定回路4の出力が立ち上がり、約100ms後に第1の立ち上がりタイミング遅延回路11aの出力OUT1が立ち上がり、さらに約50msの後、第2の立ち上がりタイミング遅延回路11bの出力が立ち上がり、ほぼ同時に立ち下がりタイミング遅延回路12の出力OUT2が立ち上がる。
【0065】
このようにして第1の立ち上がりタイミング遅延回路11aの出力(OUT1)を電源電圧異常信号として用い、立ち下がりタイミング遅延回路12の出力(OUT2)をシステムリセット信号として用いることができる。すなわち電源電圧異常信号は、システムに電圧低下が近いことを知らせる信号であり、この電源電圧異常信号がHレベルからLレベルになると、システムはこれに応じて現在の状態を保存する等の停電処理を行う。その後、システムリセット信号がHレベルからLレベルに変化すると、システムはリセット状態になり、その後停電による電圧低下によってそのまま停止する。これにより電源電圧低下時の異常動作を防止できる。
【0066】
このようにして停電時には停電判定回路4の出力がLレベルになり、ほぼ同時に電源電圧異常信号の出力がLレベルとなり、さらにそこから停電処理の時間をおいてシステムリセット信号がLレベルになる。
【0067】
図9に示した立ち上がりタイミング遅延回路11bと立ち下がりタイミング遅延回路12の接続順序は逆であってもよく、同じ結果が得られる。設計的には、システムに必要とされるタイミングチャートから、立ち上がりタイミング遅延回路と立ち下がりタイミング遅延回路の接続順序を決めていけばよく、ブロック設計が可能である。
【0068】
図9に示した停電監視回路を用いれば、停電が頻発して各段の単安定マルチバイブレータがオン/オフを繰り返すような状況においても、消費電流は約500μA以下で動作させることができる。さらに、停電がなく、全波整流信号が安定に供給されているような状態では、約80μAで動作可能であり、低消費電流な回路が構成できる。
【0069】
次に、第4の実施形態に係る、停電監視回路を備えた電源装置全体の構成を、図11を基に説明する。
入力電源である商用のAC100Vの電圧はトランスTにより所定電圧に降圧され、ダイオードブリッジDBにより全波整流される。さらにその全波整流電圧信号は、抵抗R3,R4による分圧回路により分圧されるとともに、コンデンサC3により平滑され、定電圧回路7によってDC5Vに変換され、制御装置8へ電源電圧として供給される。
【0070】
停電監視回路5は、DC5Vを電源として動作し、AC24Vの全波整流信号を入力し、制御装置8に対して停電処理に必要な制御信号を与える。この停電監視回路5の構成は図9に示したものである。ここで電源電圧異常信号は図9に示した第1の立ち上がりタイミング遅延回路11aの出力(OUT1)である。またシステムリセット信号は図9に示した立ち下がりタイミング遅延回路12の出力(OUT2)である。
【0071】
制御装置8は電源電圧異常信号が有効になると、現在の状態を保存する等の停電処理を行い、システムリセット信号が有効になると、システムをリセット状態に保って電源電圧の低下を待つ。その後、復電すると、電源電圧異常信号によりリセット状態を保ち、その後のリセット解除により、安定した電源電圧の下で動作を開始する。
【0072】
なお、第3・第4の実施形態では2つの立ち上がりタイミング遅延回路と1つの立ち下がりタイミング遅延回路とを直列に接続して順序信号出力回路を構成した例を示したが、同様にして立ち上がりタイミング遅延回路と立ち下がりタイミング遅延回路とをそれぞれ1つ以上備え、この2種の遅延回路を所定の順で直列接続し、所定の段からそれぞれ信号を取り出すことによって、所望の順序信号として利用可能な順序信号出力回路が構成できる。
【図面の簡単な説明】
【0073】
【図1】第1の実施形態に係る信号変化タイミング遅延回路のブロック図である。
【図2】立ち上がりタイミング遅延回路の構成及び各部のタイミング関係を示す図である。
【図3】立ち下がりタイミング遅延回路の構成及び各部のタイミング関係を示す図である。
【図4】立ち上がりタイミング遅延回路と立ち下がりタイミング遅延回路の具体的な回路の構成を示す図である。
【図5】図4における単安定マルチバイブレータの真理値表である。
【図6】第2の実施形態に係る信号変化タイミング遅延回路の構成を示すブロック図である。
【図7】第3の実施形態に係る順序信号出力回路及び停電監視回路の構成を示すブロック図である。
【図8】停電判定回路の構成を示す回路図である。
【図9】停電監視回路の具体的な構成を示す回路図である。
【図10】図9各部のタイミング関係を示す図である。
【図11】第4の実施形態に係る停電監視回路を備えた電源装置全体の構成を示す回路図である。
【符号の説明】
【0074】
1−単安定マルチバイブレータ
2,23,24−遅延回路
3−論理ゲート回路
4−停電判定回路
5−停電監視回路
6−DC5V監視回路
7−定電圧回路
8−制御装置
10−信号変化タイミング遅延回路
11−立ち上がりタイミング遅延回路
12−立ち下がりタイミング遅延回路
IN−入力端子
OUT−出力端子
【特許請求の範囲】
【請求項1】
入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する単安定マルチバイブレータと、
前記入力信号のレベル変化を前記単安定マルチバイブレータのゲートディレイ以上で且つ前記準安定期間以内の時間だけ遅延させる遅延回路と、
前記単安定マルチバイブレータの出力と前記遅延回路の出力との論理演算結果の論理レベルの信号を出力する論理ゲート回路と、
を備えた信号変化タイミング遅延回路。
【請求項2】
前記単安定マルチバイブレータは、その入力信号のLレベルからHレベルへの立ち上がりタイミングをトリガとして出力信号をHレベルからLレベルに変化させた後、前記準安定期間だけLレベルを維持するものであり、前記論理ゲート回路は前記単安定マルチバイブレータの出力と前記遅延回路の出力との論理積を出力するものである、請求項1に記載の信号変化タイミング遅延回路。
【請求項3】
前記単安定マルチバイブレータは、その入力信号のHレベルからLレベルへの立ち下がりタイミングをトリガとして出力信号をLレベルからHレベルに変化させた後、前記準安定期間だけHレベルを維持するものであり、前記論理ゲート回路は前記単安定マルチバイブレータの出力と前記遅延回路の出力との論理和を出力するものである、請求項1に記載の信号変化タイミング遅延回路。
【請求項4】
入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第1の単安定マルチバイブレータと、前記入力信号のレベル変化を第1の単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第1の遅延回路と、第1の単安定マルチバイブレータの出力と第1の遅延回路の出力とを論理演算して信号を出力する第1の論理ゲート回路を備え、前記入力信号のLレベルからHレベルへの立ち上がりタイミングから第1の単安定マルチバイブレータの準安定期間分だけ出力信号の立ち上がりを遅延した信号を出力する第1の信号変化タイミング遅延回路と、
入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第2の単安定マルチバイブレータと、前記入力信号のレベル変化を第2の単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第2の遅延回路と、第2の単安定マルチバイブレータの出力と第2の遅延回路の出力とを論理演算して信号を出力する第2の論理ゲート回路を備え、前記入力信号のHレベルからLレベルへの立ち下がりタイミングから第2の単安定マルチバイブレータの準安定期間分だけ出力信号の立ち下がりを遅延した信号を出力する第2の信号変化タイミング遅延回路と、
を備え、第1の信号変化タイミング遅延回路と第2の信号変化タイミング遅延回路とを直列に接続した信号変化タイミング遅延回路。
【請求項5】
請求項1〜4のうちいずれか1項に記載の信号変化タイミング遅延回路を備え、該信号変化タイミング遅延回路の出力信号を順序信号として出力するようにした順序信号出力回路。
【請求項6】
請求項1に記載のタイミング遅延回路を複数段分直列に接続し、最終段を含む少なくとも2つの段の信号変化タイミング遅延回路の出力から信号を出力するようにした順序信号出力回路。
【請求項7】
入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第1の単安定マルチバイブレータと、前記入力信号のレベル変化を第1の単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第1の遅延回路と、第1の単安定マルチバイブレータの出力と第1の遅延回路の出力とを論理演算して信号を出力する第1の論理ゲート回路を備え、前記入力信号のLレベルからHレベルへの立ち上がりタイミングから第1の単安定マルチバイブレータの遅延分だけ出力信号の立ち上がりを遅延した信号を出力する第1の信号変化タイミング遅延回路と、
入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第2の単安定マルチバイブレータと、前記入力信号のレベル変化を第2の単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第2の遅延回路と、第2の単安定マルチバイブレータの出力と第2の遅延回路の出力とを論理演算して信号を出力する第2の論理ゲート回路を備え、前記入力信号のHレベルからLレベルへの立ち下がりタイミングから第2の単安定マルチバイブレータの遅延分だけ出力信号の立ち下がりを遅延した信号を出力する第2の信号変化タイミング遅延回路と、
停電を監視して出力信号を非停電時にHレベル、停電時にLレベルにする停電判定回路と、
を備え、前記停電判定回路の出力に複数段の第1の信号変化タイミング遅延回路と少なくとも1つの第2の信号変化タイミング遅延回路を接続し、これらの第1または第2の信号変化遅延回路の所定の段からそれぞれ信号を出力するようにした停電監視回路。
【請求項8】
入力信号の立ち上がりタイミングに比べて出力信号の立ち上がりタイミングを遅延させる第1の信号変化タイミング遅延回路と、入力信号の立ち下がりタイミングに比べて出力信号の立ち下がりタイミングを遅延させる第2の信号変化タイミング遅延回路とをそれぞれ1つ以上備え、第1・第2の信号変化タイミング遅延回路を所望の順で直列に接続するとともに、最終段を含む少なくとも2つの第1または第2の信号変化タイミング遅延回路の出力からそれぞれ信号を取り出すようにした順序信号出力回路。
【請求項9】
停電を監視してその出力信号を非停電時にHレベル、停電時にLレベルにする停電判定回路と、入力信号の立ち上がりタイミングに比べて出力信号の立ち上がりタイミングを遅延させる第1の信号変化タイミング遅延回路と、入力信号の立ち下がりタイミングに比べて出力信号の立ち下がりタイミングを遅延させる第2の信号変化タイミング遅延回路とを備え、
前記停電判定回路の出力に複数段の第1の信号変化タイミング遅延回路と、少なくとも1つの第2の信号変化タイミング遅延回路とを接続し、これらの第1または第2の信号変化遅延回路の所定の段からそれぞれ信号を出力するようにした停電監視回路。
【請求項1】
入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する単安定マルチバイブレータと、
前記入力信号のレベル変化を前記単安定マルチバイブレータのゲートディレイ以上で且つ前記準安定期間以内の時間だけ遅延させる遅延回路と、
前記単安定マルチバイブレータの出力と前記遅延回路の出力との論理演算結果の論理レベルの信号を出力する論理ゲート回路と、
を備えた信号変化タイミング遅延回路。
【請求項2】
前記単安定マルチバイブレータは、その入力信号のLレベルからHレベルへの立ち上がりタイミングをトリガとして出力信号をHレベルからLレベルに変化させた後、前記準安定期間だけLレベルを維持するものであり、前記論理ゲート回路は前記単安定マルチバイブレータの出力と前記遅延回路の出力との論理積を出力するものである、請求項1に記載の信号変化タイミング遅延回路。
【請求項3】
前記単安定マルチバイブレータは、その入力信号のHレベルからLレベルへの立ち下がりタイミングをトリガとして出力信号をLレベルからHレベルに変化させた後、前記準安定期間だけHレベルを維持するものであり、前記論理ゲート回路は前記単安定マルチバイブレータの出力と前記遅延回路の出力との論理和を出力するものである、請求項1に記載の信号変化タイミング遅延回路。
【請求項4】
入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第1の単安定マルチバイブレータと、前記入力信号のレベル変化を第1の単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第1の遅延回路と、第1の単安定マルチバイブレータの出力と第1の遅延回路の出力とを論理演算して信号を出力する第1の論理ゲート回路を備え、前記入力信号のLレベルからHレベルへの立ち上がりタイミングから第1の単安定マルチバイブレータの準安定期間分だけ出力信号の立ち上がりを遅延した信号を出力する第1の信号変化タイミング遅延回路と、
入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第2の単安定マルチバイブレータと、前記入力信号のレベル変化を第2の単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第2の遅延回路と、第2の単安定マルチバイブレータの出力と第2の遅延回路の出力とを論理演算して信号を出力する第2の論理ゲート回路を備え、前記入力信号のHレベルからLレベルへの立ち下がりタイミングから第2の単安定マルチバイブレータの準安定期間分だけ出力信号の立ち下がりを遅延した信号を出力する第2の信号変化タイミング遅延回路と、
を備え、第1の信号変化タイミング遅延回路と第2の信号変化タイミング遅延回路とを直列に接続した信号変化タイミング遅延回路。
【請求項5】
請求項1〜4のうちいずれか1項に記載の信号変化タイミング遅延回路を備え、該信号変化タイミング遅延回路の出力信号を順序信号として出力するようにした順序信号出力回路。
【請求項6】
請求項1に記載のタイミング遅延回路を複数段分直列に接続し、最終段を含む少なくとも2つの段の信号変化タイミング遅延回路の出力から信号を出力するようにした順序信号出力回路。
【請求項7】
入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第1の単安定マルチバイブレータと、前記入力信号のレベル変化を第1の単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第1の遅延回路と、第1の単安定マルチバイブレータの出力と第1の遅延回路の出力とを論理演算して信号を出力する第1の論理ゲート回路を備え、前記入力信号のLレベルからHレベルへの立ち上がりタイミングから第1の単安定マルチバイブレータの遅延分だけ出力信号の立ち上がりを遅延した信号を出力する第1の信号変化タイミング遅延回路と、
入力信号の所定方向への論理レベル変化をトリガとして出力の論理レベルを変化させた後、その変化後の論理レベルを準安定期間だけ維持する第2の単安定マルチバイブレータと、前記入力信号のレベル変化を第2の単安定マルチバイブレータのゲートディレイ以上で且つ準安定期間以内だけ遅延させる第2の遅延回路と、第2の単安定マルチバイブレータの出力と第2の遅延回路の出力とを論理演算して信号を出力する第2の論理ゲート回路を備え、前記入力信号のHレベルからLレベルへの立ち下がりタイミングから第2の単安定マルチバイブレータの遅延分だけ出力信号の立ち下がりを遅延した信号を出力する第2の信号変化タイミング遅延回路と、
停電を監視して出力信号を非停電時にHレベル、停電時にLレベルにする停電判定回路と、
を備え、前記停電判定回路の出力に複数段の第1の信号変化タイミング遅延回路と少なくとも1つの第2の信号変化タイミング遅延回路を接続し、これらの第1または第2の信号変化遅延回路の所定の段からそれぞれ信号を出力するようにした停電監視回路。
【請求項8】
入力信号の立ち上がりタイミングに比べて出力信号の立ち上がりタイミングを遅延させる第1の信号変化タイミング遅延回路と、入力信号の立ち下がりタイミングに比べて出力信号の立ち下がりタイミングを遅延させる第2の信号変化タイミング遅延回路とをそれぞれ1つ以上備え、第1・第2の信号変化タイミング遅延回路を所望の順で直列に接続するとともに、最終段を含む少なくとも2つの第1または第2の信号変化タイミング遅延回路の出力からそれぞれ信号を取り出すようにした順序信号出力回路。
【請求項9】
停電を監視してその出力信号を非停電時にHレベル、停電時にLレベルにする停電判定回路と、入力信号の立ち上がりタイミングに比べて出力信号の立ち上がりタイミングを遅延させる第1の信号変化タイミング遅延回路と、入力信号の立ち下がりタイミングに比べて出力信号の立ち下がりタイミングを遅延させる第2の信号変化タイミング遅延回路とを備え、
前記停電判定回路の出力に複数段の第1の信号変化タイミング遅延回路と、少なくとも1つの第2の信号変化タイミング遅延回路とを接続し、これらの第1または第2の信号変化遅延回路の所定の段からそれぞれ信号を出力するようにした停電監視回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2007−27960(P2007−27960A)
【公開日】平成19年2月1日(2007.2.1)
【国際特許分類】
【出願番号】特願2005−204372(P2005−204372)
【出願日】平成17年7月13日(2005.7.13)
【出願人】(000006231)株式会社村田製作所 (3,635)
【Fターム(参考)】
【公開日】平成19年2月1日(2007.2.1)
【国際特許分類】
【出願日】平成17年7月13日(2005.7.13)
【出願人】(000006231)株式会社村田製作所 (3,635)
【Fターム(参考)】
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