半導体アバランシェ増幅による低レベル信号検出
単一の独立した個別増幅器を用いることによる、又は入力信号を個別に増幅される個別成分に分散させることによる、光又は電気入力信号の検出のためのシステム及び方法を提供する。入力信号は、９５０ｎｍより長い波長における光吸収プロセスの結果又は低レベル電気信号とすることができる。個別増幅器は、非ゲートモードで降伏領域内又はそれを越えたバイアス電圧を受けながら動作可能なアバランシェ増幅器であり、入力信号検出及び増幅半導体層にモノリシックに統合された複合誘電体フィードバック層を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、信号検出に関し、より具体的には、弱い光（単一光子及び／又は複数光子）又は電気（単一電子及び／又は複数電子）信号などの低レベル信号を検出すること、及び約９５０ｎｍよりも長い波長を有する弱い光信号を検出することに関する。
本出願は、２００９年６月２６日出願の米国特許仮出願第６１／２２０，７０９号の利益を主張するものであり、この出願は、引用によるこうした組み込みが許可される又は他の方法で禁止されていない各々のＰＣＴ加盟国及び地域のために、その全体が引用により本明細書に組み込まれる。
【背景技術】
【０００２】
単一光子又は単一電子程度の低レベル信号を検知し検出することは、現在でも難しい課題である。これらのセンサ内で、一次信号（光、電気、機械、化学、放射など）が素電荷キャリア、例えば、装置のタイプに応じて、電子、ホール、又はイオンなどに変換される。こうした素電荷キャリアの信号電荷パケットが増幅され、一般的に検出し及び／又は分析することができる信号に（例えば、電圧信号に）変換される。
【０００３】
臨界閾値パラメータを有する高速センサ・デバイスは、例えば、レーザ通信、深宇宙通信、量子情報処理、低レベル信号画像化及び他の監視装置、記録及び画像転送システム、並びに放射又は粒子検出システムなどに関連する多くの用途において、緊急の必要性がある。これらの用途は、弱い（わずか１つ又は数個の少ない素電荷キャリア）だけでなく、持続時間が短い及び／又は急速に変化する（即ち、帯域幅が広い）電気信号を検出し記録することができるセンサを必要とする。従って、これらの用途は、そのような電気信号を広い帯域幅にわたって低ノイズレベルで増幅することができるセンサを必要とする。
【０００４】
現在、一般にセンサを開発するのに用いられている手法は、弱い電気信号を検出して記録するのに適した信号増幅特性を取得することである。この手法に対する代替的な手法は限られている。
【０００５】
弱い電気信号を検知するための別の手法は、信号キャリアのアバランシェ増幅（増倍）を用いることであり、これは既知の最も高感度で高速の増幅法である。周知のように、アバランシェ増幅は、強電界内で生じる衝突イオン化に基づくもので、電界内で加速した信号キャリアが、増幅器の作動媒体の原子をイオン化して信号キャリアの増倍（例えば、複製）をもたらすものである。しかし、高増倍率においてはアバランシェ増幅の動作点を安定させることが難しい。さらに、内部（過剰）ノイズレベル及び応答時間が増倍率の増加と共に急速に増大する。高増倍率の使用に付随するこれらの問題のために、伝統的なアバランシェフォトダイオードには、典型的には１００未満の比較的低い増倍率Ｍが用いられるが、これでは数個の電子からなる広帯域の信号を検出し記録することはできない。
【０００６】
アバランシェ増倍はまた、ガイガー・ミュラーカウンタを用いて個々のイオン化粒子を記録するのに用いられている。この装置に入った粒子は、信号キャリアを必要な記録レベルまで増倍するアバランシェ類似プロセスを引き起こす。最近になって、この原理は、ガイガーモード・アバランシェフォトダイオード（ＡＰＤ）と呼ばれることが多い半導体アバランシェフォトダイオード内の単一電荷キャリアを記録するのに成功裏に用いられている。しかし、このガイガー・ミュラーの増幅原理は、半導体の降伏電圧より高い電圧で機能する。降伏電圧は、降伏電圧より高い電圧ではアバランシェプロセスが自続するようになり、それ自体で停止することができない暴走アバランシェが生じ、理論的には無限アバランシェ利得に近づく、というように定義される。無限アバランシェのために、このプロセス中には、新しい到着信号はアバランシェが停止するまで検知され得ない。従って、ひとたび信号が生成される（検知される）とアバランシェを停止して、別の信号を検出するためにフォトダイオードをリセットできるようにする必要がある。アバランシェプロセスは、逆バイアス電圧を降伏電圧以下にすることによって停止することができる。この逆バイアス電圧を降伏電圧以下にするプロセスは「クエンチング」と呼ばれる。
【０００７】
このクエンチングプロセスは非常に早いが全体の信号をアバランシェプロセスから抜け出させることはしない。このプロセスは、アバランシェプロセスを許容レベルまで停止させて次の信号を検出できるようにするのに、「不感時間」と呼ばれ、典型的には１−１０秒の程度の多少の時間を必要とする。
【０００８】
さらに、既知のガイガーモード・アバランシェダイオードでは、１個の入力電荷キャリアの信号と数個の入力電荷キャリアの信号との間を区別することができない（即ち、電荷キャリアの個数についての高解像度を与えない）。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従って、弱い信号の検出において、そして特に信号の高感度且つ高解像度検出のため、並びに広帯域幅の弱い信号の高解像度検出（不感時間がなくリセット時間のみでより高速の）のためのシステム及び方法の提供において、さらなる進歩及び改良の必要性が依然として存在する。さらに、約９５０ｎｍよりも長波長に敏感なガイガーモード・アバランシェダイオードのさらなる進歩の必要性が依然として存在し、そして特に、約９５０ｎｍ又はそれより長い波長に敏感で、広帯域幅（例えば短いリセット時間）及び／又は高解像度（例えば、単一光子解像度）を有するガイガーモード・アバランシェフォトダイオードの必要性が依然として存在する。
【課題を解決するための手段】
【００１０】
本発明の種々の実施形態は、従来技術のガイガーモードＡＰＤでは実現できない自己クエンチング又は自己リセットを用いて低レベル電気又は光信号を検出及び検知するための準備を整える。例えば、本発明の幾つかの実施形態は、９５０ｎｍより長い波長における、及び／又は現在技術の１μ秒よりも短いリセット時間での単一光子検出を可能にする。
【００１１】
本発明の種々の実施形態は、化合物半導体ガイガーモード・アバランシェダイオードにモノリシックに統合された複合誘電体層を備えることによって、化合物半導体ガイガーモード・アバランシェダイオードのモノリシックな自己クエンチングを行うための方法及び装置を含む。化合物半導体ガイガーモード・アバランシェダイオードは、約９５０ｎｍ又はそれより長い波長の光子に敏感な光吸収領域、及び光吸収領域から分離することが可能なアバランシェ増倍領域を有するように設計することができる。使用できる化合物半導体には、ＩＩＩ−Ｖ族及びＩＩ−ＶＩ族化合物、例えば、ガリウムヒ素（ＧａＡｓ）ベース、インジウムリン（ＩｎＰ）ベース、カドミウムテルル（ＣｄＴｅ）ベース、又はインジウムアンチモン（ＩｎＳｂ）ベースの材料などが含まれる（例えば、それらの種々の３成分、４成分又は５成分化合物を含み、また歪み層及び／又は無歪み層を含む）。本明細書の開示を考慮して、当業者であれば、本発明の種々の実施形態により、それら材料を用いて所望の特性、例えば、所望のスペクトル特性（例えば、短波長赤外から長波長赤外までの関心のある波長の吸収）をもたらし、さらにモノリシック統合型複合誘電体層を含んでモノリシックなクエンチングをもたらすデバイス構造体をいかに設計するかを理解することになる。
【００１２】
モノリシック統合型複合誘電体層（１つ又はそれ以上の連続した誘電体層を含み得る）は、アバランシェプロセスをクエンチするための負のフィードバックを与え、それにより自己クエンチングをもたらし、クエンチング又はゲート動作のための外部回路を必要とせずに自走連続動作を可能にする。モノリシック統合型複合誘電体層は導電性を無視することができるので、主として容量性のフィードバックによってアバランシェプロセスをクエンチするための負のフィードバックを与える。モノリシック統合型複合誘電体層は、窒化シリコン、酸化シリコン、炭化シリコン、酸窒化シリコン（ＳｉＯＮ）、及び酸炭化シリコン（ＳｉＯＣ）のうちの１つ又はそれ以上を含むことができ、幾つかの実施形態においてこれら誘電体の１つ又はそれ以上は、シリコンに富むように堆積させることができる。モノリシック統合型複合誘電体層は、アバランシェダイオードを形成するｐ−ｎ又はｐ−ｉ−ｎ構造体のｐ型化合物半導体領域又はｎ型化合物半導体領域の上に直接堆積させた薄膜層（１つ又はそれ以上の薄膜層を含むことができる）とすることができる。種々の代替的実施形態において、モノリシック統合型薄膜複合誘電体層は、アバランシェダイオードを形成するｐ−ｎ又はｐ−ｉ−ｎ構造体のｐ型化合物半導体領域又はｎ型化合物半導体領域に直接接触する高導電性層の上に直接堆積させることができる。例えば、複合誘電体層をその上に直接堆積させるこの介在高導電性層は、金属層、又は、下層のアバランシェダイオードを形成するｐ−ｎ又はｐ−ｉ−ｎ構造体の直接接触するｐ又はｎ型化合物半導体領域と同じドーパント型の高濃度ドープ半導体層とすることができる。この介在高導電性層は、それ自体で１つ又はそれ以上の高導電性膜を含むことができる。（便宜上、本明細書で用いられるとき、「伝導する（ｃｏｎｄｕｃｔ）」又はその変形体（例えば、「伝導性の（ｃｏｎｄｕｃｔｉｖｅ）」、「伝導的に（ｃｏｎｄｕｃｔｉｖｅｌｙ）」、「伝導性（ｃｏｎｄｕｃｔｉｖｉｔｙ）」）は、特に断りのない限り（例えば、熱伝導性（ｔｈｅｒｍａｌ ｃｏｎｄｕｃｔｉｖｉｔｙ））、電気伝導性（導電性）を指す。
【００１３】
幾つかの実施形態により、モノリシックな負のフィードバック型アバランシェフォトダイオード（ＡＰＤ）は、（ｉ）逆にドープされた化合物半導体領域と接触した第１のドープ（ｐ型又はｎ型）化合物半導体領域（即ち、ｐ−ｎダイオード構造体をもたらす）、又は、第１のドープ半導体領域とは逆にドープされた化合物半導体領域に接触する名目真性化合物半導体領域に接触した第１のドープ化合物半導体領域（即ち、ｐ−ｉ−ｎダイオード構造体をもたらす）、（ｉｉ）第１の表面及び対向表面を有し、この第１の表面は（ａ）第１のドープ領域若しくは逆ドープ領域のいずれかと接触するか又は（ｂ）第１のドープ領域若しくは逆ドープ領域のいずれかと接触する高導電性層と接触する、複合誘電体薄膜層（１つ又はそれ以上の誘電体薄膜を含むことができる）、並びに、（ｉｉｉ）誘電体薄膜層の対向表面と接触し、アバランシェフォトダイオードの端子として機能する高導電性（例えば，金属）薄膜コンタクト層を備える。より具体的には、種々の実施形態において、複合誘電体薄膜層は、高導電性層の第１の表面と接触する第１の表面を有し、高導電性層は第１のドープ領域又は逆ドープ領域高導電性層のいずれかと接触する対向表面を有し、高導電性層は１つ又はそれ以上の導電性薄膜層として実施することができる。
【００１４】
本発明の幾つかの実施形態は、９５０ｎｍよりも長い波長の入力信号を、入力信号を個別に増幅され及び／又は一緒に増幅される個別の信号成分に分配することによって検出するためのシステム及び方法を提供する。本発明の幾つかの実施形態により、入力信号を検出するためのシステム及び方法は、入力信号から複数の空間的に分離した素電荷成分を生成するステップを含み、ここで、各々の素電荷成分はそれぞれ既知数の素電荷を有し、複数の空間的に分離した素電荷成分の数は、当該入力信号の大きさの既知の単調関数であり、さらに本システム及び方法は、複数の空間的に分割された素電荷成分の各々を個別に又は一緒に増幅してそれぞれの複数の信号電荷パケットを供給するステップを含み、ここで、各々の信号電荷パケットは、それぞれの増幅率によって、それぞれの既知数よりも大きい第２の素電荷数を有する。
【００１５】
本発明の種々の実施形態によると、複数の空間的に分離した素電荷成分の数は、当該入力信号の大きさに比例する。さらに、複数の信号電荷パケットの各々は、検出するのに十分な第２の素電荷数を有する。
【００１６】
本発明の幾つかの実施形態によると、複数の空間的に分割された素電荷成分の別個の増幅により、複数の信号電荷パケットの各々に対して実質的に同じ第２の素電荷数がもたらされる。
【００１７】
本発明の幾つかの実施形態によると、複数の空間的に分離した素電荷成分の各々は、実質的に同じ第１の素電荷数を有し、従ってそれぞれの既知数の各々は実質的に第１の数に等しい。この第１の数は、統計的に有意な計量の範囲内で実質的に１に等しくすることができる。
【００１８】
本発明の種々の実施形態によると、入力信号は光又は電気とすることができる。入力信号が光信号である場合、空間的に分離した素電荷成分は、光信号を９５０ｎｍより長い波長の複数の光子信号パケットに分割することによって与えることができる。光信号の分割は入力到着信号の光子統計によるものとすることができ、及び／又は個々のチャネルに物理的に分割することができる。入力信号が電気信号である場合、空間的に分割された素電荷成分は、電気信号を空間的に分割された素電荷成分の各々に分割することによって与えることができる。
【００１９】
本発明のさらに別の態様によると、複数の空間的に分割された素電荷成分の各々の別個の増幅は、アバランシェ増倍によってもたらすことができ、これは多段階アバランシェ増倍を含むことができる。
【００２０】
本発明の幾つかの実施形態は、アバランシェ増幅器と、９５０−１７００ｎｍの波長領域内で動作し、単一アバランシェ増幅器の上の単一素電荷をリセットする抵抗容量性遅延層を有する光吸収層とをモノリシックに統合することを含む。幾つかの実施形態において、容量性遅延層は、アバランシェ増幅器の直上に配置され、且つ、増幅器の外周内に配置されるか又は増幅器の外周を含む。
【００２１】
本発明の種々の実施形態は、複数のアバランシェ増幅器と、９５０−１７００ｎｍの波長領域内で動作し、これらアバランシェ増幅器の上の複数の単一素電荷をリセットする抵抗容量性遅延層を有する光吸収層とをモノリシックに統合することを含む。
【００２２】
本発明の幾つかの実施形態は、ドープ領域、増倍領域、及び電荷制御層を用いてアバランシェ増幅器を形成し、光吸収層を形成し、アバランシェ増幅器の直接上の接触する抵抗容量性遅延層を形成するステップを含む、アバランシェ増幅器を形成する方法を含む。アバランシェ増幅器は、ＩｎＰ材料系を用いて形成することができ、光吸収層はＩｎＧａＡｓを含むことができ、増倍領域はＩｎＰを含むことができる。
【００２３】
本発明の幾つかの実施形態は、ドープ領域、増倍領域、及び電荷制御層を用いて形成された複数のアバランシェ増幅器と、光吸収層と、複合誘電体を含み、アバランシェ増幅器の直上に形成されて増幅器と物理的に接触する抵抗容量性遅延層とを備えたモノリシックデバイスを含む。
【００２４】
本発明の幾つかの実施形態は、分離した吸収領域及び増倍領域と、吸収領域と増倍領域の間（しかし、必ずしも一方又は両方に隣接しない）に配置され、吸収領域と増倍領域の間の電界分布を制御する電荷制御層と、増倍領域内で生成されるアバランシェ電流に応じて増倍領域内の電界をクエンチするように構成されたモノリシック統合型フィードバック層と、を備えたモノリシックなＩｎＰベース型アバランシェフォトダイオード・デバイスを提供する。モノリシックなＩｎＰベース型アバランシェフォトダイオード・デバイスは、その検出領域が分離した平行アバランシェチャネルを表すマイクロピクセル領域を含むように構成することができる。マイクロピクセル領域は、増倍領域内に対応する局所電界分布をもたらす局所高濃度ドープ領域として形成することができる。幾つかの実施形態において、フィードバック層は、酸窒化シリコン（ＳｉＯＮ）、酸炭化シリコン（ＳｉＯＣ）、シリコンカーバイド、窒化シリコンなどの複合誘電体を含む。複合誘電体層は、シリコンリッチとなるように形成することができる。吸収領域は、ＩｎＰに格子整合したＩｎＧａＡｓのようなＩｎＧａＡｓを含むことができ、増倍領域はＩｎＰを含むことができる。
【００２５】
種々の実施形態において、そのようなモノリシックＩｎＰベース型アバランシェフォトダイオード・デバイスは個別のデバイスとして又はアレイとして実施することができる。例えば、モノリシック１次元又は２次元アレイは、各々が別々の出力を与える複数のそのようなモノリシックＩｎＰベース型アバランシェフォトダイオード・デバイスから形成することができる。より具体的には、本発明の幾つかの実施形態は、ＩｎＰベース型アバランシェフォトダイオード・デバイスのモノリシックアレイを含み、アレイ内のＩｎＰベース型アバランシェフォトダイオード・デバイスの各々は、分離した吸収領域及び増倍領域と、吸収領域と増倍領域の間に配置され（しかし、そのいずれか又は両方に必ずしも隣接しない）、吸収領域と増倍領域の間の電界分布を制御する電荷制御領域と、増倍領域内で生成されるアバランシェ電流に応じて増倍領域内の電界をクエンチするように構成されたモノリシック統合型フィードバック層とを含む。アレイ内のＩｎＰベース型アバランシェフォトダイオード・デバイスの各々は、別々に読み出すことができるそれぞれの出力を与えることができる。アレイ内のＩｎＰベース型アバランシェフォトダイオード・デバイスの各々は、複数のマイクロピクセル領域を備えることができ、各々のマイクロピクセル領域は、それぞれのＩｎＰベース型アバランシェフォトダイオード・デバイス内の分離した平行アバランシェチャネルを表す。種々のそのような実施形態において、アレイ内のＩｎＰベース型アバランシェフォトダイオード・デバイスの各々（例えば、各々のアレイのピクセル要素）は、そのマイクロピクセル領域の各々の組合せを表すそれぞれの出力を与える（即ち、アレイ内のそれぞれのピクセルの分離した平行アバランシェチャネルが合同してピクセルのそれぞれの出力を与える）。
【００２６】
本発明の幾つかの実施形態は、光／電気クロストーク及び／又はアフターパルシングを減らすための種々の抑制技術／方法の統合に関する。例えば、本発明の幾つかの実施形態に対して、個々の増幅デバイスのマイクロピクセル間、又は同様に、アレイの各ピクセル要素のマイクロピクセル間の光学的分離は、所望の個々の増幅性能を実現するのに非常に重要となり得る（例えば、本発明の幾つかの実施形態において用いられるＩｎＧａＡｓ／ＩｎＰエピタキシャル層の直接バンドギャップを考慮して）。光学的分離法は、能動領域の間にトレンチをエッチング形成して各々の能動領域を隣接の能動領域から分離し、これらの分離トレンチを誘電体層及び／又は有機材料で充填し、注入及び／又は拡散によってトレンチの位置に分離したｐ−ｎ接合を形成して隣の能動領域などに移動し易い光／電気キャリアを吸収又は反射又は再結合するステップを含むが、これに限定されるものではない。分離トレンチは、アバランシェダイオード・デバイスの１つ又はそれ以上の半導体層を通して部分的に又は全体的に延びるように実施することができる。
【００２７】
本発明の幾つかの実施形態は、単一又は複数光子入力信号に対して、個々のマイクロピクセル（セル）を個別に増幅すること、並びに幾つか又は全てのマイクロピクセルを一緒に増幅することの両方に関わることができる。
【００２８】
当業者であれば、前述の簡単な説明及び以下の詳細な説明は、本発明を例証し、説明するものであり、本発明の限定又は本発明により達成することができる利点の制限を意図したものではないことを理解するであろう。さらに、本発明の前述の概要は、本発明の幾つかの実施形態を表すものであり、本発明の範囲内の全ての主題及び実施形態を表すものでも、含むものでもない。従って、本明細書で参照され、その一部を構成する添付図面は、本発明の実施形態を図示し、詳細な説明と共に、本発明の原理を説明するのに役立つ。
【００２９】
本発明の実施形態の態様、特徴及び利点は、構造体及び動作の両方に関して、種々の図の全体を通して同様の参照符号が同じ又は類似の部分を示す添付図面と併せて記述される以下の説明を踏まえて本発明を考察するときに、理解され、より容易に明らかになるであろう。
【図面の簡単な説明】
【００３０】
【図１】本発明の幾つかの実施形態による、個別増幅光検出器デバイスの例証的な断面図を概略的に示す。
【図２】本発明の幾つかの実施形態による、個別増幅光検出器デバイスの例証的な断面図を概略的に示す。
【図３】本発明の幾つかの実施形態によるフィードバック層を有するＩｎＧａＡｓ／ＩｎＰ個別アバランシェ増幅検出器、及び、フィードバック層を有しないＩｎＧａＡｓ／ＩｎＰ個別アバランシェ増幅検出器に対する計測された暗電流特性の例証的な比較を示す。
【図４】本発明の幾つかの実施形態によるフィードバック層を有するＩｎＧａＡｓ／ＩｎＰ個別アバランシェ増幅検出器に対する例証的な計測された利得特性を示す。
【図５】本発明の幾つかの実施形態によるフィードバック層を有するＩｎＧａＡｓ／ＩｎＰ個別アバランシェ増幅検出器に対する例証的な計測された光子検出効率（ＰＤＥ）特性を示す。
【図６】本発明の幾つかの実施形態によるフィードバック層を有するＩｎＧａＡｓ／ＩｎＰ個別アバランシェ増幅検出器に対する例証的な計測された単一電子応答（ＳＥＲ）特性を示す。
【図７】本発明の幾つかの実施形態による個別増幅光検出器アレイデバイスの例証的な断面図を概略的に示す。
【図８】本発明の幾つかの実施形態による個別増幅光検出器アレイデバイスの例証的な断面図を概略的に示す。
【図９】本発明の幾つかの実施形態による、マイクロピクセル間分離の種々の例証的実施を含む、個別増幅光検出器の例証的な断面図を概略的に示す。
【図１０】本発明の幾つかの実施形態による、マイクロピクセル間分離の種々の例証的実施を含む、個別増幅光検出器の例証的な断面図を概略的に示す。
【図１１】本発明の幾つかの実施形態による、マイクロピクセル間分離の種々の例証的実施を含む、個別増幅光検出器の例証的な断面図を概略的に示す。
【発明を実施するための形態】
【００３１】
図１は、ＩｎＧａＡｓ／ＩｎＰ材料系を用いて設計された個別増幅光検出器デバイス１０の例証的な断面図を概略的に示す。図示したように、個別増幅光検出器デバイス１０は、ｎ型ＩｎＰ（「ｎ−ＩｎＰ」）基板１２、ｎ−ＩｎＰバッファ層１４、名目真性ＩｎＧａＡｓ吸収層１６、組成傾斜型ｎ−ＩｎＧａＡｓＰ傾斜層１８（例えば、ＩｎＧａＡｓからＩｎＰまで組成傾斜させた）、ｎ−ＩｎＰ電荷制御層２０、内部に高濃度ドープｐ型（ｐ＋）領域３３が形成される名目真性ＩｎＰ増倍層２２、誘電体層２４（表面保護層として機能し得る）、フィードバック層２６、並びにコンタクトメタライゼーション２７及び２８を備える。
【００３２】
エピタキシャル層は、例えば、金属有機化学気相堆積（ＭＯＣＶＤ）又は分子線エピタキシ（ＭＢＥ）を用いて成長させることができる。出発物質はｎ型にドープされたバルクＩｎＰ結晶とすることができる。基板層１２の上に、ｎ＋ＩｎＰバッファ層１４の第１の層を成長させて基板欠陥の吸収層への又は表面への移動を防止することができる。この実施形態において、第２の層は５３％インジウム及び４７％ガリウムを有し、ＩｎＰバッファ層１４に格子整合された３成分インジウムガリウムヒ素（ＩｎＧａＡｓ）である。この格子整合したＩｎ0.53Ｇａ0.47Ａｓ吸収層は、室温で０．７３ｅＶのバンドギャップを有する。この低いバンドギャップエネルギーが９５０ｎｍから１７００ｎｍまでのスペクトル領域の光キャリアの吸収（収集）を可能にする。種々の代替的実施形態において、ＩｎＰに格子整合させた４成分（例えば、ＩｎＧａＡｓＰ又はＩｎＧａＡｌＡｓ）又は５成分材料を吸収層として用い、例えば、バンドギャップを所望のカットオフ波長に調整することができる。また、幾つかの実施形態において、吸収層は１つ又はそれ以上の歪み（例えば、偽形）３成分及び／又は４成分層を備えることができ、これを用いてデバイスの吸収特性を関心のある波長に調整することができる（例えば、歪みＩｎＧａＡｓを用いて、約１．７−１．８μｍを超えるまで、例えば約２．６μｍまで吸収を拡張する）
【００３３】
幾つかの実施形態、例えば図示した実施形態において、４成分ＩｎＧａＡｓＰ層１８をＩｎＧａＡｓ層１６の上に成長させてＩｎＰ電荷制御層２０とＩｎＧａＡｓ吸収層１６の間（又は、ＩｎＰ電荷制御層を用いなかった場合には、ＩｎＰアバランシェ（増倍）層２２と、ＩｎＧａＡｓ、例えば、層２０即ち吸収層の上に成長したｎ型ＩｎＧａＡｓ電荷制御層２０との間）のバンドギャップの不連続性を縮小することができる。幾つかの実施形態において、ＩｎＧａＡｓＰ層１８は、３成分ＩｎＧａ0.53Ａｓ0.48からＩｎＰまでの組成傾斜をつけることができ、４成分組成物は歪み又は格子不整合を避けるように制御される（例えば、４成分組成物は層全体にわたって格子整合を維持するように制御される）。ＩｎＰ電荷制御層２０を吸収層の上に直接成長させた（これは、幾つかの実施形態においては許容可能である）とすると、ＩｎＰ電荷制御領域とＩｎＧａＡｓ吸収領域の間のバンド不連続性が界面におけるホールのパイルアップ（電荷蓄積に付随する）を増加させることになり、低キャリア遷移（再結合に影響する）を生じ、立ち上がり及び立ち下がり時間を長くすることになる。従って、傾斜層１８を設けることによってデバイス性能が向上する。
【００３４】
傾斜層１８の堆積に続いて、ｎ型ＩｎＰ電荷制御層２０を成長させ、次いで最後のエピタキシャル層を名目真性ＩｎＰ層２２として成長させるが、これがデバイス１０の動作中に内部でアバランシェ増倍が起こる層となる。電荷制御層２０は、デバイス内の電界を制御するように、例えば、アバランシェ増倍層２２内に高電界がもたらされる間はＩｎＧａＡｓ吸収層１６に低電界をもたらすように設計される。前述のように、種々の代替的実施形態において電荷制御層２０は、代替的に、吸収層１６に格子整合させたｎ−ＩｎＧａＡｓとして実施することができる。当業者であれば理解するように、種々の代替の材料（例えば、他の格子整合型３成分、４成分、又は５成分組成物）を電荷制御層に用いることができ、一般にこの層はデバイスの動作中にその（例えば、内部のアバランシェ）降伏を防止するように設計する必要がある（例えば、より広いバンドギャップ材料が好ましい場合がある）。
【００３５】
上記のエピタキシャル堆積に続いて、ＩｎＰ／ＩｎＧａＡｓ内部個別増幅フォトダイオード１０の製作は誘電体層２４の堆積に進むが、この層は、例えば、プラズマ強化化学気相堆積（ＰＥＣＶＤ）を用いて堆積させたＳｉ3Ｎ4として実施することができる。ＩｎＰアバランシェ層２２の上面とＳｉ3Ｎ4誘電体層２４の間の高品質界面の形成は、表面漏れ電流を減らすために重要である。そのような高品質界面を設けること（当業者には周知であるように、例えば、Ｓｉ3Ｎ4堆積の前に表面を処理すること、Ｓｉ3Ｎ4誘電体層２４の堆積を制御して膜応力を最小にすることなどによって）により、この表面における表面状態が減少し、従って最終デバイスの全体のダークカウントが減少する。
【００３６】
窒化シリコン誘電体層２４の堆積後、窒化シリコン層２４内に「ｐ」型キャリア拡散のため拡散窓を開口し、ＩｎＰアバランシェ層２２内にｐ−ｎ接合を作成する。この窓は、フォトレジスト内に形成された窓の内部の窒化シリコン層のフォトリソグラフィ及び乾式（例えば、プラズマ）エッチングを用いて開口することができる。窒化シリコンのエッチング後、ｐ＋領域３３を通常の「ｐ」型キャリア拡散プロセスを用い、表面からのｐ−ｎ接合の深さを制御してＩｎＰアバランシェ領域内の接合の正確な位置調整を達成するように最適化した拡散プロセスパラメータ（例えば、拡散温度及び時間など）を使用して形成することができる。
【００３７】
ｐ＋拡散の後、一定利得を維持するフィードバック層２６を、例えば、ＰＥＣＶＤ、ＬＰＣＶＤ、ＥＢＥＡＭ、マグネトロンスパッタリングなどの標準的堆積法を用いて堆積させる。フィードバック層２６に用いることができる材料の例としては、窒化シリコン、炭化シリコン、酸化シリコン、酸炭化シリコン（ＳｉＯＣ）、酸窒化シリコン（ＳｉＯＮ）、及び他の複合誘電体層が挙げられる。種々の実施形態において、フィードバック層２６はシリコンリッチの複合誘電体層として形成することができる。選択される組成は、例えば、対応する材料の組成依存特性（例えば、誘電的性質、有効バンドギャップ及び／又はｐ＋ＩｎＰに関連するバンドオフセットなど）及びデバイス動作中の容量性フィードバック特性を考慮して選択された材料によって決めることができる。当業者であれば理解するように、フィードバック層２６は、例えば、動作逆バイアス電圧におけるアバランシェダイオード構造体の接合容量、逆バイアス電圧依存の利得などを考慮に入れ、全体のデバイス設計を考慮して、所望のフィードバック容量をもたらすように設計される（例えば、相対誘電率を考慮した厚さ及び材料選択）。非限定的な例として、フィードバック層２６は、約０．１ミクロン（μｍ）から約２．０μｍまでの厚さを有することができ、材料に応じて約２．０から８．０までの相対誘電率を有することができる。
【００３８】
フィードバック層２６を堆積させた後、これをフォトリソグラフィ及び下方の窒化シリコン誘電体層２４に至る乾式エッチングによりパターン化して、アバランシェフォトダイオードの能動領域の外側領域から除去することができる。フィードバック層２６をパターン化した後、「ｐ」コンタクトメタライゼーション２８を形成することができる。より具体的には、例えば、フィードバック層２６をパターン化するのに用いたフォトレジストを除去した後、「ｐ」コンタクトメタライゼーション２８を、リフトオフプロセスを用いて（即ち、フォトレジストをパターン化し、例えばｅビーム蒸着を用いて「ｐ」コンタクト金属を堆積させ、次いでフォトレジスト（及び、上層の金属）を除去して）パターン化することができる。
【００３９】
「ｐ」金属２８は、デバイス内の全てのマイクロピクセル（ｐ＋拡散に対応する）を接続して、各々の個別のマイクロセルからの信号を結合する（加え合わせる）。当業者であれば理解するように、種々の実施形態において図１に示したように、「ｐ」金属コンタクト２８、複合誘電体フィードバック層２６、及びｐ＋拡散は、動作中にＡＰＤをクエンチするフィードバック容量を含む容量性構造体をもたらし、ここで、誘電体フィードバック層２６を通る電界は主に垂直方向（薄膜誘電体層２６の平面に垂直）にあり、層２６がモノリシックに統合されたＡＰＤを通る電界と同じ方向に沿っており、従って、モノリシックに統合されたフィードバック容量は、ＡＰＤ接合容量と直列になる。
【００４０】
「ｐ」金属堆積の後、ウェハは、化学機械研磨法を用いて背面の粗研磨及び研磨を行うことができる。研磨後、反射防止被膜３１（例えば、窒化シリコン）をウェハの背面に堆積させることができ、例えば、ＡｕＧｅＮｉ／Ａｕ又はＡｕＳｎ合金の電子線（ＥＢｅａｍ）蒸着又は熱蒸着又はスパッタリングを用いて、「ｎ」コンタクト金属２７を堆積させることができる。またリフトオフ技術を用いて「ｎ」金属を選択的にパターン化し、窓を開けてデバイスの背面照明をもたらすことができる（例えば、光入力信号１１で表される）。
【００４１】
図２は、図１のものと同様であるが、デバイスが増幅する光入力信号を受け取る開窓領域内部のＩｎＰ基板内に形成されたモノリシック統合型レンズをさらに含む、ＩｎＧａＡｓ／ＩｎＰベースの個別増幅デバイスの断面図を概略的に示す。
【００４２】
前述の実施形態から理解されるように、デバイスは分離したＩｎ0.53Ｇａ0.47Ａｓ吸収層を備える。種々の実施形態において、デバイスは、吸収層が完全に空乏化したとき、電界強度が約６−８×１０4Ｖ／ｃｍとなるように設計し動作させることができる。そのような電界は、ＩｎＧａＡｓ層において１．５・１０5Ｖ／ｃｍの閾値電界を有するトンネル電流を阻止し、同時に飽和速度（Ｅ＞１０4Ｖ／ｃｍ）に近い高速度の自由キャリアをもたらす。
【００４３】
図１及び図２に示すデバイス断面の種々の実施において、吸収層の厚さは、１．０６乃至１．６μｍ波長領域の吸収を可能にする（＞７５％量子収率）ように約１μｍに選択することができる。種々の実施において、デバイスは前面照明及び／又は背面照明を有することができる（例えば、前面メタライゼーション及びフィードバック層は関心のある波長に対して透明にすることができる）。Ｉｎ0.53Ｇａ0.47Ａｓ吸収層は、波長１．７μｍに至るまで高い吸収係数をもたらす。上記のように１．３μｍまでの波長に対するデバイス動作が必要な場合には、ＩｎＧａＡｓ吸収層の代りにＩｎＧａＡｓＰ吸収層を用いてバンドギャップを増加させることができる。バンドギャップの増加は、漏れ電流をより小さくし、結果としてデバイス全体のダークカウント率を低くする。また前述の様に、ＩｎＧａＡｓＰ傾斜層の使用は、価電子帯不連続部におけるホールのパイルアップを減らしてより高周波数での動作を可能にする。
【００４４】
種々の実施において、電荷制御層及び増倍層のパラメータは、高利得、高速を達成し、アバランシェ効率を高めるように最適化することができる。さらに増倍層の厚さはデバイスの動作バイアス電圧を定めるように、そして動作バイアス電圧を下げる助けとなるように選択することができる。例えば、電荷制御層の厚さは約１μｍ厚とすることができ、増倍層の厚さは約２μｍ厚とすることができる。これらの層のこれら例証的な厚さは、高いデバイス動作電圧をもたらす。
【００４５】
ガードリング手法による平面設計を用いる幾つかの実施の潜在的な欠点は、セルの密度が低くなり、低い幾何学的係数（ｇ）をもたらすことである。これは、全ての光生成キャリアが増倍されることにはならない、即ち、ガードリング領域の下で吸収されたキャリアが失われることを意味する。セル毎の均一領域の有効直径の例は２１μｍであり、対応する円（有効平方）は３４６μｍ2であり、一方セル毎の完全平法（例えば、セルの六方充填）は３２μｍのステップに対して５１２μｍ2であり、これは幾何学的係数ｇ＝３４６／５１２＝０．６７５に対応する。従って、そのような設計に対する検出効率（Ｐｄ）は、次のように見積ることができる。
Ｐ＝ｇ×（１−反射係数）×（吸収効率）×（アバランシェ確率）
＝０．６７×０．８５×０．８５×０．８５≒０．４１
【００４６】
アバランシェ確率は、増倍領域を通過して検出可能出力信号パルスを生じる光キャリアの確率である。この値はいずれかの半導体ガイガーモードデバイスに類似した個別増幅器の効率と考えることができる。幾何学的係数をより大きくするためには、セルのサイズを大きくする必要があり、このことが最終デバイス中のセルの数を減らし、低いダイナミックレンジをもたらす。
【００４７】
種々の代替的デバイス設計においては、エッジ降伏を抑制するためのガードリングはないが、この設計は自由キャリア生成の効率を高めるのに用いることができる。バルク吸収層から移動してくるキャリアのみが増倍され、一方半導体−絶縁体界面の近くで生成したキャリアは増倍されないことに留意することが重要である。これは、ＩｎＰ−Ｓｉ3Ｎ4界面における表面生成を減らし、同時に高量子収率を維持する。
【００４８】
有効平方直径は６．２μｍと見積られ（セル毎の有効平方３０μｍ2）、一方ステップ８μｍの完全平方（セルの六方充填に対して）は３２μｍ2となり、従ってｇ≒０．９となる。これは、検出確率を５０−５５％にまで増加させる。
【００４９】
小さいセルサイズを有することの幾つかの利点としては、広いダイナミックレンジ、低いセル間光学的結合、及び小さいセル容量による広い帯域幅が挙げられる。
【００５０】
例証としてだけであるが、図３−図６は、約１５％Ｃ及び約１０％Ｏのシリコンリッチな組成物を有する０．３μｍ厚の複合誘電体フィードバック層を用いた、図１に示した構造体に類似したＩｎＧａＡｓ／ＩｎＰ個別アバランシェ増幅検出器に対して計測された種々の特性を示す。より具体的には、図３は、図１に示した構造体に類似したＩｎＧａＡｓ／ＩｎＰ個別アバランシェ増幅検出器（即ち、フィードバック層を含んだ）の計測された暗電流特性（４１）を、モノリシック統合型フィードバック層を含まない類似のデバイスの計測された暗電流特性（４３）と比較して示す。この図から分かるように、フィードバック層は、降伏電圧を超えるまで動作バイアス電圧を増加させるが、これは低レベル検出デバイスの独特の特徴である。０．３μｍの複合誘電体フィードバック層を用いたこのＩｎＧａＡｓ／ＩｎＰ個別アバランシェ増幅検出器に関して、図４はＩｎＧａＡｓ／ＩｎＰについて例証的な計測された利得特性を示し、図５は例証的な計測された光子検出効率（ＰＤＥ）を示し、図６は例証的な計測された単一電子応答（ＳＥＲ）特性を示す。
【００５１】
前述のように、本発明の種々の実施形態によると、モノリシック統合型誘電体フィードバック層を有する化合物半導体ガイガーモードＡＰＤは、アレイとして実施することができる。例えば、図７及び図８は、本発明の幾つかの実施形態による、個別増幅光検出器アレイデバイスの例証的な代替的実施形態の断面図を概略的に示す。図示するように、図７のアレイ内で、背面コンタクトメタライゼーション２７がピクセル間（要素間）領域に配置され、一方図８のアレイ内では、背面コンタクトメタライゼーションは、ピクセル間ではなくアレイの能動領域の外周部に配置される。理解されるように、図８に示す実施形態と比較すると、図７の実施形態ではピクセル間クロストークがより小さくなり得るが、充填率は減少し得る。また、種々の代替的実施形態により、図７に示す実施形態は、各ピクセル内に背面マイクロレンズを含むように修正することができる（例えば、各レンズは図２の実施形態において示した背面レンズに類似する）。
【００５２】
本発明の幾つかの実施形態は、光／電気クロストーク及び／又はアフターパルシングを減らすための種々の抑制技術／方法の統合に関する。例えば、本発明の幾つかの実施形態に対して、個別増幅デバイスのマイクロピクセル間、又は同様に、アレイの各ピクセル要素のマイクロピクセル間の光学的分離は、所望の個別増幅性能を実現するのに非常に重要となり得る（例えば、本発明の幾つかの実施形態に用いられるＩｎＧａＡｓ／ＩｎＰエピタキシャル層の直接バンドギャップを考慮して）。さらに、幾つかの実施形態においてはそのような分離が非常に重要ではない可能性があるが、それでもそのような分離を設けることができる。
【００５３】
幾つかの例証的なマイクロピクセル間分離技術（例えば、光及び／又は電気クロストーク及び／又はアフターパルシングを減らすための）には、（ｉ）能動領域の間にトレンチをエッチング形成して各々の能動領域を隣接の能動領域から分離すること、（ｉｉ）そのような分離トレンチをエッチング形成し、それを誘電体材料及び／又は有機材料で充填すること、（ｉｉｉ）そのようなトレンチをエッチング形成し、イオン注入及び／又は拡散によってトレンチ領域内に分離したｐ−ｎ接合を形成し、さらに場合により誘電体及び／又は有機材料でトレンチを充填すること、並びに（ｉｖ）そのようなトレンチをエッチング形成する代りに、注入及び／又は拡散によってマイクロピクセル間領域内に分離したｐ−ｎ接合を形成すること、が挙げられるが、これらに限定はされない。当業者であれば理解するように、そのような分離技術は、隣の能動領域に移動し易い光及び／電気キャリアを、例えば、吸収し（例えば、ポテンシャルシンクを設けることにより）又は反射し（例えば、ポテンシャル障壁を設けることにより）又は再結合させる（例えば、逆型の過剰キャリアを供給することにより）ように実施することができる。
【００５４】
これらの例証的なマイクロピクセル間分離技術の幾つかを図９−図１１に概略的に示す。より具体的には、図９は、内部に第１の誘電体層５１（例えば、窒化シリコン）を堆積させ、一方トレンチ領域５３は未充填であるトレンチとして形成されたピクセル間分離領域を示す。図１０は、内部に第１の誘電体層５５（例えば、窒化シリコン）を堆積させ、次いで、別の誘電体（例えば、ＳｉＯx）又は有機材料とすることができる第２の材料５７を堆積させたトレンチとして形成されたピクセル間分離領域の代替的な実施を示す。図１１は、ピクセル間分離領域が、イオン注入又は拡散技術を用いて高濃度ドープ領域５９（例えば、ｐ−ｎ接合を形成するための）によって形成される、さらに別の例証的な代替的実施を示す。
【００５５】
当業者であれば理解するように、図９−図１１に示した例証的な分離領域は、ｎ＋ＩｎＰバッファ層１４を除くエピタキシャル層の各々を通って延びるが、これら及び他の分離技術の種々の代替的実施において、分離領域は、アバランシェダイオード・デバイスの１つ又はそれ以上のいずれかの半導体層（例えば、バッファ層１４などのバッファ層を含む）を部分的に又は完全に通って延びるように実施することができる。
【００５６】
本発明が、その特定の実施形態に関して示され説明されたが、その実施形態は、本発明の原理を説明するに過ぎず、排他的な実施形態、さもなければ限定的な実施形態であることを意図したものではない。従って、本発明の例証的な実施形態の上記の説明、及びその種々の例証的な修正及び特徴は、多くの特異性をもたらすが、これらの可能な細部は本発明の範囲を限定するものと理解すべきではなく、本発明は、その範囲から逸脱することなく、かつ、これに付随する利点を損なうことなく、多くの修正、適合、変形、省略、付加、及び等価な実施の余地があることを、当業者であれば容易に理解するであろう。例えば、プロセス自体において必要な又は本来備わっている範囲を除いて、図面を含む本開示において説明された方法又はプロセスのステップ又は段階に対して特定の順序は暗示されない。多くの場合、説明される方法及びデバイスの目的、効果又は趣旨を変えることなく、プロセス・ステップの順序を変更することができ、種々の例証的なステップ及び／又は材料層を結合し、変更し、又は省略することができ、種々のステップ及び／又は材料層を付加することができる。さらに、用語及び表現は、限定ではなく説明の観点で用いたものであることが留意される。これらの用語又は表現は、図示し説明した特徴又はその部分のいずれかの等価物を排除するために使用する意図はない。さらに、本発明は、本明細書で説明された、又はさもなければ本開示を鑑みて理解される、及び／又はその幾つかの実施形態において実現することができる、１つ又はそれ以上の利点を必ずしももたらすことなく、実施される場合がある。従って、本発明は、開示される実施形態に限定されることを意図するものではなく、添付の特許請求の範囲によって定められるべきで。
【符号の説明】
【００５７】
１０：個別増幅光検出器デバイス
１１：光入力信号
１２：基板
１４：バッファ層
１６：吸収層
１８：傾斜層
２０：電荷制御層
２２：増倍層（ＩｎＰアバランシェ層）
２４：誘電体層
２６：フィードバック層
２７、２８：コンタクトメタライゼーション
３１：反射防止被覆
３３：高濃度ドープｐ型（ｐ＋）領域
４１、４３：暗電流特性
５１、５５：誘電体層
５３：トレンチ領域
５７：第２の材料
５９：高濃度ドープ領域
【技術分野】
【０００１】
本発明は、一般に、信号検出に関し、より具体的には、弱い光（単一光子及び／又は複数光子）又は電気（単一電子及び／又は複数電子）信号などの低レベル信号を検出すること、及び約９５０ｎｍよりも長い波長を有する弱い光信号を検出することに関する。
本出願は、２００９年６月２６日出願の米国特許仮出願第６１／２２０，７０９号の利益を主張するものであり、この出願は、引用によるこうした組み込みが許可される又は他の方法で禁止されていない各々のＰＣＴ加盟国及び地域のために、その全体が引用により本明細書に組み込まれる。
【背景技術】
【０００２】
単一光子又は単一電子程度の低レベル信号を検知し検出することは、現在でも難しい課題である。これらのセンサ内で、一次信号（光、電気、機械、化学、放射など）が素電荷キャリア、例えば、装置のタイプに応じて、電子、ホール、又はイオンなどに変換される。こうした素電荷キャリアの信号電荷パケットが増幅され、一般的に検出し及び／又は分析することができる信号に（例えば、電圧信号に）変換される。
【０００３】
臨界閾値パラメータを有する高速センサ・デバイスは、例えば、レーザ通信、深宇宙通信、量子情報処理、低レベル信号画像化及び他の監視装置、記録及び画像転送システム、並びに放射又は粒子検出システムなどに関連する多くの用途において、緊急の必要性がある。これらの用途は、弱い（わずか１つ又は数個の少ない素電荷キャリア）だけでなく、持続時間が短い及び／又は急速に変化する（即ち、帯域幅が広い）電気信号を検出し記録することができるセンサを必要とする。従って、これらの用途は、そのような電気信号を広い帯域幅にわたって低ノイズレベルで増幅することができるセンサを必要とする。
【０００４】
現在、一般にセンサを開発するのに用いられている手法は、弱い電気信号を検出して記録するのに適した信号増幅特性を取得することである。この手法に対する代替的な手法は限られている。
【０００５】
弱い電気信号を検知するための別の手法は、信号キャリアのアバランシェ増幅（増倍）を用いることであり、これは既知の最も高感度で高速の増幅法である。周知のように、アバランシェ増幅は、強電界内で生じる衝突イオン化に基づくもので、電界内で加速した信号キャリアが、増幅器の作動媒体の原子をイオン化して信号キャリアの増倍（例えば、複製）をもたらすものである。しかし、高増倍率においてはアバランシェ増幅の動作点を安定させることが難しい。さらに、内部（過剰）ノイズレベル及び応答時間が増倍率の増加と共に急速に増大する。高増倍率の使用に付随するこれらの問題のために、伝統的なアバランシェフォトダイオードには、典型的には１００未満の比較的低い増倍率Ｍが用いられるが、これでは数個の電子からなる広帯域の信号を検出し記録することはできない。
【０００６】
アバランシェ増倍はまた、ガイガー・ミュラーカウンタを用いて個々のイオン化粒子を記録するのに用いられている。この装置に入った粒子は、信号キャリアを必要な記録レベルまで増倍するアバランシェ類似プロセスを引き起こす。最近になって、この原理は、ガイガーモード・アバランシェフォトダイオード（ＡＰＤ）と呼ばれることが多い半導体アバランシェフォトダイオード内の単一電荷キャリアを記録するのに成功裏に用いられている。しかし、このガイガー・ミュラーの増幅原理は、半導体の降伏電圧より高い電圧で機能する。降伏電圧は、降伏電圧より高い電圧ではアバランシェプロセスが自続するようになり、それ自体で停止することができない暴走アバランシェが生じ、理論的には無限アバランシェ利得に近づく、というように定義される。無限アバランシェのために、このプロセス中には、新しい到着信号はアバランシェが停止するまで検知され得ない。従って、ひとたび信号が生成される（検知される）とアバランシェを停止して、別の信号を検出するためにフォトダイオードをリセットできるようにする必要がある。アバランシェプロセスは、逆バイアス電圧を降伏電圧以下にすることによって停止することができる。この逆バイアス電圧を降伏電圧以下にするプロセスは「クエンチング」と呼ばれる。
【０００７】
このクエンチングプロセスは非常に早いが全体の信号をアバランシェプロセスから抜け出させることはしない。このプロセスは、アバランシェプロセスを許容レベルまで停止させて次の信号を検出できるようにするのに、「不感時間」と呼ばれ、典型的には１−１０秒の程度の多少の時間を必要とする。
【０００８】
さらに、既知のガイガーモード・アバランシェダイオードでは、１個の入力電荷キャリアの信号と数個の入力電荷キャリアの信号との間を区別することができない（即ち、電荷キャリアの個数についての高解像度を与えない）。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従って、弱い信号の検出において、そして特に信号の高感度且つ高解像度検出のため、並びに広帯域幅の弱い信号の高解像度検出（不感時間がなくリセット時間のみでより高速の）のためのシステム及び方法の提供において、さらなる進歩及び改良の必要性が依然として存在する。さらに、約９５０ｎｍよりも長波長に敏感なガイガーモード・アバランシェダイオードのさらなる進歩の必要性が依然として存在し、そして特に、約９５０ｎｍ又はそれより長い波長に敏感で、広帯域幅（例えば短いリセット時間）及び／又は高解像度（例えば、単一光子解像度）を有するガイガーモード・アバランシェフォトダイオードの必要性が依然として存在する。
【課題を解決するための手段】
【００１０】
本発明の種々の実施形態は、従来技術のガイガーモードＡＰＤでは実現できない自己クエンチング又は自己リセットを用いて低レベル電気又は光信号を検出及び検知するための準備を整える。例えば、本発明の幾つかの実施形態は、９５０ｎｍより長い波長における、及び／又は現在技術の１μ秒よりも短いリセット時間での単一光子検出を可能にする。
【００１１】
本発明の種々の実施形態は、化合物半導体ガイガーモード・アバランシェダイオードにモノリシックに統合された複合誘電体層を備えることによって、化合物半導体ガイガーモード・アバランシェダイオードのモノリシックな自己クエンチングを行うための方法及び装置を含む。化合物半導体ガイガーモード・アバランシェダイオードは、約９５０ｎｍ又はそれより長い波長の光子に敏感な光吸収領域、及び光吸収領域から分離することが可能なアバランシェ増倍領域を有するように設計することができる。使用できる化合物半導体には、ＩＩＩ−Ｖ族及びＩＩ−ＶＩ族化合物、例えば、ガリウムヒ素（ＧａＡｓ）ベース、インジウムリン（ＩｎＰ）ベース、カドミウムテルル（ＣｄＴｅ）ベース、又はインジウムアンチモン（ＩｎＳｂ）ベースの材料などが含まれる（例えば、それらの種々の３成分、４成分又は５成分化合物を含み、また歪み層及び／又は無歪み層を含む）。本明細書の開示を考慮して、当業者であれば、本発明の種々の実施形態により、それら材料を用いて所望の特性、例えば、所望のスペクトル特性（例えば、短波長赤外から長波長赤外までの関心のある波長の吸収）をもたらし、さらにモノリシック統合型複合誘電体層を含んでモノリシックなクエンチングをもたらすデバイス構造体をいかに設計するかを理解することになる。
【００１２】
モノリシック統合型複合誘電体層（１つ又はそれ以上の連続した誘電体層を含み得る）は、アバランシェプロセスをクエンチするための負のフィードバックを与え、それにより自己クエンチングをもたらし、クエンチング又はゲート動作のための外部回路を必要とせずに自走連続動作を可能にする。モノリシック統合型複合誘電体層は導電性を無視することができるので、主として容量性のフィードバックによってアバランシェプロセスをクエンチするための負のフィードバックを与える。モノリシック統合型複合誘電体層は、窒化シリコン、酸化シリコン、炭化シリコン、酸窒化シリコン（ＳｉＯＮ）、及び酸炭化シリコン（ＳｉＯＣ）のうちの１つ又はそれ以上を含むことができ、幾つかの実施形態においてこれら誘電体の１つ又はそれ以上は、シリコンに富むように堆積させることができる。モノリシック統合型複合誘電体層は、アバランシェダイオードを形成するｐ−ｎ又はｐ−ｉ−ｎ構造体のｐ型化合物半導体領域又はｎ型化合物半導体領域の上に直接堆積させた薄膜層（１つ又はそれ以上の薄膜層を含むことができる）とすることができる。種々の代替的実施形態において、モノリシック統合型薄膜複合誘電体層は、アバランシェダイオードを形成するｐ−ｎ又はｐ−ｉ−ｎ構造体のｐ型化合物半導体領域又はｎ型化合物半導体領域に直接接触する高導電性層の上に直接堆積させることができる。例えば、複合誘電体層をその上に直接堆積させるこの介在高導電性層は、金属層、又は、下層のアバランシェダイオードを形成するｐ−ｎ又はｐ−ｉ−ｎ構造体の直接接触するｐ又はｎ型化合物半導体領域と同じドーパント型の高濃度ドープ半導体層とすることができる。この介在高導電性層は、それ自体で１つ又はそれ以上の高導電性膜を含むことができる。（便宜上、本明細書で用いられるとき、「伝導する（ｃｏｎｄｕｃｔ）」又はその変形体（例えば、「伝導性の（ｃｏｎｄｕｃｔｉｖｅ）」、「伝導的に（ｃｏｎｄｕｃｔｉｖｅｌｙ）」、「伝導性（ｃｏｎｄｕｃｔｉｖｉｔｙ）」）は、特に断りのない限り（例えば、熱伝導性（ｔｈｅｒｍａｌ ｃｏｎｄｕｃｔｉｖｉｔｙ））、電気伝導性（導電性）を指す。
【００１３】
幾つかの実施形態により、モノリシックな負のフィードバック型アバランシェフォトダイオード（ＡＰＤ）は、（ｉ）逆にドープされた化合物半導体領域と接触した第１のドープ（ｐ型又はｎ型）化合物半導体領域（即ち、ｐ−ｎダイオード構造体をもたらす）、又は、第１のドープ半導体領域とは逆にドープされた化合物半導体領域に接触する名目真性化合物半導体領域に接触した第１のドープ化合物半導体領域（即ち、ｐ−ｉ−ｎダイオード構造体をもたらす）、（ｉｉ）第１の表面及び対向表面を有し、この第１の表面は（ａ）第１のドープ領域若しくは逆ドープ領域のいずれかと接触するか又は（ｂ）第１のドープ領域若しくは逆ドープ領域のいずれかと接触する高導電性層と接触する、複合誘電体薄膜層（１つ又はそれ以上の誘電体薄膜を含むことができる）、並びに、（ｉｉｉ）誘電体薄膜層の対向表面と接触し、アバランシェフォトダイオードの端子として機能する高導電性（例えば，金属）薄膜コンタクト層を備える。より具体的には、種々の実施形態において、複合誘電体薄膜層は、高導電性層の第１の表面と接触する第１の表面を有し、高導電性層は第１のドープ領域又は逆ドープ領域高導電性層のいずれかと接触する対向表面を有し、高導電性層は１つ又はそれ以上の導電性薄膜層として実施することができる。
【００１４】
本発明の幾つかの実施形態は、９５０ｎｍよりも長い波長の入力信号を、入力信号を個別に増幅され及び／又は一緒に増幅される個別の信号成分に分配することによって検出するためのシステム及び方法を提供する。本発明の幾つかの実施形態により、入力信号を検出するためのシステム及び方法は、入力信号から複数の空間的に分離した素電荷成分を生成するステップを含み、ここで、各々の素電荷成分はそれぞれ既知数の素電荷を有し、複数の空間的に分離した素電荷成分の数は、当該入力信号の大きさの既知の単調関数であり、さらに本システム及び方法は、複数の空間的に分割された素電荷成分の各々を個別に又は一緒に増幅してそれぞれの複数の信号電荷パケットを供給するステップを含み、ここで、各々の信号電荷パケットは、それぞれの増幅率によって、それぞれの既知数よりも大きい第２の素電荷数を有する。
【００１５】
本発明の種々の実施形態によると、複数の空間的に分離した素電荷成分の数は、当該入力信号の大きさに比例する。さらに、複数の信号電荷パケットの各々は、検出するのに十分な第２の素電荷数を有する。
【００１６】
本発明の幾つかの実施形態によると、複数の空間的に分割された素電荷成分の別個の増幅により、複数の信号電荷パケットの各々に対して実質的に同じ第２の素電荷数がもたらされる。
【００１７】
本発明の幾つかの実施形態によると、複数の空間的に分離した素電荷成分の各々は、実質的に同じ第１の素電荷数を有し、従ってそれぞれの既知数の各々は実質的に第１の数に等しい。この第１の数は、統計的に有意な計量の範囲内で実質的に１に等しくすることができる。
【００１８】
本発明の種々の実施形態によると、入力信号は光又は電気とすることができる。入力信号が光信号である場合、空間的に分離した素電荷成分は、光信号を９５０ｎｍより長い波長の複数の光子信号パケットに分割することによって与えることができる。光信号の分割は入力到着信号の光子統計によるものとすることができ、及び／又は個々のチャネルに物理的に分割することができる。入力信号が電気信号である場合、空間的に分割された素電荷成分は、電気信号を空間的に分割された素電荷成分の各々に分割することによって与えることができる。
【００１９】
本発明のさらに別の態様によると、複数の空間的に分割された素電荷成分の各々の別個の増幅は、アバランシェ増倍によってもたらすことができ、これは多段階アバランシェ増倍を含むことができる。
【００２０】
本発明の幾つかの実施形態は、アバランシェ増幅器と、９５０−１７００ｎｍの波長領域内で動作し、単一アバランシェ増幅器の上の単一素電荷をリセットする抵抗容量性遅延層を有する光吸収層とをモノリシックに統合することを含む。幾つかの実施形態において、容量性遅延層は、アバランシェ増幅器の直上に配置され、且つ、増幅器の外周内に配置されるか又は増幅器の外周を含む。
【００２１】
本発明の種々の実施形態は、複数のアバランシェ増幅器と、９５０−１７００ｎｍの波長領域内で動作し、これらアバランシェ増幅器の上の複数の単一素電荷をリセットする抵抗容量性遅延層を有する光吸収層とをモノリシックに統合することを含む。
【００２２】
本発明の幾つかの実施形態は、ドープ領域、増倍領域、及び電荷制御層を用いてアバランシェ増幅器を形成し、光吸収層を形成し、アバランシェ増幅器の直接上の接触する抵抗容量性遅延層を形成するステップを含む、アバランシェ増幅器を形成する方法を含む。アバランシェ増幅器は、ＩｎＰ材料系を用いて形成することができ、光吸収層はＩｎＧａＡｓを含むことができ、増倍領域はＩｎＰを含むことができる。
【００２３】
本発明の幾つかの実施形態は、ドープ領域、増倍領域、及び電荷制御層を用いて形成された複数のアバランシェ増幅器と、光吸収層と、複合誘電体を含み、アバランシェ増幅器の直上に形成されて増幅器と物理的に接触する抵抗容量性遅延層とを備えたモノリシックデバイスを含む。
【００２４】
本発明の幾つかの実施形態は、分離した吸収領域及び増倍領域と、吸収領域と増倍領域の間（しかし、必ずしも一方又は両方に隣接しない）に配置され、吸収領域と増倍領域の間の電界分布を制御する電荷制御層と、増倍領域内で生成されるアバランシェ電流に応じて増倍領域内の電界をクエンチするように構成されたモノリシック統合型フィードバック層と、を備えたモノリシックなＩｎＰベース型アバランシェフォトダイオード・デバイスを提供する。モノリシックなＩｎＰベース型アバランシェフォトダイオード・デバイスは、その検出領域が分離した平行アバランシェチャネルを表すマイクロピクセル領域を含むように構成することができる。マイクロピクセル領域は、増倍領域内に対応する局所電界分布をもたらす局所高濃度ドープ領域として形成することができる。幾つかの実施形態において、フィードバック層は、酸窒化シリコン（ＳｉＯＮ）、酸炭化シリコン（ＳｉＯＣ）、シリコンカーバイド、窒化シリコンなどの複合誘電体を含む。複合誘電体層は、シリコンリッチとなるように形成することができる。吸収領域は、ＩｎＰに格子整合したＩｎＧａＡｓのようなＩｎＧａＡｓを含むことができ、増倍領域はＩｎＰを含むことができる。
【００２５】
種々の実施形態において、そのようなモノリシックＩｎＰベース型アバランシェフォトダイオード・デバイスは個別のデバイスとして又はアレイとして実施することができる。例えば、モノリシック１次元又は２次元アレイは、各々が別々の出力を与える複数のそのようなモノリシックＩｎＰベース型アバランシェフォトダイオード・デバイスから形成することができる。より具体的には、本発明の幾つかの実施形態は、ＩｎＰベース型アバランシェフォトダイオード・デバイスのモノリシックアレイを含み、アレイ内のＩｎＰベース型アバランシェフォトダイオード・デバイスの各々は、分離した吸収領域及び増倍領域と、吸収領域と増倍領域の間に配置され（しかし、そのいずれか又は両方に必ずしも隣接しない）、吸収領域と増倍領域の間の電界分布を制御する電荷制御領域と、増倍領域内で生成されるアバランシェ電流に応じて増倍領域内の電界をクエンチするように構成されたモノリシック統合型フィードバック層とを含む。アレイ内のＩｎＰベース型アバランシェフォトダイオード・デバイスの各々は、別々に読み出すことができるそれぞれの出力を与えることができる。アレイ内のＩｎＰベース型アバランシェフォトダイオード・デバイスの各々は、複数のマイクロピクセル領域を備えることができ、各々のマイクロピクセル領域は、それぞれのＩｎＰベース型アバランシェフォトダイオード・デバイス内の分離した平行アバランシェチャネルを表す。種々のそのような実施形態において、アレイ内のＩｎＰベース型アバランシェフォトダイオード・デバイスの各々（例えば、各々のアレイのピクセル要素）は、そのマイクロピクセル領域の各々の組合せを表すそれぞれの出力を与える（即ち、アレイ内のそれぞれのピクセルの分離した平行アバランシェチャネルが合同してピクセルのそれぞれの出力を与える）。
【００２６】
本発明の幾つかの実施形態は、光／電気クロストーク及び／又はアフターパルシングを減らすための種々の抑制技術／方法の統合に関する。例えば、本発明の幾つかの実施形態に対して、個々の増幅デバイスのマイクロピクセル間、又は同様に、アレイの各ピクセル要素のマイクロピクセル間の光学的分離は、所望の個々の増幅性能を実現するのに非常に重要となり得る（例えば、本発明の幾つかの実施形態において用いられるＩｎＧａＡｓ／ＩｎＰエピタキシャル層の直接バンドギャップを考慮して）。光学的分離法は、能動領域の間にトレンチをエッチング形成して各々の能動領域を隣接の能動領域から分離し、これらの分離トレンチを誘電体層及び／又は有機材料で充填し、注入及び／又は拡散によってトレンチの位置に分離したｐ−ｎ接合を形成して隣の能動領域などに移動し易い光／電気キャリアを吸収又は反射又は再結合するステップを含むが、これに限定されるものではない。分離トレンチは、アバランシェダイオード・デバイスの１つ又はそれ以上の半導体層を通して部分的に又は全体的に延びるように実施することができる。
【００２７】
本発明の幾つかの実施形態は、単一又は複数光子入力信号に対して、個々のマイクロピクセル（セル）を個別に増幅すること、並びに幾つか又は全てのマイクロピクセルを一緒に増幅することの両方に関わることができる。
【００２８】
当業者であれば、前述の簡単な説明及び以下の詳細な説明は、本発明を例証し、説明するものであり、本発明の限定又は本発明により達成することができる利点の制限を意図したものではないことを理解するであろう。さらに、本発明の前述の概要は、本発明の幾つかの実施形態を表すものであり、本発明の範囲内の全ての主題及び実施形態を表すものでも、含むものでもない。従って、本明細書で参照され、その一部を構成する添付図面は、本発明の実施形態を図示し、詳細な説明と共に、本発明の原理を説明するのに役立つ。
【００２９】
本発明の実施形態の態様、特徴及び利点は、構造体及び動作の両方に関して、種々の図の全体を通して同様の参照符号が同じ又は類似の部分を示す添付図面と併せて記述される以下の説明を踏まえて本発明を考察するときに、理解され、より容易に明らかになるであろう。
【図面の簡単な説明】
【００３０】
【図１】本発明の幾つかの実施形態による、個別増幅光検出器デバイスの例証的な断面図を概略的に示す。
【図２】本発明の幾つかの実施形態による、個別増幅光検出器デバイスの例証的な断面図を概略的に示す。
【図３】本発明の幾つかの実施形態によるフィードバック層を有するＩｎＧａＡｓ／ＩｎＰ個別アバランシェ増幅検出器、及び、フィードバック層を有しないＩｎＧａＡｓ／ＩｎＰ個別アバランシェ増幅検出器に対する計測された暗電流特性の例証的な比較を示す。
【図４】本発明の幾つかの実施形態によるフィードバック層を有するＩｎＧａＡｓ／ＩｎＰ個別アバランシェ増幅検出器に対する例証的な計測された利得特性を示す。
【図５】本発明の幾つかの実施形態によるフィードバック層を有するＩｎＧａＡｓ／ＩｎＰ個別アバランシェ増幅検出器に対する例証的な計測された光子検出効率（ＰＤＥ）特性を示す。
【図６】本発明の幾つかの実施形態によるフィードバック層を有するＩｎＧａＡｓ／ＩｎＰ個別アバランシェ増幅検出器に対する例証的な計測された単一電子応答（ＳＥＲ）特性を示す。
【図７】本発明の幾つかの実施形態による個別増幅光検出器アレイデバイスの例証的な断面図を概略的に示す。
【図８】本発明の幾つかの実施形態による個別増幅光検出器アレイデバイスの例証的な断面図を概略的に示す。
【図９】本発明の幾つかの実施形態による、マイクロピクセル間分離の種々の例証的実施を含む、個別増幅光検出器の例証的な断面図を概略的に示す。
【図１０】本発明の幾つかの実施形態による、マイクロピクセル間分離の種々の例証的実施を含む、個別増幅光検出器の例証的な断面図を概略的に示す。
【図１１】本発明の幾つかの実施形態による、マイクロピクセル間分離の種々の例証的実施を含む、個別増幅光検出器の例証的な断面図を概略的に示す。
【発明を実施するための形態】
【００３１】
図１は、ＩｎＧａＡｓ／ＩｎＰ材料系を用いて設計された個別増幅光検出器デバイス１０の例証的な断面図を概略的に示す。図示したように、個別増幅光検出器デバイス１０は、ｎ型ＩｎＰ（「ｎ−ＩｎＰ」）基板１２、ｎ−ＩｎＰバッファ層１４、名目真性ＩｎＧａＡｓ吸収層１６、組成傾斜型ｎ−ＩｎＧａＡｓＰ傾斜層１８（例えば、ＩｎＧａＡｓからＩｎＰまで組成傾斜させた）、ｎ−ＩｎＰ電荷制御層２０、内部に高濃度ドープｐ型（ｐ＋）領域３３が形成される名目真性ＩｎＰ増倍層２２、誘電体層２４（表面保護層として機能し得る）、フィードバック層２６、並びにコンタクトメタライゼーション２７及び２８を備える。
【００３２】
エピタキシャル層は、例えば、金属有機化学気相堆積（ＭＯＣＶＤ）又は分子線エピタキシ（ＭＢＥ）を用いて成長させることができる。出発物質はｎ型にドープされたバルクＩｎＰ結晶とすることができる。基板層１２の上に、ｎ＋ＩｎＰバッファ層１４の第１の層を成長させて基板欠陥の吸収層への又は表面への移動を防止することができる。この実施形態において、第２の層は５３％インジウム及び４７％ガリウムを有し、ＩｎＰバッファ層１４に格子整合された３成分インジウムガリウムヒ素（ＩｎＧａＡｓ）である。この格子整合したＩｎ0.53Ｇａ0.47Ａｓ吸収層は、室温で０．７３ｅＶのバンドギャップを有する。この低いバンドギャップエネルギーが９５０ｎｍから１７００ｎｍまでのスペクトル領域の光キャリアの吸収（収集）を可能にする。種々の代替的実施形態において、ＩｎＰに格子整合させた４成分（例えば、ＩｎＧａＡｓＰ又はＩｎＧａＡｌＡｓ）又は５成分材料を吸収層として用い、例えば、バンドギャップを所望のカットオフ波長に調整することができる。また、幾つかの実施形態において、吸収層は１つ又はそれ以上の歪み（例えば、偽形）３成分及び／又は４成分層を備えることができ、これを用いてデバイスの吸収特性を関心のある波長に調整することができる（例えば、歪みＩｎＧａＡｓを用いて、約１．７−１．８μｍを超えるまで、例えば約２．６μｍまで吸収を拡張する）
【００３３】
幾つかの実施形態、例えば図示した実施形態において、４成分ＩｎＧａＡｓＰ層１８をＩｎＧａＡｓ層１６の上に成長させてＩｎＰ電荷制御層２０とＩｎＧａＡｓ吸収層１６の間（又は、ＩｎＰ電荷制御層を用いなかった場合には、ＩｎＰアバランシェ（増倍）層２２と、ＩｎＧａＡｓ、例えば、層２０即ち吸収層の上に成長したｎ型ＩｎＧａＡｓ電荷制御層２０との間）のバンドギャップの不連続性を縮小することができる。幾つかの実施形態において、ＩｎＧａＡｓＰ層１８は、３成分ＩｎＧａ0.53Ａｓ0.48からＩｎＰまでの組成傾斜をつけることができ、４成分組成物は歪み又は格子不整合を避けるように制御される（例えば、４成分組成物は層全体にわたって格子整合を維持するように制御される）。ＩｎＰ電荷制御層２０を吸収層の上に直接成長させた（これは、幾つかの実施形態においては許容可能である）とすると、ＩｎＰ電荷制御領域とＩｎＧａＡｓ吸収領域の間のバンド不連続性が界面におけるホールのパイルアップ（電荷蓄積に付随する）を増加させることになり、低キャリア遷移（再結合に影響する）を生じ、立ち上がり及び立ち下がり時間を長くすることになる。従って、傾斜層１８を設けることによってデバイス性能が向上する。
【００３４】
傾斜層１８の堆積に続いて、ｎ型ＩｎＰ電荷制御層２０を成長させ、次いで最後のエピタキシャル層を名目真性ＩｎＰ層２２として成長させるが、これがデバイス１０の動作中に内部でアバランシェ増倍が起こる層となる。電荷制御層２０は、デバイス内の電界を制御するように、例えば、アバランシェ増倍層２２内に高電界がもたらされる間はＩｎＧａＡｓ吸収層１６に低電界をもたらすように設計される。前述のように、種々の代替的実施形態において電荷制御層２０は、代替的に、吸収層１６に格子整合させたｎ−ＩｎＧａＡｓとして実施することができる。当業者であれば理解するように、種々の代替の材料（例えば、他の格子整合型３成分、４成分、又は５成分組成物）を電荷制御層に用いることができ、一般にこの層はデバイスの動作中にその（例えば、内部のアバランシェ）降伏を防止するように設計する必要がある（例えば、より広いバンドギャップ材料が好ましい場合がある）。
【００３５】
上記のエピタキシャル堆積に続いて、ＩｎＰ／ＩｎＧａＡｓ内部個別増幅フォトダイオード１０の製作は誘電体層２４の堆積に進むが、この層は、例えば、プラズマ強化化学気相堆積（ＰＥＣＶＤ）を用いて堆積させたＳｉ3Ｎ4として実施することができる。ＩｎＰアバランシェ層２２の上面とＳｉ3Ｎ4誘電体層２４の間の高品質界面の形成は、表面漏れ電流を減らすために重要である。そのような高品質界面を設けること（当業者には周知であるように、例えば、Ｓｉ3Ｎ4堆積の前に表面を処理すること、Ｓｉ3Ｎ4誘電体層２４の堆積を制御して膜応力を最小にすることなどによって）により、この表面における表面状態が減少し、従って最終デバイスの全体のダークカウントが減少する。
【００３６】
窒化シリコン誘電体層２４の堆積後、窒化シリコン層２４内に「ｐ」型キャリア拡散のため拡散窓を開口し、ＩｎＰアバランシェ層２２内にｐ−ｎ接合を作成する。この窓は、フォトレジスト内に形成された窓の内部の窒化シリコン層のフォトリソグラフィ及び乾式（例えば、プラズマ）エッチングを用いて開口することができる。窒化シリコンのエッチング後、ｐ＋領域３３を通常の「ｐ」型キャリア拡散プロセスを用い、表面からのｐ−ｎ接合の深さを制御してＩｎＰアバランシェ領域内の接合の正確な位置調整を達成するように最適化した拡散プロセスパラメータ（例えば、拡散温度及び時間など）を使用して形成することができる。
【００３７】
ｐ＋拡散の後、一定利得を維持するフィードバック層２６を、例えば、ＰＥＣＶＤ、ＬＰＣＶＤ、ＥＢＥＡＭ、マグネトロンスパッタリングなどの標準的堆積法を用いて堆積させる。フィードバック層２６に用いることができる材料の例としては、窒化シリコン、炭化シリコン、酸化シリコン、酸炭化シリコン（ＳｉＯＣ）、酸窒化シリコン（ＳｉＯＮ）、及び他の複合誘電体層が挙げられる。種々の実施形態において、フィードバック層２６はシリコンリッチの複合誘電体層として形成することができる。選択される組成は、例えば、対応する材料の組成依存特性（例えば、誘電的性質、有効バンドギャップ及び／又はｐ＋ＩｎＰに関連するバンドオフセットなど）及びデバイス動作中の容量性フィードバック特性を考慮して選択された材料によって決めることができる。当業者であれば理解するように、フィードバック層２６は、例えば、動作逆バイアス電圧におけるアバランシェダイオード構造体の接合容量、逆バイアス電圧依存の利得などを考慮に入れ、全体のデバイス設計を考慮して、所望のフィードバック容量をもたらすように設計される（例えば、相対誘電率を考慮した厚さ及び材料選択）。非限定的な例として、フィードバック層２６は、約０．１ミクロン（μｍ）から約２．０μｍまでの厚さを有することができ、材料に応じて約２．０から８．０までの相対誘電率を有することができる。
【００３８】
フィードバック層２６を堆積させた後、これをフォトリソグラフィ及び下方の窒化シリコン誘電体層２４に至る乾式エッチングによりパターン化して、アバランシェフォトダイオードの能動領域の外側領域から除去することができる。フィードバック層２６をパターン化した後、「ｐ」コンタクトメタライゼーション２８を形成することができる。より具体的には、例えば、フィードバック層２６をパターン化するのに用いたフォトレジストを除去した後、「ｐ」コンタクトメタライゼーション２８を、リフトオフプロセスを用いて（即ち、フォトレジストをパターン化し、例えばｅビーム蒸着を用いて「ｐ」コンタクト金属を堆積させ、次いでフォトレジスト（及び、上層の金属）を除去して）パターン化することができる。
【００３９】
「ｐ」金属２８は、デバイス内の全てのマイクロピクセル（ｐ＋拡散に対応する）を接続して、各々の個別のマイクロセルからの信号を結合する（加え合わせる）。当業者であれば理解するように、種々の実施形態において図１に示したように、「ｐ」金属コンタクト２８、複合誘電体フィードバック層２６、及びｐ＋拡散は、動作中にＡＰＤをクエンチするフィードバック容量を含む容量性構造体をもたらし、ここで、誘電体フィードバック層２６を通る電界は主に垂直方向（薄膜誘電体層２６の平面に垂直）にあり、層２６がモノリシックに統合されたＡＰＤを通る電界と同じ方向に沿っており、従って、モノリシックに統合されたフィードバック容量は、ＡＰＤ接合容量と直列になる。
【００４０】
「ｐ」金属堆積の後、ウェハは、化学機械研磨法を用いて背面の粗研磨及び研磨を行うことができる。研磨後、反射防止被膜３１（例えば、窒化シリコン）をウェハの背面に堆積させることができ、例えば、ＡｕＧｅＮｉ／Ａｕ又はＡｕＳｎ合金の電子線（ＥＢｅａｍ）蒸着又は熱蒸着又はスパッタリングを用いて、「ｎ」コンタクト金属２７を堆積させることができる。またリフトオフ技術を用いて「ｎ」金属を選択的にパターン化し、窓を開けてデバイスの背面照明をもたらすことができる（例えば、光入力信号１１で表される）。
【００４１】
図２は、図１のものと同様であるが、デバイスが増幅する光入力信号を受け取る開窓領域内部のＩｎＰ基板内に形成されたモノリシック統合型レンズをさらに含む、ＩｎＧａＡｓ／ＩｎＰベースの個別増幅デバイスの断面図を概略的に示す。
【００４２】
前述の実施形態から理解されるように、デバイスは分離したＩｎ0.53Ｇａ0.47Ａｓ吸収層を備える。種々の実施形態において、デバイスは、吸収層が完全に空乏化したとき、電界強度が約６−８×１０4Ｖ／ｃｍとなるように設計し動作させることができる。そのような電界は、ＩｎＧａＡｓ層において１．５・１０5Ｖ／ｃｍの閾値電界を有するトンネル電流を阻止し、同時に飽和速度（Ｅ＞１０4Ｖ／ｃｍ）に近い高速度の自由キャリアをもたらす。
【００４３】
図１及び図２に示すデバイス断面の種々の実施において、吸収層の厚さは、１．０６乃至１．６μｍ波長領域の吸収を可能にする（＞７５％量子収率）ように約１μｍに選択することができる。種々の実施において、デバイスは前面照明及び／又は背面照明を有することができる（例えば、前面メタライゼーション及びフィードバック層は関心のある波長に対して透明にすることができる）。Ｉｎ0.53Ｇａ0.47Ａｓ吸収層は、波長１．７μｍに至るまで高い吸収係数をもたらす。上記のように１．３μｍまでの波長に対するデバイス動作が必要な場合には、ＩｎＧａＡｓ吸収層の代りにＩｎＧａＡｓＰ吸収層を用いてバンドギャップを増加させることができる。バンドギャップの増加は、漏れ電流をより小さくし、結果としてデバイス全体のダークカウント率を低くする。また前述の様に、ＩｎＧａＡｓＰ傾斜層の使用は、価電子帯不連続部におけるホールのパイルアップを減らしてより高周波数での動作を可能にする。
【００４４】
種々の実施において、電荷制御層及び増倍層のパラメータは、高利得、高速を達成し、アバランシェ効率を高めるように最適化することができる。さらに増倍層の厚さはデバイスの動作バイアス電圧を定めるように、そして動作バイアス電圧を下げる助けとなるように選択することができる。例えば、電荷制御層の厚さは約１μｍ厚とすることができ、増倍層の厚さは約２μｍ厚とすることができる。これらの層のこれら例証的な厚さは、高いデバイス動作電圧をもたらす。
【００４５】
ガードリング手法による平面設計を用いる幾つかの実施の潜在的な欠点は、セルの密度が低くなり、低い幾何学的係数（ｇ）をもたらすことである。これは、全ての光生成キャリアが増倍されることにはならない、即ち、ガードリング領域の下で吸収されたキャリアが失われることを意味する。セル毎の均一領域の有効直径の例は２１μｍであり、対応する円（有効平方）は３４６μｍ2であり、一方セル毎の完全平法（例えば、セルの六方充填）は３２μｍのステップに対して５１２μｍ2であり、これは幾何学的係数ｇ＝３４６／５１２＝０．６７５に対応する。従って、そのような設計に対する検出効率（Ｐｄ）は、次のように見積ることができる。
Ｐ＝ｇ×（１−反射係数）×（吸収効率）×（アバランシェ確率）
＝０．６７×０．８５×０．８５×０．８５≒０．４１
【００４６】
アバランシェ確率は、増倍領域を通過して検出可能出力信号パルスを生じる光キャリアの確率である。この値はいずれかの半導体ガイガーモードデバイスに類似した個別増幅器の効率と考えることができる。幾何学的係数をより大きくするためには、セルのサイズを大きくする必要があり、このことが最終デバイス中のセルの数を減らし、低いダイナミックレンジをもたらす。
【００４７】
種々の代替的デバイス設計においては、エッジ降伏を抑制するためのガードリングはないが、この設計は自由キャリア生成の効率を高めるのに用いることができる。バルク吸収層から移動してくるキャリアのみが増倍され、一方半導体−絶縁体界面の近くで生成したキャリアは増倍されないことに留意することが重要である。これは、ＩｎＰ−Ｓｉ3Ｎ4界面における表面生成を減らし、同時に高量子収率を維持する。
【００４８】
有効平方直径は６．２μｍと見積られ（セル毎の有効平方３０μｍ2）、一方ステップ８μｍの完全平方（セルの六方充填に対して）は３２μｍ2となり、従ってｇ≒０．９となる。これは、検出確率を５０−５５％にまで増加させる。
【００４９】
小さいセルサイズを有することの幾つかの利点としては、広いダイナミックレンジ、低いセル間光学的結合、及び小さいセル容量による広い帯域幅が挙げられる。
【００５０】
例証としてだけであるが、図３−図６は、約１５％Ｃ及び約１０％Ｏのシリコンリッチな組成物を有する０．３μｍ厚の複合誘電体フィードバック層を用いた、図１に示した構造体に類似したＩｎＧａＡｓ／ＩｎＰ個別アバランシェ増幅検出器に対して計測された種々の特性を示す。より具体的には、図３は、図１に示した構造体に類似したＩｎＧａＡｓ／ＩｎＰ個別アバランシェ増幅検出器（即ち、フィードバック層を含んだ）の計測された暗電流特性（４１）を、モノリシック統合型フィードバック層を含まない類似のデバイスの計測された暗電流特性（４３）と比較して示す。この図から分かるように、フィードバック層は、降伏電圧を超えるまで動作バイアス電圧を増加させるが、これは低レベル検出デバイスの独特の特徴である。０．３μｍの複合誘電体フィードバック層を用いたこのＩｎＧａＡｓ／ＩｎＰ個別アバランシェ増幅検出器に関して、図４はＩｎＧａＡｓ／ＩｎＰについて例証的な計測された利得特性を示し、図５は例証的な計測された光子検出効率（ＰＤＥ）を示し、図６は例証的な計測された単一電子応答（ＳＥＲ）特性を示す。
【００５１】
前述のように、本発明の種々の実施形態によると、モノリシック統合型誘電体フィードバック層を有する化合物半導体ガイガーモードＡＰＤは、アレイとして実施することができる。例えば、図７及び図８は、本発明の幾つかの実施形態による、個別増幅光検出器アレイデバイスの例証的な代替的実施形態の断面図を概略的に示す。図示するように、図７のアレイ内で、背面コンタクトメタライゼーション２７がピクセル間（要素間）領域に配置され、一方図８のアレイ内では、背面コンタクトメタライゼーションは、ピクセル間ではなくアレイの能動領域の外周部に配置される。理解されるように、図８に示す実施形態と比較すると、図７の実施形態ではピクセル間クロストークがより小さくなり得るが、充填率は減少し得る。また、種々の代替的実施形態により、図７に示す実施形態は、各ピクセル内に背面マイクロレンズを含むように修正することができる（例えば、各レンズは図２の実施形態において示した背面レンズに類似する）。
【００５２】
本発明の幾つかの実施形態は、光／電気クロストーク及び／又はアフターパルシングを減らすための種々の抑制技術／方法の統合に関する。例えば、本発明の幾つかの実施形態に対して、個別増幅デバイスのマイクロピクセル間、又は同様に、アレイの各ピクセル要素のマイクロピクセル間の光学的分離は、所望の個別増幅性能を実現するのに非常に重要となり得る（例えば、本発明の幾つかの実施形態に用いられるＩｎＧａＡｓ／ＩｎＰエピタキシャル層の直接バンドギャップを考慮して）。さらに、幾つかの実施形態においてはそのような分離が非常に重要ではない可能性があるが、それでもそのような分離を設けることができる。
【００５３】
幾つかの例証的なマイクロピクセル間分離技術（例えば、光及び／又は電気クロストーク及び／又はアフターパルシングを減らすための）には、（ｉ）能動領域の間にトレンチをエッチング形成して各々の能動領域を隣接の能動領域から分離すること、（ｉｉ）そのような分離トレンチをエッチング形成し、それを誘電体材料及び／又は有機材料で充填すること、（ｉｉｉ）そのようなトレンチをエッチング形成し、イオン注入及び／又は拡散によってトレンチ領域内に分離したｐ−ｎ接合を形成し、さらに場合により誘電体及び／又は有機材料でトレンチを充填すること、並びに（ｉｖ）そのようなトレンチをエッチング形成する代りに、注入及び／又は拡散によってマイクロピクセル間領域内に分離したｐ−ｎ接合を形成すること、が挙げられるが、これらに限定はされない。当業者であれば理解するように、そのような分離技術は、隣の能動領域に移動し易い光及び／電気キャリアを、例えば、吸収し（例えば、ポテンシャルシンクを設けることにより）又は反射し（例えば、ポテンシャル障壁を設けることにより）又は再結合させる（例えば、逆型の過剰キャリアを供給することにより）ように実施することができる。
【００５４】
これらの例証的なマイクロピクセル間分離技術の幾つかを図９−図１１に概略的に示す。より具体的には、図９は、内部に第１の誘電体層５１（例えば、窒化シリコン）を堆積させ、一方トレンチ領域５３は未充填であるトレンチとして形成されたピクセル間分離領域を示す。図１０は、内部に第１の誘電体層５５（例えば、窒化シリコン）を堆積させ、次いで、別の誘電体（例えば、ＳｉＯx）又は有機材料とすることができる第２の材料５７を堆積させたトレンチとして形成されたピクセル間分離領域の代替的な実施を示す。図１１は、ピクセル間分離領域が、イオン注入又は拡散技術を用いて高濃度ドープ領域５９（例えば、ｐ−ｎ接合を形成するための）によって形成される、さらに別の例証的な代替的実施を示す。
【００５５】
当業者であれば理解するように、図９−図１１に示した例証的な分離領域は、ｎ＋ＩｎＰバッファ層１４を除くエピタキシャル層の各々を通って延びるが、これら及び他の分離技術の種々の代替的実施において、分離領域は、アバランシェダイオード・デバイスの１つ又はそれ以上のいずれかの半導体層（例えば、バッファ層１４などのバッファ層を含む）を部分的に又は完全に通って延びるように実施することができる。
【００５６】
本発明が、その特定の実施形態に関して示され説明されたが、その実施形態は、本発明の原理を説明するに過ぎず、排他的な実施形態、さもなければ限定的な実施形態であることを意図したものではない。従って、本発明の例証的な実施形態の上記の説明、及びその種々の例証的な修正及び特徴は、多くの特異性をもたらすが、これらの可能な細部は本発明の範囲を限定するものと理解すべきではなく、本発明は、その範囲から逸脱することなく、かつ、これに付随する利点を損なうことなく、多くの修正、適合、変形、省略、付加、及び等価な実施の余地があることを、当業者であれば容易に理解するであろう。例えば、プロセス自体において必要な又は本来備わっている範囲を除いて、図面を含む本開示において説明された方法又はプロセスのステップ又は段階に対して特定の順序は暗示されない。多くの場合、説明される方法及びデバイスの目的、効果又は趣旨を変えることなく、プロセス・ステップの順序を変更することができ、種々の例証的なステップ及び／又は材料層を結合し、変更し、又は省略することができ、種々のステップ及び／又は材料層を付加することができる。さらに、用語及び表現は、限定ではなく説明の観点で用いたものであることが留意される。これらの用語又は表現は、図示し説明した特徴又はその部分のいずれかの等価物を排除するために使用する意図はない。さらに、本発明は、本明細書で説明された、又はさもなければ本開示を鑑みて理解される、及び／又はその幾つかの実施形態において実現することができる、１つ又はそれ以上の利点を必ずしももたらすことなく、実施される場合がある。従って、本発明は、開示される実施形態に限定されることを意図するものではなく、添付の特許請求の範囲によって定められるべきで。
【符号の説明】
【００５７】
１０：個別増幅光検出器デバイス
１１：光入力信号
１２：基板
１４：バッファ層
１６：吸収層
１８：傾斜層
２０：電荷制御層
２２：増倍層（ＩｎＰアバランシェ層）
２４：誘電体層
２６：フィードバック層
２７、２８：コンタクトメタライゼーション
３１：反射防止被覆
３３：高濃度ドープｐ型（ｐ＋）領域
４１、４３：暗電流特性
５１、５５：誘電体層
５３：トレンチ領域
５７：第２の材料
５９：高濃度ドープ領域
【特許請求の範囲】
【請求項１】
低レベルの入力信号を検出するように動作可能なガイガーモード検出器デバイスであって、
アバランシェｐ−ｎ又はｐ−ｉ−ｎ接合を設けるように構成された少なくとも１つの化合物半導体層と、
前記アバランシェｐ−ｎ又はｐ−ｉ−ｎ接合の両端に電圧バイアスを供給する第１の導電性電極及び第２の導電性電極と、
前記第１及び第２の電極のうちの１つと、前記少なくとも１つの化合物半導体層との間に配置された複合誘電体層と、
を備え、
前記デバイスは、前記アバランシェｐ−ｎ又はｐ−ｉ−ｎ接合に降伏領域内で又はそれを越えてバイアスをかける前記バイアス電圧により、前記複合半導体層が主として容量性フィードバックによってアバランシェプロセスをクエンチするための負のフィードバックをもたらす、ガイガーモードで動作可能なように構成される、
ことを特徴とするガイガーモード検出器デバイス。
【請求項２】
前記複合誘電体層は、前記デバイスのゲート動作を必要とせずに、前記アバランシェプロセスのクエンチングをもたらすことを特徴とする、請求項１に記載のガイガーモード検出器デバイス。
【請求項３】
前記複合誘電体層は無視できる導電性を有することを特徴とする、請求項１に記載のガイガーモード検出器デバイス。
【請求項４】
前記複合誘電体層は、窒化シリコン、酸化シリコン、炭化シリコン、酸窒化シリコン（ＳｉＯＮ）、及び酸炭化シリコン（ＳｉＯＣ）のうちの１つ又はそれ以上を含むことを特徴とする、請求項１に記載のガイガーモード検出器デバイス。
【請求項５】
前記複合誘電体層を構成する前記１つ又はそれ以上の誘電体のうちの少なくとも１つは、シリコンリッチとなるように形成されることを特徴とする、請求項４に記載のガイガーモード検出器デバイス。
【請求項６】
前記複合誘電体層は、前記アバランシェｐ−ｎ又はｐ−ｉ−ｎ接合のドープ部分の上に直接堆積された薄膜層であることを特徴とする、請求項１に記載のガイガーモード検出器デバイス。
【請求項７】
前記アバランシェｐ−ｎ又はｐ−ｉ−ｎ接合の前記ドープ部分の上に直接堆積された導電性薄膜層をさらに含み、
前記複合誘電体層は前記高導電性薄膜層の上に直接堆積される、
ことを特徴とする、請求項１に記載のガイガーモード検出器デバイス。
【請求項８】
前記少なくとも１つの化合物半導体層は、少なくとも約９５０ｎｍ又はそれより長い波長を有する光子に敏感な光吸収領域を含み、それによって前記ガイガーモード検出器デバイスはガイガーモード・アバランシェフォトダイオード（ＡＰＤ）デバイスとして実施されることを特徴とする、請求項１に記載のガイガーモード検出器デバイス。
【請求項９】
前記少なくとも１つの化合物半導体層は、前記光吸収領域から分離したアバランシェ増倍領域を備えることを特徴とする、請求項８に記載のガイガーモード検出器デバイス。
【請求項１０】
前記少なくとも１つの化合物半導体層及び前記電極は個別ＡＰＤとして構成されることを特徴とする、請求項８に記載のガイガーモード検出器デバイス。
【請求項１１】
前記少なくとも１つの化合物半導体層及び前記電極はＡＰＤ要素のモノリシックアレイとして構成されることを特徴とする、請求項８に記載のガイガーモード検出器デバイス。
【請求項１２】
前記少なくとも１つの化合物半導体層及び前記電極は、各々の前記ＡＰＤ要素が個々に読み出し可能なそれぞれの出力を与えるように構成されることを特徴とする、請求項１１に記載のガイガーモード検出器デバイス。
【請求項１３】
各々の前記ＡＰＤ要素は複数のマイクロピクセル領域を備え、各々の前記マイクロピクセル領域は、それぞれの前記ＡＰＤ要素内の分離した平行なアバランシェチャネルに対応し、各々の前記ＡＰＤ要素のそれぞれによって生成される前記出力信号は、前記各々のＡＰＤ要素内の前記マイクロピクセル領域によって生成される信号の組合せを表すことを特徴とする、請求項１１に記載のガイガーモード検出器デバイス。
【請求項１４】
（ｉ）能動領域の間に形成され、誘電体層及び有機材料のうちの少なくとも１つで充填されたトレンチ、及び（ｉｉ）能動領域の間に形成されたｐ−ｎ接合の少なくとも１つを含んだマイクロピクセル間分離構造体をさらに備えることを特徴とする、請求項１３に記載のガイガーモード検出器デバイス。
【請求項１５】
前記マイクロピクセル間分離構造体は、前記少なくとも１つの化合物半導体層の１つ又はそれ以上を少なくとも部分的に通って延びることを特徴とする、請求項１４に記載のガイガーモード検出器デバイス。
【請求項１６】
前記少なくとも１つの化合物半導体層は、（ｉ）分離した光吸収領域及びアバランシェ増倍領域と、（ｉｉ）前記光吸収領域と前記アバランシェ増倍領域の間に配置され、前記光吸収領域と前記アバランシェ増倍領域の間の電界分布を制御する電荷制御層とを備え、
前記複合誘電体層は、前記増倍領域内で生成されるアバランシェ電流に応じて、前記増倍領域内の前記電界をクエンチするように動作可能である、
ことを特徴とする、請求項８に記載のガイガーモード検出器デバイス。
【請求項１７】
前記少なくとも１つの化合物半導体層及び前記電極は、複数のマイクロピクセル領域を備えた個別ＡＰＤとして構成され、各々の前記マイクロピクセル領域は前記個別ＡＰＤ内の分離した平行なアバランシェチャネルに対応し、前記個別ＡＰＤによって生成される前記出力信号は、前記個別ＡＰＤ内の前記マイクロピクセル領域によって生成される信号の組合せを表すことを特徴とする、請求項８に記載のガイガーモード検出器デバイス。
【請求項１８】
（ｉ）能動領域の間に形成され、誘電体層及び有機材料のうちの少なくとも１つで充填されたトレンチ、及び（ｉｉ）能動領域の間に形成されたｐ−ｎ接合の少なくとも１つを含んだマイクロピクセル間分離構造体をさらに備えることを特徴とする、請求項１７に記載のガイガーモード検出器デバイス。
【請求項１９】
前記マイクロピクセル間分離構造体は、前記少なくとも１つの化合物半導体層の１つ又はそれ以上を少なくとも部分的に通って延びることを特徴とする、請求項１８に記載のガイガーモード検出器デバイス。
【請求項２０】
低レベル入力信号を検出するように動作可能なガイガーモード検出器デバイスを提供する方法であって、
アバランシェｐ−ｎ又はｐ−ｉ−ｎ接合を設けるように構成された少なくとも１つの半導体層を形成するステップと、
前記アバランシェｐ−ｎ又はｐ−ｉ−ｎ接合の両端に電圧バイアスをもたらすように動作可能な第１の導電性電極及び第２の導電性電極を形成するステップと、
前記第１及び第２の電極の１つと、前記少なくとも１つの化合物半導体層との間に配置された複合誘電体層を形成するステップと、
を含み、
前記デバイスは、前記アバランシェｐ−ｎ又はｐ−ｉ−ｎ接合に降伏領域内で又はそれを越えてバイアスをかける前記バイアス電圧により、前記複合半導体層が主として容量性フィードバックによってアバランシェプロセスをクエンチするための負のフィードバックをもたらす、ガイガーモードで動作可能なように構成されることを特徴とする方法。
【請求項２１】
低レベル入力信号を検出するように動作可能なガイガーモード検出器デバイスを提供する方法であって、
アバランシェダイオード・デバイスの電極と化合物半導体層の間に配置されたモノリシック統合型複合誘電体層を備えた前記アバランシェダイオード・デバイスを形成するステップを含み、
前記複合誘電体層は、主として容量性フィードバックにより、アバランシェプロセスをクエンチするための負のフィードバックをもたらすことを特徴とする方法。
【請求項１】
低レベルの入力信号を検出するように動作可能なガイガーモード検出器デバイスであって、
アバランシェｐ−ｎ又はｐ−ｉ−ｎ接合を設けるように構成された少なくとも１つの化合物半導体層と、
前記アバランシェｐ−ｎ又はｐ−ｉ−ｎ接合の両端に電圧バイアスを供給する第１の導電性電極及び第２の導電性電極と、
前記第１及び第２の電極のうちの１つと、前記少なくとも１つの化合物半導体層との間に配置された複合誘電体層と、
を備え、
前記デバイスは、前記アバランシェｐ−ｎ又はｐ−ｉ−ｎ接合に降伏領域内で又はそれを越えてバイアスをかける前記バイアス電圧により、前記複合半導体層が主として容量性フィードバックによってアバランシェプロセスをクエンチするための負のフィードバックをもたらす、ガイガーモードで動作可能なように構成される、
ことを特徴とするガイガーモード検出器デバイス。
【請求項２】
前記複合誘電体層は、前記デバイスのゲート動作を必要とせずに、前記アバランシェプロセスのクエンチングをもたらすことを特徴とする、請求項１に記載のガイガーモード検出器デバイス。
【請求項３】
前記複合誘電体層は無視できる導電性を有することを特徴とする、請求項１に記載のガイガーモード検出器デバイス。
【請求項４】
前記複合誘電体層は、窒化シリコン、酸化シリコン、炭化シリコン、酸窒化シリコン（ＳｉＯＮ）、及び酸炭化シリコン（ＳｉＯＣ）のうちの１つ又はそれ以上を含むことを特徴とする、請求項１に記載のガイガーモード検出器デバイス。
【請求項５】
前記複合誘電体層を構成する前記１つ又はそれ以上の誘電体のうちの少なくとも１つは、シリコンリッチとなるように形成されることを特徴とする、請求項４に記載のガイガーモード検出器デバイス。
【請求項６】
前記複合誘電体層は、前記アバランシェｐ−ｎ又はｐ−ｉ−ｎ接合のドープ部分の上に直接堆積された薄膜層であることを特徴とする、請求項１に記載のガイガーモード検出器デバイス。
【請求項７】
前記アバランシェｐ−ｎ又はｐ−ｉ−ｎ接合の前記ドープ部分の上に直接堆積された導電性薄膜層をさらに含み、
前記複合誘電体層は前記高導電性薄膜層の上に直接堆積される、
ことを特徴とする、請求項１に記載のガイガーモード検出器デバイス。
【請求項８】
前記少なくとも１つの化合物半導体層は、少なくとも約９５０ｎｍ又はそれより長い波長を有する光子に敏感な光吸収領域を含み、それによって前記ガイガーモード検出器デバイスはガイガーモード・アバランシェフォトダイオード（ＡＰＤ）デバイスとして実施されることを特徴とする、請求項１に記載のガイガーモード検出器デバイス。
【請求項９】
前記少なくとも１つの化合物半導体層は、前記光吸収領域から分離したアバランシェ増倍領域を備えることを特徴とする、請求項８に記載のガイガーモード検出器デバイス。
【請求項１０】
前記少なくとも１つの化合物半導体層及び前記電極は個別ＡＰＤとして構成されることを特徴とする、請求項８に記載のガイガーモード検出器デバイス。
【請求項１１】
前記少なくとも１つの化合物半導体層及び前記電極はＡＰＤ要素のモノリシックアレイとして構成されることを特徴とする、請求項８に記載のガイガーモード検出器デバイス。
【請求項１２】
前記少なくとも１つの化合物半導体層及び前記電極は、各々の前記ＡＰＤ要素が個々に読み出し可能なそれぞれの出力を与えるように構成されることを特徴とする、請求項１１に記載のガイガーモード検出器デバイス。
【請求項１３】
各々の前記ＡＰＤ要素は複数のマイクロピクセル領域を備え、各々の前記マイクロピクセル領域は、それぞれの前記ＡＰＤ要素内の分離した平行なアバランシェチャネルに対応し、各々の前記ＡＰＤ要素のそれぞれによって生成される前記出力信号は、前記各々のＡＰＤ要素内の前記マイクロピクセル領域によって生成される信号の組合せを表すことを特徴とする、請求項１１に記載のガイガーモード検出器デバイス。
【請求項１４】
（ｉ）能動領域の間に形成され、誘電体層及び有機材料のうちの少なくとも１つで充填されたトレンチ、及び（ｉｉ）能動領域の間に形成されたｐ−ｎ接合の少なくとも１つを含んだマイクロピクセル間分離構造体をさらに備えることを特徴とする、請求項１３に記載のガイガーモード検出器デバイス。
【請求項１５】
前記マイクロピクセル間分離構造体は、前記少なくとも１つの化合物半導体層の１つ又はそれ以上を少なくとも部分的に通って延びることを特徴とする、請求項１４に記載のガイガーモード検出器デバイス。
【請求項１６】
前記少なくとも１つの化合物半導体層は、（ｉ）分離した光吸収領域及びアバランシェ増倍領域と、（ｉｉ）前記光吸収領域と前記アバランシェ増倍領域の間に配置され、前記光吸収領域と前記アバランシェ増倍領域の間の電界分布を制御する電荷制御層とを備え、
前記複合誘電体層は、前記増倍領域内で生成されるアバランシェ電流に応じて、前記増倍領域内の前記電界をクエンチするように動作可能である、
ことを特徴とする、請求項８に記載のガイガーモード検出器デバイス。
【請求項１７】
前記少なくとも１つの化合物半導体層及び前記電極は、複数のマイクロピクセル領域を備えた個別ＡＰＤとして構成され、各々の前記マイクロピクセル領域は前記個別ＡＰＤ内の分離した平行なアバランシェチャネルに対応し、前記個別ＡＰＤによって生成される前記出力信号は、前記個別ＡＰＤ内の前記マイクロピクセル領域によって生成される信号の組合せを表すことを特徴とする、請求項８に記載のガイガーモード検出器デバイス。
【請求項１８】
（ｉ）能動領域の間に形成され、誘電体層及び有機材料のうちの少なくとも１つで充填されたトレンチ、及び（ｉｉ）能動領域の間に形成されたｐ−ｎ接合の少なくとも１つを含んだマイクロピクセル間分離構造体をさらに備えることを特徴とする、請求項１７に記載のガイガーモード検出器デバイス。
【請求項１９】
前記マイクロピクセル間分離構造体は、前記少なくとも１つの化合物半導体層の１つ又はそれ以上を少なくとも部分的に通って延びることを特徴とする、請求項１８に記載のガイガーモード検出器デバイス。
【請求項２０】
低レベル入力信号を検出するように動作可能なガイガーモード検出器デバイスを提供する方法であって、
アバランシェｐ−ｎ又はｐ−ｉ−ｎ接合を設けるように構成された少なくとも１つの半導体層を形成するステップと、
前記アバランシェｐ−ｎ又はｐ−ｉ−ｎ接合の両端に電圧バイアスをもたらすように動作可能な第１の導電性電極及び第２の導電性電極を形成するステップと、
前記第１及び第２の電極の１つと、前記少なくとも１つの化合物半導体層との間に配置された複合誘電体層を形成するステップと、
を含み、
前記デバイスは、前記アバランシェｐ−ｎ又はｐ−ｉ−ｎ接合に降伏領域内で又はそれを越えてバイアスをかける前記バイアス電圧により、前記複合半導体層が主として容量性フィードバックによってアバランシェプロセスをクエンチするための負のフィードバックをもたらす、ガイガーモードで動作可能なように構成されることを特徴とする方法。
【請求項２１】
低レベル入力信号を検出するように動作可能なガイガーモード検出器デバイスを提供する方法であって、
アバランシェダイオード・デバイスの電極と化合物半導体層の間に配置されたモノリシック統合型複合誘電体層を備えた前記アバランシェダイオード・デバイスを形成するステップを含み、
前記複合誘電体層は、主として容量性フィードバックにより、アバランシェプロセスをクエンチするための負のフィードバックをもたらすことを特徴とする方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公表番号】特表２０１２−５３１７５３（Ｐ２０１２−５３１７５３Ａ）
【公表日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願番号】特願２０１２−５１７８３０（Ｐ２０１２−５１７８３０）
【出願日】平成２２年６月２８日（２０１０．６．２８）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０４０２４１
【国際公開番号】ＷＯ２０１０／１５１８８８
【国際公開日】平成２２年１２月２９日（２０１０．１２．２９）
【出願人】（５０７４０５１３１）アムプリフィケイション テクノロジーズ インコーポレイテッド (2)
【Ｆターム（参考）】
【公表日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願日】平成２２年６月２８日（２０１０．６．２８）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０４０２４１
【国際公開番号】ＷＯ２０１０／１５１８８８
【国際公開日】平成２２年１２月２９日（２０１０．１２．２９）
【出願人】（５０７４０５１３１）アムプリフィケイション テクノロジーズ インコーポレイテッド (2)
【Ｆターム（参考）】
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