半導体デバイスおよびその構造体の製造方法
【課題】集積回路におけるＲＣ遅延の容量成分Ｃを低くするための改良された方法の提供。
【解決手段】基板上に犠牲膜となる第１の絶縁材が堆積され、該第１の絶縁材上に、犠牲部分を有する第２の絶縁材が堆積される。上記第１および第２の絶縁層をパターニングして導電性材料を蒸着し余剰な導電材を除去して導電線が形成される。上記犠牲部分を除去するために上記第２の絶縁材の内部に気孔または開口部を形成して、透過性とする。この気孔または開口を通じて第１の絶縁材が除去され、上記導電線間に空隙が形成される。上記処理後に、第２の絶縁膜と導電膜の上にキャップ層を形成する。この結果、導電線間に空隙が形成される。
【解決手段】基板上に犠牲膜となる第１の絶縁材が堆積され、該第１の絶縁材上に、犠牲部分を有する第２の絶縁材が堆積される。上記第１および第２の絶縁層をパターニングして導電性材料を蒸着し余剰な導電材を除去して導電線が形成される。上記犠牲部分を除去するために上記第２の絶縁材の内部に気孔または開口部を形成して、透過性とする。この気孔または開口を通じて第１の絶縁材が除去され、上記導電線間に空隙が形成される。上記処理後に、第２の絶縁膜と導電膜の上にキャップ層を形成する。この結果、導電線間に空隙が形成される。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔技術分野〕
本発明は、一般的には半導体デバイスの製造、特に配線層の絶縁材の形成に関する。
【０００２】
〔背景〕
半導体デバイスは、例えばコンピュータ、携帯電話、パーソナル演算装置、その他多くのアプリケーション等、様々な電子アプリケーションに使用されている。例えば家庭用、産業用、および車両用デバイスは、かつては機械部品のみを備えていたが、現在では半導体デバイスを必要とする電子部品を備えている。
【０００３】
半導体デバイスは、一般的には、パターン形成された絶縁、導電性、および半導体材料の層をいくつか有していて、これらが集積回路（ＩＣ：integrated circuit）を形成している。１つのダイまたはチップ上には、複数のトランジスタ、メモリデバイス、スイッチ、導電線、ダイオード、キャパシタ、論理回路、およびその他の電子部品が形成されている。例えば、半導体が使用される最終アプリケーションに必要とされる製品サイズの縮小、デバイス性能の改善、そして所要電力の低減といった必要性に対応するために、半導体技術では微細化への傾向が見られる。
【０００４】
かつての集積回路では、チップ毎のデバイス数が比較的少なかったため、デバイスを容易に配線することが可能であった。しかし最近の集積回路では、１つのチップ上に数百ものデバイスが形成されていることがある。このため、配線領域が２つ以上の材料間で共有される多層配線システムが必要となる。
【０００５】
半導体デバイスを製造するためのプロセスには、一般的には、ＦＥＯＬ（front-end-of-line）およびＢＥＯＬ（back-end-of-line）と称される２つの段階がある。ＦＥＯＬは、ウェハから始まり、第１の金属層の形成に至るまでの複数のプロセス工程として規定されていて、ＢＥＯＬは、これに続く全てのプロセス工程として規定されている。集積回路の配線は、一般的にはＢＥＯＬによって形成される。
【０００６】
集積回路上の最小線幅の微小化に伴って能動デバイスの密度が増加し、トランジスタの切り替え速度が低下する一方、配線システムにおける信号の伝播遅延は、集積回路の性能を制限している。また、チップサイズの増大に伴って、配線路の長さが大きくなる。従って多くのＵＬＳＩ（ultra-large scale integration）集積回路は、配線伝播遅延時間によって制限される。
【０００７】
回路速度を制限する、例えば０．２５μｍ未満にまで最小寸法が微細化された場合は、配線のＲＣ遅延によって集積回路の伝播遅延が制限される。ＲＣ遅延とは、導電線間の配線およびキャパシタンスのために用いられる導電線の抵抗を称している。
【０００８】
半導体産業における課題の１つとして、デバイス性能を改善し、そしてデバイス速度を上げるために、集積回路のＲＣ遅延を低減して最小にするという課題が挙げられる。ＲＣ遅延の抵抗成分（すなわちＲ成分）は、導電線の材料として、アルミニウムよりも抵抗が低い銅を用いることによって対処されている。ＲＣ遅延の容量成分（すなわちＣ成分）は、かつて層間絶縁（inter-metal dielectric; IMD）材料として用いられていたＳｉＯ２ などの材料よりも比誘電率（ｋ）が低い絶縁材料を導電線間において用いるという試みによって対処されている。
【０００９】
従って当技術分野では、集積回路におけるＲＣ遅延の容量成分Ｃを低くするための、改良された方法が必要とされている。
【００１０】
〔本発明の概要〕
本発明は、半導体デバイスおよびその構造体の導電線間に空隙を形成するための新規な方法であり、その好適な実施形態によれば、既述した問題を解決または回避することができ、且つ、技術的優位性を満たすことができる。
【００１１】
本発明の半導体デバイスの製造方法の一実施形態によれば、基板を準備する準備工程と、上記基板の上に複数の導電線を形成する導電線形成工程と、上記基板の上に第１の絶縁材を堆積させる第１堆積工程と、上記第１の絶縁材の上に第２の絶縁材を堆積させる第２堆積工程とを含んでいる。上記の構成において、第１の絶縁材は、導電線と導電線との間に形成される。また、第２の絶縁材は、導電線と導電線との間に形成され、犠牲部分を有している。そして、上記第２の絶縁材の上記犠牲部分を除去し、上記第１の絶縁材の少なくとも一部を除去することによって、導電線と導電線との間に空隙が設けられる。
【００１２】
本発明の半導体デバイスの製造方法の他の実施形態によれば、基板を準備する準備工程と、上記基板の上に第１の絶縁材を堆積させる第１堆積工程と、第１の絶縁材の上に第２の絶縁材を堆積させる第２堆積工程とを含んでいる。ここで、第２の絶縁材は、最上面を有しており、犠牲部分を含有している。そして、第１の絶縁材および第２の絶縁材はパターニングが施され、パターン形成された第１の絶縁材および第２の絶縁材の上に導電性材料が堆積する。上記第２の絶縁材の上記最上面から、上記導電性材料を除去し、パターニングされた第１の絶縁材および第２の絶縁材の内部に上記導電性材料を残す。そして、第２の絶縁材の上記犠牲部分を除去して、第１の絶縁材の少なくとも一部を除去する。
【００１３】
また、本発明の半導体デバイスの実施形態によれば、本発明に係る半導体デバイスは、第１の領域および第２の領域を有する基板と、最上部を有する複数の第１の導電線を構成する、上記基板の上に設けられた複数の導電線とを備えている。さらに、上記第１の導電線と第１の導電線との間であって、上記最上部付近に設けられ、上記第１の領域では透過性であり、上記第２の領域では不透過性である第１の絶縁材を備えている。さらに、上記第１の絶縁材の真下であって、上記第１の領域における上記第１の導電線と第１の導電線との間に設けられた第２の絶縁材を備えている。そして、上記第１の絶縁材の真下であって、上記第２の領域における上記第１の導電線と第１の導電線との間には、空隙が設けられている。
【００１４】
本発明によれば、導電性物質と導電性物質の間に空隙を形成するための新しい方法を提供することができる。本発明によれば、所望のあらゆる形状の空隙を、導電線と導電線との間に設けることができる。これにより、半導体デバイスに対して追加トポグラフィーを導入する必要がなくなり、且つ、プロセス工程の追加はほぼ必要ない。ある実施形態によれば、重要部分の内部の導電性物質と導電性物質との間に空隙を形成することができ、ＲＣ遅延が問題とならない非重要部分には形成されない。このように、空隙を有していない領域を設けているので、本発明の構成によれば、該領域が構造的強度に貢献し、集積回路のための機械的強度を与えることになる。犠牲部分を有する絶縁材の最上層は、上述したように、不透過性であるので、該最上層の最表面から余剰の導電性材料を除去するための化学的機械的研磨処理の間に様々な材料層の混入を回避することができる。
【００１５】
以下では、本発明の実施形態の特徴点および技術的優位性をより理解し易くするために、本発明について詳細に説明するものである。尚、特許請求の範囲によって規定された本発明の範囲から逸脱することなく、様々な変更、置き換え、および修正を加えることができることについて理解されたい。例えば、本明細書に記載した多くの特徴、機能、プロセス、および材料は、本発明の範囲内において変更可能であることは、当業者であれば容易に理解できるであろう。さらに、本発明の応用範囲は、本明細書に記載したプロセス、機械、製造、組成物、手段、方法、および工程に限定されるものではない。当業者であれば、本発明の開示から容易に理解できるように、本明細書に記載の実施形態とほぼ同一に機能する、あるいはほぼ同一の結果を達成できる既存あるいは後発のプロセス、機械、製造、組成物、手段、方法、または工程を、本発明に従って利用することができる。
【００１６】
〔図面の簡単な説明〕
本発明およびその利点をより完全に理解するために、添付図面と共に、以下の詳細な説明を参照されたい。添付図面は以下の通りである：
図１〜図４は、安定性を得るために比誘電率の高いキャップ層を必要とする、従来技術による方法を用いて空隙を形成する際の様々な段階を示す断面図である。
【００１７】
図５は、別の従来技術による空隙を有した導電線構造であって、広間隔の（widely-spaced）導電線領域において、リソグラフィプロセスに悪影響を及ぼす形状（トポグラフィー）が形成された状態を示す図である。
【００１８】
図６〜図１１は、本発明の好ましい実施形態に係る方法に従って空隙を形成する際の様々な段階を示す断面図であって、第２の絶縁材の犠牲部分が除去された結果、第１の絶縁材が上記第２の絶縁材を介して除去されて空隙が形成される様子を示す図である。
【００１９】
図１２〜図１３は、本発明の別の実施形態であって、広間隔の領域ではなくて、狭間隔の（closely-spaced）領域に空隙が形成される様子を示す図である。
【００２０】
図１４は、本発明の別の実施形態であって、空隙形成後に、導電性の最上表面上に導電性のキャップ層が選択的に形成された状態を示す図である。
【００２１】
別段の記載がない限り、それぞれの図面における同様の番号および符号は、通常は同様の部分を示している。
【００２２】
〔実施形態の詳細な説明〕
現時点において好ましい実施形態の実施および用法について以下に詳述する。しかし本発明は、様々な具体的状況において応用かつ実施可能な概念を提供していることについて理解されたい。本明細書において説明する具体的な実施形態は、本発明を実施および使用するための具体的な方法を単に例証したものであって、本発明の範囲を限定するものではない。
【００２３】
ＢＥＯＬ配線におけるＲＣ遅延のキャパシタンスＣは、低誘電率材料を用いることによって低減できる。例えば、かつては配線絶縁材料として一般的に用いられた二酸化珪素（ＳｉＯ２ ）の比誘電率ｋは、約４．１または４．２である。密度の高い低誘電率材料のｋ値は、例えば約２．８であり、多孔質な低誘電率材料のｋ値は、例えば約２．２である。しかし、比誘電率を約２．２未満まで下げることは困難である。なぜなら、比誘電率の低下に伴って、絶縁材料の多孔率が上昇するからである。これによって、低誘電率の絶縁材料は弱くなる。
【００２４】
理論的には、１．０の比誘電率を持つ空気が理想的な誘電体である。しかし、導電線間の絶縁材として空気を用いるに当たっては問題がある。つまり、例えば集積回路に対して追加的な製造処理を施している間、パッケージ化している間、あるいは輸送中における機械的応力によって構造が容易に崩壊し、集積回路が破損してしまう。配線システムは、例えば、チップを製造およびパッケージ化できるように、有用で信頼でき、かつ機械的に安定したものである必要がある。
【００２５】
従って、当技術分野では、配線構造を崩壊させることなく導電線間に空気を導入し、そして導電線間に空隙を有していると共に容易には崩壊しない配線システムを製造する集積機構が必要とされている。
【００２６】
空隙を形成するための従来技術による方法は、犠牲膜またはテンプレート膜を用いて、銅／低誘電率集積機構の内部に空隙を形成する工程を含んでいる。これについては、John Sudijono氏によるIEDM2004-Short Courseにおけるプレゼンテーション、「45nm BEOL」p.43に記載されている。上記は、本明細書に参照として援用される。しかし、これらの従来技術による方法には不都合点がある。つまり、犠牲膜またはテンプレートによって、銅線の最上部においてピンチオフが形成されやすくなり、これによって空隙の形状が三角形になり、さらに比誘電率が高くなる。
【００２７】
空隙を形成するための別の従来技術による方法では、分解可能なポリオキシメチレン（ＰＯＭ）を用いて空隙を形成する。この方法については、John Sudijono氏によるIEDM2004-Short Courseにおけるプレゼンテーション、「45nm BEOL」p.44に記載されている。上記は、本明細書に参照として援用される。図１〜図４は、空隙を形成するための上記従来技術による方法による、様々な製造段階を示した断面図である。
【００２８】
まず図１を参照すると、この空隙形成方法では、半導体ウェハを有した基板１０２上に、ＰＯＭを含んだ犠牲材１０４が堆積される。犠牲材１０４上にハードマスク１０６が堆積される。ハードマスク１０６がパターン形成され、犠牲材１０４をパターン形成するためのマスクとして用いられる。図２を参照すると、パターン形成されたハードマスク１０６および犠牲材１０４上に、バリアシード層（barrier seed layer）１０８が形成される。図３に示されているように、化学機械研磨プロセスによって、銅１１０およびハードマスク１０６が犠牲材１０４から除去される。銅１１０およびバリアシード層１０８は、配線構造において導電線を有している。
【００２９】
次に、図３に示されているように、導電線１０８／１１０および犠牲層材１０４上に、誘電体層１１２が堆積される。そして、図４に示されているように、基板１０２を高温および高圧に暴露することによって犠牲材１０４が分解される。このとき、誘電体層１１２の下において導電線１０８と導電線１１０との間に形成されていた空隙１１４は残される。
【００３０】
低誘電率材料は多孔質であって、構造的に弱いため、図１〜図４に示した従来技術による方法および半導体デバイス１００は、誘電体層１１２が比誘電率の高いＳｉＮまたはＳｉＯＮを含んでいるという問題がある。ＳｉＮまたはＳｉＯＮの比誘電率は、例えば二酸化ケイ素の比誘電率よりも高い。低誘電率材料は、誘電体層１１２に用いることができない。なぜなら、低誘電率材料は、不安定化という問題をもたらし、そして後に堆積される材料層に施されるＣＭＰプロセスに関する問題を引き起こすからである。従って一部の従来技術の応用においては、比較的厚みのある高誘電体材料は上部の誘電体層１１２に用いられなければならないため、導電線１０８と１１０との間にある空隙１１４の有益な効果が失われる。
【００３１】
図５は、別の従来技術による空隙を有した導電線構造であって、広間隔の導電線領域において、リソグラフィプロセスに悪影響を及ぼす形状が形成された状態を示している。この方法では、基板１０２は、狭間隔の導電線１１０が形成された領域１２０とと、広間隔の導電線１１０が形成された領域１２２とを有している。図示されているように、領域１２０内において、狭間隔の導電線１１０間にある空隙１１４上に、薄いキャップ層１２４が形成されている。薄いキャップ層１２４は、例えばＳｉＮまたはＳｉＯＮ、あるいは構造を支持する別の材料を含んでいてよい。空隙１１４は、例えば、図１〜図４に照らして説明した方法によって形成されてよい。空隙１１４は、一般的には、広間隔の導電線１１０を有した領域１２２内では不要である。なぜなら、領域１２２では、誘電体材料の比誘電率は問題ではないからである。
【００３２】
薄いキャップ層１２４は、化学気相堆積法（chemical vapor deposition; CVD）によって堆積されるため、コンフォーマルである。従って薄いキャップ層１２４は、図示されているように、領域１２２内にある広間隔の導電線１１０上に、コンフォンフォーマルに形成される。上記半導体デバイスの形状内にある凹み１２６は、リソグラフィプロセスにおいては問題である。さらに、凹み１２６によって、例えば、後に堆積される材料層（図示せず）をパターン形成する際の焦点深度が小さくなる。従って、後にパターン形成する材料層の最小寸法（size of feature）を大きくしなければならない。なぜなら、構造の形状によって、リソグラフィプロセスに制限が加えられるからである。
【００３３】
空隙を形成するための別の従来技術による方法では、犠牲として除去される材料上に透過性材料が堆積される。導電線のダマシン形成中では、この透過性材料によって、ＣＭＰプロセスからの汚染物が上記透過性材料内に侵入し、さらに上記犠牲材料に到達する可能性すらある。上記汚染は、例えば研磨または洗浄に使用される水および化学物質の取り込み、あるいは研磨剤粒子またはＣＭＰの副産物の付着によるものである。この汚染によって二次汚染がもたらされ、導電線間の比誘電率が変化し、信頼性に関する問題が引き起こされ得る。
【００３４】
従って当技術分野では、導電物質（conductive feature）間に空隙を形成するための方法であって、高誘電率のキャップ層が不要であり、構造に対してトポグラフィーを導入する必要がなく、そしてＣＭＰプロセスおよび洗浄プロセスによる汚染物から下部の材料層を保護できる、改良された方法が必要とされている。
【００３５】
本発明の実施形態は、集積回路の配線間に空隙を形成するための方法、およびその構造体を提供することによって、技術的な利点を達成する。基板上に第１の絶縁材を堆積させ、上記第１の絶縁材上に、犠牲部分を有する第２の絶縁材を堆積させる。上記第１および第２の絶縁層内に、導電線を形成する。犠牲部分を除去するために上記第２の絶縁材を処理し、そして上記第１の絶縁材の少なくとも一部を除去して、導電線間に空隙を設ける。上記第２の絶縁材は、堆積時には不透過性であるが、犠牲部分を除去するための処理を施した後は透過性である。
【００３６】
一実施形態では、上記基板の第１の領域が処理中にマスクされる。この結果、上記第２の絶縁材は、上記基板の第２の領域内では透過性である一方、第１の領域では不透過性のままとなる。これによって、第２の領域内に空隙が形成されるが、第１の領域内には形成されない。この実施形態における空隙は、例えば、低誘電率材料が最も有益となるチップ領域に形成されることが好ましい。空隙は、ＲＣ遅延が危機的ではないチップ領域には形成されないことが好ましい。従って、空隙を有していない領域は、配線構造に対して高い機械的強度を与える。この結果、空隙を有していると同時に、構造が安定した集積回路が得られる。
【００３７】
本明細書において、本発明の好ましい実施形態に従った集積回路を製造するための方法をいくつか説明する。本発明について、具体的な状況、すなわち配線層を１つ有した半導体デバイスにおける好ましい実施形態に関連して説明する。しかし本発明は、複数の配線層を有した半導体デバイスにも応用可能である。空隙は、例えば半導体デバイスの１つ以上の配線層内に形成してよい。また、図面における導電線はダマシンプロセスを用いて形成されているが、本発明の実施形態は、例えば減法エッチングプロセスによって導電線が形成された半導体デバイスにも応用できる。
【００３８】
図６〜図１１は、本発明の好ましい実施形態に係る方法に従って空隙を形成する際の様々な段階を示す断面図であって、第２の絶縁材の犠牲部分が除去された結果、第１の絶縁材が上記第２の絶縁材を介して除去されて空隙が形成される様子を示している。図６を参照すると、半導体デバイス２００が示されている。半導体デバイス２００は、基板２０２を有している。基板２０２は、例えばシリコン、または絶縁層に覆われた別の半導体材料を含んだ半導体基板を含んでいる。基板２０２は、ＦＥＯＬ工程において形成された能動部品または回路（図示せず）を有していてよい。基板２０２は、例えば単結晶シリコンを酸化ケイ素で覆ったものを含んでいてよい。基板２０２は、別の導電層、またはトランジスタ、ダイオード等の別の半導体素子を有していてよい。シリコンの代わりに、例えばＧａＡｓ、ＩｎＰ、Ｓｉ／Ｇｅ、またはＳｉＣなどの化合物半導体を用いてもよい。
【００３９】
基板２０２上に、第１の絶縁材２３０が形成される。第１の絶縁材２３０は、本発明の実施形態に従って、反応性イオンエッチング（reactive ion etch; RIE）、アニーリングによって除去することができ、あるいは高温で容易に分解される犠牲材料を含んでいることが好ましい。第１の絶縁材２３０は、例えばポリノルボルネンなどの有機ポリマーを含んでいることが好ましい。あるいは、第１の絶縁材２３０は、別の有機ポリマーまたは別の材料を含んでいてもよい。第１の絶縁材２３０は、例えばスピンオンプロセス（spin-on process）、物理的気相成長法（physical vapor deposition; PVD）、またはＣＶＤによって堆積させてよく、あるいは別の方法によって堆積させてもよい。第１の絶縁材２３０の厚さｄ１ は、例えば約２，０００オングストロームまたはそれ未満であることが好ましく、約１，０００オングストロームであることが特に好ましいが、上記以外の厚さであってもよい。
【００４０】
第１の絶縁材２３０上に、第２の絶縁材２３２が形成される。一実施形態では、第２の絶縁材２３２の厚さｄ２ は、第１の絶縁材２３０の厚さｄ１ より小さいことが好ましい。厚さｄ２ は、例えば約６００オングストロームまたはそれ未満であることが好ましく、約２００〜５００オングストロームであることが特に好ましい。しかし第２の絶縁材２３２の厚さは、上記以外の厚さであってもよい。例えば、構造内に空隙２４２（図１１を参照）が形成されるときに比誘電率を可能な限り低くするために、少なくともその一部が除去される第１の絶縁材２３０の厚さｄ１ は、可能な限り厚いことが好ましい。例えば、一実施形態では、第２の絶縁材２３２および第１の絶縁材２３０は、層間絶縁膜（inter-level dielectric; ILD）を有している。
【００４１】
第１の絶縁材２３０の厚さｄ１ 、および第２の絶縁材２３２の厚さｄ２ はそれぞれ、後述する方法により形成される導電線２１０の厚さに依存している。本発明の実施形態によると、最大空隙量（例えば第１の絶縁材２３０の厚さｄ１ によって決定されるもの）と、構造の安定性（第２の絶縁材２３２の厚さｄ２ によるもの）との間で良好な折り合いをつけることが望ましい。例えば、一部の実施形態では、第１の絶縁材２３２の厚さｄ１ が、導電線２１０の厚さの約６６〜７５％であり、そして第１の絶縁材２３０の厚さｄ２ が、導電線２１０の厚さの約３４〜２５％であることが好ましい。しかし別の実施形態では、例えば、後述するような、Ｓｉの含有量の低いポリマーを、酸素処理を介してＳｉＯ２ 型のスケルトン／メッシュ構造へ変換することによって、第２の絶縁材２３２が透過性に形成されている場合は、厚さｄ２ は導電線２１０の厚みの約４０〜５０％であってよい。
【００４２】
第２の絶縁材２３２の一部は、例えば、熱処理に暴露されたときに比較的変化しやすいポリオキシメチレンなどの有機ポリマーであるＳｉＣＯ、あるいはＳｉＯ２ を含んでいることが好ましい。あるいは、第２の絶縁材２３２は、別の有機ポリマーまたは別の材料を含んでいてもよい。第２の絶縁材２３２は、例えばスピンオンプロセス、ＰＶＤ、またはＣＶＤによって堆積されてよいが、別の方法によって堆積されてもよい。
【００４３】
第２の絶縁材２３２は、本発明の一実施形態によると、堆積時には不透過性であることが好ましい。第２の絶縁材２３２は、後に除去される犠牲部分を含んでいることが好ましい。これについては、本明細書においてさらに説明する。
【００４４】
次に、ダマシンプロセスを用いて、第２の絶縁材２３２と第１の絶縁材２３０との間に導電線が形成される。第２の絶縁材２３２および第１の絶縁材２３０は、図７に示されているように、導電線に対する任意のパターンを用いてパターン形成される。例えば、フォトレジスト（図示せず）および任意のハードマスク（図示せず）が第２の絶縁材２３２上に堆積され、そして上記フォトレジストがパターン形成される。第２の絶縁材２３２および第１の絶縁材２３０の露光部分がエッチングされる間に、上記フォトレジストはマスクとして使用される。あるいは、ハードマスクが使用される場合は、このハードマスクをパターン形成するためのマスクとしてフォトレジストが用いられ、そしてこのフォトレジストが除去され、第２の絶縁材２３２および第１の絶縁材２３０の露光部分がエッチングされる間に、上記ハードマスクがマスクとして使用される。基板２０２および／またはパターンは、図示されているように、狭間隔の導電線の第１の領域２２０、および広間隔の導電線の第２の領域２２２を有していてよい。第２の領域２２２内にある導電線間の距離は、例えば、第１の領域２２０内にある導電線間の距離の約２倍、またはそれ以上であってよい。
【００４５】
図７に示されているように、パターン形成された第２の絶縁材２３２および第１の絶縁材２３０上に、導電性材料２１０が堆積される。導電性材料２１０は、銅、アルミニウム、銅とアルミニウムとの合金、または別の材料、または材料の組み合わせを含んでいることが好ましい。例えば、導電性材料２１０を堆積する前に、基板２０２の露出部分と、パターン形成された第２の絶縁材２３２と、パターン形成された第１の絶縁材２３０との上に、１つ以上のバリア層、下地、および／または層（図示せず）が形成される。例えば、導電性材料２１０が、拡散率（diffusion rate）の高い銅を含んでいる場合は、近傍の材料へ銅が拡散することを防ぐために、１つ以上のバリア層を用いることが好ましい。図７に示されているように、導電性材料２１０は、第２の絶縁材２３２および第１の絶縁材２３０においてパターンを充填し、そして第２の絶縁材２３２の最上面に存在している。
【００４６】
次に、ＣＭＰプロセスおよび／またはエッチングプロセスを用いて、第２の絶縁材２３２の最上面から導電性材料２１０を除去し、そして第２の絶縁材２３２および第１の絶縁材２３０内に導電線２１０を形成する。この結果、図８に示されている構造が得られる。例えば、導電線２１０は、本明細書では導電物質とも称されている。第２の絶縁材２３２は、例えばＣＭＰプロセス、およびＣＭＰプロセス後に行われる洗浄プロセス中に基板２０２が暴露される汚染物から、絶縁材料２３０を保護するように形成された材料を含んでいることが好ましい。第２の絶縁材２３２は、堆積時には不透過性であることが好ましいため、起こり得る汚染から第１の絶縁材２３０を保護できるようになっていると有利である。上記起こり得る汚染とは、例えば、研磨および洗浄工程における水および化学物質の取り込み、および研磨剤粒子またはＣＭＰの副産物の付着である。この汚染によって、例えば二次汚染、および／または比誘電率（ｋ）の変化、あるいは信頼性に関する問題が発生し得る。
【００４７】
本発明の好ましい実施形態によると、第２の絶縁材２３２は、第２の絶縁材２３２の犠牲部分２３６を除去するために、図８に示されているように、処理２３４によって処理される。処理２３４は、例えばＲＩＥまたはアニーリングプロセスを含むものであってよい。露出している導電線２１０の最上面は、処理２３４によって悪影響を受けないことが好ましい。
【００４８】
一実施形態では、除去された犠牲部分２３６は、第２の絶縁材２３２の一部を有している。この実施形態では、処理２３４は、複数の開口部２３８を有する第２の絶縁材２３２をパターン形成するために利用されるＲＩＥを含んでいる。第２の絶縁材２３２をパターン形成するために、マスクが用いられる。このパターン形成は、例えば、まずフォトレジストを堆積してパターン形成し、そして第２の絶縁材２３２のエッチング工程中に上記フォトレジストをマスクとして用いることによって行われる。第２の絶縁材２３２は、上記実施形態では、例えばＳｉＣＯ、ＳｉＯ２ 、またはポリオキシメチレンを含んでいるが、別の材料を含んでいてもよい。
【００４９】
複数の開口部２３６は、例えば微小であって、半導体デバイス２００の最小寸法を有していることが好ましい。一部の実施形態では、第１の絶縁材２３２内の開口部２３８の微小なサイズは、リソグラフィによって、例えばレジストリフロープロセス（resist reflow process）などの、いわゆる「縮小方法（shrink methods）」を応用することによって形成される。あるいは、開口部２３８は、三菱電機株式会社（Mitsubishi Electric Corporation）製のＲＥＬＡＣＳＴＭ、またはシーメンス・アクチエンゲゼルシャフト社（Siemens Aktiengesellschaft）製のＣＡＲＬＴＭなどの製品を用いても生成できる。レジストリフロープロセスでは、レジスト内にあるコンタクトホールのパターン層が、レジストが流れ始めるまで熱処理を受ける。これによって、例えば上記ホールの底部の限界寸法（critical dimension; CD）が縮小する。これらの縮小方法によって、例えば、光学系固有の分解能よりも小さい、開口部２３８の最小サイズを有利に達成することができる。これらの方法の化学バイアスまたはリフローバイアスは、プロセス制御を低減する代わりに、一般的に用いられる範囲（例えば、約３０〜４０ｎｍ／ｅｄｇｅ）を超過してもよい。しかし、有利にも、本発明の実施形態を応用する場合に必要なＣＤ制御は、一般的なリソグラフィを使用する場合よりも緩やかである。従って、開口部２３８を形成するために上記のような縮小方法を用いることができる。
【００５０】
別の実施形態では、犠牲部分２３６は、熱感受性である第２の絶縁材２３２の犠牲成分を含んでいる。上記実施形態では、第２の絶縁材２３２の犠牲部分２３６を除去するための処理は、アニーリングプロセスまたは熱処理を含むものであってよい。例えば、処理２３４は、約３００〜４００℃の温度で約０．５〜６０分間アニーリングし、第２の絶縁材２３２の熱感受性成分（例えば犠牲成分２３６）を除去するように構成されたアニーリングプロセスを含んでいてよいが、上記以外の温度および時間を用いてもよい。
【００５１】
第２の絶縁材２３２がＳｉＣＯを含んでいる場合は、熱感受性成分２３６は炭素を含んでいてよく、そして処理２３４によって、第２の絶縁材２３２から炭素が除去される。あるいは、第２の絶縁材２３２が有機ポリマーを含んでいる場合は、熱感受性成分２３６は、例えばポリノルボルネン、または別の材料を含んでいる。熱感受性成分２３６が第２の絶縁材２３２から除去されると、図９に示されているように、絶縁材２３２内に気孔２３８が形成される。
【００５２】
従って、ＲＩＥまたは熱処理のいずれかからなる処理２３４を用いて、第２の絶縁材２３２の犠牲部分２３６を除去することによって、本発明の実施形態に従って、図９に示されているような第２の絶縁材２３２内に気孔または開口部２３８が形成されることが好ましい。図８に示されている第２の絶縁材２３２は、処理２３４後に変化し、例えば図９〜図１１では２３２’で示されている。具体的には、第２の絶縁材２３２’は、堆積時には第２の絶縁材２３２内に存在していない開口部または気孔２３８を有している。例えば、第２の絶縁材２３２’は、上記気孔または開口部２３８を介して液体または気体が通過できるように形成されている。
【００５３】
第２の絶縁材２３２’は、第１の絶縁材２３０の少なくとも一部あるいは全部が、第２の絶縁材２３２’の気孔または開口部２３８を介して通過できる程度の透過性を有していることが好ましい。例えば、処理２３４中に第２の絶縁材２３２の熱感受性成分が除去された場合は、図９〜図１１に示されている第２の絶縁材２３２’は、堆積時における第２の絶縁材２３２の熱感受性成分の少なくとも一部には存在していない。
【００５４】
次に、図１０に示されているように、第１の絶縁材２３０の少なくとも一部が、第２の絶縁材２３２内の気孔または開口部２３８を介して除去される。この結果、図１１に示されているように、第２の絶縁材２３２’の下において、導電線２１０間に空隙２４２が形成される。これは、図１０に示されているように、例えばＲＩＥまたは熱処理を含む別の処理プロセス２４０によっても達成できる。第１の絶縁材２３０を除去するためにＲＩＥを用いる場合は、第２の絶縁材２３２は、例えば第１の絶縁材２３０を除去するためのＲＩＥプロセスによってエッチングされないような材料を含んでいることが好ましい。第１の絶縁材２３０を除去するためにアニーリングプロセスを用いる場合は、このアニーリングプロセスは、例えば約４００℃またはそれ以上の温度で約０．５〜６０分間アニーリングするプロセスであってよいが、上記以外の温度および時間を用いてもよい。
【００５５】
次に、本発明の実施形態に従って第１の絶縁材２３０および第２の絶縁材２３２をプロセスするための、５つの材料組み合わせ例および好ましい方法について説明する。第１の材料組み合わせ例では、第１の絶縁材２３０は、JSR Micro, Inc.製の非感光性の精製化学製品（non-photosensitive fine chemicals; NFC）である、芳香族炭化水素ベースのスピンオン材料を含んでいることが好ましい。上記材料は、スピンオンおよびベークされたＢＥＯＬ材料としても知られている。第１の絶縁材２３０は、アプライドマテリアルズ社（Applied Materials, Inc.）製のｂｌａｃｋ ｄｉａｍｏｎｄＴＭをさらに含んでいてもよい。ｂｌａｃｋ ｄｉａｍｏｎｄＴＭは、ＣＶＤによって堆積可能な低誘電率材料である。第２の絶縁材２３２は、スピンコートされ、そして例えば約３５０℃でハードベークされたスピンオングラスを含んでいることが好ましい。次に、リフロー、ＲＥＬＡＣＳＴＭ、またはＣＡＲＬＴＭなどの縮小方法を用いて、第２の絶縁材２３２に微小な開口部２３８がリソグラフィによってパターン形成される（この工程は、本実施形態では処理２３４を含んでいる）。次に、酸素プラズマ、および任意で熱補助をさらに用いて、例えば温度を約１００〜３００℃まで上昇させることによって、第１の絶縁材２３０が除去される。第１の絶縁材２３０および第２の絶縁材２３２に対して、上記材料をそれぞれ選択することによって、例えば、第１の絶縁材２３０が炭質となり、第２の絶縁材２３２が無炭素となるため有利である。
【００５６】
第２の材料組み合わせ例では、第１の絶縁材２３０はポリノルボルネンを含んでいることが好ましい。第２の絶縁材２３２は、スピンコートされ、そして例えば約３５０℃でハードベークされたスピンオンガラスを含んでいることが好ましい。次に、リフロー、ＲＥＬＡＣＳＴＭ、またはＣＡＲＬＴＭなどの縮小方法を用いて、第２の絶縁材２３２に微小な開口部２３８がリソグラフィによってパターン形成される。そして、約４００℃またはそれ以上での熱分解によって、絶縁材料２３０が除去される。上記材料を選択することによって、例えば、第１の絶縁材２３０が炭質となり、第２の絶縁材２３２が無炭素となるため有利である。
【００５７】
第３の材料組み合わせ例では、第１の絶縁材２３０はポリノルボルネンを含んでいることが好ましい。第２の絶縁材２３２は、第１の絶縁材２３０の分解温度よりも低い温度で分解し、かつポロゲン含有量の高い犠牲成分２３６を有した低誘電率材料を含んでいることが好ましい。第２の絶縁材２３２は、例えば、ポリプロピレンまたはポリオキシメチレンを含んでいてよい。次に、熱処理２３４を用いて、例えば約２００〜３５０℃で、ポロゲン犠牲成分２３６を熱によって除去する。そして、約４００℃またはそれ以上の温度での熱分解によって、第１の絶縁材２３０が除去される。第２の絶縁材２３２が、熱によって変化しやすい成分を含む少なくとも２つ成分を含むため、上記の材料選択は有利である。
【００５８】
第４の材料組み合わせ例では、第１の絶縁材２３０は、第１の材料組み合わせ例において説明したＮＦＣまたはｂｌａｃｋ ｄｉａｍｏｎｄＴＭを含んでいることが好ましい。第２の絶縁材２３２は、適量（例えば、約１０〜２０％）のシリコンを含有した、シロキサン有機コポリマー（siloxane-organic co-polymer）を含んでいることが好ましい。次に、酸素プラズマ処理２３４熱処理２３４を利用して、第２の絶縁材２３２を、縦型チャネルまたは気孔２３８を有する多孔質の半導体材料２３２’へ変化させる。そして、酸素プラズマ、および任意で熱補助をさらに用いて、例えば温度を約１００〜３００℃まで上昇させることによって、第１の絶縁材２３０が除去される。上記実施形態では、第２の絶縁材２３２は、例えば不十分な２層レジスト（inadequate bi-layer resist）として機能できる。
【００５９】
第５の材料組み合わせ例では、第１の絶縁材２３０は、ポリノルボルネンを含んでいることが好ましい。第２の絶縁材２３２は、適量（例えば、約１０〜２０％）のシリコンを含有した、シロキサン有機コポリマーを含んでいることが好ましい。次に、酸素プラズマ処理２３４熱処理２３４を利用して、第２の絶縁材２３２を、縦型チャネルまたは気孔２３８を有する多孔質の半導体材料２３２’へ変化させる。そして、約４００℃またはそれ以上の温度での熱分解によって、第１の絶縁材２３０が除去される。
【００６０】
なお、上述した材料の組み合わせは単なる例である。第１の絶縁材２３０上に不透過性の第２の絶縁材２３２を形成し、不透過性の第２の絶縁材２３２を透過性の絶縁材２３２’へ変化させ、第１の絶縁材２３０を除去し、そして透過性の絶縁材２３２’の下に空隙２４２を形成するために、別の材料および処理を用いてもよい。
【００６１】
導電線２１０の導電性材料２１０を堆積する前に堆積される任意のバリア層または下地（図示せず）によって、例えば第１の絶縁材２３０の除去中、および第２の絶縁材２３２の犠牲部分２３６の除去中において、導電線２１０の側壁が保護される。
【００６２】
一部の実施形態では、図１１に示されているように、第２の絶縁材２３２’の下から、第１の絶縁材２３０が全て除去されることが好ましい。これによって、導電線２１０間において達成し得る比誘電率が最低となるため、有利である。しかし別の実施形態では、例えば第２の絶縁材２３２’の下に、第１の絶縁材２３０の一部が残留することがある（図示せず）。例えば、残留したままの第１の絶縁材２３０は、例えば基板２０２／導電線２１０の底の角、基板２０２の最上面、または導電線２１０の側壁に存在している。空隙は、例えば、第１の絶縁材２３０によって予め占有された、導電線２１０間の領域の一部に形成されることが好ましい。また、本発明の一実施形態に従って、例えば、第２の絶縁材２３２’の下から、第１の絶縁材２３０の少なくとも８０％が除去されて、導電線２１０間の空隙の少なくとも８０％に空隙２４２が形成されることが好ましい。
【００６３】
第２の絶縁材２３２の犠牲部分２３６は、第２の絶縁材２３２の下に、第１の絶縁材２３０の分解温度よりも分解温度の低い材料を含んでいることがやや好ましい。これによって、第２の絶縁材２３２が完全に透過性となる前に第１の絶縁材２３０が分解し始めることを防ぐことができる。第１の絶縁材２３０の分解開始が早すぎると、例えば第２の絶縁材２３２が剥離してしまうか、あるいは半導体デバイス２００の構造全体に亀裂が生じる可能性がある。
【００６４】
一部の実施形態では、第１の絶縁材２３０の少なくとも一部を除去して空隙２４２を形成した後に半導体デバイス２００の製造を続けて、半導体デバイス２００を完成させることが好ましい。例えば、導電線２１０と第２の絶縁材２３２’との最上面に、追加的な絶縁材料および導電性材料を堆積およびパターン形成して、追加的な配線層（図示せず）を形成してもよい。例えば、１つ以上の追加的な配線層上において、本明細書において説明する本発明の実施形態を繰り返してもよい。第２の絶縁材２３２’の気孔または開口部２３８は、この実施形態では、後に堆積される材料層が、第２の絶縁材２３２’の下において導電線２１０間に形成された空隙２４２内に入り込めないほどの十分に小さいサイズであることが好ましい。
【００６５】
別の実施形態では、図１１に示されているように、導電線２１０と第２の絶縁材２３２’との最上面にキャップ層２４４を堆積することが好ましい。キャップ層２４４は、絶縁材料を含んでいることが好ましい。キャップ層２４４は、例えば約５００オングストロームまたはそれ未満のＳｉＣＮを含んでいることが好ましいが、これ以外の寸法および材料を有していてもよい。キャップ層２４４は、例えばＳｉＮまたは酸化物を含んでいてよい。しかしキャップ層２４４の比誘電率が高い場合は、導電線２１０間の絶縁材料の効果的なｋ値が大幅に低下することを防ぐために、キャップ層２４４は可能な限り薄いことが好ましい。キャップ層２４４は、例えばコンフォーマルであって、かつＣＶＤ、ＰＶＤ、または別の堆積方法によって堆積可能であることが好ましいが、しかし別の方法によって堆積してもよい。
【００６６】
キャップ層２４４は、例えば、汚染物または後に堆積される材料が、第２の絶縁材２３２の気孔２３８を通って空隙２４２内に入り込まないように、不透過性の材料を含んでいることが好ましい。第２の絶縁材２３２’の気孔または開口部２３８は、第２の絶縁材２３２’の下において導電線２１０間に形成された空隙２４２内にキャップ層２４４が入り込めないほどの十分に小さいサイズであることが好ましく、またキャップ層２４４は、空隙２４２内に入り込めない材料を含んでいることが好ましい。一部の実施形態では、例えば、第２の絶縁材２３２’は、薄いキャップ層２４４を用いることができるように、構造面において比較的強い材料を含んでいることが好ましい。上記薄いキャップ層２４４の主な機能は、例えば、第２の絶縁材２３２’内の気孔または開口部２３６を密封して、効果的なｋ値への影響を最小限にすることである。
【００６７】
半導体デバイス２００を完成させるために、半導体デバイス２００の製造を継続する。例えば、キャップ層２４４の最上面上に、追加的な絶縁および導電性材料を堆積して、追加的な配線層（図示せず）を形成してもよい。そして、例えば、半導体デバイス２００の１つ以上の追加的な配線層内において、本明細書に記載されている本発明の実施形態を繰り返す。
【００６８】
図１２および図１３は、本発明の別の実施形態を示している。これらの図では、配線層の狭間隔の領域内に空隙３４２が形成されているが、広間隔の領域内には形成されていない。図６〜図１１に示されている実施形態に照らして説明したプロセスフローおよび材料を用いることが好ましい。図１２および図１３に示されている様々な素子は、図６〜図１１において用いられている符号と同様の符号によって示されている。ここでは、繰り返しを避けるために、図１２および図１３に示されている各符号の詳細な説明は省略する。図６〜図１１に関して説明したように、図示されている材料層に対して、ｘ０２、ｘ３０、ｘ３２等という同様の材料および厚みを用いることが好ましい。図６〜図１１ではｘ＝２であり、図１２および図１３ではｘ＝３である。
【００６９】
この実施形態では、（図７および図８に示されている）第２の絶縁材２３２の最上面から余剰な導電性材料２１０が除去された後であって、かつ第２の絶縁材２３２の犠牲部分２３６を除去するために処理２３４を施す前に（図８を参照のこと）、基板３０２の一領域（例えば、図１２に示されている領域３２２の一部分）がマスク３５０によって覆われるが、これは、別の領域３２０内の第２の絶縁材２３２を処理３３４に暴露する前に行われる。マスク３５０は、例えばフォトレジスト、ハードマスク、別の材料、あるいはこれらの組み合わせを含んでいてよい。この実施形態では、領域３２０内の第２の絶縁材（および、マスクによって覆われていない領域３２２の一部）を処理した後では、図１３に示されているように、第２の絶縁材３３２’は、領域３２０内および領域３２２の一部において透過性であり、そして第２の絶縁材３３２は、領域３２２の一部において不透過性である。この実施形態では、第１の絶縁材３３２の少なくとも一部が、基板３２０の領域３２０の一部の第１の絶縁材３３２の少なくとも一部を除去することを含んでいるが、基板３２０の別の領域（領域３２２の一部）の第１の絶縁材３３２の少なくとも一部を除去することは含んでいない。次に、図示されているように、領域３２０の一部（および領域３２２の一部）の第２の絶縁材３３２’を介して第１の絶縁材３３０の少なくとも一部を除去し、その他の領域の第１の絶縁材３３０は除去せず、これによって、領域３２２の一部の第２の絶縁材３３２の下に位置している第１の絶縁材３３０を残すことによって、透過性の第２の絶縁材３３２’の下に空隙３４２が形成される。
【００７０】
この実施形態では、図１２および図１３に示されているように、導電線３１０は、基板３０２の領域３２２内にある広間隔の導電線３１０を含んでいてよく、基板３０２の領域３２０内にある狭間隔の導電線３１０間には空隙３４２が形成されている。この実施形態は、空隙３４２が、最も有益となる場所（すなわち狭間隔の導電線３１０を有する領域３２０内）に形成されているため有利である。しかし本発明の別の実施形態では、例えば、空隙３４２が領域３２２内に形成されるように、上記処理が行われている間に、領域３２０内の導電線３１０がマスク３５０によって覆われてもよい（図示せず）。あるいは、一部の応用では、例えば、複数の様々な導電線間隔（図示せず）を有する半導体デバイス３００の特定の機能ブロック内に空隙３４２を形成すると有利である。
【００７１】
図１３を再度参照すると、空隙３４２を有する領域３２０は、内部に空隙３４２を有していない領域３２２の一部と比べて、構造面における安定性および強度が必ずしも大幅に欠けている訳ではない。なぜなら、例えば、領域３２０内の導電線３１０の密度が高いため、領域３２０に追加的な機械的支持を与えるからである。内部に空隙３４２を有する領域３２２の一部は、図１１に示されているように、例えばキャップ層２４４を使用することによって機械的に強度を高めることができる。
【００７２】
図１４は、本発明の別の実施形態を示している。この実施形態では、導電線４１０の最上面上に、任意の導電キャップ層４６０が選択的に形成されている。任意の導電キャップ層４６０は、空隙４４２の形成前に形成されてよく、あるいは空隙４４２の形成後に形成されてもよい。ここでもまた、図１４の様々な素子は、前出の図において用いられている符号と同様の符号を用いて示されている。また、繰り返しを避けるために、図１４に示されている符号に関する詳細な説明はここでは省略する。
【００７３】
一部の実施形態では、例えば、導電線４１０の最上面を保護するために、空隙４４２形成前に導電キャップ層４６０が選択的に形成される。具体的には、導電キャップ層４６０は、気孔または開口部４３８を形成するための処理を第２の絶縁材４３８に施す前に形成される。なぜなら、例えば、ＲＩＥまたはその他の処理プロセスによって、導電線４１０の最上面が酸化するか、あるいは導電線４１０の最上面に悪影響を及ぼすからである。
【００７４】
任意のキャップ層４６０を形成するためには、導電線４１０上にのみキャップ層４６０を形成して、第２の絶縁材層４３２’上には形成しないことが好ましい。キャップ層４６０は、例えば約２００オングストロームまたはそれ未満のＣｏＷ、ＣｏＷＰ、またはＴａＮを含んでいてよいが、上記以外の寸法および材料を含んでいてもよい。次に、図示されているように、キャップ層４６０と第２の絶縁材４３２’との上に、キャップ層４４４が堆積される。
【００７５】
本発明の実施形態を利用して、減法エッチングプロセス（subtractive etch process）によって導電線が形成された構造内に、空隙を形成することができる。例えば図８を参照すると、基板２０２が準備されていて、この基板２０２の表面全体に導電性材料２１０の層が堆積されている。次に、導電線２１０を形成するために、リソグラフィを用いて導電性材料２１０がパターン形成およびエッチングされる。導電線２１０間および基板２０２の最上面上に第１の絶縁材２３０が堆積されて、そして導電線２１０間にある第１の絶縁材２３０の上に第２の絶縁材２３２が堆積される。そして、図８〜図１１に照らしながら説明した製造プロセス工程を、本明細書において説明した通りに続けて、第２の絶縁材２３２の犠牲部分２３６を除去することによって第２の絶縁材２３２を変化させ（図８および図９）、第２の絶縁材２３２を介して第１の絶縁材２３０を除去し（図１０）、そして第２の絶縁材２３２’の下に空隙２４２を形成する（図１１）。
【００７６】
導電線２１０は、犠牲酸化層（図示せず）を用いたダマシンプロセスによって形成されてもよい。この実施形態では、基板２０２上に犠牲酸化層または別の絶縁材が堆積され、そして上記犠牲酸化層は、導電線２１０のための任意のパターンによってパターン形成される。パターン形成された上記犠牲酸化層上に導電性材料２１０が堆積され、そしてＣＭＰプロセスを用いて上記犠牲酸化層の最上面から余剰な導電性材料が除去されて、導電線１２０が形成される。次に、導電線２１０間から上記犠牲酸化層が除去される。続いて、導電線２１０上に第１の絶縁材２３０が堆積され、所定の高さまでエッチバックされ、例えば導電線２１０の最上部の約３分の１から４分の１が露光される。次に、第１の絶縁材２３０と、露光された導電線２１０の最上部との上に、第２の絶縁材２３２が堆積される。ＣＭＰプロセスを用いて、導電線２１０の最上面から余剰な第２の絶縁材２３２が除去される。次に、前述したように、リソグラフィまたは熱処理を含む処理２３４を行って、第２の絶縁材２３２が透過性にされる。次に、第１の絶縁材２３０が除去されて、透過性の第２の絶縁材２３２と導電線２１０との最上面上に、薄いキャップ層が適宜形成される。
【００７７】
本発明の実施形態は、多層配線構造において特に有用である。配線構造には、例えば８、９、１２、またはそれ以上の金属層がある。しかし本発明の実施形態は、例えば１層の配線構造においても使用することができる。
【００７８】
一部の実施形態では、配線構造のＲＣ遅延を低減するために、密接に配置された導電線２１０、３１０、および４１０間において、本明細書に記載の空隙２４２、３４２、および４４２が形成される。例えばメモリチップでは、空隙２４２、３４２、および４４２は、密接に配置されたメモリアレイ上の配線間に形成されることが好ましい（例えば、導電線および導電線間の空間は、上記チップの最小寸法を含んでいる）。しかし空隙２４２、３４２、および４４２は、より低い密接度で配置された周辺回路または支持回路（support circuit）の配線領域内に形成される必要は必ずしもない。しかし一部の実施形態では、空隙２４２、３４２、および４４２は、これらの領域内に形成されてもよい。別の実施例として、マイクロプロセッサチップでは、密接に配線されている低い方の位置および／または中間の位置（例えば、第１の金属層〜第３の金属層）では、空隙２４２、３４２、および４４２は、導電線間に形成されることが好ましく、低い密接度で配線されている高い方の位置または最上位置では、空隙２４２、３４２、および４４２は形成されない。
【００７９】
集積回路を具体的にどのように応用するかに関係なく、配線層の一部の領域に空隙２４２、３４２、および４４２を形成して、上記領域の比誘電率を極度に低くすることができる。本発明の一部の実施形態では、図１２および図１３に示されているように、（例えば領域３２２の一部において、）同一の配線層の別の領域において、導電線３１０間に高誘電率材料３３０を配置することが好ましい。これによって、より安定した構造が得られるため、機械的に安定し、かつ信頼性のある全体配線構造を製造することができる。
【００８０】
本発明の実施形態は、例えば応用特有であって、高性能のＢＥＯＬ工程を必要とし、ＲＣ遅延は低い必要があり、そして導電線の材料として銅を使用した集積回路に特に有用である。本発明の実施形態は、例えばマイクロプロセッサ、ゲームステーション用の集積回路（game station integrated circuit）、および携帯電話用の集積回路などのアプリケーションにおいて実施することができるが、しかし別の種類の集積回路にも使用することができる。さらに本発明の実施形態は、例えば金属層がより少なく、導電線の材料としてアルミニウムを使用した別のアプリケーションにも使用することができる。
【００８１】
本発明の実施形態の利点は、空隙２４２、３４２、および４４２を形成して、導電線２１０、３１０、および４１０間において低誘電率を達成することを含んでいる。導電線２１０、３１０、および４１０間の空間の大部分は空隙２４２、３４２、および４４２を有しているため、導電線２１０、３１０、および４１０間において、約２．２またはそれ未満の比誘電率を達成することができる。
【００８２】
本発明の好ましい実施形態の利点は、導電線２１０、３１０、および４１０間に空隙２４２、３４２、および４４２を形成するための新奇的な方法を提供することを含んでいる。予測可能な形状、および予め設定した高さを有する空隙２４２、３４２、および４４２が広範に渡って形成される。半導体デバイス２００、３００、および４００に追加的な形状がもたらされることはなく、また追加的なプロセス工程も不要である。
【００８３】
一部の実施形態では、空隙２４２、３４２、および４４２は、重要領域内の導電物質２１０、３１０、および４１０間に形成されるが、ＲＣ遅延が問題とならない非重要領域には形成されない。基板２０２、３０２、および４０２の一部の領域は、内部に空隙２４２、３４２、および４４２が形成されていないため、上記領域内の絶縁材料３３０は、集積回路に対して強力な構造的支持および機械的強度を与える。空隙２４２、３４２、および４４２は、配線層／ＩＬＤ層の形状の平面性を維持しながら、一部の領域内に形成されて、別の領域には形成されないと有利である。
【００８４】
犠牲部分２３６を有する絶縁材２３２、３３２、および４３２の最上層は、堆積時には不透過性であるから、ダマシンプロセスによって導電線２１０、３１０、および４１０を形成する一方で、絶縁材２３２、３３２、および４３２の最上層の最上面から余剰な導電性材料を除去するための化学機械研磨を施す間に、様々な材料層（例えば下部の材料層、および絶縁材層２３２、３３２、および４３２自体）による汚染を防ぐことができる。
【００８５】
本発明の実施形態、およびその利点について詳述してきたが、特許請求の範囲によって規定された本発明の範囲から逸脱することなく、様々な変更、置き換え、および修正を加えることができることについて理解されたい。例えば、本明細書に記載した多くの特徴、機能、プロセス、および材料は、本発明の範囲内において変更可能であることは、当業者であれば容易に理解できるであろう。さらに、本発明の応用範囲は、本明細書に記載したプロセス、機械、製造、組成物、手段、方法、および工程に限定されるものではない。当業者であれば、本発明の開示から容易に理解できるように、本明細書に記載の実施形態とほぼ同一に機能する、あるいはほぼ同一の結果を達成できる既存あるいは後発のプロセス、機械、製造、組成物、手段、方法、または工程を、本発明に従って利用することができる。従って特許請求の範囲は、上記のようなプロセス、機械、製造、組成物、手段、方法、または工程を含んでいる。
【図面の簡単な説明】
【００８６】
【図１】安定性を得るために比誘電率の高いキャップ層を必要とする、従来技術による方法を用いて空隙を形成する際の様々な段階を示す断面図である。
【図２】安定性を得るために比誘電率の高いキャップ層を必要とする、従来技術による方法を用いて空隙を形成する際の様々な段階を示す断面図である。
【図３】安定性を得るために比誘電率の高いキャップ層を必要とする、従来技術による方法を用いて空隙を形成する際の様々な段階を示す断面図である。
【図４】安定性を得るために比誘電率の高いキャップ層を必要とする、従来技術による方法を用いて空隙を形成する際の様々な段階を示す断面図である。
【図５】別の従来技術による空隙を有した導電線構造であって、広間隔の導電線領域において、リソグラフィプロセスに悪影響を及ぼす形状（トポグラフィー）が形成された状態を示す図である。
【図６】本発明の好ましい実施形態に係る方法に従って空隙を形成する際の様々な段階を示す断面図であって、第２の絶縁材の犠牲部分が除去された結果、第１の絶縁材が上記第２の絶縁材を介して除去されて空隙が形成される様子を示す図である。
【図７】本発明の好ましい実施形態に係る方法に従って空隙を形成する際の様々な段階を示す断面図であって、第２の絶縁材の犠牲部分が除去された結果、第１の絶縁材が上記第２の絶縁材を介して除去されて空隙が形成される様子を示す図である。
【図８】本発明の好ましい実施形態に係る方法に従って空隙を形成する際の様々な段階を示す断面図であって、第２の絶縁材の犠牲部分が除去された結果、第１の絶縁材が上記第２の絶縁材を介して除去されて空隙が形成される様子を示す図である。
【図９】本発明の好ましい実施形態に係る方法に従って空隙を形成する際の様々な段階を示す断面図であって、第２の絶縁材の犠牲部分が除去された結果、第１の絶縁材が上記第２の絶縁材を介して除去されて空隙が形成される様子を示す図である。
【図１０】本発明の好ましい実施形態に係る方法に従って空隙を形成する際の様々な段階を示す断面図であって、第２の絶縁材の犠牲部分が除去された結果、第１の絶縁材が上記第２の絶縁材を介して除去されて空隙が形成される様子を示す図である。
【図１１】本発明の好ましい実施形態に係る方法に従って空隙を形成する際の様々な段階を示す断面図であって、第２の絶縁材の犠牲部分が除去された結果、第１の絶縁材が上記第２の絶縁材を介して除去されて空隙が形成される様子を示す図である。
【図１２】本発明の別の実施形態であって、広間隔の領域ではなくて、狭間隔の（closely-spaced）領域に空隙が形成される様子を示す図である。
【図１３】本発明の別の実施形態であって、広間隔の領域ではなくて、狭間隔の領域に空隙が形成される様子を示す図である。
【図１４】本発明の別の実施形態であって、空隙形成後に、導電性の最上表面上に導電性のキャップ層が選択的に形成された状態を示す図である。
【発明の詳細な説明】
【０００１】
〔技術分野〕
本発明は、一般的には半導体デバイスの製造、特に配線層の絶縁材の形成に関する。
【０００２】
〔背景〕
半導体デバイスは、例えばコンピュータ、携帯電話、パーソナル演算装置、その他多くのアプリケーション等、様々な電子アプリケーションに使用されている。例えば家庭用、産業用、および車両用デバイスは、かつては機械部品のみを備えていたが、現在では半導体デバイスを必要とする電子部品を備えている。
【０００３】
半導体デバイスは、一般的には、パターン形成された絶縁、導電性、および半導体材料の層をいくつか有していて、これらが集積回路（ＩＣ：integrated circuit）を形成している。１つのダイまたはチップ上には、複数のトランジスタ、メモリデバイス、スイッチ、導電線、ダイオード、キャパシタ、論理回路、およびその他の電子部品が形成されている。例えば、半導体が使用される最終アプリケーションに必要とされる製品サイズの縮小、デバイス性能の改善、そして所要電力の低減といった必要性に対応するために、半導体技術では微細化への傾向が見られる。
【０００４】
かつての集積回路では、チップ毎のデバイス数が比較的少なかったため、デバイスを容易に配線することが可能であった。しかし最近の集積回路では、１つのチップ上に数百ものデバイスが形成されていることがある。このため、配線領域が２つ以上の材料間で共有される多層配線システムが必要となる。
【０００５】
半導体デバイスを製造するためのプロセスには、一般的には、ＦＥＯＬ（front-end-of-line）およびＢＥＯＬ（back-end-of-line）と称される２つの段階がある。ＦＥＯＬは、ウェハから始まり、第１の金属層の形成に至るまでの複数のプロセス工程として規定されていて、ＢＥＯＬは、これに続く全てのプロセス工程として規定されている。集積回路の配線は、一般的にはＢＥＯＬによって形成される。
【０００６】
集積回路上の最小線幅の微小化に伴って能動デバイスの密度が増加し、トランジスタの切り替え速度が低下する一方、配線システムにおける信号の伝播遅延は、集積回路の性能を制限している。また、チップサイズの増大に伴って、配線路の長さが大きくなる。従って多くのＵＬＳＩ（ultra-large scale integration）集積回路は、配線伝播遅延時間によって制限される。
【０００７】
回路速度を制限する、例えば０．２５μｍ未満にまで最小寸法が微細化された場合は、配線のＲＣ遅延によって集積回路の伝播遅延が制限される。ＲＣ遅延とは、導電線間の配線およびキャパシタンスのために用いられる導電線の抵抗を称している。
【０００８】
半導体産業における課題の１つとして、デバイス性能を改善し、そしてデバイス速度を上げるために、集積回路のＲＣ遅延を低減して最小にするという課題が挙げられる。ＲＣ遅延の抵抗成分（すなわちＲ成分）は、導電線の材料として、アルミニウムよりも抵抗が低い銅を用いることによって対処されている。ＲＣ遅延の容量成分（すなわちＣ成分）は、かつて層間絶縁（inter-metal dielectric; IMD）材料として用いられていたＳｉＯ２ などの材料よりも比誘電率（ｋ）が低い絶縁材料を導電線間において用いるという試みによって対処されている。
【０００９】
従って当技術分野では、集積回路におけるＲＣ遅延の容量成分Ｃを低くするための、改良された方法が必要とされている。
【００１０】
〔本発明の概要〕
本発明は、半導体デバイスおよびその構造体の導電線間に空隙を形成するための新規な方法であり、その好適な実施形態によれば、既述した問題を解決または回避することができ、且つ、技術的優位性を満たすことができる。
【００１１】
本発明の半導体デバイスの製造方法の一実施形態によれば、基板を準備する準備工程と、上記基板の上に複数の導電線を形成する導電線形成工程と、上記基板の上に第１の絶縁材を堆積させる第１堆積工程と、上記第１の絶縁材の上に第２の絶縁材を堆積させる第２堆積工程とを含んでいる。上記の構成において、第１の絶縁材は、導電線と導電線との間に形成される。また、第２の絶縁材は、導電線と導電線との間に形成され、犠牲部分を有している。そして、上記第２の絶縁材の上記犠牲部分を除去し、上記第１の絶縁材の少なくとも一部を除去することによって、導電線と導電線との間に空隙が設けられる。
【００１２】
本発明の半導体デバイスの製造方法の他の実施形態によれば、基板を準備する準備工程と、上記基板の上に第１の絶縁材を堆積させる第１堆積工程と、第１の絶縁材の上に第２の絶縁材を堆積させる第２堆積工程とを含んでいる。ここで、第２の絶縁材は、最上面を有しており、犠牲部分を含有している。そして、第１の絶縁材および第２の絶縁材はパターニングが施され、パターン形成された第１の絶縁材および第２の絶縁材の上に導電性材料が堆積する。上記第２の絶縁材の上記最上面から、上記導電性材料を除去し、パターニングされた第１の絶縁材および第２の絶縁材の内部に上記導電性材料を残す。そして、第２の絶縁材の上記犠牲部分を除去して、第１の絶縁材の少なくとも一部を除去する。
【００１３】
また、本発明の半導体デバイスの実施形態によれば、本発明に係る半導体デバイスは、第１の領域および第２の領域を有する基板と、最上部を有する複数の第１の導電線を構成する、上記基板の上に設けられた複数の導電線とを備えている。さらに、上記第１の導電線と第１の導電線との間であって、上記最上部付近に設けられ、上記第１の領域では透過性であり、上記第２の領域では不透過性である第１の絶縁材を備えている。さらに、上記第１の絶縁材の真下であって、上記第１の領域における上記第１の導電線と第１の導電線との間に設けられた第２の絶縁材を備えている。そして、上記第１の絶縁材の真下であって、上記第２の領域における上記第１の導電線と第１の導電線との間には、空隙が設けられている。
【００１４】
本発明によれば、導電性物質と導電性物質の間に空隙を形成するための新しい方法を提供することができる。本発明によれば、所望のあらゆる形状の空隙を、導電線と導電線との間に設けることができる。これにより、半導体デバイスに対して追加トポグラフィーを導入する必要がなくなり、且つ、プロセス工程の追加はほぼ必要ない。ある実施形態によれば、重要部分の内部の導電性物質と導電性物質との間に空隙を形成することができ、ＲＣ遅延が問題とならない非重要部分には形成されない。このように、空隙を有していない領域を設けているので、本発明の構成によれば、該領域が構造的強度に貢献し、集積回路のための機械的強度を与えることになる。犠牲部分を有する絶縁材の最上層は、上述したように、不透過性であるので、該最上層の最表面から余剰の導電性材料を除去するための化学的機械的研磨処理の間に様々な材料層の混入を回避することができる。
【００１５】
以下では、本発明の実施形態の特徴点および技術的優位性をより理解し易くするために、本発明について詳細に説明するものである。尚、特許請求の範囲によって規定された本発明の範囲から逸脱することなく、様々な変更、置き換え、および修正を加えることができることについて理解されたい。例えば、本明細書に記載した多くの特徴、機能、プロセス、および材料は、本発明の範囲内において変更可能であることは、当業者であれば容易に理解できるであろう。さらに、本発明の応用範囲は、本明細書に記載したプロセス、機械、製造、組成物、手段、方法、および工程に限定されるものではない。当業者であれば、本発明の開示から容易に理解できるように、本明細書に記載の実施形態とほぼ同一に機能する、あるいはほぼ同一の結果を達成できる既存あるいは後発のプロセス、機械、製造、組成物、手段、方法、または工程を、本発明に従って利用することができる。
【００１６】
〔図面の簡単な説明〕
本発明およびその利点をより完全に理解するために、添付図面と共に、以下の詳細な説明を参照されたい。添付図面は以下の通りである：
図１〜図４は、安定性を得るために比誘電率の高いキャップ層を必要とする、従来技術による方法を用いて空隙を形成する際の様々な段階を示す断面図である。
【００１７】
図５は、別の従来技術による空隙を有した導電線構造であって、広間隔の（widely-spaced）導電線領域において、リソグラフィプロセスに悪影響を及ぼす形状（トポグラフィー）が形成された状態を示す図である。
【００１８】
図６〜図１１は、本発明の好ましい実施形態に係る方法に従って空隙を形成する際の様々な段階を示す断面図であって、第２の絶縁材の犠牲部分が除去された結果、第１の絶縁材が上記第２の絶縁材を介して除去されて空隙が形成される様子を示す図である。
【００１９】
図１２〜図１３は、本発明の別の実施形態であって、広間隔の領域ではなくて、狭間隔の（closely-spaced）領域に空隙が形成される様子を示す図である。
【００２０】
図１４は、本発明の別の実施形態であって、空隙形成後に、導電性の最上表面上に導電性のキャップ層が選択的に形成された状態を示す図である。
【００２１】
別段の記載がない限り、それぞれの図面における同様の番号および符号は、通常は同様の部分を示している。
【００２２】
〔実施形態の詳細な説明〕
現時点において好ましい実施形態の実施および用法について以下に詳述する。しかし本発明は、様々な具体的状況において応用かつ実施可能な概念を提供していることについて理解されたい。本明細書において説明する具体的な実施形態は、本発明を実施および使用するための具体的な方法を単に例証したものであって、本発明の範囲を限定するものではない。
【００２３】
ＢＥＯＬ配線におけるＲＣ遅延のキャパシタンスＣは、低誘電率材料を用いることによって低減できる。例えば、かつては配線絶縁材料として一般的に用いられた二酸化珪素（ＳｉＯ２ ）の比誘電率ｋは、約４．１または４．２である。密度の高い低誘電率材料のｋ値は、例えば約２．８であり、多孔質な低誘電率材料のｋ値は、例えば約２．２である。しかし、比誘電率を約２．２未満まで下げることは困難である。なぜなら、比誘電率の低下に伴って、絶縁材料の多孔率が上昇するからである。これによって、低誘電率の絶縁材料は弱くなる。
【００２４】
理論的には、１．０の比誘電率を持つ空気が理想的な誘電体である。しかし、導電線間の絶縁材として空気を用いるに当たっては問題がある。つまり、例えば集積回路に対して追加的な製造処理を施している間、パッケージ化している間、あるいは輸送中における機械的応力によって構造が容易に崩壊し、集積回路が破損してしまう。配線システムは、例えば、チップを製造およびパッケージ化できるように、有用で信頼でき、かつ機械的に安定したものである必要がある。
【００２５】
従って、当技術分野では、配線構造を崩壊させることなく導電線間に空気を導入し、そして導電線間に空隙を有していると共に容易には崩壊しない配線システムを製造する集積機構が必要とされている。
【００２６】
空隙を形成するための従来技術による方法は、犠牲膜またはテンプレート膜を用いて、銅／低誘電率集積機構の内部に空隙を形成する工程を含んでいる。これについては、John Sudijono氏によるIEDM2004-Short Courseにおけるプレゼンテーション、「45nm BEOL」p.43に記載されている。上記は、本明細書に参照として援用される。しかし、これらの従来技術による方法には不都合点がある。つまり、犠牲膜またはテンプレートによって、銅線の最上部においてピンチオフが形成されやすくなり、これによって空隙の形状が三角形になり、さらに比誘電率が高くなる。
【００２７】
空隙を形成するための別の従来技術による方法では、分解可能なポリオキシメチレン（ＰＯＭ）を用いて空隙を形成する。この方法については、John Sudijono氏によるIEDM2004-Short Courseにおけるプレゼンテーション、「45nm BEOL」p.44に記載されている。上記は、本明細書に参照として援用される。図１〜図４は、空隙を形成するための上記従来技術による方法による、様々な製造段階を示した断面図である。
【００２８】
まず図１を参照すると、この空隙形成方法では、半導体ウェハを有した基板１０２上に、ＰＯＭを含んだ犠牲材１０４が堆積される。犠牲材１０４上にハードマスク１０６が堆積される。ハードマスク１０６がパターン形成され、犠牲材１０４をパターン形成するためのマスクとして用いられる。図２を参照すると、パターン形成されたハードマスク１０６および犠牲材１０４上に、バリアシード層（barrier seed layer）１０８が形成される。図３に示されているように、化学機械研磨プロセスによって、銅１１０およびハードマスク１０６が犠牲材１０４から除去される。銅１１０およびバリアシード層１０８は、配線構造において導電線を有している。
【００２９】
次に、図３に示されているように、導電線１０８／１１０および犠牲層材１０４上に、誘電体層１１２が堆積される。そして、図４に示されているように、基板１０２を高温および高圧に暴露することによって犠牲材１０４が分解される。このとき、誘電体層１１２の下において導電線１０８と導電線１１０との間に形成されていた空隙１１４は残される。
【００３０】
低誘電率材料は多孔質であって、構造的に弱いため、図１〜図４に示した従来技術による方法および半導体デバイス１００は、誘電体層１１２が比誘電率の高いＳｉＮまたはＳｉＯＮを含んでいるという問題がある。ＳｉＮまたはＳｉＯＮの比誘電率は、例えば二酸化ケイ素の比誘電率よりも高い。低誘電率材料は、誘電体層１１２に用いることができない。なぜなら、低誘電率材料は、不安定化という問題をもたらし、そして後に堆積される材料層に施されるＣＭＰプロセスに関する問題を引き起こすからである。従って一部の従来技術の応用においては、比較的厚みのある高誘電体材料は上部の誘電体層１１２に用いられなければならないため、導電線１０８と１１０との間にある空隙１１４の有益な効果が失われる。
【００３１】
図５は、別の従来技術による空隙を有した導電線構造であって、広間隔の導電線領域において、リソグラフィプロセスに悪影響を及ぼす形状が形成された状態を示している。この方法では、基板１０２は、狭間隔の導電線１１０が形成された領域１２０とと、広間隔の導電線１１０が形成された領域１２２とを有している。図示されているように、領域１２０内において、狭間隔の導電線１１０間にある空隙１１４上に、薄いキャップ層１２４が形成されている。薄いキャップ層１２４は、例えばＳｉＮまたはＳｉＯＮ、あるいは構造を支持する別の材料を含んでいてよい。空隙１１４は、例えば、図１〜図４に照らして説明した方法によって形成されてよい。空隙１１４は、一般的には、広間隔の導電線１１０を有した領域１２２内では不要である。なぜなら、領域１２２では、誘電体材料の比誘電率は問題ではないからである。
【００３２】
薄いキャップ層１２４は、化学気相堆積法（chemical vapor deposition; CVD）によって堆積されるため、コンフォーマルである。従って薄いキャップ層１２４は、図示されているように、領域１２２内にある広間隔の導電線１１０上に、コンフォンフォーマルに形成される。上記半導体デバイスの形状内にある凹み１２６は、リソグラフィプロセスにおいては問題である。さらに、凹み１２６によって、例えば、後に堆積される材料層（図示せず）をパターン形成する際の焦点深度が小さくなる。従って、後にパターン形成する材料層の最小寸法（size of feature）を大きくしなければならない。なぜなら、構造の形状によって、リソグラフィプロセスに制限が加えられるからである。
【００３３】
空隙を形成するための別の従来技術による方法では、犠牲として除去される材料上に透過性材料が堆積される。導電線のダマシン形成中では、この透過性材料によって、ＣＭＰプロセスからの汚染物が上記透過性材料内に侵入し、さらに上記犠牲材料に到達する可能性すらある。上記汚染は、例えば研磨または洗浄に使用される水および化学物質の取り込み、あるいは研磨剤粒子またはＣＭＰの副産物の付着によるものである。この汚染によって二次汚染がもたらされ、導電線間の比誘電率が変化し、信頼性に関する問題が引き起こされ得る。
【００３４】
従って当技術分野では、導電物質（conductive feature）間に空隙を形成するための方法であって、高誘電率のキャップ層が不要であり、構造に対してトポグラフィーを導入する必要がなく、そしてＣＭＰプロセスおよび洗浄プロセスによる汚染物から下部の材料層を保護できる、改良された方法が必要とされている。
【００３５】
本発明の実施形態は、集積回路の配線間に空隙を形成するための方法、およびその構造体を提供することによって、技術的な利点を達成する。基板上に第１の絶縁材を堆積させ、上記第１の絶縁材上に、犠牲部分を有する第２の絶縁材を堆積させる。上記第１および第２の絶縁層内に、導電線を形成する。犠牲部分を除去するために上記第２の絶縁材を処理し、そして上記第１の絶縁材の少なくとも一部を除去して、導電線間に空隙を設ける。上記第２の絶縁材は、堆積時には不透過性であるが、犠牲部分を除去するための処理を施した後は透過性である。
【００３６】
一実施形態では、上記基板の第１の領域が処理中にマスクされる。この結果、上記第２の絶縁材は、上記基板の第２の領域内では透過性である一方、第１の領域では不透過性のままとなる。これによって、第２の領域内に空隙が形成されるが、第１の領域内には形成されない。この実施形態における空隙は、例えば、低誘電率材料が最も有益となるチップ領域に形成されることが好ましい。空隙は、ＲＣ遅延が危機的ではないチップ領域には形成されないことが好ましい。従って、空隙を有していない領域は、配線構造に対して高い機械的強度を与える。この結果、空隙を有していると同時に、構造が安定した集積回路が得られる。
【００３７】
本明細書において、本発明の好ましい実施形態に従った集積回路を製造するための方法をいくつか説明する。本発明について、具体的な状況、すなわち配線層を１つ有した半導体デバイスにおける好ましい実施形態に関連して説明する。しかし本発明は、複数の配線層を有した半導体デバイスにも応用可能である。空隙は、例えば半導体デバイスの１つ以上の配線層内に形成してよい。また、図面における導電線はダマシンプロセスを用いて形成されているが、本発明の実施形態は、例えば減法エッチングプロセスによって導電線が形成された半導体デバイスにも応用できる。
【００３８】
図６〜図１１は、本発明の好ましい実施形態に係る方法に従って空隙を形成する際の様々な段階を示す断面図であって、第２の絶縁材の犠牲部分が除去された結果、第１の絶縁材が上記第２の絶縁材を介して除去されて空隙が形成される様子を示している。図６を参照すると、半導体デバイス２００が示されている。半導体デバイス２００は、基板２０２を有している。基板２０２は、例えばシリコン、または絶縁層に覆われた別の半導体材料を含んだ半導体基板を含んでいる。基板２０２は、ＦＥＯＬ工程において形成された能動部品または回路（図示せず）を有していてよい。基板２０２は、例えば単結晶シリコンを酸化ケイ素で覆ったものを含んでいてよい。基板２０２は、別の導電層、またはトランジスタ、ダイオード等の別の半導体素子を有していてよい。シリコンの代わりに、例えばＧａＡｓ、ＩｎＰ、Ｓｉ／Ｇｅ、またはＳｉＣなどの化合物半導体を用いてもよい。
【００３９】
基板２０２上に、第１の絶縁材２３０が形成される。第１の絶縁材２３０は、本発明の実施形態に従って、反応性イオンエッチング（reactive ion etch; RIE）、アニーリングによって除去することができ、あるいは高温で容易に分解される犠牲材料を含んでいることが好ましい。第１の絶縁材２３０は、例えばポリノルボルネンなどの有機ポリマーを含んでいることが好ましい。あるいは、第１の絶縁材２３０は、別の有機ポリマーまたは別の材料を含んでいてもよい。第１の絶縁材２３０は、例えばスピンオンプロセス（spin-on process）、物理的気相成長法（physical vapor deposition; PVD）、またはＣＶＤによって堆積させてよく、あるいは別の方法によって堆積させてもよい。第１の絶縁材２３０の厚さｄ１ は、例えば約２，０００オングストロームまたはそれ未満であることが好ましく、約１，０００オングストロームであることが特に好ましいが、上記以外の厚さであってもよい。
【００４０】
第１の絶縁材２３０上に、第２の絶縁材２３２が形成される。一実施形態では、第２の絶縁材２３２の厚さｄ２ は、第１の絶縁材２３０の厚さｄ１ より小さいことが好ましい。厚さｄ２ は、例えば約６００オングストロームまたはそれ未満であることが好ましく、約２００〜５００オングストロームであることが特に好ましい。しかし第２の絶縁材２３２の厚さは、上記以外の厚さであってもよい。例えば、構造内に空隙２４２（図１１を参照）が形成されるときに比誘電率を可能な限り低くするために、少なくともその一部が除去される第１の絶縁材２３０の厚さｄ１ は、可能な限り厚いことが好ましい。例えば、一実施形態では、第２の絶縁材２３２および第１の絶縁材２３０は、層間絶縁膜（inter-level dielectric; ILD）を有している。
【００４１】
第１の絶縁材２３０の厚さｄ１ 、および第２の絶縁材２３２の厚さｄ２ はそれぞれ、後述する方法により形成される導電線２１０の厚さに依存している。本発明の実施形態によると、最大空隙量（例えば第１の絶縁材２３０の厚さｄ１ によって決定されるもの）と、構造の安定性（第２の絶縁材２３２の厚さｄ２ によるもの）との間で良好な折り合いをつけることが望ましい。例えば、一部の実施形態では、第１の絶縁材２３２の厚さｄ１ が、導電線２１０の厚さの約６６〜７５％であり、そして第１の絶縁材２３０の厚さｄ２ が、導電線２１０の厚さの約３４〜２５％であることが好ましい。しかし別の実施形態では、例えば、後述するような、Ｓｉの含有量の低いポリマーを、酸素処理を介してＳｉＯ２ 型のスケルトン／メッシュ構造へ変換することによって、第２の絶縁材２３２が透過性に形成されている場合は、厚さｄ２ は導電線２１０の厚みの約４０〜５０％であってよい。
【００４２】
第２の絶縁材２３２の一部は、例えば、熱処理に暴露されたときに比較的変化しやすいポリオキシメチレンなどの有機ポリマーであるＳｉＣＯ、あるいはＳｉＯ２ を含んでいることが好ましい。あるいは、第２の絶縁材２３２は、別の有機ポリマーまたは別の材料を含んでいてもよい。第２の絶縁材２３２は、例えばスピンオンプロセス、ＰＶＤ、またはＣＶＤによって堆積されてよいが、別の方法によって堆積されてもよい。
【００４３】
第２の絶縁材２３２は、本発明の一実施形態によると、堆積時には不透過性であることが好ましい。第２の絶縁材２３２は、後に除去される犠牲部分を含んでいることが好ましい。これについては、本明細書においてさらに説明する。
【００４４】
次に、ダマシンプロセスを用いて、第２の絶縁材２３２と第１の絶縁材２３０との間に導電線が形成される。第２の絶縁材２３２および第１の絶縁材２３０は、図７に示されているように、導電線に対する任意のパターンを用いてパターン形成される。例えば、フォトレジスト（図示せず）および任意のハードマスク（図示せず）が第２の絶縁材２３２上に堆積され、そして上記フォトレジストがパターン形成される。第２の絶縁材２３２および第１の絶縁材２３０の露光部分がエッチングされる間に、上記フォトレジストはマスクとして使用される。あるいは、ハードマスクが使用される場合は、このハードマスクをパターン形成するためのマスクとしてフォトレジストが用いられ、そしてこのフォトレジストが除去され、第２の絶縁材２３２および第１の絶縁材２３０の露光部分がエッチングされる間に、上記ハードマスクがマスクとして使用される。基板２０２および／またはパターンは、図示されているように、狭間隔の導電線の第１の領域２２０、および広間隔の導電線の第２の領域２２２を有していてよい。第２の領域２２２内にある導電線間の距離は、例えば、第１の領域２２０内にある導電線間の距離の約２倍、またはそれ以上であってよい。
【００４５】
図７に示されているように、パターン形成された第２の絶縁材２３２および第１の絶縁材２３０上に、導電性材料２１０が堆積される。導電性材料２１０は、銅、アルミニウム、銅とアルミニウムとの合金、または別の材料、または材料の組み合わせを含んでいることが好ましい。例えば、導電性材料２１０を堆積する前に、基板２０２の露出部分と、パターン形成された第２の絶縁材２３２と、パターン形成された第１の絶縁材２３０との上に、１つ以上のバリア層、下地、および／または層（図示せず）が形成される。例えば、導電性材料２１０が、拡散率（diffusion rate）の高い銅を含んでいる場合は、近傍の材料へ銅が拡散することを防ぐために、１つ以上のバリア層を用いることが好ましい。図７に示されているように、導電性材料２１０は、第２の絶縁材２３２および第１の絶縁材２３０においてパターンを充填し、そして第２の絶縁材２３２の最上面に存在している。
【００４６】
次に、ＣＭＰプロセスおよび／またはエッチングプロセスを用いて、第２の絶縁材２３２の最上面から導電性材料２１０を除去し、そして第２の絶縁材２３２および第１の絶縁材２３０内に導電線２１０を形成する。この結果、図８に示されている構造が得られる。例えば、導電線２１０は、本明細書では導電物質とも称されている。第２の絶縁材２３２は、例えばＣＭＰプロセス、およびＣＭＰプロセス後に行われる洗浄プロセス中に基板２０２が暴露される汚染物から、絶縁材料２３０を保護するように形成された材料を含んでいることが好ましい。第２の絶縁材２３２は、堆積時には不透過性であることが好ましいため、起こり得る汚染から第１の絶縁材２３０を保護できるようになっていると有利である。上記起こり得る汚染とは、例えば、研磨および洗浄工程における水および化学物質の取り込み、および研磨剤粒子またはＣＭＰの副産物の付着である。この汚染によって、例えば二次汚染、および／または比誘電率（ｋ）の変化、あるいは信頼性に関する問題が発生し得る。
【００４７】
本発明の好ましい実施形態によると、第２の絶縁材２３２は、第２の絶縁材２３２の犠牲部分２３６を除去するために、図８に示されているように、処理２３４によって処理される。処理２３４は、例えばＲＩＥまたはアニーリングプロセスを含むものであってよい。露出している導電線２１０の最上面は、処理２３４によって悪影響を受けないことが好ましい。
【００４８】
一実施形態では、除去された犠牲部分２３６は、第２の絶縁材２３２の一部を有している。この実施形態では、処理２３４は、複数の開口部２３８を有する第２の絶縁材２３２をパターン形成するために利用されるＲＩＥを含んでいる。第２の絶縁材２３２をパターン形成するために、マスクが用いられる。このパターン形成は、例えば、まずフォトレジストを堆積してパターン形成し、そして第２の絶縁材２３２のエッチング工程中に上記フォトレジストをマスクとして用いることによって行われる。第２の絶縁材２３２は、上記実施形態では、例えばＳｉＣＯ、ＳｉＯ２ 、またはポリオキシメチレンを含んでいるが、別の材料を含んでいてもよい。
【００４９】
複数の開口部２３６は、例えば微小であって、半導体デバイス２００の最小寸法を有していることが好ましい。一部の実施形態では、第１の絶縁材２３２内の開口部２３８の微小なサイズは、リソグラフィによって、例えばレジストリフロープロセス（resist reflow process）などの、いわゆる「縮小方法（shrink methods）」を応用することによって形成される。あるいは、開口部２３８は、三菱電機株式会社（Mitsubishi Electric Corporation）製のＲＥＬＡＣＳＴＭ、またはシーメンス・アクチエンゲゼルシャフト社（Siemens Aktiengesellschaft）製のＣＡＲＬＴＭなどの製品を用いても生成できる。レジストリフロープロセスでは、レジスト内にあるコンタクトホールのパターン層が、レジストが流れ始めるまで熱処理を受ける。これによって、例えば上記ホールの底部の限界寸法（critical dimension; CD）が縮小する。これらの縮小方法によって、例えば、光学系固有の分解能よりも小さい、開口部２３８の最小サイズを有利に達成することができる。これらの方法の化学バイアスまたはリフローバイアスは、プロセス制御を低減する代わりに、一般的に用いられる範囲（例えば、約３０〜４０ｎｍ／ｅｄｇｅ）を超過してもよい。しかし、有利にも、本発明の実施形態を応用する場合に必要なＣＤ制御は、一般的なリソグラフィを使用する場合よりも緩やかである。従って、開口部２３８を形成するために上記のような縮小方法を用いることができる。
【００５０】
別の実施形態では、犠牲部分２３６は、熱感受性である第２の絶縁材２３２の犠牲成分を含んでいる。上記実施形態では、第２の絶縁材２３２の犠牲部分２３６を除去するための処理は、アニーリングプロセスまたは熱処理を含むものであってよい。例えば、処理２３４は、約３００〜４００℃の温度で約０．５〜６０分間アニーリングし、第２の絶縁材２３２の熱感受性成分（例えば犠牲成分２３６）を除去するように構成されたアニーリングプロセスを含んでいてよいが、上記以外の温度および時間を用いてもよい。
【００５１】
第２の絶縁材２３２がＳｉＣＯを含んでいる場合は、熱感受性成分２３６は炭素を含んでいてよく、そして処理２３４によって、第２の絶縁材２３２から炭素が除去される。あるいは、第２の絶縁材２３２が有機ポリマーを含んでいる場合は、熱感受性成分２３６は、例えばポリノルボルネン、または別の材料を含んでいる。熱感受性成分２３６が第２の絶縁材２３２から除去されると、図９に示されているように、絶縁材２３２内に気孔２３８が形成される。
【００５２】
従って、ＲＩＥまたは熱処理のいずれかからなる処理２３４を用いて、第２の絶縁材２３２の犠牲部分２３６を除去することによって、本発明の実施形態に従って、図９に示されているような第２の絶縁材２３２内に気孔または開口部２３８が形成されることが好ましい。図８に示されている第２の絶縁材２３２は、処理２３４後に変化し、例えば図９〜図１１では２３２’で示されている。具体的には、第２の絶縁材２３２’は、堆積時には第２の絶縁材２３２内に存在していない開口部または気孔２３８を有している。例えば、第２の絶縁材２３２’は、上記気孔または開口部２３８を介して液体または気体が通過できるように形成されている。
【００５３】
第２の絶縁材２３２’は、第１の絶縁材２３０の少なくとも一部あるいは全部が、第２の絶縁材２３２’の気孔または開口部２３８を介して通過できる程度の透過性を有していることが好ましい。例えば、処理２３４中に第２の絶縁材２３２の熱感受性成分が除去された場合は、図９〜図１１に示されている第２の絶縁材２３２’は、堆積時における第２の絶縁材２３２の熱感受性成分の少なくとも一部には存在していない。
【００５４】
次に、図１０に示されているように、第１の絶縁材２３０の少なくとも一部が、第２の絶縁材２３２内の気孔または開口部２３８を介して除去される。この結果、図１１に示されているように、第２の絶縁材２３２’の下において、導電線２１０間に空隙２４２が形成される。これは、図１０に示されているように、例えばＲＩＥまたは熱処理を含む別の処理プロセス２４０によっても達成できる。第１の絶縁材２３０を除去するためにＲＩＥを用いる場合は、第２の絶縁材２３２は、例えば第１の絶縁材２３０を除去するためのＲＩＥプロセスによってエッチングされないような材料を含んでいることが好ましい。第１の絶縁材２３０を除去するためにアニーリングプロセスを用いる場合は、このアニーリングプロセスは、例えば約４００℃またはそれ以上の温度で約０．５〜６０分間アニーリングするプロセスであってよいが、上記以外の温度および時間を用いてもよい。
【００５５】
次に、本発明の実施形態に従って第１の絶縁材２３０および第２の絶縁材２３２をプロセスするための、５つの材料組み合わせ例および好ましい方法について説明する。第１の材料組み合わせ例では、第１の絶縁材２３０は、JSR Micro, Inc.製の非感光性の精製化学製品（non-photosensitive fine chemicals; NFC）である、芳香族炭化水素ベースのスピンオン材料を含んでいることが好ましい。上記材料は、スピンオンおよびベークされたＢＥＯＬ材料としても知られている。第１の絶縁材２３０は、アプライドマテリアルズ社（Applied Materials, Inc.）製のｂｌａｃｋ ｄｉａｍｏｎｄＴＭをさらに含んでいてもよい。ｂｌａｃｋ ｄｉａｍｏｎｄＴＭは、ＣＶＤによって堆積可能な低誘電率材料である。第２の絶縁材２３２は、スピンコートされ、そして例えば約３５０℃でハードベークされたスピンオングラスを含んでいることが好ましい。次に、リフロー、ＲＥＬＡＣＳＴＭ、またはＣＡＲＬＴＭなどの縮小方法を用いて、第２の絶縁材２３２に微小な開口部２３８がリソグラフィによってパターン形成される（この工程は、本実施形態では処理２３４を含んでいる）。次に、酸素プラズマ、および任意で熱補助をさらに用いて、例えば温度を約１００〜３００℃まで上昇させることによって、第１の絶縁材２３０が除去される。第１の絶縁材２３０および第２の絶縁材２３２に対して、上記材料をそれぞれ選択することによって、例えば、第１の絶縁材２３０が炭質となり、第２の絶縁材２３２が無炭素となるため有利である。
【００５６】
第２の材料組み合わせ例では、第１の絶縁材２３０はポリノルボルネンを含んでいることが好ましい。第２の絶縁材２３２は、スピンコートされ、そして例えば約３５０℃でハードベークされたスピンオンガラスを含んでいることが好ましい。次に、リフロー、ＲＥＬＡＣＳＴＭ、またはＣＡＲＬＴＭなどの縮小方法を用いて、第２の絶縁材２３２に微小な開口部２３８がリソグラフィによってパターン形成される。そして、約４００℃またはそれ以上での熱分解によって、絶縁材料２３０が除去される。上記材料を選択することによって、例えば、第１の絶縁材２３０が炭質となり、第２の絶縁材２３２が無炭素となるため有利である。
【００５７】
第３の材料組み合わせ例では、第１の絶縁材２３０はポリノルボルネンを含んでいることが好ましい。第２の絶縁材２３２は、第１の絶縁材２３０の分解温度よりも低い温度で分解し、かつポロゲン含有量の高い犠牲成分２３６を有した低誘電率材料を含んでいることが好ましい。第２の絶縁材２３２は、例えば、ポリプロピレンまたはポリオキシメチレンを含んでいてよい。次に、熱処理２３４を用いて、例えば約２００〜３５０℃で、ポロゲン犠牲成分２３６を熱によって除去する。そして、約４００℃またはそれ以上の温度での熱分解によって、第１の絶縁材２３０が除去される。第２の絶縁材２３２が、熱によって変化しやすい成分を含む少なくとも２つ成分を含むため、上記の材料選択は有利である。
【００５８】
第４の材料組み合わせ例では、第１の絶縁材２３０は、第１の材料組み合わせ例において説明したＮＦＣまたはｂｌａｃｋ ｄｉａｍｏｎｄＴＭを含んでいることが好ましい。第２の絶縁材２３２は、適量（例えば、約１０〜２０％）のシリコンを含有した、シロキサン有機コポリマー（siloxane-organic co-polymer）を含んでいることが好ましい。次に、酸素プラズマ処理２３４熱処理２３４を利用して、第２の絶縁材２３２を、縦型チャネルまたは気孔２３８を有する多孔質の半導体材料２３２’へ変化させる。そして、酸素プラズマ、および任意で熱補助をさらに用いて、例えば温度を約１００〜３００℃まで上昇させることによって、第１の絶縁材２３０が除去される。上記実施形態では、第２の絶縁材２３２は、例えば不十分な２層レジスト（inadequate bi-layer resist）として機能できる。
【００５９】
第５の材料組み合わせ例では、第１の絶縁材２３０は、ポリノルボルネンを含んでいることが好ましい。第２の絶縁材２３２は、適量（例えば、約１０〜２０％）のシリコンを含有した、シロキサン有機コポリマーを含んでいることが好ましい。次に、酸素プラズマ処理２３４熱処理２３４を利用して、第２の絶縁材２３２を、縦型チャネルまたは気孔２３８を有する多孔質の半導体材料２３２’へ変化させる。そして、約４００℃またはそれ以上の温度での熱分解によって、第１の絶縁材２３０が除去される。
【００６０】
なお、上述した材料の組み合わせは単なる例である。第１の絶縁材２３０上に不透過性の第２の絶縁材２３２を形成し、不透過性の第２の絶縁材２３２を透過性の絶縁材２３２’へ変化させ、第１の絶縁材２３０を除去し、そして透過性の絶縁材２３２’の下に空隙２４２を形成するために、別の材料および処理を用いてもよい。
【００６１】
導電線２１０の導電性材料２１０を堆積する前に堆積される任意のバリア層または下地（図示せず）によって、例えば第１の絶縁材２３０の除去中、および第２の絶縁材２３２の犠牲部分２３６の除去中において、導電線２１０の側壁が保護される。
【００６２】
一部の実施形態では、図１１に示されているように、第２の絶縁材２３２’の下から、第１の絶縁材２３０が全て除去されることが好ましい。これによって、導電線２１０間において達成し得る比誘電率が最低となるため、有利である。しかし別の実施形態では、例えば第２の絶縁材２３２’の下に、第１の絶縁材２３０の一部が残留することがある（図示せず）。例えば、残留したままの第１の絶縁材２３０は、例えば基板２０２／導電線２１０の底の角、基板２０２の最上面、または導電線２１０の側壁に存在している。空隙は、例えば、第１の絶縁材２３０によって予め占有された、導電線２１０間の領域の一部に形成されることが好ましい。また、本発明の一実施形態に従って、例えば、第２の絶縁材２３２’の下から、第１の絶縁材２３０の少なくとも８０％が除去されて、導電線２１０間の空隙の少なくとも８０％に空隙２４２が形成されることが好ましい。
【００６３】
第２の絶縁材２３２の犠牲部分２３６は、第２の絶縁材２３２の下に、第１の絶縁材２３０の分解温度よりも分解温度の低い材料を含んでいることがやや好ましい。これによって、第２の絶縁材２３２が完全に透過性となる前に第１の絶縁材２３０が分解し始めることを防ぐことができる。第１の絶縁材２３０の分解開始が早すぎると、例えば第２の絶縁材２３２が剥離してしまうか、あるいは半導体デバイス２００の構造全体に亀裂が生じる可能性がある。
【００６４】
一部の実施形態では、第１の絶縁材２３０の少なくとも一部を除去して空隙２４２を形成した後に半導体デバイス２００の製造を続けて、半導体デバイス２００を完成させることが好ましい。例えば、導電線２１０と第２の絶縁材２３２’との最上面に、追加的な絶縁材料および導電性材料を堆積およびパターン形成して、追加的な配線層（図示せず）を形成してもよい。例えば、１つ以上の追加的な配線層上において、本明細書において説明する本発明の実施形態を繰り返してもよい。第２の絶縁材２３２’の気孔または開口部２３８は、この実施形態では、後に堆積される材料層が、第２の絶縁材２３２’の下において導電線２１０間に形成された空隙２４２内に入り込めないほどの十分に小さいサイズであることが好ましい。
【００６５】
別の実施形態では、図１１に示されているように、導電線２１０と第２の絶縁材２３２’との最上面にキャップ層２４４を堆積することが好ましい。キャップ層２４４は、絶縁材料を含んでいることが好ましい。キャップ層２４４は、例えば約５００オングストロームまたはそれ未満のＳｉＣＮを含んでいることが好ましいが、これ以外の寸法および材料を有していてもよい。キャップ層２４４は、例えばＳｉＮまたは酸化物を含んでいてよい。しかしキャップ層２４４の比誘電率が高い場合は、導電線２１０間の絶縁材料の効果的なｋ値が大幅に低下することを防ぐために、キャップ層２４４は可能な限り薄いことが好ましい。キャップ層２４４は、例えばコンフォーマルであって、かつＣＶＤ、ＰＶＤ、または別の堆積方法によって堆積可能であることが好ましいが、しかし別の方法によって堆積してもよい。
【００６６】
キャップ層２４４は、例えば、汚染物または後に堆積される材料が、第２の絶縁材２３２の気孔２３８を通って空隙２４２内に入り込まないように、不透過性の材料を含んでいることが好ましい。第２の絶縁材２３２’の気孔または開口部２３８は、第２の絶縁材２３２’の下において導電線２１０間に形成された空隙２４２内にキャップ層２４４が入り込めないほどの十分に小さいサイズであることが好ましく、またキャップ層２４４は、空隙２４２内に入り込めない材料を含んでいることが好ましい。一部の実施形態では、例えば、第２の絶縁材２３２’は、薄いキャップ層２４４を用いることができるように、構造面において比較的強い材料を含んでいることが好ましい。上記薄いキャップ層２４４の主な機能は、例えば、第２の絶縁材２３２’内の気孔または開口部２３６を密封して、効果的なｋ値への影響を最小限にすることである。
【００６７】
半導体デバイス２００を完成させるために、半導体デバイス２００の製造を継続する。例えば、キャップ層２４４の最上面上に、追加的な絶縁および導電性材料を堆積して、追加的な配線層（図示せず）を形成してもよい。そして、例えば、半導体デバイス２００の１つ以上の追加的な配線層内において、本明細書に記載されている本発明の実施形態を繰り返す。
【００６８】
図１２および図１３は、本発明の別の実施形態を示している。これらの図では、配線層の狭間隔の領域内に空隙３４２が形成されているが、広間隔の領域内には形成されていない。図６〜図１１に示されている実施形態に照らして説明したプロセスフローおよび材料を用いることが好ましい。図１２および図１３に示されている様々な素子は、図６〜図１１において用いられている符号と同様の符号によって示されている。ここでは、繰り返しを避けるために、図１２および図１３に示されている各符号の詳細な説明は省略する。図６〜図１１に関して説明したように、図示されている材料層に対して、ｘ０２、ｘ３０、ｘ３２等という同様の材料および厚みを用いることが好ましい。図６〜図１１ではｘ＝２であり、図１２および図１３ではｘ＝３である。
【００６９】
この実施形態では、（図７および図８に示されている）第２の絶縁材２３２の最上面から余剰な導電性材料２１０が除去された後であって、かつ第２の絶縁材２３２の犠牲部分２３６を除去するために処理２３４を施す前に（図８を参照のこと）、基板３０２の一領域（例えば、図１２に示されている領域３２２の一部分）がマスク３５０によって覆われるが、これは、別の領域３２０内の第２の絶縁材２３２を処理３３４に暴露する前に行われる。マスク３５０は、例えばフォトレジスト、ハードマスク、別の材料、あるいはこれらの組み合わせを含んでいてよい。この実施形態では、領域３２０内の第２の絶縁材（および、マスクによって覆われていない領域３２２の一部）を処理した後では、図１３に示されているように、第２の絶縁材３３２’は、領域３２０内および領域３２２の一部において透過性であり、そして第２の絶縁材３３２は、領域３２２の一部において不透過性である。この実施形態では、第１の絶縁材３３２の少なくとも一部が、基板３２０の領域３２０の一部の第１の絶縁材３３２の少なくとも一部を除去することを含んでいるが、基板３２０の別の領域（領域３２２の一部）の第１の絶縁材３３２の少なくとも一部を除去することは含んでいない。次に、図示されているように、領域３２０の一部（および領域３２２の一部）の第２の絶縁材３３２’を介して第１の絶縁材３３０の少なくとも一部を除去し、その他の領域の第１の絶縁材３３０は除去せず、これによって、領域３２２の一部の第２の絶縁材３３２の下に位置している第１の絶縁材３３０を残すことによって、透過性の第２の絶縁材３３２’の下に空隙３４２が形成される。
【００７０】
この実施形態では、図１２および図１３に示されているように、導電線３１０は、基板３０２の領域３２２内にある広間隔の導電線３１０を含んでいてよく、基板３０２の領域３２０内にある狭間隔の導電線３１０間には空隙３４２が形成されている。この実施形態は、空隙３４２が、最も有益となる場所（すなわち狭間隔の導電線３１０を有する領域３２０内）に形成されているため有利である。しかし本発明の別の実施形態では、例えば、空隙３４２が領域３２２内に形成されるように、上記処理が行われている間に、領域３２０内の導電線３１０がマスク３５０によって覆われてもよい（図示せず）。あるいは、一部の応用では、例えば、複数の様々な導電線間隔（図示せず）を有する半導体デバイス３００の特定の機能ブロック内に空隙３４２を形成すると有利である。
【００７１】
図１３を再度参照すると、空隙３４２を有する領域３２０は、内部に空隙３４２を有していない領域３２２の一部と比べて、構造面における安定性および強度が必ずしも大幅に欠けている訳ではない。なぜなら、例えば、領域３２０内の導電線３１０の密度が高いため、領域３２０に追加的な機械的支持を与えるからである。内部に空隙３４２を有する領域３２２の一部は、図１１に示されているように、例えばキャップ層２４４を使用することによって機械的に強度を高めることができる。
【００７２】
図１４は、本発明の別の実施形態を示している。この実施形態では、導電線４１０の最上面上に、任意の導電キャップ層４６０が選択的に形成されている。任意の導電キャップ層４６０は、空隙４４２の形成前に形成されてよく、あるいは空隙４４２の形成後に形成されてもよい。ここでもまた、図１４の様々な素子は、前出の図において用いられている符号と同様の符号を用いて示されている。また、繰り返しを避けるために、図１４に示されている符号に関する詳細な説明はここでは省略する。
【００７３】
一部の実施形態では、例えば、導電線４１０の最上面を保護するために、空隙４４２形成前に導電キャップ層４６０が選択的に形成される。具体的には、導電キャップ層４６０は、気孔または開口部４３８を形成するための処理を第２の絶縁材４３８に施す前に形成される。なぜなら、例えば、ＲＩＥまたはその他の処理プロセスによって、導電線４１０の最上面が酸化するか、あるいは導電線４１０の最上面に悪影響を及ぼすからである。
【００７４】
任意のキャップ層４６０を形成するためには、導電線４１０上にのみキャップ層４６０を形成して、第２の絶縁材層４３２’上には形成しないことが好ましい。キャップ層４６０は、例えば約２００オングストロームまたはそれ未満のＣｏＷ、ＣｏＷＰ、またはＴａＮを含んでいてよいが、上記以外の寸法および材料を含んでいてもよい。次に、図示されているように、キャップ層４６０と第２の絶縁材４３２’との上に、キャップ層４４４が堆積される。
【００７５】
本発明の実施形態を利用して、減法エッチングプロセス（subtractive etch process）によって導電線が形成された構造内に、空隙を形成することができる。例えば図８を参照すると、基板２０２が準備されていて、この基板２０２の表面全体に導電性材料２１０の層が堆積されている。次に、導電線２１０を形成するために、リソグラフィを用いて導電性材料２１０がパターン形成およびエッチングされる。導電線２１０間および基板２０２の最上面上に第１の絶縁材２３０が堆積されて、そして導電線２１０間にある第１の絶縁材２３０の上に第２の絶縁材２３２が堆積される。そして、図８〜図１１に照らしながら説明した製造プロセス工程を、本明細書において説明した通りに続けて、第２の絶縁材２３２の犠牲部分２３６を除去することによって第２の絶縁材２３２を変化させ（図８および図９）、第２の絶縁材２３２を介して第１の絶縁材２３０を除去し（図１０）、そして第２の絶縁材２３２’の下に空隙２４２を形成する（図１１）。
【００７６】
導電線２１０は、犠牲酸化層（図示せず）を用いたダマシンプロセスによって形成されてもよい。この実施形態では、基板２０２上に犠牲酸化層または別の絶縁材が堆積され、そして上記犠牲酸化層は、導電線２１０のための任意のパターンによってパターン形成される。パターン形成された上記犠牲酸化層上に導電性材料２１０が堆積され、そしてＣＭＰプロセスを用いて上記犠牲酸化層の最上面から余剰な導電性材料が除去されて、導電線１２０が形成される。次に、導電線２１０間から上記犠牲酸化層が除去される。続いて、導電線２１０上に第１の絶縁材２３０が堆積され、所定の高さまでエッチバックされ、例えば導電線２１０の最上部の約３分の１から４分の１が露光される。次に、第１の絶縁材２３０と、露光された導電線２１０の最上部との上に、第２の絶縁材２３２が堆積される。ＣＭＰプロセスを用いて、導電線２１０の最上面から余剰な第２の絶縁材２３２が除去される。次に、前述したように、リソグラフィまたは熱処理を含む処理２３４を行って、第２の絶縁材２３２が透過性にされる。次に、第１の絶縁材２３０が除去されて、透過性の第２の絶縁材２３２と導電線２１０との最上面上に、薄いキャップ層が適宜形成される。
【００７７】
本発明の実施形態は、多層配線構造において特に有用である。配線構造には、例えば８、９、１２、またはそれ以上の金属層がある。しかし本発明の実施形態は、例えば１層の配線構造においても使用することができる。
【００７８】
一部の実施形態では、配線構造のＲＣ遅延を低減するために、密接に配置された導電線２１０、３１０、および４１０間において、本明細書に記載の空隙２４２、３４２、および４４２が形成される。例えばメモリチップでは、空隙２４２、３４２、および４４２は、密接に配置されたメモリアレイ上の配線間に形成されることが好ましい（例えば、導電線および導電線間の空間は、上記チップの最小寸法を含んでいる）。しかし空隙２４２、３４２、および４４２は、より低い密接度で配置された周辺回路または支持回路（support circuit）の配線領域内に形成される必要は必ずしもない。しかし一部の実施形態では、空隙２４２、３４２、および４４２は、これらの領域内に形成されてもよい。別の実施例として、マイクロプロセッサチップでは、密接に配線されている低い方の位置および／または中間の位置（例えば、第１の金属層〜第３の金属層）では、空隙２４２、３４２、および４４２は、導電線間に形成されることが好ましく、低い密接度で配線されている高い方の位置または最上位置では、空隙２４２、３４２、および４４２は形成されない。
【００７９】
集積回路を具体的にどのように応用するかに関係なく、配線層の一部の領域に空隙２４２、３４２、および４４２を形成して、上記領域の比誘電率を極度に低くすることができる。本発明の一部の実施形態では、図１２および図１３に示されているように、（例えば領域３２２の一部において、）同一の配線層の別の領域において、導電線３１０間に高誘電率材料３３０を配置することが好ましい。これによって、より安定した構造が得られるため、機械的に安定し、かつ信頼性のある全体配線構造を製造することができる。
【００８０】
本発明の実施形態は、例えば応用特有であって、高性能のＢＥＯＬ工程を必要とし、ＲＣ遅延は低い必要があり、そして導電線の材料として銅を使用した集積回路に特に有用である。本発明の実施形態は、例えばマイクロプロセッサ、ゲームステーション用の集積回路（game station integrated circuit）、および携帯電話用の集積回路などのアプリケーションにおいて実施することができるが、しかし別の種類の集積回路にも使用することができる。さらに本発明の実施形態は、例えば金属層がより少なく、導電線の材料としてアルミニウムを使用した別のアプリケーションにも使用することができる。
【００８１】
本発明の実施形態の利点は、空隙２４２、３４２、および４４２を形成して、導電線２１０、３１０、および４１０間において低誘電率を達成することを含んでいる。導電線２１０、３１０、および４１０間の空間の大部分は空隙２４２、３４２、および４４２を有しているため、導電線２１０、３１０、および４１０間において、約２．２またはそれ未満の比誘電率を達成することができる。
【００８２】
本発明の好ましい実施形態の利点は、導電線２１０、３１０、および４１０間に空隙２４２、３４２、および４４２を形成するための新奇的な方法を提供することを含んでいる。予測可能な形状、および予め設定した高さを有する空隙２４２、３４２、および４４２が広範に渡って形成される。半導体デバイス２００、３００、および４００に追加的な形状がもたらされることはなく、また追加的なプロセス工程も不要である。
【００８３】
一部の実施形態では、空隙２４２、３４２、および４４２は、重要領域内の導電物質２１０、３１０、および４１０間に形成されるが、ＲＣ遅延が問題とならない非重要領域には形成されない。基板２０２、３０２、および４０２の一部の領域は、内部に空隙２４２、３４２、および４４２が形成されていないため、上記領域内の絶縁材料３３０は、集積回路に対して強力な構造的支持および機械的強度を与える。空隙２４２、３４２、および４４２は、配線層／ＩＬＤ層の形状の平面性を維持しながら、一部の領域内に形成されて、別の領域には形成されないと有利である。
【００８４】
犠牲部分２３６を有する絶縁材２３２、３３２、および４３２の最上層は、堆積時には不透過性であるから、ダマシンプロセスによって導電線２１０、３１０、および４１０を形成する一方で、絶縁材２３２、３３２、および４３２の最上層の最上面から余剰な導電性材料を除去するための化学機械研磨を施す間に、様々な材料層（例えば下部の材料層、および絶縁材層２３２、３３２、および４３２自体）による汚染を防ぐことができる。
【００８５】
本発明の実施形態、およびその利点について詳述してきたが、特許請求の範囲によって規定された本発明の範囲から逸脱することなく、様々な変更、置き換え、および修正を加えることができることについて理解されたい。例えば、本明細書に記載した多くの特徴、機能、プロセス、および材料は、本発明の範囲内において変更可能であることは、当業者であれば容易に理解できるであろう。さらに、本発明の応用範囲は、本明細書に記載したプロセス、機械、製造、組成物、手段、方法、および工程に限定されるものではない。当業者であれば、本発明の開示から容易に理解できるように、本明細書に記載の実施形態とほぼ同一に機能する、あるいはほぼ同一の結果を達成できる既存あるいは後発のプロセス、機械、製造、組成物、手段、方法、または工程を、本発明に従って利用することができる。従って特許請求の範囲は、上記のようなプロセス、機械、製造、組成物、手段、方法、または工程を含んでいる。
【図面の簡単な説明】
【００８６】
【図１】安定性を得るために比誘電率の高いキャップ層を必要とする、従来技術による方法を用いて空隙を形成する際の様々な段階を示す断面図である。
【図２】安定性を得るために比誘電率の高いキャップ層を必要とする、従来技術による方法を用いて空隙を形成する際の様々な段階を示す断面図である。
【図３】安定性を得るために比誘電率の高いキャップ層を必要とする、従来技術による方法を用いて空隙を形成する際の様々な段階を示す断面図である。
【図４】安定性を得るために比誘電率の高いキャップ層を必要とする、従来技術による方法を用いて空隙を形成する際の様々な段階を示す断面図である。
【図５】別の従来技術による空隙を有した導電線構造であって、広間隔の導電線領域において、リソグラフィプロセスに悪影響を及ぼす形状（トポグラフィー）が形成された状態を示す図である。
【図６】本発明の好ましい実施形態に係る方法に従って空隙を形成する際の様々な段階を示す断面図であって、第２の絶縁材の犠牲部分が除去された結果、第１の絶縁材が上記第２の絶縁材を介して除去されて空隙が形成される様子を示す図である。
【図７】本発明の好ましい実施形態に係る方法に従って空隙を形成する際の様々な段階を示す断面図であって、第２の絶縁材の犠牲部分が除去された結果、第１の絶縁材が上記第２の絶縁材を介して除去されて空隙が形成される様子を示す図である。
【図８】本発明の好ましい実施形態に係る方法に従って空隙を形成する際の様々な段階を示す断面図であって、第２の絶縁材の犠牲部分が除去された結果、第１の絶縁材が上記第２の絶縁材を介して除去されて空隙が形成される様子を示す図である。
【図９】本発明の好ましい実施形態に係る方法に従って空隙を形成する際の様々な段階を示す断面図であって、第２の絶縁材の犠牲部分が除去された結果、第１の絶縁材が上記第２の絶縁材を介して除去されて空隙が形成される様子を示す図である。
【図１０】本発明の好ましい実施形態に係る方法に従って空隙を形成する際の様々な段階を示す断面図であって、第２の絶縁材の犠牲部分が除去された結果、第１の絶縁材が上記第２の絶縁材を介して除去されて空隙が形成される様子を示す図である。
【図１１】本発明の好ましい実施形態に係る方法に従って空隙を形成する際の様々な段階を示す断面図であって、第２の絶縁材の犠牲部分が除去された結果、第１の絶縁材が上記第２の絶縁材を介して除去されて空隙が形成される様子を示す図である。
【図１２】本発明の別の実施形態であって、広間隔の領域ではなくて、狭間隔の（closely-spaced）領域に空隙が形成される様子を示す図である。
【図１３】本発明の別の実施形態であって、広間隔の領域ではなくて、狭間隔の領域に空隙が形成される様子を示す図である。
【図１４】本発明の別の実施形態であって、空隙形成後に、導電性の最上表面上に導電性のキャップ層が選択的に形成された状態を示す図である。
【特許請求の範囲】
【請求項１】
半導体デバイスの製造方法であって、
基板を準備する準備工程と、
上記基板の上に複数の導電線を形成する導電線形成工程と、
上記基板の上であって、上記導電線と導電線との間に、第１の絶縁材を堆積させる第１堆積工程と、
上記第１の絶縁材の上であって、上記導電線と導電線との間に、犠牲部分を有する第２の絶縁材を堆積させる第２堆積工程と、
上記第２の絶縁材の上記犠牲部分を除去する犠牲部分除去工程と、
上記第１の絶縁材の少なくとも一部を除去して、上記導電線と導電線との間に空隙を設ける第１除去工程とを含むことを特徴とする製造方法。
【請求項２】
上記第２堆積工程には、不透過性の材料を堆積させる工程が含まれ、
上記犠牲部分除去工程には、上記第２の絶縁材の内部に気孔または開口部を形成して、上記第２堆積工程で堆積した上記第２の絶縁材を透過性にする工程が含まれることを特徴とする請求項１に記載の製造方法。
【請求項３】
上記第１除去工程には、上記第２の絶縁材に形成された上記気孔または開口部を通じて上記第１の絶縁材を除去する工程が含まれることを特徴とする請求項２に記載の製造方法。
【請求項４】
上記導電線形成工程では、減法エッチングまたはダマシンプロセスが用いられることを特徴とする請求項１に記載の製造方法。
【請求項５】
上記導電線形成工程には、
上記基板の上に犠牲絶縁材料を蒸着させる工程と、
蒸着した該犠牲絶縁材料の層に、上記複数の導電線のためのパターンを形成する工程と、
上記パターンを形成する工程の後に、上記犠牲絶縁材料の層の上に導電性材料を蒸着する工程と、
上記犠牲絶縁材料の層の最上面から余剰な導電性材料を除去する工程と、
上記余剰な導電性材料を除去する工程の後に、上記犠牲絶縁材料を除去する工程とが含まれることを特徴とする請求項１に記載の製造方法。
【請求項６】
上記第１除去工程では、上記第１の絶縁材を全て除去することを特徴とする請求項１に記載の製造方法。
【請求項７】
上記第１除去工程の後に、
上記第２の絶縁材および上記複数の導電線の上に、第１キャップ層を形成する第１キャップ層形成工程をさらに含むことを特徴とする請求項１に記載の製造方法。
【請求項８】
上記第１キャップ層形成工程には、５００オングストローム以下のＳｉＣＮ、ＳｉＮまたは酸化物を形成する工程が含まれることを特徴とする請求項７に記載の製造方法。
【請求項９】
上記第１キャップ層形成工程の前、上記犠牲部分除去工程の前、もしくは、該第１キャップ層形成工程および犠牲部分除去工程の前に、各々の上記導電線の上に、第２キャップ層を形成する第２キャップ層形成工程を含むことを特徴とする請求項８に記載の製造方法。
【請求項１０】
上記第２キャップ層形成工程には、各々の上記導電線の上に、２００オングストローム以下のＣｏＷ、ＣｏＷＰまたはＴａＮを形成する工程が含まれることを特徴とする請求項９に記載の製造方法。
【請求項１１】
上記第１堆積工程には、２，０００オングストロームのポリノルボルネン、非感光性化学製品または他の有機ポリマーを形成する工程が含まれることを特徴とする請求項１に記載の製造方法。
【請求項１２】
上記第２堆積工程には、約６００オングストローム以下のＳｉＣＯ、有機ポリマー、ポリプロピレン、ポリオキシメチレン、ＳｉＯ２ 、スピンオンガラス、ポロゲン高含有の低誘電率材料、または、シリコンを１０〜２０％含有するシロキサン有機コポリマーを形成する工程が含まれることを特徴とする請求項１に記載の製造方法。
【請求項１３】
上記第１堆積工程で堆積させる上記第１の絶縁材の厚みを第１の厚みとし、上記第２堆積工程で堆積させる上記第２の絶縁材の厚みを第２の厚みとし、上記導電線形成工程で形成する上記複数の導電線の厚みを第３の厚みとした場合、該第１の厚みは、該第３の厚みの２５〜５０％であり、該第２の厚みは、第３の厚みの５０〜７５％であることを特徴とする請求項１に記載の製造方法。
【請求項１４】
上記第２の絶縁材の犠牲部分は、複数の開口部を有する第２の絶縁材の部分を有しており、
上記犠牲部分除去工程では、反応性イオンエッチング（ＲＩＥ）を行い、
上記ＲＩＥでは、上記第２の絶縁材に上記複数の開口部を形成することを特徴とする請求項１に記載の製造方法。
【請求項１５】
上記第２の絶縁材の犠牲部分は、該第２の絶縁材における熱感受性成分を含んでおり、
上記犠牲部分除去工程では、２００〜４００℃で０．５〜６０分間アニーリングする工程を含んでおり、該アニーリングする工程では、上記熱感受性成分を除去することを特徴とする請求項１に記載の製造方法。
【請求項１６】
上記犠牲部分除去工程では、炭素、ポリノルボルネン、ＳｉＣＯ、ＳｉＯ２ 、有機ポリマーまたはポリオキシメチレンを除去することを特徴とする請求項１に記載の製造方法。
【請求項１７】
上記第１除去工程には、４００℃以上で０．５〜６０分間の、ＲＩＥ工程もしくはアニーリング工程が含まれることを特徴とする請求項１に記載の製造方法。
【請求項１８】
上記基板は、第１の領域及び第２の領域を有しており、
上記犠牲部分除去工程の前に、上記第１の領域をマスキングする工程を含んでおり、
上記犠牲部分除去工程の後には、該第２の領域における第２の絶縁材は透過性となっており、第１の領域における第２の絶縁材は不透過性となっていることを特徴とする請求項１に記載の製造方法。
【請求項１９】
上記第１除去工程では、上記基板の上記第２の領域における上記第１の絶縁材の少なくとも一部を除去する一方、上記第１の領域における上記第１の絶縁材は除去しないことを特徴とする請求項１８に記載の製造方法。
【請求項２０】
導電性材料を用いて、上記基板の上記第１の領域では広間隔を設けて上記複数の導電線を形成し、且つ上記基板の上記第２の領域では狭間隔を設けて上記複数の導電線を形成する、もしくは、上記基板の上記第１の領域では狭間隔を設けて上記複数の導電線を形成し、且つ上記基板の上記第２の領域では広間隔を設けて上記複数の導電線を形成することを特徴とする請求項１９に記載の製造方法。
【請求項２１】
上記犠牲部分除去工程では、リソグラフィ法、縮小方法を利用したリソグラフィ法、加熱除去、Ｏ２ プラズマ処理、熱処理、アニール処理または反応性イオンエッチング（ＲＩＥ）が行われることを特徴とする請求項１に記載の製造方法。
【請求項２２】
上記第１除去工程では、反応性イオンエッチング（ＲＩＥ）、加熱処理、Ｏ２ プラズマ処理、熱補助を用いたＯ２ プラズマ処理または熱分解処理によって、上記第１の絶縁材の少なくとも一部を除去することを特徴とする請求項１に記載の製造方法。
【請求項２３】
半導体デバイスの製造方法であって、
基板を準備する準備工程と、
上記基板の上に、第１の絶縁材を堆積させる第１堆積工程と、
上記第１の絶縁材の上に、最上面を有し、且つ犠牲部分を有する第２の絶縁材を堆積させる第２堆積工程と
堆積した上記第１の絶縁材および第２の絶縁材をパターニングするパターニング工程と、
上記パターニング工程によってパターニングされた第１の絶縁材および第２の絶縁材に導電性材料を堆積させる導電性材料堆積工程と、
上記第２の絶縁材の上記最上面から、上記導電性材料を除去し、パターニングされた第１の絶縁材および第２の絶縁材の内部に上記導電性材料を残す導電性材料残留工程と、
上記第２の絶縁材の上記犠牲部分を除去する犠牲部分除去工程と、
上記第１の絶縁材の少なくとも一部を除去する第１除去工程とを含むことを特徴とする製造方法。
【請求項２４】
上記パターニングされた第２の絶縁材の間にある上記導電性材料は、複数の導電線を構成しており、
上記第１除去工程には、上記第２の絶縁材の真下であって、上記導電線と導電線との間に、空隙を設ける工程が含まれることを特徴とする請求項２３に記載の製造方法。
【請求項２５】
第１の領域および第２の領域を有する基板と、
最上部を有する複数の第１の導電線を構成する、上記基板の上に設けられた複数の導電線と、
上記第１の導電線と第１の導電線との間であって、上記最上部付近に設けられ、上記第１の領域では透過性であり、上記第２の領域では不透過性である第１の絶縁材と、
上記第１の絶縁材の真下であって、上記第１の領域における上記第１の導電線と第１の導電線との間に設けられた第２の絶縁材と、
上記第１の絶縁材の真下であって、上記第２の領域における上記第１の導電線と第１の導電線との間の空隙と、が設けられていることを特徴とする半導体デバイス。
【請求項２６】
上記複数の導電線は、上記基板の上記第１の領域において広間隔を設けて形成されているとともに、上記基板の上記第２の領域において狭間隔を設けて形成されている、もしくは、上記基板の上記第１の領域において狭間隔を設けて形成されているとともに、上記基板の上記第２の領域において広間隔を設けて形成されていることを特徴とする請求項２５に記載の半導体デバイス。
【請求項２７】
上記第１の絶縁材の上、および上記複数の導電線の上に、絶縁材料を含む第１キャップ層を備えていることを特徴とする請求項２５に記載の半導体デバイス。
【請求項２８】
上記第１キャップ層の真下であって上記複数の導電線の上に、絶縁材料を含む第１キャップ層を備えていることを特徴とする請求項２７に記載の半導体デバイス。
【請求項１】
半導体デバイスの製造方法であって、
基板を準備する準備工程と、
上記基板の上に複数の導電線を形成する導電線形成工程と、
上記基板の上であって、上記導電線と導電線との間に、第１の絶縁材を堆積させる第１堆積工程と、
上記第１の絶縁材の上であって、上記導電線と導電線との間に、犠牲部分を有する第２の絶縁材を堆積させる第２堆積工程と、
上記第２の絶縁材の上記犠牲部分を除去する犠牲部分除去工程と、
上記第１の絶縁材の少なくとも一部を除去して、上記導電線と導電線との間に空隙を設ける第１除去工程とを含むことを特徴とする製造方法。
【請求項２】
上記第２堆積工程には、不透過性の材料を堆積させる工程が含まれ、
上記犠牲部分除去工程には、上記第２の絶縁材の内部に気孔または開口部を形成して、上記第２堆積工程で堆積した上記第２の絶縁材を透過性にする工程が含まれることを特徴とする請求項１に記載の製造方法。
【請求項３】
上記第１除去工程には、上記第２の絶縁材に形成された上記気孔または開口部を通じて上記第１の絶縁材を除去する工程が含まれることを特徴とする請求項２に記載の製造方法。
【請求項４】
上記導電線形成工程では、減法エッチングまたはダマシンプロセスが用いられることを特徴とする請求項１に記載の製造方法。
【請求項５】
上記導電線形成工程には、
上記基板の上に犠牲絶縁材料を蒸着させる工程と、
蒸着した該犠牲絶縁材料の層に、上記複数の導電線のためのパターンを形成する工程と、
上記パターンを形成する工程の後に、上記犠牲絶縁材料の層の上に導電性材料を蒸着する工程と、
上記犠牲絶縁材料の層の最上面から余剰な導電性材料を除去する工程と、
上記余剰な導電性材料を除去する工程の後に、上記犠牲絶縁材料を除去する工程とが含まれることを特徴とする請求項１に記載の製造方法。
【請求項６】
上記第１除去工程では、上記第１の絶縁材を全て除去することを特徴とする請求項１に記載の製造方法。
【請求項７】
上記第１除去工程の後に、
上記第２の絶縁材および上記複数の導電線の上に、第１キャップ層を形成する第１キャップ層形成工程をさらに含むことを特徴とする請求項１に記載の製造方法。
【請求項８】
上記第１キャップ層形成工程には、５００オングストローム以下のＳｉＣＮ、ＳｉＮまたは酸化物を形成する工程が含まれることを特徴とする請求項７に記載の製造方法。
【請求項９】
上記第１キャップ層形成工程の前、上記犠牲部分除去工程の前、もしくは、該第１キャップ層形成工程および犠牲部分除去工程の前に、各々の上記導電線の上に、第２キャップ層を形成する第２キャップ層形成工程を含むことを特徴とする請求項８に記載の製造方法。
【請求項１０】
上記第２キャップ層形成工程には、各々の上記導電線の上に、２００オングストローム以下のＣｏＷ、ＣｏＷＰまたはＴａＮを形成する工程が含まれることを特徴とする請求項９に記載の製造方法。
【請求項１１】
上記第１堆積工程には、２，０００オングストロームのポリノルボルネン、非感光性化学製品または他の有機ポリマーを形成する工程が含まれることを特徴とする請求項１に記載の製造方法。
【請求項１２】
上記第２堆積工程には、約６００オングストローム以下のＳｉＣＯ、有機ポリマー、ポリプロピレン、ポリオキシメチレン、ＳｉＯ２ 、スピンオンガラス、ポロゲン高含有の低誘電率材料、または、シリコンを１０〜２０％含有するシロキサン有機コポリマーを形成する工程が含まれることを特徴とする請求項１に記載の製造方法。
【請求項１３】
上記第１堆積工程で堆積させる上記第１の絶縁材の厚みを第１の厚みとし、上記第２堆積工程で堆積させる上記第２の絶縁材の厚みを第２の厚みとし、上記導電線形成工程で形成する上記複数の導電線の厚みを第３の厚みとした場合、該第１の厚みは、該第３の厚みの２５〜５０％であり、該第２の厚みは、第３の厚みの５０〜７５％であることを特徴とする請求項１に記載の製造方法。
【請求項１４】
上記第２の絶縁材の犠牲部分は、複数の開口部を有する第２の絶縁材の部分を有しており、
上記犠牲部分除去工程では、反応性イオンエッチング（ＲＩＥ）を行い、
上記ＲＩＥでは、上記第２の絶縁材に上記複数の開口部を形成することを特徴とする請求項１に記載の製造方法。
【請求項１５】
上記第２の絶縁材の犠牲部分は、該第２の絶縁材における熱感受性成分を含んでおり、
上記犠牲部分除去工程では、２００〜４００℃で０．５〜６０分間アニーリングする工程を含んでおり、該アニーリングする工程では、上記熱感受性成分を除去することを特徴とする請求項１に記載の製造方法。
【請求項１６】
上記犠牲部分除去工程では、炭素、ポリノルボルネン、ＳｉＣＯ、ＳｉＯ２ 、有機ポリマーまたはポリオキシメチレンを除去することを特徴とする請求項１に記載の製造方法。
【請求項１７】
上記第１除去工程には、４００℃以上で０．５〜６０分間の、ＲＩＥ工程もしくはアニーリング工程が含まれることを特徴とする請求項１に記載の製造方法。
【請求項１８】
上記基板は、第１の領域及び第２の領域を有しており、
上記犠牲部分除去工程の前に、上記第１の領域をマスキングする工程を含んでおり、
上記犠牲部分除去工程の後には、該第２の領域における第２の絶縁材は透過性となっており、第１の領域における第２の絶縁材は不透過性となっていることを特徴とする請求項１に記載の製造方法。
【請求項１９】
上記第１除去工程では、上記基板の上記第２の領域における上記第１の絶縁材の少なくとも一部を除去する一方、上記第１の領域における上記第１の絶縁材は除去しないことを特徴とする請求項１８に記載の製造方法。
【請求項２０】
導電性材料を用いて、上記基板の上記第１の領域では広間隔を設けて上記複数の導電線を形成し、且つ上記基板の上記第２の領域では狭間隔を設けて上記複数の導電線を形成する、もしくは、上記基板の上記第１の領域では狭間隔を設けて上記複数の導電線を形成し、且つ上記基板の上記第２の領域では広間隔を設けて上記複数の導電線を形成することを特徴とする請求項１９に記載の製造方法。
【請求項２１】
上記犠牲部分除去工程では、リソグラフィ法、縮小方法を利用したリソグラフィ法、加熱除去、Ｏ２ プラズマ処理、熱処理、アニール処理または反応性イオンエッチング（ＲＩＥ）が行われることを特徴とする請求項１に記載の製造方法。
【請求項２２】
上記第１除去工程では、反応性イオンエッチング（ＲＩＥ）、加熱処理、Ｏ２ プラズマ処理、熱補助を用いたＯ２ プラズマ処理または熱分解処理によって、上記第１の絶縁材の少なくとも一部を除去することを特徴とする請求項１に記載の製造方法。
【請求項２３】
半導体デバイスの製造方法であって、
基板を準備する準備工程と、
上記基板の上に、第１の絶縁材を堆積させる第１堆積工程と、
上記第１の絶縁材の上に、最上面を有し、且つ犠牲部分を有する第２の絶縁材を堆積させる第２堆積工程と
堆積した上記第１の絶縁材および第２の絶縁材をパターニングするパターニング工程と、
上記パターニング工程によってパターニングされた第１の絶縁材および第２の絶縁材に導電性材料を堆積させる導電性材料堆積工程と、
上記第２の絶縁材の上記最上面から、上記導電性材料を除去し、パターニングされた第１の絶縁材および第２の絶縁材の内部に上記導電性材料を残す導電性材料残留工程と、
上記第２の絶縁材の上記犠牲部分を除去する犠牲部分除去工程と、
上記第１の絶縁材の少なくとも一部を除去する第１除去工程とを含むことを特徴とする製造方法。
【請求項２４】
上記パターニングされた第２の絶縁材の間にある上記導電性材料は、複数の導電線を構成しており、
上記第１除去工程には、上記第２の絶縁材の真下であって、上記導電線と導電線との間に、空隙を設ける工程が含まれることを特徴とする請求項２３に記載の製造方法。
【請求項２５】
第１の領域および第２の領域を有する基板と、
最上部を有する複数の第１の導電線を構成する、上記基板の上に設けられた複数の導電線と、
上記第１の導電線と第１の導電線との間であって、上記最上部付近に設けられ、上記第１の領域では透過性であり、上記第２の領域では不透過性である第１の絶縁材と、
上記第１の絶縁材の真下であって、上記第１の領域における上記第１の導電線と第１の導電線との間に設けられた第２の絶縁材と、
上記第１の絶縁材の真下であって、上記第２の領域における上記第１の導電線と第１の導電線との間の空隙と、が設けられていることを特徴とする半導体デバイス。
【請求項２６】
上記複数の導電線は、上記基板の上記第１の領域において広間隔を設けて形成されているとともに、上記基板の上記第２の領域において狭間隔を設けて形成されている、もしくは、上記基板の上記第１の領域において狭間隔を設けて形成されているとともに、上記基板の上記第２の領域において広間隔を設けて形成されていることを特徴とする請求項２５に記載の半導体デバイス。
【請求項２７】
上記第１の絶縁材の上、および上記複数の導電線の上に、絶縁材料を含む第１キャップ層を備えていることを特徴とする請求項２５に記載の半導体デバイス。
【請求項２８】
上記第１キャップ層の真下であって上記複数の導電線の上に、絶縁材料を含む第１キャップ層を備えていることを特徴とする請求項２７に記載の半導体デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００６−３５２１２４（Ｐ２００６−３５２１２４Ａ）
【公開日】平成１８年１２月２８日（２００６．１２．２８）
【国際特許分類】
【外国語出願】
【出願番号】特願２００６−１６３３４６（Ｐ２００６−１６３３４６）
【出願日】平成１８年６月１３日（２００６．６．１３）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
【公開日】平成１８年１２月２８日（２００６．１２．２８）
【国際特許分類】
【出願番号】特願２００６−１６３３４６（Ｐ２００６−１６３３４６）
【出願日】平成１８年６月１３日（２００６．６．１３）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
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