半導体装置およびその製造方法
【課題】配線の設計自由度を向上させた半導体装置を提供することである。
【解決手段】実施形態の半導体装置は、絶縁基材と、前記絶縁基材の上面側に設けられた第１配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第２配線層を構成する複数の配線と、前記絶縁基材の前記上面から前記下面にまで貫通する複数のビアと、を有する回路基板と、前記回路基板の前記上面側に搭載された半導体素子と、前記半導体素子を封止し、前記回路基板の前記上面に設けられた封止樹脂層と、を備える。さらに、半導体装置は、前記封止樹脂層の上面と、前記封止樹脂層の側面の一部と、を覆う導電性シールド層と、前記封止樹脂層の前記側面の一部を覆う前記導電性シールド層と、前記第１配線層を構成する複数の配線の少なくとも１つと、を電気的に接続する導電部材と、を備える。
【解決手段】実施形態の半導体装置は、絶縁基材と、前記絶縁基材の上面側に設けられた第１配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第２配線層を構成する複数の配線と、前記絶縁基材の前記上面から前記下面にまで貫通する複数のビアと、を有する回路基板と、前記回路基板の前記上面側に搭載された半導体素子と、前記半導体素子を封止し、前記回路基板の前記上面に設けられた封止樹脂層と、を備える。さらに、半導体装置は、前記封止樹脂層の上面と、前記封止樹脂層の側面の一部と、を覆う導電性シールド層と、前記封止樹脂層の前記側面の一部を覆う前記導電性シールド層と、前記第１配線層を構成する複数の配線の少なくとも１つと、を電気的に接続する導電部材と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置から発生するノイズ電波の遮蔽や、外部のノイズ電波から半導体装置を保護することは、重要である。例えば、携帯電話などの移動通信機器に用いられる高周波モジュールでは、主に、基板上の高周波の半導体素子と周辺回路とによって高周波回路が形成される。
【０００３】
一般的に、半導体素子や周辺回路に電流が流れると、電流の周りに電界と磁界が誘導され、不要なノイズ電波（電磁ノイズ）が発生する。一例として、携帯電話などの移動通信機器に搭載された半導体装置から放出されたノイズ電波がアンテナに入射し、電波の受信障害を起こす場合がある。
【０００４】
このようなノイズ電波の遮蔽および半導体素子の保護のために、半導体装置を覆う遮蔽板を設ける方法がある。しかし、半導体装置を遮蔽板によって覆う方法では、半導体装置の小型化が図れないという問題がある。
【０００５】
これに対し、基板（インターポーザ基板）上に半導体素子を搭載し、半導体素子自体の外周に遮蔽膜を形成させた半導体装置（半導体パッケージ）がある。このような半導体素子を高周波モジュールに組み込めば、高周波モジュールの小型化を図ることができる。そして、このような半導体装置については、ますます小型化が要求され、それに伴い基板上に引き回す配線については、より高い設計自由度が要求されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１０３５７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、配線の設計自由度を向上させた半導体装置、その半導体装置を製造する製造方法を提供することである。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、絶縁基材と、前記絶縁基材の上面側に設けられた第１配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第２配線層を構成する複数の配線と、前記絶縁基材の前記上面から前記下面にまで貫通する複数のビアと、を有する回路基板と、前記回路基板の前記上面側に搭載された半導体素子と、前記半導体素子を封止し、前記回路基板の前記上面に設けられた封止樹脂層と、を備える。さらに、半導体装置は、前記封止樹脂層の上面と、前記封止樹脂層の側面の一部と、を覆う導電性シールド層と、前記封止樹脂層の前記側面の一部を覆う前記導電性シールド層と、前記第１配線層を構成する複数の配線の少なくとも１つと、を電気的に接続する導電部材と、を備える。
【０００９】
実施形態の半導体装置の製造方法は、絶縁基材と、前記絶縁基材の上面側に設けられた第１配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第２配線層を構成する複数の配線と、前記絶縁基材の前記上面から前記下面にまで貫通する複数のビアと、を有する回路基板が前記回路基板の主面に対して平行な方向に複数連続して設けられた基板を準備する工程と、前記複数の回路基板のそれぞれに半導体素子を搭載する工程と、を備える。さらに、半導体装置の製造方法は、前記複数の回路基板の中、隣接する回路基板のそれぞれに設けられた前記第１配線層を構成する複数の配線のいずれか同士を導電部材を介して電気的に接続する工程と、複数の前記半導体素子および前記導電部材を封止する封止樹脂層を前記基板の上面側に形成する工程と、前記隣接する回路基板のそれぞれの間の前記封止樹脂層に溝を形成しつつ、前記導電部材を分断し、分断された前記導電部材のそれぞれの切断面を前記溝の内壁面から露出させる工程と、前記封止樹脂層の上面および前記溝に導電性シールド層を形成する工程と、前記溝内に形成された前記導電性シールド層および前記溝の下の前記基板を分断する工程と、を備える。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態に係る半導体装置の概要を説明する断面模式図である。
【図２】第１実施形態に係る半導体装置の平面模式図であり、（ａ）は、回路基板の上面側の平面模式図、（ｂ）は、回路基板の下面側の平面模式図である。
【図３】半導体装置の製造過程を説明する断面模式図である。
【図４】半導体装置の効果を説明する模式図であり、（ａ）は、断面模式図、（ｂ）は平面模式図である。
【図５】第２実施形態に係る半導体装置の断面模式図である。
【図６】第３実施形態に係る半導体装置の断面模式図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。また、以下に説明する各実施形態は、適宜複合させることができる。
【００１２】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の概要を説明する断面模式図である。
図１には、第１実施形態に係る半導体装置１のほかに、半導体装置１を実装する実装基板１００が表示されている。
【００１３】
半導体装置１は、ＦＢＧＡ（Fine pitch Ball Grid Array）型の半導体パッケージである。半導体装置１は、回路基板１０を有する。回路基板１０は、インターポーザ基板とも称される。回路基板１０は、絶縁基材１１と、絶縁基材１１の上面側の外周に設けられた複数の配線層（第１配線層）１２と、絶縁基材１１の下面側に設けられた複数の配線層（第２配線層）１３と、を有する。回路基板１０は、さらに絶縁基材の上面（第１主面）から下面（第２主面）にまで貫通する複数のビア１４を有する。ビア１４については、図示する数に限らず、回路基板１０に縦横になって複数設けられている。第１配線層は、複数の配線層１２によって構成される。第２配線層は、複数の配線層１３によって構成されれる。
【００１４】
複数の配線層１３のそれぞれは、ランド状の電極である。複数の配線層１３のそれぞれには、半田ボールである外部接続端子１７が接続されている。回路基板１０の外周に位置する外部接続端子１７からは、回路基板１０の外側に引き出し線１９が延在している。引き出し線１９は、回路基板１０の側面１０ｗの近傍に位置するビア１４の下端に接続されている。ビア１４の上端には、配線層１８が接続されている。回路基板１０の上面および下面には、各配線層の一部および引き出し線の一部を被覆するためのソルダレジスト層１６が形成されている。複数の外部接続端子１７のそれぞれは、実装基板１００の上面側に設けられた配線層１０１のそれぞれに接続されている。
【００１５】
回路基板１０の上面側には、半導体素子２０が搭載されている。半導体素子２０の上面には、ワイヤ（ボンディングワイヤ）２１の一方の端が接続されている。ワイヤ２１の他方の端は、配線層１２に接続されている。ワイヤ２１は、導電部材であり、複数の配線層１２の少なくとも１つと、半導体素子の表面に設けられた電極（図示しない）と、を電気的に接続する。配線層１２のいずれかは、回路基板１０内のビア１４を介して外部接続端子１７のいずれかに接続されている。
【００１６】
半導体素子２０の外周およびワイヤ２１は、回路基板１０の上面側に設けられた封止樹脂層３０によって封止されている。半導体素子２０と回路基板１０との間隙には、マウント材（ダイボンディング材）２２が形成されている。
【００１７】
封止樹脂層３０の上面と封止樹脂層３０の側面の一部とは、導電性シールド層４０によって覆われている。封止樹脂層３０の側面の一部を覆う導電性シールド層４０の下端と、回路基板１０の上面と、は接触していない。また、封止樹脂層３０の側面の一部を覆う導電性シールド層４０の下端と、複数の配線層１８の表面の少なくとも１つと、の距離ｄは、１００μｍ（マイクロメートル）以下である。
【００１８】
導電性シールド層４０と、複数の配線層１８の少なくとも１つとは、導電部材２５ａまたは導電部材２５ｂによって、電気的に接続されている。実施形態においては、導電部材２５ａ、２５ｂに接続された配線層１８の電位をグランド（ＧＮＤ）電位にすることができる。
【００１９】
例えば、配線層１８に電気的に接続された外部接続端子１７の電位をグランド電位にすることにより、配線層１８の電位をグランド電位にする。これにより、配線層１８から導電部材２５ａ、２５ｂを介して導電性シールド層４０にグランド電位が供給されて、導電性シールド層４０の電位をグランド電位にすることができる。
【００２０】
半導体素子２０は、例えば、フラッシュメモリ、ＤＲＡＭ等の記憶素子、マイクロプロセッサ等の演算素子である。ワイヤ２１は、例えば、金（Ａｕ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属線である。
【００２１】
配線層１２、配線層１３、配線層１８、および引き出し線１９は、銅（Ｃｕ）箔、銀（Ａｇ）または銅（Ｃｕ）を含む導電性ペースト等である、配線層１２、配線層１３、配線層１８には、必要に応じて表面にニッケル（Ｎｉ）、金（Ａｕ）等のめっき処理が施される。ビア１４は、例えば、柱状電極である。ビア１４は、全ての材が導電材で構成された柱状電極でもよく、この柱状電極のほか、筒状の円筒電極と、この円筒電極内の中空に埋設された樹脂等と、を含む形態でもよい。ビア１４の材質は、銅（Ｃｕ）、タングステン（Ｗ）等である。
【００２２】
導電性シールド層４０は、半導体素子２０から放出される高周波ノイズを遮断するために、なるべく抵抗率が低い材料であることが望ましい。導電性シールド層４０の材質としては、例えば、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）等が選択される。より具体的には、導電性シールド層４０は、例えば、銀（Ａｇ）ペーストを硬化させた銀（Ａｇ）を含有する膜であり、そのシート抵抗が０．１（Ω／□）以下に調整されている。導電性シールド層４０の厚さは、数１０μｍであり、より好ましくは、１０〜９０μｍである。
【００２３】
導電部材２５ａ、２５ｂは、導電性ワイヤ、導電性板、抵抗素子、導電性ペースト、導電膜等である。導電部材２５ａ、２５ｂの材質は、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、半田材等である。
【００２４】
図２は、第１実施形態に係る半導体装置の平面模式図であり、（ａ）は、回路基板の上面側の平面模式図、（ｂ）は、回路基板の下面側の平面模式図である。図２は、絶縁基材１１の上面（または、下面）に対し垂直な方向から回路基板１０をみた図である。
【００２５】
図２（ａ）に示すように、回路基板１０の上面側においては、複数のビア１４が設けられている。複数のビア１４は、絶縁基材１１の上面から下面にまで貫通している。符号２３で囲う矩形状の領域は、半導体素子２０の素子搭載領域２３である。ビア１４は、素子搭載領域２３、または素子搭載領域２３の領域外に複数配置されている。複数の配線層１８は、素子搭載領域２３外に設けられている。素子搭載領域２３内のビア１４から配線層１２にかけては、引き出し線１２ａが設けられている。引き出し線１２ａは、ビア１４および配線層１２に接続されている。引き出し線１２ａは、半導体素子２０の信号線、グランド配線等である。引き出し線１２ａは、銅（Ｃｕ）箔、銀（Ａｇ）または銅（Ｃｕ）を含む導電性ペースト等であり、必要に応じて表面にニッケル（Ｎｉ）、金（Ａｕ）等のめっき処理が施されている。導電性シールド層４０と、複数の配線層１８の少なくとも１つとは、導電部材２５ａ、２５ｂによって、電気的に接続されている。それぞれの導電部材同士が隣接する距離は、半導体素子２０等から放出されるノイズ電波（電磁ノイズ）の波長の半分以下に調整されている。
【００２６】
図２（ｂ）に示すように、回路基板１０の下面側には、複数の外部接続端子１７が縦横に列になって設けられている。複数の外部接続端子１７の一部は、ビア１４を介して、上面側の引き出し線１２ａに電気的に接続されている。すなわち、外部接続端子１７の一部は、配線層１３、ビア１４、および引き出し線１２ａを経由して、配線層１２に電気的に接続されている。図２（ｂ）では、図１で例示した配線層１３が表示されていないが、実際には、配線層１３は、外部接続端子１７に接触している（図１参照）。
【００２７】
半導体装置１においては、複数の外部接続端子１７のいくつかがグランド電位になることが可能である。例えば、半導体装置１が実装基板１００に実装された後、実装基板１００内に設けられたグランド配線によって、外部接続端子１７のいくつかがグランド電位になる。例えば、縦横に配列する複数の外部接続端子１７の中、４隅に位置する外部接続端子１７がグランド電位になることが可能である。また、グランド電位になる外部接続端子１７には、引き出し線１９が電気的に接続されている。そして、引き出し線１９に接続されたビア１４は、回路基板１０の上面側の配線層１８に接続されている。すなわち、グランド電位になる外部接続端子１７から導電部材２５ａ、２５ｂを介して、導電性シールド層４０にグランド電位を供給することができる。
【００２８】
なお、ビア１４にグランド電位を供給する引き出し線１９は、回路基板１０の上面側に設けてよい。また、グランド電位になる外部接続端子１７（または、これに接する配線層１３）の数、配置は上述した例に限られない。
【００２９】
次に、半導体装置１の製造過程について説明する。
図３は、半導体装置の製造過程を説明する断面模式図である。
図３には、（ａ）〜（ｄ）の４つの段階の製造過程が例示されている。各段階の右側には、左側の破線２００で囲まれた部分の拡大図が示されている。
【００３０】
まず、図３（ａ）に示す段階において、回路基板１０が回路基板１０の主面に対して平行な方向に複数連続して設けられた基板１０Ａを準備する。続いて、複数の回路基板１０のそれぞれに半導体素子２０を搭載する。そして、複数の配線層１２の少なくとも１つと、半導体素子の表面に設けられた電極と、をワイヤ２１を介して電気的に接続する。
【００３１】
さらに、複数の回路基板１０の中、隣接する回路基板１０のそれぞれに設けられた複数の配線層１８のいずれか同士を導電部材２５を介して電気的に接続する。導電部材２５の形成は、例えば、導電部材２５を金属ワイヤとするワイヤボンディング法に従う。続いて、複数の半導体素子２０、ワイヤ２１および導電部材２５を封止する封止樹脂層３０を基板１０Ａの上面側に形成する。この段階では、回路基板１０は、切断前の状態にあり、基板１０Ａ上には、複数の半導体素子２０が搭載されている。
【００３２】
次に、図３（ｂ）に示す段階において、隣接する回路基板１０のそれぞれの間の封止樹脂層３０に溝３０ｔを形成する。溝３０ｔは、ダイシングブレード９０を封止樹脂層３０の上方から挿入する、いわゆるハーフダイシング加工により形成する。
【００３３】
ハーフダイシング加工では、回路基板１０の上面側にまでダイシングブレード９０を到達させない。すなわち、ダイシングブレード９０の挿入を回路基板１０の上方の封止樹脂層３０内で止めて、ダイシングブレード９０の下方に封止樹脂層３０が残るように調整する。但し、溝３０ｔを形成しつつ、導電部材２５を分断する。
【００３４】
導電部材２５が分断されると、導電部材２５は、導電部材２５ａと、導電部材２５ｂと、に分かれる。さらに、分断された導電部材２５ａ、２５ｂのそれぞれの切断面は、溝３０ｔの内壁面から露出する。この後、必要に応じて封止樹脂層３０を硬化させる。
【００３５】
次に、図３（ｃ）に示す段階において、封止樹脂層３０の上面および溝３０ｔに導電性シールド層４０を形成する。導電性シールド層４０の形成は、例えば、転写法、スクリーン印刷法、スプレー塗布法、ジェットディスペンス法、インクジェット法、エアロゾル法、無電解めっき法、電解めっき法、または真空処理法等で行われる。
【００３６】
また、この段階において、導電部材２５ａ、２５ｂのそれぞれの切断面は、導電性シールド層４０に接触する。
【００３７】
この後、図３（ｄ）に示すように、溝３０ｔ内に形成された導電性シールド層４０および溝３０ｔの下の基板１０Ａを、ダイシングにより分断する。
このような製造過程により、連続した回路基板１０は個片化されて、半導体装置１が形成される。
【００３８】
半導体装置１の効果について説明する。
図４は、半導体装置の効果を説明する模式図であり、（ａ）は、断面模式図、（ｂ）は平面模式図である。
【００３９】
上述したように、配線層１２、１８には、必要に応じて表面にニッケル（Ｎｉ）、金（Ａｕ）等のめっき処理が施される。図４には、配線層１２、１８に電解めっき処理を施すためのめっき用配線１０ｃが複数表示されている。
【００４０】
仮に、封止樹脂層３０の側面全面が導電性シールド層４０で覆われ、封止樹脂層３０の側面を覆う導電性シールド層４０の下端が回路基板１０の上面に接触したり、回路基板１０の上面よりも下方に位置したりすると、めっき用配線１０ｃは、回路基板１０の外周で導電性シールド層４０に接触してしまう。すなわち、配線層１２、１８を信号線用に用いようとしても、めっき用配線１０ｃに接続された配線層１２、１８は、導電性シールド層４０からグランド電位が供給されて、必然的にグランド電位とショートしてしまう。
【００４１】
これを回避する回避手段として、配線層１２、１８に接続されためっき用配線１０ｃを回路基板１０内のビアを介し回路基板１０の下面側に引き出す方策が考えられる。しかし、回路基板１０における信号線の数が増加するに従い、めっき用配線１０ｃを回路基板１０の下面側のみで引き回す手段では、配線の設計自由度に限りが生じてしまう。
【００４２】
また、別の回避手段として、配線層１２、配線層１８に電解めっき処理を施した後、不要になっためっき用配線１０ｃをエッチング処理により除去する方策が考えられる。しかし、めっき用配線１０ｃを除去する工程を設けると、半導体装置の製造コストが上昇してしまう。
【００４３】
これに対し、半導体装置１では、封止樹脂層３０の側面の一部を覆う導電性シールド層４０の下端と、回路基板１０の上面と、が接触していない。例えば、導電性シールド層４０の下端と、回路基板１０の上面との距離は、めっき用配線１０ｃの厚さより長く調整されている。従って、めっき用配線１０ｃを設けても、めっき用配線１０ｃと、導電性シールド層４０と、は接触することはない。すなわち、めっき用配線１０ｃに接続された配線層１２、１８には、導電性シールド層４０からグランド電位が供給されることはなく、配線層１２、１８は、本来の使用用途である信号線として機能する。
【００４４】
また、半導体装置１では、めっき用配線１０ｃを残したままでも、めっき用配線１０ｃが導電性シールド層４０に接触しないため、めっき用配線１０ｃを除去する製造工程を要しない。従って、実施形態においては、半導体装置の製造コスト上昇を招来せずに済む。
【００４５】
また、半導体装置１では、回路基板１０の下面側のほか、回路基板１０の上面側にも、めっき用配線１０ｃを引き回すことが可能になる。従って、めっき用配線を含めた配線（例えば、信号線、めっき用配線、グランド用配線等）を回路基板１０に引き回す設計自由度が向上する。
【００４６】
また、半導体装置１では、導電性シールド層４０は、封止樹脂層３０の上面だけでなく、封止樹脂層３０の側面の一部を覆っている。従って、半導体装置１においては、導電性シールド層４０が封止樹脂層３０の上面だけを覆う構成に比べ、ノイズ電波のシールド性が高くなる。
【００４７】
例えば、上述した距離ｄは、１００μｍ以下とすることが望ましい。こうすると、距離ｄを、ノイズ電波の波長の半分以下とすることができる。このため、距離ｄの隙間からは、ノイズ電波が漏れ難くなる。さらに、半導体装置１では、導電部材２５ａ、２５ｂ同士が隣接する距離は、ノイズ電波の波長の半分以下に調整されている。このため、導電部材２５ａ、２５ｂ間から、ノイズ電波が漏れ難くなっている。
【００４８】
なお、めっき処理に関しては、電解めっき処理のほか、無電解めっき処理もある。しかし、実施形態では、無電解めっき処理よりも信頼性の高いめっき膜を形成できる電解めっき処理を採択している。
【００４９】
（第２実施形態）
図５は、第２実施形態に係る半導体装置の断面模式図である。
第２実施形態に係る半導体装置２の基本構成は、半導体装置１と同じであり、半導体装置１と同じ効果を得る。但し、半導体装置２においては、配線層１８に接続されたビア１４が回路基板１０の側面１０ｗにおいて露出している。
【００５０】
このような構造であれば、半導体装置１に比べ、素子面積を低減させることができる。これにより、半導体装置２においては、半導体装置１に比べより小型化が実現する。
【００５１】
（第３実施形態）
図６は、第３実施形態に係る半導体装置の断面模式図である。
第３実施形態に係る半導体装置３の基本構成は、半導体装置１と同じであり、半導体装置１と同じ効果を得る。但し、半導体装置３においては、半導体装置１における回路基板１０の側面１０ｗ近傍のビア１４よりもさらに内側で回路基板１０を切断している。配線層１８は、回路基板１０に配置された配線層を介して、グランド電位になっている。
【００５２】
このような構造であれば、半導体装置２に比べ、素子面積を低減させることができる。これにより、半導体装置３においては、半導体装置２に比べより小型化が実現する。
【００５３】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００５４】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１、２、３ 半導体装置
１０ 回路基板
１０Ａ 基板
１０ｃ めっき用配線
１０ｗ 側面
１１ 絶縁基材
１２ 配線層
１２ａ、１９ 引き出し線
１３ 配線層（第２配線層）
１４ ビア
１６ ソルダレジスト層
１７ 外部接続端子
１８ 配線層（第１配線層）
２０ 半導体素子
２１ ワイヤ
２２ マウント材
２３ 素子搭載領域
２５、２５ａ、２５ｂ 導電部材
３０ 封止樹脂層
３０ｔ 溝
４０ 導電性シールド層
９０ ダイシングブレード
１００ 実装基板
１０１ 配線層
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置から発生するノイズ電波の遮蔽や、外部のノイズ電波から半導体装置を保護することは、重要である。例えば、携帯電話などの移動通信機器に用いられる高周波モジュールでは、主に、基板上の高周波の半導体素子と周辺回路とによって高周波回路が形成される。
【０００３】
一般的に、半導体素子や周辺回路に電流が流れると、電流の周りに電界と磁界が誘導され、不要なノイズ電波（電磁ノイズ）が発生する。一例として、携帯電話などの移動通信機器に搭載された半導体装置から放出されたノイズ電波がアンテナに入射し、電波の受信障害を起こす場合がある。
【０００４】
このようなノイズ電波の遮蔽および半導体素子の保護のために、半導体装置を覆う遮蔽板を設ける方法がある。しかし、半導体装置を遮蔽板によって覆う方法では、半導体装置の小型化が図れないという問題がある。
【０００５】
これに対し、基板（インターポーザ基板）上に半導体素子を搭載し、半導体素子自体の外周に遮蔽膜を形成させた半導体装置（半導体パッケージ）がある。このような半導体素子を高周波モジュールに組み込めば、高周波モジュールの小型化を図ることができる。そして、このような半導体装置については、ますます小型化が要求され、それに伴い基板上に引き回す配線については、より高い設計自由度が要求されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１０３５７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、配線の設計自由度を向上させた半導体装置、その半導体装置を製造する製造方法を提供することである。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、絶縁基材と、前記絶縁基材の上面側に設けられた第１配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第２配線層を構成する複数の配線と、前記絶縁基材の前記上面から前記下面にまで貫通する複数のビアと、を有する回路基板と、前記回路基板の前記上面側に搭載された半導体素子と、前記半導体素子を封止し、前記回路基板の前記上面に設けられた封止樹脂層と、を備える。さらに、半導体装置は、前記封止樹脂層の上面と、前記封止樹脂層の側面の一部と、を覆う導電性シールド層と、前記封止樹脂層の前記側面の一部を覆う前記導電性シールド層と、前記第１配線層を構成する複数の配線の少なくとも１つと、を電気的に接続する導電部材と、を備える。
【０００９】
実施形態の半導体装置の製造方法は、絶縁基材と、前記絶縁基材の上面側に設けられた第１配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第２配線層を構成する複数の配線と、前記絶縁基材の前記上面から前記下面にまで貫通する複数のビアと、を有する回路基板が前記回路基板の主面に対して平行な方向に複数連続して設けられた基板を準備する工程と、前記複数の回路基板のそれぞれに半導体素子を搭載する工程と、を備える。さらに、半導体装置の製造方法は、前記複数の回路基板の中、隣接する回路基板のそれぞれに設けられた前記第１配線層を構成する複数の配線のいずれか同士を導電部材を介して電気的に接続する工程と、複数の前記半導体素子および前記導電部材を封止する封止樹脂層を前記基板の上面側に形成する工程と、前記隣接する回路基板のそれぞれの間の前記封止樹脂層に溝を形成しつつ、前記導電部材を分断し、分断された前記導電部材のそれぞれの切断面を前記溝の内壁面から露出させる工程と、前記封止樹脂層の上面および前記溝に導電性シールド層を形成する工程と、前記溝内に形成された前記導電性シールド層および前記溝の下の前記基板を分断する工程と、を備える。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態に係る半導体装置の概要を説明する断面模式図である。
【図２】第１実施形態に係る半導体装置の平面模式図であり、（ａ）は、回路基板の上面側の平面模式図、（ｂ）は、回路基板の下面側の平面模式図である。
【図３】半導体装置の製造過程を説明する断面模式図である。
【図４】半導体装置の効果を説明する模式図であり、（ａ）は、断面模式図、（ｂ）は平面模式図である。
【図５】第２実施形態に係る半導体装置の断面模式図である。
【図６】第３実施形態に係る半導体装置の断面模式図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。また、以下に説明する各実施形態は、適宜複合させることができる。
【００１２】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の概要を説明する断面模式図である。
図１には、第１実施形態に係る半導体装置１のほかに、半導体装置１を実装する実装基板１００が表示されている。
【００１３】
半導体装置１は、ＦＢＧＡ（Fine pitch Ball Grid Array）型の半導体パッケージである。半導体装置１は、回路基板１０を有する。回路基板１０は、インターポーザ基板とも称される。回路基板１０は、絶縁基材１１と、絶縁基材１１の上面側の外周に設けられた複数の配線層（第１配線層）１２と、絶縁基材１１の下面側に設けられた複数の配線層（第２配線層）１３と、を有する。回路基板１０は、さらに絶縁基材の上面（第１主面）から下面（第２主面）にまで貫通する複数のビア１４を有する。ビア１４については、図示する数に限らず、回路基板１０に縦横になって複数設けられている。第１配線層は、複数の配線層１２によって構成される。第２配線層は、複数の配線層１３によって構成されれる。
【００１４】
複数の配線層１３のそれぞれは、ランド状の電極である。複数の配線層１３のそれぞれには、半田ボールである外部接続端子１７が接続されている。回路基板１０の外周に位置する外部接続端子１７からは、回路基板１０の外側に引き出し線１９が延在している。引き出し線１９は、回路基板１０の側面１０ｗの近傍に位置するビア１４の下端に接続されている。ビア１４の上端には、配線層１８が接続されている。回路基板１０の上面および下面には、各配線層の一部および引き出し線の一部を被覆するためのソルダレジスト層１６が形成されている。複数の外部接続端子１７のそれぞれは、実装基板１００の上面側に設けられた配線層１０１のそれぞれに接続されている。
【００１５】
回路基板１０の上面側には、半導体素子２０が搭載されている。半導体素子２０の上面には、ワイヤ（ボンディングワイヤ）２１の一方の端が接続されている。ワイヤ２１の他方の端は、配線層１２に接続されている。ワイヤ２１は、導電部材であり、複数の配線層１２の少なくとも１つと、半導体素子の表面に設けられた電極（図示しない）と、を電気的に接続する。配線層１２のいずれかは、回路基板１０内のビア１４を介して外部接続端子１７のいずれかに接続されている。
【００１６】
半導体素子２０の外周およびワイヤ２１は、回路基板１０の上面側に設けられた封止樹脂層３０によって封止されている。半導体素子２０と回路基板１０との間隙には、マウント材（ダイボンディング材）２２が形成されている。
【００１７】
封止樹脂層３０の上面と封止樹脂層３０の側面の一部とは、導電性シールド層４０によって覆われている。封止樹脂層３０の側面の一部を覆う導電性シールド層４０の下端と、回路基板１０の上面と、は接触していない。また、封止樹脂層３０の側面の一部を覆う導電性シールド層４０の下端と、複数の配線層１８の表面の少なくとも１つと、の距離ｄは、１００μｍ（マイクロメートル）以下である。
【００１８】
導電性シールド層４０と、複数の配線層１８の少なくとも１つとは、導電部材２５ａまたは導電部材２５ｂによって、電気的に接続されている。実施形態においては、導電部材２５ａ、２５ｂに接続された配線層１８の電位をグランド（ＧＮＤ）電位にすることができる。
【００１９】
例えば、配線層１８に電気的に接続された外部接続端子１７の電位をグランド電位にすることにより、配線層１８の電位をグランド電位にする。これにより、配線層１８から導電部材２５ａ、２５ｂを介して導電性シールド層４０にグランド電位が供給されて、導電性シールド層４０の電位をグランド電位にすることができる。
【００２０】
半導体素子２０は、例えば、フラッシュメモリ、ＤＲＡＭ等の記憶素子、マイクロプロセッサ等の演算素子である。ワイヤ２１は、例えば、金（Ａｕ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属線である。
【００２１】
配線層１２、配線層１３、配線層１８、および引き出し線１９は、銅（Ｃｕ）箔、銀（Ａｇ）または銅（Ｃｕ）を含む導電性ペースト等である、配線層１２、配線層１３、配線層１８には、必要に応じて表面にニッケル（Ｎｉ）、金（Ａｕ）等のめっき処理が施される。ビア１４は、例えば、柱状電極である。ビア１４は、全ての材が導電材で構成された柱状電極でもよく、この柱状電極のほか、筒状の円筒電極と、この円筒電極内の中空に埋設された樹脂等と、を含む形態でもよい。ビア１４の材質は、銅（Ｃｕ）、タングステン（Ｗ）等である。
【００２２】
導電性シールド層４０は、半導体素子２０から放出される高周波ノイズを遮断するために、なるべく抵抗率が低い材料であることが望ましい。導電性シールド層４０の材質としては、例えば、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）等が選択される。より具体的には、導電性シールド層４０は、例えば、銀（Ａｇ）ペーストを硬化させた銀（Ａｇ）を含有する膜であり、そのシート抵抗が０．１（Ω／□）以下に調整されている。導電性シールド層４０の厚さは、数１０μｍであり、より好ましくは、１０〜９０μｍである。
【００２３】
導電部材２５ａ、２５ｂは、導電性ワイヤ、導電性板、抵抗素子、導電性ペースト、導電膜等である。導電部材２５ａ、２５ｂの材質は、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、半田材等である。
【００２４】
図２は、第１実施形態に係る半導体装置の平面模式図であり、（ａ）は、回路基板の上面側の平面模式図、（ｂ）は、回路基板の下面側の平面模式図である。図２は、絶縁基材１１の上面（または、下面）に対し垂直な方向から回路基板１０をみた図である。
【００２５】
図２（ａ）に示すように、回路基板１０の上面側においては、複数のビア１４が設けられている。複数のビア１４は、絶縁基材１１の上面から下面にまで貫通している。符号２３で囲う矩形状の領域は、半導体素子２０の素子搭載領域２３である。ビア１４は、素子搭載領域２３、または素子搭載領域２３の領域外に複数配置されている。複数の配線層１８は、素子搭載領域２３外に設けられている。素子搭載領域２３内のビア１４から配線層１２にかけては、引き出し線１２ａが設けられている。引き出し線１２ａは、ビア１４および配線層１２に接続されている。引き出し線１２ａは、半導体素子２０の信号線、グランド配線等である。引き出し線１２ａは、銅（Ｃｕ）箔、銀（Ａｇ）または銅（Ｃｕ）を含む導電性ペースト等であり、必要に応じて表面にニッケル（Ｎｉ）、金（Ａｕ）等のめっき処理が施されている。導電性シールド層４０と、複数の配線層１８の少なくとも１つとは、導電部材２５ａ、２５ｂによって、電気的に接続されている。それぞれの導電部材同士が隣接する距離は、半導体素子２０等から放出されるノイズ電波（電磁ノイズ）の波長の半分以下に調整されている。
【００２６】
図２（ｂ）に示すように、回路基板１０の下面側には、複数の外部接続端子１７が縦横に列になって設けられている。複数の外部接続端子１７の一部は、ビア１４を介して、上面側の引き出し線１２ａに電気的に接続されている。すなわち、外部接続端子１７の一部は、配線層１３、ビア１４、および引き出し線１２ａを経由して、配線層１２に電気的に接続されている。図２（ｂ）では、図１で例示した配線層１３が表示されていないが、実際には、配線層１３は、外部接続端子１７に接触している（図１参照）。
【００２７】
半導体装置１においては、複数の外部接続端子１７のいくつかがグランド電位になることが可能である。例えば、半導体装置１が実装基板１００に実装された後、実装基板１００内に設けられたグランド配線によって、外部接続端子１７のいくつかがグランド電位になる。例えば、縦横に配列する複数の外部接続端子１７の中、４隅に位置する外部接続端子１７がグランド電位になることが可能である。また、グランド電位になる外部接続端子１７には、引き出し線１９が電気的に接続されている。そして、引き出し線１９に接続されたビア１４は、回路基板１０の上面側の配線層１８に接続されている。すなわち、グランド電位になる外部接続端子１７から導電部材２５ａ、２５ｂを介して、導電性シールド層４０にグランド電位を供給することができる。
【００２８】
なお、ビア１４にグランド電位を供給する引き出し線１９は、回路基板１０の上面側に設けてよい。また、グランド電位になる外部接続端子１７（または、これに接する配線層１３）の数、配置は上述した例に限られない。
【００２９】
次に、半導体装置１の製造過程について説明する。
図３は、半導体装置の製造過程を説明する断面模式図である。
図３には、（ａ）〜（ｄ）の４つの段階の製造過程が例示されている。各段階の右側には、左側の破線２００で囲まれた部分の拡大図が示されている。
【００３０】
まず、図３（ａ）に示す段階において、回路基板１０が回路基板１０の主面に対して平行な方向に複数連続して設けられた基板１０Ａを準備する。続いて、複数の回路基板１０のそれぞれに半導体素子２０を搭載する。そして、複数の配線層１２の少なくとも１つと、半導体素子の表面に設けられた電極と、をワイヤ２１を介して電気的に接続する。
【００３１】
さらに、複数の回路基板１０の中、隣接する回路基板１０のそれぞれに設けられた複数の配線層１８のいずれか同士を導電部材２５を介して電気的に接続する。導電部材２５の形成は、例えば、導電部材２５を金属ワイヤとするワイヤボンディング法に従う。続いて、複数の半導体素子２０、ワイヤ２１および導電部材２５を封止する封止樹脂層３０を基板１０Ａの上面側に形成する。この段階では、回路基板１０は、切断前の状態にあり、基板１０Ａ上には、複数の半導体素子２０が搭載されている。
【００３２】
次に、図３（ｂ）に示す段階において、隣接する回路基板１０のそれぞれの間の封止樹脂層３０に溝３０ｔを形成する。溝３０ｔは、ダイシングブレード９０を封止樹脂層３０の上方から挿入する、いわゆるハーフダイシング加工により形成する。
【００３３】
ハーフダイシング加工では、回路基板１０の上面側にまでダイシングブレード９０を到達させない。すなわち、ダイシングブレード９０の挿入を回路基板１０の上方の封止樹脂層３０内で止めて、ダイシングブレード９０の下方に封止樹脂層３０が残るように調整する。但し、溝３０ｔを形成しつつ、導電部材２５を分断する。
【００３４】
導電部材２５が分断されると、導電部材２５は、導電部材２５ａと、導電部材２５ｂと、に分かれる。さらに、分断された導電部材２５ａ、２５ｂのそれぞれの切断面は、溝３０ｔの内壁面から露出する。この後、必要に応じて封止樹脂層３０を硬化させる。
【００３５】
次に、図３（ｃ）に示す段階において、封止樹脂層３０の上面および溝３０ｔに導電性シールド層４０を形成する。導電性シールド層４０の形成は、例えば、転写法、スクリーン印刷法、スプレー塗布法、ジェットディスペンス法、インクジェット法、エアロゾル法、無電解めっき法、電解めっき法、または真空処理法等で行われる。
【００３６】
また、この段階において、導電部材２５ａ、２５ｂのそれぞれの切断面は、導電性シールド層４０に接触する。
【００３７】
この後、図３（ｄ）に示すように、溝３０ｔ内に形成された導電性シールド層４０および溝３０ｔの下の基板１０Ａを、ダイシングにより分断する。
このような製造過程により、連続した回路基板１０は個片化されて、半導体装置１が形成される。
【００３８】
半導体装置１の効果について説明する。
図４は、半導体装置の効果を説明する模式図であり、（ａ）は、断面模式図、（ｂ）は平面模式図である。
【００３９】
上述したように、配線層１２、１８には、必要に応じて表面にニッケル（Ｎｉ）、金（Ａｕ）等のめっき処理が施される。図４には、配線層１２、１８に電解めっき処理を施すためのめっき用配線１０ｃが複数表示されている。
【００４０】
仮に、封止樹脂層３０の側面全面が導電性シールド層４０で覆われ、封止樹脂層３０の側面を覆う導電性シールド層４０の下端が回路基板１０の上面に接触したり、回路基板１０の上面よりも下方に位置したりすると、めっき用配線１０ｃは、回路基板１０の外周で導電性シールド層４０に接触してしまう。すなわち、配線層１２、１８を信号線用に用いようとしても、めっき用配線１０ｃに接続された配線層１２、１８は、導電性シールド層４０からグランド電位が供給されて、必然的にグランド電位とショートしてしまう。
【００４１】
これを回避する回避手段として、配線層１２、１８に接続されためっき用配線１０ｃを回路基板１０内のビアを介し回路基板１０の下面側に引き出す方策が考えられる。しかし、回路基板１０における信号線の数が増加するに従い、めっき用配線１０ｃを回路基板１０の下面側のみで引き回す手段では、配線の設計自由度に限りが生じてしまう。
【００４２】
また、別の回避手段として、配線層１２、配線層１８に電解めっき処理を施した後、不要になっためっき用配線１０ｃをエッチング処理により除去する方策が考えられる。しかし、めっき用配線１０ｃを除去する工程を設けると、半導体装置の製造コストが上昇してしまう。
【００４３】
これに対し、半導体装置１では、封止樹脂層３０の側面の一部を覆う導電性シールド層４０の下端と、回路基板１０の上面と、が接触していない。例えば、導電性シールド層４０の下端と、回路基板１０の上面との距離は、めっき用配線１０ｃの厚さより長く調整されている。従って、めっき用配線１０ｃを設けても、めっき用配線１０ｃと、導電性シールド層４０と、は接触することはない。すなわち、めっき用配線１０ｃに接続された配線層１２、１８には、導電性シールド層４０からグランド電位が供給されることはなく、配線層１２、１８は、本来の使用用途である信号線として機能する。
【００４４】
また、半導体装置１では、めっき用配線１０ｃを残したままでも、めっき用配線１０ｃが導電性シールド層４０に接触しないため、めっき用配線１０ｃを除去する製造工程を要しない。従って、実施形態においては、半導体装置の製造コスト上昇を招来せずに済む。
【００４５】
また、半導体装置１では、回路基板１０の下面側のほか、回路基板１０の上面側にも、めっき用配線１０ｃを引き回すことが可能になる。従って、めっき用配線を含めた配線（例えば、信号線、めっき用配線、グランド用配線等）を回路基板１０に引き回す設計自由度が向上する。
【００４６】
また、半導体装置１では、導電性シールド層４０は、封止樹脂層３０の上面だけでなく、封止樹脂層３０の側面の一部を覆っている。従って、半導体装置１においては、導電性シールド層４０が封止樹脂層３０の上面だけを覆う構成に比べ、ノイズ電波のシールド性が高くなる。
【００４７】
例えば、上述した距離ｄは、１００μｍ以下とすることが望ましい。こうすると、距離ｄを、ノイズ電波の波長の半分以下とすることができる。このため、距離ｄの隙間からは、ノイズ電波が漏れ難くなる。さらに、半導体装置１では、導電部材２５ａ、２５ｂ同士が隣接する距離は、ノイズ電波の波長の半分以下に調整されている。このため、導電部材２５ａ、２５ｂ間から、ノイズ電波が漏れ難くなっている。
【００４８】
なお、めっき処理に関しては、電解めっき処理のほか、無電解めっき処理もある。しかし、実施形態では、無電解めっき処理よりも信頼性の高いめっき膜を形成できる電解めっき処理を採択している。
【００４９】
（第２実施形態）
図５は、第２実施形態に係る半導体装置の断面模式図である。
第２実施形態に係る半導体装置２の基本構成は、半導体装置１と同じであり、半導体装置１と同じ効果を得る。但し、半導体装置２においては、配線層１８に接続されたビア１４が回路基板１０の側面１０ｗにおいて露出している。
【００５０】
このような構造であれば、半導体装置１に比べ、素子面積を低減させることができる。これにより、半導体装置２においては、半導体装置１に比べより小型化が実現する。
【００５１】
（第３実施形態）
図６は、第３実施形態に係る半導体装置の断面模式図である。
第３実施形態に係る半導体装置３の基本構成は、半導体装置１と同じであり、半導体装置１と同じ効果を得る。但し、半導体装置３においては、半導体装置１における回路基板１０の側面１０ｗ近傍のビア１４よりもさらに内側で回路基板１０を切断している。配線層１８は、回路基板１０に配置された配線層を介して、グランド電位になっている。
【００５２】
このような構造であれば、半導体装置２に比べ、素子面積を低減させることができる。これにより、半導体装置３においては、半導体装置２に比べより小型化が実現する。
【００５３】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００５４】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１、２、３ 半導体装置
１０ 回路基板
１０Ａ 基板
１０ｃ めっき用配線
１０ｗ 側面
１１ 絶縁基材
１２ 配線層
１２ａ、１９ 引き出し線
１３ 配線層（第２配線層）
１４ ビア
１６ ソルダレジスト層
１７ 外部接続端子
１８ 配線層（第１配線層）
２０ 半導体素子
２１ ワイヤ
２２ マウント材
２３ 素子搭載領域
２５、２５ａ、２５ｂ 導電部材
３０ 封止樹脂層
３０ｔ 溝
４０ 導電性シールド層
９０ ダイシングブレード
１００ 実装基板
１０１ 配線層
【特許請求の範囲】
【請求項１】
絶縁基材と、前記絶縁基材の上面側に設けられた第１配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第２配線層を構成する複数の配線と、前記絶縁基材の前記上面から前記下面にまで貫通する複数のビアと、を有する回路基板と、
前記回路基板の前記上面側に搭載された半導体素子と、
前記半導体素子を封止し、前記回路基板の前記上面に設けられた封止樹脂層と、
前記封止樹脂層の上面と、前記封止樹脂層の側面の一部と、を覆う導電性シールド層と、
前記封止樹脂層の前記側面の一部を覆う前記導電性シールド層と、前記第１配線層を構成する複数の配線の少なくとも１つと、を電気的に接続する導電部材と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記封止樹脂層の前記側面の一部を覆う前記導電性シールド層の下端と、前記回路基板の上面と、が接触していないことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１配線層を構成する複数の配線の表面の少なくとも１つと、前記封止樹脂層の前記側面の一部を覆う前記導電性シールド層の下端と、の間の距離は、１００マイクロメートル以下であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
絶縁基材と、前記絶縁基材の上面側に設けられた第１配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第２配線層を構成する複数の配線と、前記絶縁基材の前記上面から前記下面にまで貫通する複数のビアと、を有する回路基板が前記回路基板の主面に対して平行な方向に複数連続して設けられた基板を準備する工程と、
前記複数の回路基板のそれぞれに半導体素子を搭載する工程と、
前記複数の回路基板の中、隣接する回路基板のそれぞれに設けられた前記第１配線層を構成する複数の配線のいずれか同士を導電部材を介して電気的に接続する工程と、
複数の前記半導体素子および前記導電部材を封止する封止樹脂層を前記基板の上面側に形成する工程と、
前記隣接する回路基板のそれぞれの間の前記封止樹脂層に溝を形成しつつ、前記導電部材を分断し、分断された前記導電部材のそれぞれの切断面を前記溝の内壁面から露出させる工程と、
前記封止樹脂層の上面および前記溝に導電性シールド層を形成する工程と、
前記溝内に形成された前記導電性シールド層および前記溝の下の前記基板を分断する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１】
絶縁基材と、前記絶縁基材の上面側に設けられた第１配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第２配線層を構成する複数の配線と、前記絶縁基材の前記上面から前記下面にまで貫通する複数のビアと、を有する回路基板と、
前記回路基板の前記上面側に搭載された半導体素子と、
前記半導体素子を封止し、前記回路基板の前記上面に設けられた封止樹脂層と、
前記封止樹脂層の上面と、前記封止樹脂層の側面の一部と、を覆う導電性シールド層と、
前記封止樹脂層の前記側面の一部を覆う前記導電性シールド層と、前記第１配線層を構成する複数の配線の少なくとも１つと、を電気的に接続する導電部材と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記封止樹脂層の前記側面の一部を覆う前記導電性シールド層の下端と、前記回路基板の上面と、が接触していないことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１配線層を構成する複数の配線の表面の少なくとも１つと、前記封止樹脂層の前記側面の一部を覆う前記導電性シールド層の下端と、の間の距離は、１００マイクロメートル以下であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
絶縁基材と、前記絶縁基材の上面側に設けられた第１配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第２配線層を構成する複数の配線と、前記絶縁基材の前記上面から前記下面にまで貫通する複数のビアと、を有する回路基板が前記回路基板の主面に対して平行な方向に複数連続して設けられた基板を準備する工程と、
前記複数の回路基板のそれぞれに半導体素子を搭載する工程と、
前記複数の回路基板の中、隣接する回路基板のそれぞれに設けられた前記第１配線層を構成する複数の配線のいずれか同士を導電部材を介して電気的に接続する工程と、
複数の前記半導体素子および前記導電部材を封止する封止樹脂層を前記基板の上面側に形成する工程と、
前記隣接する回路基板のそれぞれの間の前記封止樹脂層に溝を形成しつつ、前記導電部材を分断し、分断された前記導電部材のそれぞれの切断面を前記溝の内壁面から露出させる工程と、
前記封止樹脂層の上面および前記溝に導電性シールド層を形成する工程と、
前記溝内に形成された前記導電性シールド層および前記溝の下の前記基板を分断する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１６０５７６（Ｐ２０１２−１６０５７６Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１１−１９２７１（Ｐ２０１１−１９２７１）
【出願日】平成２３年１月３１日（２０１１．１．３１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２３年１月３１日（２０１１．１．３１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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