半導体装置のキャパシタ及びその製造方法
【課題】低い漏洩電流の特性と高い静電容量を有する半導体装置のキャパシタ及びその製造方法を提供する。
【解決手段】半導体装置のキャパシタは、半導体基板上の所定の下部構造上に形成された下部電極と、前記下部電極上に形成され、低い漏洩電流の特性を有するAlON膜と、前記AlON膜上に形成され、前記AlON膜に比べて相対的に高い誘電率を有するYON膜と、前記YON膜上に形成された上部電極とを含む。
【解決手段】半導体装置のキャパシタは、半導体基板上の所定の下部構造上に形成された下部電極と、前記下部電極上に形成され、低い漏洩電流の特性を有するAlON膜と、前記AlON膜上に形成され、前記AlON膜に比べて相対的に高い誘電率を有するYON膜と、前記YON膜上に形成された上部電極とを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置のキャパシタ及びその製造方法に関するものであり、より詳細には、低い漏洩電流の特性と高い静電容量を有する半導体装置のキャパシタ及びその製造方法に関するものである。
【背景技術】
【0002】
一般的に、半導体装置のキャパシタは一定の水準以上の静電容量を有するべきであり、半導体装置、特にDRAMなどのリフレッシュタイムの増加を目的として、より低い漏洩電流の特性を有するようにするために継続的な研究及び開発が進行している。
【0003】
一方、最近半導体素子の高集積化が進行することによって、半導体素子の各部位はその占める面積が益々減っている。それによって、半導体装置においてキャパシタを形成できる面積も減っていて、十分な静電容量と低い漏洩電流の特性を確保することが容易ではなかった。
【0004】
以下、添付した図面を参考してこのような従来技術による半導体装置のキャパシタ及びその製造方法の問題点をより詳細に説明する。
【0005】
図1aないし図1gは従来のキャパシタ製造工程の手順を示す断面図である。これを参照して従来の半導体装置のキャパシタ及びその製造方法の問題点を詳細に調べてみると次の通りである。
【0006】
まず、図1aに示すように、素子隔離膜(不図示)によってアクティブ領域が定義された半導体基板(不図示)上に形成されている所定の下部構造物1上にビットライン電極2などの構造を形成する。
【0007】
続いて、図1bに示すように、構造の上部全面に酸化膜などからなった層間絶縁膜3を蒸着し、その層間絶縁膜3上には障壁層として窒化膜4を蒸着する。
【0008】
その後、図1cに示すように、フォトエッチング工程を実施して窒化膜4と層間絶縁膜3とをエッチングしてコンタクトホールを形成する。コンタクトホールは下部構造物1の表面、特にビットライン電極2の間に位置するストレージノード領域に該当する半導体基板(不図示)の接合領域と連結されたプラグ(不図示)表面を露出させる。
【0009】
続いて、図1dに示すように前記結果物の全面に対して導伝性の多結晶シリコンを蒸着する。この時、コンタクトホールが多結晶シリコンによって埋め込まれるようにする。その後、窒化膜4が露出する時まで前記結果物に対して平坦化工程を実施して、コンタクトホール内にコンタクトプラグ5を形成する。
【0010】
次に、図1eに示すように構造の上部全面に酸化膜6を蒸着した後、フォトエッチング工程を通じて酸化膜6の所定領域をエッチングしてコンタクトプラグ5の上部とその周辺部の窒化膜4の所定部位を露出させる。酸化膜6がエッチングされる領域は、以後形成されるキャパシタの下部電極の面積と直接的な関係があり、隣接した他のセルのキャパシタとの離隔距離を勘案して最大に広くする。
【0011】
続いて、前記結果物の全面に対してポリシリコン膜を蒸着した後、化学機械的平坦化(CMP)などを通じて蒸着されたポリシリコン膜のうち、酸化膜6上に蒸着されている部分を除去する。その後、残っている残りの酸化膜6部分を選択的にエッチング除去して、図1fに示すようなキャパシタ下部電極7を形成する。
【0012】
次に、図1gに示すように構造の上部に誘電膜8を蒸着する。誘電膜では酸化膜−窒化膜−酸化膜の積層膜(ONO膜)を形成する。続いて、前記結果物上にキャパシタ上部電極9を形成してキャパシタ製造を完了する。
【0013】
しかし、前述の従来の単一ONO膜による誘電膜8を含むキャパシタ構造は、十分な静電容量の特性と低い漏洩電流の特性を全て満足させることができない問題点があった。
【0014】
それによって、漏洩電流の特性を改善するためにAlON(Aluminum Oxy Nitride)で誘電膜を形成して使用することもある。しかし、この場合は界面特性が優秀で漏洩電流の特性は優れるが、低い静電容量の特性を示し、高静電容量が要求される最近のキャパシタの必要を充足させることができない問題点があった。
【0015】
このように、単一膜の誘電膜を適用するキャパシタは、半導体装置の集積度が高まりながらキャパシタが有すべき静電容量と漏洩電流の特性の両方を満足させることができない問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【0016】
したがって、前述した従来技術の問題点を解決するための本発明の目的は、より狭い設置面積でも高い静電容量の特性と低い漏洩電流の特性を有する半導体装置のキャパシタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【0017】
前述の目的を達成するための本発明の半導体装置のキャパシタは、半導体基板上の所定の下部構造上に形成された下部電極と、前記下部電極上に形成され、低い漏洩電流の特性を有する第1誘電膜と、前記第1誘電膜上に形成され、前記第1誘電膜に比べて相対的に高い誘電率を有する第2誘電膜と、前記第2誘電膜上に形成された上部電極と、を含むことを特徴とする。
【0018】
ここで、前記第1誘電膜は、AlON膜(Aluminium Oxy Nitride)であることが好ましい。また、前記AlON膜の厚さは、50Å〜150Åであることが好ましい。また、前記第2誘電膜は、YON(Yitrium Oxy Nitride)膜であることが好ましい。更に、前記YON膜の厚さは、10Å以下であることが好ましい。更に、前記下部電極は、ドープシリコン膜とアンドープシリコン膜の二重構造になったことが好ましい。更に、前記第2誘電膜と上部電極との間に、障壁層としてTiN層を更に含むことが好ましい。
【0019】
また、前述の目的を達成するための本発明の半導体装置のキャパシタ製造方法は、半導体基板上の所定の下部構造上に下部電極を形成する工程と、前記下部電極上に低い漏洩電流の特性を有する第1誘電膜を形成する工程と、前記第1誘電膜上に前記第1誘電膜に比べて相対的に高い誘電率を有する第2誘電膜を形成する工程と、前記第2誘電膜上に上部電極を形成する工程と、を含むことを特徴とする。ここで、前記第1誘電膜は、AlON膜であることが好ましい。また、前記AlON膜の厚さは、50Å〜150Åであることが好ましい。前記半導体装置のキャパシタ製造方法において、例えば、前記AlON膜はPECVD(Plasma Enhanced CVD)法を利用して蒸着する。
【0020】
また、前記PECVD法による蒸着時のソース物質は、(CH3)3Alであり、Al2O3の蒸着時の反応物質は、H2O及びNH3であることが好ましい。また、ウエハーの温度は200℃〜450℃で、蒸着時反応炉の圧力は0.1〜1.0torrで、前記H2Oの使用量は10〜500sccmで、前記NH3の使用量は10〜500sccmであることが好ましい。
【0021】
また、前記AlON膜の形成後、前記AlON膜のN2の含量を高めるためにN2Oプラズマ熱処理を実施する工程を更に含むことが好ましい。更に、前記第2誘電膜は、YON膜であることが好ましい。更に、前記YON膜の厚さは、10Å以下に形成することが好ましい。更に、前記YON膜はALD(Atomic Layer Deposition)法で形成することが好ましい。更に、ALD法による蒸着時、ソースガスのイットリウムガスを反応原料のNH3ガス及びH2Oガスと交代で反応器に注入し、前記イットリウムガスとNH3/H2Oガスの注入の間に不活性気体を流すことが好ましい。
【0022】
更に、前記イットリウムガスとNH3/H2Oガス及び不活性気体の注入時間は各々0.1〜10secで、前記NH3の量は10〜100sccmで、前記H2Oの量は10〜100sccmで、反応器の温度は250〜350℃に維持することが好ましい。更に、前記YON膜はICB(Ionized Cluster Beam)蒸着法で形成することが好ましい。また更に、前記YON膜の形成後、前記YON膜のN2の含量を増加させるためにN2Oプラズマ熱処理を実施する工程を更に含むことが好ましい。また更に、前記N2Oプラズマ熱処理後、ファーネス真空N2熱処理または急速熱処理(Rapid Thermal Processing、RTP)を実施する工程を更に含むことが好ましい。
【0023】
また更に、前記第2誘電膜の形成後、障壁層としてTiN層を蒸着する工程を更に含むことが好ましい。
【発明の効果】
【0024】
本発明では、キャパシタの誘電膜として低い漏洩電流の特性のAlON膜と高い静電容量の特性のYON膜からなる二重積層膜を使用することによって、半導体装置の集積度が大きくなってキャパシタの面積が減少する場合にも高い静電容量と低い漏洩電流の特性を有するキャパシタが得られる。
【0025】
また、本発明では、低い漏洩電流の特性のAlON膜と高い静電容量の特性のYON膜の各々に窒素含有量を増加させる追加工程を通じて誘電膜などの膜質を改善して静電容量を高めることによって、より一層高い静電容量の特性と低い漏洩電流の特性を有するキャパシタを製造できるようにする。
【発明を実施するための最良の形態】
【0026】
以下、実施形態を通じて本発明をより詳細に説明する。但し、これらの実施形態は本発明を例示するためのものであり、本発明の権利保護範囲がこれらの実施形態により制限されるのではない。
【0027】
図2aないし図2hは本発明に係る一実施形態に係る半導体装置のキャパシタ製造工程を説明するための断面図である。これらの図面を参照して本発明を説明すれば次の通りである。
【0028】
まず、図2aに示すように、素子隔離膜(不図示)によってアクティブ領域が定義された半導体基板(不図示)上に形成されている所定の下部構造物101上にビットライン電極102などの構造を形成する。続いて、前記結果物の上部全面に酸化膜などからなった層間絶縁膜103を蒸着して、その層間絶縁膜103上に障壁層として窒化膜104を蒸着する。
【0029】
その後、図2bに示すように、フォトエッチング工程を実施して窒化膜104と層間絶縁膜103をエッチングしてコンタクトホールを形成する。コンタクトホールAは下部構造物101の表面、特にビットライン電極102の間に位置するストレージノード領域に該当する半導体基板(不図示)の接合領域と連結されたプラグ(不図示)の表面を露出させる。
【0030】
続いて、図2cに示すように、前記結果物の全面に対して導伝性の多結晶シリコンを蒸着する。この時、コンタクトホールAが多結晶シリコンによって埋め込まれるようにする。次に、窒化膜104が露出する時まで結果物に対して平坦化工程を実施して、コンタクトホールA内にコンタクトプラグ105を形成する。
【0031】
続いて、図2dに示すように、前述した構造の上部全面に酸化膜106を蒸着した後、フォトエッチング工程を通じて酸化膜106の所定領域をエッチングしてコンタクトプラグ105の上部とその周辺部の窒化膜104の所定部位を露出させる。酸化膜106がエッチングされる領域は以後形成されるキャパシタの下部電極の面積と直接的な関係がある。したがって、隣接した他のセルのキャパシタとの離隔距離を勘案して最大限広く形成する。酸化膜106は5000〜20000Aの厚さに蒸着する。
【0032】
続いて、前記結果物の全面に対してポリシリコン膜を蒸着した後、化学機械的平坦化(CMP)などを通じて蒸着されたポリシリコン膜のうち、酸化膜106上に蒸着されている部分を除去する。その後、残っている残りの酸化膜106部分を選択的にエッチング除去して、図2eに示すようなキャパシタ下部電極107を形成する。キャパシタ下部電極107用のポリシリコン膜を形成工程において、温度は500〜560℃、特に530℃、圧力は0.5〜1.0torrの条件下で実施する。この時、ドープシリコン膜を100Å〜300Åに蒸着した後、アンドープシリコン膜を100〜500Åに蒸着する2工程の蒸着工程を通じて形成する。ドープシリコン膜の蒸着時にはSiH4を800〜1200sccm、PH3を150〜250sccm使用し、アンドープシリコン膜の蒸着時にはSiH4を800〜1200sccm、PH3を0sccm使用する。
【0033】
その後、図2fに示すように、前記結果物の上部に膜質が緻密で漏洩電流の発生が少ないAlON膜108を蒸着する。AlON膜108は膜質が緻密で界面特性に優れるので、下部電極107との間に界面膜が形成されることを抑制して漏洩電流が発生することを抑制する役割をする。この時、AlON膜108はPECVD(Plasma Enhanced CVD)法を利用して蒸着する。PECVD法による蒸着時、ウエハーの温度は200〜450℃で、蒸着時反応炉の圧力は0.1〜1.0torrで行い、ソース物質は(CH3)3Alを使用する。Al2O3の蒸着時、反応物質はH2O及びNH3を使用し、その使用量はH2Oが10〜500sccm、NH3が10〜500sccmである。蒸着されるAlON膜108の厚さは50Å〜150Åであり、蒸着時RF電力は10〜500wattである。前述の膜厚さは全体誘電膜の誘電率と漏洩電流の防止特性を考慮して設定したもので、この範囲以下では漏洩電流の防止特性が低下し、その範囲以上では誘電率が低下して十分な静電容量の特性を得られない恐れがある。
【0034】
続いて、AlON膜108が形成された結果物に対してアニール工程を進行する。アニール工程においては、AlON膜108のN2含量を高めるためにN2Oプラズマ熱処理を実施する。急速熱処理の際、N2Oガスの量は1〜10slmであり、温度は700〜850℃を維持して、60〜180秒間実施する。前述のように、N2の含有量が増加すると、誘電率が増加して膜質もより緻密になる。
【0035】
次に、図2gに示すように、AlON膜108の上部に誘電率が高いYON膜109を蒸着する。YON膜109は誘電率が25程度に高い静電容量を持っていて、高用量のキャパシタを製造できるようにする。ここで、YON膜109はALD(Atomic Layer Deposition)法によって形成する。この時、ソースガスのイットリウムガスを反応原料のNH3ガス及びH2Oガスと交代で反応器に注入してYON膜を10Å以内に蒸着する。イットリウムガスとNH3/H2Oガスの注入の間にN2,Ar,Heなどの不活性気体を流して各原料の残留物が余らないようにする。
【0036】
ALD法による蒸着時、ソースガスの注入と不活性気体の注入及びH2O/NH3ガスの注入を1サイクル当り1Å以下の薄膜を蒸着し、サイクルを繰り返して総10Å以下の厚さにYON膜109を形成する。各反応原料と中間の不活性気体の注入時間は各々0.1〜10secで行う。そして、反応ガスの使用量は、NH3が10〜100sccmで、H2Oが10〜100sccmであり、反応器の温度は250〜350℃に維持する。サイクルの繰り返しにより連続に蒸着された薄膜は400〜550Åの条件下で低温熱処理して単一膜に転換させる。YON膜109の形成時ICB(Ionized Cluster Beam)蒸着法を利用することができる。
【0037】
前述のように本発明においては、まずキャパシタの下部電極上にAlON膜108を形成した後、YON膜109を形成して二重膜構造の誘電膜を形成する。それによって、キャパシタの漏洩電流を減少させると共に、静電容量を大きく増加させることができる。即ち、まず下部電極上に形成されたAlON膜108は膜質が緻密で界面特性に優れるので、下部電極107との間に界面膜が形成されるのを抑制して漏洩電流が発生することを抑制する。そして、AlON膜108上に形成されるYON膜109は誘電率が25程度と非常に高く、キャパシタの静電容量を大きく高めることができる。したがって、本発明に係るキャパシタ製造方法はAlON膜108とYON膜109の二重構造になった誘電膜を使用することによって、キャパシタの漏洩電流を大きく減少させることができるだけでなく、静電容量も大きく増加させることができる。
【0038】
そして、元のYON膜を単一誘電膜として下部電極上に蒸着して使用する場合は、下部電極のポリシリコンとYON膜が界面反応を起こして誘電率が低いSiO2を生成してYON膜の質的低下を招く恐れがある。したがって、本発明ではYON膜109を形成する前に、まず膜質が緻密なAlON膜108を形成することによって、YON膜と下部電極との間に界面膜が形成されるのを抑制してYON膜109の質的低下を抑制することができる。
【0039】
続いて、YON膜109のN2含量を増加させるために、前記結果物に対してN2Oプラズマ熱処理を実施する。ここで、急速熱処理の際、N2Oガスの量は1〜10slmで、温度は700〜850℃を維持して60〜180秒間実施する。前述のように、N2の含有量が増加すると、誘電率が増加して膜質もより緻密になる。
【0040】
次に、AlON膜108とYON膜109内の不純物を除去して高いN2含有量を維持するために、ファーネス真空N2熱処理を実施する。この時、ファーネス真空N2熱処理の温度は500〜650℃を維持して、5〜60min間実施する。一方、ファーネス真空N2熱処理の代わりに、急速熱処理を実施することができる。
【0041】
続いて、図2hに示すように、前述した構造の上部全面に障壁層110としてTiN層を蒸着し、その上部にポリシリコンを蒸着してキャパシタ上部電極111を製造する。このように形成されるキャパシタはDRAMのセルキャパシタとしてだけでなく、その他の半導体装置の多様な領域でキャパシタ素子として使うことができる。
【産業上の利用可能性】
【0042】
以上のように、本発明によれば、キャパシタの誘電膜として低い漏洩電流の特性のAlON膜と高い静電容量の特性のYON膜からなる二重積層膜を使用することによって、半導体装置の集積度が大きくなってキャパシタの面積が減少する場合にも高い静電容量と低い漏洩電流の特性を有するキャパシタが得られる。また、本発明によれば、低い漏洩電流の特性のAlON膜と高い静電容量の特性のYON膜の各々に窒素含有量を増加させる追加工程を通じて誘電膜などの膜質を改善して静電容量を高めることによって、より一層高い静電容量の特性と低い漏洩電流の特性を有するキャパシタを製造できるようにする。従って、本発明の産業利用性はきわめて高いものといえる。
【図面の簡単な説明】
【0043】
【図1a】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図1b】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図1c】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図1d】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図1e】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図1f】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図1g】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図2a】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図2b】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図2c】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図2d】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図2e】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図2f】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図2g】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図2h】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【符号の説明】
【0044】
1 下部構造物、2 ビットライン電極、3 層間絶縁膜、4 窒化膜、5 コンタクトプラグ、6 酸化膜、7 キャパシタ下部電極、8 誘電膜、9 キャパシタ上部電極、101 下部構造物、102 ビットライン電極、103 層間絶縁膜 104 窒化膜、105 コンタクトプラグ、106 酸化膜、107 キャパシタ下部電極、108 第1誘電膜、109 第2誘電膜、110 障壁層、111 キャパシタ上部電極。
【技術分野】
【0001】
本発明は半導体装置のキャパシタ及びその製造方法に関するものであり、より詳細には、低い漏洩電流の特性と高い静電容量を有する半導体装置のキャパシタ及びその製造方法に関するものである。
【背景技術】
【0002】
一般的に、半導体装置のキャパシタは一定の水準以上の静電容量を有するべきであり、半導体装置、特にDRAMなどのリフレッシュタイムの増加を目的として、より低い漏洩電流の特性を有するようにするために継続的な研究及び開発が進行している。
【0003】
一方、最近半導体素子の高集積化が進行することによって、半導体素子の各部位はその占める面積が益々減っている。それによって、半導体装置においてキャパシタを形成できる面積も減っていて、十分な静電容量と低い漏洩電流の特性を確保することが容易ではなかった。
【0004】
以下、添付した図面を参考してこのような従来技術による半導体装置のキャパシタ及びその製造方法の問題点をより詳細に説明する。
【0005】
図1aないし図1gは従来のキャパシタ製造工程の手順を示す断面図である。これを参照して従来の半導体装置のキャパシタ及びその製造方法の問題点を詳細に調べてみると次の通りである。
【0006】
まず、図1aに示すように、素子隔離膜(不図示)によってアクティブ領域が定義された半導体基板(不図示)上に形成されている所定の下部構造物1上にビットライン電極2などの構造を形成する。
【0007】
続いて、図1bに示すように、構造の上部全面に酸化膜などからなった層間絶縁膜3を蒸着し、その層間絶縁膜3上には障壁層として窒化膜4を蒸着する。
【0008】
その後、図1cに示すように、フォトエッチング工程を実施して窒化膜4と層間絶縁膜3とをエッチングしてコンタクトホールを形成する。コンタクトホールは下部構造物1の表面、特にビットライン電極2の間に位置するストレージノード領域に該当する半導体基板(不図示)の接合領域と連結されたプラグ(不図示)表面を露出させる。
【0009】
続いて、図1dに示すように前記結果物の全面に対して導伝性の多結晶シリコンを蒸着する。この時、コンタクトホールが多結晶シリコンによって埋め込まれるようにする。その後、窒化膜4が露出する時まで前記結果物に対して平坦化工程を実施して、コンタクトホール内にコンタクトプラグ5を形成する。
【0010】
次に、図1eに示すように構造の上部全面に酸化膜6を蒸着した後、フォトエッチング工程を通じて酸化膜6の所定領域をエッチングしてコンタクトプラグ5の上部とその周辺部の窒化膜4の所定部位を露出させる。酸化膜6がエッチングされる領域は、以後形成されるキャパシタの下部電極の面積と直接的な関係があり、隣接した他のセルのキャパシタとの離隔距離を勘案して最大に広くする。
【0011】
続いて、前記結果物の全面に対してポリシリコン膜を蒸着した後、化学機械的平坦化(CMP)などを通じて蒸着されたポリシリコン膜のうち、酸化膜6上に蒸着されている部分を除去する。その後、残っている残りの酸化膜6部分を選択的にエッチング除去して、図1fに示すようなキャパシタ下部電極7を形成する。
【0012】
次に、図1gに示すように構造の上部に誘電膜8を蒸着する。誘電膜では酸化膜−窒化膜−酸化膜の積層膜(ONO膜)を形成する。続いて、前記結果物上にキャパシタ上部電極9を形成してキャパシタ製造を完了する。
【0013】
しかし、前述の従来の単一ONO膜による誘電膜8を含むキャパシタ構造は、十分な静電容量の特性と低い漏洩電流の特性を全て満足させることができない問題点があった。
【0014】
それによって、漏洩電流の特性を改善するためにAlON(Aluminum Oxy Nitride)で誘電膜を形成して使用することもある。しかし、この場合は界面特性が優秀で漏洩電流の特性は優れるが、低い静電容量の特性を示し、高静電容量が要求される最近のキャパシタの必要を充足させることができない問題点があった。
【0015】
このように、単一膜の誘電膜を適用するキャパシタは、半導体装置の集積度が高まりながらキャパシタが有すべき静電容量と漏洩電流の特性の両方を満足させることができない問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【0016】
したがって、前述した従来技術の問題点を解決するための本発明の目的は、より狭い設置面積でも高い静電容量の特性と低い漏洩電流の特性を有する半導体装置のキャパシタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【0017】
前述の目的を達成するための本発明の半導体装置のキャパシタは、半導体基板上の所定の下部構造上に形成された下部電極と、前記下部電極上に形成され、低い漏洩電流の特性を有する第1誘電膜と、前記第1誘電膜上に形成され、前記第1誘電膜に比べて相対的に高い誘電率を有する第2誘電膜と、前記第2誘電膜上に形成された上部電極と、を含むことを特徴とする。
【0018】
ここで、前記第1誘電膜は、AlON膜(Aluminium Oxy Nitride)であることが好ましい。また、前記AlON膜の厚さは、50Å〜150Åであることが好ましい。また、前記第2誘電膜は、YON(Yitrium Oxy Nitride)膜であることが好ましい。更に、前記YON膜の厚さは、10Å以下であることが好ましい。更に、前記下部電極は、ドープシリコン膜とアンドープシリコン膜の二重構造になったことが好ましい。更に、前記第2誘電膜と上部電極との間に、障壁層としてTiN層を更に含むことが好ましい。
【0019】
また、前述の目的を達成するための本発明の半導体装置のキャパシタ製造方法は、半導体基板上の所定の下部構造上に下部電極を形成する工程と、前記下部電極上に低い漏洩電流の特性を有する第1誘電膜を形成する工程と、前記第1誘電膜上に前記第1誘電膜に比べて相対的に高い誘電率を有する第2誘電膜を形成する工程と、前記第2誘電膜上に上部電極を形成する工程と、を含むことを特徴とする。ここで、前記第1誘電膜は、AlON膜であることが好ましい。また、前記AlON膜の厚さは、50Å〜150Åであることが好ましい。前記半導体装置のキャパシタ製造方法において、例えば、前記AlON膜はPECVD(Plasma Enhanced CVD)法を利用して蒸着する。
【0020】
また、前記PECVD法による蒸着時のソース物質は、(CH3)3Alであり、Al2O3の蒸着時の反応物質は、H2O及びNH3であることが好ましい。また、ウエハーの温度は200℃〜450℃で、蒸着時反応炉の圧力は0.1〜1.0torrで、前記H2Oの使用量は10〜500sccmで、前記NH3の使用量は10〜500sccmであることが好ましい。
【0021】
また、前記AlON膜の形成後、前記AlON膜のN2の含量を高めるためにN2Oプラズマ熱処理を実施する工程を更に含むことが好ましい。更に、前記第2誘電膜は、YON膜であることが好ましい。更に、前記YON膜の厚さは、10Å以下に形成することが好ましい。更に、前記YON膜はALD(Atomic Layer Deposition)法で形成することが好ましい。更に、ALD法による蒸着時、ソースガスのイットリウムガスを反応原料のNH3ガス及びH2Oガスと交代で反応器に注入し、前記イットリウムガスとNH3/H2Oガスの注入の間に不活性気体を流すことが好ましい。
【0022】
更に、前記イットリウムガスとNH3/H2Oガス及び不活性気体の注入時間は各々0.1〜10secで、前記NH3の量は10〜100sccmで、前記H2Oの量は10〜100sccmで、反応器の温度は250〜350℃に維持することが好ましい。更に、前記YON膜はICB(Ionized Cluster Beam)蒸着法で形成することが好ましい。また更に、前記YON膜の形成後、前記YON膜のN2の含量を増加させるためにN2Oプラズマ熱処理を実施する工程を更に含むことが好ましい。また更に、前記N2Oプラズマ熱処理後、ファーネス真空N2熱処理または急速熱処理(Rapid Thermal Processing、RTP)を実施する工程を更に含むことが好ましい。
【0023】
また更に、前記第2誘電膜の形成後、障壁層としてTiN層を蒸着する工程を更に含むことが好ましい。
【発明の効果】
【0024】
本発明では、キャパシタの誘電膜として低い漏洩電流の特性のAlON膜と高い静電容量の特性のYON膜からなる二重積層膜を使用することによって、半導体装置の集積度が大きくなってキャパシタの面積が減少する場合にも高い静電容量と低い漏洩電流の特性を有するキャパシタが得られる。
【0025】
また、本発明では、低い漏洩電流の特性のAlON膜と高い静電容量の特性のYON膜の各々に窒素含有量を増加させる追加工程を通じて誘電膜などの膜質を改善して静電容量を高めることによって、より一層高い静電容量の特性と低い漏洩電流の特性を有するキャパシタを製造できるようにする。
【発明を実施するための最良の形態】
【0026】
以下、実施形態を通じて本発明をより詳細に説明する。但し、これらの実施形態は本発明を例示するためのものであり、本発明の権利保護範囲がこれらの実施形態により制限されるのではない。
【0027】
図2aないし図2hは本発明に係る一実施形態に係る半導体装置のキャパシタ製造工程を説明するための断面図である。これらの図面を参照して本発明を説明すれば次の通りである。
【0028】
まず、図2aに示すように、素子隔離膜(不図示)によってアクティブ領域が定義された半導体基板(不図示)上に形成されている所定の下部構造物101上にビットライン電極102などの構造を形成する。続いて、前記結果物の上部全面に酸化膜などからなった層間絶縁膜103を蒸着して、その層間絶縁膜103上に障壁層として窒化膜104を蒸着する。
【0029】
その後、図2bに示すように、フォトエッチング工程を実施して窒化膜104と層間絶縁膜103をエッチングしてコンタクトホールを形成する。コンタクトホールAは下部構造物101の表面、特にビットライン電極102の間に位置するストレージノード領域に該当する半導体基板(不図示)の接合領域と連結されたプラグ(不図示)の表面を露出させる。
【0030】
続いて、図2cに示すように、前記結果物の全面に対して導伝性の多結晶シリコンを蒸着する。この時、コンタクトホールAが多結晶シリコンによって埋め込まれるようにする。次に、窒化膜104が露出する時まで結果物に対して平坦化工程を実施して、コンタクトホールA内にコンタクトプラグ105を形成する。
【0031】
続いて、図2dに示すように、前述した構造の上部全面に酸化膜106を蒸着した後、フォトエッチング工程を通じて酸化膜106の所定領域をエッチングしてコンタクトプラグ105の上部とその周辺部の窒化膜104の所定部位を露出させる。酸化膜106がエッチングされる領域は以後形成されるキャパシタの下部電極の面積と直接的な関係がある。したがって、隣接した他のセルのキャパシタとの離隔距離を勘案して最大限広く形成する。酸化膜106は5000〜20000Aの厚さに蒸着する。
【0032】
続いて、前記結果物の全面に対してポリシリコン膜を蒸着した後、化学機械的平坦化(CMP)などを通じて蒸着されたポリシリコン膜のうち、酸化膜106上に蒸着されている部分を除去する。その後、残っている残りの酸化膜106部分を選択的にエッチング除去して、図2eに示すようなキャパシタ下部電極107を形成する。キャパシタ下部電極107用のポリシリコン膜を形成工程において、温度は500〜560℃、特に530℃、圧力は0.5〜1.0torrの条件下で実施する。この時、ドープシリコン膜を100Å〜300Åに蒸着した後、アンドープシリコン膜を100〜500Åに蒸着する2工程の蒸着工程を通じて形成する。ドープシリコン膜の蒸着時にはSiH4を800〜1200sccm、PH3を150〜250sccm使用し、アンドープシリコン膜の蒸着時にはSiH4を800〜1200sccm、PH3を0sccm使用する。
【0033】
その後、図2fに示すように、前記結果物の上部に膜質が緻密で漏洩電流の発生が少ないAlON膜108を蒸着する。AlON膜108は膜質が緻密で界面特性に優れるので、下部電極107との間に界面膜が形成されることを抑制して漏洩電流が発生することを抑制する役割をする。この時、AlON膜108はPECVD(Plasma Enhanced CVD)法を利用して蒸着する。PECVD法による蒸着時、ウエハーの温度は200〜450℃で、蒸着時反応炉の圧力は0.1〜1.0torrで行い、ソース物質は(CH3)3Alを使用する。Al2O3の蒸着時、反応物質はH2O及びNH3を使用し、その使用量はH2Oが10〜500sccm、NH3が10〜500sccmである。蒸着されるAlON膜108の厚さは50Å〜150Åであり、蒸着時RF電力は10〜500wattである。前述の膜厚さは全体誘電膜の誘電率と漏洩電流の防止特性を考慮して設定したもので、この範囲以下では漏洩電流の防止特性が低下し、その範囲以上では誘電率が低下して十分な静電容量の特性を得られない恐れがある。
【0034】
続いて、AlON膜108が形成された結果物に対してアニール工程を進行する。アニール工程においては、AlON膜108のN2含量を高めるためにN2Oプラズマ熱処理を実施する。急速熱処理の際、N2Oガスの量は1〜10slmであり、温度は700〜850℃を維持して、60〜180秒間実施する。前述のように、N2の含有量が増加すると、誘電率が増加して膜質もより緻密になる。
【0035】
次に、図2gに示すように、AlON膜108の上部に誘電率が高いYON膜109を蒸着する。YON膜109は誘電率が25程度に高い静電容量を持っていて、高用量のキャパシタを製造できるようにする。ここで、YON膜109はALD(Atomic Layer Deposition)法によって形成する。この時、ソースガスのイットリウムガスを反応原料のNH3ガス及びH2Oガスと交代で反応器に注入してYON膜を10Å以内に蒸着する。イットリウムガスとNH3/H2Oガスの注入の間にN2,Ar,Heなどの不活性気体を流して各原料の残留物が余らないようにする。
【0036】
ALD法による蒸着時、ソースガスの注入と不活性気体の注入及びH2O/NH3ガスの注入を1サイクル当り1Å以下の薄膜を蒸着し、サイクルを繰り返して総10Å以下の厚さにYON膜109を形成する。各反応原料と中間の不活性気体の注入時間は各々0.1〜10secで行う。そして、反応ガスの使用量は、NH3が10〜100sccmで、H2Oが10〜100sccmであり、反応器の温度は250〜350℃に維持する。サイクルの繰り返しにより連続に蒸着された薄膜は400〜550Åの条件下で低温熱処理して単一膜に転換させる。YON膜109の形成時ICB(Ionized Cluster Beam)蒸着法を利用することができる。
【0037】
前述のように本発明においては、まずキャパシタの下部電極上にAlON膜108を形成した後、YON膜109を形成して二重膜構造の誘電膜を形成する。それによって、キャパシタの漏洩電流を減少させると共に、静電容量を大きく増加させることができる。即ち、まず下部電極上に形成されたAlON膜108は膜質が緻密で界面特性に優れるので、下部電極107との間に界面膜が形成されるのを抑制して漏洩電流が発生することを抑制する。そして、AlON膜108上に形成されるYON膜109は誘電率が25程度と非常に高く、キャパシタの静電容量を大きく高めることができる。したがって、本発明に係るキャパシタ製造方法はAlON膜108とYON膜109の二重構造になった誘電膜を使用することによって、キャパシタの漏洩電流を大きく減少させることができるだけでなく、静電容量も大きく増加させることができる。
【0038】
そして、元のYON膜を単一誘電膜として下部電極上に蒸着して使用する場合は、下部電極のポリシリコンとYON膜が界面反応を起こして誘電率が低いSiO2を生成してYON膜の質的低下を招く恐れがある。したがって、本発明ではYON膜109を形成する前に、まず膜質が緻密なAlON膜108を形成することによって、YON膜と下部電極との間に界面膜が形成されるのを抑制してYON膜109の質的低下を抑制することができる。
【0039】
続いて、YON膜109のN2含量を増加させるために、前記結果物に対してN2Oプラズマ熱処理を実施する。ここで、急速熱処理の際、N2Oガスの量は1〜10slmで、温度は700〜850℃を維持して60〜180秒間実施する。前述のように、N2の含有量が増加すると、誘電率が増加して膜質もより緻密になる。
【0040】
次に、AlON膜108とYON膜109内の不純物を除去して高いN2含有量を維持するために、ファーネス真空N2熱処理を実施する。この時、ファーネス真空N2熱処理の温度は500〜650℃を維持して、5〜60min間実施する。一方、ファーネス真空N2熱処理の代わりに、急速熱処理を実施することができる。
【0041】
続いて、図2hに示すように、前述した構造の上部全面に障壁層110としてTiN層を蒸着し、その上部にポリシリコンを蒸着してキャパシタ上部電極111を製造する。このように形成されるキャパシタはDRAMのセルキャパシタとしてだけでなく、その他の半導体装置の多様な領域でキャパシタ素子として使うことができる。
【産業上の利用可能性】
【0042】
以上のように、本発明によれば、キャパシタの誘電膜として低い漏洩電流の特性のAlON膜と高い静電容量の特性のYON膜からなる二重積層膜を使用することによって、半導体装置の集積度が大きくなってキャパシタの面積が減少する場合にも高い静電容量と低い漏洩電流の特性を有するキャパシタが得られる。また、本発明によれば、低い漏洩電流の特性のAlON膜と高い静電容量の特性のYON膜の各々に窒素含有量を増加させる追加工程を通じて誘電膜などの膜質を改善して静電容量を高めることによって、より一層高い静電容量の特性と低い漏洩電流の特性を有するキャパシタを製造できるようにする。従って、本発明の産業利用性はきわめて高いものといえる。
【図面の簡単な説明】
【0043】
【図1a】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図1b】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図1c】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図1d】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図1e】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図1f】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図1g】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図2a】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図2b】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図2c】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図2d】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図2e】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図2f】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図2g】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図2h】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【符号の説明】
【0044】
1 下部構造物、2 ビットライン電極、3 層間絶縁膜、4 窒化膜、5 コンタクトプラグ、6 酸化膜、7 キャパシタ下部電極、8 誘電膜、9 キャパシタ上部電極、101 下部構造物、102 ビットライン電極、103 層間絶縁膜 104 窒化膜、105 コンタクトプラグ、106 酸化膜、107 キャパシタ下部電極、108 第1誘電膜、109 第2誘電膜、110 障壁層、111 キャパシタ上部電極。
【特許請求の範囲】
【請求項1】
半導体基板上の所定の下部構造上に形成された下部電極と、
前記下部電極上に形成され、低い漏洩電流の特性を有するAlON(Aluminium Oxy Nitride)膜と、
前記AlON膜上に形成され、前記AlON膜に比べて相対的に高い誘電率を有するYON(Yitrium Oxy Nitride)膜と、
前記YON膜上に形成された上部電極と、を含むことを特徴とする半導体装置のキャパシタ。
【請求項2】
前記AlON膜の厚さは、50Å〜150Åであることを特徴とする請求項1に記載の半導体装置のキャパシタ。
【請求項3】
前記YON膜の厚さは、10Å以下であることを特徴とする請求項1に記載の半導体装置のキャパシタ。
【請求項4】
前記下部電極は、ドープシリコン膜とアンドープシリコン膜の二重構造からなることを特徴とする請求項1に記載の半導体装置のキャパシタ。
【請求項5】
前記YON膜と上部電極との間に、障壁層としてTiN層を更に含むことを特徴とする請求項1に記載の半導体装置のキャパシタ。
【請求項6】
半導体基板上の所定の下部構造上に下部電極を形成する工程と、
前記下部電極上に低い漏洩電流の特性を有するAlON膜を形成する工程と、
前記AlON膜上に前記AlON膜に比べて相対的に高い誘電率を有するYON膜を形成する工程と、
前記YON膜上に上部電極を形成する工程と、
を含むことを特徴とする半導体装置のキャパシタ製造方法。
【請求項7】
前記AlON膜の厚さは、50Å〜150Åであることを特徴とする請求項6に記載の半導体装置のキャパシタ製造方法。
【請求項8】
前記AlON膜はPECVD(Plasma Enhanced CVD)法を利用して蒸着することを特徴とする請求項6に記載の半導体装置のキャパシタ製造方法。
【請求項9】
前記PECVD法による蒸着時のソース物質は、(CH3)3Alであり、Al2O3の蒸着時の反応物質は、H2O及びNH3であることを特徴とする請求項8に記載の半導体装置のキャパシタ製造方法。
【請求項10】
ウエハーの温度は200〜450℃で、蒸着時反応炉の圧力は0.1〜1.0torrで、前記H2Oの使用量は10〜500sccmで、前記NH3の使用量は10〜500sccmであることを特徴とする請求項9に記載の半導体装置のキャパシタ製造方法。
【請求項11】
前記AlON膜の形成後、前記AlON膜のN2の含量を高めるためにN2Oプラズマ熱処理を実施する工程を更に含むことを特徴とする請求項6に記載の半導体装置のキャパシタ製造方法。
【請求項12】
前記YON膜の厚さは、10Å以下に形成することを特徴とする請求項6に記載の半導体装置のキャパシタ製造方法。
【請求項13】
前記YON膜はALD(Atomic Layer Deposition)法で形成することを特徴とする請求項6に記載の半導体装置のキャパシタ製造方法。
【請求項14】
ALD法による蒸着時、ソースガスのイットリウムガスを反応原料のNH3ガス及びH2Oガスと交代で反応器に注入し、前記イットリウムガスとNH3/H2Oガスの注入の間に不活性気体を流すことを特徴とする請求項13に記載の半導体装置のキャパシタ製造方法。
【請求項15】
前記イットリウムガスとNH3/H2Oガス及び不活性気体の注入時間は各々0.1〜10secで、前記NH3の量は10〜100sccmで、前記H2Oの量は10〜100sccmで、反応器の温度は250〜350℃に維持することを特徴とする請求項14に記載の半導体装置のキャパシタ製造方法。
【請求項16】
前記YON膜はICE(Ionized Cluster Beam)蒸着法で形成することを特徴とする請求項6に記載の半導体装置のキャパシタ製造方法。
【請求項17】
前記YON膜の形成後、前記YON膜のN2の含量を増加させるためにN2Oプラズマ熱処理を実施する工程を更に含むことを特徴とする請求項6に記載の半導体装置のキャパシタ製造方法。
【請求項18】
前記N2Oプラズマ熱処理後、ファーネス真空N2熱処理または急速熱処理(Rapid Thermal Processing、RTP)を実施する工程を更に含むことを特徴とする請求項17に記載の半導体装置のキャパシタ製造方法。
【請求項19】
前記YON膜の形成後、障壁層としてTiN層を蒸着する工程を更に含むことを特徴とする請求項6に記載の半導体装置のキャパシタ製造方法。
【請求項1】
半導体基板上の所定の下部構造上に形成された下部電極と、
前記下部電極上に形成され、低い漏洩電流の特性を有するAlON(Aluminium Oxy Nitride)膜と、
前記AlON膜上に形成され、前記AlON膜に比べて相対的に高い誘電率を有するYON(Yitrium Oxy Nitride)膜と、
前記YON膜上に形成された上部電極と、を含むことを特徴とする半導体装置のキャパシタ。
【請求項2】
前記AlON膜の厚さは、50Å〜150Åであることを特徴とする請求項1に記載の半導体装置のキャパシタ。
【請求項3】
前記YON膜の厚さは、10Å以下であることを特徴とする請求項1に記載の半導体装置のキャパシタ。
【請求項4】
前記下部電極は、ドープシリコン膜とアンドープシリコン膜の二重構造からなることを特徴とする請求項1に記載の半導体装置のキャパシタ。
【請求項5】
前記YON膜と上部電極との間に、障壁層としてTiN層を更に含むことを特徴とする請求項1に記載の半導体装置のキャパシタ。
【請求項6】
半導体基板上の所定の下部構造上に下部電極を形成する工程と、
前記下部電極上に低い漏洩電流の特性を有するAlON膜を形成する工程と、
前記AlON膜上に前記AlON膜に比べて相対的に高い誘電率を有するYON膜を形成する工程と、
前記YON膜上に上部電極を形成する工程と、
を含むことを特徴とする半導体装置のキャパシタ製造方法。
【請求項7】
前記AlON膜の厚さは、50Å〜150Åであることを特徴とする請求項6に記載の半導体装置のキャパシタ製造方法。
【請求項8】
前記AlON膜はPECVD(Plasma Enhanced CVD)法を利用して蒸着することを特徴とする請求項6に記載の半導体装置のキャパシタ製造方法。
【請求項9】
前記PECVD法による蒸着時のソース物質は、(CH3)3Alであり、Al2O3の蒸着時の反応物質は、H2O及びNH3であることを特徴とする請求項8に記載の半導体装置のキャパシタ製造方法。
【請求項10】
ウエハーの温度は200〜450℃で、蒸着時反応炉の圧力は0.1〜1.0torrで、前記H2Oの使用量は10〜500sccmで、前記NH3の使用量は10〜500sccmであることを特徴とする請求項9に記載の半導体装置のキャパシタ製造方法。
【請求項11】
前記AlON膜の形成後、前記AlON膜のN2の含量を高めるためにN2Oプラズマ熱処理を実施する工程を更に含むことを特徴とする請求項6に記載の半導体装置のキャパシタ製造方法。
【請求項12】
前記YON膜の厚さは、10Å以下に形成することを特徴とする請求項6に記載の半導体装置のキャパシタ製造方法。
【請求項13】
前記YON膜はALD(Atomic Layer Deposition)法で形成することを特徴とする請求項6に記載の半導体装置のキャパシタ製造方法。
【請求項14】
ALD法による蒸着時、ソースガスのイットリウムガスを反応原料のNH3ガス及びH2Oガスと交代で反応器に注入し、前記イットリウムガスとNH3/H2Oガスの注入の間に不活性気体を流すことを特徴とする請求項13に記載の半導体装置のキャパシタ製造方法。
【請求項15】
前記イットリウムガスとNH3/H2Oガス及び不活性気体の注入時間は各々0.1〜10secで、前記NH3の量は10〜100sccmで、前記H2Oの量は10〜100sccmで、反応器の温度は250〜350℃に維持することを特徴とする請求項14に記載の半導体装置のキャパシタ製造方法。
【請求項16】
前記YON膜はICE(Ionized Cluster Beam)蒸着法で形成することを特徴とする請求項6に記載の半導体装置のキャパシタ製造方法。
【請求項17】
前記YON膜の形成後、前記YON膜のN2の含量を増加させるためにN2Oプラズマ熱処理を実施する工程を更に含むことを特徴とする請求項6に記載の半導体装置のキャパシタ製造方法。
【請求項18】
前記N2Oプラズマ熱処理後、ファーネス真空N2熱処理または急速熱処理(Rapid Thermal Processing、RTP)を実施する工程を更に含むことを特徴とする請求項17に記載の半導体装置のキャパシタ製造方法。
【請求項19】
前記YON膜の形成後、障壁層としてTiN層を蒸着する工程を更に含むことを特徴とする請求項6に記載の半導体装置のキャパシタ製造方法。
【図1a】
【図1b】
【図1c】
【図1d】
【図1e】
【図1f】
【図1g】
【図2a】
【図2b】
【図2c】
【図2d】
【図2e】
【図2f】
【図2g】
【図2h】
【図1b】
【図1c】
【図1d】
【図1e】
【図1f】
【図1g】
【図2a】
【図2b】
【図2c】
【図2d】
【図2e】
【図2f】
【図2g】
【図2h】
【公開番号】特開2006−179860(P2006−179860A)
【公開日】平成18年7月6日(2006.7.6)
【国際特許分類】
【出願番号】特願2005−262060(P2005−262060)
【出願日】平成17年9月9日(2005.9.9)
【出願人】(591024111)株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】HYNIX SEMICONDUCTOR INC.
【住所又は居所原語表記】San 136−1,Ami−Ri,Bubal−Eup,Ichon−Shi,Kyoungki−Do,Korea
【Fターム(参考)】
【公開日】平成18年7月6日(2006.7.6)
【国際特許分類】
【出願日】平成17年9月9日(2005.9.9)
【出願人】(591024111)株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】HYNIX SEMICONDUCTOR INC.
【住所又は居所原語表記】San 136−1,Ami−Ri,Bubal−Eup,Ichon−Shi,Kyoungki−Do,Korea
【Fターム(参考)】
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