半導体装置の検査方法
【課題】半導体装置の検査方法の提案を課題とする。
【解決手段】書込ゲート線と、消去ゲート線と、ソース線と、電流供給線と、書込ゲートドライバと、消去ゲートドライバと、ソースドライバと、書込スイッチと、消去スイッチとを有する半導体装置の検査方法であって、ソースドライバの電源端子と接地端子とを第１の電位とすることによってソース線を第１の電位とし、電流供給線を第１の電位とは異なる第２の電位とし、書込ゲートドライバ又は消去ゲートドライバの少なくとも一方の電源端子と接地端子とを、書込スイッチ又は消去スイッチの少なくとも一方をオフする第３の電位とすることによってソース線と電流供給線とを電気的に切断し、ソースドライバの電源端子、接地端子、又は電流供給線を流れる電流値を測定することによって、ソース線と電流供給線との短絡の有無を検査する半導体装置の検査方法を提供する。
【解決手段】書込ゲート線と、消去ゲート線と、ソース線と、電流供給線と、書込ゲートドライバと、消去ゲートドライバと、ソースドライバと、書込スイッチと、消去スイッチとを有する半導体装置の検査方法であって、ソースドライバの電源端子と接地端子とを第１の電位とすることによってソース線を第１の電位とし、電流供給線を第１の電位とは異なる第２の電位とし、書込ゲートドライバ又は消去ゲートドライバの少なくとも一方の電源端子と接地端子とを、書込スイッチ又は消去スイッチの少なくとも一方をオフする第３の電位とすることによってソース線と電流供給線とを電気的に切断し、ソースドライバの電源端子、接地端子、又は電流供給線を流れる電流値を測定することによって、ソース線と電流供給線との短絡の有無を検査する半導体装置の検査方法を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトランジスタを有する半導体装置の構成と駆動方式に関する。本発明は特に、絶縁体上に作成した薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ（以降、「ＴＦＴ」と表記する））等を有する表示装置の構成と駆動方式に関する。また、このような構成と駆動方式の半導体装置を用いた電子機器に関する。また、このような駆動方式を利用した検査方式と検査装置に関する。
【背景技術】
【０００２】
近年、アクティブマトリクス方式の表示装置の開発が活発化している。アクティブマトリクス方式は各画素にアクティブ素子を配置することで、残像の少ない高品質の画像表示を実現する。さらに、画素周辺の絶縁基板上にシフトレジスタ等の駆動回路を内蔵することで、表示装置外部の負担が少ない高機能な表示装置が開発されつつある。
【０００３】
ところで、画素がマトリクス状に並んだ表示装置は、その製造工程で配線の断線や短絡など、なんらかの不具合が発生することがある。そのために製造工程中で電気的な検査をすることが多い（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−２８７２４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
画素周辺に駆動回路が内蔵されることで、画素配線の検査が複雑化している。図２に駆動回路を内蔵した表示装置の画素配線検査の例を示す。
【０００６】
図２の表示装置は、画素部２０４、ソースドライバ２０９、ビデオ信号入力端子２１０とゲートドライバ２１１とを有する。画素部２０４は、ｍ行ｎ列のマトリクス状に配置された画素２０１、列に対応したｎ本のソース線２０２、行に対応したｍ本のゲート線２０３で構成されている。また、ソースドライバ２０９は列に対応したｎ個のビデオ信号スイッチ２０７とソース走査回路２０８で構成されている。ビデオ信号スイッチ２０７はビデオ信号入力端子２１０から入力されるビデオ信号を、ソース走査回路２０８の走査に応じてソース線２０２に順次供給するスイッチである。
【０００７】
図２の表示装置において、配線間の短絡の可能性があるのは主にソース線２０２とゲート線２０３の交点である。この部分の検査をするためにはソース線２０２とゲート線２０３に電位差を与え、そのときの電流値を測定する。電流値が規定以上なら短絡していると判断できる。
【０００８】
ここで電位差を与える方法としては、ゲートドライバ２１１にゲートスタートパルスやゲートクロックパルスを入力することでゲート線２０３に電位を与え、またソース走査回路２０８にもソーススタートパルスやソースクロックパルスを入力し、さらにビデオ信号入力端子２１０に電位を印加することでソース線２０２に電位を与え、そのときの電流を測定する必要があった。必要な装置は、電圧源と電流計以外に、スタートパルスやクロックパルスを出力することができるクロックジェネレータが必要となる。
【０００９】
以上のように、画素周辺に駆動回路が内蔵した表示装置の検査では、検査信号としてスタートパルスやクロックパルスを入力する必要がある。このスタートパルスやクロックパルスは、駆動回路が複雑になるほど複雑化し、検査信号作成コストを高くする。また、クロックジェネレータが必要なため、検査装置のコストが高くなる。さらに、駆動回路の動作を開始してから、ソース線２０２やゲート線２０３が目的の状態になるまでにはある程度の時間がかかるため、検査時間が長くなる原因にもなる。
【００１０】
本発明では上記欠点に鑑み、複雑な駆動回路を内蔵した場合でも電源制御のみで目的の出力を得る半導体装置とその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
ＴＦＴはソースとドレインが同じ構造で示せるため、本明細書では一方を第１の電極もう一方を第２の電極と呼ぶ。また本明細書ではＴＦＴのゲート・ソース間に閾値を超える電圧が印加され、ソース・ドレイン間に電流が流れる状態になることをＯＮすると呼ぶ。またＴＦＴのゲート・ソース間に閾値以下の電圧が印加され、ソース・ドレイン間に電流が流れない状態になることをＯＦＦすると呼ぶ。なお、本明細書においては半導体装置を構成する素子の例としてＴＦＴを挙げているが、これに限定するものではない。例えば、ＭＯＳトランジスタ、有機トランジスタ、バイポーラトランジスタ、分子トランジスタ等を用いても良い。
【００１２】
スイッチ素子は、２つの電極間に電流が流れる状態と流れない状態を持つ。本明細書では流れる状態をＯＮすると呼び、流れない状態をＯＦＦすると呼ぶ。２つの電極をそれぞれ第１の電極、第２の電極と呼ぶ。また、ＯＮとＯＦＦを制御する電極を制御電極と呼ぶ。ただし制御電極は必ずしも図示しない。また本明細書においてＴＦＴをスイッチ素子として使う場合、スイッチ素子のＯＮとＯＦＦは、ＴＦＴのＯＮとＯＦＦに該当する。なお、スイッチ素子の例としてＴＦＴに限定するものではない。例えば、ＭＯＳトランジスタ、有機トランジスタ、バイポーラトランジスタ、分子トランジスタ等を用いても良い。また、機械的スイッチを用いてもよい。
【００１３】
電源を全て所望の電位にすることで、入力信号に関わりなく所望の電位を出力する。
【００１４】
本発明の半導体装置は、トランジスタと電源端子と接地端子とを有し、前記電源端子と前記接地端子とを同電位とすることによって前記半導体装置の内部状態を初期化することを特徴している。
【００１５】
本発明の半導体装置は、トランジスタを用いて成る記憶装置を有し、前記半導体記憶装置が電源端子と接地端子とを有し、前記電源端子と前記接地端子とを同電位とすることによって前記記憶装置を初期化することを特徴としている。
【００１６】
本発明の半導体装置は、画素がマトリクス状に配置された表示部を有する半導体装置であって、ゲート線と、ソース線と、電源端子と、接地端子と、前記ゲート線と接続された行選択走査回路（ゲートドライバ）と、前記ソース線と接続された列選択走査回路（ソースドライバ）とを有し、前記行選択走査回路（ゲートドライバ）の前記電源端子と前記接地端子とを第１の電位とすることによって前記ゲート線を第１の電位とし、前記列選択走査回路（ソースドライバ）の前記電源端子と前記接地端子とを第１の電位とは異なる第２の電位とすることによって前記ソース線を第２の電位とし、前記ゲート線と前記ソース線との間に電位差を与え、そのときの前記ゲート線と前記ソース線との間に流れる電流値を測定することによって、前記ゲート線と前記ソース線との短絡の有無を検査することを特徴としている。
【００１７】
本発明の半導体装置は、画素がマトリクス状に配置された表示部を有する半導体装置であって、ゲート線と、ソース線と、電源端子と、接地端子と、前記ゲート線と接続された行選択走査回路（ゲートドライバ）と、前記ソース線と接続されたスイッチと、前記スイッチ素子を走査する列選択走査回路（ソースドライバ）と、ビデオ信号入力端子とを有し、前記スイッチ素子の制御電極には前記列選択走査回路（ソースドライバ）が接続し、第１の電極は前記ビデオ信号入力端子と接続し、第２の電極は前記ソース線と接続し、前記行選択走査回路（ゲートドライバ）の前記電源端子と前記接地端子とを第１の電位とすることによって前記ゲート線を第１の電位とし、前記列選択走査回路（ソースドライバ）の前記電源端子と前記接地端子とを前記スイッチ素子がＯＮする電位とすることによって、前記ビデオ信号入力端子と前記ソース線とを電気的に接続し、前記ビデオ信号入力端子を第１の電位とは異なる第２の電位とすることによって前記ソース線を第２の電位とし、前記ゲート線と前記ソース線との間に電位差を与え、そのときの前記ゲート線と前記ソース線との間に流れる電流値を測定することによって、前記ゲート線と前記ソース線との短絡の有無を検査することを特徴としている。
【００１８】
本発明の半導体装置は、前記ゲート線と前記ソース線との間に電流を流し、そのときの第１の電位と第２の電位との電位差を測定することによって、前記ゲート線と前記ソース線との短絡の有無を検査することを特徴としている。
【００１９】
本発明の半導体装置は、トランジスタと電源端子と接地端子と電源短絡スイッチとを有し、前記電源短絡スイッチは前記電源端子と前記接地端子を短絡するように設けられていることを特徴としている。
【００２０】
本発明の半導体装置は、トランジスタと電源端子と接地端子と電源短絡スイッチと電源接続スイッチとを有し、前記電源短絡スイッチは前記電源端子と前記接地端子を短絡するように設けられ、前記電源接続スイッチは前記電源短絡スイッチと前記電源端子又は前記接地端子との間に設けられていることを特徴としている。
【００２１】
本発明の半導体装置は、画素がマトリクス状に配置された表示部を有する半導体装置であって、書込ゲート線と、消去ゲート線と、ソース線と、電流供給線と、前記書込ゲート線と接続された書込ゲートドライバと、前記消去ゲート線と接続された消去ゲートドライバと、前記ソース線と接続されたソースドライバと、前記電流供給線と接続された電流供給端子とを有し、前記ソース線と前記電流供給線との間に、書込スイッチと消去スイッチとが設けられ、前記書込スイッチの制御電極は前記書込ゲート線と接続し、前記消去スイッチの制御電極は前記消去ゲート線と接続し、前記ソースドライバの電源端子と接地端子とを第１の電位とすることによって前記ソース線を第１の電位とし、前記電流供給端子を第１の電位とは異なる第２の電位とすることによって前記電流供給線を第２の電位とし、前記書込ゲートドライバ又は前記消去ゲートドライバの少なくとも一方の電源端子と接地端子とを、前記書込スイッチ又は前記消去スイッチの少なくとも一方をＯＦＦする第３の電位とすることによって前記ソース線と前記電流供給線とを電気的に切断し、そのときの前記ソースドライバの電源端子と接地端子、又は前記電流供給端子に流れる電流値を測定することによって、前記ソース線と前記電流供給線との短絡の有無を検査することを特徴としている。
【００２２】
本発明の半導体装置は、前記ソース線と前記電流供給線との間に電流を流し、そのときの第１の電位と第２の電位との電位差を測定することによって、前記ソース線と前記電流供給線との短絡の有無を検査することを特徴としている。
【発明の効果】
【００２３】
本発明によると、複雑な駆動回路を内蔵した場合でも電源制御のみで目的の出力を得ることができる。これにより検査装置等において複雑な入力信号を必要とせず、簡易に目的の検査が実施できる。さらにメモリー回路等を有する記憶装置等において記憶や内部状態の初期化が電源制御のみで簡易にできる。以上のように本発明は大変効果的である。
【図面の簡単な説明】
【００２４】
【図１】本発明の検査対象の例である。
【図２】駆動回路を内蔵している表示装置の例である。
【図３】本発明の駆動方法を示す図である。
【図４】発明の駆動方法を示す図である。
【図５】本発明の駆動方法を示す図である。
【図６】本発明の構成を示す図である。
【図７】本発明の駆動方法を示す図である。
【図８】本発明の駆動方法を示す図である。
【図９】本発明の実施例を示す図である。
【発明を実施するための形態】
【００２５】
本発明の実施形態について、以下に説明する。
【００２６】
（実施の形態１）
図３に、本発明の一実施形態を示す。本実施形態はＣＭＯＳ回路の電源を制御することで、入力信号に関わりなく所望の出力を得ることを目的とする。
【００２７】
図３（Ａ）に示すＣＭＯＳ回路はインバータであり、Ｐ型ＴＦＴ３０１と、Ｎ型ＴＦＴ３０２と、電源端子３０３と、接地端子３０４と、入力端子３０５と、出力端子３０６とを有する。
【００２８】
Ｐ型ＴＦＴ３０１の第１の電極は電源端子３０３と接続し、第２の電極は出力端子３０６と接続し、ゲートは入力端子３０５と接続し、Ｎ型ＴＦＴ３０２の第１の電極は接地端子３０４と接続し、第２の電極は出力端子３０６と接続し、ゲートは入力端子３０５と接続している。
【００２９】
図３（Ｂ）に図３（Ａ）で示すＣＭＯＳ回路の電源端子３０３と接地端子３０４とを制御した場合の、入力端子３０５と出力端子３０６との関係を示す。
【００３０】
通常動作状態３１０では、ＣＭＯＳ回路の電源端子３０３に第１の電位を印加し、接地端子３０４に第３の電位を印加した場合である。このとき、第１の電位と第３の電位の関係は、
第１の電位＞第３の電位
である。また、第１の電位と第３の電位はそれぞれＣＭＯＳ回路が正常に動作する電位差を持つ。また、入力端子３０５から入力される信号は、ＣＭＯＳ回路が正常に動作する電圧振幅と周波数に設定されている。このとき、インバータは通常の動作を示す。つまり、入力端子３０５から入力される信号を反転させた信号が、出力端子３０６から出力される。
【００３１】
３１１で示される状態１では、ＣＭＯＳ回路の電源端子３０３と接地端子３０４に共に第１の電位を印加する。このとき、出力端子３０６から出力されるインバータ出力は、入力端子３０５から入力される入力信号に関わりなく第１の電位となる。
【００３２】
状態１（３１１）で出力が入力に関わりなく第１の電位となる理由は、出力端子３０６と電気的に接続している電源端子３０３と接地端子３０４とが共に第１の電位となっているためである。入力端子３０５の電位が第１の電位より低い場合、Ｐ型ＴＦＴ３０１がＯＮし、電源端子３０３に印加された第１の電位が出力端子３０５に出力する。また、入力端子３０５の電位が第１の電位より高い場合、Ｎ型ＴＦＴ３０２がＯＮし、接地端子３０４に印加された第１の電位が出力端子３０５に出力する。また、入力端子の電位が第１の電位と同電位の場合でも、ＴＦＴはゲート・ソース間電圧が閾値電圧付近でもある一定の漏れ電流が流れるため、結果的に出力端子は第１の電位に達する。
【００３３】
３１２で示される状態２では、ＣＭＯＳ回路の電源端子３０３と接地端子３０４に共に第２の電位を印加する。また、第１の電位、第２の電位、第３の電位の関係は、
第１の電位＞第２の電位＞第３の電位
である。このとき、出力端子３０６から出力されるインバータ出力は、入力端子３０５から入力される入力信号に関わりなく第２の電位となる。
【００３４】
３１３で示される状態３では、ＣＭＯＳ回路の電源端子３０３と接地端子３０４に共に第３の電位を印加する。このとき、出力端子３０６から出力されるインバータ出力は、入力端子３０５から入力される入力信号に関わりなく第３の電位となる。
【００３５】
状態２（３１２）と状態３（３１３）は共に状態１（３１１）と同じ理由で出力電位が決定される。
【００３６】
図３では、状態１（３１１）、状態２（３１２）、状態３（３１３）の電位を標準動作状態の電位範囲内としているが、これに限らない。標準動作電位よりも高い電位にしても良いし、低い電位にしても良い。また、このとき入力端子３０５に入力される電位や周波数は任意に決めてよいし、浮遊でも良い。
【００３７】
以上のように、ＣＭＯＳ回路の電源を制御することで、入力信号に関わりなく出力電位を決定することができる。入力信号が任意に決められ、また浮遊でも良いことから、入力信号が無くても所望の出力を容易に得ることができる。また標準動作状態では、出力電位はＣＭＯＳが正常に動作する電位に設定された電源端子３０３または接地端子３０４に限られるため、所望の出力電位を得ることができない。しかし、本実施形態では出力電位は所望の電位に設定された電源端子３０３と接地端子３０４と同電位になるため、所望の出力電位を得ることが容易である。
【００３８】
本実施形態で示すＣＭＯＳ回路は一般的なインバータであるが、この他にＮＡＮＤ回路やＮＯＲ回路でも同様に電源制御によって出力を決めることができる。また、レベルシフタやシフトレジスタ等の回路でも同様である。
【００３９】
また、半導体記憶装置等の半導体装置にも適用できる。半導体記憶装置に適用した場合、記憶している情報に対して電源電位を制御するだけで初期化することが可能である。
【００４０】
また、その他の回路に適用した場合でも、電源電位を制御するだけで回路の内部状態を初期化し、電源投入時と同じ状態にすることが可能である。
【００４１】
（実施の形態２）
図４と図５に、本発明の他の一実施形態を示す。本実施形態はゲートドライバとソースドライバの電源を制御することで、入力信号に関わりなく所望の出力を得ることを目的とする。また、電源の制御によって所望の出力を得ることで、簡易に配線の短絡の有無を検査することを目的とする。
【００４２】
図４（Ａ）に示すゲートドライバ４１１は、ゲート走査回路４１２と、バッファ回路４１３とを有する。なお、本実施形態ではゲートドライバ４１１の適用例として、図２のゲートドライバ２１１を挙げる。
【００４３】
ゲート走査回路４１２にはゲートスタートパルス端子４１４とゲートクロックパルス端子４１５からゲートスタートパルスとゲートクロックパルスが入力され、ゲートクロックパルスのタイミングに合わせてＧ１〜Ｇｍで示されたバッファ回路４１３を順次走査駆動していく。ゲート走査回路４１２の出力はバッファ回路４１３で増幅され、ゲート線端子４１６に出力される。なお、ゲート線端子４１６は、図２のゲート線２０３に接続される。
【００４４】
図４（Ａ）において、ゲートドライバ４１１の電源端子と接地端子は省略する。
【００４５】
図４（Ｂ）にバッファ回路４１３の例を示す。バッファ回路４１３は２段のＣＭＯＳインバータで構成され、Ｐ型ＴＦＴ４０１ａと４０１ｂと、Ｎ型ＴＦＴ４０２ａと４０２ｂと、電源端子４０３と、接地端子４０４と、入力端子４０５と、出力端子４０６とを有する。
【００４６】
Ｐ型ＴＦＴ４０１ａの第１の電極は電源端子４０３と接続し、第２の電極はＰ型ＴＦＴ４０１ｂのゲートとＮ型ＴＦＴ４０２ｂのゲートと接続し、ゲートは入力端子４０５と接続し、Ｎ型ＴＦＴ４０２ａの第１の電極は接地端子４０４と接続し、第２の電極はＰ型ＴＦＴ４０１ｂのゲートとＮ型ＴＦＴ４０２ｂのゲートと接続し、ゲートは入力端子４０５と接続し、Ｐ型ＴＦＴ４０１ｂの第１の電極は電源端子４０３と接続し、第２の電極は出力端子４０６と接続し、Ｎ型ＴＦＴ４０２ｂの第１の電極は接地端子４０４と接続し、第２の電極は出力端子４０６と接続している。
【００４７】
図４（Ｂ）で示したバッファ回路４１３は、実施の形態１で示したＣＭＯＳインバータと異なる構成だが、実施の形態１で示したと同様に電源制御で出力が決定できる。
【００４８】
電源端子４０３と接地端子４０４をある所望の電位Ｖに設定すると、出力端子４０６の電位も所望の電位Ｖになる。
【００４９】
このとき、ゲートスタートパルス端子４１４に入力されたゲートスタートパルスや、ゲートクロックパルス端子４１５に入力されたゲートクロックパルスや、ゲート走査回路４１２の内部状態には、出力端子の電位Ｖには影響されない。
【００５０】
図５（Ａ）に示すソースドライバ５１１は、ソース走査回路５１２と、ビデオ信号スイッチ素子５１３とを有する。なお、本実施形態ではソースドライバ５１１の適用例として、図２のソースドライバ２０９を挙げる。
【００５１】
ソース走査回路５１２にはソーススタートパルス端子５１４とソースクロックパルス端子５１５からソーススタートパルスとソースクロックパルスが入力され、ソースクロックパルスのタイミングに合わせてＳ１〜Ｓｎで示されたビデオ信号スイッチ素子５１３を順次走査駆動していく。ビデオ信号スイッチ素子５１３の第２の電極はビデオ信号入力端子５１０と電気的に接続され、第１の電極はソース線端子５１６に接続される。なお、ソース線端子５１６は、図２のソース線２０２に接続される。
【００５２】
図５（Ａ）において、ソースドライバ５１１の電源端子と接地端子は省略する。
【００５３】
ビデオ信号入力端子５１０には映像に応じたビデオ信号が入力され、ソース走査回路５１２によって順次走査駆動されるビデオ信号スイッチ素子５１３を介して、ソース線端子５１６から出力される。
【００５４】
図５（Ｂ）にソース走査回路５１２の一部を示す。ソース走査回路５１２は、図５（Ｂ）の回路がソース線２０２の数に応じて連結して成っている。また、ソース走査回路５１２は、Ｐ型ＴＦＴ５０１ａ〜５０１ｅと、Ｎ型ＴＦＴ５０２ａ〜５０２ｅと、電源端子５０３と、接地端子５０４と、入力端子５０５と、出力端子５０６とを有する。
【００５５】
ソース走査回路５１２の初段の入力端子５０５には、ソーススタートパルス端子５１４が接続し、ソーススタートパルスが入力される。出力端子５０６は次段の入力端子５０５と、ビデオ信号スイッチ素子５１３の制御電極とに接続されている。また、図５（Ｂ）に記載したＣＫとＣＫＢの端子には、それぞれクロックパルスとその反転信号が入力される。なお、ＣＫとＣＫＢの表記は１段毎に反転する。
【００５６】
なお、出力端子５０６のうちｋ段目とｋ＋１段目をＮＡＮＤ回路に入力し、パルス幅を調節してもよい。
【００５７】
さらに詳細な接続関係や通常の走査動作については省略する。
【００５８】
図５（Ｂ）で示したソース走査回路５１２は、実施の形態１で示したＣＭＯＳインバータと異なる構成だが、実施の形態１で示したと同様に電源制御で出力が決定できる。
【００５９】
電源端子５０３と接地端子５０４をある所望の電位Ｖに設定すると、出力端子５０６の電位も所望の電位Ｖになる。これはソース走査回路５１２の全段において該当する。
【００６０】
このとき、ソーススタートパルス端子５１４に入力されたソーススタートパルスや、ソースクロックパルス端子５１５に入力されたソースクロックパルスや、ソース走査回路５１２の内部状態には、出力端子の電位Ｖには影響されない。
【００６１】
ソース走査回路５１２の全ての出力端子５０６が電位Ｖになり、この電位Ｖはビデオ信号スイッチ素子５１３の制御電極に印加される。ここで、電位Ｖをビデオ信号スイッチ素子５１３がＯＮする条件に設定すれば、ビデオ信号入力端子５１０に入力されたビデオ信号の電位がソース線２０２に印加される。
【００６２】
ところで、図２においてソース線２０２とゲート線２０３の短絡の有無を検査するには、ソースドライバ２０９とゲートドライバ２１１を通常動作状態にした場合は、スタートパルスやクロックパルスを入力し、電源電位も通常動作電位に設定する必要がある。
【００６３】
それに対して本実施形態では、電源電位を制御することで入力信号に関わりなく所望の出力を得ることにより、簡易に短絡の有無を検査することができる。
【００６４】
具体的には、ゲートドライバ４１１の電源端子４０３と接地端子４０４に所望の電位Ｖｇを印加し、またソースドライバ５１１の電源端子５０３と接地端子５０４をビデオ信号スイッチ素子５１３がＯＮする電位に設定し、ビデオ信号入力端子５１０に所望の電位Ｖｓを印加する。
【００６５】
そうすることで、ソース線２０２の電位はＶｓとなり、ゲート線２０３の電位はＶｇとなる。ここでＶｓとＶｇに電位差を与えると、ゲートドライバ４１１とソースドライバ５１１の電源間に電流Ｉが流れる。電流Ｉがある規定電流以上の場合、ソース線２０２とゲート線２０３の間に短絡があると判断できる。
【００６６】
このとき、ゲートスタートパルス端子４１４に入力されたゲートスタートパルスや、ゲートクロックパルス端子４１５に入力されたゲートクロックパルスや、ゲート走査回路４１２の内部状態や、ソーススタートパルス端子５１４に入力されたソーススタートパルスや、ソースクロックパルス端子５１５に入力されたソースクロックパルスや、ソース走査回路５１２の内部状態には関わらず、ある規定電流を基準として短絡の有無の検査が可能である。
【００６７】
また、ＶｓとＶｇの電位差は、ゲートドライバ４１１とソースドライバ５１１の駆動可能条件に関わらず決定できるため、自由な電位設定で検査ができる。
【００６８】
さらに、電位を印加して比較的短時間で所望の出力が得られるため、信号入力によって同じ出力を得る場合と比べ短時間での検査が可能となる。
【００６９】
以上のように、本実施形態により、クロックジェネレータを必要とせず、また自由な電位の出力が簡易に可能である。このことは、検査装置の設備を簡略化し、また検査信号の作成の手間を省き、さらに検査信号の間違いによる検査結果の不良を防ぐ効果がある。
【００７０】
さらに、短時間での検査を可能にし、また自由な電位設定での検査を可能にする。
【００７１】
また、複雑な回路の場合でも単純なインバータ回路と同様に、電源の電位によって出力が制御できる。このことは複雑な回路を動作させる場合に、もし内部構造や動作させるために必要な信号が判らなくても、電位設定のみで所望の出力が得られる利点となる。
【００７２】
なお本実施形態において、ゲートドライバ４１１とソースドライバ５１１は一例であり、本実施形態とは異なる半導体回路でも同様の動作が可能である。例えばソースドライバ５１１がゲートドライバ４１１と同じ構成であってもよいし、ソースドライバが電流源等を有する構成でもよい。
【００７３】
また、本実施形態において、所望の電位を印加して電流を測定することによって短絡の有無の検査をしたが、所望の電流を入力してそのときの電位差を測定することによって短絡の有無の検査をしてもよい。
【００７４】
（実施の形態３）
図６に、本発明の他の一実施形態を示す。本実施形態は電源端子と接地端子の接続関係を制御するスイッチを使うことで、１電源で実施の形態１、２に示した動作を実現することを目的とする。
【００７５】
図６（Ａ）に示す回路は、電源による出力制御をする対象回路６１２と、信号端子群６１４と、電源短絡スイッチ６１７と、電源端子６１８と、接地端子６１９とを有する。なお、対象回路としては、実施の形態１で示したインバータや、実施の形態２で示したソースドライバ５１１、ゲートドライバ４１１等が挙げられる。
【００７６】
対象回路６１２には信号端子群６１４から信号が入力され、電源端子６１８と接地端子６１９からそれぞれ電源と接地電位が印加される。また、電源端子６１８と接地端子６１９とを短絡する電源短絡スイッチ６１７を有する。
【００７７】
信号端子群６１４は０本〜複数本まで、任意の数で良い。
【００７８】
信号端子群６１４は、例えば対象回路６１２がゲートドライバ４１１なら、ゲートスタートパルス端子４１４とゲートクロックパルス端子４１５である。
【００７９】
電源短絡スイッチ６１７が対象回路６１２と同じ絶縁基板上にあっても良いし、外部の検査装置等にあっても良い。
【００８０】
実施形態１、２と同様に、図６（Ａ）でも電源端子と接地端子に任意の電位を印加することで、入力信号に関わり無く所望の出力を得る。このとき、電源端子と接地端子の両端子に電位を印加する必要があるが、図６に示すように電源端子６１８と接地端子６１９とを電源短絡スイッチ６１７をＯＮすることで、電源端子６１８と接地端子６１９のどちらかが浮遊でも両端子に電位を印加することができる。
【００８１】
本実施形態によると、電源短絡スイッチ６１７を使うことで、電源端子６１８と接地端子６１９のどちらかを浮遊として使うことができる。このことから、電源端子６１８や接地端子６１９への入力電位を変化させなくてもどちらかを浮遊とすれば、対象回路への電源電位と接地電位を同電位とすることができ、電源装置の簡略化を実現する。また電源電位の変化時間が無くなるため検査時間等を短縮できる。
【００８２】
図６（Ｂ）に示す回路は、図６（Ａ）に示した回路が、さらに電源接続スイッチ６２０を有したものである。電源接続スイッチ６２０が電源短絡スイッチ６１７と電源端子６１８との間に設けられている。
【００８３】
電源接続スイッチ６２０は電源短絡スイッチ６１７と接地端子６１９との間に設けてもよい。
【００８４】
電源短絡スイッチ６１７がＯＦＦのとき電源接続スイッチ６２０がＯＮして通常動作をし、電源短絡スイッチ６１７がＯＮのとき電源接続スイッチ６２０がＯＦＦして電源による出力制御をする。
【００８５】
電源接続スイッチがＯＦＦになることで、電源端子６１８に電位を供給する電源装置と対象回路６１２との接続を無くなる。このことは、電源装置の出力が浮遊の機能を持たないために、異なる電位が電源端子６１８と接地端子６１９に印加されている状態でも、電源短絡スイッチ６１７と電源接続スイッチ６２０によって両端子に同電位を印加することが可能となる。
【００８６】
（実施の形態４）
図７に、本発明の他の一実施形態を示す。本実施形態はエレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ ： ＥＬ）素子等を始めとした発光素子を用いた表示装置に対して、ソース線とゲート線の短絡の有無と、ソース線と電流供給線の短絡の有無と、隣り合うゲート線の短絡の有無と、電流供給線とゲート線の短絡の有無とを検査することを目的とする。
【００８７】
図７は、ＥＬ素子を用いた表示装置の一例である。画素部７０４、ソースドライバ７０９、ビデオ信号入力端子７１０、書込ゲートドライバ７１１と消去ゲートドライバ７１６とを有する。画素部７０４は、ｍ行ｎ列のマトリクス状に配置された画素７０１、列に対応したｎ本のソース線７０２、行に対応したそれぞれｍ本の書込ゲート線７０３と消去ゲート線７１５、各画素７０１に接続された電流供給線７１４とで構成されている。また、ソースドライバ７０９はソース走査回路７０８とラッチ回路７１２とで構成されている。ラッチ回路７１２はビデオ信号入力端子７１０から入力されるビデオ信号を、ソース走査回路７０８の走査に応じて保持し、ソース線７０２に供給する。電流供給線７１４には電流供給端子７１３から発光素子に流す電流が供給される。
【００８８】
ソースドライバ７０９と書込ゲートドライバ７１１と消去ゲートドライバ７１６は、実施形態２で示したと同様にそれぞれ電源端子と接地端子とを有する。ただし図７では省略する。
【００８９】
図８に、画素７０１の構成例を示す。画素７０１は、電流供給ＴＦＴ８０１、画素容量８０２、書込スイッチ８０３、消去スイッチ８０４と、発光素子と接続する発光素子端子８０５とで構成されている。また、画素７０１には、ソース線７０２、書込ゲート線７０３、消去ゲート線７１５、電流供給線７１４が接続される。
【００９０】
画素の駆動方法は、書込駆動と発光駆動と消去駆動で成る。
書込駆動は、まずビデオ信号入力端子７１０から入力されるビデオ信号を、ソース走査回路７０８の走査駆動によってラッチ回路７１２が保持し、ソース線７０２に出力する。同時に書込ゲートドライバ７１１の走査駆動によって対応する行の書込スイッチ８０３がＯＮする。ソース線７０２に出力されたビデオ信号は、対応する行の画素７０１が有する画素容量８０２に保持される。以上の書込駆動を１〜ｍ行に対して順次実行する。
【００９１】
発光駆動は、画素容量８０２に保持されたビデオ信号によって、電流供給ＴＦＴ８０１が駆動され、発光素子端子８０５に接続された発光素子に電流が供給され、供給される電流に応じて発光素子が発光する。
【００９２】
消去駆動は、消去ゲートドライバ７１６によって対応する行の消去スイッチ８０４がＯＮし、画素容量８０２に保持されたビデオ信号が消去される。同時に発光素子への電流供給が無くなり、発光素子が消灯する。以上の書込駆動を１〜ｍ行に対して順次実行する。
【００９３】
ただし、消去駆動は必ずしも実行されなくてもよい。
【００９４】
図１に図８に示した画素の一例及びその断面図を示す。ただし、この断面図には重要な配線等のみを表示しており、構成要素の全てを表示している訳ではない。
【００９５】
図１（Ａ）において、１０１は画素、１０２は電流供給ＴＦＴ、１０３は画素容量、１０４は書き込みスィッチ、１０５は消去スィッチ、１０６は発光素子端子を示す。また図１（Ｂ）及び図１（Ｃ）において、１１１ａ〜１１１ｂはソース線、１１２ａ〜１１２ｂは電流供給線、１１３は書込ゲート線、１１４は消去ゲート線、１２１はシリコン、１２２はゲート酸化膜、１２３は層間膜を示す。
【００９６】
図１（Ａ）のＡ−Ａ’で示した点線で切断した断面図の例を図１（Ｂ）に示す。この断面に表示されている配線において短絡の不良が発生しやすい部分は、第１の部分としてソース線１１１ａ、１１１ｂと書込ゲート線１１３である。第２の部分としてソース線１１１ａ、１１１ｂと電流供給線１１２ａ、１１２ｂである。第２の部分で特に、ソース線１１１ｂと電流供給線１１２ａは近接しているため短絡の不良が発生しやすい。第３の部分として電流供給線１１２ａ、１１２ｂと書込ゲート線１１３である。
【００９７】
図１（Ａ）のＢ−Ｂ’で示した点線で切断した断面図の例を図１（Ｃ）に示す。図１（Ｃ）の書込スイッチ１０４及び消去スイッチ１０５はＴＦＴで形成されており、各ＴＦＴはシリコン１２１、ゲート酸化膜１２２、書込ゲート線１１３，消去ゲート線１１４等で構成されている。
【００９８】
図１（Ｃ）に示される断面に表示されている配線において短絡の不良が発生しやすい部分は、第１の部分としてソース線１１１ａ、１１１ｂと書込ゲート線１１３である。第２の部分としてソース線１１１ａ、１１１ｂと電流供給線１１２ａ、１１２ｂである。第２の部分で特に、ソース線１１１ｂと電流供給線１１２ａは近接しているため短絡の不良が発生しやすい。第３の部分として電流供給線１１２ａ、１１２ｂと書込ゲート線１１３である。第４の部分としてソース線１１１ａ、１１１ｂと消去ゲート線１１４である。第５の部分として書込ゲート線１１３と消去ゲート線１１４である。第６の部分として電流供給線１１２ａ、１１２ｂと消去ゲート線１１４である。
【００９９】
ソース線７０２と、書込ゲート線７０３又は消去ゲート線７１５の短絡の検査について示す。この検査で発見できる不良は、第１の部分と第４の部分である。
【０１００】
ラッチ回路７１２の電源端子と接地端子とを制御し、ソース線７０２に電位Ｖｓを印加する。また、書込ゲート線７０３と消去ゲート線７１５の一方又は両方の、電源端子と接地端子とを制御し、書込ゲート線７０３と消去ゲート線７１５の一方又は両方に電位Ｖｇを印加する。
【０１０１】
ここでＶｓとＶｇに電位差を与えると、ラッチ回路７１２の電源端子又は接地端子と、書込ゲート線７０３と消去ゲート線７１５の一方又は両方の電源端子又は接地端子との間に電流Ｉが流れる。電流Ｉがある規定電流以上の場合、ソース線７０２と書込ゲート線７０３と消去ゲート線７１５の一方又は両方の間に短絡があると判断できる。
【０１０２】
ソース線７０２と電流供給線７１４の短絡の有無の検査について示す。この検査で発見できる不良は、第２の部分である。
【０１０３】
ラッチ回路７１２の電源端子と接地端子とを制御し、ソース線７０２に電位Ｖｓを印加する。また、電流供給端子７１３に電位Ｖａを印加する。
【０１０４】
ここで、ソース線７０２と電流供給線７１４との短絡の不良を検査するが、図８に示した様にソース線７０２と電流供給線７１４との間にスイッチ素子が設けられている場合、スイッチ素子をＯＦＦすることでソース線７０２と電流供給線７１４とを電気的に切断する必要がある。ただし、図８においてスイッチ素子とは書込スイッチ８０３と消去スイッチ８０４である。
【０１０５】
ソース線７０２と電流供給線７１４がスイッチ素子によって電気的に接続されている場合、短絡による不良が無い場合でも、ソース線７０２と電流供給線７１４の間に電流が流れるため、正常な検査ができない。そのため、スイッチ素子をＯＦＦし、ソース線７０２と電流供給線７１４とを電気的に切断する。
【０１０６】
ソース線７０２と電流供給線７１４とを電気的に切断するには、書込スイッチ８０３と消去スイッチ８０４の少なくとも一方をＯＦＦすればよい。そのためには、書込ゲートドライバ７１１と消去ゲートドライバ７１６の少なくとも一方の電源端子と接地端子に、書込スイッチ８０３又は消去スイッチ８０４をＯＦＦする電位を印加する。これによって、書込スイッチ８０３又は消去スイッチ８０４がＯＦＦし、ソース線７０２と電流供給線７１４とが電気的に切断される。
【０１０７】
そうすることで、ソース線７０２の電位はＶｓとなり、電流供給線７１４の電位はＶａとなり、また書込スイッチ８０３と消去スイッチ８０４とを経由して流れる電流が無視できる。ここでＶｓとＶａに電位差を与えると、ラッチ回路７１２の電源端子又は接地端子と電流供給端子７１３との間に電流Ｉが流れる。電流Ｉがある規定電流以上の場合、ソース線７０２と電流供給線７１４の間に短絡があると判断できる。
【０１０８】
書込ゲート線７０３と消去ゲート線７１５の短絡の有無の検査について示す。この検査で発見できる不良は、第５の部分である。
【０１０９】
書込ゲート線７０３と消去ゲート線７１５の、電源端子と接地端子とを制御し、書込ゲート線７０３に電位Ｖｇｗを印加し、また消去ゲート線７１５に電位Ｖｇｅを印加する。
【０１１０】
ここでＶｇｗとＶｇｅに電位差を与えると、書込ゲート線７０３の電源端子又は接地端子と消去ゲート線７１５の電源端子又は接地端子との間に電流Ｉが流れる。電流Ｉがある規定電流以上の場合、書込ゲート線７０３と消去ゲート線７１５の間に短絡があると判断できる。
【０１１１】
電流供給線７１４と、書込ゲート線７０３又は消去ゲート線７１５の短絡の有無の検査について示す。この検査で発見できる不良は、第３の部分と第６の部分である。
【０１１２】
電流供給端子７１３に電位Ｖａを印加し、電流供給線７１４に電位Ｖａを印加する。また、書込ゲート線７０３と消去ゲート線７１５の一方又は両方の、電源端子と接地端子とを制御し、書込ゲート線７０３と消去ゲート線７１５の一方又は両方に電位Ｖｇを印加する。
【０１１３】
ここでＶａとＶｇに電位差を与えると、電流供給端子７１３と、書込ゲート線７０３と消去ゲート線７１５の一方又は両方の電源端子又は接地端子との間に電流Ｉが流れる。電流Ｉがある規定電流以上の場合、電流供給線７１４と書込ゲート線７０３と消去ゲート線７１５の一方又は両方の間に短絡があると判断できる。
【０１１４】
もちろん、本実施形態は図１、７及び８で示した以外の構成にも適用できる。
【０１１５】
本実施形態には、実施の形態２で示したと同様の利点がある。
【０１１６】
なお本実施形態において、ソースドライバ７０９と書込ゲートドライバ７１１と消去ゲートドライバ７１６は一例であり、本実施形態とは異なる半導体回路でも同様の動作が可能である。また、画素７０１の構成が本実施形態とは異なる場合でも同様の動作が可能である。
【０１１７】
また、本実施形態において、所望の電位を印加して電流を測定することによって短絡の有無の検査をしたが、所望の電流を入力してそのときの電位差を測定することによって短絡の有無の検査をしてもよい。
【実施例１】
【０１１８】
以下に、本発明の実施例について記載する。
【０１１９】
本発明の半導体装置には様々な用途がある。本実施例では、本発明の適用が可能な電子機器の例について説明する。本実施例で説明される電子機器には、実施の形態１〜４で説明された半導体装置又は表示装置が用いられている。またそれら装置の駆動方法及び検査方法は実施の形態１〜４に示すとおりである。
【０１２０】
このような電子機器には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図９に示す。
【０１２１】
図９（Ａ）はＥＬディスプレイであり、筐体３３０１、支持台３３０２、表示部３３０３等を含む。本発明の表示装置は表示部３３０３にて用いることが出来る。
【０１２２】
図９（Ｂ）はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６、半導体記憶装置（図示せず）等を含む。本発明の表示装置は表示部３３１２や半導体記憶装置にて用いることが出来る。
【０１２３】
図９（Ｃ）はパーソナルコンピュータであり、本体３３２１、筐体３３２２、表示部３３２３、キーボード３３２４、半導体記憶装置（図示せず）等を含む。本発明の表示装置は表示部３３２３や半導体記憶装置にて用いることが出来る。
【０１２４】
図９（Ｄ）は携帯情報端末であり、本体３３３１、スタイラス３３３２、表示部３３３３、操作ボタン３３３４、外部インターフェイス３３３５、半導体記憶装置（図示せず）等を含む。本発明の表示装置は表示部３３３３や半導体記憶装置にて用いることが出来る。
【０１２５】
図９（Ｅ）は携帯電話であり、本体３４０１、音声出力部３４０２、音声入力部３４０３、表示部３４０４、操作スイッチ３４０５、アンテナ３４０６、半導体記憶装置（図示せず）を含む。本発明の表示装置は表示部３４０４や半導体記憶装置にて用いることが出来る。
【０１２６】
図９（Ｆ）はデジタルカメラであり、本体３５０１、表示部（Ａ）３５０２、接眼部３５０３、操作スイッチ３５０４、表示部（Ｂ）３５０５、バッテリー３５０６、半導体記憶装置（図示せず）を含む。本発明の表示装置は、表示部（Ａ）３５０２、表示部（Ｂ）３５０５や半導体記憶装置にて用いることが出来る。
【０１２７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【産業上の利用可能性】
【０１２８】
本発明により、複雑な駆動回路を内蔵した場合でも電源制御のみで目的の出力を得る半導体装置とその駆動方法を提供することができる。よって検査装置等において複雑な入力信号を必要とせず、簡易に目的の検査が実施することが可能である。さらにメモリー回路等を有する記憶装置等において記憶や内部状態の初期化が電源制御のみで簡易にすることが可能である。
【技術分野】
【０００１】
本発明はトランジスタを有する半導体装置の構成と駆動方式に関する。本発明は特に、絶縁体上に作成した薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ（以降、「ＴＦＴ」と表記する））等を有する表示装置の構成と駆動方式に関する。また、このような構成と駆動方式の半導体装置を用いた電子機器に関する。また、このような駆動方式を利用した検査方式と検査装置に関する。
【背景技術】
【０００２】
近年、アクティブマトリクス方式の表示装置の開発が活発化している。アクティブマトリクス方式は各画素にアクティブ素子を配置することで、残像の少ない高品質の画像表示を実現する。さらに、画素周辺の絶縁基板上にシフトレジスタ等の駆動回路を内蔵することで、表示装置外部の負担が少ない高機能な表示装置が開発されつつある。
【０００３】
ところで、画素がマトリクス状に並んだ表示装置は、その製造工程で配線の断線や短絡など、なんらかの不具合が発生することがある。そのために製造工程中で電気的な検査をすることが多い（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−２８７２４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
画素周辺に駆動回路が内蔵されることで、画素配線の検査が複雑化している。図２に駆動回路を内蔵した表示装置の画素配線検査の例を示す。
【０００６】
図２の表示装置は、画素部２０４、ソースドライバ２０９、ビデオ信号入力端子２１０とゲートドライバ２１１とを有する。画素部２０４は、ｍ行ｎ列のマトリクス状に配置された画素２０１、列に対応したｎ本のソース線２０２、行に対応したｍ本のゲート線２０３で構成されている。また、ソースドライバ２０９は列に対応したｎ個のビデオ信号スイッチ２０７とソース走査回路２０８で構成されている。ビデオ信号スイッチ２０７はビデオ信号入力端子２１０から入力されるビデオ信号を、ソース走査回路２０８の走査に応じてソース線２０２に順次供給するスイッチである。
【０００７】
図２の表示装置において、配線間の短絡の可能性があるのは主にソース線２０２とゲート線２０３の交点である。この部分の検査をするためにはソース線２０２とゲート線２０３に電位差を与え、そのときの電流値を測定する。電流値が規定以上なら短絡していると判断できる。
【０００８】
ここで電位差を与える方法としては、ゲートドライバ２１１にゲートスタートパルスやゲートクロックパルスを入力することでゲート線２０３に電位を与え、またソース走査回路２０８にもソーススタートパルスやソースクロックパルスを入力し、さらにビデオ信号入力端子２１０に電位を印加することでソース線２０２に電位を与え、そのときの電流を測定する必要があった。必要な装置は、電圧源と電流計以外に、スタートパルスやクロックパルスを出力することができるクロックジェネレータが必要となる。
【０００９】
以上のように、画素周辺に駆動回路が内蔵した表示装置の検査では、検査信号としてスタートパルスやクロックパルスを入力する必要がある。このスタートパルスやクロックパルスは、駆動回路が複雑になるほど複雑化し、検査信号作成コストを高くする。また、クロックジェネレータが必要なため、検査装置のコストが高くなる。さらに、駆動回路の動作を開始してから、ソース線２０２やゲート線２０３が目的の状態になるまでにはある程度の時間がかかるため、検査時間が長くなる原因にもなる。
【００１０】
本発明では上記欠点に鑑み、複雑な駆動回路を内蔵した場合でも電源制御のみで目的の出力を得る半導体装置とその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
ＴＦＴはソースとドレインが同じ構造で示せるため、本明細書では一方を第１の電極もう一方を第２の電極と呼ぶ。また本明細書ではＴＦＴのゲート・ソース間に閾値を超える電圧が印加され、ソース・ドレイン間に電流が流れる状態になることをＯＮすると呼ぶ。またＴＦＴのゲート・ソース間に閾値以下の電圧が印加され、ソース・ドレイン間に電流が流れない状態になることをＯＦＦすると呼ぶ。なお、本明細書においては半導体装置を構成する素子の例としてＴＦＴを挙げているが、これに限定するものではない。例えば、ＭＯＳトランジスタ、有機トランジスタ、バイポーラトランジスタ、分子トランジスタ等を用いても良い。
【００１２】
スイッチ素子は、２つの電極間に電流が流れる状態と流れない状態を持つ。本明細書では流れる状態をＯＮすると呼び、流れない状態をＯＦＦすると呼ぶ。２つの電極をそれぞれ第１の電極、第２の電極と呼ぶ。また、ＯＮとＯＦＦを制御する電極を制御電極と呼ぶ。ただし制御電極は必ずしも図示しない。また本明細書においてＴＦＴをスイッチ素子として使う場合、スイッチ素子のＯＮとＯＦＦは、ＴＦＴのＯＮとＯＦＦに該当する。なお、スイッチ素子の例としてＴＦＴに限定するものではない。例えば、ＭＯＳトランジスタ、有機トランジスタ、バイポーラトランジスタ、分子トランジスタ等を用いても良い。また、機械的スイッチを用いてもよい。
【００１３】
電源を全て所望の電位にすることで、入力信号に関わりなく所望の電位を出力する。
【００１４】
本発明の半導体装置は、トランジスタと電源端子と接地端子とを有し、前記電源端子と前記接地端子とを同電位とすることによって前記半導体装置の内部状態を初期化することを特徴している。
【００１５】
本発明の半導体装置は、トランジスタを用いて成る記憶装置を有し、前記半導体記憶装置が電源端子と接地端子とを有し、前記電源端子と前記接地端子とを同電位とすることによって前記記憶装置を初期化することを特徴としている。
【００１６】
本発明の半導体装置は、画素がマトリクス状に配置された表示部を有する半導体装置であって、ゲート線と、ソース線と、電源端子と、接地端子と、前記ゲート線と接続された行選択走査回路（ゲートドライバ）と、前記ソース線と接続された列選択走査回路（ソースドライバ）とを有し、前記行選択走査回路（ゲートドライバ）の前記電源端子と前記接地端子とを第１の電位とすることによって前記ゲート線を第１の電位とし、前記列選択走査回路（ソースドライバ）の前記電源端子と前記接地端子とを第１の電位とは異なる第２の電位とすることによって前記ソース線を第２の電位とし、前記ゲート線と前記ソース線との間に電位差を与え、そのときの前記ゲート線と前記ソース線との間に流れる電流値を測定することによって、前記ゲート線と前記ソース線との短絡の有無を検査することを特徴としている。
【００１７】
本発明の半導体装置は、画素がマトリクス状に配置された表示部を有する半導体装置であって、ゲート線と、ソース線と、電源端子と、接地端子と、前記ゲート線と接続された行選択走査回路（ゲートドライバ）と、前記ソース線と接続されたスイッチと、前記スイッチ素子を走査する列選択走査回路（ソースドライバ）と、ビデオ信号入力端子とを有し、前記スイッチ素子の制御電極には前記列選択走査回路（ソースドライバ）が接続し、第１の電極は前記ビデオ信号入力端子と接続し、第２の電極は前記ソース線と接続し、前記行選択走査回路（ゲートドライバ）の前記電源端子と前記接地端子とを第１の電位とすることによって前記ゲート線を第１の電位とし、前記列選択走査回路（ソースドライバ）の前記電源端子と前記接地端子とを前記スイッチ素子がＯＮする電位とすることによって、前記ビデオ信号入力端子と前記ソース線とを電気的に接続し、前記ビデオ信号入力端子を第１の電位とは異なる第２の電位とすることによって前記ソース線を第２の電位とし、前記ゲート線と前記ソース線との間に電位差を与え、そのときの前記ゲート線と前記ソース線との間に流れる電流値を測定することによって、前記ゲート線と前記ソース線との短絡の有無を検査することを特徴としている。
【００１８】
本発明の半導体装置は、前記ゲート線と前記ソース線との間に電流を流し、そのときの第１の電位と第２の電位との電位差を測定することによって、前記ゲート線と前記ソース線との短絡の有無を検査することを特徴としている。
【００１９】
本発明の半導体装置は、トランジスタと電源端子と接地端子と電源短絡スイッチとを有し、前記電源短絡スイッチは前記電源端子と前記接地端子を短絡するように設けられていることを特徴としている。
【００２０】
本発明の半導体装置は、トランジスタと電源端子と接地端子と電源短絡スイッチと電源接続スイッチとを有し、前記電源短絡スイッチは前記電源端子と前記接地端子を短絡するように設けられ、前記電源接続スイッチは前記電源短絡スイッチと前記電源端子又は前記接地端子との間に設けられていることを特徴としている。
【００２１】
本発明の半導体装置は、画素がマトリクス状に配置された表示部を有する半導体装置であって、書込ゲート線と、消去ゲート線と、ソース線と、電流供給線と、前記書込ゲート線と接続された書込ゲートドライバと、前記消去ゲート線と接続された消去ゲートドライバと、前記ソース線と接続されたソースドライバと、前記電流供給線と接続された電流供給端子とを有し、前記ソース線と前記電流供給線との間に、書込スイッチと消去スイッチとが設けられ、前記書込スイッチの制御電極は前記書込ゲート線と接続し、前記消去スイッチの制御電極は前記消去ゲート線と接続し、前記ソースドライバの電源端子と接地端子とを第１の電位とすることによって前記ソース線を第１の電位とし、前記電流供給端子を第１の電位とは異なる第２の電位とすることによって前記電流供給線を第２の電位とし、前記書込ゲートドライバ又は前記消去ゲートドライバの少なくとも一方の電源端子と接地端子とを、前記書込スイッチ又は前記消去スイッチの少なくとも一方をＯＦＦする第３の電位とすることによって前記ソース線と前記電流供給線とを電気的に切断し、そのときの前記ソースドライバの電源端子と接地端子、又は前記電流供給端子に流れる電流値を測定することによって、前記ソース線と前記電流供給線との短絡の有無を検査することを特徴としている。
【００２２】
本発明の半導体装置は、前記ソース線と前記電流供給線との間に電流を流し、そのときの第１の電位と第２の電位との電位差を測定することによって、前記ソース線と前記電流供給線との短絡の有無を検査することを特徴としている。
【発明の効果】
【００２３】
本発明によると、複雑な駆動回路を内蔵した場合でも電源制御のみで目的の出力を得ることができる。これにより検査装置等において複雑な入力信号を必要とせず、簡易に目的の検査が実施できる。さらにメモリー回路等を有する記憶装置等において記憶や内部状態の初期化が電源制御のみで簡易にできる。以上のように本発明は大変効果的である。
【図面の簡単な説明】
【００２４】
【図１】本発明の検査対象の例である。
【図２】駆動回路を内蔵している表示装置の例である。
【図３】本発明の駆動方法を示す図である。
【図４】発明の駆動方法を示す図である。
【図５】本発明の駆動方法を示す図である。
【図６】本発明の構成を示す図である。
【図７】本発明の駆動方法を示す図である。
【図８】本発明の駆動方法を示す図である。
【図９】本発明の実施例を示す図である。
【発明を実施するための形態】
【００２５】
本発明の実施形態について、以下に説明する。
【００２６】
（実施の形態１）
図３に、本発明の一実施形態を示す。本実施形態はＣＭＯＳ回路の電源を制御することで、入力信号に関わりなく所望の出力を得ることを目的とする。
【００２７】
図３（Ａ）に示すＣＭＯＳ回路はインバータであり、Ｐ型ＴＦＴ３０１と、Ｎ型ＴＦＴ３０２と、電源端子３０３と、接地端子３０４と、入力端子３０５と、出力端子３０６とを有する。
【００２８】
Ｐ型ＴＦＴ３０１の第１の電極は電源端子３０３と接続し、第２の電極は出力端子３０６と接続し、ゲートは入力端子３０５と接続し、Ｎ型ＴＦＴ３０２の第１の電極は接地端子３０４と接続し、第２の電極は出力端子３０６と接続し、ゲートは入力端子３０５と接続している。
【００２９】
図３（Ｂ）に図３（Ａ）で示すＣＭＯＳ回路の電源端子３０３と接地端子３０４とを制御した場合の、入力端子３０５と出力端子３０６との関係を示す。
【００３０】
通常動作状態３１０では、ＣＭＯＳ回路の電源端子３０３に第１の電位を印加し、接地端子３０４に第３の電位を印加した場合である。このとき、第１の電位と第３の電位の関係は、
第１の電位＞第３の電位
である。また、第１の電位と第３の電位はそれぞれＣＭＯＳ回路が正常に動作する電位差を持つ。また、入力端子３０５から入力される信号は、ＣＭＯＳ回路が正常に動作する電圧振幅と周波数に設定されている。このとき、インバータは通常の動作を示す。つまり、入力端子３０５から入力される信号を反転させた信号が、出力端子３０６から出力される。
【００３１】
３１１で示される状態１では、ＣＭＯＳ回路の電源端子３０３と接地端子３０４に共に第１の電位を印加する。このとき、出力端子３０６から出力されるインバータ出力は、入力端子３０５から入力される入力信号に関わりなく第１の電位となる。
【００３２】
状態１（３１１）で出力が入力に関わりなく第１の電位となる理由は、出力端子３０６と電気的に接続している電源端子３０３と接地端子３０４とが共に第１の電位となっているためである。入力端子３０５の電位が第１の電位より低い場合、Ｐ型ＴＦＴ３０１がＯＮし、電源端子３０３に印加された第１の電位が出力端子３０５に出力する。また、入力端子３０５の電位が第１の電位より高い場合、Ｎ型ＴＦＴ３０２がＯＮし、接地端子３０４に印加された第１の電位が出力端子３０５に出力する。また、入力端子の電位が第１の電位と同電位の場合でも、ＴＦＴはゲート・ソース間電圧が閾値電圧付近でもある一定の漏れ電流が流れるため、結果的に出力端子は第１の電位に達する。
【００３３】
３１２で示される状態２では、ＣＭＯＳ回路の電源端子３０３と接地端子３０４に共に第２の電位を印加する。また、第１の電位、第２の電位、第３の電位の関係は、
第１の電位＞第２の電位＞第３の電位
である。このとき、出力端子３０６から出力されるインバータ出力は、入力端子３０５から入力される入力信号に関わりなく第２の電位となる。
【００３４】
３１３で示される状態３では、ＣＭＯＳ回路の電源端子３０３と接地端子３０４に共に第３の電位を印加する。このとき、出力端子３０６から出力されるインバータ出力は、入力端子３０５から入力される入力信号に関わりなく第３の電位となる。
【００３５】
状態２（３１２）と状態３（３１３）は共に状態１（３１１）と同じ理由で出力電位が決定される。
【００３６】
図３では、状態１（３１１）、状態２（３１２）、状態３（３１３）の電位を標準動作状態の電位範囲内としているが、これに限らない。標準動作電位よりも高い電位にしても良いし、低い電位にしても良い。また、このとき入力端子３０５に入力される電位や周波数は任意に決めてよいし、浮遊でも良い。
【００３７】
以上のように、ＣＭＯＳ回路の電源を制御することで、入力信号に関わりなく出力電位を決定することができる。入力信号が任意に決められ、また浮遊でも良いことから、入力信号が無くても所望の出力を容易に得ることができる。また標準動作状態では、出力電位はＣＭＯＳが正常に動作する電位に設定された電源端子３０３または接地端子３０４に限られるため、所望の出力電位を得ることができない。しかし、本実施形態では出力電位は所望の電位に設定された電源端子３０３と接地端子３０４と同電位になるため、所望の出力電位を得ることが容易である。
【００３８】
本実施形態で示すＣＭＯＳ回路は一般的なインバータであるが、この他にＮＡＮＤ回路やＮＯＲ回路でも同様に電源制御によって出力を決めることができる。また、レベルシフタやシフトレジスタ等の回路でも同様である。
【００３９】
また、半導体記憶装置等の半導体装置にも適用できる。半導体記憶装置に適用した場合、記憶している情報に対して電源電位を制御するだけで初期化することが可能である。
【００４０】
また、その他の回路に適用した場合でも、電源電位を制御するだけで回路の内部状態を初期化し、電源投入時と同じ状態にすることが可能である。
【００４１】
（実施の形態２）
図４と図５に、本発明の他の一実施形態を示す。本実施形態はゲートドライバとソースドライバの電源を制御することで、入力信号に関わりなく所望の出力を得ることを目的とする。また、電源の制御によって所望の出力を得ることで、簡易に配線の短絡の有無を検査することを目的とする。
【００４２】
図４（Ａ）に示すゲートドライバ４１１は、ゲート走査回路４１２と、バッファ回路４１３とを有する。なお、本実施形態ではゲートドライバ４１１の適用例として、図２のゲートドライバ２１１を挙げる。
【００４３】
ゲート走査回路４１２にはゲートスタートパルス端子４１４とゲートクロックパルス端子４１５からゲートスタートパルスとゲートクロックパルスが入力され、ゲートクロックパルスのタイミングに合わせてＧ１〜Ｇｍで示されたバッファ回路４１３を順次走査駆動していく。ゲート走査回路４１２の出力はバッファ回路４１３で増幅され、ゲート線端子４１６に出力される。なお、ゲート線端子４１６は、図２のゲート線２０３に接続される。
【００４４】
図４（Ａ）において、ゲートドライバ４１１の電源端子と接地端子は省略する。
【００４５】
図４（Ｂ）にバッファ回路４１３の例を示す。バッファ回路４１３は２段のＣＭＯＳインバータで構成され、Ｐ型ＴＦＴ４０１ａと４０１ｂと、Ｎ型ＴＦＴ４０２ａと４０２ｂと、電源端子４０３と、接地端子４０４と、入力端子４０５と、出力端子４０６とを有する。
【００４６】
Ｐ型ＴＦＴ４０１ａの第１の電極は電源端子４０３と接続し、第２の電極はＰ型ＴＦＴ４０１ｂのゲートとＮ型ＴＦＴ４０２ｂのゲートと接続し、ゲートは入力端子４０５と接続し、Ｎ型ＴＦＴ４０２ａの第１の電極は接地端子４０４と接続し、第２の電極はＰ型ＴＦＴ４０１ｂのゲートとＮ型ＴＦＴ４０２ｂのゲートと接続し、ゲートは入力端子４０５と接続し、Ｐ型ＴＦＴ４０１ｂの第１の電極は電源端子４０３と接続し、第２の電極は出力端子４０６と接続し、Ｎ型ＴＦＴ４０２ｂの第１の電極は接地端子４０４と接続し、第２の電極は出力端子４０６と接続している。
【００４７】
図４（Ｂ）で示したバッファ回路４１３は、実施の形態１で示したＣＭＯＳインバータと異なる構成だが、実施の形態１で示したと同様に電源制御で出力が決定できる。
【００４８】
電源端子４０３と接地端子４０４をある所望の電位Ｖに設定すると、出力端子４０６の電位も所望の電位Ｖになる。
【００４９】
このとき、ゲートスタートパルス端子４１４に入力されたゲートスタートパルスや、ゲートクロックパルス端子４１５に入力されたゲートクロックパルスや、ゲート走査回路４１２の内部状態には、出力端子の電位Ｖには影響されない。
【００５０】
図５（Ａ）に示すソースドライバ５１１は、ソース走査回路５１２と、ビデオ信号スイッチ素子５１３とを有する。なお、本実施形態ではソースドライバ５１１の適用例として、図２のソースドライバ２０９を挙げる。
【００５１】
ソース走査回路５１２にはソーススタートパルス端子５１４とソースクロックパルス端子５１５からソーススタートパルスとソースクロックパルスが入力され、ソースクロックパルスのタイミングに合わせてＳ１〜Ｓｎで示されたビデオ信号スイッチ素子５１３を順次走査駆動していく。ビデオ信号スイッチ素子５１３の第２の電極はビデオ信号入力端子５１０と電気的に接続され、第１の電極はソース線端子５１６に接続される。なお、ソース線端子５１６は、図２のソース線２０２に接続される。
【００５２】
図５（Ａ）において、ソースドライバ５１１の電源端子と接地端子は省略する。
【００５３】
ビデオ信号入力端子５１０には映像に応じたビデオ信号が入力され、ソース走査回路５１２によって順次走査駆動されるビデオ信号スイッチ素子５１３を介して、ソース線端子５１６から出力される。
【００５４】
図５（Ｂ）にソース走査回路５１２の一部を示す。ソース走査回路５１２は、図５（Ｂ）の回路がソース線２０２の数に応じて連結して成っている。また、ソース走査回路５１２は、Ｐ型ＴＦＴ５０１ａ〜５０１ｅと、Ｎ型ＴＦＴ５０２ａ〜５０２ｅと、電源端子５０３と、接地端子５０４と、入力端子５０５と、出力端子５０６とを有する。
【００５５】
ソース走査回路５１２の初段の入力端子５０５には、ソーススタートパルス端子５１４が接続し、ソーススタートパルスが入力される。出力端子５０６は次段の入力端子５０５と、ビデオ信号スイッチ素子５１３の制御電極とに接続されている。また、図５（Ｂ）に記載したＣＫとＣＫＢの端子には、それぞれクロックパルスとその反転信号が入力される。なお、ＣＫとＣＫＢの表記は１段毎に反転する。
【００５６】
なお、出力端子５０６のうちｋ段目とｋ＋１段目をＮＡＮＤ回路に入力し、パルス幅を調節してもよい。
【００５７】
さらに詳細な接続関係や通常の走査動作については省略する。
【００５８】
図５（Ｂ）で示したソース走査回路５１２は、実施の形態１で示したＣＭＯＳインバータと異なる構成だが、実施の形態１で示したと同様に電源制御で出力が決定できる。
【００５９】
電源端子５０３と接地端子５０４をある所望の電位Ｖに設定すると、出力端子５０６の電位も所望の電位Ｖになる。これはソース走査回路５１２の全段において該当する。
【００６０】
このとき、ソーススタートパルス端子５１４に入力されたソーススタートパルスや、ソースクロックパルス端子５１５に入力されたソースクロックパルスや、ソース走査回路５１２の内部状態には、出力端子の電位Ｖには影響されない。
【００６１】
ソース走査回路５１２の全ての出力端子５０６が電位Ｖになり、この電位Ｖはビデオ信号スイッチ素子５１３の制御電極に印加される。ここで、電位Ｖをビデオ信号スイッチ素子５１３がＯＮする条件に設定すれば、ビデオ信号入力端子５１０に入力されたビデオ信号の電位がソース線２０２に印加される。
【００６２】
ところで、図２においてソース線２０２とゲート線２０３の短絡の有無を検査するには、ソースドライバ２０９とゲートドライバ２１１を通常動作状態にした場合は、スタートパルスやクロックパルスを入力し、電源電位も通常動作電位に設定する必要がある。
【００６３】
それに対して本実施形態では、電源電位を制御することで入力信号に関わりなく所望の出力を得ることにより、簡易に短絡の有無を検査することができる。
【００６４】
具体的には、ゲートドライバ４１１の電源端子４０３と接地端子４０４に所望の電位Ｖｇを印加し、またソースドライバ５１１の電源端子５０３と接地端子５０４をビデオ信号スイッチ素子５１３がＯＮする電位に設定し、ビデオ信号入力端子５１０に所望の電位Ｖｓを印加する。
【００６５】
そうすることで、ソース線２０２の電位はＶｓとなり、ゲート線２０３の電位はＶｇとなる。ここでＶｓとＶｇに電位差を与えると、ゲートドライバ４１１とソースドライバ５１１の電源間に電流Ｉが流れる。電流Ｉがある規定電流以上の場合、ソース線２０２とゲート線２０３の間に短絡があると判断できる。
【００６６】
このとき、ゲートスタートパルス端子４１４に入力されたゲートスタートパルスや、ゲートクロックパルス端子４１５に入力されたゲートクロックパルスや、ゲート走査回路４１２の内部状態や、ソーススタートパルス端子５１４に入力されたソーススタートパルスや、ソースクロックパルス端子５１５に入力されたソースクロックパルスや、ソース走査回路５１２の内部状態には関わらず、ある規定電流を基準として短絡の有無の検査が可能である。
【００６７】
また、ＶｓとＶｇの電位差は、ゲートドライバ４１１とソースドライバ５１１の駆動可能条件に関わらず決定できるため、自由な電位設定で検査ができる。
【００６８】
さらに、電位を印加して比較的短時間で所望の出力が得られるため、信号入力によって同じ出力を得る場合と比べ短時間での検査が可能となる。
【００６９】
以上のように、本実施形態により、クロックジェネレータを必要とせず、また自由な電位の出力が簡易に可能である。このことは、検査装置の設備を簡略化し、また検査信号の作成の手間を省き、さらに検査信号の間違いによる検査結果の不良を防ぐ効果がある。
【００７０】
さらに、短時間での検査を可能にし、また自由な電位設定での検査を可能にする。
【００７１】
また、複雑な回路の場合でも単純なインバータ回路と同様に、電源の電位によって出力が制御できる。このことは複雑な回路を動作させる場合に、もし内部構造や動作させるために必要な信号が判らなくても、電位設定のみで所望の出力が得られる利点となる。
【００７２】
なお本実施形態において、ゲートドライバ４１１とソースドライバ５１１は一例であり、本実施形態とは異なる半導体回路でも同様の動作が可能である。例えばソースドライバ５１１がゲートドライバ４１１と同じ構成であってもよいし、ソースドライバが電流源等を有する構成でもよい。
【００７３】
また、本実施形態において、所望の電位を印加して電流を測定することによって短絡の有無の検査をしたが、所望の電流を入力してそのときの電位差を測定することによって短絡の有無の検査をしてもよい。
【００７４】
（実施の形態３）
図６に、本発明の他の一実施形態を示す。本実施形態は電源端子と接地端子の接続関係を制御するスイッチを使うことで、１電源で実施の形態１、２に示した動作を実現することを目的とする。
【００７５】
図６（Ａ）に示す回路は、電源による出力制御をする対象回路６１２と、信号端子群６１４と、電源短絡スイッチ６１７と、電源端子６１８と、接地端子６１９とを有する。なお、対象回路としては、実施の形態１で示したインバータや、実施の形態２で示したソースドライバ５１１、ゲートドライバ４１１等が挙げられる。
【００７６】
対象回路６１２には信号端子群６１４から信号が入力され、電源端子６１８と接地端子６１９からそれぞれ電源と接地電位が印加される。また、電源端子６１８と接地端子６１９とを短絡する電源短絡スイッチ６１７を有する。
【００７７】
信号端子群６１４は０本〜複数本まで、任意の数で良い。
【００７８】
信号端子群６１４は、例えば対象回路６１２がゲートドライバ４１１なら、ゲートスタートパルス端子４１４とゲートクロックパルス端子４１５である。
【００７９】
電源短絡スイッチ６１７が対象回路６１２と同じ絶縁基板上にあっても良いし、外部の検査装置等にあっても良い。
【００８０】
実施形態１、２と同様に、図６（Ａ）でも電源端子と接地端子に任意の電位を印加することで、入力信号に関わり無く所望の出力を得る。このとき、電源端子と接地端子の両端子に電位を印加する必要があるが、図６に示すように電源端子６１８と接地端子６１９とを電源短絡スイッチ６１７をＯＮすることで、電源端子６１８と接地端子６１９のどちらかが浮遊でも両端子に電位を印加することができる。
【００８１】
本実施形態によると、電源短絡スイッチ６１７を使うことで、電源端子６１８と接地端子６１９のどちらかを浮遊として使うことができる。このことから、電源端子６１８や接地端子６１９への入力電位を変化させなくてもどちらかを浮遊とすれば、対象回路への電源電位と接地電位を同電位とすることができ、電源装置の簡略化を実現する。また電源電位の変化時間が無くなるため検査時間等を短縮できる。
【００８２】
図６（Ｂ）に示す回路は、図６（Ａ）に示した回路が、さらに電源接続スイッチ６２０を有したものである。電源接続スイッチ６２０が電源短絡スイッチ６１７と電源端子６１８との間に設けられている。
【００８３】
電源接続スイッチ６２０は電源短絡スイッチ６１７と接地端子６１９との間に設けてもよい。
【００８４】
電源短絡スイッチ６１７がＯＦＦのとき電源接続スイッチ６２０がＯＮして通常動作をし、電源短絡スイッチ６１７がＯＮのとき電源接続スイッチ６２０がＯＦＦして電源による出力制御をする。
【００８５】
電源接続スイッチがＯＦＦになることで、電源端子６１８に電位を供給する電源装置と対象回路６１２との接続を無くなる。このことは、電源装置の出力が浮遊の機能を持たないために、異なる電位が電源端子６１８と接地端子６１９に印加されている状態でも、電源短絡スイッチ６１７と電源接続スイッチ６２０によって両端子に同電位を印加することが可能となる。
【００８６】
（実施の形態４）
図７に、本発明の他の一実施形態を示す。本実施形態はエレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ ： ＥＬ）素子等を始めとした発光素子を用いた表示装置に対して、ソース線とゲート線の短絡の有無と、ソース線と電流供給線の短絡の有無と、隣り合うゲート線の短絡の有無と、電流供給線とゲート線の短絡の有無とを検査することを目的とする。
【００８７】
図７は、ＥＬ素子を用いた表示装置の一例である。画素部７０４、ソースドライバ７０９、ビデオ信号入力端子７１０、書込ゲートドライバ７１１と消去ゲートドライバ７１６とを有する。画素部７０４は、ｍ行ｎ列のマトリクス状に配置された画素７０１、列に対応したｎ本のソース線７０２、行に対応したそれぞれｍ本の書込ゲート線７０３と消去ゲート線７１５、各画素７０１に接続された電流供給線７１４とで構成されている。また、ソースドライバ７０９はソース走査回路７０８とラッチ回路７１２とで構成されている。ラッチ回路７１２はビデオ信号入力端子７１０から入力されるビデオ信号を、ソース走査回路７０８の走査に応じて保持し、ソース線７０２に供給する。電流供給線７１４には電流供給端子７１３から発光素子に流す電流が供給される。
【００８８】
ソースドライバ７０９と書込ゲートドライバ７１１と消去ゲートドライバ７１６は、実施形態２で示したと同様にそれぞれ電源端子と接地端子とを有する。ただし図７では省略する。
【００８９】
図８に、画素７０１の構成例を示す。画素７０１は、電流供給ＴＦＴ８０１、画素容量８０２、書込スイッチ８０３、消去スイッチ８０４と、発光素子と接続する発光素子端子８０５とで構成されている。また、画素７０１には、ソース線７０２、書込ゲート線７０３、消去ゲート線７１５、電流供給線７１４が接続される。
【００９０】
画素の駆動方法は、書込駆動と発光駆動と消去駆動で成る。
書込駆動は、まずビデオ信号入力端子７１０から入力されるビデオ信号を、ソース走査回路７０８の走査駆動によってラッチ回路７１２が保持し、ソース線７０２に出力する。同時に書込ゲートドライバ７１１の走査駆動によって対応する行の書込スイッチ８０３がＯＮする。ソース線７０２に出力されたビデオ信号は、対応する行の画素７０１が有する画素容量８０２に保持される。以上の書込駆動を１〜ｍ行に対して順次実行する。
【００９１】
発光駆動は、画素容量８０２に保持されたビデオ信号によって、電流供給ＴＦＴ８０１が駆動され、発光素子端子８０５に接続された発光素子に電流が供給され、供給される電流に応じて発光素子が発光する。
【００９２】
消去駆動は、消去ゲートドライバ７１６によって対応する行の消去スイッチ８０４がＯＮし、画素容量８０２に保持されたビデオ信号が消去される。同時に発光素子への電流供給が無くなり、発光素子が消灯する。以上の書込駆動を１〜ｍ行に対して順次実行する。
【００９３】
ただし、消去駆動は必ずしも実行されなくてもよい。
【００９４】
図１に図８に示した画素の一例及びその断面図を示す。ただし、この断面図には重要な配線等のみを表示しており、構成要素の全てを表示している訳ではない。
【００９５】
図１（Ａ）において、１０１は画素、１０２は電流供給ＴＦＴ、１０３は画素容量、１０４は書き込みスィッチ、１０５は消去スィッチ、１０６は発光素子端子を示す。また図１（Ｂ）及び図１（Ｃ）において、１１１ａ〜１１１ｂはソース線、１１２ａ〜１１２ｂは電流供給線、１１３は書込ゲート線、１１４は消去ゲート線、１２１はシリコン、１２２はゲート酸化膜、１２３は層間膜を示す。
【００９６】
図１（Ａ）のＡ−Ａ’で示した点線で切断した断面図の例を図１（Ｂ）に示す。この断面に表示されている配線において短絡の不良が発生しやすい部分は、第１の部分としてソース線１１１ａ、１１１ｂと書込ゲート線１１３である。第２の部分としてソース線１１１ａ、１１１ｂと電流供給線１１２ａ、１１２ｂである。第２の部分で特に、ソース線１１１ｂと電流供給線１１２ａは近接しているため短絡の不良が発生しやすい。第３の部分として電流供給線１１２ａ、１１２ｂと書込ゲート線１１３である。
【００９７】
図１（Ａ）のＢ−Ｂ’で示した点線で切断した断面図の例を図１（Ｃ）に示す。図１（Ｃ）の書込スイッチ１０４及び消去スイッチ１０５はＴＦＴで形成されており、各ＴＦＴはシリコン１２１、ゲート酸化膜１２２、書込ゲート線１１３，消去ゲート線１１４等で構成されている。
【００９８】
図１（Ｃ）に示される断面に表示されている配線において短絡の不良が発生しやすい部分は、第１の部分としてソース線１１１ａ、１１１ｂと書込ゲート線１１３である。第２の部分としてソース線１１１ａ、１１１ｂと電流供給線１１２ａ、１１２ｂである。第２の部分で特に、ソース線１１１ｂと電流供給線１１２ａは近接しているため短絡の不良が発生しやすい。第３の部分として電流供給線１１２ａ、１１２ｂと書込ゲート線１１３である。第４の部分としてソース線１１１ａ、１１１ｂと消去ゲート線１１４である。第５の部分として書込ゲート線１１３と消去ゲート線１１４である。第６の部分として電流供給線１１２ａ、１１２ｂと消去ゲート線１１４である。
【００９９】
ソース線７０２と、書込ゲート線７０３又は消去ゲート線７１５の短絡の検査について示す。この検査で発見できる不良は、第１の部分と第４の部分である。
【０１００】
ラッチ回路７１２の電源端子と接地端子とを制御し、ソース線７０２に電位Ｖｓを印加する。また、書込ゲート線７０３と消去ゲート線７１５の一方又は両方の、電源端子と接地端子とを制御し、書込ゲート線７０３と消去ゲート線７１５の一方又は両方に電位Ｖｇを印加する。
【０１０１】
ここでＶｓとＶｇに電位差を与えると、ラッチ回路７１２の電源端子又は接地端子と、書込ゲート線７０３と消去ゲート線７１５の一方又は両方の電源端子又は接地端子との間に電流Ｉが流れる。電流Ｉがある規定電流以上の場合、ソース線７０２と書込ゲート線７０３と消去ゲート線７１５の一方又は両方の間に短絡があると判断できる。
【０１０２】
ソース線７０２と電流供給線７１４の短絡の有無の検査について示す。この検査で発見できる不良は、第２の部分である。
【０１０３】
ラッチ回路７１２の電源端子と接地端子とを制御し、ソース線７０２に電位Ｖｓを印加する。また、電流供給端子７１３に電位Ｖａを印加する。
【０１０４】
ここで、ソース線７０２と電流供給線７１４との短絡の不良を検査するが、図８に示した様にソース線７０２と電流供給線７１４との間にスイッチ素子が設けられている場合、スイッチ素子をＯＦＦすることでソース線７０２と電流供給線７１４とを電気的に切断する必要がある。ただし、図８においてスイッチ素子とは書込スイッチ８０３と消去スイッチ８０４である。
【０１０５】
ソース線７０２と電流供給線７１４がスイッチ素子によって電気的に接続されている場合、短絡による不良が無い場合でも、ソース線７０２と電流供給線７１４の間に電流が流れるため、正常な検査ができない。そのため、スイッチ素子をＯＦＦし、ソース線７０２と電流供給線７１４とを電気的に切断する。
【０１０６】
ソース線７０２と電流供給線７１４とを電気的に切断するには、書込スイッチ８０３と消去スイッチ８０４の少なくとも一方をＯＦＦすればよい。そのためには、書込ゲートドライバ７１１と消去ゲートドライバ７１６の少なくとも一方の電源端子と接地端子に、書込スイッチ８０３又は消去スイッチ８０４をＯＦＦする電位を印加する。これによって、書込スイッチ８０３又は消去スイッチ８０４がＯＦＦし、ソース線７０２と電流供給線７１４とが電気的に切断される。
【０１０７】
そうすることで、ソース線７０２の電位はＶｓとなり、電流供給線７１４の電位はＶａとなり、また書込スイッチ８０３と消去スイッチ８０４とを経由して流れる電流が無視できる。ここでＶｓとＶａに電位差を与えると、ラッチ回路７１２の電源端子又は接地端子と電流供給端子７１３との間に電流Ｉが流れる。電流Ｉがある規定電流以上の場合、ソース線７０２と電流供給線７１４の間に短絡があると判断できる。
【０１０８】
書込ゲート線７０３と消去ゲート線７１５の短絡の有無の検査について示す。この検査で発見できる不良は、第５の部分である。
【０１０９】
書込ゲート線７０３と消去ゲート線７１５の、電源端子と接地端子とを制御し、書込ゲート線７０３に電位Ｖｇｗを印加し、また消去ゲート線７１５に電位Ｖｇｅを印加する。
【０１１０】
ここでＶｇｗとＶｇｅに電位差を与えると、書込ゲート線７０３の電源端子又は接地端子と消去ゲート線７１５の電源端子又は接地端子との間に電流Ｉが流れる。電流Ｉがある規定電流以上の場合、書込ゲート線７０３と消去ゲート線７１５の間に短絡があると判断できる。
【０１１１】
電流供給線７１４と、書込ゲート線７０３又は消去ゲート線７１５の短絡の有無の検査について示す。この検査で発見できる不良は、第３の部分と第６の部分である。
【０１１２】
電流供給端子７１３に電位Ｖａを印加し、電流供給線７１４に電位Ｖａを印加する。また、書込ゲート線７０３と消去ゲート線７１５の一方又は両方の、電源端子と接地端子とを制御し、書込ゲート線７０３と消去ゲート線７１５の一方又は両方に電位Ｖｇを印加する。
【０１１３】
ここでＶａとＶｇに電位差を与えると、電流供給端子７１３と、書込ゲート線７０３と消去ゲート線７１５の一方又は両方の電源端子又は接地端子との間に電流Ｉが流れる。電流Ｉがある規定電流以上の場合、電流供給線７１４と書込ゲート線７０３と消去ゲート線７１５の一方又は両方の間に短絡があると判断できる。
【０１１４】
もちろん、本実施形態は図１、７及び８で示した以外の構成にも適用できる。
【０１１５】
本実施形態には、実施の形態２で示したと同様の利点がある。
【０１１６】
なお本実施形態において、ソースドライバ７０９と書込ゲートドライバ７１１と消去ゲートドライバ７１６は一例であり、本実施形態とは異なる半導体回路でも同様の動作が可能である。また、画素７０１の構成が本実施形態とは異なる場合でも同様の動作が可能である。
【０１１７】
また、本実施形態において、所望の電位を印加して電流を測定することによって短絡の有無の検査をしたが、所望の電流を入力してそのときの電位差を測定することによって短絡の有無の検査をしてもよい。
【実施例１】
【０１１８】
以下に、本発明の実施例について記載する。
【０１１９】
本発明の半導体装置には様々な用途がある。本実施例では、本発明の適用が可能な電子機器の例について説明する。本実施例で説明される電子機器には、実施の形態１〜４で説明された半導体装置又は表示装置が用いられている。またそれら装置の駆動方法及び検査方法は実施の形態１〜４に示すとおりである。
【０１２０】
このような電子機器には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図９に示す。
【０１２１】
図９（Ａ）はＥＬディスプレイであり、筐体３３０１、支持台３３０２、表示部３３０３等を含む。本発明の表示装置は表示部３３０３にて用いることが出来る。
【０１２２】
図９（Ｂ）はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６、半導体記憶装置（図示せず）等を含む。本発明の表示装置は表示部３３１２や半導体記憶装置にて用いることが出来る。
【０１２３】
図９（Ｃ）はパーソナルコンピュータであり、本体３３２１、筐体３３２２、表示部３３２３、キーボード３３２４、半導体記憶装置（図示せず）等を含む。本発明の表示装置は表示部３３２３や半導体記憶装置にて用いることが出来る。
【０１２４】
図９（Ｄ）は携帯情報端末であり、本体３３３１、スタイラス３３３２、表示部３３３３、操作ボタン３３３４、外部インターフェイス３３３５、半導体記憶装置（図示せず）等を含む。本発明の表示装置は表示部３３３３や半導体記憶装置にて用いることが出来る。
【０１２５】
図９（Ｅ）は携帯電話であり、本体３４０１、音声出力部３４０２、音声入力部３４０３、表示部３４０４、操作スイッチ３４０５、アンテナ３４０６、半導体記憶装置（図示せず）を含む。本発明の表示装置は表示部３４０４や半導体記憶装置にて用いることが出来る。
【０１２６】
図９（Ｆ）はデジタルカメラであり、本体３５０１、表示部（Ａ）３５０２、接眼部３５０３、操作スイッチ３５０４、表示部（Ｂ）３５０５、バッテリー３５０６、半導体記憶装置（図示せず）を含む。本発明の表示装置は、表示部（Ａ）３５０２、表示部（Ｂ）３５０５や半導体記憶装置にて用いることが出来る。
【０１２７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【産業上の利用可能性】
【０１２８】
本発明により、複雑な駆動回路を内蔵した場合でも電源制御のみで目的の出力を得る半導体装置とその駆動方法を提供することができる。よって検査装置等において複雑な入力信号を必要とせず、簡易に目的の検査が実施することが可能である。さらにメモリー回路等を有する記憶装置等において記憶や内部状態の初期化が電源制御のみで簡易にすることが可能である。
【特許請求の範囲】
【請求項１】
書込ゲート線と、消去ゲート線と、ソース線と、電流供給線と、書込ゲートドライバと、消去ゲートドライバと、ソースドライバと、書込スイッチと、消去スイッチとを有し、前記書込ゲート線は前記書込ゲートドライバに接続され、前記消去ゲート線は前記消去ゲートドライバに接続され、前記ソース線は前記ソースドライバに接続され、前記ソース線と前記電流供給線との間に、書込スイッチと消去スイッチとが設けられ、前記書込スイッチの制御電極は前記書込ゲート線に接続され、前記消去スイッチの制御電極は前記消去ゲート線に接続された半導体装置の検査方法であって、
前記ソースドライバの電源端子と接地端子とを第１の電位とすることによって前記ソース線を第１の電位とし、
前記電流供給線を前記第１の電位とは異なる第２の電位とし、
前記書込ゲートドライバ又は前記消去ゲートドライバの少なくとも一方の電源端子と接地端子とを、前記書込スイッチ又は前記消去スイッチの少なくとも一方をオフする第３の電位とすることによって前記ソース線と前記電流供給線とを電気的に切断し、
前記ソースドライバの電源端子、接地端子、又は前記電流供給線を流れる電流値を測定することによって、前記ソース線と前記電流供給線との短絡の有無を検査することを特徴とする半導体装置の検査方法。
【請求項２】
書込ゲート線と、消去ゲート線と、ソース線と、電流供給線と、書込ゲートドライバと、消去ゲートドライバと、ソースドライバと、書込スイッチと、消去スイッチとを有し、前記書込ゲート線は前記書込ゲートドライバに接続され、前記消去ゲート線は前記消去ゲートドライバに接続され、前記ソース線は前記ソースドライバに接続され、前記ソース線と前記電流供給線との間に、書込スイッチと消去スイッチとが設けられ、前記書込スイッチの制御電極は前記書込ゲート線に接続され、前記消去スイッチの制御電極は前記消去ゲート線に接続された半導体装置の検査方法であって、
前記ソースドライバの電源端子と接地端子とを短絡し、
前記書込ゲートドライバ又は前記消去ゲートドライバの少なくとも一方の電源端子と接地端子とを、前記書込スイッチ又は前記消去スイッチの少なくとも一方をオフする電位とすることによって前記ソース線と前記電流供給線とを電気的に切断し、
前記ソース線と前記電流供給線との間に電流を流したときの前記ソース線と前記電流供給線との間の電位差を測定することによって、前記ソース線と前記電流供給線との短絡の有無を検査することを特徴とする半導体装置の検査方法。
【請求項１】
書込ゲート線と、消去ゲート線と、ソース線と、電流供給線と、書込ゲートドライバと、消去ゲートドライバと、ソースドライバと、書込スイッチと、消去スイッチとを有し、前記書込ゲート線は前記書込ゲートドライバに接続され、前記消去ゲート線は前記消去ゲートドライバに接続され、前記ソース線は前記ソースドライバに接続され、前記ソース線と前記電流供給線との間に、書込スイッチと消去スイッチとが設けられ、前記書込スイッチの制御電極は前記書込ゲート線に接続され、前記消去スイッチの制御電極は前記消去ゲート線に接続された半導体装置の検査方法であって、
前記ソースドライバの電源端子と接地端子とを第１の電位とすることによって前記ソース線を第１の電位とし、
前記電流供給線を前記第１の電位とは異なる第２の電位とし、
前記書込ゲートドライバ又は前記消去ゲートドライバの少なくとも一方の電源端子と接地端子とを、前記書込スイッチ又は前記消去スイッチの少なくとも一方をオフする第３の電位とすることによって前記ソース線と前記電流供給線とを電気的に切断し、
前記ソースドライバの電源端子、接地端子、又は前記電流供給線を流れる電流値を測定することによって、前記ソース線と前記電流供給線との短絡の有無を検査することを特徴とする半導体装置の検査方法。
【請求項２】
書込ゲート線と、消去ゲート線と、ソース線と、電流供給線と、書込ゲートドライバと、消去ゲートドライバと、ソースドライバと、書込スイッチと、消去スイッチとを有し、前記書込ゲート線は前記書込ゲートドライバに接続され、前記消去ゲート線は前記消去ゲートドライバに接続され、前記ソース線は前記ソースドライバに接続され、前記ソース線と前記電流供給線との間に、書込スイッチと消去スイッチとが設けられ、前記書込スイッチの制御電極は前記書込ゲート線に接続され、前記消去スイッチの制御電極は前記消去ゲート線に接続された半導体装置の検査方法であって、
前記ソースドライバの電源端子と接地端子とを短絡し、
前記書込ゲートドライバ又は前記消去ゲートドライバの少なくとも一方の電源端子と接地端子とを、前記書込スイッチ又は前記消去スイッチの少なくとも一方をオフする電位とすることによって前記ソース線と前記電流供給線とを電気的に切断し、
前記ソース線と前記電流供給線との間に電流を流したときの前記ソース線と前記電流供給線との間の電位差を測定することによって、前記ソース線と前記電流供給線との短絡の有無を検査することを特徴とする半導体装置の検査方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−２６２３０２（Ｐ２０１０−２６２３０２Ａ）
【公開日】平成２２年１１月１８日（２０１０．１１．１８）
【国際特許分類】
【出願番号】特願２０１０−１３１１７５（Ｐ２０１０−１３１１７５）
【出願日】平成２２年６月８日（２０１０．６．８）
【分割の表示】特願２００４−５６４４８２（Ｐ２００４−５６４４８２）の分割
【原出願日】平成１５年１２月９日（２００３．１２．９）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２２年１１月１８日（２０１０．１１．１８）
【国際特許分類】
【出願日】平成２２年６月８日（２０１０．６．８）
【分割の表示】特願２００４−５６４４８２（Ｐ２００４−５６４４８２）の分割
【原出願日】平成１５年１２月９日（２００３．１２．９）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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