半導体装置の製造方法
【課題】深い溝に埋め込まれる被加工層の表面に対する平坦化工程のプロセス管理を高い精度で行うことができる半導体装置の製造方法を提供する。
【解決手段】被エッチング材１０の主面を選択的にエッチングして第１の溝ＳＴとこの第１の溝ＳＴよりも深い第２の溝ＤＴとを形成する工程と、第１の溝ＳＴ及び第２の溝ＤＴにそれぞれ被加工材料を堆積させて被加工層を成膜する工程と、この被加工層の表面を平坦化する平坦化工程と、平坦化工程の後または途中で第１の溝ＳＴにおける被加工層１４Ｓの厚みを測定する工程とを備える。
【解決手段】被エッチング材１０の主面を選択的にエッチングして第１の溝ＳＴとこの第１の溝ＳＴよりも深い第２の溝ＤＴとを形成する工程と、第１の溝ＳＴ及び第２の溝ＤＴにそれぞれ被加工材料を堆積させて被加工層を成膜する工程と、この被加工層の表面を平坦化する平坦化工程と、平坦化工程の後または途中で第１の溝ＳＴにおける被加工層１４Ｓの厚みを測定する工程とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、膜の表面を平坦化する平坦化工程のプロセス管理技術に関する。
【背景技術】
【０００２】
半導体装置の製造工程では、半導体装置の微細化に伴い、絶縁膜や金属配線の上面の段差部分を選択的に平坦化して高精度な平坦面を形成する技術が必要不可欠となっている。平坦化技術として代表的なものは、絶縁膜や金属配線の上面を研磨する化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法である。ＣＭＰ法では、スラリと呼ばれる研磨砥粒入りの溶剤と、研磨パッドと呼ばれる研磨布との複合作用により、半導体ウエハの段差部分が選択的に研磨されて平坦化される。他の平坦化技術としては、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜を用いたＳＯＧ法も知られている。
【０００３】
ＣＭＰ法は、従来一般的であったＳＯＧ法に比べて、平坦性に優れてはいるものの、パタン密度により研磨特性が左右されやすいという問題がある。具体的には、パタン密度の粗密差により、配線間のＣＭＰプロセスでは製品領域内での膜厚差が生じ、メタルＣＭＰプロセスや素子分離ＣＭＰプロセスにおいては、ディッシングやエロージョンと呼ばれる形状劣化現象が生じ、半導体集積回路特性のバラツキや歩留まり低下の原因となることが知られている。そのため、良好な研磨特性、すなわち優れた平坦性を実現するためには、安定したプロセス管理を行うことが重要である。このようなプロセス管理に関する先行技術文献としては、たとえば、特開平０６−２２３３２５号公報（特許文献１）、特開２００２−０８３７９２号公報（特許文献２）及び特開２００２−２７０５５９号公報（特許文献３）が挙げられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０６−２２３３２５号公報
【特許文献２】特開２００２−０８３７９２号公報
【特許文献３】特開２００２−２７０５５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＣＭＰ工程のプロセス管理は、たとえば特許文献１に記載されるように、被加工層の厚みや立体形状を光学的に測定し、その測定結果に基づいて行うことができる。被加工層の厚みや立体形状は、分光法と呼ばれる方法を用いて測定することができる。しかしながら、深い溝に埋め込まれた絶縁材料や配線材料からなる被加工層の厚みや立体形状を分光法で測定することはむずかしいという問題がある。分光法による被加工層の解析は、被加工層の表面からの反射光と、被加工層の裏面からの反射光との位相差から生じる干渉光を利用するものである。溝が数十μｍを超える深さを持つと、この溝に埋め込まれた被加工層の裏面（溝の底面）からの反射光強度が著しく減衰するので、裏面からの反射光を利用することがむずかしくなる。したがって、従来の方法では、深い溝に埋め込まれた被加工層の厚みや立体形状を測定することができないため、あるいは、その測定誤差による精度低下が懸念されたためにＣＭＰ工程のプロセス管理を高い精度で行うことは容易ではなかった。
【０００６】
上記に鑑みて本発明の目的は、深い溝に埋め込まれる被加工層の表面に対する平坦化工程のプロセス管理を高い精度で行うことができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明による第１の半導体装置の製造方法は、被エッチング材の主面を選択的にエッチングして第１の溝と前記第１の溝よりも深い第２の溝とを形成する工程と、前記第１の溝及び前記第２の溝にそれぞれ被加工材料を堆積させて被加工層を成膜する工程と、前記被加工層の表面を平坦化する平坦化工程と、前記平坦化工程の後または途中で前記第１の溝における前記被加工層の厚みを測定する工程と、を備えることを特徴とする。
【０００８】
本発明による第２の半導体装置の製造方法は、被エッチング材の主面上に絶縁薄膜を形成する工程と、前記主面及び前記絶縁薄膜を選択的にエッチングして第１の溝と前記第１の溝よりも深い第２の溝とを形成する工程と、前記第１の溝及び前記第２の溝にそれぞれ被加工材料を堆積させて被加工層を形成する工程と、前記被加工層の表面を平坦化する平坦化工程と、前記平坦化工程の後または途中で前記第１の溝の開口周縁部の上方から見た顕微鏡像を得る工程と、前記第１の溝の開口周縁部の当該顕微鏡像に基づいて、当該開口周縁部付近における前記被エッチング材の露出領域の寸法を測定する工程と、を備えることを特徴とする。
【０００９】
本発明による第３の半導体装置の製造方法は、被エッチング材の主面上に絶縁薄膜を形成する工程と、前記主面及び前記絶縁薄膜を選択的にエッチングして溝を形成する工程と、前記溝に被加工材料を堆積させて被加工層を形成する工程と、前記被加工層の表面を平坦化する平坦化工程と、前記被加工物の表面に対する当該平坦化工程の後または途中で前記溝の開口周縁部の上方から見た顕微鏡像を得る工程と、前記溝の開口周縁部の当該顕微鏡像に基づいて、当該開口周縁部における前記被エッチング材の露出領域の寸法を測定する工程と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、深い溝に埋め込まれた層の厚みを測定することがむずかしい状況でも、平坦化工程のプロセス管理を高い精度で行うことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る実施の形態１の半導体装置の製造工程のうち素子分離構造を形成するための第１の工程を概略的に示す断面図である。
【図２】実施の形態１の半導体装置の製造工程のうち素子分離構造を形成するための第２の工程を概略的に示す断面図である。
【図３】実施の形態１の半導体装置の製造工程のうち素子分離構造を形成するための第３の工程を概略的に示す断面図である。
【図４】実施の形態１の半導体装置の製造工程のうち素子分離構造を形成するための第４の工程を概略的に示す断面図である。
【図５】実施の形態１の半導体装置の製造工程のうち素子分離構造を形成するための第５の工程を概略的に示す断面図である。
【図６】実施の形態１の半導体装置の製造工程のうち素子分離構造を形成するための第６の工程を概略的に示す断面図である。
【図７】実施の形態１の半導体装置の製造工程のうち素子分離構造を形成するための第７の工程を概略的に示す断面図である。
【図８】実施の形態１の半導体装置の製造工程のうち素子分離構造を形成するための第８の工程を概略的に示す断面図である。
【図９】膜厚測定装置の構成を概略的に示す図である。
【図１０】実施の形態１に係る平坦化工程管理用のトレンチ構造を概略的に示す断面図である。
【図１１】シリコン基板上に成膜された絶縁膜の膜厚の実測値の時間的変化を表すグラフである。
【図１２】半導体ウエハの一例を概略的に示す上面視図である。
【図１３】従来の素子分離構造を形成するための第１の工程を概略的に示す断面図である。
【図１４】従来の素子分離構造を形成するための第２の工程を概略的に示す断面図である。
【図１５】従来の素子分離構造を形成するための第３の工程を概略的に示す断面図である。
【図１６】従来の素子分離構造を形成するための第４の工程を概略的に示す断面図である。
【図１７】従来の素子分離構造を形成するための第５の工程を概略的に示す断面図である。
【図１８】従来の素子分離構造を形成するための第６の工程を概略的に示す断面図である。
【図１９】本発明に係る実施の形態２の半導体装置の製造工程のうち埋め込み導電層構造を形成するための第１の工程を概略的に示す断面図である。
【図２０】実施の形態２の半導体装置の製造工程のうち埋め込み導電層構造を形成するための第２の工程を概略的に示す断面図である。
【図２１】実施の形態２の半導体装置の製造工程のうち埋め込み導電層構造を形成するための第３の工程を概略的に示す断面図である。
【図２２】実施の形態２の半導体装置の製造工程のうち埋め込み導電層構造を形成するための第４の工程を概略的に示す断面図である。
【図２３】実施の形態２の半導体装置の製造工程のうち埋め込み導電層構造を形成するための第５の工程を概略的に示す断面図である。
【図２４】実施の形態２の半導体装置の製造工程のうち埋め込み導電層構造を形成するための第６の工程を概略的に示す断面図である。
【図２５】（Ａ）は、図２４（Ａ）の状態に対応するトレンチマークの上面視図であり、（Ｂ）は、図２４（Ａ）の状態に対応する埋め込み導電層構造の上面視図である。
【図２６】（Ａ）は、図２４（Ｂ）の状態に対応するトレンチマークの上面視図であり、（Ｂ）は、図２４（Ｂ）の状態に対応する埋め込み導電層構造の上面視図である。
【図２７】本発明に係る実施の形態３の埋め込み導電層構造を形成するための第１の工程を概略的に示す断面図である。
【図２８】実施の形態３の埋め込み導電層構造を形成するための第２の工程を概略的に示す断面図である。
【図２９】実施の形態３の埋め込み導電層構造を形成するための第３の工程を概略的に示す断面図である。
【図３０】本発明に係る実施の形態４の埋め込み絶縁膜構造を形成するための第１の工程を概略的に示す断面図である。
【図３１】実施の形態４の埋め込み絶縁膜構造を形成するための第２の工程を概略的に示す断面図である。
【図３２】実施の形態４の埋め込み絶縁膜構造を形成するための第３の工程を概略的に示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。
【００１３】
実施の形態１．
図１〜図８は、本発明に係る実施の形態１の半導体装置の製造工程のうち素子分離構造の形成工程を概略的に示す断面図である。以下、図１〜図８を参照しつつ、実施の形態１の製造工程について説明する。
【００１４】
まず、図１に示されるように、被エッチング材である半導体基板１０の主面上に酸化膜１１Ａを成膜する。半導体基板１０としてはシリコン基板を使用することができるが、これに限定されるものではない。シリコン基板に代えて、たとえば、シリコン以外の単結晶半導体、多結晶半導体あるいは化合物半導体からなる構造を含むバルク基板やＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を使用してもよい。酸化膜１１Ａは、たとえば、公知の熱酸化法を用いて形成することができる。
【００１５】
次に、図２に示されるように、半導体リソグラフィ（たとえば、フォトリソグラフィや紫外線リソグラフィ）を用いて、酸化膜１１Ａ上に、開口部を持つレジストパターン１２を形成し、このレジストパターン１２をマスクとして酸化膜１１Ａ及び半導体基板１０の主面を選択的にドライエッチングすることにより平坦化工程管理用のトレンチ（溝）ＳＴを形成する。その後、レジストパターン１２はウエットエッチングにより除去される。ここで、トレンチＳＴは、たとえば、上面視で一辺が５０μｍ〜１００μｍ程度の矩形状を有するように形成されればよい。また、トレンチＳＴの深さ（トレンチＳＴの上端から底面までの距離）は、このトレンチＳＴに埋め込まれる層（図示せず）を分光法で解析することが可能な範囲（数十μｍ以下）に設定されればよい。
【００１６】
次に、図３に示されるように、半導体リソグラフィを用いて酸化膜１１Ａ上に開口部を持つレジストパターン１３を形成し、このレジストパターン１３をマスクとして酸化膜１１Ａ及び半導体基板１０の主面を選択的にドライエッチングすることにより素子分離用のトレンチ（溝）ＤＴ（以下、ディープトレンチＤＴと呼ぶ。）を形成する。その後、レジストパターン１３はウエットエッチングにより除去される。このディープトレンチＤＴの深さ（ディープトレンチＤＴの上端から底面までの距離）は、平坦化工程管理用のトレンチＳＴよりも深い。
【００１７】
次に、図４に示されるように、熱酸化法を用いてトレンチＳＴ，ＤＴの内壁（露出面）を酸化することにより熱酸化膜１１Ｓ，１１Ｄを形成する。熱酸化膜１１Ｄは、トレンチＤＴの内壁がドライエッチングにより受けたダメージを回復させるためのものである。その後、図５に示されるように、たとえばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはプラズマＣＶＤ法を用いて、全面に亘って高誘電率の絶縁材料を堆積させて絶縁膜（被加工層）１４を形成し、トレンチＳＴ，ＤＴの内部に絶縁材料を埋め込む。絶縁膜１４は、たとえば、シリコン酸化膜や窒化膜で形成することができる。
【００１８】
次に、ＣＭＰ工程により絶縁膜１４の表面を平坦化（研磨）しつつ絶縁膜１４の表面を後退させる。この結果、図６に示されるように、トレンチＳＴ，ＤＴの外に形成されていた絶縁材料が除去され、トレンチＳＴ，ＤＴの内部に絶縁膜１４Ｓ，１４Ｄが埋め込まれる。トレンチＳＴと埋め込み絶縁膜１４Ｓとからなるトレンチ構造は、ＣＭＰ工程管理用のトレンチマーク２０Ｓとして使用される。
【００１９】
ここで、ＣＭＰ工程のプロセス管理を行うために、ＣＭＰ工程の後または途中でトレンチマーク２０Ｓの絶縁膜１４Ｓの厚みが光学的に測定される。絶縁膜１４Ｓの厚み測定は、ＣＭＰ工程の製造ラインから切り離された膜厚測定装置を用いてオフラインで行ってもよいし、もしくは、ＣＭＰ工程の製造ライン中に組み込まれた膜厚測定装置を用いてインラインで（ＣＭＰ工程を一時的に中断して）行ってもよい。
【００２０】
図９は、絶縁膜１４Ｓの厚みを測定可能な膜厚測定装置３０の構成を概略的に示す図である。図９に示されるように、膜厚測定装置３０は、半導体基板１０を支持する支持台３１と、この支持台３１をＸ軸方向，Ｙ軸方向またはＺ軸方向に駆動して半導体ウエハ１０を位置決めする駆動ステージ３２と、この駆動ステージ３２の動作を制御するステージ駆動制御部４０とを備える。また、膜厚測定装置３０は、可視光や紫外線などの光線を放出する光源３３と、この光源３３を駆動する光源駆動部４１と、光源３３の出射光を半導体ウエハ１０へ導き、その反射光を光検出器４２に入射させる光学系３４〜３７とを有する。光検出器４２は、光学系３６，３５，３７を経て入射された反射光を複数波長の光に分光し、分光された光を検出し、その検出結果を膜厚測定部４３に出力する。膜厚測定部４３は、光検出器４２の出力に基づいてトレンチＳＴ内の絶縁膜１４Ｓの厚みを測定することができる。
【００２１】
光源３３の出射光は、光学系３４〜３６により入射光ＩＬに変換され、図７に示されるように絶縁膜１４Ｓ，１４Ｄに入射する。トレンチＳＴ内の絶縁膜１４Ｓで反射した光ＯＬｓは、絶縁膜１４Ｓの表面で反射した反射光と、絶縁膜１４Ｓの裏面（トレンチＳＴの底面）で反射した反射光とを含む。絶縁膜１４Ｓの表面からの反射光と、絶縁膜１４Ｓの裏面からの反射光とは互いに干渉し、両者の干渉光の強度は、絶縁膜１４Ｓの膜厚に応じて変化する。よって、膜厚測定部４３は、その干渉光の強度の検出値を予め用意された基準値と比較することにより、絶縁膜１４Ｓの膜厚及びその３次元分布を測定することができる。一方、ディープトレンチＤＴ内の絶縁膜１４Ｄで反射した光ＯＬｄは、絶縁膜１４Ｄの表面で反射した表面反射光を含むが、絶縁膜１４Ｄの裏面（ディープトレンチＤＴの底面）で反射した反射光をほとんど含まない。これは、ディープトレンチＤＴが数十μｍを超える深さを有し、絶縁膜１４Ｄの裏面からの反射光の減衰量や散乱量が大きいからである。
【００２２】
膜厚測定部４３は、トレンチマーク２０Ｓにおける絶縁膜１４Ｓの膜厚の測定値に基づいて、ディープトレンチＤＴ内の絶縁膜１４Ｄに対する平坦化工程が終点（ｅｎｄ ｐｏｉｎｔ）に達しているか否かを判定することができる。平坦化工程が終点に達していないと判定された場合（研磨不足の場合）は、さらにＣＭＰ工程が続行されて絶縁膜１４Ｓ，１４Ｄの表面が研磨される。一方、平坦化工程が終点に達していると判定された場合は、ＣＭＰ工程は完了する。
【００２３】
ＣＭＰ工程が完了した後は、ウエットエッチングにより酸化膜１１Ａを除去する。この結果、図８に示されるような素子分離構造２０Ｄが形成される。
【００２４】
上記トレンチマーク２０ＳのトレンチＳＴの深さに関しては、トレンチＳＴが深すぎると、トレンチＳＴの底面で反射した光の減衰量や散乱量が大きくなるので、膜厚の測定精度は低下し、終点検出感度も低下することとなる。一方、トレンチＳＴが浅すぎると、測定精度が平坦化工程時の研磨量のバラツキの影響を受けやすい。また、絶縁膜１４の堆積当初の膜厚Ｌａ（図１０）も測定精度に影響を与えるものと考えられる。そこで、本発明者らは、絶縁膜１４の堆積当初の膜厚Ｌａに対するトレンチＳＴの深さＬｄの比率α（＝Ｌｄ／Ｌａ）に着目し、この比率αが測定精度に与える影響を実験により調べた。
【００２５】
図１１は、シリコン基板上に成膜された絶縁膜１２の膜厚の実測値の時間的変化を表すグラフである。図１１のグラフの横軸は、ＣＭＰ工程の研磨時間（ｐｏｌｉｓｈｉｎｇ ｔｉｍｅ）を示し、グラフの縦軸は、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）を成膜材料としてプラズマＣＶＤ法により成膜された絶縁膜（シリコン酸化膜）の膜厚を示している。また、このグラフには、α＝０％（Ｌｄ＝０μｍ）、α＝４０％（Ｌａ＝５μｍ；Ｌｄ＝２μｍ）、α＝６０％（Ｌａ＝５μｍ；Ｌｄ＝３μｍ）及びα＝８０％（Ｌａ＝５μｍ；Ｌｄ＝４μｍ）の各場合の膜厚の測定曲線が示されている。なお、α＝０％の場合の測定曲線は、トレンチＳＴの外の領域に堆積された絶縁膜の膜厚の時間的変化を示すものである。
【００２６】
図１１に示されるように、研磨時間の進行とともにトレンチＳＴの外に形成された絶縁膜１２の膜厚（α＝０％）は次第に減少する。これに伴い、トレンチＳＴにおける絶縁膜１２の膜厚も次第に減少している。このグラフによれば、比率αが大きいほど、トレンチＳＴにおける膜厚の測定精度が平坦化工程時の研磨量のバラツキの影響を受けにくく、膜厚測定値の挙動が安定していることが分かる。一方、比率αが小さいほど、膜厚が変化するタイミングが早いことが分かる。具体的には、α＝０％の場合は、研磨開始直後から絶縁膜の膜厚変化を確認することができる。また、α＝４０％の場合は、研磨時間が約５０秒で膜厚変化が確認され、α＝６０％の場合は、研磨時間が約１８０秒で膜厚変化が確認され、α＝８０％の場合は、研磨時間が約４１５秒で膜厚変化が確認された。
【００２７】
図１１のグラフによれば、比率αが４０％〜８０％の範囲内ではおおむね良好な測定曲線が得られていることが分かる。特に、比率αが６０％を中心とする５０％〜７０％の範囲内にあるときには、良好な測定精度と終点検出感度が得られることが期待できる。なお、トレンチＳＴの深さＬｄについては、本実施の形態のトレンチＳＴの形成工程と同一工程で形成されたトレンチの深さを、予め、たとえば原子力間顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）や、焦点深度を光学的に測定する顕微鏡などを用いた段差測定機で測定しておくことにより、トレンチＳＴの深さＬｄを既知の値とすることができる。
【００２８】
上記トレンチマーク２０Ｓは、半導体ウエハのスクライブ領域内に形成されることが望ましい。図１２（Ａ），（Ｂ）は、上記半導体基板１０を有する半導体ウエハＷの一例を概略的に示す上面視図である。半導体ウエハＷの上面には、複数のショット領域５０，…，５０が形成されており、各ショット領域５０に、半導体集積回路を有するチップが形成されるチップ領域（製品領域）５１が設けられている。チップ領域５１，５１間には、たとえば８０μｍ〜１００μｍ程度の幅の帯状のスクライブ領域５２が形成されている。このスクライブ領域５２は、チップを半導体ウエハＷから分離（個片化）するための切断領域である。このようなスクライブ領域５２内の空き領域５２ｍに上記トレンチマーク２０Ｓを形成すればよい。これにより、チップ領域５１のレイアウトに影響を与えることなくトレンチマーク２０Ｓを形成することができる。
【００２９】
以上に説明したように実施の形態１では、素子分離用のディープトレンチＤＴが深いために、このディープトレンチＤＴにおける絶縁膜１４Ｄの膜厚を高精度に測定することがむずかしい場合でも、トレンチマーク２０Ｓの絶縁膜１４Ｓの厚みの測定結果に基づいて、平坦化工程の終点に達したか否かを正確に判断することができる。したがって、平坦化工程のプロセス管理を高い精度で行うことができる。
【００３０】
また、本実施の形態の半導体装置の製造方法では、従来の製法のようにＣＭＰに対するストッパ膜を形成せずに済むので、工程数を削減することができ、製造コストを下げることができるという利点がある。この点を図１３〜図１８を参照しつつ以下に説明する。図１３〜図１８は、従来の素子分離構造の形成工程を概略的に示す断面図である。従来の工程では、まず、図１３に示されるように、シリコン基板６０の主面を酸化して酸化膜６１Ａを形成した後に、この酸化膜６１Ａ上に窒化膜６２をストッパ膜として形成する。その後、図１４に示されるように、フォトリソグラフィとドライエッチングとにより半導体基板６０にディープトレンチＤＴｃを形成する。さらに、図１５に示されるように、このディープトレンチＤＴｃの内壁を熱酸化して熱酸化膜６１Ｂを形成し、その後、全面に亘って絶縁材料を堆積して絶縁膜６３を形成し、ディープトレンチＤＴｃ内に絶縁材料を埋め込む。その後、ＣＭＰ工程により絶縁膜６３の表面を平坦化（研磨）しつつ後退させる。このとき、窒化膜６２は、ＣＭＰに対するストッパ膜として機能する。よって、図１６に示されるように、ディープトレンチＤＴｃ内に埋め込まれた絶縁膜６３Ｂが形成される。
【００３１】
ＣＭＰ工程の後は、ウエットエッチングにより窒化膜６２を除去し（図１７）、さらに酸化膜６１Ａを除去することにより図１８に示すような素子分離構造が形成される。
【００３２】
このように従来の工程では、ＣＭＰ工程の後に窒化膜６２を除去する工程が必要である。また、窒化膜６２を除去することで絶縁膜６３Ｂと半導体基板６０との間に段差（図１７）が形成されるので、この段差を除去するための工程管理が必要になる。さらには、窒化膜６２の膜厚にバラツキが生じたとき、この膜厚のバラツキが、絶縁膜６３Ｂと半導体基板６０との間の段差（図１７）のバラツキを生じさせ、ひいてはトランジスタなどの半導体装置の特性誤差を生じさせるという問題がある。
【００３３】
これに対し、本実施の形態の製造工程では、ＣＭＰ工程の終点検出用のストッパ膜を形成することなく、ＣＭＰ工程の終点を高精度で検出することができ、これによりディープトレンチＤＴの深さに対する絶縁膜１４Ｄの膜厚を最適化することができる。したがって、ストッパ膜を形成することに起因する全ての問題発生を確実に回避することができる。
【００３４】
実施の形態２．
次に、本発明の実施の形態２について説明する。図１９〜図２４は、実施の形態２の半導体装置の製造工程のうち素子分離構造が形成された後の導電層形成工程を概略的に示す断面図である。図１９〜図２４を参照しつつ、実施の形態２の導電層形成工程について説明する。
【００３５】
まず、図１９に示されるように、被エッチング材である半導体基板１０の主面上に数十ｎｍ〜数百ｎｍ程度の絶縁薄膜７１Ａを成膜する。絶縁薄膜７１Ａは、たとえば、公知の熱酸化法を用いて形成することができるが、これに限定されるものではない。次に、図２０に示されるように、半導体ウエハの工程管理領域（たとえば、図１２（Ｂ）のスクライブ領域５２内の空き領域）において、半導体リソグラフィを用いて、半導体基板１０の主面上にレジストパターン７２を形成し、このレジストパターン７２をマスクとして絶縁薄膜７１Ａ及び半導体基板１０の主面を選択的にドライエッチングすることにより平坦化工程管理用のトレンチＳＴｂを形成する。その後、レジストパターン７２は除去される。なお、トレンチＳＴｂは、たとえば、上面視で一辺が５０μｍ〜１００μｍ程度の矩形状を有するように形成されればよい。
【００３６】
次に、図２１に示されるように、素子分離構造で区画される素子領域（半導体素子が形成される領域）において、半導体リソグラフィを用いて半導体基板１０の主面上にレジストパターン７３を形成し、このレジストパターン７３をマスクとして絶縁薄膜７１Ａ及び半導体基板１０の主面を選択的にドライエッチングすることにより導電層埋め込み用のトレンチＤＴｂを形成する。その後、レジストパターン７３は除去される。
【００３７】
次に、図２２に示されるように、熱酸化法を用いてトレンチＳＴｂ，ＤＴｂの内壁（露出面）を酸化することにより熱酸化膜７１Ｓ，７１Ｄを形成する。続けて、図２３に示されるように、たとえばＬＰ−ＣＶＤ法またはプラズマＣＶＤ法を用いて、全面に亘ってポリシリコンなどの導電材料を堆積させて導電層（被加工層）７４を形成し、トレンチＳＴｂ，ＤＴｂの内部に導電材料を埋め込む。
【００３８】
次に、ＣＭＰ工程により導電層７４の表面を平坦化（研磨）しつつ導電層７４の表面を後退させる。図２４（Ａ）は、研磨時間ｔ１の時点での被研磨面の状態を概略的に示す断面図である。図２４（Ａ）に示されるように、被研磨面においては、トレンチＳＴｂ，ＤＴｂの外に形成されていた導電材料が除去されている。また、トレンチＳＴｂ，ＤＴｂの内部に導電層７４Ｓ，７４Ｄが埋め込まれている。トレンチＤＴｂと埋め込み導電層７４Ｄとからなるトレンチ構造８０Ｄは、埋め込み導電層構造である。一方、トレンチＳＴｂと埋め込み導電層７４Ｓとからなるトレンチ構造は、ＣＭＰ工程管理用のトレンチマーク８０Ｓとして使用される。図２５（Ａ）は、研磨時間ｔ１の時点でのトレンチマーク８０Ｓの上面視図であり、図２６（Ａ）は、研磨時間ｔ１の時点での埋め込み導電層構造８０Ｄの上面視図である。
【００３９】
ここで、ＣＭＰ工程のプロセス管理を行うために、上記実施の形態１の場合と同様に膜厚測定装置３０を用いて、ＣＭＰ工程の後または途中でトレンチマーク８０Ｓの導電層７４Ｓの厚みを光学的に測定し、その測定結果を利用することができる。すなわち、膜厚測定装置３０は、図２４（Ａ）に示されるように光ＩＬを絶縁膜７４Ｓに入射させ、その反射光ＯＬｓに基づいて研磨不足か否かを判定することができる。なお、本実施の形態では、ディープトレンチＤＴｂは数十μｍを超える深さを有し、導電層７４Ｄの裏面で反射した光の減衰量や散乱量が大きいため、導電層７４Ｄの膜厚を測定することはできない。
【００４０】
図２４（Ａ）の状態からさらに研磨が続行されると、研磨時間ｔ２（＞ｔ１）の時点で被研磨面は、図２４（Ｂ）に示す状態に変化する。図２５（Ｂ）は、研磨時間ｔ２の時点でのトレンチマーク８０Ｓの上面視図であり、図２６（Ｂ）は、研磨時間ｔ２の時点での埋め込み導電層構造８０Ｄの上面視図である。図２４（Ｂ）及び図２５（Ｂ）に示されるように、トレンチＳＴｂの開口周縁部付近で半導体基板１０の主面の一部が絶縁薄膜７１Ａから露出して露出領域（過剰研磨領域）７５Ｓを形成している。この露出領域７５Ｓは、絶縁薄膜７１Ａの研磨速度が導電層７４Ｓの研磨速度よりも小さいために生じたものである。互いに研磨速度の異なる絶縁薄膜７１Ａと導電層７４Ｓとの境界部分においては、段差が生じやすく、研磨圧力が集中するので、半導体基板１０の主面が露出しやすい。同様に、図２４（Ｂ）及び図２６（Ｂ）に示されるように、ディープトレンチＤＴｂの開口周縁部付近でも、半導体基板１０の主面の一部が絶縁薄膜７１Ａから露出して露出領域（過剰研磨領域）７５Ｄを形成している。露出領域７５Ｓ，７５Ｄの寸法Ｄｂ，Ｄａは、研磨時間が進行するほど大きくなる。
【００４１】
本実施の形態では、光学顕微鏡を用いて、ＣＭＰ工程の後または途中でトレンチマーク８０Ｓの上面の顕微鏡像、あるいは、埋め込み導電層構造８０Ｄの上面の顕微鏡像を取得する。そして、取得した顕微鏡像に現れている露出領域７５Ｓの寸法Ｄｂあるいは露出領域７５Ｄの寸法Ｄａを測定する。露出領域７５Ｓ，７５Ｄのコントラストは、絶縁薄膜７１Ａ及び導電層７４Ｓ，７４Ｄのコントラストとは異なるので、露出領域７５Ｓ，７５Ｄを容易に識別することが可能である。露出領域７５Ｓ，７５Ｄの寸法（パターンを含む。）の測定は、目視で行うこともできるし、あるいは、顕微鏡像の画像データを画像処理して露出領域７５Ｓ，７５Ｄの境界線（輪郭）を自動検出し、その検出結果に基づいて行うことも可能である。
【００４２】
なお、光学顕微鏡に代えて走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を使用してもよい。絶縁膜と半導体基板１０の主面とは導電性が異なり、特に絶縁膜の表面はチャージアップ状態（サンプル表面から電子が消失し、正に帯電した状態）になりやすいので、ＳＥＭ像に基づいて半導体基板１０の露出領域７５Ｓ，７５Ｄを識別することができる。
【００４３】
そして、露出領域７５Ｓの寸法Ｄｂあるいは露出領域７５Ｄの寸法Ｄａを予め用意された基準値と比較することにより、ＣＭＰ工程が終点に達したか否かが判定される。平坦化工程が終点に達していないと判定された場合（研磨不足の場合）は、さらにＣＭＰ工程が続行される。一方、平坦化工程が終点に達していると判定された場合は、ＣＭＰ工程は完了する。なお、トレンチマーク８０Ｓ及び埋め込み導電層構造８０Ｄの双方の顕微鏡像を取得し、これらの寸法Ｄａ，Ｄｂの測定結果に基づいて終点検出を行ってもよい。
【００４４】
上記したように実施の形態２では、露出領域７５Ｓ，７５Ｄの顕微鏡像に基づいて、ＣＭＰ工程の終点検出を行うことができる。研磨時間の経過とともに、露出領域７５Ｓ，７５Ｄの寸法Ｄｂ，Ｄａは連続的に変化するので感度の高い終点検出を行うことができる。したがって、ディープトレンチＤＴｂ内の導電層７４Ｄに対する平坦化工程のプロセス管理を高い精度で容易に行うことができる。
【００４５】
上述したように、膜厚測定装置３０を用いて導電層７４Ｓの膜厚を光学的に測定し、その測定結果を使用した終点検出を行うことが可能である。しかしながら、過剰に研磨されて導電層７４Ｓの膜厚が薄くなりすぎると、光学的測定値の誤差が大きくなり、終点検出を行うことがむずかしい場合がある。このような場合でも、本実施の形態では、露出領域７５Ｓ，７５Ｄの寸法Ｄｂ，Ｄａに基づいて終点検出を行うことができる。
【００４６】
また、トレンチマーク８０Ｓは、素子領域の回路パターンに依存しないので、半導体デバイスの種類に制約されないプロセス管理を行うことができる。さらに、トレンチマーク８０Ｓの寸法やトレンチＳＴｂの深さなどをデバイス構造に合わせて最適化できるため、高感度なプロセス管理を容易に実現することができる。
【００４７】
なお、トレンチマーク８０Ｓを形成しない場合でも、埋め込み導電層構造８０Ｄの露出領域７５Ｄの寸法Ｄａの測定結果に基づいて平坦化工程のプロセス管理を行うことが可能である。
【００４８】
また、本実施の形態のプロセス管理は、ディープトレンチ内に導電層を埋め込む場合だけでなく、ディープトレンチ内に絶縁膜を埋め込む場合にも応用することができる。たとえば、まず、半導体基板や層間絶縁膜などの被エッチング材の主面上に絶縁薄膜（たとえば、窒化膜）を成膜し、これら絶縁薄膜及び被エッチング材の主面を選択的にエッチングしてトレンチを形成する。次に、全面に亘ってシリコン酸化物などの絶縁材料を堆積して絶縁層を形成し、トレンチ内に絶縁材料を埋め込む。そして、この絶縁層の上面をＣＭＰ工程により平坦化する。このような平坦化工程でも、トレンチの開口周縁部付近で、過剰研磨された絶縁薄膜から被エッチング材の主面の一部を露出させることができる。その露出領域（過剰研磨領域）の寸法を測定すれば、その測定結果に基づいて平坦化工程の終点検出を行うことが可能である。
【００４９】
実施の形態３．
次に、図２７〜図２９を参照しつつ、本発明に係る実施の形態３の半導体装置の製造方法について説明する。図２７〜図２９は、実施の形態１のトレンチマーク２０Ｓ及び素子分離構造２０Ｄ（図８）が形成された後に、埋め込み導電層構造を形成するための工程を概略的に示す断面図である。
【００５０】
まず、図２７に示されるように、素子分離構造２０Ｄで区画された素子領域に電極埋め込み用のトレンチＴｅを有する半導体基板１０を用意する。トレンチＴｅ内壁には酸化膜９１が形成されている。そして、図２８に示されるように、たとえばＬＰ−ＣＶＤ法またはプラズマＣＶＤ法を用いて、全面に亘ってポリシリコンなどの導電材料を堆積させて導電層（被加工層）９２を形成し、トレンチＴｅの内部に酸化膜９１を介して導電材料を埋め込む。
【００５１】
次に、ＣＭＰ工程により導電層９２の表面を平坦化（研磨）しつつ導電層９２の表面を後退させる。この結果、図２９に示されるように、トレンチＴｅの内部に埋め込み導電層９２Ｅが形成される。このような埋め込み導電層９２Ｅは、たとえば、ゲートトレンチ構造のゲート電極として利用することができる。
【００５２】
次いで、光学顕微鏡や走査型電子顕微鏡を用いて、トレンチマーク２０Ｓの上面の顕微鏡像を取得する。そして、この顕微鏡像の中に、トレンチマーク２０Ｓの上に残留する導電材料が現れているか否かを判定する。導電層９２の構成材料と絶縁膜１４Ｓの構成材料とは互いに異種（異なる膜質）であり、且つ、互いに異なるコントラストを有するので、顕微鏡像に基づいて導電材料を容易に識別することが可能である。図２９に示されるように、トレンチマーク２０Ｓの絶縁膜１４Ｓの上面の凹みに導電材料９２Ｒが残留していることが確認された場合（研磨不足の場合）は、さらにＣＭＰ工程が続行される。一方、絶縁膜１４Ｓの上面の凹みに導電材料９２Ｒが残留していることが確認されない場合は、ＣＭＰ工程が終点に達したと判定されてＣＭＰ工程は完了する。
【００５３】
以上説明したように実施の形態３によれば、トレンチマーク２０Ｓを利用して研磨不足の有無を容易に判定することができる。
【００５４】
実施の形態４．
次に、図３０〜図３２を参照しつつ、本発明に係る実施の形態４の半導体装置の製造方法について説明する。図３０〜図３２は、実施の形態１のトレンチマーク２０Ｓ及び素子分離構造２０Ｄ（図８）が形成された後に、埋め込み絶縁膜構造を形成するための工程を概略的に示す断面図である。
【００５５】
まず、図３０に示されるように、素子分離構造２０Ｄで区画された素子領域に絶縁膜埋め込み用のトレンチＴｄを有する半導体基板１０を用意する。そして、図３１に示されるように、たとえばＬＰ−ＣＶＤ法またはプラズマＣＶＤ法を用いて、全面に亘って高誘電率の絶縁材料を堆積させて絶縁膜（被加工層）９７を形成し、トレンチＴｄの内部に絶縁材料を埋め込む。絶縁膜９７は、たとえば、シリコン酸化膜や窒化膜で形成することができる。
【００５６】
次に、ＣＭＰ工程により絶縁膜９７の表面を平坦化（研磨）しつつ絶縁膜９７の表面を後退させる。この結果、図３２に示されるように、トレンチＴｄの内部に埋め込み絶縁膜９７Ｅが形成される。
【００５７】
本実施の形態では、絶縁膜９７の構成材料（絶縁材料）と絶縁膜１４Ｓの構成材料とは互いに同種（同じ膜質）であり、且つ、互いにほぼ同じコントラストを有するので、顕微鏡像に基づいて絶縁材料の残留の有無を判定することはむずかしい。そこで、本実施の形態では、上記実施の形態１の場合と同様に膜厚測定装置３０を用いて、トレンチマーク２０Ｓにおける絶縁膜の厚みを光学的に測定し、その測定結果に基づいて終点検出を行う。すなわち、図３２に示されるようにトレンチマーク２０Ｓの上に絶縁材料９７Ｒが残留している場合と、そうでない場合とでトレンチマーク２０Ｓにおける絶縁膜の厚みが異なるので、膜厚測定装置３０は、この厚みに違いに基づいて絶縁材料９７Ｒの残留の有無を判定することができる。
【００５８】
図３２に示されるように、トレンチマーク２０Ｓの絶縁膜１４Ｓの上面の凹みに絶縁材料９７Ｒが残留していると判定された場合（研磨不足の場合）は、さらにＣＭＰ工程が続行される。一方、絶縁膜１４Ｓの上面の凹みに絶縁材料９７Ｒが残留していないと判定された場合は、ＣＭＰ工程が終点に達したと判定されてＣＭＰ工程は完了する。
【００５９】
以上説明したように実施の形態４によれば、トレンチマーク２０Ｓを利用して研磨不足の有無を容易に判定することができる。
【００６０】
以上、図面を参照して本発明の種々の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。
【符号の説明】
【００６１】
１０ 半導体基板、 １１Ａ，１１Ｓ，１１Ｄ 絶縁膜、 ＳＴ，ＳＴｂ トレンチ、 ＤＴ，ＤＴｂ ディープトレンチ、 １２，１３ レジストパターン、 １４，１４Ｓ，１４Ｄ 絶縁膜、 ２０Ｓ トレンチマーク、 ２０Ｄ 素子分離構造、 ３０ 膜厚測定装置、 ３１ 支持台、 ３２ 駆動ステージ、 ３３ 光源、 ３４〜３７ 光学系、 ４０ ステージ駆動制御部、 ４１ 光源駆動部、 ５０ ショット領域、 ５１ チップ領域（製品領域）、 ５２ スクライブ領域、 ７１Ａ 絶縁薄膜、 ７４，７４Ｓ，７４Ｄ 導電層、 ７５Ｓ，７５Ｄ 露出領域（過剰研磨領域）。
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、膜の表面を平坦化する平坦化工程のプロセス管理技術に関する。
【背景技術】
【０００２】
半導体装置の製造工程では、半導体装置の微細化に伴い、絶縁膜や金属配線の上面の段差部分を選択的に平坦化して高精度な平坦面を形成する技術が必要不可欠となっている。平坦化技術として代表的なものは、絶縁膜や金属配線の上面を研磨する化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法である。ＣＭＰ法では、スラリと呼ばれる研磨砥粒入りの溶剤と、研磨パッドと呼ばれる研磨布との複合作用により、半導体ウエハの段差部分が選択的に研磨されて平坦化される。他の平坦化技術としては、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜を用いたＳＯＧ法も知られている。
【０００３】
ＣＭＰ法は、従来一般的であったＳＯＧ法に比べて、平坦性に優れてはいるものの、パタン密度により研磨特性が左右されやすいという問題がある。具体的には、パタン密度の粗密差により、配線間のＣＭＰプロセスでは製品領域内での膜厚差が生じ、メタルＣＭＰプロセスや素子分離ＣＭＰプロセスにおいては、ディッシングやエロージョンと呼ばれる形状劣化現象が生じ、半導体集積回路特性のバラツキや歩留まり低下の原因となることが知られている。そのため、良好な研磨特性、すなわち優れた平坦性を実現するためには、安定したプロセス管理を行うことが重要である。このようなプロセス管理に関する先行技術文献としては、たとえば、特開平０６−２２３３２５号公報（特許文献１）、特開２００２−０８３７９２号公報（特許文献２）及び特開２００２−２７０５５９号公報（特許文献３）が挙げられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０６−２２３３２５号公報
【特許文献２】特開２００２−０８３７９２号公報
【特許文献３】特開２００２−２７０５５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＣＭＰ工程のプロセス管理は、たとえば特許文献１に記載されるように、被加工層の厚みや立体形状を光学的に測定し、その測定結果に基づいて行うことができる。被加工層の厚みや立体形状は、分光法と呼ばれる方法を用いて測定することができる。しかしながら、深い溝に埋め込まれた絶縁材料や配線材料からなる被加工層の厚みや立体形状を分光法で測定することはむずかしいという問題がある。分光法による被加工層の解析は、被加工層の表面からの反射光と、被加工層の裏面からの反射光との位相差から生じる干渉光を利用するものである。溝が数十μｍを超える深さを持つと、この溝に埋め込まれた被加工層の裏面（溝の底面）からの反射光強度が著しく減衰するので、裏面からの反射光を利用することがむずかしくなる。したがって、従来の方法では、深い溝に埋め込まれた被加工層の厚みや立体形状を測定することができないため、あるいは、その測定誤差による精度低下が懸念されたためにＣＭＰ工程のプロセス管理を高い精度で行うことは容易ではなかった。
【０００６】
上記に鑑みて本発明の目的は、深い溝に埋め込まれる被加工層の表面に対する平坦化工程のプロセス管理を高い精度で行うことができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明による第１の半導体装置の製造方法は、被エッチング材の主面を選択的にエッチングして第１の溝と前記第１の溝よりも深い第２の溝とを形成する工程と、前記第１の溝及び前記第２の溝にそれぞれ被加工材料を堆積させて被加工層を成膜する工程と、前記被加工層の表面を平坦化する平坦化工程と、前記平坦化工程の後または途中で前記第１の溝における前記被加工層の厚みを測定する工程と、を備えることを特徴とする。
【０００８】
本発明による第２の半導体装置の製造方法は、被エッチング材の主面上に絶縁薄膜を形成する工程と、前記主面及び前記絶縁薄膜を選択的にエッチングして第１の溝と前記第１の溝よりも深い第２の溝とを形成する工程と、前記第１の溝及び前記第２の溝にそれぞれ被加工材料を堆積させて被加工層を形成する工程と、前記被加工層の表面を平坦化する平坦化工程と、前記平坦化工程の後または途中で前記第１の溝の開口周縁部の上方から見た顕微鏡像を得る工程と、前記第１の溝の開口周縁部の当該顕微鏡像に基づいて、当該開口周縁部付近における前記被エッチング材の露出領域の寸法を測定する工程と、を備えることを特徴とする。
【０００９】
本発明による第３の半導体装置の製造方法は、被エッチング材の主面上に絶縁薄膜を形成する工程と、前記主面及び前記絶縁薄膜を選択的にエッチングして溝を形成する工程と、前記溝に被加工材料を堆積させて被加工層を形成する工程と、前記被加工層の表面を平坦化する平坦化工程と、前記被加工物の表面に対する当該平坦化工程の後または途中で前記溝の開口周縁部の上方から見た顕微鏡像を得る工程と、前記溝の開口周縁部の当該顕微鏡像に基づいて、当該開口周縁部における前記被エッチング材の露出領域の寸法を測定する工程と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、深い溝に埋め込まれた層の厚みを測定することがむずかしい状況でも、平坦化工程のプロセス管理を高い精度で行うことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る実施の形態１の半導体装置の製造工程のうち素子分離構造を形成するための第１の工程を概略的に示す断面図である。
【図２】実施の形態１の半導体装置の製造工程のうち素子分離構造を形成するための第２の工程を概略的に示す断面図である。
【図３】実施の形態１の半導体装置の製造工程のうち素子分離構造を形成するための第３の工程を概略的に示す断面図である。
【図４】実施の形態１の半導体装置の製造工程のうち素子分離構造を形成するための第４の工程を概略的に示す断面図である。
【図５】実施の形態１の半導体装置の製造工程のうち素子分離構造を形成するための第５の工程を概略的に示す断面図である。
【図６】実施の形態１の半導体装置の製造工程のうち素子分離構造を形成するための第６の工程を概略的に示す断面図である。
【図７】実施の形態１の半導体装置の製造工程のうち素子分離構造を形成するための第７の工程を概略的に示す断面図である。
【図８】実施の形態１の半導体装置の製造工程のうち素子分離構造を形成するための第８の工程を概略的に示す断面図である。
【図９】膜厚測定装置の構成を概略的に示す図である。
【図１０】実施の形態１に係る平坦化工程管理用のトレンチ構造を概略的に示す断面図である。
【図１１】シリコン基板上に成膜された絶縁膜の膜厚の実測値の時間的変化を表すグラフである。
【図１２】半導体ウエハの一例を概略的に示す上面視図である。
【図１３】従来の素子分離構造を形成するための第１の工程を概略的に示す断面図である。
【図１４】従来の素子分離構造を形成するための第２の工程を概略的に示す断面図である。
【図１５】従来の素子分離構造を形成するための第３の工程を概略的に示す断面図である。
【図１６】従来の素子分離構造を形成するための第４の工程を概略的に示す断面図である。
【図１７】従来の素子分離構造を形成するための第５の工程を概略的に示す断面図である。
【図１８】従来の素子分離構造を形成するための第６の工程を概略的に示す断面図である。
【図１９】本発明に係る実施の形態２の半導体装置の製造工程のうち埋め込み導電層構造を形成するための第１の工程を概略的に示す断面図である。
【図２０】実施の形態２の半導体装置の製造工程のうち埋め込み導電層構造を形成するための第２の工程を概略的に示す断面図である。
【図２１】実施の形態２の半導体装置の製造工程のうち埋め込み導電層構造を形成するための第３の工程を概略的に示す断面図である。
【図２２】実施の形態２の半導体装置の製造工程のうち埋め込み導電層構造を形成するための第４の工程を概略的に示す断面図である。
【図２３】実施の形態２の半導体装置の製造工程のうち埋め込み導電層構造を形成するための第５の工程を概略的に示す断面図である。
【図２４】実施の形態２の半導体装置の製造工程のうち埋め込み導電層構造を形成するための第６の工程を概略的に示す断面図である。
【図２５】（Ａ）は、図２４（Ａ）の状態に対応するトレンチマークの上面視図であり、（Ｂ）は、図２４（Ａ）の状態に対応する埋め込み導電層構造の上面視図である。
【図２６】（Ａ）は、図２４（Ｂ）の状態に対応するトレンチマークの上面視図であり、（Ｂ）は、図２４（Ｂ）の状態に対応する埋め込み導電層構造の上面視図である。
【図２７】本発明に係る実施の形態３の埋め込み導電層構造を形成するための第１の工程を概略的に示す断面図である。
【図２８】実施の形態３の埋め込み導電層構造を形成するための第２の工程を概略的に示す断面図である。
【図２９】実施の形態３の埋め込み導電層構造を形成するための第３の工程を概略的に示す断面図である。
【図３０】本発明に係る実施の形態４の埋め込み絶縁膜構造を形成するための第１の工程を概略的に示す断面図である。
【図３１】実施の形態４の埋め込み絶縁膜構造を形成するための第２の工程を概略的に示す断面図である。
【図３２】実施の形態４の埋め込み絶縁膜構造を形成するための第３の工程を概略的に示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。
【００１３】
実施の形態１．
図１〜図８は、本発明に係る実施の形態１の半導体装置の製造工程のうち素子分離構造の形成工程を概略的に示す断面図である。以下、図１〜図８を参照しつつ、実施の形態１の製造工程について説明する。
【００１４】
まず、図１に示されるように、被エッチング材である半導体基板１０の主面上に酸化膜１１Ａを成膜する。半導体基板１０としてはシリコン基板を使用することができるが、これに限定されるものではない。シリコン基板に代えて、たとえば、シリコン以外の単結晶半導体、多結晶半導体あるいは化合物半導体からなる構造を含むバルク基板やＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を使用してもよい。酸化膜１１Ａは、たとえば、公知の熱酸化法を用いて形成することができる。
【００１５】
次に、図２に示されるように、半導体リソグラフィ（たとえば、フォトリソグラフィや紫外線リソグラフィ）を用いて、酸化膜１１Ａ上に、開口部を持つレジストパターン１２を形成し、このレジストパターン１２をマスクとして酸化膜１１Ａ及び半導体基板１０の主面を選択的にドライエッチングすることにより平坦化工程管理用のトレンチ（溝）ＳＴを形成する。その後、レジストパターン１２はウエットエッチングにより除去される。ここで、トレンチＳＴは、たとえば、上面視で一辺が５０μｍ〜１００μｍ程度の矩形状を有するように形成されればよい。また、トレンチＳＴの深さ（トレンチＳＴの上端から底面までの距離）は、このトレンチＳＴに埋め込まれる層（図示せず）を分光法で解析することが可能な範囲（数十μｍ以下）に設定されればよい。
【００１６】
次に、図３に示されるように、半導体リソグラフィを用いて酸化膜１１Ａ上に開口部を持つレジストパターン１３を形成し、このレジストパターン１３をマスクとして酸化膜１１Ａ及び半導体基板１０の主面を選択的にドライエッチングすることにより素子分離用のトレンチ（溝）ＤＴ（以下、ディープトレンチＤＴと呼ぶ。）を形成する。その後、レジストパターン１３はウエットエッチングにより除去される。このディープトレンチＤＴの深さ（ディープトレンチＤＴの上端から底面までの距離）は、平坦化工程管理用のトレンチＳＴよりも深い。
【００１７】
次に、図４に示されるように、熱酸化法を用いてトレンチＳＴ，ＤＴの内壁（露出面）を酸化することにより熱酸化膜１１Ｓ，１１Ｄを形成する。熱酸化膜１１Ｄは、トレンチＤＴの内壁がドライエッチングにより受けたダメージを回復させるためのものである。その後、図５に示されるように、たとえばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはプラズマＣＶＤ法を用いて、全面に亘って高誘電率の絶縁材料を堆積させて絶縁膜（被加工層）１４を形成し、トレンチＳＴ，ＤＴの内部に絶縁材料を埋め込む。絶縁膜１４は、たとえば、シリコン酸化膜や窒化膜で形成することができる。
【００１８】
次に、ＣＭＰ工程により絶縁膜１４の表面を平坦化（研磨）しつつ絶縁膜１４の表面を後退させる。この結果、図６に示されるように、トレンチＳＴ，ＤＴの外に形成されていた絶縁材料が除去され、トレンチＳＴ，ＤＴの内部に絶縁膜１４Ｓ，１４Ｄが埋め込まれる。トレンチＳＴと埋め込み絶縁膜１４Ｓとからなるトレンチ構造は、ＣＭＰ工程管理用のトレンチマーク２０Ｓとして使用される。
【００１９】
ここで、ＣＭＰ工程のプロセス管理を行うために、ＣＭＰ工程の後または途中でトレンチマーク２０Ｓの絶縁膜１４Ｓの厚みが光学的に測定される。絶縁膜１４Ｓの厚み測定は、ＣＭＰ工程の製造ラインから切り離された膜厚測定装置を用いてオフラインで行ってもよいし、もしくは、ＣＭＰ工程の製造ライン中に組み込まれた膜厚測定装置を用いてインラインで（ＣＭＰ工程を一時的に中断して）行ってもよい。
【００２０】
図９は、絶縁膜１４Ｓの厚みを測定可能な膜厚測定装置３０の構成を概略的に示す図である。図９に示されるように、膜厚測定装置３０は、半導体基板１０を支持する支持台３１と、この支持台３１をＸ軸方向，Ｙ軸方向またはＺ軸方向に駆動して半導体ウエハ１０を位置決めする駆動ステージ３２と、この駆動ステージ３２の動作を制御するステージ駆動制御部４０とを備える。また、膜厚測定装置３０は、可視光や紫外線などの光線を放出する光源３３と、この光源３３を駆動する光源駆動部４１と、光源３３の出射光を半導体ウエハ１０へ導き、その反射光を光検出器４２に入射させる光学系３４〜３７とを有する。光検出器４２は、光学系３６，３５，３７を経て入射された反射光を複数波長の光に分光し、分光された光を検出し、その検出結果を膜厚測定部４３に出力する。膜厚測定部４３は、光検出器４２の出力に基づいてトレンチＳＴ内の絶縁膜１４Ｓの厚みを測定することができる。
【００２１】
光源３３の出射光は、光学系３４〜３６により入射光ＩＬに変換され、図７に示されるように絶縁膜１４Ｓ，１４Ｄに入射する。トレンチＳＴ内の絶縁膜１４Ｓで反射した光ＯＬｓは、絶縁膜１４Ｓの表面で反射した反射光と、絶縁膜１４Ｓの裏面（トレンチＳＴの底面）で反射した反射光とを含む。絶縁膜１４Ｓの表面からの反射光と、絶縁膜１４Ｓの裏面からの反射光とは互いに干渉し、両者の干渉光の強度は、絶縁膜１４Ｓの膜厚に応じて変化する。よって、膜厚測定部４３は、その干渉光の強度の検出値を予め用意された基準値と比較することにより、絶縁膜１４Ｓの膜厚及びその３次元分布を測定することができる。一方、ディープトレンチＤＴ内の絶縁膜１４Ｄで反射した光ＯＬｄは、絶縁膜１４Ｄの表面で反射した表面反射光を含むが、絶縁膜１４Ｄの裏面（ディープトレンチＤＴの底面）で反射した反射光をほとんど含まない。これは、ディープトレンチＤＴが数十μｍを超える深さを有し、絶縁膜１４Ｄの裏面からの反射光の減衰量や散乱量が大きいからである。
【００２２】
膜厚測定部４３は、トレンチマーク２０Ｓにおける絶縁膜１４Ｓの膜厚の測定値に基づいて、ディープトレンチＤＴ内の絶縁膜１４Ｄに対する平坦化工程が終点（ｅｎｄ ｐｏｉｎｔ）に達しているか否かを判定することができる。平坦化工程が終点に達していないと判定された場合（研磨不足の場合）は、さらにＣＭＰ工程が続行されて絶縁膜１４Ｓ，１４Ｄの表面が研磨される。一方、平坦化工程が終点に達していると判定された場合は、ＣＭＰ工程は完了する。
【００２３】
ＣＭＰ工程が完了した後は、ウエットエッチングにより酸化膜１１Ａを除去する。この結果、図８に示されるような素子分離構造２０Ｄが形成される。
【００２４】
上記トレンチマーク２０ＳのトレンチＳＴの深さに関しては、トレンチＳＴが深すぎると、トレンチＳＴの底面で反射した光の減衰量や散乱量が大きくなるので、膜厚の測定精度は低下し、終点検出感度も低下することとなる。一方、トレンチＳＴが浅すぎると、測定精度が平坦化工程時の研磨量のバラツキの影響を受けやすい。また、絶縁膜１４の堆積当初の膜厚Ｌａ（図１０）も測定精度に影響を与えるものと考えられる。そこで、本発明者らは、絶縁膜１４の堆積当初の膜厚Ｌａに対するトレンチＳＴの深さＬｄの比率α（＝Ｌｄ／Ｌａ）に着目し、この比率αが測定精度に与える影響を実験により調べた。
【００２５】
図１１は、シリコン基板上に成膜された絶縁膜１２の膜厚の実測値の時間的変化を表すグラフである。図１１のグラフの横軸は、ＣＭＰ工程の研磨時間（ｐｏｌｉｓｈｉｎｇ ｔｉｍｅ）を示し、グラフの縦軸は、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）を成膜材料としてプラズマＣＶＤ法により成膜された絶縁膜（シリコン酸化膜）の膜厚を示している。また、このグラフには、α＝０％（Ｌｄ＝０μｍ）、α＝４０％（Ｌａ＝５μｍ；Ｌｄ＝２μｍ）、α＝６０％（Ｌａ＝５μｍ；Ｌｄ＝３μｍ）及びα＝８０％（Ｌａ＝５μｍ；Ｌｄ＝４μｍ）の各場合の膜厚の測定曲線が示されている。なお、α＝０％の場合の測定曲線は、トレンチＳＴの外の領域に堆積された絶縁膜の膜厚の時間的変化を示すものである。
【００２６】
図１１に示されるように、研磨時間の進行とともにトレンチＳＴの外に形成された絶縁膜１２の膜厚（α＝０％）は次第に減少する。これに伴い、トレンチＳＴにおける絶縁膜１２の膜厚も次第に減少している。このグラフによれば、比率αが大きいほど、トレンチＳＴにおける膜厚の測定精度が平坦化工程時の研磨量のバラツキの影響を受けにくく、膜厚測定値の挙動が安定していることが分かる。一方、比率αが小さいほど、膜厚が変化するタイミングが早いことが分かる。具体的には、α＝０％の場合は、研磨開始直後から絶縁膜の膜厚変化を確認することができる。また、α＝４０％の場合は、研磨時間が約５０秒で膜厚変化が確認され、α＝６０％の場合は、研磨時間が約１８０秒で膜厚変化が確認され、α＝８０％の場合は、研磨時間が約４１５秒で膜厚変化が確認された。
【００２７】
図１１のグラフによれば、比率αが４０％〜８０％の範囲内ではおおむね良好な測定曲線が得られていることが分かる。特に、比率αが６０％を中心とする５０％〜７０％の範囲内にあるときには、良好な測定精度と終点検出感度が得られることが期待できる。なお、トレンチＳＴの深さＬｄについては、本実施の形態のトレンチＳＴの形成工程と同一工程で形成されたトレンチの深さを、予め、たとえば原子力間顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）や、焦点深度を光学的に測定する顕微鏡などを用いた段差測定機で測定しておくことにより、トレンチＳＴの深さＬｄを既知の値とすることができる。
【００２８】
上記トレンチマーク２０Ｓは、半導体ウエハのスクライブ領域内に形成されることが望ましい。図１２（Ａ），（Ｂ）は、上記半導体基板１０を有する半導体ウエハＷの一例を概略的に示す上面視図である。半導体ウエハＷの上面には、複数のショット領域５０，…，５０が形成されており、各ショット領域５０に、半導体集積回路を有するチップが形成されるチップ領域（製品領域）５１が設けられている。チップ領域５１，５１間には、たとえば８０μｍ〜１００μｍ程度の幅の帯状のスクライブ領域５２が形成されている。このスクライブ領域５２は、チップを半導体ウエハＷから分離（個片化）するための切断領域である。このようなスクライブ領域５２内の空き領域５２ｍに上記トレンチマーク２０Ｓを形成すればよい。これにより、チップ領域５１のレイアウトに影響を与えることなくトレンチマーク２０Ｓを形成することができる。
【００２９】
以上に説明したように実施の形態１では、素子分離用のディープトレンチＤＴが深いために、このディープトレンチＤＴにおける絶縁膜１４Ｄの膜厚を高精度に測定することがむずかしい場合でも、トレンチマーク２０Ｓの絶縁膜１４Ｓの厚みの測定結果に基づいて、平坦化工程の終点に達したか否かを正確に判断することができる。したがって、平坦化工程のプロセス管理を高い精度で行うことができる。
【００３０】
また、本実施の形態の半導体装置の製造方法では、従来の製法のようにＣＭＰに対するストッパ膜を形成せずに済むので、工程数を削減することができ、製造コストを下げることができるという利点がある。この点を図１３〜図１８を参照しつつ以下に説明する。図１３〜図１８は、従来の素子分離構造の形成工程を概略的に示す断面図である。従来の工程では、まず、図１３に示されるように、シリコン基板６０の主面を酸化して酸化膜６１Ａを形成した後に、この酸化膜６１Ａ上に窒化膜６２をストッパ膜として形成する。その後、図１４に示されるように、フォトリソグラフィとドライエッチングとにより半導体基板６０にディープトレンチＤＴｃを形成する。さらに、図１５に示されるように、このディープトレンチＤＴｃの内壁を熱酸化して熱酸化膜６１Ｂを形成し、その後、全面に亘って絶縁材料を堆積して絶縁膜６３を形成し、ディープトレンチＤＴｃ内に絶縁材料を埋め込む。その後、ＣＭＰ工程により絶縁膜６３の表面を平坦化（研磨）しつつ後退させる。このとき、窒化膜６２は、ＣＭＰに対するストッパ膜として機能する。よって、図１６に示されるように、ディープトレンチＤＴｃ内に埋め込まれた絶縁膜６３Ｂが形成される。
【００３１】
ＣＭＰ工程の後は、ウエットエッチングにより窒化膜６２を除去し（図１７）、さらに酸化膜６１Ａを除去することにより図１８に示すような素子分離構造が形成される。
【００３２】
このように従来の工程では、ＣＭＰ工程の後に窒化膜６２を除去する工程が必要である。また、窒化膜６２を除去することで絶縁膜６３Ｂと半導体基板６０との間に段差（図１７）が形成されるので、この段差を除去するための工程管理が必要になる。さらには、窒化膜６２の膜厚にバラツキが生じたとき、この膜厚のバラツキが、絶縁膜６３Ｂと半導体基板６０との間の段差（図１７）のバラツキを生じさせ、ひいてはトランジスタなどの半導体装置の特性誤差を生じさせるという問題がある。
【００３３】
これに対し、本実施の形態の製造工程では、ＣＭＰ工程の終点検出用のストッパ膜を形成することなく、ＣＭＰ工程の終点を高精度で検出することができ、これによりディープトレンチＤＴの深さに対する絶縁膜１４Ｄの膜厚を最適化することができる。したがって、ストッパ膜を形成することに起因する全ての問題発生を確実に回避することができる。
【００３４】
実施の形態２．
次に、本発明の実施の形態２について説明する。図１９〜図２４は、実施の形態２の半導体装置の製造工程のうち素子分離構造が形成された後の導電層形成工程を概略的に示す断面図である。図１９〜図２４を参照しつつ、実施の形態２の導電層形成工程について説明する。
【００３５】
まず、図１９に示されるように、被エッチング材である半導体基板１０の主面上に数十ｎｍ〜数百ｎｍ程度の絶縁薄膜７１Ａを成膜する。絶縁薄膜７１Ａは、たとえば、公知の熱酸化法を用いて形成することができるが、これに限定されるものではない。次に、図２０に示されるように、半導体ウエハの工程管理領域（たとえば、図１２（Ｂ）のスクライブ領域５２内の空き領域）において、半導体リソグラフィを用いて、半導体基板１０の主面上にレジストパターン７２を形成し、このレジストパターン７２をマスクとして絶縁薄膜７１Ａ及び半導体基板１０の主面を選択的にドライエッチングすることにより平坦化工程管理用のトレンチＳＴｂを形成する。その後、レジストパターン７２は除去される。なお、トレンチＳＴｂは、たとえば、上面視で一辺が５０μｍ〜１００μｍ程度の矩形状を有するように形成されればよい。
【００３６】
次に、図２１に示されるように、素子分離構造で区画される素子領域（半導体素子が形成される領域）において、半導体リソグラフィを用いて半導体基板１０の主面上にレジストパターン７３を形成し、このレジストパターン７３をマスクとして絶縁薄膜７１Ａ及び半導体基板１０の主面を選択的にドライエッチングすることにより導電層埋め込み用のトレンチＤＴｂを形成する。その後、レジストパターン７３は除去される。
【００３７】
次に、図２２に示されるように、熱酸化法を用いてトレンチＳＴｂ，ＤＴｂの内壁（露出面）を酸化することにより熱酸化膜７１Ｓ，７１Ｄを形成する。続けて、図２３に示されるように、たとえばＬＰ−ＣＶＤ法またはプラズマＣＶＤ法を用いて、全面に亘ってポリシリコンなどの導電材料を堆積させて導電層（被加工層）７４を形成し、トレンチＳＴｂ，ＤＴｂの内部に導電材料を埋め込む。
【００３８】
次に、ＣＭＰ工程により導電層７４の表面を平坦化（研磨）しつつ導電層７４の表面を後退させる。図２４（Ａ）は、研磨時間ｔ１の時点での被研磨面の状態を概略的に示す断面図である。図２４（Ａ）に示されるように、被研磨面においては、トレンチＳＴｂ，ＤＴｂの外に形成されていた導電材料が除去されている。また、トレンチＳＴｂ，ＤＴｂの内部に導電層７４Ｓ，７４Ｄが埋め込まれている。トレンチＤＴｂと埋め込み導電層７４Ｄとからなるトレンチ構造８０Ｄは、埋め込み導電層構造である。一方、トレンチＳＴｂと埋め込み導電層７４Ｓとからなるトレンチ構造は、ＣＭＰ工程管理用のトレンチマーク８０Ｓとして使用される。図２５（Ａ）は、研磨時間ｔ１の時点でのトレンチマーク８０Ｓの上面視図であり、図２６（Ａ）は、研磨時間ｔ１の時点での埋め込み導電層構造８０Ｄの上面視図である。
【００３９】
ここで、ＣＭＰ工程のプロセス管理を行うために、上記実施の形態１の場合と同様に膜厚測定装置３０を用いて、ＣＭＰ工程の後または途中でトレンチマーク８０Ｓの導電層７４Ｓの厚みを光学的に測定し、その測定結果を利用することができる。すなわち、膜厚測定装置３０は、図２４（Ａ）に示されるように光ＩＬを絶縁膜７４Ｓに入射させ、その反射光ＯＬｓに基づいて研磨不足か否かを判定することができる。なお、本実施の形態では、ディープトレンチＤＴｂは数十μｍを超える深さを有し、導電層７４Ｄの裏面で反射した光の減衰量や散乱量が大きいため、導電層７４Ｄの膜厚を測定することはできない。
【００４０】
図２４（Ａ）の状態からさらに研磨が続行されると、研磨時間ｔ２（＞ｔ１）の時点で被研磨面は、図２４（Ｂ）に示す状態に変化する。図２５（Ｂ）は、研磨時間ｔ２の時点でのトレンチマーク８０Ｓの上面視図であり、図２６（Ｂ）は、研磨時間ｔ２の時点での埋め込み導電層構造８０Ｄの上面視図である。図２４（Ｂ）及び図２５（Ｂ）に示されるように、トレンチＳＴｂの開口周縁部付近で半導体基板１０の主面の一部が絶縁薄膜７１Ａから露出して露出領域（過剰研磨領域）７５Ｓを形成している。この露出領域７５Ｓは、絶縁薄膜７１Ａの研磨速度が導電層７４Ｓの研磨速度よりも小さいために生じたものである。互いに研磨速度の異なる絶縁薄膜７１Ａと導電層７４Ｓとの境界部分においては、段差が生じやすく、研磨圧力が集中するので、半導体基板１０の主面が露出しやすい。同様に、図２４（Ｂ）及び図２６（Ｂ）に示されるように、ディープトレンチＤＴｂの開口周縁部付近でも、半導体基板１０の主面の一部が絶縁薄膜７１Ａから露出して露出領域（過剰研磨領域）７５Ｄを形成している。露出領域７５Ｓ，７５Ｄの寸法Ｄｂ，Ｄａは、研磨時間が進行するほど大きくなる。
【００４１】
本実施の形態では、光学顕微鏡を用いて、ＣＭＰ工程の後または途中でトレンチマーク８０Ｓの上面の顕微鏡像、あるいは、埋め込み導電層構造８０Ｄの上面の顕微鏡像を取得する。そして、取得した顕微鏡像に現れている露出領域７５Ｓの寸法Ｄｂあるいは露出領域７５Ｄの寸法Ｄａを測定する。露出領域７５Ｓ，７５Ｄのコントラストは、絶縁薄膜７１Ａ及び導電層７４Ｓ，７４Ｄのコントラストとは異なるので、露出領域７５Ｓ，７５Ｄを容易に識別することが可能である。露出領域７５Ｓ，７５Ｄの寸法（パターンを含む。）の測定は、目視で行うこともできるし、あるいは、顕微鏡像の画像データを画像処理して露出領域７５Ｓ，７５Ｄの境界線（輪郭）を自動検出し、その検出結果に基づいて行うことも可能である。
【００４２】
なお、光学顕微鏡に代えて走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を使用してもよい。絶縁膜と半導体基板１０の主面とは導電性が異なり、特に絶縁膜の表面はチャージアップ状態（サンプル表面から電子が消失し、正に帯電した状態）になりやすいので、ＳＥＭ像に基づいて半導体基板１０の露出領域７５Ｓ，７５Ｄを識別することができる。
【００４３】
そして、露出領域７５Ｓの寸法Ｄｂあるいは露出領域７５Ｄの寸法Ｄａを予め用意された基準値と比較することにより、ＣＭＰ工程が終点に達したか否かが判定される。平坦化工程が終点に達していないと判定された場合（研磨不足の場合）は、さらにＣＭＰ工程が続行される。一方、平坦化工程が終点に達していると判定された場合は、ＣＭＰ工程は完了する。なお、トレンチマーク８０Ｓ及び埋め込み導電層構造８０Ｄの双方の顕微鏡像を取得し、これらの寸法Ｄａ，Ｄｂの測定結果に基づいて終点検出を行ってもよい。
【００４４】
上記したように実施の形態２では、露出領域７５Ｓ，７５Ｄの顕微鏡像に基づいて、ＣＭＰ工程の終点検出を行うことができる。研磨時間の経過とともに、露出領域７５Ｓ，７５Ｄの寸法Ｄｂ，Ｄａは連続的に変化するので感度の高い終点検出を行うことができる。したがって、ディープトレンチＤＴｂ内の導電層７４Ｄに対する平坦化工程のプロセス管理を高い精度で容易に行うことができる。
【００４５】
上述したように、膜厚測定装置３０を用いて導電層７４Ｓの膜厚を光学的に測定し、その測定結果を使用した終点検出を行うことが可能である。しかしながら、過剰に研磨されて導電層７４Ｓの膜厚が薄くなりすぎると、光学的測定値の誤差が大きくなり、終点検出を行うことがむずかしい場合がある。このような場合でも、本実施の形態では、露出領域７５Ｓ，７５Ｄの寸法Ｄｂ，Ｄａに基づいて終点検出を行うことができる。
【００４６】
また、トレンチマーク８０Ｓは、素子領域の回路パターンに依存しないので、半導体デバイスの種類に制約されないプロセス管理を行うことができる。さらに、トレンチマーク８０Ｓの寸法やトレンチＳＴｂの深さなどをデバイス構造に合わせて最適化できるため、高感度なプロセス管理を容易に実現することができる。
【００４７】
なお、トレンチマーク８０Ｓを形成しない場合でも、埋め込み導電層構造８０Ｄの露出領域７５Ｄの寸法Ｄａの測定結果に基づいて平坦化工程のプロセス管理を行うことが可能である。
【００４８】
また、本実施の形態のプロセス管理は、ディープトレンチ内に導電層を埋め込む場合だけでなく、ディープトレンチ内に絶縁膜を埋め込む場合にも応用することができる。たとえば、まず、半導体基板や層間絶縁膜などの被エッチング材の主面上に絶縁薄膜（たとえば、窒化膜）を成膜し、これら絶縁薄膜及び被エッチング材の主面を選択的にエッチングしてトレンチを形成する。次に、全面に亘ってシリコン酸化物などの絶縁材料を堆積して絶縁層を形成し、トレンチ内に絶縁材料を埋め込む。そして、この絶縁層の上面をＣＭＰ工程により平坦化する。このような平坦化工程でも、トレンチの開口周縁部付近で、過剰研磨された絶縁薄膜から被エッチング材の主面の一部を露出させることができる。その露出領域（過剰研磨領域）の寸法を測定すれば、その測定結果に基づいて平坦化工程の終点検出を行うことが可能である。
【００４９】
実施の形態３．
次に、図２７〜図２９を参照しつつ、本発明に係る実施の形態３の半導体装置の製造方法について説明する。図２７〜図２９は、実施の形態１のトレンチマーク２０Ｓ及び素子分離構造２０Ｄ（図８）が形成された後に、埋め込み導電層構造を形成するための工程を概略的に示す断面図である。
【００５０】
まず、図２７に示されるように、素子分離構造２０Ｄで区画された素子領域に電極埋め込み用のトレンチＴｅを有する半導体基板１０を用意する。トレンチＴｅ内壁には酸化膜９１が形成されている。そして、図２８に示されるように、たとえばＬＰ−ＣＶＤ法またはプラズマＣＶＤ法を用いて、全面に亘ってポリシリコンなどの導電材料を堆積させて導電層（被加工層）９２を形成し、トレンチＴｅの内部に酸化膜９１を介して導電材料を埋め込む。
【００５１】
次に、ＣＭＰ工程により導電層９２の表面を平坦化（研磨）しつつ導電層９２の表面を後退させる。この結果、図２９に示されるように、トレンチＴｅの内部に埋め込み導電層９２Ｅが形成される。このような埋め込み導電層９２Ｅは、たとえば、ゲートトレンチ構造のゲート電極として利用することができる。
【００５２】
次いで、光学顕微鏡や走査型電子顕微鏡を用いて、トレンチマーク２０Ｓの上面の顕微鏡像を取得する。そして、この顕微鏡像の中に、トレンチマーク２０Ｓの上に残留する導電材料が現れているか否かを判定する。導電層９２の構成材料と絶縁膜１４Ｓの構成材料とは互いに異種（異なる膜質）であり、且つ、互いに異なるコントラストを有するので、顕微鏡像に基づいて導電材料を容易に識別することが可能である。図２９に示されるように、トレンチマーク２０Ｓの絶縁膜１４Ｓの上面の凹みに導電材料９２Ｒが残留していることが確認された場合（研磨不足の場合）は、さらにＣＭＰ工程が続行される。一方、絶縁膜１４Ｓの上面の凹みに導電材料９２Ｒが残留していることが確認されない場合は、ＣＭＰ工程が終点に達したと判定されてＣＭＰ工程は完了する。
【００５３】
以上説明したように実施の形態３によれば、トレンチマーク２０Ｓを利用して研磨不足の有無を容易に判定することができる。
【００５４】
実施の形態４．
次に、図３０〜図３２を参照しつつ、本発明に係る実施の形態４の半導体装置の製造方法について説明する。図３０〜図３２は、実施の形態１のトレンチマーク２０Ｓ及び素子分離構造２０Ｄ（図８）が形成された後に、埋め込み絶縁膜構造を形成するための工程を概略的に示す断面図である。
【００５５】
まず、図３０に示されるように、素子分離構造２０Ｄで区画された素子領域に絶縁膜埋め込み用のトレンチＴｄを有する半導体基板１０を用意する。そして、図３１に示されるように、たとえばＬＰ−ＣＶＤ法またはプラズマＣＶＤ法を用いて、全面に亘って高誘電率の絶縁材料を堆積させて絶縁膜（被加工層）９７を形成し、トレンチＴｄの内部に絶縁材料を埋め込む。絶縁膜９７は、たとえば、シリコン酸化膜や窒化膜で形成することができる。
【００５６】
次に、ＣＭＰ工程により絶縁膜９７の表面を平坦化（研磨）しつつ絶縁膜９７の表面を後退させる。この結果、図３２に示されるように、トレンチＴｄの内部に埋め込み絶縁膜９７Ｅが形成される。
【００５７】
本実施の形態では、絶縁膜９７の構成材料（絶縁材料）と絶縁膜１４Ｓの構成材料とは互いに同種（同じ膜質）であり、且つ、互いにほぼ同じコントラストを有するので、顕微鏡像に基づいて絶縁材料の残留の有無を判定することはむずかしい。そこで、本実施の形態では、上記実施の形態１の場合と同様に膜厚測定装置３０を用いて、トレンチマーク２０Ｓにおける絶縁膜の厚みを光学的に測定し、その測定結果に基づいて終点検出を行う。すなわち、図３２に示されるようにトレンチマーク２０Ｓの上に絶縁材料９７Ｒが残留している場合と、そうでない場合とでトレンチマーク２０Ｓにおける絶縁膜の厚みが異なるので、膜厚測定装置３０は、この厚みに違いに基づいて絶縁材料９７Ｒの残留の有無を判定することができる。
【００５８】
図３２に示されるように、トレンチマーク２０Ｓの絶縁膜１４Ｓの上面の凹みに絶縁材料９７Ｒが残留していると判定された場合（研磨不足の場合）は、さらにＣＭＰ工程が続行される。一方、絶縁膜１４Ｓの上面の凹みに絶縁材料９７Ｒが残留していないと判定された場合は、ＣＭＰ工程が終点に達したと判定されてＣＭＰ工程は完了する。
【００５９】
以上説明したように実施の形態４によれば、トレンチマーク２０Ｓを利用して研磨不足の有無を容易に判定することができる。
【００６０】
以上、図面を参照して本発明の種々の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。
【符号の説明】
【００６１】
１０ 半導体基板、 １１Ａ，１１Ｓ，１１Ｄ 絶縁膜、 ＳＴ，ＳＴｂ トレンチ、 ＤＴ，ＤＴｂ ディープトレンチ、 １２，１３ レジストパターン、 １４，１４Ｓ，１４Ｄ 絶縁膜、 ２０Ｓ トレンチマーク、 ２０Ｄ 素子分離構造、 ３０ 膜厚測定装置、 ３１ 支持台、 ３２ 駆動ステージ、 ３３ 光源、 ３４〜３７ 光学系、 ４０ ステージ駆動制御部、 ４１ 光源駆動部、 ５０ ショット領域、 ５１ チップ領域（製品領域）、 ５２ スクライブ領域、 ７１Ａ 絶縁薄膜、 ７４，７４Ｓ，７４Ｄ 導電層、 ７５Ｓ，７５Ｄ 露出領域（過剰研磨領域）。
【特許請求の範囲】
【請求項１】
被エッチング材の主面を選択的にエッチングして第１の溝と前記第１の溝よりも深い第２の溝とを形成する工程と、
前記第１の溝及び前記第２の溝にそれぞれ被加工材料を堆積させて被加工層を成膜する工程と、
前記被加工層の表面を平坦化する平坦化工程と、
前記平坦化工程の後または途中で前記第１の溝における前記被加工層の厚みを測定する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、前記被加工層の厚みの測定結果に基づいて、前記平坦化工程が終点に達しているか否かを判定する工程をさらに備えることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法であって、前記被加工層の厚みは、前記第１の溝における前記被加工層の表面に光を照射して前記被加工層の表面で反射した光と前記被加工層の裏面で反射した光との干渉光に基づいて測定されることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記被加工層は、絶縁材料からなり、
前記第１の溝の深さは、前記被加工層の堆積当初の膜厚に対して４０％〜８０％の範囲内である
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、前記被加工層はシリコン酸化膜であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１から５のうちのいずれか１項に記載の半導体装置の製造方法であって、
前記被エッチング材は、半導体基板であり、
前記第２の溝は、素子分離用の溝である
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１から３のうちのいずれか１項に記載の半導体装置の製造方法であって、前記被加工材料は、導電材料であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１から７のうちのいずれか１項に記載の半導体装置の製造方法であって、
前記被加工層が形成される前に、前記被エッチング材の当該主面上に絶縁薄膜を形成する工程と、
前記平坦化工程の後または途中で前記第１の溝の開口周縁部の上方から見た顕微鏡像を取得する工程と、
前記第１の溝の開口周縁部の当該顕微鏡像に基づいて、当該開口周縁部における前記被エッチング材の露出領域の寸法を測定する工程と、
をさらに備えることを特徴とする半導体装置の製造方法。
【請求項９】
被エッチング材の主面上に絶縁薄膜を形成する工程と、
前記主面及び前記絶縁薄膜を選択的にエッチングして第１の溝と前記第１の溝よりも深い第２の溝とを形成する工程と、
前記第１の溝及び前記第２の溝にそれぞれ被加工材料を堆積させて被加工層を形成する工程と、
前記被加工層の表面を平坦化する平坦化工程と、
前記平坦化工程の後または途中で前記第１の溝の開口周縁部の上方から見た顕微鏡像を得る工程と、
前記第１の溝の開口周縁部の当該顕微鏡像に基づいて、当該開口周縁部付近における前記被エッチング材の露出領域の寸法を測定する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１から９のうちのいずれか１項に記載の半導体装置の製造方法であって、
前記平坦化工程の後に、前記第１の溝と前記第２の溝とを被覆するように、前記第１の溝に埋め込まれた被加工材料とは構成材料が異種の上部被加工層を成膜する工程と、
前記上部被加工層の表面を平坦化する平坦化工程と、
前記上部被加工層の表面に対する当該平坦化工程の後または途中で前記第１の溝の上方から見た顕微鏡像を得る工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法であって、前記第１の溝の上方から見た当該顕微鏡像に基づいて、前記上部被加工層の表面に対する当該平坦化工程が終点に達したか否かを判定する工程をさらに備えることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１から９のうちのいずれか１項に記載の半導体装置の製造方法であって、
前記平坦化工程の後に、前記第１の溝と前記第２の溝とを被覆するように、前記第１の溝に埋め込まれた被加工材料とは構成材料が同種の上部被加工層を成膜する工程と、
前記上部被加工層の表面を平坦化する平坦化工程と、
前記上部被加工層の表面に対する当該平坦化工程の後または途中で前記第１の溝に埋め込まれた埋め込み層の厚みを測定する工程と、
前記埋め込み層の厚みの測定結果に基づいて、前記上部被加工層の表面に対する当該平坦化工程が終点に達しているか否かを判定する工程と、
をさらに備えることを特徴とする半導体装置の製造方法。
【請求項１３】
被エッチング材の主面上に絶縁薄膜を形成する工程と、
前記主面及び前記絶縁薄膜を選択的にエッチングして溝を形成する工程と、
前記溝に被加工材料を堆積させて被加工層を形成する工程と、
前記被加工層の表面を平坦化する平坦化工程と、
前記被加工物の表面に対する当該平坦化工程の後または途中で前記溝の開口周縁部の上方から見た顕微鏡像を得る工程と、
前記溝の開口周縁部の当該顕微鏡像に基づいて、当該開口周縁部における前記被エッチング材の露出領域の寸法を測定する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１から１３のうちのいずれか１項に記載の半導体装置の製造方法であって、前記平坦化工程は、化学機械研磨法により行われることを特徴とする半導体装置の製造方法。
【請求項１】
被エッチング材の主面を選択的にエッチングして第１の溝と前記第１の溝よりも深い第２の溝とを形成する工程と、
前記第１の溝及び前記第２の溝にそれぞれ被加工材料を堆積させて被加工層を成膜する工程と、
前記被加工層の表面を平坦化する平坦化工程と、
前記平坦化工程の後または途中で前記第１の溝における前記被加工層の厚みを測定する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、前記被加工層の厚みの測定結果に基づいて、前記平坦化工程が終点に達しているか否かを判定する工程をさらに備えることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法であって、前記被加工層の厚みは、前記第１の溝における前記被加工層の表面に光を照射して前記被加工層の表面で反射した光と前記被加工層の裏面で反射した光との干渉光に基づいて測定されることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記被加工層は、絶縁材料からなり、
前記第１の溝の深さは、前記被加工層の堆積当初の膜厚に対して４０％〜８０％の範囲内である
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、前記被加工層はシリコン酸化膜であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１から５のうちのいずれか１項に記載の半導体装置の製造方法であって、
前記被エッチング材は、半導体基板であり、
前記第２の溝は、素子分離用の溝である
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１から３のうちのいずれか１項に記載の半導体装置の製造方法であって、前記被加工材料は、導電材料であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１から７のうちのいずれか１項に記載の半導体装置の製造方法であって、
前記被加工層が形成される前に、前記被エッチング材の当該主面上に絶縁薄膜を形成する工程と、
前記平坦化工程の後または途中で前記第１の溝の開口周縁部の上方から見た顕微鏡像を取得する工程と、
前記第１の溝の開口周縁部の当該顕微鏡像に基づいて、当該開口周縁部における前記被エッチング材の露出領域の寸法を測定する工程と、
をさらに備えることを特徴とする半導体装置の製造方法。
【請求項９】
被エッチング材の主面上に絶縁薄膜を形成する工程と、
前記主面及び前記絶縁薄膜を選択的にエッチングして第１の溝と前記第１の溝よりも深い第２の溝とを形成する工程と、
前記第１の溝及び前記第２の溝にそれぞれ被加工材料を堆積させて被加工層を形成する工程と、
前記被加工層の表面を平坦化する平坦化工程と、
前記平坦化工程の後または途中で前記第１の溝の開口周縁部の上方から見た顕微鏡像を得る工程と、
前記第１の溝の開口周縁部の当該顕微鏡像に基づいて、当該開口周縁部付近における前記被エッチング材の露出領域の寸法を測定する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１から９のうちのいずれか１項に記載の半導体装置の製造方法であって、
前記平坦化工程の後に、前記第１の溝と前記第２の溝とを被覆するように、前記第１の溝に埋め込まれた被加工材料とは構成材料が異種の上部被加工層を成膜する工程と、
前記上部被加工層の表面を平坦化する平坦化工程と、
前記上部被加工層の表面に対する当該平坦化工程の後または途中で前記第１の溝の上方から見た顕微鏡像を得る工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法であって、前記第１の溝の上方から見た当該顕微鏡像に基づいて、前記上部被加工層の表面に対する当該平坦化工程が終点に達したか否かを判定する工程をさらに備えることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１から９のうちのいずれか１項に記載の半導体装置の製造方法であって、
前記平坦化工程の後に、前記第１の溝と前記第２の溝とを被覆するように、前記第１の溝に埋め込まれた被加工材料とは構成材料が同種の上部被加工層を成膜する工程と、
前記上部被加工層の表面を平坦化する平坦化工程と、
前記上部被加工層の表面に対する当該平坦化工程の後または途中で前記第１の溝に埋め込まれた埋め込み層の厚みを測定する工程と、
前記埋め込み層の厚みの測定結果に基づいて、前記上部被加工層の表面に対する当該平坦化工程が終点に達しているか否かを判定する工程と、
をさらに備えることを特徴とする半導体装置の製造方法。
【請求項１３】
被エッチング材の主面上に絶縁薄膜を形成する工程と、
前記主面及び前記絶縁薄膜を選択的にエッチングして溝を形成する工程と、
前記溝に被加工材料を堆積させて被加工層を形成する工程と、
前記被加工層の表面を平坦化する平坦化工程と、
前記被加工物の表面に対する当該平坦化工程の後または途中で前記溝の開口周縁部の上方から見た顕微鏡像を得る工程と、
前記溝の開口周縁部の当該顕微鏡像に基づいて、当該開口周縁部における前記被エッチング材の露出領域の寸法を測定する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１から１３のうちのいずれか１項に記載の半導体装置の製造方法であって、前記平坦化工程は、化学機械研磨法により行われることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【公開番号】特開２０１２−６４８４７（Ｐ２０１２−６４８４７Ａ）
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願番号】特願２０１０−２０９１４８（Ｐ２０１０−２０９１４８）
【出願日】平成２２年９月１７日（２０１０．９．１７）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願日】平成２２年９月１７日（２０１０．９．１７）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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