半導体装置及びその製造方法
【課題】絶縁膜の表面に対するダメージを防ぎ、配線膜厚を均一に制御することにより、配線間ショート及び信頼性劣化を防止できるようにする。
【解決手段】半導体基板１０１の上に絶縁膜１０２を形成し、絶縁膜１０２の内部にイオン注入法によりイオン注入層１０３を形成し、絶縁膜１０２に少なくともイオン注入層１０３に達する深さの配線溝１０４を形成し、配線溝１０４に導電膜１０７Ａを形成し、絶縁膜１０２及び導電膜１０７Ａにおけるイオン注入層１０３よりも上に形成されている領域を除去する。
【解決手段】半導体基板１０１の上に絶縁膜１０２を形成し、絶縁膜１０２の内部にイオン注入法によりイオン注入層１０３を形成し、絶縁膜１０２に少なくともイオン注入層１０３に達する深さの配線溝１０４を形成し、配線溝１０４に導電膜１０７Ａを形成し、絶縁膜１０２及び導電膜１０７Ａにおけるイオン注入層１０３よりも上に形成されている領域を除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ダマシン配線を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、低抵抗な配線を形成する技術が必要となっている。配線を低抵抗化する技術として、銅（Ｃｕ）を主材料としたダマシン配線の開発が広く行われている。しかしながら、半導体装置のさらなる微細化と共に、ダマシン配線においても寄生容量が増大し、回路遅延等の問題が生じている。このため、配線間の絶縁膜として低誘電率膜（Ｌｏｗ−ｋ膜）を用いることにより、寄生容量の増大を防止している。また、微細化により配線抵抗の上昇及びばらつき等による特性劣化も懸念されている。そこで、化学機械研磨（Chemical Mechanical Polish：ＣＭＰ）法によって配線膜厚をそろえることにより、配線抵抗のばらつきを低減する技術等が特許文献１等に提示されている。
【０００３】
以下、従来技術について図４を参照しながら説明する。
【０００４】
図４（ａ）〜（ｅ）は従来の半導体装置の製造方法を工程順に示している。
【０００５】
まず、図４（ａ）に示すように、半導体基板３０１の上にシリコン（Ｓｉ）及び炭素（Ｃ）等からなる第１絶縁膜３０２を形成する。
【０００６】
次に、図４（ｂ）に示すように、第１絶縁膜３０２の上に第２絶縁膜３０３を形成する。
【０００７】
次に、図４（ｃ）に示すように、第２絶縁膜３０３を貫通して第１絶縁膜３０２に達する配線溝３０４を形成する。
【０００８】
次に、図４（ｄ）に示すように、配線溝３０４の底面及び側壁並びに第２絶縁膜３０３の上に第１導電膜３０５を形成し、配線溝３０４を埋めて且つ第１導電膜３０５を覆うように第２導電膜３０６を形成する。
【０００９】
次に、図４（ｅ）に示すように、ＣＭＰ法により第１絶縁膜３０２が露出するまで、第１導電膜３０５、第２導電膜３０６及び第２絶縁膜３０３を除去する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−７７９２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来の半導体装置の製造方法は、図４（ｂ）に示す工程において、第２絶縁膜３０３を形成する際に、第１絶縁膜３０２の表面にダメージが発生するという問題がある。このダメージにより、配線間ショートが発生し、信頼性が劣化する。ここで、ダメージとは、第２絶縁膜３０３を形成する際のプラズマにより、第１絶縁膜３０２を構成するシリコン（Ｓｉ）と炭素（Ｃ）との結合が分離し酸素（Ｏ）が結合すること及びポーラス部が破壊されることによる誘電率の上昇をいう。
【００１２】
本発明は、前記従来の問題に鑑み、その目的は、絶縁膜の表面に対するダメージを防ぎ、配線膜厚を制御することにより、配線間ショート及び信頼性劣化を防止できるようにすることにある。
【課題を解決するための手段】
【００１３】
前記の目的を達成するために、本発明は、半導体装置の製造方法を、ストッパ層となるイオン注入層をイオン注入法により形成する構成とする。
【００１４】
具体的に、本発明に係る半導体装置の製造方法は、半導体基板の上に絶縁膜を形成する工程（ａ）と、絶縁膜の内部にイオン注入法によりイオン注入層を形成する工程（ｂ）と、絶縁膜に少なくともイオン注入層に達する深さの配線溝を形成する工程（ｃ）と、配線溝に導電膜を形成する工程（ｄ）と、絶縁膜及び導電膜におけるイオン注入層よりも上に形成されている領域を除去する工程（ｅ）とを備えていることを特徴とする。
【００１５】
本発明に係る半導体装置の製造方法によると、イオン注入法によりストッパ層となるイオン注入層を形成するため、絶縁膜の表面にダメージを与えることなく配線膜厚を制御できるので、配線間ショート及び信頼性劣化を防止できる。
【００１６】
本発明に係る半導体装置の製造方法は、工程（ｂ）において、イオン注入法は、窒素又は炭素をイオン注入することが好ましい。
【００１７】
本発明に係る半導体装置の製造方法は、工程（ａ）において、絶縁膜の誘電率は、３．０以下であることが好ましい。
【００１８】
本発明に係る半導体装置の製造方法は、工程（ｂ）において、イオン注入層は、絶縁膜の表面から１００ｎｍ以内の位置に形成することが好ましい。
【００１９】
本発明に係る半導体装置の製造方法は、工程（ｄ）と工程（ｅ）との間に、導電膜における配線溝の外側部分を除去する工程（ｆ）をさらに備え、工程（ｅ）と工程（ｆ）とは、同一の装置内において行われることが好ましい。
【００２０】
本発明に係る半導体装置の製造方法は、工程（ｅ）よりも後に、絶縁性バリア膜を形成する工程（ｇ）をさらに備えていることが好ましい。
【００２１】
この場合、工程（ｇ）において、絶縁性バリア膜を形成するよりも前にイオン注入層に対してプラズマを用いた前処理を実施しないことが好ましい。
【００２２】
また、この場合、工程（ｇ）において、絶縁性バリア膜の膜厚は、５ｎｍ以上且つ４０ｎｍ以下であることが好ましい。
【００２３】
本発明に係る半導体装置の製造方法は、工程（ｅ）において、イオン注入層の一部を除去することが好ましい。
【００２４】
本発明に係る半導体装置の製造方法は、工程（ｅ）において、絶縁膜及び導電膜の除去を化学機械研磨法によって行うことが好ましい。
【００２５】
この場合、工程（ｅ）において、絶縁膜の除去を、イオン注入層と絶縁膜との研磨レート選択比が１：２以上の条件により行うことが好ましい。
【００２６】
本発明に係る半導体装置は、半導体基板の上に形成された絶縁膜と、絶縁膜に形成された配線溝と、配線溝に形成された導電膜とを備え、絶縁膜の表面から窒素又は炭素の濃度が深さ方向に小さくなっていることを特徴とする。
【００２７】
本発明に係る半導体装置によると、絶縁膜の表面のダメージが少なく、配線間ショート及び信頼性劣化を防止できる。
【発明の効果】
【００２８】
本発明に係る半導体装置及びその製造方法によると、絶縁膜の表面にダメージを与えることなく配線膜厚を制御でき、配線間ショート及び信頼性劣化を防止できる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態に係る半導体装置の構造を示す断面図である。
【図２】（ａ）〜（ｆ）は本発明の一実施形態に係る半導体装置の製造方法を工程順に示した断面図である。
【図３】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を工程順に示した断面図である。
【図４】（ａ）〜（ｅ）は従来の半導体装置の製造方法を工程順に示した断面図である。
【発明を実施するための形態】
【００３０】
本発明の一実施形態に係る半導体装置について、図１を参照しながら説明する。
【００３１】
図１に示すように、半導体基板１０１の上に、凹部を有する絶縁膜１０２が形成されている。絶縁膜１０２の凹部の周辺の上面には、ストッパ層１０３が形成されている。ここで、ストッパ層１０３は、イオン注入法によって窒素（Ｎ）イオン又は炭素（Ｃ）イオンを絶縁膜１０２に注入することにより形成されている。なお、ストッパ層１０３は、イオン注入層と呼ぶこともできる。絶縁膜１０２の凹部の底面及び側壁並びにストッパ層１０３の側面には、例えばタンタル（Ｔａ）からなるバリアメタル１０５が形成されている。バリアメタル１０５の上には銅（Ｃｕ）からなるシード層１０６が形成されている。シード層１０６の上には、凹部を埋め込むように銅（Ｃｕ）配線１０７が形成され、ストッパ層１０３、バリアメタル１０５及びＣｕ配線１０７を覆うようにバリア膜１０８が形成されている。ここで、バリア膜１０８は、形成前にストッパ層１０３に対してプラズマを用いた前処理を実施しないことが好ましい。
【００３２】
本発明の一実施形態に係る半導体装置によると、イオン注入法によりストッパ層１０３を形成しているため、絶縁膜１０２はダメージを受けないので、配線間ショートの発生及び信頼性の劣化等を防止することができる。
【００３３】
ここで、ストッパ層１０３は、表面から窒素又は炭素の濃度が深さ方向に小さくなるような濃度勾配を有している。そのため、Ｃｕ配線１０７間のプラズマダメージに対する深さ方向へのマージンが向上し、信頼性を上昇させることができるという効果がある。なお、炭素イオンを用いて、ストッパ層１０３の表面から炭素の濃度が深さ方向に小さくなるような濃度勾配を有するようにする方が、窒素イオンを用いて、ストッパ層１０３の表面から窒素の濃度が深さ方向に小さくなるような濃度勾配を有するようにするよりも好ましい。炭素の方が誘電率上昇を抑制できるという効果があるためである。
【００３４】
以下に、本発明の一実施形態に係る半導体装置の製造方法について、図２及び図３を参照しながら説明する。
【００３５】
まず、図２（ａ）に示すように、半導体基板１０１の上に絶縁膜１０２を堆積する。絶縁膜１０２は、誘電率ｋ＝３以下の膜であり、シリコン（Ｓｉ）及び炭素（Ｃ）又は酸素（Ｏ）等により構成される炭化シリコン（ＳｉＣ）、二酸化シリコン（ＳｉＯ２）又は炭素含有酸化シリコン（ＳｉＯＣ）等からなり、ポーラスを含んでいてもよい。
【００３６】
次に、図２（ｂ）に示すように、絶縁膜１０２の表面から５０ｎｍの深さにおけるイオン濃度が大きくなるように１５ｋｅＶのエネルギーにより窒素（Ｎ）イオンを注入して、ストッパ層１０３を形成する。ここで、後に出てくるエッチング時の形状を整えるために、機械強度が高い絶縁膜、例えばＳｉＯ２等をキャップ層として絶縁膜１０２の上に形成してもよいが、ここでは省略する。
【００３７】
次に、図２（ｃ）に示すように、公知のリソグラフィ法及びドライエッチング法により、絶縁膜１０２に配線溝１０４を形成する。
【００３８】
次に、図２（ｄ）に示すように、配線溝１０４の底面及び側壁並びに絶縁膜１０２の上に、スパッタリング法によりタンタル（Ｔａ）からなる膜厚が２０ｎｍ程度のバリアメタル１０５を形成する。本実施形態では、バリアメタル１０５としてＴａ膜を用いているが、チタン（Ｔｉ）、タングステン（Ｗ）若しくはルテニウム（Ｒｕ）等の高融点金属又はこれらにＮ、Ｃ若しくはＳｉがドープされた材質からなる膜を用いることもできる。また、バリアメタル１０５をスパッタリング法により形成したが、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法又は合金とのアニールによる自己バリア形成法等により形成してもよい。
【００３９】
次に、図２（ｅ）に示すように、バリアメタル１０５を覆うように、スパッタリング法を用いてＣｕからなる膜厚が４０ｎｍ程度のシード層１０６を形成する。本実施形態では、シード層１０６としてＣｕ膜を用いているが、Ｒｕ又は白金（Ｐｔ）等、後の工程において、電解めっき法における電極として機能できる任意の導体膜を用いることができる。また、シード層１０６を構成する導体膜には、アルミニウム（Ａｌ）、錫（Ｓｎ）、マンガン（Ｍｎ）又はＴｉ等の金属がドープされていてもよい。さらに、シード層１０６は、スパッタリング法に限らず、ＣＶＤ法により形成することもできる。
【００４０】
次に、図２（ｆ）に示すように、シード層１０６を覆い、配線溝１０４を埋めるように、電解めっき法によりＣｕめっき層１０７Ａを形成する。ここで、配線溝１０４の外部に形成されたＣｕめっき層１０７Ａの膜厚は１０００ｎｍ程度とする。電解めっき法は、シード層１０６が形成された半導体基板１０１を、めっき液である硫酸銅溶液内に浸漬し、シード層１０６に電流を供給することにより、Ｃｕめっき層１０７Ａを形成する。なお、めっき液は硫酸銅を主成分とし、Ｃｕの濃度は１０ｇ／Ｌ〜４０ｇ／Ｌ程度であり、硫酸の濃度は１０ｇ／Ｌ〜２００ｇ／Ｌ程度である。めっき液の温度は室温であり、シード層１０６に供給する電流の電流密度は５ｍＡ／ｍｍ２〜５０ｍＡ／ｍｍ２程度である。
【００４１】
次に、図３（ａ）に示すように、配線溝１０４の外部に形成されたＣｕめっき層１０７Ａ、シード層１０６及びバリアメタル１０５を化学機械研磨（ＣＭＰ）法により除去し、Ｃｕ配線１０７を形成する。この工程におけるＣＭＰ処理は、荷重を０．５ｐｓｉ〜２ｐｓｉとして、研磨ヘッド及び定盤の回転数を６０ｒｐｍとし、スラリを２５０ｍｌ／ｍｉｎの条件により供給して行われる。研磨後は、有機酸、例えば、クエン酸又はシュウ酸等を主成分とする洗浄薬液を用いて洗浄を行う。
【００４２】
次に、図３（ｂ）に示すように、ＣＭＰ法によりストッパ層１０３を露出するまで絶縁膜１０２を研磨する。この工程におけるＣＭＰ処理は、荷重を０．５ｐｓｉ〜２ｐｓｉとして、研磨ヘッド及び定盤の回転数を６０ｒｐｍとし、ストッパ層１０３と絶縁膜１０２との研磨レート選択比が１：２以上であるスラリを２５０ｍｌ／ｍｉｎの条件により供給して行われる。研磨後は、有機酸、例えば、クエン酸又はシュウ酸等を主成分とする洗浄薬液を用いて洗浄を行う。また、この工程におけるＣＭＰ処理は、図３（ａ）に示す工程におけるＣＭＰ処理と同時に行ってもよい。
【００４３】
次に、図３（ｃ）に示すように、バリア膜１０８をストッパ層１０３及びＣｕ配線１０７の上に４０ｎｍ程度堆積する。なお、バリア膜１０８の膜厚は、５ｎｍ以上且つ４０ｎｍ以下であることが好ましい。このとき、バリア膜１０８の形成は、形成前にストッパ層１０３に対してプラズマを用いた前処理を実施せずに堆積する。バリア膜１０８は、Ｓｉ及びＣ、Ｏ又はＮ等により構成されるＳｉＣ、ＳｉＯ２、ＳｉＯＣ、炭化窒化シリコン（ＳｉＣＮ）又は酸素含有炭化シリコン（ＳｉＣＯ）等の絶縁性バリア膜である。
【００４４】
本発明の一実施形態に係る半導体装置の製造方法によると、絶縁膜１０２である低誘電率膜にダメージを発生させず、ストッパ層１０３を形成することができ、Ｃｕ配線１０７の膜厚を均一に制御できるため、配線間ショート及び信頼性劣化を防止できる。また、Ｎイオンを絶縁膜１０２の内部に注入することにより濃度勾配ができるため、Ｃｕ配線１０７間のプラズマダメージに対する深さ方向へのマージンが向上し、信頼性を上昇させることができる。また、絶縁膜１０２の表面にストッパ層１０３としてＮが存在しているためバリア性能が向上し、バリア膜１０８を薄膜化することができる。バリア膜１０８を薄膜化すると、従来構造よりも実行層間容量を低減できる。
【００４５】
本実施形態において、イオン注入法により窒素（Ｎ）イオンを注入しているが、炭素（Ｃ）イオンを用いてもよい。Ｃイオンを絶縁膜１０２中に注入することにより濃度勾配ができるため、Ｃｕ配線１０７間のプラズマダメージに対する深さ方向へのマージンが向上し、信頼性を上昇させることができる。また、本実施形態では、Ｎイオンを用いているため、誘電率を上昇させてしまうが、Ｃイオンを用いることにより誘電率の上昇を抑えることができる。
【００４６】
以上に示す電流値、温度、荷重及び回転数等はいずれも例示するものであり、本発明は、これらに限定されない。また、本実施形態において、一層分の絶縁膜と配線溝とを有する半導体装置を例として説明しているが、本発明は、多層配線の構造を有する半導体装置においても、各層の絶縁膜及び配線溝に対して適用することが可能である。
【産業上の利用可能性】
【００４７】
本発明に係る半導体装置及びその製造方法は、絶縁膜の表面にダメージを与えず、配線膜厚を制御できて、配線間ショート及び信頼性劣化を防止でき、特に、ダマシン配線を有する半導体装置及びその製造方法等に有用である。
【符号の説明】
【００４８】
１０１ 半導体基板
１０２ 絶縁膜
１０３ ストッパ層（イオン注入層）
１０４ 配線溝
１０５ バリアメタル
１０６ シード層
１０７Ａ Ｃｕめっき層（導電膜）
１０７ Ｃｕ配線
１０８ バリア膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ダマシン配線を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、低抵抗な配線を形成する技術が必要となっている。配線を低抵抗化する技術として、銅（Ｃｕ）を主材料としたダマシン配線の開発が広く行われている。しかしながら、半導体装置のさらなる微細化と共に、ダマシン配線においても寄生容量が増大し、回路遅延等の問題が生じている。このため、配線間の絶縁膜として低誘電率膜（Ｌｏｗ−ｋ膜）を用いることにより、寄生容量の増大を防止している。また、微細化により配線抵抗の上昇及びばらつき等による特性劣化も懸念されている。そこで、化学機械研磨（Chemical Mechanical Polish：ＣＭＰ）法によって配線膜厚をそろえることにより、配線抵抗のばらつきを低減する技術等が特許文献１等に提示されている。
【０００３】
以下、従来技術について図４を参照しながら説明する。
【０００４】
図４（ａ）〜（ｅ）は従来の半導体装置の製造方法を工程順に示している。
【０００５】
まず、図４（ａ）に示すように、半導体基板３０１の上にシリコン（Ｓｉ）及び炭素（Ｃ）等からなる第１絶縁膜３０２を形成する。
【０００６】
次に、図４（ｂ）に示すように、第１絶縁膜３０２の上に第２絶縁膜３０３を形成する。
【０００７】
次に、図４（ｃ）に示すように、第２絶縁膜３０３を貫通して第１絶縁膜３０２に達する配線溝３０４を形成する。
【０００８】
次に、図４（ｄ）に示すように、配線溝３０４の底面及び側壁並びに第２絶縁膜３０３の上に第１導電膜３０５を形成し、配線溝３０４を埋めて且つ第１導電膜３０５を覆うように第２導電膜３０６を形成する。
【０００９】
次に、図４（ｅ）に示すように、ＣＭＰ法により第１絶縁膜３０２が露出するまで、第１導電膜３０５、第２導電膜３０６及び第２絶縁膜３０３を除去する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−７７９２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来の半導体装置の製造方法は、図４（ｂ）に示す工程において、第２絶縁膜３０３を形成する際に、第１絶縁膜３０２の表面にダメージが発生するという問題がある。このダメージにより、配線間ショートが発生し、信頼性が劣化する。ここで、ダメージとは、第２絶縁膜３０３を形成する際のプラズマにより、第１絶縁膜３０２を構成するシリコン（Ｓｉ）と炭素（Ｃ）との結合が分離し酸素（Ｏ）が結合すること及びポーラス部が破壊されることによる誘電率の上昇をいう。
【００１２】
本発明は、前記従来の問題に鑑み、その目的は、絶縁膜の表面に対するダメージを防ぎ、配線膜厚を制御することにより、配線間ショート及び信頼性劣化を防止できるようにすることにある。
【課題を解決するための手段】
【００１３】
前記の目的を達成するために、本発明は、半導体装置の製造方法を、ストッパ層となるイオン注入層をイオン注入法により形成する構成とする。
【００１４】
具体的に、本発明に係る半導体装置の製造方法は、半導体基板の上に絶縁膜を形成する工程（ａ）と、絶縁膜の内部にイオン注入法によりイオン注入層を形成する工程（ｂ）と、絶縁膜に少なくともイオン注入層に達する深さの配線溝を形成する工程（ｃ）と、配線溝に導電膜を形成する工程（ｄ）と、絶縁膜及び導電膜におけるイオン注入層よりも上に形成されている領域を除去する工程（ｅ）とを備えていることを特徴とする。
【００１５】
本発明に係る半導体装置の製造方法によると、イオン注入法によりストッパ層となるイオン注入層を形成するため、絶縁膜の表面にダメージを与えることなく配線膜厚を制御できるので、配線間ショート及び信頼性劣化を防止できる。
【００１６】
本発明に係る半導体装置の製造方法は、工程（ｂ）において、イオン注入法は、窒素又は炭素をイオン注入することが好ましい。
【００１７】
本発明に係る半導体装置の製造方法は、工程（ａ）において、絶縁膜の誘電率は、３．０以下であることが好ましい。
【００１８】
本発明に係る半導体装置の製造方法は、工程（ｂ）において、イオン注入層は、絶縁膜の表面から１００ｎｍ以内の位置に形成することが好ましい。
【００１９】
本発明に係る半導体装置の製造方法は、工程（ｄ）と工程（ｅ）との間に、導電膜における配線溝の外側部分を除去する工程（ｆ）をさらに備え、工程（ｅ）と工程（ｆ）とは、同一の装置内において行われることが好ましい。
【００２０】
本発明に係る半導体装置の製造方法は、工程（ｅ）よりも後に、絶縁性バリア膜を形成する工程（ｇ）をさらに備えていることが好ましい。
【００２１】
この場合、工程（ｇ）において、絶縁性バリア膜を形成するよりも前にイオン注入層に対してプラズマを用いた前処理を実施しないことが好ましい。
【００２２】
また、この場合、工程（ｇ）において、絶縁性バリア膜の膜厚は、５ｎｍ以上且つ４０ｎｍ以下であることが好ましい。
【００２３】
本発明に係る半導体装置の製造方法は、工程（ｅ）において、イオン注入層の一部を除去することが好ましい。
【００２４】
本発明に係る半導体装置の製造方法は、工程（ｅ）において、絶縁膜及び導電膜の除去を化学機械研磨法によって行うことが好ましい。
【００２５】
この場合、工程（ｅ）において、絶縁膜の除去を、イオン注入層と絶縁膜との研磨レート選択比が１：２以上の条件により行うことが好ましい。
【００２６】
本発明に係る半導体装置は、半導体基板の上に形成された絶縁膜と、絶縁膜に形成された配線溝と、配線溝に形成された導電膜とを備え、絶縁膜の表面から窒素又は炭素の濃度が深さ方向に小さくなっていることを特徴とする。
【００２７】
本発明に係る半導体装置によると、絶縁膜の表面のダメージが少なく、配線間ショート及び信頼性劣化を防止できる。
【発明の効果】
【００２８】
本発明に係る半導体装置及びその製造方法によると、絶縁膜の表面にダメージを与えることなく配線膜厚を制御でき、配線間ショート及び信頼性劣化を防止できる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態に係る半導体装置の構造を示す断面図である。
【図２】（ａ）〜（ｆ）は本発明の一実施形態に係る半導体装置の製造方法を工程順に示した断面図である。
【図３】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を工程順に示した断面図である。
【図４】（ａ）〜（ｅ）は従来の半導体装置の製造方法を工程順に示した断面図である。
【発明を実施するための形態】
【００３０】
本発明の一実施形態に係る半導体装置について、図１を参照しながら説明する。
【００３１】
図１に示すように、半導体基板１０１の上に、凹部を有する絶縁膜１０２が形成されている。絶縁膜１０２の凹部の周辺の上面には、ストッパ層１０３が形成されている。ここで、ストッパ層１０３は、イオン注入法によって窒素（Ｎ）イオン又は炭素（Ｃ）イオンを絶縁膜１０２に注入することにより形成されている。なお、ストッパ層１０３は、イオン注入層と呼ぶこともできる。絶縁膜１０２の凹部の底面及び側壁並びにストッパ層１０３の側面には、例えばタンタル（Ｔａ）からなるバリアメタル１０５が形成されている。バリアメタル１０５の上には銅（Ｃｕ）からなるシード層１０６が形成されている。シード層１０６の上には、凹部を埋め込むように銅（Ｃｕ）配線１０７が形成され、ストッパ層１０３、バリアメタル１０５及びＣｕ配線１０７を覆うようにバリア膜１０８が形成されている。ここで、バリア膜１０８は、形成前にストッパ層１０３に対してプラズマを用いた前処理を実施しないことが好ましい。
【００３２】
本発明の一実施形態に係る半導体装置によると、イオン注入法によりストッパ層１０３を形成しているため、絶縁膜１０２はダメージを受けないので、配線間ショートの発生及び信頼性の劣化等を防止することができる。
【００３３】
ここで、ストッパ層１０３は、表面から窒素又は炭素の濃度が深さ方向に小さくなるような濃度勾配を有している。そのため、Ｃｕ配線１０７間のプラズマダメージに対する深さ方向へのマージンが向上し、信頼性を上昇させることができるという効果がある。なお、炭素イオンを用いて、ストッパ層１０３の表面から炭素の濃度が深さ方向に小さくなるような濃度勾配を有するようにする方が、窒素イオンを用いて、ストッパ層１０３の表面から窒素の濃度が深さ方向に小さくなるような濃度勾配を有するようにするよりも好ましい。炭素の方が誘電率上昇を抑制できるという効果があるためである。
【００３４】
以下に、本発明の一実施形態に係る半導体装置の製造方法について、図２及び図３を参照しながら説明する。
【００３５】
まず、図２（ａ）に示すように、半導体基板１０１の上に絶縁膜１０２を堆積する。絶縁膜１０２は、誘電率ｋ＝３以下の膜であり、シリコン（Ｓｉ）及び炭素（Ｃ）又は酸素（Ｏ）等により構成される炭化シリコン（ＳｉＣ）、二酸化シリコン（ＳｉＯ２）又は炭素含有酸化シリコン（ＳｉＯＣ）等からなり、ポーラスを含んでいてもよい。
【００３６】
次に、図２（ｂ）に示すように、絶縁膜１０２の表面から５０ｎｍの深さにおけるイオン濃度が大きくなるように１５ｋｅＶのエネルギーにより窒素（Ｎ）イオンを注入して、ストッパ層１０３を形成する。ここで、後に出てくるエッチング時の形状を整えるために、機械強度が高い絶縁膜、例えばＳｉＯ２等をキャップ層として絶縁膜１０２の上に形成してもよいが、ここでは省略する。
【００３７】
次に、図２（ｃ）に示すように、公知のリソグラフィ法及びドライエッチング法により、絶縁膜１０２に配線溝１０４を形成する。
【００３８】
次に、図２（ｄ）に示すように、配線溝１０４の底面及び側壁並びに絶縁膜１０２の上に、スパッタリング法によりタンタル（Ｔａ）からなる膜厚が２０ｎｍ程度のバリアメタル１０５を形成する。本実施形態では、バリアメタル１０５としてＴａ膜を用いているが、チタン（Ｔｉ）、タングステン（Ｗ）若しくはルテニウム（Ｒｕ）等の高融点金属又はこれらにＮ、Ｃ若しくはＳｉがドープされた材質からなる膜を用いることもできる。また、バリアメタル１０５をスパッタリング法により形成したが、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法又は合金とのアニールによる自己バリア形成法等により形成してもよい。
【００３９】
次に、図２（ｅ）に示すように、バリアメタル１０５を覆うように、スパッタリング法を用いてＣｕからなる膜厚が４０ｎｍ程度のシード層１０６を形成する。本実施形態では、シード層１０６としてＣｕ膜を用いているが、Ｒｕ又は白金（Ｐｔ）等、後の工程において、電解めっき法における電極として機能できる任意の導体膜を用いることができる。また、シード層１０６を構成する導体膜には、アルミニウム（Ａｌ）、錫（Ｓｎ）、マンガン（Ｍｎ）又はＴｉ等の金属がドープされていてもよい。さらに、シード層１０６は、スパッタリング法に限らず、ＣＶＤ法により形成することもできる。
【００４０】
次に、図２（ｆ）に示すように、シード層１０６を覆い、配線溝１０４を埋めるように、電解めっき法によりＣｕめっき層１０７Ａを形成する。ここで、配線溝１０４の外部に形成されたＣｕめっき層１０７Ａの膜厚は１０００ｎｍ程度とする。電解めっき法は、シード層１０６が形成された半導体基板１０１を、めっき液である硫酸銅溶液内に浸漬し、シード層１０６に電流を供給することにより、Ｃｕめっき層１０７Ａを形成する。なお、めっき液は硫酸銅を主成分とし、Ｃｕの濃度は１０ｇ／Ｌ〜４０ｇ／Ｌ程度であり、硫酸の濃度は１０ｇ／Ｌ〜２００ｇ／Ｌ程度である。めっき液の温度は室温であり、シード層１０６に供給する電流の電流密度は５ｍＡ／ｍｍ２〜５０ｍＡ／ｍｍ２程度である。
【００４１】
次に、図３（ａ）に示すように、配線溝１０４の外部に形成されたＣｕめっき層１０７Ａ、シード層１０６及びバリアメタル１０５を化学機械研磨（ＣＭＰ）法により除去し、Ｃｕ配線１０７を形成する。この工程におけるＣＭＰ処理は、荷重を０．５ｐｓｉ〜２ｐｓｉとして、研磨ヘッド及び定盤の回転数を６０ｒｐｍとし、スラリを２５０ｍｌ／ｍｉｎの条件により供給して行われる。研磨後は、有機酸、例えば、クエン酸又はシュウ酸等を主成分とする洗浄薬液を用いて洗浄を行う。
【００４２】
次に、図３（ｂ）に示すように、ＣＭＰ法によりストッパ層１０３を露出するまで絶縁膜１０２を研磨する。この工程におけるＣＭＰ処理は、荷重を０．５ｐｓｉ〜２ｐｓｉとして、研磨ヘッド及び定盤の回転数を６０ｒｐｍとし、ストッパ層１０３と絶縁膜１０２との研磨レート選択比が１：２以上であるスラリを２５０ｍｌ／ｍｉｎの条件により供給して行われる。研磨後は、有機酸、例えば、クエン酸又はシュウ酸等を主成分とする洗浄薬液を用いて洗浄を行う。また、この工程におけるＣＭＰ処理は、図３（ａ）に示す工程におけるＣＭＰ処理と同時に行ってもよい。
【００４３】
次に、図３（ｃ）に示すように、バリア膜１０８をストッパ層１０３及びＣｕ配線１０７の上に４０ｎｍ程度堆積する。なお、バリア膜１０８の膜厚は、５ｎｍ以上且つ４０ｎｍ以下であることが好ましい。このとき、バリア膜１０８の形成は、形成前にストッパ層１０３に対してプラズマを用いた前処理を実施せずに堆積する。バリア膜１０８は、Ｓｉ及びＣ、Ｏ又はＮ等により構成されるＳｉＣ、ＳｉＯ２、ＳｉＯＣ、炭化窒化シリコン（ＳｉＣＮ）又は酸素含有炭化シリコン（ＳｉＣＯ）等の絶縁性バリア膜である。
【００４４】
本発明の一実施形態に係る半導体装置の製造方法によると、絶縁膜１０２である低誘電率膜にダメージを発生させず、ストッパ層１０３を形成することができ、Ｃｕ配線１０７の膜厚を均一に制御できるため、配線間ショート及び信頼性劣化を防止できる。また、Ｎイオンを絶縁膜１０２の内部に注入することにより濃度勾配ができるため、Ｃｕ配線１０７間のプラズマダメージに対する深さ方向へのマージンが向上し、信頼性を上昇させることができる。また、絶縁膜１０２の表面にストッパ層１０３としてＮが存在しているためバリア性能が向上し、バリア膜１０８を薄膜化することができる。バリア膜１０８を薄膜化すると、従来構造よりも実行層間容量を低減できる。
【００４５】
本実施形態において、イオン注入法により窒素（Ｎ）イオンを注入しているが、炭素（Ｃ）イオンを用いてもよい。Ｃイオンを絶縁膜１０２中に注入することにより濃度勾配ができるため、Ｃｕ配線１０７間のプラズマダメージに対する深さ方向へのマージンが向上し、信頼性を上昇させることができる。また、本実施形態では、Ｎイオンを用いているため、誘電率を上昇させてしまうが、Ｃイオンを用いることにより誘電率の上昇を抑えることができる。
【００４６】
以上に示す電流値、温度、荷重及び回転数等はいずれも例示するものであり、本発明は、これらに限定されない。また、本実施形態において、一層分の絶縁膜と配線溝とを有する半導体装置を例として説明しているが、本発明は、多層配線の構造を有する半導体装置においても、各層の絶縁膜及び配線溝に対して適用することが可能である。
【産業上の利用可能性】
【００４７】
本発明に係る半導体装置及びその製造方法は、絶縁膜の表面にダメージを与えず、配線膜厚を制御できて、配線間ショート及び信頼性劣化を防止でき、特に、ダマシン配線を有する半導体装置及びその製造方法等に有用である。
【符号の説明】
【００４８】
１０１ 半導体基板
１０２ 絶縁膜
１０３ ストッパ層（イオン注入層）
１０４ 配線溝
１０５ バリアメタル
１０６ シード層
１０７Ａ Ｃｕめっき層（導電膜）
１０７ Ｃｕ配線
１０８ バリア膜
【特許請求の範囲】
【請求項１】
半導体基板の上に絶縁膜を形成する工程（ａ）と、
前記絶縁膜の内部にイオン注入法によりイオン注入層を形成する工程（ｂ）と、
前記絶縁膜に少なくとも前記イオン注入層に達する深さの配線溝を形成する工程（ｃ）と、
前記配線溝に導電膜を形成する工程（ｄ）と、
前記絶縁膜及び導電膜における前記イオン注入層よりも上に形成されている領域を除去する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｂ）において、前記イオン注入法は、窒素又は炭素をイオン注入することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ａ）において、前記絶縁膜の誘電率は、３．０以下であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｂ）において、前記イオン注入層は、前記絶縁膜の表面から１００ｎｍ以内の位置に形成することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記工程（ｄ）と前記工程（ｅ）との間に、前記導電膜における前記配線溝の外側部分を除去する工程（ｆ）をさらに備え、
前記工程（ｅ）と前記工程（ｆ）とは、同一の装置内において行われることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記工程（ｅ）よりも後に、絶縁性バリア膜を形成する工程（ｇ）をさらに備えていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｇ）において、前記絶縁性バリア膜を形成するよりも前に前記イオン注入層に対してプラズマを用いた前処理を実施しないことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｇ）において、前記絶縁性バリア膜の膜厚は、５ｎｍ以上且つ４０ｎｍ以下であることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｅ）において、前記イオン注入層の一部を除去することを特徴とする請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｅ）において、前記絶縁膜及び導電膜の除去を化学機械研磨法によって行うことを特徴とする請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｅ）において、前記絶縁膜の除去を、前記イオン注入層と前記絶縁膜との研磨レート選択比が１：２以上の条件により行うことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
半導体基板の上に形成された絶縁膜と、
前記絶縁膜に形成された配線溝と、
前記配線溝に形成された導電膜とを備え、
前記絶縁膜の表面から窒素又は炭素の濃度が深さ方向に小さくなっていることを特徴とする半導体装置。
【請求項１】
半導体基板の上に絶縁膜を形成する工程（ａ）と、
前記絶縁膜の内部にイオン注入法によりイオン注入層を形成する工程（ｂ）と、
前記絶縁膜に少なくとも前記イオン注入層に達する深さの配線溝を形成する工程（ｃ）と、
前記配線溝に導電膜を形成する工程（ｄ）と、
前記絶縁膜及び導電膜における前記イオン注入層よりも上に形成されている領域を除去する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｂ）において、前記イオン注入法は、窒素又は炭素をイオン注入することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ａ）において、前記絶縁膜の誘電率は、３．０以下であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｂ）において、前記イオン注入層は、前記絶縁膜の表面から１００ｎｍ以内の位置に形成することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記工程（ｄ）と前記工程（ｅ）との間に、前記導電膜における前記配線溝の外側部分を除去する工程（ｆ）をさらに備え、
前記工程（ｅ）と前記工程（ｆ）とは、同一の装置内において行われることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記工程（ｅ）よりも後に、絶縁性バリア膜を形成する工程（ｇ）をさらに備えていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｇ）において、前記絶縁性バリア膜を形成するよりも前に前記イオン注入層に対してプラズマを用いた前処理を実施しないことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｇ）において、前記絶縁性バリア膜の膜厚は、５ｎｍ以上且つ４０ｎｍ以下であることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｅ）において、前記イオン注入層の一部を除去することを特徴とする請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｅ）において、前記絶縁膜及び導電膜の除去を化学機械研磨法によって行うことを特徴とする請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｅ）において、前記絶縁膜の除去を、前記イオン注入層と前記絶縁膜との研磨レート選択比が１：２以上の条件により行うことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
半導体基板の上に形成された絶縁膜と、
前記絶縁膜に形成された配線溝と、
前記配線溝に形成された導電膜とを備え、
前記絶縁膜の表面から窒素又は炭素の濃度が深さ方向に小さくなっていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−２７２８２６（Ｐ２０１０−２７２８２６Ａ）
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願番号】特願２００９−１２５７４５（Ｐ２００９−１２５７４５）
【出願日】平成２１年５月２５日（２００９．５．２５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願日】平成２１年５月２５日（２００９．５．２５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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