半導体装置
【課題】本発明はハイサイドスイッチング素子へゲート駆動信号を伝送する高圧側駆動回路から誤出力がされることを弊害なく抑制できる半導体装置を提供することを目的とする。
【解決手段】電源電位とＧＮＤ電位の間に直列に接続された、高圧側のスイッチング素子であってゲート、エミッタ、コレクタを有するハイサイドスイッチング素子および低圧側のスイッチング素子であるローサイドスイッチング素子と、該ゲートへゲート駆動信号を伝送する高圧側駆動回路と、該高圧側駆動回路に設けられた該高圧側駆動回路の基準電位を与えるＶｓ端子と、一端が該ハイサイドスイッチング素子のエミッタと接続され他端が該Ｖｓ端子と接続される抵抗と、アノードが該抵抗の一端と接続されカソードが該抵抗の他端と接続されるダイオードとを備える。
【解決手段】電源電位とＧＮＤ電位の間に直列に接続された、高圧側のスイッチング素子であってゲート、エミッタ、コレクタを有するハイサイドスイッチング素子および低圧側のスイッチング素子であるローサイドスイッチング素子と、該ゲートへゲート駆動信号を伝送する高圧側駆動回路と、該高圧側駆動回路に設けられた該高圧側駆動回路の基準電位を与えるＶｓ端子と、一端が該ハイサイドスイッチング素子のエミッタと接続され他端が該Ｖｓ端子と接続される抵抗と、アノードが該抵抗の一端と接続されカソードが該抵抗の他端と接続されるダイオードとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電位とＧＮＤ電位の間に直列にハイサイドスイッチング素子とローサイドスイッチング素子が接続された半導体装置に関する。
【背景技術】
【０００２】
モータなどの負荷の電力制御にはブリッジ回路や３相交流インバータ回路などが用いられる。ブリッジ回路も３相交流インバータ回路も、電源電位とＧＮＤ電位の間に直列に接続されたハイサイドスイッチング素子とローサイドスイッチング素子を基本単位とする。これらの２つのスイッチング素子の中点は負荷と接続され、ハイサイドおよびローサイドスイッチング素子のオンオフの制御により負荷を制御する。
【０００３】
モータなどの負荷の制御は大電流で制御されることが多く、前述のハイサイドスイッチング素子はゲート、エミッタ、コレクタを備えるＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワーＭＯＳＦＥＴであることが一般的である。そして、ハイサイドスイッチング素子は高圧側駆動回路とよばれる回路から伝送されるゲート駆動信号によりオンオフ動作が制御される。
【０００４】
この高圧側駆動回路の基準電位は高圧側駆動回路に設けられたＶｓ端子から供給される。Ｖｓ端子の電位（Ｖｓ電位という）はＶｓ端子がハイサイドスイッチング素子のエミッタと接続されることによって与えられる。Ｖｓ電位は、高圧側駆動回路によるゲート駆動信号の誤出力などを回避するために寄生素子などに影響されず安定的で急激にマイナス側へシフトしないことが求められる。特許文献１〜３にはＶｓ端子の電位を安定化させ得る構成についての記載がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１６０２６８号公報
【特許文献２】特開２００５−１６０１７７号公報
【特許文献３】特開平１１−２８５２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ローサイドスイッチング素子と逆並列に接続された還流ダイオードの順方向電圧ＶＦや、配線インダクタンスとｄｉ／ｄｔの積で与えられる誘導起電力などに起因してＶｓ端子の電位がＧＮＤ電位に対してマイナス側へシフトする場合がある。Ｖｓ電位がマイナス側へシフトすることに起因して高圧側駆動回路がゲート駆動信号を誤出力する問題があった。
【０００７】
前述した誤出力の原因としてはたとえば、Ｖｓ電位がマイナス側から復帰する際に、高圧側駆動回路が備えるレベルシフト回路に電流が流れ、その電流がハイサイド入力信号であると誤認識され、誤作動（誤出力）することが考えられる。よってＶｓ電位がマイナスになること自体が誤出力の問題を生じ得る。
【０００８】
ここで、特許文献１にはＶｓ端子とハイサイドスイッチング素子のエミッタとの間に抵抗を配置する構成が開示されている。この抵抗によってＶｓ電位がマイナス側へシフトすることを抑制し得る。しかしながらこのような構成では、Ｖｓ電位がマイナス側にシフトしない場合であっても常にゲート駆動信号としての出力電圧がハイサイドスイッチング素子のゲート−エミッタ間と前述の抵抗とで分割（分圧）されることとなる。その結果ハイサイドスイッチング素子のゲート−エミッタ間電圧が低下しスイッチング速度が低下する問題もあった。
【０００９】
本発明は、上述のような課題を解決するためになされたもので、ハイサイドスイッチング素子へゲート駆動信号が誤出力されることを抑制し、かつ、ハイサイドスイッチング素子のスイッチング速度を低下させない半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願の発明にかかる半導体装置は、電源電位とＧＮＤ電位の間に直列に接続された、高圧側のスイッチング素子であってゲート、エミッタ、コレクタを有するハイサイドスイッチング素子および低圧側のスイッチング素子であるローサイドスイッチング素子と、該ハイサイドスイッチング素子の該ゲートと接続され該ゲートへゲート駆動信号を伝送する高圧側駆動回路と、該高圧側駆動回路に設けられた該高圧側駆動回路の基準電位を与えるＶｓ端子とを備える。さらに、一端が該ハイサイドスイッチング素子のエミッタと接続され他端が該Ｖｓ端子と接続される抵抗と、アノードが該抵抗の一端と接続されカソードが該抵抗の他端と接続されるダイオードとを備えたことを特徴とする。
【００１１】
本願の発明にかかる他の半導体装置は、電源電位とＧＮＤ電位の間に直列に接続された、高圧側のスイッチング素子であってゲート、エミッタ、コレクタを有するハイサイドスイッチング素子および低圧側のスイッチング素子であるローサイドスイッチング素子と、該ハイサイドスイッチング素子の該ゲートと接続され該ゲートへゲート駆動信号を伝送する高圧側駆動回路と、該高圧側駆動回路に設けられた該高圧側駆動回路の基準電位を与えるＶｓ端子とを備える。さらに、一端が該ハイサイドスイッチング素子のエミッタと接続され他端が該Ｖｓ端子と接続される抵抗と、一端が該抵抗の一端と接続され他端が該抵抗の他端と接続されるスイッチング素子と、該スイッチング素子のオンオフを制御する制御装置とを備える。そして、該制御装置は、該高圧側駆動回路が該ゲート駆動信号を誤出力する程度まで該Ｖｓ端子の電圧が低下することを防止するように該スイッチング素子をオフとすることを特徴とする。
【発明の効果】
【００１２】
本発明により弊害なくハイサイドスイッチング素子への誤出力を抑制できる。
【図面の簡単な説明】
【００１３】
【図１】実施形態１の半導体装置を説明する回路図である。
【図２】図１の回路の動作を説明するタイミングチャートである。
【図３】実施形態２の半導体装置を説明する回路図である。
【図４】ローサイドの還流ダイオードに流れる還流電流とＶｓ電位の関係を説明するグラフである。
【図５】実施形態２の変形例を説明する図である。
【図６】図５に記載の回路の動作を説明するタイミングチャートである。
【図７】比較例を説明する回路図である。
【発明を実施するための形態】
【００１４】
実施の形態１
本実施形態は図１、２を参照して説明する。まず本実施形態の半導体装置を説明する回路図である図１について説明する。本実施形態の半導体装置は電源２４とＧＮＤ２５の間に直列に接続されたハイサイドスイッチング素子１２とローサイドスイッチング素子１８を備える。
【００１５】
本実施形態ではハイサイドスイッチング素子１２とローサイドスイッチング素子１８はともにＩＧＢＴであり、ゲート、エミッタ、コレクタを有する。ハイサイドスイッチング素子１２のコレクタは電源２４の高圧側に接続される。ハイサイドスイッチング素子１２のエミッタはローサイドスイッチング素子１８のコレクタと接続される。ローサイドスイッチング素子１８のエミッタはシャント抵抗３６を介してＧＮＤ２５に接続されている。このように、ハイサイドスイッチング素子１２とローサイドスイッチング素子１８は電源電位とＧＮＤ電位の間に直列に接続されるものである。
【００１６】
さらに、ハイサイドスイッチング素子１２と逆並列に第１ダイオード１２が接続される。すなわち、第１ダイオード１２のカソードはハイサイドスイッチング素子１２のコレクタに接続され、アノードはハイサイドスイッチング素子１２のエミッタに接続される。同様にローサイドスイッチング素子１８と逆並列に第２ダイオード２０が接続される。第１ダイオード１２と第２ダイオード２０は還流ダイオードである。
【００１７】
ハイサイドスイッチング素子１２とローサイドスイッチング素子１８の中点には負荷２２の一端が接続される。負荷２２の他端はローサイドスイッチング素子１８のエミッタと接続される。なお、本実施形態で負荷２２はＬ負荷であるモータであるが特にこれに限定されない。
【００１８】
負荷２２の電力制御を行うハイサイドスイッチング素子１２とローサイドスイッチング素子１８のオンオフの制御は、それぞれ高圧側駆動回路１０と低圧側駆動回路１６によりなされる。高圧側駆動回路１０はハイサイドスイッチング素子１２のゲートに対しゲート駆動信号を伝送することによりハイサイドスイッチング素子１２のオンオフを制御する。低圧側駆動回路１６についても同様である。
【００１９】
さらに、高圧側駆動回路１０はＶｓ端子２７を、低圧側駆動回路１６はＶｓ端子２９を備える。Ｖｓ端子とは高圧側駆動回路１０または低圧側駆動回路１６の基準電位を取得するための端子をいう。高圧側駆動回路１０のＶｓ端子２７は抵抗２６を介してハイサイドスイッチング素子１２のエミッタと接続される。さらに、前述した抵抗２６と並列にダイオード２８が接続される。すなわち、ダイオード２８のアノードは抵抗２６のエミッタと接続される端部と接続され、カソードは抵抗２６のＶｓ端子２７と接続される端部と接続される。
【００２０】
一方、低圧側駆動回路１６のＶｓ端子２９はローサイドスイッチング素子１８のエミッタと接続される。つまり、Ｖｓ端子２９はシャント抵抗３６を介してＧＮＤ２５と接続される。よってＶｓ端子２９はその電位がマイナス側にシフトすることはなく安定して低圧側駆動回路１６の基準電位を与えることができる。
【００２１】
本実施形態ではハイサイドスイッチング素子１２とローサイドスイッチング素子１８の駆動方法としてブートストラップ方式を採用している。つまり、図１から理解されるように、抵抗２６とＶｓ端子２７の間にはブートストラップ部コンデンサ３０の一端が接続される。ブートストラップ部コンデンサ３０の他端にはブートストラップ部ダイオード３２のカソードが接続される。さらにブートストラップ部ダイオード３２のアノードにはブートストラップ部電流制限抵抗３４が接続される。ブートストラップ方式の駆動方法については公知の技術であるから詳細を説明しない。本実施形態の半導体装置は上述の構成を備える。なお、本実施形態の図１に示す半導体装置は１相分の回路構成のみ記載しているが、複数相により負荷の制御を行うことが一般的である。図１では本実施形態の説明に必要な部分のみ記載している。
【００２２】
以後、本実施形態の半導体装置の動作について説明する。まずハイサイドスイッチング素子１２がオン状態とされ、負荷２２に電力が供給される。次いで、ハイサイドスイッチング素子１２がオフ状態とされると、負荷２２に溜まったエネルギーが還流電流として第２ダイオード２０を経由し放出される。このとき第２ダイオード２０を流れる還流電流により第２ダイオード２０に順方向電圧（ＶＦ）が生じる。
【００２３】
ここで、本実施形態の技術的な意義を説明するため、本実施形態の比較例として図７に記載した構成について説明する。図７に記載の半導体装置は、図１における抵抗２６とダイオード２８を有さない点を除き図１の構成と同様である。このような構成では第２ダイオード２０に順方向電圧（ＶＦ）が生じることにより第２ダイオード２０のカソードと接続されたＶｓ端子２７の電圧がＧＮＤ電位を下回りマイナス側へシフトすることがあった。
【００２４】
また、ハイサイドスイッチング素子１２、ローサイドスイッチング素子１８、第１ダイオード１４、第２ダイオード２０などの接続を行う内部配線に寄生的に生じる配線インダクタンスや、シャント抵抗３６などの外部配線のインダクタンスとｄｉ／ｄｔの積で求まる誘導起電力によってＶｓ端子２７の電圧がＧＮＤ電位を下回りマイナス側へシフトすることがあった。これらの要因によってＶｓ端子２７の電圧がＧＮＤ電位以下のマイナス値となった場合にはゲート駆動信号の誤出力が起こり得るという問題があった。
【００２５】
しかしながら、本実施形態の構成によれば上述の問題を解決できる。すなわち、第２ダイオード２０に順方向電圧（ＶＦ）が生じたり、ハイサイドスイッチング素子１２のスイッチングに伴う誘導起電力が生じたりした場合であっても、これらの電圧が抵抗２６を経由してＶｓ端子２７に印加される。よってＶｓ端子２７の電位が急減することを抑制できるため前述の誤出力の問題を回避できる。
【００２６】
さらに、抵抗２６を備えるだけではＶｓ端子２７の電位がマイナスにシフトしない場合であっても常にゲート駆動信号としての出力電圧がハイサイドスイッチング素子１２のゲート−エミッタ間と抵抗２６とで分割されることとなる。よってこのままの構成ではハイサイドスイッチング素子１２のゲート−エミッタ間電圧が低下しスイッチング速度が低下してしまう問題が考えられる。
【００２７】
しかしながら、本実施形態の半導体装置は上述のとおり抵抗２６と並列にダイオード２８を備えるためこの問題を解決できる。すなわち、ハイサイドスイッチング素子１２をオフ状態からオン状態へ遷移させるときに、ゲートチャージのための電流がダイオード２８にも流れるため、ダイオード２８がない場合と比較してゲートチャージに要する時間を短縮できる。よってスイッチング速度の低下を抑制できる。なお、ゲートチャージのための電流とは、高圧側駆動回路１０からハイサイドスイッチング素子１２のゲート、ハイサイドスイッチング素子１２のエミッタを経由してＶｓ端子２７へ流れる電流のことをいう。
【００２８】
図２はダイオード２８の有無によるハイサイドスイッチング素子１２の立ち上がりの差異を説明するタイミングチャートである。図２におけるＶａとはハイサイドスイッチング素子１２のゲート電圧のことである。つまりＶａとは図１において両側矢印で示されるようにゲートとＶｓ端子の電位差である。また、Ｖｂとは出力電圧つまり負荷２２の両端の電圧のことである。Ｖｂも図１において両側矢印で示されている。
【００２９】
図２から、ダイオード２８を有する構成の方がハイサイドスイッチング素子１２のゲート電圧を迅速に立ち上げることができることが分かる。また、図２にはＶｓ電位をの低下要因でもある出力電圧Ｖｂの落ち込みも矢示されている。
【００３０】
このように、いわゆるアームを構成する半導体装置において、ハイサイドスイッチング素子のオンオフを制御する高圧側駆動回路の基準電位がＧＮＤ電位に対して負側に遷移しやすい問題を、スイッチング速度の低下などの弊害なく解決できることが本実施形態の特徴である。よってこの発明の特徴を逸脱しない範囲で様々な変形が可能である。
【００３１】
本実施形態ではハイサイドスイッチング素子１２、ローサイドスイッチング素子１８、第１ダイオード１４、第２ダイオード２０の材料について特に言及しなかったが、これらがＳｉＣなどの材料によって製造されることとしてもよい。スイッチング素子やダイオードなどの半導体素子を、高耐圧化が可能なＳｉＣで製造することは半導体装置の高耐圧化や大電流化などに有用であるため、本実施形態および以降の実施形態で説明する半導体素子に対して適用することとしてもよい。
【００３２】
実施の形態２
本実施形態は図３〜６を参照して説明する。なお、実施形態１で説明した構成要素と同一または対応する構成要素には同一の符号を付して複数回の説明を省略する場合がある。
【００３３】
図３は本実施形態の半導体装置を説明する回路図である。図３から理解できるように負荷２２は、ハイサイドスイッチング素子１２とローサイドスイッチング素子１８からなるＵ相、ハイサイドスイッチング素子５０とローサイドスイッチング素子５８からなるＶ相、ハイサイドスイッチング素子５４とローサイドスイッチング素子６２からなるＷ相からなる３相交流インバータ回路によって制御される。
【００３４】
ハイサイドスイッチング素子１２のエミッタとＶｓ端子２７とを接続する抵抗２６と並列にスイッチング素子７２が接続される。スイッチング素子７２はたとえばＦＥＴなどであり、実動作上抵抗が無視し得るものが望ましい。そして、スイッチング素子７２にはスイッチング素子７２のオンオフ制御を行うための制御装置６５が接続される。
【００３５】
制御装置６５は、シャント抵抗３６により電流を検出する電流検出回路６６を備える。さらに制御装置６５は電流検出回路６６で検出した電流値からスイッチング素子７２をオンとするかオフとするかを算出するＭＣＵ（マイクロコントローラ）６８を備える。さらに制御装置６５はＭＣＵ６８から得られたスイッチング素子７２をオンとすべきあるいはオフとすべき指令に基づき、実際にスイッチング素子７２にオンあるいはオフとすべき電圧を印加する駆動回路７０を備える。
【００３６】
本実施形態の半導体装置の動作はたとえば以下のとおりである。まずハイサイドスイッチング素子１２とローサイドスイッチング素子５８がオン状態とされ負荷２２が通電される。次いで、ハイサイドスイッチング素子１２がオフ状態とされ、還流モードとなる。このときの電流は負荷２２、ローサイドスイッチング素子５８、第２ダイオード２０の経路で還流する。ここで、電流検出回路６６により還流電流の電流値が検出される。検出された電流値はＭＣＵ６８において所定値と比較される。ＭＣＵ６８は、スイッチング素子７２がオン状態を維持した場合に高圧側駆動回路１０が誤出力する程度までＶｓ端子２７の電圧が急激に低下するか否かを演算する。
【００３７】
ＭＣＵ６８の演算結果から前述の誤出力が予見される場合にはスイッチング素子７２をオフとする指令が駆動回路７０へ伝送される。他方、誤出力が予見されない場合はスイッチング素子７２のオン状態を維持する指令が駆動回路７０へ伝送される。
【００３８】
次いで、駆動回路７０が上述の指令に従ってスイッチング素子７２をオンまたはオフとする。
【００３９】
本実施形態の半導体装置は、制御装置６５が還流電流を検出し高圧側駆動回路１０の誤出力が見込まれる場合にはスイッチング素子７２をオフ状態とする制御を行うことが特徴である。スイッチング素子７２がオフ状態の場合、前述したＶＦや誘導起電力は抵抗２６を介してＶｓ端子２７に印加されるため、Ｖｓ電位が急激に低下することを抑制できる。他方、スイッチング素子７２がオン状態の場合は、スイッチング素子７２を経由した低抵抗の経路がハイサイドスイッチング素子１２のエミッタ−高圧側駆動回路１０間に供給される。ここで、スイッチング素子７２がオン状態であれば前述のとおりハイサイドスイッチング素子１２のゲートを迅速に立ち上げることができる。
【００４０】
一般に、ハイサイドスイッチング素子に流れる電流が大きいほど、ローサイドスイッチング素子と逆並列に接続されたダイオードに流れる還流電流も増加する。そして既に述べたとおり還流電流が増加すればＶＦが高まるため、Ｖｓ電位がより低下する。
【００４１】
図４はＶｓ電位の還流電流依存性を説明するグラフである。上述のとおり、還流電流が増大するとＶｓの低下が顕著となる。よって本実施形態のように、還流電流を検出しスイッチング素子７２のオンオフを判断することにより有効に前述の誤出力を防止できる。
【００４２】
このように、制御装置によってＶｓ電位の急減が予見される場合に、オン状態であるスイッチング素子７２をオフとしＶｓ電位の急減を抵抗２６により抑制することが本実施形態の特徴である。したがってこの発明の特徴を逸脱しない範囲で様々な変形が可能である。
【００４３】
たとえば、図５に記載のような制御装置８９を備えることが考えられる。図５に示す制御装置８９は、ＭＣＵ９０と駆動回路９２を備える。図５の制御装置においてＭＣＵ９０が取得するのは高圧側駆動回路１０のゲート駆動信号の情報である。そしてＭＣＵ９０は高圧側駆動回路１０のゲート駆動信号がハイサイドスイッチング素子１２をオンすべき駆動信号からオフすべき駆動信号へ遷移したときに、駆動回路９２に対してスイッチング素子７２をオフとすべき指令を行う。駆動回路９２は速やかにスイッチング素子７２をオフとする。
【００４４】
ハイサイドスイッチング素子１２のオフ動作が開始すると、ｄｉ／ｄｔが生じ、前述の誘導起電力が発生する。また、ハイサイドスイッチング素子１２のオフタイミングは還流状態の開始のタイミングでもある。よって上述のとおりゲート駆動信号がハイサイドスイッチング素子をオフすべき信号となったときに、スイッチング素子７２をオフ状態とすることにより前述のＶＦや誘導起電力によるＶｓ電位の低下を抑制できる。
【００４５】
図６は図５の半導体装置の動作を説明するタイミングチャートである。ハイサイドスイッチング素子へのゲート駆動信号がハイサイドスイッチング素子をオフとすべき信号へ遷移したタイミングでスイッチング素子７２がオフとされている。スイッチング素子７２のオフ状態は、ハイサイドスイッチング素子１２がオフしたあとも維持される。この時間の長さはＶｓ電位の低下による前述の「誤出力」の懸念がなくなる程度であり、標準的には３μ[sec]程度である。
【００４６】
また、ＭＣＵ６８が行う「誤出力する程度までＶｓ端子２７の電圧が急激に低下するか否かの演算」は単純に還流電流の値を定格と比較することにより行われてもよい。
【００４７】
本実施形態および実施形態１の半導体装置ではハイサイドスイッチング素子とローサイドスイッチング素子の駆動方法としてブートストラップ方式を採用しているが本発明はこれに限定されない。すなわち、本発明は高圧側駆動回路の基準電位がマイナス側にシフト（ＧＮＤ電位より低下）することによって高圧側駆動回路に誤出力などの不安定動作が生じるすべての半導体装置に対して効果を有する。よって、このような不安定動作を生じ得るものに対しては広く本発明を応用することが可能である。
【符号の説明】
【００４８】
１０ 高圧側駆動回路、 １２ ハイサイドスイッチング素子、 １８ ローサイドスイッチング素子、 １４ 第１ダイオード、 ２０ 第２ダイオード、 ２２ 負荷、 ２４ 電源、 ２５ ＧＮＤ、 ２６ 抵抗、 ２８ ダイオード
【技術分野】
【０００１】
本発明は、電源電位とＧＮＤ電位の間に直列にハイサイドスイッチング素子とローサイドスイッチング素子が接続された半導体装置に関する。
【背景技術】
【０００２】
モータなどの負荷の電力制御にはブリッジ回路や３相交流インバータ回路などが用いられる。ブリッジ回路も３相交流インバータ回路も、電源電位とＧＮＤ電位の間に直列に接続されたハイサイドスイッチング素子とローサイドスイッチング素子を基本単位とする。これらの２つのスイッチング素子の中点は負荷と接続され、ハイサイドおよびローサイドスイッチング素子のオンオフの制御により負荷を制御する。
【０００３】
モータなどの負荷の制御は大電流で制御されることが多く、前述のハイサイドスイッチング素子はゲート、エミッタ、コレクタを備えるＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワーＭＯＳＦＥＴであることが一般的である。そして、ハイサイドスイッチング素子は高圧側駆動回路とよばれる回路から伝送されるゲート駆動信号によりオンオフ動作が制御される。
【０００４】
この高圧側駆動回路の基準電位は高圧側駆動回路に設けられたＶｓ端子から供給される。Ｖｓ端子の電位（Ｖｓ電位という）はＶｓ端子がハイサイドスイッチング素子のエミッタと接続されることによって与えられる。Ｖｓ電位は、高圧側駆動回路によるゲート駆動信号の誤出力などを回避するために寄生素子などに影響されず安定的で急激にマイナス側へシフトしないことが求められる。特許文献１〜３にはＶｓ端子の電位を安定化させ得る構成についての記載がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１６０２６８号公報
【特許文献２】特開２００５−１６０１７７号公報
【特許文献３】特開平１１−２８５２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ローサイドスイッチング素子と逆並列に接続された還流ダイオードの順方向電圧ＶＦや、配線インダクタンスとｄｉ／ｄｔの積で与えられる誘導起電力などに起因してＶｓ端子の電位がＧＮＤ電位に対してマイナス側へシフトする場合がある。Ｖｓ電位がマイナス側へシフトすることに起因して高圧側駆動回路がゲート駆動信号を誤出力する問題があった。
【０００７】
前述した誤出力の原因としてはたとえば、Ｖｓ電位がマイナス側から復帰する際に、高圧側駆動回路が備えるレベルシフト回路に電流が流れ、その電流がハイサイド入力信号であると誤認識され、誤作動（誤出力）することが考えられる。よってＶｓ電位がマイナスになること自体が誤出力の問題を生じ得る。
【０００８】
ここで、特許文献１にはＶｓ端子とハイサイドスイッチング素子のエミッタとの間に抵抗を配置する構成が開示されている。この抵抗によってＶｓ電位がマイナス側へシフトすることを抑制し得る。しかしながらこのような構成では、Ｖｓ電位がマイナス側にシフトしない場合であっても常にゲート駆動信号としての出力電圧がハイサイドスイッチング素子のゲート−エミッタ間と前述の抵抗とで分割（分圧）されることとなる。その結果ハイサイドスイッチング素子のゲート−エミッタ間電圧が低下しスイッチング速度が低下する問題もあった。
【０００９】
本発明は、上述のような課題を解決するためになされたもので、ハイサイドスイッチング素子へゲート駆動信号が誤出力されることを抑制し、かつ、ハイサイドスイッチング素子のスイッチング速度を低下させない半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願の発明にかかる半導体装置は、電源電位とＧＮＤ電位の間に直列に接続された、高圧側のスイッチング素子であってゲート、エミッタ、コレクタを有するハイサイドスイッチング素子および低圧側のスイッチング素子であるローサイドスイッチング素子と、該ハイサイドスイッチング素子の該ゲートと接続され該ゲートへゲート駆動信号を伝送する高圧側駆動回路と、該高圧側駆動回路に設けられた該高圧側駆動回路の基準電位を与えるＶｓ端子とを備える。さらに、一端が該ハイサイドスイッチング素子のエミッタと接続され他端が該Ｖｓ端子と接続される抵抗と、アノードが該抵抗の一端と接続されカソードが該抵抗の他端と接続されるダイオードとを備えたことを特徴とする。
【００１１】
本願の発明にかかる他の半導体装置は、電源電位とＧＮＤ電位の間に直列に接続された、高圧側のスイッチング素子であってゲート、エミッタ、コレクタを有するハイサイドスイッチング素子および低圧側のスイッチング素子であるローサイドスイッチング素子と、該ハイサイドスイッチング素子の該ゲートと接続され該ゲートへゲート駆動信号を伝送する高圧側駆動回路と、該高圧側駆動回路に設けられた該高圧側駆動回路の基準電位を与えるＶｓ端子とを備える。さらに、一端が該ハイサイドスイッチング素子のエミッタと接続され他端が該Ｖｓ端子と接続される抵抗と、一端が該抵抗の一端と接続され他端が該抵抗の他端と接続されるスイッチング素子と、該スイッチング素子のオンオフを制御する制御装置とを備える。そして、該制御装置は、該高圧側駆動回路が該ゲート駆動信号を誤出力する程度まで該Ｖｓ端子の電圧が低下することを防止するように該スイッチング素子をオフとすることを特徴とする。
【発明の効果】
【００１２】
本発明により弊害なくハイサイドスイッチング素子への誤出力を抑制できる。
【図面の簡単な説明】
【００１３】
【図１】実施形態１の半導体装置を説明する回路図である。
【図２】図１の回路の動作を説明するタイミングチャートである。
【図３】実施形態２の半導体装置を説明する回路図である。
【図４】ローサイドの還流ダイオードに流れる還流電流とＶｓ電位の関係を説明するグラフである。
【図５】実施形態２の変形例を説明する図である。
【図６】図５に記載の回路の動作を説明するタイミングチャートである。
【図７】比較例を説明する回路図である。
【発明を実施するための形態】
【００１４】
実施の形態１
本実施形態は図１、２を参照して説明する。まず本実施形態の半導体装置を説明する回路図である図１について説明する。本実施形態の半導体装置は電源２４とＧＮＤ２５の間に直列に接続されたハイサイドスイッチング素子１２とローサイドスイッチング素子１８を備える。
【００１５】
本実施形態ではハイサイドスイッチング素子１２とローサイドスイッチング素子１８はともにＩＧＢＴであり、ゲート、エミッタ、コレクタを有する。ハイサイドスイッチング素子１２のコレクタは電源２４の高圧側に接続される。ハイサイドスイッチング素子１２のエミッタはローサイドスイッチング素子１８のコレクタと接続される。ローサイドスイッチング素子１８のエミッタはシャント抵抗３６を介してＧＮＤ２５に接続されている。このように、ハイサイドスイッチング素子１２とローサイドスイッチング素子１８は電源電位とＧＮＤ電位の間に直列に接続されるものである。
【００１６】
さらに、ハイサイドスイッチング素子１２と逆並列に第１ダイオード１２が接続される。すなわち、第１ダイオード１２のカソードはハイサイドスイッチング素子１２のコレクタに接続され、アノードはハイサイドスイッチング素子１２のエミッタに接続される。同様にローサイドスイッチング素子１８と逆並列に第２ダイオード２０が接続される。第１ダイオード１２と第２ダイオード２０は還流ダイオードである。
【００１７】
ハイサイドスイッチング素子１２とローサイドスイッチング素子１８の中点には負荷２２の一端が接続される。負荷２２の他端はローサイドスイッチング素子１８のエミッタと接続される。なお、本実施形態で負荷２２はＬ負荷であるモータであるが特にこれに限定されない。
【００１８】
負荷２２の電力制御を行うハイサイドスイッチング素子１２とローサイドスイッチング素子１８のオンオフの制御は、それぞれ高圧側駆動回路１０と低圧側駆動回路１６によりなされる。高圧側駆動回路１０はハイサイドスイッチング素子１２のゲートに対しゲート駆動信号を伝送することによりハイサイドスイッチング素子１２のオンオフを制御する。低圧側駆動回路１６についても同様である。
【００１９】
さらに、高圧側駆動回路１０はＶｓ端子２７を、低圧側駆動回路１６はＶｓ端子２９を備える。Ｖｓ端子とは高圧側駆動回路１０または低圧側駆動回路１６の基準電位を取得するための端子をいう。高圧側駆動回路１０のＶｓ端子２７は抵抗２６を介してハイサイドスイッチング素子１２のエミッタと接続される。さらに、前述した抵抗２６と並列にダイオード２８が接続される。すなわち、ダイオード２８のアノードは抵抗２６のエミッタと接続される端部と接続され、カソードは抵抗２６のＶｓ端子２７と接続される端部と接続される。
【００２０】
一方、低圧側駆動回路１６のＶｓ端子２９はローサイドスイッチング素子１８のエミッタと接続される。つまり、Ｖｓ端子２９はシャント抵抗３６を介してＧＮＤ２５と接続される。よってＶｓ端子２９はその電位がマイナス側にシフトすることはなく安定して低圧側駆動回路１６の基準電位を与えることができる。
【００２１】
本実施形態ではハイサイドスイッチング素子１２とローサイドスイッチング素子１８の駆動方法としてブートストラップ方式を採用している。つまり、図１から理解されるように、抵抗２６とＶｓ端子２７の間にはブートストラップ部コンデンサ３０の一端が接続される。ブートストラップ部コンデンサ３０の他端にはブートストラップ部ダイオード３２のカソードが接続される。さらにブートストラップ部ダイオード３２のアノードにはブートストラップ部電流制限抵抗３４が接続される。ブートストラップ方式の駆動方法については公知の技術であるから詳細を説明しない。本実施形態の半導体装置は上述の構成を備える。なお、本実施形態の図１に示す半導体装置は１相分の回路構成のみ記載しているが、複数相により負荷の制御を行うことが一般的である。図１では本実施形態の説明に必要な部分のみ記載している。
【００２２】
以後、本実施形態の半導体装置の動作について説明する。まずハイサイドスイッチング素子１２がオン状態とされ、負荷２２に電力が供給される。次いで、ハイサイドスイッチング素子１２がオフ状態とされると、負荷２２に溜まったエネルギーが還流電流として第２ダイオード２０を経由し放出される。このとき第２ダイオード２０を流れる還流電流により第２ダイオード２０に順方向電圧（ＶＦ）が生じる。
【００２３】
ここで、本実施形態の技術的な意義を説明するため、本実施形態の比較例として図７に記載した構成について説明する。図７に記載の半導体装置は、図１における抵抗２６とダイオード２８を有さない点を除き図１の構成と同様である。このような構成では第２ダイオード２０に順方向電圧（ＶＦ）が生じることにより第２ダイオード２０のカソードと接続されたＶｓ端子２７の電圧がＧＮＤ電位を下回りマイナス側へシフトすることがあった。
【００２４】
また、ハイサイドスイッチング素子１２、ローサイドスイッチング素子１８、第１ダイオード１４、第２ダイオード２０などの接続を行う内部配線に寄生的に生じる配線インダクタンスや、シャント抵抗３６などの外部配線のインダクタンスとｄｉ／ｄｔの積で求まる誘導起電力によってＶｓ端子２７の電圧がＧＮＤ電位を下回りマイナス側へシフトすることがあった。これらの要因によってＶｓ端子２７の電圧がＧＮＤ電位以下のマイナス値となった場合にはゲート駆動信号の誤出力が起こり得るという問題があった。
【００２５】
しかしながら、本実施形態の構成によれば上述の問題を解決できる。すなわち、第２ダイオード２０に順方向電圧（ＶＦ）が生じたり、ハイサイドスイッチング素子１２のスイッチングに伴う誘導起電力が生じたりした場合であっても、これらの電圧が抵抗２６を経由してＶｓ端子２７に印加される。よってＶｓ端子２７の電位が急減することを抑制できるため前述の誤出力の問題を回避できる。
【００２６】
さらに、抵抗２６を備えるだけではＶｓ端子２７の電位がマイナスにシフトしない場合であっても常にゲート駆動信号としての出力電圧がハイサイドスイッチング素子１２のゲート−エミッタ間と抵抗２６とで分割されることとなる。よってこのままの構成ではハイサイドスイッチング素子１２のゲート−エミッタ間電圧が低下しスイッチング速度が低下してしまう問題が考えられる。
【００２７】
しかしながら、本実施形態の半導体装置は上述のとおり抵抗２６と並列にダイオード２８を備えるためこの問題を解決できる。すなわち、ハイサイドスイッチング素子１２をオフ状態からオン状態へ遷移させるときに、ゲートチャージのための電流がダイオード２８にも流れるため、ダイオード２８がない場合と比較してゲートチャージに要する時間を短縮できる。よってスイッチング速度の低下を抑制できる。なお、ゲートチャージのための電流とは、高圧側駆動回路１０からハイサイドスイッチング素子１２のゲート、ハイサイドスイッチング素子１２のエミッタを経由してＶｓ端子２７へ流れる電流のことをいう。
【００２８】
図２はダイオード２８の有無によるハイサイドスイッチング素子１２の立ち上がりの差異を説明するタイミングチャートである。図２におけるＶａとはハイサイドスイッチング素子１２のゲート電圧のことである。つまりＶａとは図１において両側矢印で示されるようにゲートとＶｓ端子の電位差である。また、Ｖｂとは出力電圧つまり負荷２２の両端の電圧のことである。Ｖｂも図１において両側矢印で示されている。
【００２９】
図２から、ダイオード２８を有する構成の方がハイサイドスイッチング素子１２のゲート電圧を迅速に立ち上げることができることが分かる。また、図２にはＶｓ電位をの低下要因でもある出力電圧Ｖｂの落ち込みも矢示されている。
【００３０】
このように、いわゆるアームを構成する半導体装置において、ハイサイドスイッチング素子のオンオフを制御する高圧側駆動回路の基準電位がＧＮＤ電位に対して負側に遷移しやすい問題を、スイッチング速度の低下などの弊害なく解決できることが本実施形態の特徴である。よってこの発明の特徴を逸脱しない範囲で様々な変形が可能である。
【００３１】
本実施形態ではハイサイドスイッチング素子１２、ローサイドスイッチング素子１８、第１ダイオード１４、第２ダイオード２０の材料について特に言及しなかったが、これらがＳｉＣなどの材料によって製造されることとしてもよい。スイッチング素子やダイオードなどの半導体素子を、高耐圧化が可能なＳｉＣで製造することは半導体装置の高耐圧化や大電流化などに有用であるため、本実施形態および以降の実施形態で説明する半導体素子に対して適用することとしてもよい。
【００３２】
実施の形態２
本実施形態は図３〜６を参照して説明する。なお、実施形態１で説明した構成要素と同一または対応する構成要素には同一の符号を付して複数回の説明を省略する場合がある。
【００３３】
図３は本実施形態の半導体装置を説明する回路図である。図３から理解できるように負荷２２は、ハイサイドスイッチング素子１２とローサイドスイッチング素子１８からなるＵ相、ハイサイドスイッチング素子５０とローサイドスイッチング素子５８からなるＶ相、ハイサイドスイッチング素子５４とローサイドスイッチング素子６２からなるＷ相からなる３相交流インバータ回路によって制御される。
【００３４】
ハイサイドスイッチング素子１２のエミッタとＶｓ端子２７とを接続する抵抗２６と並列にスイッチング素子７２が接続される。スイッチング素子７２はたとえばＦＥＴなどであり、実動作上抵抗が無視し得るものが望ましい。そして、スイッチング素子７２にはスイッチング素子７２のオンオフ制御を行うための制御装置６５が接続される。
【００３５】
制御装置６５は、シャント抵抗３６により電流を検出する電流検出回路６６を備える。さらに制御装置６５は電流検出回路６６で検出した電流値からスイッチング素子７２をオンとするかオフとするかを算出するＭＣＵ（マイクロコントローラ）６８を備える。さらに制御装置６５はＭＣＵ６８から得られたスイッチング素子７２をオンとすべきあるいはオフとすべき指令に基づき、実際にスイッチング素子７２にオンあるいはオフとすべき電圧を印加する駆動回路７０を備える。
【００３６】
本実施形態の半導体装置の動作はたとえば以下のとおりである。まずハイサイドスイッチング素子１２とローサイドスイッチング素子５８がオン状態とされ負荷２２が通電される。次いで、ハイサイドスイッチング素子１２がオフ状態とされ、還流モードとなる。このときの電流は負荷２２、ローサイドスイッチング素子５８、第２ダイオード２０の経路で還流する。ここで、電流検出回路６６により還流電流の電流値が検出される。検出された電流値はＭＣＵ６８において所定値と比較される。ＭＣＵ６８は、スイッチング素子７２がオン状態を維持した場合に高圧側駆動回路１０が誤出力する程度までＶｓ端子２７の電圧が急激に低下するか否かを演算する。
【００３７】
ＭＣＵ６８の演算結果から前述の誤出力が予見される場合にはスイッチング素子７２をオフとする指令が駆動回路７０へ伝送される。他方、誤出力が予見されない場合はスイッチング素子７２のオン状態を維持する指令が駆動回路７０へ伝送される。
【００３８】
次いで、駆動回路７０が上述の指令に従ってスイッチング素子７２をオンまたはオフとする。
【００３９】
本実施形態の半導体装置は、制御装置６５が還流電流を検出し高圧側駆動回路１０の誤出力が見込まれる場合にはスイッチング素子７２をオフ状態とする制御を行うことが特徴である。スイッチング素子７２がオフ状態の場合、前述したＶＦや誘導起電力は抵抗２６を介してＶｓ端子２７に印加されるため、Ｖｓ電位が急激に低下することを抑制できる。他方、スイッチング素子７２がオン状態の場合は、スイッチング素子７２を経由した低抵抗の経路がハイサイドスイッチング素子１２のエミッタ−高圧側駆動回路１０間に供給される。ここで、スイッチング素子７２がオン状態であれば前述のとおりハイサイドスイッチング素子１２のゲートを迅速に立ち上げることができる。
【００４０】
一般に、ハイサイドスイッチング素子に流れる電流が大きいほど、ローサイドスイッチング素子と逆並列に接続されたダイオードに流れる還流電流も増加する。そして既に述べたとおり還流電流が増加すればＶＦが高まるため、Ｖｓ電位がより低下する。
【００４１】
図４はＶｓ電位の還流電流依存性を説明するグラフである。上述のとおり、還流電流が増大するとＶｓの低下が顕著となる。よって本実施形態のように、還流電流を検出しスイッチング素子７２のオンオフを判断することにより有効に前述の誤出力を防止できる。
【００４２】
このように、制御装置によってＶｓ電位の急減が予見される場合に、オン状態であるスイッチング素子７２をオフとしＶｓ電位の急減を抵抗２６により抑制することが本実施形態の特徴である。したがってこの発明の特徴を逸脱しない範囲で様々な変形が可能である。
【００４３】
たとえば、図５に記載のような制御装置８９を備えることが考えられる。図５に示す制御装置８９は、ＭＣＵ９０と駆動回路９２を備える。図５の制御装置においてＭＣＵ９０が取得するのは高圧側駆動回路１０のゲート駆動信号の情報である。そしてＭＣＵ９０は高圧側駆動回路１０のゲート駆動信号がハイサイドスイッチング素子１２をオンすべき駆動信号からオフすべき駆動信号へ遷移したときに、駆動回路９２に対してスイッチング素子７２をオフとすべき指令を行う。駆動回路９２は速やかにスイッチング素子７２をオフとする。
【００４４】
ハイサイドスイッチング素子１２のオフ動作が開始すると、ｄｉ／ｄｔが生じ、前述の誘導起電力が発生する。また、ハイサイドスイッチング素子１２のオフタイミングは還流状態の開始のタイミングでもある。よって上述のとおりゲート駆動信号がハイサイドスイッチング素子をオフすべき信号となったときに、スイッチング素子７２をオフ状態とすることにより前述のＶＦや誘導起電力によるＶｓ電位の低下を抑制できる。
【００４５】
図６は図５の半導体装置の動作を説明するタイミングチャートである。ハイサイドスイッチング素子へのゲート駆動信号がハイサイドスイッチング素子をオフとすべき信号へ遷移したタイミングでスイッチング素子７２がオフとされている。スイッチング素子７２のオフ状態は、ハイサイドスイッチング素子１２がオフしたあとも維持される。この時間の長さはＶｓ電位の低下による前述の「誤出力」の懸念がなくなる程度であり、標準的には３μ[sec]程度である。
【００４６】
また、ＭＣＵ６８が行う「誤出力する程度までＶｓ端子２７の電圧が急激に低下するか否かの演算」は単純に還流電流の値を定格と比較することにより行われてもよい。
【００４７】
本実施形態および実施形態１の半導体装置ではハイサイドスイッチング素子とローサイドスイッチング素子の駆動方法としてブートストラップ方式を採用しているが本発明はこれに限定されない。すなわち、本発明は高圧側駆動回路の基準電位がマイナス側にシフト（ＧＮＤ電位より低下）することによって高圧側駆動回路に誤出力などの不安定動作が生じるすべての半導体装置に対して効果を有する。よって、このような不安定動作を生じ得るものに対しては広く本発明を応用することが可能である。
【符号の説明】
【００４８】
１０ 高圧側駆動回路、 １２ ハイサイドスイッチング素子、 １８ ローサイドスイッチング素子、 １４ 第１ダイオード、 ２０ 第２ダイオード、 ２２ 負荷、 ２４ 電源、 ２５ ＧＮＤ、 ２６ 抵抗、 ２８ ダイオード
【特許請求の範囲】
【請求項１】
電源電位とＧＮＤ電位の間に直列に接続された、高圧側のスイッチング素子であってゲート、エミッタ、コレクタを有するハイサイドスイッチング素子および低圧側のスイッチング素子であるローサイドスイッチング素子と、
前記ハイサイドスイッチング素子の前記ゲートと接続され前記ゲートへゲート駆動信号を伝送する高圧側駆動回路と、
前記高圧側駆動回路に設けられた前記高圧側駆動回路の基準電位を与えるＶｓ端子と、
一端が前記ハイサイドスイッチング素子のエミッタと接続され他端が前記Ｖｓ端子と接続される抵抗と、
アノードが前記抵抗の一端と接続されカソードが前記抵抗の他端と接続されるダイオードとを備えたことを特徴とする半導体装置。
【請求項２】
電源電位とＧＮＤ電位の間に直列に接続された、高圧側のスイッチング素子であってゲート、エミッタ、コレクタを有するハイサイドスイッチング素子および低圧側のスイッチング素子であるローサイドスイッチング素子と、
前記ハイサイドスイッチング素子の前記ゲートと接続され前記ゲートへゲート駆動信号を伝送する高圧側駆動回路と、
前記高圧側駆動回路に設けられた前記高圧側駆動回路の基準電位を与えるＶｓ端子と、
一端が前記ハイサイドスイッチング素子のエミッタと接続され他端が前記Ｖｓ端子と接続される抵抗と、
一端が前記抵抗の一端と接続され他端が前記抵抗の他端と接続されるスイッチング素子と、
前記スイッチング素子のオンオフを制御する制御装置とを備え、
前記制御装置は、前記高圧側駆動回路が前記ゲート駆動信号を誤出力する程度まで前記Ｖｓ端子の電圧が低下することを防止するように前記スイッチング素子をオフとすることを特徴とする半導体装置。
【請求項３】
前記ローサイドスイッチング素子と前記ＧＮＤ電位との間に接続されたシャント抵抗をさらに備え、
前記制御装置は前記シャント抵抗と前記ローサイドスイッチング素子の間の電流を検出し、その値が所定以上となった場合に前記スイッチング素子をオフとすることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記制御装置は前記高圧側駆動回路の前記ゲート駆動信号の情報を検出し、前記ゲート駆動信号が前記ハイサイドスイッチング素子をオンすべきものからオフすべきものへと遷移するときに前記スイッチング素子をオフとすることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記ローサイドスイッチング素子と逆並列に接続された還流ダイオードをさらに備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記ハイサイドスイッチング素子または前記ローサイドスイッチング素子はＳｉＣを材料とすることを特徴とする請求項１または２に記載の半導体装置。
【請求項７】
前記還流ダイオードはＳｉＣを材料とすることを特徴とする請求項５に記載の半導体装置。
【請求項１】
電源電位とＧＮＤ電位の間に直列に接続された、高圧側のスイッチング素子であってゲート、エミッタ、コレクタを有するハイサイドスイッチング素子および低圧側のスイッチング素子であるローサイドスイッチング素子と、
前記ハイサイドスイッチング素子の前記ゲートと接続され前記ゲートへゲート駆動信号を伝送する高圧側駆動回路と、
前記高圧側駆動回路に設けられた前記高圧側駆動回路の基準電位を与えるＶｓ端子と、
一端が前記ハイサイドスイッチング素子のエミッタと接続され他端が前記Ｖｓ端子と接続される抵抗と、
アノードが前記抵抗の一端と接続されカソードが前記抵抗の他端と接続されるダイオードとを備えたことを特徴とする半導体装置。
【請求項２】
電源電位とＧＮＤ電位の間に直列に接続された、高圧側のスイッチング素子であってゲート、エミッタ、コレクタを有するハイサイドスイッチング素子および低圧側のスイッチング素子であるローサイドスイッチング素子と、
前記ハイサイドスイッチング素子の前記ゲートと接続され前記ゲートへゲート駆動信号を伝送する高圧側駆動回路と、
前記高圧側駆動回路に設けられた前記高圧側駆動回路の基準電位を与えるＶｓ端子と、
一端が前記ハイサイドスイッチング素子のエミッタと接続され他端が前記Ｖｓ端子と接続される抵抗と、
一端が前記抵抗の一端と接続され他端が前記抵抗の他端と接続されるスイッチング素子と、
前記スイッチング素子のオンオフを制御する制御装置とを備え、
前記制御装置は、前記高圧側駆動回路が前記ゲート駆動信号を誤出力する程度まで前記Ｖｓ端子の電圧が低下することを防止するように前記スイッチング素子をオフとすることを特徴とする半導体装置。
【請求項３】
前記ローサイドスイッチング素子と前記ＧＮＤ電位との間に接続されたシャント抵抗をさらに備え、
前記制御装置は前記シャント抵抗と前記ローサイドスイッチング素子の間の電流を検出し、その値が所定以上となった場合に前記スイッチング素子をオフとすることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記制御装置は前記高圧側駆動回路の前記ゲート駆動信号の情報を検出し、前記ゲート駆動信号が前記ハイサイドスイッチング素子をオンすべきものからオフすべきものへと遷移するときに前記スイッチング素子をオフとすることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記ローサイドスイッチング素子と逆並列に接続された還流ダイオードをさらに備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記ハイサイドスイッチング素子または前記ローサイドスイッチング素子はＳｉＣを材料とすることを特徴とする請求項１または２に記載の半導体装置。
【請求項７】
前記還流ダイオードはＳｉＣを材料とすることを特徴とする請求項５に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−１７８５７９（Ｐ２０１０−１７８５７９Ａ）
【公開日】平成２２年８月１２日（２０１０．８．１２）
【国際特許分類】
【出願番号】特願２００９−２１２６０（Ｐ２００９−２１２６０）
【出願日】平成２１年２月２日（２００９．２．２）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２２年８月１２日（２０１０．８．１２）
【国際特許分類】
【出願日】平成２１年２月２日（２００９．２．２）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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