半導体装置
【課題】レイアウト面積を大きくすることなく、差動対を高速/高消費電流と、低速/低消費電流の両方で動作させることができるようにした半導体装置を提供する。
【解決手段】差動回路５ａは、差動対トランジスタＮ１，Ｎ２と、差動対トランジスタＮ１，Ｎ２に流れる電流量が少なくとも２つのレベルで切替わるように、切替可能なテール電流を供給するテール電流源６８とを備える。差動対トランジスタＮ１，Ｎ２は、差動対トランジスタＮ１，Ｎ２に流れる電流の減少に伴って、σ(ΔI/gm)の値が単調に減少する特性を有する、ただし、σは標準偏差、ΔＩは、差動対トランジスタＮ１，Ｎ２の電流量の差分、ｇｍは、差動対トランジスタＮ１，Ｎ２のトランスコンダクタンスを表わす。
【解決手段】差動回路５ａは、差動対トランジスタＮ１，Ｎ２と、差動対トランジスタＮ１，Ｎ２に流れる電流量が少なくとも２つのレベルで切替わるように、切替可能なテール電流を供給するテール電流源６８とを備える。差動対トランジスタＮ１，Ｎ２は、差動対トランジスタＮ１，Ｎ２に流れる電流の減少に伴って、σ(ΔI/gm)の値が単調に減少する特性を有する、ただし、σは標準偏差、ΔＩは、差動対トランジスタＮ１，Ｎ２の電流量の差分、ｇｍは、差動対トランジスタＮ１，Ｎ２のトランスコンダクタンスを表わす。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
アナログ回路では、ある一定の入力電圧の高低を比較する場合が多々存在する。この比較判定には、差動対を用いるのが一般的である（たとえば、非特許文献１を参照）。
【０００３】
差動対にて、電圧を比較する場合に、差動対を構成するＭＯＳトランジスタのミスマッチによって入力オフセット電圧が生じる。
【０００４】
この入力オフセット電圧の特性は、差動対を構成するＭＯＳトランジスタの動作領域が強反転領域が弱反転領域かによって相違する。強反転領域では、ＭＯＳトランジスタを高速／高消費電流で動作する領域であり、弱反転領域は、ＭＯＳトランジスタが低速／低消費電流で動作する領域である。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】「Design of Analog CMOS Integrated Circuits」、第４章、RAZAVI Behzad、２００３年１０月
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、高速/高消費電流での動作と、低速/低消費電流時での動作を切替えて使用したいという要求がある。この要求に応えるためには、従来は、１つのマイコンに高速/高消費電流で動作する差動対と低速/低消費電流時で動作する差動対の両方を組み込むか、あるいは、弱反転領域と強反転領域の両方で動作可能となるような大ききトランジスタを用いた差動対を組み込むことで対応していた。その結果、差動対のために大きさレイアウト面積を必要としていた。
【０００７】
それゆえに、本発明の目的は、レイアウト面積を大きくすることなく、差動対を高速/高消費電流と、低速/低消費電流の両方で動作させることができるようにした半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施形態の半導体装置は、差動対トランジスタと、差動対トランジスタに流れる電流量が少なくとも２つのレベルで切替わるように、切替可能なテール電流を供給するテール電流源とを備え、差動対トランジスタは、差動対トランジスタに流れる電流の減少に伴って、σ(ΔI/gm)の値が単調に減少する特性を有する、ただし、σは標準偏差、ΔＩは、差動対トランジスタの電流量の差分、ｇｍは、差動対トランジスタのトランスコンダクタンスを表わす。
【発明の効果】
【０００９】
本発明の一実施形態によれば、レイアウト面積を大きくすることなく、差動対を高速/高消費電流と、低速/低消費電流の両方で動作させることができる。
【図面の簡単な説明】
【００１０】
【図１】差動対トランジスタの例を表わす図である。
【図２】ゲート電圧に対する電流の変化を表わす図である。
【図３】hump特性を有するトランジスタについてのσ(ΔI/gm)の変化を表わす図である。
【図４】hump特性のないトランジスタについてのσ(ΔI/gm)の変化を表わす図である。
【図５】本発明の実施形態の半導体装置の構成を表わす図である。
【図６】第１の実施形態の差動回路の構成を表わす図である。
【図７】第１の実施形態の変形例１の差動回路の構成を表わす図である。
【図８】第２の実施形態の差動回路の構成を表わす図である。
【図９】ＮＭＯＳトランジスタＮＲ１およびＮＲ２のレイアウト構造を説明するための図である。
【図１０】ＮＭＯＳトランジスタＮＲ１およびＮＲ２のレイアウト平面図である。
【図１１】（ａ）は、図１０のレイアウト平面図におけるＡ−Ａ′に示す経路でのソースＳからドレインＤに向かうポテンシャルを表わす図である。（ｂ）は、図１０のレイアウト平面図におけるＢ−Ｂ′に示す経路でのソースからドレインに向かうポテンシャルを表わす図である。
【発明を実施するための形態】
【００１１】
まず、図１に示すような差動対を形成するトランジスタのミスマッチ特性について説明する。
【００１２】
まず、以下で引用する文献について示す。
[1]差動対入力オフセットのσ(ΔI/gm)に関する論文
IEEE Journal of Solid-State Circuits, Vol. 37, pp.1056-1064, 2002,“An Easy-to-Use Mismatch Model for the MOS Transistor”
[2]ミスマッチが1/√LWに比例することに関する論文
IEEE Journal of Solid-State Circuits, Vol. 24, pp. 1433-1440, 1989, “Matching Properties of MOS Transistors”
[3]弱反転領域における hump 特性に関する論文
IEEE Trans. Electron Devices, Vol. ED-32, pp.441-445, 1985, “Analysis of an Anomalous Subthreshold Current in a Fully Recessed Oxide MOSFET Using a Three-Dimensional Device Simulator”
[4]弱反転領域における hump 特性に関する論文
Proc. IEEE 2005 Int, Conference on Microelectronic Test Structures, pp. 39-42, Vol. 18, April 2005, “A Study of 90mm MOSFET Subthreshold Hump Characteristics Using Newly Developed MOSFET Array Test Structure”
[5]反転領域の定義の説明
“Tradeoffs and Optimization in Analog CMOS Design”, David Binkley, August, 2008
図１に示すような差動対を形成するトランジスタＮ１、Ｎ２のミスマッチ特性によって、入力オフセット電圧が個々の差動対を構成するＮＭＯＳトランジスタ間で生じる。入力オフセット電圧のばらつきは、σ(ΔI/gm)によって評価することができる（たとえば、文献[1]を参照）。ここでは、σは標準偏差、ΔＩは差動対を構成する２つのＮＭＯＳトランジスタを流れる電流の差分、ｇｍは、差動対を構成する２つのＮＭＯＳトランジスタのトランスコンダクタンスを表わす。
【００１３】
文献[1]には、電流値を強反転領域から弱反転領域に下げていくと、弱反転領域にてσ(ΔI/gm)が増加することが報告されている。文献[1]の著者らは、この弱反転領域でのσ(ΔI/gm)の増加に対して、付加的なミスマッチ効果の存在を推察しただけで、十分な理由に関して考察を行っていない。
【００１４】
一方、文献[2]には、ミスマッチ量が1/√LWに比例することが報告されている。ここで、Ｌはトランジスタのゲート長であり、Ｗはトランジスタのチャネル幅である。
【００１５】
トランジスタ反転領域によるσ(ΔI/gm)の変化特性と、文献[2]に記載されたミスマッチ量が1/√LWに比例するという事実に鑑みると、一般に、弱反転領域でミスマッチ量をある許容値以下にしようとすれば、そのトランジスタのチャネル面積は、強反転領域で設計されたものに比べて大きくせざるを得なくなる。
【００１６】
本願の発明者は、文献[1]で報告されている「トランジスタに流れる電流値の減少に伴って、弱反転領域にてσ(ΔI/gm)が増加する」現象について考察を行なった。
【００１７】
本願の発明者は、文献[3]などにおいて、弱反転領域、即ち subthreshold領域では、hump特性が現れる場合があることが報告されていることに着目した。
【００１８】
hump特性とは、弱反転領域において、トランジスタを流れる電流にhump（こぶ）ができることをいう。
【００１９】
文献[3]では、hump特性の原因について説明している。ソースからチャネルへの電荷励起に対して、チャネル幅方向のチャネル中央部と、チャネル幅方向でチャネル端部とでポテンシャル障壁の高さが異なる。チャネル中央部を流れる電流をＩｃ、チャネル端部を流れる電流をＩｅとする。
【００２０】
チャネル幅方向でチャネル端部の方がチャネル中央部よりも障壁が低いようなトランジスタでは、ゲート電圧Ｖｇの上昇に伴い、チャネル中央部よりも早く電荷がチャネルに励起され、ソース−ドレイン間で電流Ｉｅが観測される。チャネル端部の電流駆動能力は低いため、この電流Ｉｅは、ゲート電圧Ｖｇの増加に伴って指数関数的に増加し、早々に飽和する（図２（ａ）のｌｏｇ（Ｉｅ）を参照）。
【００２１】
一方、ゲート電圧Ｖｇの上昇に伴い、チャネル中央部が電導に寄与しだし、チャネル中央部での電流Ｉｃが支配的となる（図２（ａ）のｌｏｇ（Ｉｃ）を参照）。
【００２２】
トランジスタを流れる電流Ｉｔは、電流Ｉｃと電流ｉｅを合成したものとなる（図２（ｂ）のｌｏｇ（Ｉｔ）を参照）。
【００２３】
なお、チャネル幅方向でチャネル端部の方がチャネル中央部よりも障壁が高いようなトランジスタでは、上述したような電流Ｉｅが観測されないため、弱反転領域においてhump特性を生じない。すなわち、トランジスタを流れる電流にhump（こぶ）ができない（図２（ｃ）を参照）。
【００２４】
また、上述したhump特性は、バックゲート電位を増加させたり、温度を下げたりすると、より顕在化することが広く知られている。
【００２５】
文献[4]には、hump特性が生じるトランジスタの例について記載されている。この文献では、ＳＴＩ領域の端部（エッジ）のディボットを有するトランジスタがhump特性を有することが記載されている。
【００２６】
本願の発明者は、文献[3]の知見に基づき、故意にhumpの出易いトランジスタを形成して、そのσ(ΔI/gm)特性を調べた結果、次の知見が得られた。
【００２７】
図３（ａ）は、hump特性を有するトランジスタについての、温度が２５度、バックゲート電圧Ｖｂが０．０Ｖ、−０．２Ｖ、−０．４ＶのときのＩ×Ｌ／Ｗに対するσ(ΔI/gm)の変化を表わす図である。ここで、Ｉはドレイン電流であり、Ｌはゲート長であり、Ｗはチャネル幅である。なお、図３（ａ）および（ｂ）は、ＮＭＯＳトランジスタでの測定例であり、バックゲート電圧は負の値となっている。
【００２８】
図３（ｂ）は、hump特性を有するトランジスタについての、温度が−４０度、バックゲート電圧Ｖｂが０．０Ｖ、−０．２Ｖ、−０．４ＶのときのＩ×Ｌ／Ｗに対するσ(ΔI/gm)の変化を表わす図である。
【００２９】
（１） 文献[1]で示されたものと同様に、図３（ａ）、（ｂ）に示すように、σ(ΔI/gm)特性は、トランジスタを流れる電流を減少させると増加傾向を示す。つまり、弱反転領域で動作させたときの方が強反転領域で動作させたときよりも、(ΔI/gm)特性は増加する。
【００３０】
（２） 図３（ａ）、（ｂ）に示すように、バックゲート電圧を増加すると、σ(ΔI/gm)特性は弱反転領域にて更に顕著な増加傾向を示す。
【００３１】
（３） 図３（ａ）、（ｂ）に示すように、温度を下げると、σ(ΔI/gm)特性は弱反転領域にて更に顕著な増加傾向を示す。
【００３２】
（２）および（３）の知見は、一般的に知られているhump特性の傾向と一致する。
さらに、hump特性のないように製造したトランジスタのσ(ΔI/gm)特性を調べた結果、次の知見が得られた。
【００３３】
図４（ａ）は、hump特性を有しないトランジスタについての、温度が２５度、バックゲート電圧Ｖｂが０．０Ｖ、０．２Ｖ、０．４ＶのときのＩ×Ｌ／Ｗに対するσ(ΔI/gm)の変化を表わす図である。ここで、Ｉはトランジスタを流れる電流であり、Ｌはゲート長であり、Ｗはチャネル幅である。
【００３４】
図４（ｂ）は、hump特性を有しないトランジスタについての、温度が−４０度、バックゲート電圧Ｖｂが０．０Ｖ、０．２Ｖ、０．４ＶのときのＩ×Ｌ／Ｗに対するσ(ΔI/gm)の変化を表わす図である。なお、図４（ａ）および（ｂ）は、ＰＭＯＳトランジスタでの測定例であり、バックゲート電圧は正の値となっている。図３と図４とで、ＭＯＳトランジスタの導電型は異なるが、σ(ΔI/gm)の変化は導電型によるものではなく、hump特性の有無によることを確認している。
【００３５】
（１）′ 図４（ａ）、（ｂ）に示すように、σ(ΔI/gm)特性は、トランジスタを流れる電流を減少させると単調減少する傾向を示す。つまり、弱反転領域で動作させたときの方が強反転領域で動作させたときよりも、(ΔI/gm)特性は減少する。
【００３６】
（２）′ 図４（ａ）、（ｂ）に示すように、σ(ΔI/gm)特性はバックゲート電圧に依存しない。
【００３７】
（３）′ 図４（ａ）、（ｂ）に示すように、σ(ΔI/gm)特性は温度に依存しない。
したがって、σ(ΔI/gm)特性において、これまで一般的に知られていた“弱反転領域での増加傾向”は、トランジスタの弱反転領域でのhump特性に起因する。文献[1]において、弱反転領域でσ(ΔI/gm)が増加したのは、hump特性を有するトランジスタを用いたためであると推察できる。
【００３８】
したがって、強反転動作領域に所望のミスマッチ特性（σ（ΔＩ／ｇｍ））が得られるチャネルサイズＬ、Ｗで設計された一つの差動対トランジスタを弱反転または温反転動作領域で使用しても、入力オフセットのバラツキを強反転動作領域での入力オフセットのバラツキよりも抑えることができる。
【００３９】
なお、上記の実験結果は、差動対をＮＭＯＳトランジスタで形成した場合についてであるが、差動対をＰＭＯＳトランジスタで形成した場合でも、同じである。
【００４０】
ここで、文献[5]で定められるトランジスタの動作領域である強反転領域、弱反転領域、および温反転領域の定め方について説明する。本実施の形態でも、この定義に従うものとする。
【００４１】
文献[5]の図３．２６に示されているように、各反転領域は、トランジスタのｇｍ／Ｉ特性に基づいて定められる。
【００４２】
ｇｍ／Ｉ特性は、弱反転領域で定数であり、強反転領域でＩＣ-γに依存する。ＩＣ＝Ｉ／Ｉ０で、Ｉ０＝２ｎ×μ0×Ｃox×｛（ＫB×Ｔ）／ｑ｝2×（Ｗ／Ｌ）である。ここで、ｎは１．２〜１．４の定数、μ0は温反転中央値での移動度、Ｃoxはゲート酸化膜容量、ＫBはボルツマン定数、Ｔは絶対温度、ｑは単位電荷、Ｗはチャネル幅、Ｌはゲート長である。
【００４３】
弱反転領域での特性の漸近線と、強反転領域での特性の漸近線が交わるＩＣの値を温反転の中央と定義される。温反転の範囲は、この中央から±１桁の領域である。温反転領域よりも電流の少ない領域を弱反転領域と定め、温反転領域よりも電流の多い領域を強反転領域と定める。
【００４４】
［第１の実施形態］
本発明の実施形態は、本願の発明者によって新たに見出させた上述の知見に基いたものである。
【００４５】
図５は、本発明の実施形態の半導体装置であるマイコンの構成を表わす図である。
このマイコン１は、ＣＰＵ３と、レジスタ２と、アナログ回路４とを少なくとも備える。
【００４６】
アナログ回路５は、電源回路、比較回路（コンパレータ）、ＡＤＣ回路などのアンプ部分を含む。これらの回路は、差動回路５を含む。
【００４７】
ＣＰＵ３は、制御信号SW_strong、制御信号SW_weakのレベルを設定する。
レジスタ３は、ＣＰＵ３の設定にしたがって、制御信号SW_strong、制御信号SW_weakを出力する。
【００４８】
差動回路５は、制御信号SW_strong、制御信号SW_weakを受ける。
図６は、第１の実施形態の差動回路の構成を表わす図である。
【００４９】
図６を参照して、差動回路５ａは、負荷トランジスタである一対のＰＭＯＳトランジスタＰ１およびＰ２と、一対の負荷トランジスタに接続された差動対を構成するＮＭＯＳトランジスタＮ１およびＮ２と、ＮＭＯＳトランジスタＮ１およびＮ２に接続されたテール電流源６８とを備える。ＰＭＯＳトランジスタＰ１およびＰ２は、カレントミラーを構成する。
【００５０】
差動対を形成するＮＭＯＳトランジスタＮ１およびＮ２は、hump特性を有しないトランジスタ、すなわち、ＮＭＯＳトランジスタＮ１およびＮ２に流れる電流の減少に伴って、σ(ΔI/gm)の値が単調に減少する特性を有するものを用いる。ただし、σは標準偏差、ΔＩは、ＮＭＯＳトランジスタＮ１およびＮ２の電流量の差分、ｇｍは、ＮＭＯＳトランジスタＮ１およびＮ２のトランスコンダクタンスを表わす。このようなhump特性を有しないトランジスタは、たとえば、ＳＴＩ領域の端部（エッジ）にディボットを有しないように適切に製造することによって得られる。
【００５１】
σ(ΔI/gm)は、差動対であるＮＭＯＳトランジスタＮ１とＮ２の入力オフセット電圧に等しい。ＮＭＯＳトランジスタＮ１およびＮ２のチャネルの大きさを強反転動作領域にて所望のミスマッチ特性、すなわち、入力オフセット電圧以下となるように設計する。
【００５２】
また、ここで、負荷トランジスタであるＰＭＯＳトランジスタＰ１およびＰ２も、同様にhump特性を有しないトランジスタ、すなわち、ＰＭＯＳトランジスタＰ１およびＰ２に流れる電流の減少に伴って、σ(ΔI2/gm2)の値が単調に減少する特性を有するものを用いることとしてもよい。ただし、σは標準偏差、ΔＩ２は、ＰＭＯＳトランジスタＰ１およびＰ２の電流量の差分、ｇｍ２は、ＰＭＯＳトランジスタＰ１およびＰ２のトランスコンダクタンスを表わす。
【００５３】
テール電流源６８によってテール電流の大きさを切替えることによって、差動対トランジスタＮ１およびＮ２に流れる電流を少なくとも２つのレベルで切替える。テール電流源６８が、第１のテール電流を供給することによって、差動対トランジスタＮ１およびＮ２を強反転領域で動作させ、テール電流源６８が、第２のテール電流を供給することによって、差動対トランジスタＮ１およびＮ２を温反転領域または弱反転領域で動作させることができる。弱反転領域で動作するときには、ＮＭＯＳトランジスタＮ１およびＮ２にhump特性が存在しないため、入力オフセット量は強反転領域のものよりも小さくなる。
【００５４】
テール電流源６９は、差動対トランジスタＮ１およびＮ２の一端とグランドとの間の第１の経路に設けられたＮＭＯＳトランジスタＮ４およびＮ６と、差動対トランジスタＮ１およびＮ２とグランドとの間の第２の経路に設けられたＮＭＯＳトランジスタＮ４およびＮ６とを備える。
【００５５】
ＮＭＯＳトランジスタＮ６およびＮ７のゲートには、共通の電位Ｖｃが供給される。
ＮＭＯＳトランジスタＮ７のチャネル幅はＷ０、ＮＭＯＳトランジスタＮ６のチャネル幅は９９×Ｗ０である。ゲート長が同一であるとする。
【００５６】
ＮＭＯＳトランジスタＮ５のゲートには、制御信号SW_weakが入力される。ＮＭＯＳトランジスタＮ４のゲートには、制御信号SW_strongが入力される。
【００５７】
ＣＰＵ３は、弱反転領域または温反転領域での動作時には、制御信号SW_weakをハイレベルに設定し、制御信号SW_strongをロウレベルに設定する。これによって、ＮＭＯＳトランジスタＮ５がオンとなる。その結果チャネル幅Ｗ０のＮＭＯＳトランジスタＮ７に電流が流れる。
【００５８】
ＣＰＵ３は、強反転領域での動作時には、制御信号SW_weakをハイレベルに設定し、制御信号SW_strongをハイレベルに設定する。これによって、ＮＭＯＳトランジスタＮ４およびＮ５がオンとなる。その結果、チャネル幅Ｗ０のＮＭＯＳトランジスタＮ７およびチャネル幅９９×Ｗ０のＮＭＯＳトランジスタＮ６に電流が流れる。
【００５９】
これによって、強反転領域での動作時の流れる第１のテール電流ＩTを、弱反転領域または温反転領域での動作時に流れる第２のテール電流ＩTよりも１００倍にすることができる。なお、１００倍は、単なる例であって、ＮＭＯＳトランジスタＮ７とＮＭＯＳトランジスタＮ６のチャネル幅の比を変えることによって、テール電流の比率を任意の値に設定することができる。
【００６０】
本発明の実施形態によれば、一つの差動対にて、強反転動作領域と弱反転動作領域を共用できるので、小面積化が可能となる。
【００６１】
また、従来は、低消費電流化に伴い、接合への充放電に時間が掛かり動作が遅くなるという問題があった。この場合、差動対に流す電流値は維持したまま、差動対のゲート長を細めれば、差動対を構成するトランジスタのレスポンスが速まり動作は速くなるが、差動対を構成するトランジスタのチャネル面積が小さくなるため、ミスマッチによる入力オフセットバラツキのコントロールすることが難しいという問題があった。しかし、本発明の実施形態によると、差動対を構成するトランジスタのゲート長を細めても、高速/高消費電流時の入力オフセットのバラツキよりも、低速/低消費電流動作時の入力オフセットバラツキを小さく制御できる。したがって、入力オフセットバラツキのコントロールし、かつ低消費電流時の速度が遅くなりすぎる問題を解決することができる。
【００６２】
［変形例１］
図７は、第１の実施形態の変形例１の差動回路の構成を表わす図である。
【００６３】
図７を参照して、この差動回路５ｂは、テール電流源６９が、図６のテール電流源６８と相違する。
【００６４】
テール電流源６９は、差動対トランジスタＮ１およびＮ２の一端とグランドとの間に設けられたＮＭＯＳトランジスタＮ３と、ＮＭＯＳトランジスタＮ３とカレントミラーを構成するＮＭＯＳトランジスタＮ８とを備える。
【００６５】
テール電流源６９は、さらに、電源ノードＶｄｄとＮＭＯＳトランジスタＮ８の一端との間の第１の経路に設けられたＰＭＯＳトランジスタＰ４およびＰ６と、電源ノードＶｄｄとＮＭＯＳトランジスタＮ８の一端の間の第２の経路に設けられたＰＭＯＳトランジスタＰ５およびＰ７とを備える。
【００６６】
ＰＭＯＳトランジスタＰ６およびＰ７のゲートには、共通の電位Ｖｃが供給される。
ＰＭＯＳトランジスタＰ７のチャネル幅はＷ０、ＰＭＯＳトランジスタＮ６のチャネル幅は９９×Ｗ０である。ゲート長が同一であるとする。
【００６７】
ＰＭＯＳトランジスタＰ５のゲートには、制御信号SW_weakが入力される。ＰＭＯＳトランジスタＰ４のゲートには、制御信号SW_strongが入力される。
【００６８】
ＣＰＵ３は、弱反転領域または温反転領域での動作時には、制御信号SW_weakをロウレベルに設定し、制御信号SW_strongをハイレベルに設定する。これによって、ＰＭＯＳトランジスタＰ５がオンとなる。その結果チャネル幅Ｗ０のＰＭＯＳトランジスタＰ７に電流が流れる。
【００６９】
ＣＰＵ３は、強反転領域での動作時には、制御信号SW_weakをロウレベルに設定し、制御信号SW_strongをロウレベルに設定する。これによって、ＰＭＯＳトランジスタＰ４およびＰ５がオンとなる。その結果、チャネル幅Ｗ０のＰＭＯＳトランジスタＰ７およびチャネル幅９９×Ｗ０のＰＭＯＳトランジスタＰ６に電流が流れる。
【００７０】
これによって、強反転領域での動作時には、弱反転領域または温反転領域での動作時よりもテール電流ＩTを１００倍に変化させることができる。
【００７１】
［変形例２］
第１の実施形態および変形例１では、ＮＭＯＳトランジスタＮ７のチャネル幅がＷ０、ＰＭＯＳトランジスタＰ７のチャネル幅がＷ０、ＮＭＯＳトランジスタＮ６のチャネル幅が９９×Ｗ０、ＰＭＯＳトランジスタＮ６のチャネル幅は９９×Ｗ０としたが、これに限定されるものではない。
【００７２】
たとえば、ＮＭＯＳトランジスタＮ７およびＰＭＯＳトランジスタＰ７のゲート長がＬ０、ＮＭＯＳトランジスタＮ６およびＰＭＯＳトランジスタＮ６のゲート長をＬ０／９９としてもよい。
【００７３】
［第２の実施形態］
第２の実施形態は、第１の実施形態で説明したhump特性のないトランジスタの具体例について説明する。
【００７４】
第１の実施形態で限定した 「トランジスタに流れる電流値の減少に伴い、σ(ΔI/gm)が単調減少する」性質は、どのようなトランジスタで充たされているものではない。通常のレイアウトでは、この条件を満たしていないトランジスタ（たとえば、ＳＴＩ領域の端部にディボットを有するトランジスタ）であっても、ゲートを以下で説明するように変形することによって、hump特性を抑えることができる。
【００７５】
図８は、第２の実施形態の差動回路の構成を表わす図である。
図８を参照して、この差動回路５ｃは、図５に示す差動回路と相違する点は、ＰＭＯＳトランジスタＰＲ１およびＰＲ２と、ＮＭＯＳトランジスタＮＲ１およびＮＲ２が、以下で説明するようなレイアウト構造を有するものを用いた点である。
【００７６】
図９（ａ）、（ｂ）、（ｃ）、（ｄ）は、ＮＭＯＳトランジスタＮＲ１およびＮＲ２のレイアウト構造を説明するための図である。
【００７７】
図９（ａ）は、ＮＭＯＳトランジスタＮＲ１およびＮＲ２の平面図である。
図９（ｂ）は、図９（ａ）においてゲートを取り除いた場合を表わす図である。
【００７８】
図９（ｃ）は、図９（ａ）におけるａ−ｂ断面図である。
図９（ｄ）は、図９（ａ）におけるｃ−ｄ断面図である。
【００７９】
ＮＭＯＳトランジスタＮＲ１およびＮＲ２のゲートは、ＳＴＩ（Shallow Trench Isolation）領域とソース側の活性領域（ｎ＋型領域）との間を覆ってリング状に形成されている。
【００８０】
ＰＭＯＳトランジスタＰＲ１およびＰＲ２も、hump特性のないトランジスタとする場合には、図９（ａ）〜（ｄ）におけるｎ＋活性領域がｐ＋活性領域となり、Ｐ＿ｗｅｌｌがＮ＿ｗｅｌｌとなるだけで、他の構成は、図９（ａ）〜（ｄ）と同様である。すなわち、ＰＭＯＳトランジスタＰＲ１およびＰＲ２のゲートは、ＳＴＩ（Shallow Trench Isolation）領域とソース側の活性領域（ｐ＋型領域）との間を覆うようにリング状に形成されている。
【００８１】
図１１（ａ）は、図１０のレイアウト平面図におけるＡ−Ａ′に示す経路でのソースＳからドレインＤに向かうポテンシャルを表わす図である。
【００８２】
図１１（ａ）に示すように、ゲート電位によってポテンシャル高さが変化させられ、ソースＳから電荷がチャネルに励起されて、Ａ−Ａ′に電荷が流れる。
【００８３】
図１１（ｂ）は、図１０のレイアウト平面図におけるＢ−Ｂ′に示す経路でのソースからドレインに向かうポテンシャルを表わす図である。
【００８４】
図１１（ｂ）を参照して、ソースから紙面左方向のゲート直下に励起される電荷を考える。
【００８５】
紙面左方向のゲートで覆われたソース部は、ソース/ドレインへの所望のｎ＋またはｐ＋が、ゲートにマスクされるため注入されない。従って、ソース部がゲートに覆われた部分は、本来のチャネル(Ａ−Ａ′経路のゲート直下)と同じ不純物構造を有する。
【００８６】
ゲート電圧Ｖｇによって、そのポテンシャル高さが変化し、Ｂ点にて、ゲート直下のチャネルに電荷が励起される。このときのポテンシャル障壁は、Ａ−Ａ′経路におけるものと同じものである。
【００８７】
一方、Ｂ−Ｂ′の経路では、ゲート直下に励起された電荷は、ＳＴＩ領域に隣接するゲート下部に移動する。この部分にhump特性が存在する場合には、ポテンシャル障壁が低い。電荷は、ＳＴＩ領域に隣接するゲート下部を紙面上方向に移動し、Ｂ′に達する。
【００８８】
上述したＢ−Ｂ′経路において特徴的な点は、Ｂ−Ｂ′の経路の紙面左方向のゲート直下への電荷の励起のポテンシャル高さは、Ａ−Ａ′経路の電荷の励起ポテンシャル高さと等しい（どちらもＰ１）ことである。すなわち、どちらの経路であっても、ソースからドレインに流れ出すゲート電圧Ｖｇは等しい値となる。したがって、ゲート電圧Ｖｇの上昇に伴い、チャネル端部の方が、チャネル中央部よりも早く電荷がチャネルに励起されるのを防止することができる。したがって、トランジスタを流れる電流の特性は、hump特性を有しない図２（ｃ）に示したものとなる。
【００８９】
したがって、通常のゲートの構造では、hump特性を生じるような分離隣接部が存在しているトランジスタであっても、ゲート構造を第２の実施形態のように形成すれば、hump特性の出現を抑えることができる。すなわち、「トランジスタに流れる電流値の減少に伴い、σ(ΔI/gm)が単調減少する」傾向を維持できる。
【００９０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９１】
１ マイコン、２ レジスタ、３ ＣＰＵ、４ アナログ回路、５，５ａ，５ｂ 差動回路、６８，６９ テール電流源、Ｎ１〜Ｎ８，ＮＲ１，ＮＲ２ ＮＭＯＳトランジスタ、Ｐ１〜Ｐ２，Ｐ４〜Ｐ７，ＰＲ１，ＰＲ２ ＰＭＯＳトランジスタ。
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
アナログ回路では、ある一定の入力電圧の高低を比較する場合が多々存在する。この比較判定には、差動対を用いるのが一般的である（たとえば、非特許文献１を参照）。
【０００３】
差動対にて、電圧を比較する場合に、差動対を構成するＭＯＳトランジスタのミスマッチによって入力オフセット電圧が生じる。
【０００４】
この入力オフセット電圧の特性は、差動対を構成するＭＯＳトランジスタの動作領域が強反転領域が弱反転領域かによって相違する。強反転領域では、ＭＯＳトランジスタを高速／高消費電流で動作する領域であり、弱反転領域は、ＭＯＳトランジスタが低速／低消費電流で動作する領域である。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】「Design of Analog CMOS Integrated Circuits」、第４章、RAZAVI Behzad、２００３年１０月
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、高速/高消費電流での動作と、低速/低消費電流時での動作を切替えて使用したいという要求がある。この要求に応えるためには、従来は、１つのマイコンに高速/高消費電流で動作する差動対と低速/低消費電流時で動作する差動対の両方を組み込むか、あるいは、弱反転領域と強反転領域の両方で動作可能となるような大ききトランジスタを用いた差動対を組み込むことで対応していた。その結果、差動対のために大きさレイアウト面積を必要としていた。
【０００７】
それゆえに、本発明の目的は、レイアウト面積を大きくすることなく、差動対を高速/高消費電流と、低速/低消費電流の両方で動作させることができるようにした半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施形態の半導体装置は、差動対トランジスタと、差動対トランジスタに流れる電流量が少なくとも２つのレベルで切替わるように、切替可能なテール電流を供給するテール電流源とを備え、差動対トランジスタは、差動対トランジスタに流れる電流の減少に伴って、σ(ΔI/gm)の値が単調に減少する特性を有する、ただし、σは標準偏差、ΔＩは、差動対トランジスタの電流量の差分、ｇｍは、差動対トランジスタのトランスコンダクタンスを表わす。
【発明の効果】
【０００９】
本発明の一実施形態によれば、レイアウト面積を大きくすることなく、差動対を高速/高消費電流と、低速/低消費電流の両方で動作させることができる。
【図面の簡単な説明】
【００１０】
【図１】差動対トランジスタの例を表わす図である。
【図２】ゲート電圧に対する電流の変化を表わす図である。
【図３】hump特性を有するトランジスタについてのσ(ΔI/gm)の変化を表わす図である。
【図４】hump特性のないトランジスタについてのσ(ΔI/gm)の変化を表わす図である。
【図５】本発明の実施形態の半導体装置の構成を表わす図である。
【図６】第１の実施形態の差動回路の構成を表わす図である。
【図７】第１の実施形態の変形例１の差動回路の構成を表わす図である。
【図８】第２の実施形態の差動回路の構成を表わす図である。
【図９】ＮＭＯＳトランジスタＮＲ１およびＮＲ２のレイアウト構造を説明するための図である。
【図１０】ＮＭＯＳトランジスタＮＲ１およびＮＲ２のレイアウト平面図である。
【図１１】（ａ）は、図１０のレイアウト平面図におけるＡ−Ａ′に示す経路でのソースＳからドレインＤに向かうポテンシャルを表わす図である。（ｂ）は、図１０のレイアウト平面図におけるＢ−Ｂ′に示す経路でのソースからドレインに向かうポテンシャルを表わす図である。
【発明を実施するための形態】
【００１１】
まず、図１に示すような差動対を形成するトランジスタのミスマッチ特性について説明する。
【００１２】
まず、以下で引用する文献について示す。
[1]差動対入力オフセットのσ(ΔI/gm)に関する論文
IEEE Journal of Solid-State Circuits, Vol. 37, pp.1056-1064, 2002,“An Easy-to-Use Mismatch Model for the MOS Transistor”
[2]ミスマッチが1/√LWに比例することに関する論文
IEEE Journal of Solid-State Circuits, Vol. 24, pp. 1433-1440, 1989, “Matching Properties of MOS Transistors”
[3]弱反転領域における hump 特性に関する論文
IEEE Trans. Electron Devices, Vol. ED-32, pp.441-445, 1985, “Analysis of an Anomalous Subthreshold Current in a Fully Recessed Oxide MOSFET Using a Three-Dimensional Device Simulator”
[4]弱反転領域における hump 特性に関する論文
Proc. IEEE 2005 Int, Conference on Microelectronic Test Structures, pp. 39-42, Vol. 18, April 2005, “A Study of 90mm MOSFET Subthreshold Hump Characteristics Using Newly Developed MOSFET Array Test Structure”
[5]反転領域の定義の説明
“Tradeoffs and Optimization in Analog CMOS Design”, David Binkley, August, 2008
図１に示すような差動対を形成するトランジスタＮ１、Ｎ２のミスマッチ特性によって、入力オフセット電圧が個々の差動対を構成するＮＭＯＳトランジスタ間で生じる。入力オフセット電圧のばらつきは、σ(ΔI/gm)によって評価することができる（たとえば、文献[1]を参照）。ここでは、σは標準偏差、ΔＩは差動対を構成する２つのＮＭＯＳトランジスタを流れる電流の差分、ｇｍは、差動対を構成する２つのＮＭＯＳトランジスタのトランスコンダクタンスを表わす。
【００１３】
文献[1]には、電流値を強反転領域から弱反転領域に下げていくと、弱反転領域にてσ(ΔI/gm)が増加することが報告されている。文献[1]の著者らは、この弱反転領域でのσ(ΔI/gm)の増加に対して、付加的なミスマッチ効果の存在を推察しただけで、十分な理由に関して考察を行っていない。
【００１４】
一方、文献[2]には、ミスマッチ量が1/√LWに比例することが報告されている。ここで、Ｌはトランジスタのゲート長であり、Ｗはトランジスタのチャネル幅である。
【００１５】
トランジスタ反転領域によるσ(ΔI/gm)の変化特性と、文献[2]に記載されたミスマッチ量が1/√LWに比例するという事実に鑑みると、一般に、弱反転領域でミスマッチ量をある許容値以下にしようとすれば、そのトランジスタのチャネル面積は、強反転領域で設計されたものに比べて大きくせざるを得なくなる。
【００１６】
本願の発明者は、文献[1]で報告されている「トランジスタに流れる電流値の減少に伴って、弱反転領域にてσ(ΔI/gm)が増加する」現象について考察を行なった。
【００１７】
本願の発明者は、文献[3]などにおいて、弱反転領域、即ち subthreshold領域では、hump特性が現れる場合があることが報告されていることに着目した。
【００１８】
hump特性とは、弱反転領域において、トランジスタを流れる電流にhump（こぶ）ができることをいう。
【００１９】
文献[3]では、hump特性の原因について説明している。ソースからチャネルへの電荷励起に対して、チャネル幅方向のチャネル中央部と、チャネル幅方向でチャネル端部とでポテンシャル障壁の高さが異なる。チャネル中央部を流れる電流をＩｃ、チャネル端部を流れる電流をＩｅとする。
【００２０】
チャネル幅方向でチャネル端部の方がチャネル中央部よりも障壁が低いようなトランジスタでは、ゲート電圧Ｖｇの上昇に伴い、チャネル中央部よりも早く電荷がチャネルに励起され、ソース−ドレイン間で電流Ｉｅが観測される。チャネル端部の電流駆動能力は低いため、この電流Ｉｅは、ゲート電圧Ｖｇの増加に伴って指数関数的に増加し、早々に飽和する（図２（ａ）のｌｏｇ（Ｉｅ）を参照）。
【００２１】
一方、ゲート電圧Ｖｇの上昇に伴い、チャネル中央部が電導に寄与しだし、チャネル中央部での電流Ｉｃが支配的となる（図２（ａ）のｌｏｇ（Ｉｃ）を参照）。
【００２２】
トランジスタを流れる電流Ｉｔは、電流Ｉｃと電流ｉｅを合成したものとなる（図２（ｂ）のｌｏｇ（Ｉｔ）を参照）。
【００２３】
なお、チャネル幅方向でチャネル端部の方がチャネル中央部よりも障壁が高いようなトランジスタでは、上述したような電流Ｉｅが観測されないため、弱反転領域においてhump特性を生じない。すなわち、トランジスタを流れる電流にhump（こぶ）ができない（図２（ｃ）を参照）。
【００２４】
また、上述したhump特性は、バックゲート電位を増加させたり、温度を下げたりすると、より顕在化することが広く知られている。
【００２５】
文献[4]には、hump特性が生じるトランジスタの例について記載されている。この文献では、ＳＴＩ領域の端部（エッジ）のディボットを有するトランジスタがhump特性を有することが記載されている。
【００２６】
本願の発明者は、文献[3]の知見に基づき、故意にhumpの出易いトランジスタを形成して、そのσ(ΔI/gm)特性を調べた結果、次の知見が得られた。
【００２７】
図３（ａ）は、hump特性を有するトランジスタについての、温度が２５度、バックゲート電圧Ｖｂが０．０Ｖ、−０．２Ｖ、−０．４ＶのときのＩ×Ｌ／Ｗに対するσ(ΔI/gm)の変化を表わす図である。ここで、Ｉはドレイン電流であり、Ｌはゲート長であり、Ｗはチャネル幅である。なお、図３（ａ）および（ｂ）は、ＮＭＯＳトランジスタでの測定例であり、バックゲート電圧は負の値となっている。
【００２８】
図３（ｂ）は、hump特性を有するトランジスタについての、温度が−４０度、バックゲート電圧Ｖｂが０．０Ｖ、−０．２Ｖ、−０．４ＶのときのＩ×Ｌ／Ｗに対するσ(ΔI/gm)の変化を表わす図である。
【００２９】
（１） 文献[1]で示されたものと同様に、図３（ａ）、（ｂ）に示すように、σ(ΔI/gm)特性は、トランジスタを流れる電流を減少させると増加傾向を示す。つまり、弱反転領域で動作させたときの方が強反転領域で動作させたときよりも、(ΔI/gm)特性は増加する。
【００３０】
（２） 図３（ａ）、（ｂ）に示すように、バックゲート電圧を増加すると、σ(ΔI/gm)特性は弱反転領域にて更に顕著な増加傾向を示す。
【００３１】
（３） 図３（ａ）、（ｂ）に示すように、温度を下げると、σ(ΔI/gm)特性は弱反転領域にて更に顕著な増加傾向を示す。
【００３２】
（２）および（３）の知見は、一般的に知られているhump特性の傾向と一致する。
さらに、hump特性のないように製造したトランジスタのσ(ΔI/gm)特性を調べた結果、次の知見が得られた。
【００３３】
図４（ａ）は、hump特性を有しないトランジスタについての、温度が２５度、バックゲート電圧Ｖｂが０．０Ｖ、０．２Ｖ、０．４ＶのときのＩ×Ｌ／Ｗに対するσ(ΔI/gm)の変化を表わす図である。ここで、Ｉはトランジスタを流れる電流であり、Ｌはゲート長であり、Ｗはチャネル幅である。
【００３４】
図４（ｂ）は、hump特性を有しないトランジスタについての、温度が−４０度、バックゲート電圧Ｖｂが０．０Ｖ、０．２Ｖ、０．４ＶのときのＩ×Ｌ／Ｗに対するσ(ΔI/gm)の変化を表わす図である。なお、図４（ａ）および（ｂ）は、ＰＭＯＳトランジスタでの測定例であり、バックゲート電圧は正の値となっている。図３と図４とで、ＭＯＳトランジスタの導電型は異なるが、σ(ΔI/gm)の変化は導電型によるものではなく、hump特性の有無によることを確認している。
【００３５】
（１）′ 図４（ａ）、（ｂ）に示すように、σ(ΔI/gm)特性は、トランジスタを流れる電流を減少させると単調減少する傾向を示す。つまり、弱反転領域で動作させたときの方が強反転領域で動作させたときよりも、(ΔI/gm)特性は減少する。
【００３６】
（２）′ 図４（ａ）、（ｂ）に示すように、σ(ΔI/gm)特性はバックゲート電圧に依存しない。
【００３７】
（３）′ 図４（ａ）、（ｂ）に示すように、σ(ΔI/gm)特性は温度に依存しない。
したがって、σ(ΔI/gm)特性において、これまで一般的に知られていた“弱反転領域での増加傾向”は、トランジスタの弱反転領域でのhump特性に起因する。文献[1]において、弱反転領域でσ(ΔI/gm)が増加したのは、hump特性を有するトランジスタを用いたためであると推察できる。
【００３８】
したがって、強反転動作領域に所望のミスマッチ特性（σ（ΔＩ／ｇｍ））が得られるチャネルサイズＬ、Ｗで設計された一つの差動対トランジスタを弱反転または温反転動作領域で使用しても、入力オフセットのバラツキを強反転動作領域での入力オフセットのバラツキよりも抑えることができる。
【００３９】
なお、上記の実験結果は、差動対をＮＭＯＳトランジスタで形成した場合についてであるが、差動対をＰＭＯＳトランジスタで形成した場合でも、同じである。
【００４０】
ここで、文献[5]で定められるトランジスタの動作領域である強反転領域、弱反転領域、および温反転領域の定め方について説明する。本実施の形態でも、この定義に従うものとする。
【００４１】
文献[5]の図３．２６に示されているように、各反転領域は、トランジスタのｇｍ／Ｉ特性に基づいて定められる。
【００４２】
ｇｍ／Ｉ特性は、弱反転領域で定数であり、強反転領域でＩＣ-γに依存する。ＩＣ＝Ｉ／Ｉ０で、Ｉ０＝２ｎ×μ0×Ｃox×｛（ＫB×Ｔ）／ｑ｝2×（Ｗ／Ｌ）である。ここで、ｎは１．２〜１．４の定数、μ0は温反転中央値での移動度、Ｃoxはゲート酸化膜容量、ＫBはボルツマン定数、Ｔは絶対温度、ｑは単位電荷、Ｗはチャネル幅、Ｌはゲート長である。
【００４３】
弱反転領域での特性の漸近線と、強反転領域での特性の漸近線が交わるＩＣの値を温反転の中央と定義される。温反転の範囲は、この中央から±１桁の領域である。温反転領域よりも電流の少ない領域を弱反転領域と定め、温反転領域よりも電流の多い領域を強反転領域と定める。
【００４４】
［第１の実施形態］
本発明の実施形態は、本願の発明者によって新たに見出させた上述の知見に基いたものである。
【００４５】
図５は、本発明の実施形態の半導体装置であるマイコンの構成を表わす図である。
このマイコン１は、ＣＰＵ３と、レジスタ２と、アナログ回路４とを少なくとも備える。
【００４６】
アナログ回路５は、電源回路、比較回路（コンパレータ）、ＡＤＣ回路などのアンプ部分を含む。これらの回路は、差動回路５を含む。
【００４７】
ＣＰＵ３は、制御信号SW_strong、制御信号SW_weakのレベルを設定する。
レジスタ３は、ＣＰＵ３の設定にしたがって、制御信号SW_strong、制御信号SW_weakを出力する。
【００４８】
差動回路５は、制御信号SW_strong、制御信号SW_weakを受ける。
図６は、第１の実施形態の差動回路の構成を表わす図である。
【００４９】
図６を参照して、差動回路５ａは、負荷トランジスタである一対のＰＭＯＳトランジスタＰ１およびＰ２と、一対の負荷トランジスタに接続された差動対を構成するＮＭＯＳトランジスタＮ１およびＮ２と、ＮＭＯＳトランジスタＮ１およびＮ２に接続されたテール電流源６８とを備える。ＰＭＯＳトランジスタＰ１およびＰ２は、カレントミラーを構成する。
【００５０】
差動対を形成するＮＭＯＳトランジスタＮ１およびＮ２は、hump特性を有しないトランジスタ、すなわち、ＮＭＯＳトランジスタＮ１およびＮ２に流れる電流の減少に伴って、σ(ΔI/gm)の値が単調に減少する特性を有するものを用いる。ただし、σは標準偏差、ΔＩは、ＮＭＯＳトランジスタＮ１およびＮ２の電流量の差分、ｇｍは、ＮＭＯＳトランジスタＮ１およびＮ２のトランスコンダクタンスを表わす。このようなhump特性を有しないトランジスタは、たとえば、ＳＴＩ領域の端部（エッジ）にディボットを有しないように適切に製造することによって得られる。
【００５１】
σ(ΔI/gm)は、差動対であるＮＭＯＳトランジスタＮ１とＮ２の入力オフセット電圧に等しい。ＮＭＯＳトランジスタＮ１およびＮ２のチャネルの大きさを強反転動作領域にて所望のミスマッチ特性、すなわち、入力オフセット電圧以下となるように設計する。
【００５２】
また、ここで、負荷トランジスタであるＰＭＯＳトランジスタＰ１およびＰ２も、同様にhump特性を有しないトランジスタ、すなわち、ＰＭＯＳトランジスタＰ１およびＰ２に流れる電流の減少に伴って、σ(ΔI2/gm2)の値が単調に減少する特性を有するものを用いることとしてもよい。ただし、σは標準偏差、ΔＩ２は、ＰＭＯＳトランジスタＰ１およびＰ２の電流量の差分、ｇｍ２は、ＰＭＯＳトランジスタＰ１およびＰ２のトランスコンダクタンスを表わす。
【００５３】
テール電流源６８によってテール電流の大きさを切替えることによって、差動対トランジスタＮ１およびＮ２に流れる電流を少なくとも２つのレベルで切替える。テール電流源６８が、第１のテール電流を供給することによって、差動対トランジスタＮ１およびＮ２を強反転領域で動作させ、テール電流源６８が、第２のテール電流を供給することによって、差動対トランジスタＮ１およびＮ２を温反転領域または弱反転領域で動作させることができる。弱反転領域で動作するときには、ＮＭＯＳトランジスタＮ１およびＮ２にhump特性が存在しないため、入力オフセット量は強反転領域のものよりも小さくなる。
【００５４】
テール電流源６９は、差動対トランジスタＮ１およびＮ２の一端とグランドとの間の第１の経路に設けられたＮＭＯＳトランジスタＮ４およびＮ６と、差動対トランジスタＮ１およびＮ２とグランドとの間の第２の経路に設けられたＮＭＯＳトランジスタＮ４およびＮ６とを備える。
【００５５】
ＮＭＯＳトランジスタＮ６およびＮ７のゲートには、共通の電位Ｖｃが供給される。
ＮＭＯＳトランジスタＮ７のチャネル幅はＷ０、ＮＭＯＳトランジスタＮ６のチャネル幅は９９×Ｗ０である。ゲート長が同一であるとする。
【００５６】
ＮＭＯＳトランジスタＮ５のゲートには、制御信号SW_weakが入力される。ＮＭＯＳトランジスタＮ４のゲートには、制御信号SW_strongが入力される。
【００５７】
ＣＰＵ３は、弱反転領域または温反転領域での動作時には、制御信号SW_weakをハイレベルに設定し、制御信号SW_strongをロウレベルに設定する。これによって、ＮＭＯＳトランジスタＮ５がオンとなる。その結果チャネル幅Ｗ０のＮＭＯＳトランジスタＮ７に電流が流れる。
【００５８】
ＣＰＵ３は、強反転領域での動作時には、制御信号SW_weakをハイレベルに設定し、制御信号SW_strongをハイレベルに設定する。これによって、ＮＭＯＳトランジスタＮ４およびＮ５がオンとなる。その結果、チャネル幅Ｗ０のＮＭＯＳトランジスタＮ７およびチャネル幅９９×Ｗ０のＮＭＯＳトランジスタＮ６に電流が流れる。
【００５９】
これによって、強反転領域での動作時の流れる第１のテール電流ＩTを、弱反転領域または温反転領域での動作時に流れる第２のテール電流ＩTよりも１００倍にすることができる。なお、１００倍は、単なる例であって、ＮＭＯＳトランジスタＮ７とＮＭＯＳトランジスタＮ６のチャネル幅の比を変えることによって、テール電流の比率を任意の値に設定することができる。
【００６０】
本発明の実施形態によれば、一つの差動対にて、強反転動作領域と弱反転動作領域を共用できるので、小面積化が可能となる。
【００６１】
また、従来は、低消費電流化に伴い、接合への充放電に時間が掛かり動作が遅くなるという問題があった。この場合、差動対に流す電流値は維持したまま、差動対のゲート長を細めれば、差動対を構成するトランジスタのレスポンスが速まり動作は速くなるが、差動対を構成するトランジスタのチャネル面積が小さくなるため、ミスマッチによる入力オフセットバラツキのコントロールすることが難しいという問題があった。しかし、本発明の実施形態によると、差動対を構成するトランジスタのゲート長を細めても、高速/高消費電流時の入力オフセットのバラツキよりも、低速/低消費電流動作時の入力オフセットバラツキを小さく制御できる。したがって、入力オフセットバラツキのコントロールし、かつ低消費電流時の速度が遅くなりすぎる問題を解決することができる。
【００６２】
［変形例１］
図７は、第１の実施形態の変形例１の差動回路の構成を表わす図である。
【００６３】
図７を参照して、この差動回路５ｂは、テール電流源６９が、図６のテール電流源６８と相違する。
【００６４】
テール電流源６９は、差動対トランジスタＮ１およびＮ２の一端とグランドとの間に設けられたＮＭＯＳトランジスタＮ３と、ＮＭＯＳトランジスタＮ３とカレントミラーを構成するＮＭＯＳトランジスタＮ８とを備える。
【００６５】
テール電流源６９は、さらに、電源ノードＶｄｄとＮＭＯＳトランジスタＮ８の一端との間の第１の経路に設けられたＰＭＯＳトランジスタＰ４およびＰ６と、電源ノードＶｄｄとＮＭＯＳトランジスタＮ８の一端の間の第２の経路に設けられたＰＭＯＳトランジスタＰ５およびＰ７とを備える。
【００６６】
ＰＭＯＳトランジスタＰ６およびＰ７のゲートには、共通の電位Ｖｃが供給される。
ＰＭＯＳトランジスタＰ７のチャネル幅はＷ０、ＰＭＯＳトランジスタＮ６のチャネル幅は９９×Ｗ０である。ゲート長が同一であるとする。
【００６７】
ＰＭＯＳトランジスタＰ５のゲートには、制御信号SW_weakが入力される。ＰＭＯＳトランジスタＰ４のゲートには、制御信号SW_strongが入力される。
【００６８】
ＣＰＵ３は、弱反転領域または温反転領域での動作時には、制御信号SW_weakをロウレベルに設定し、制御信号SW_strongをハイレベルに設定する。これによって、ＰＭＯＳトランジスタＰ５がオンとなる。その結果チャネル幅Ｗ０のＰＭＯＳトランジスタＰ７に電流が流れる。
【００６９】
ＣＰＵ３は、強反転領域での動作時には、制御信号SW_weakをロウレベルに設定し、制御信号SW_strongをロウレベルに設定する。これによって、ＰＭＯＳトランジスタＰ４およびＰ５がオンとなる。その結果、チャネル幅Ｗ０のＰＭＯＳトランジスタＰ７およびチャネル幅９９×Ｗ０のＰＭＯＳトランジスタＰ６に電流が流れる。
【００７０】
これによって、強反転領域での動作時には、弱反転領域または温反転領域での動作時よりもテール電流ＩTを１００倍に変化させることができる。
【００７１】
［変形例２］
第１の実施形態および変形例１では、ＮＭＯＳトランジスタＮ７のチャネル幅がＷ０、ＰＭＯＳトランジスタＰ７のチャネル幅がＷ０、ＮＭＯＳトランジスタＮ６のチャネル幅が９９×Ｗ０、ＰＭＯＳトランジスタＮ６のチャネル幅は９９×Ｗ０としたが、これに限定されるものではない。
【００７２】
たとえば、ＮＭＯＳトランジスタＮ７およびＰＭＯＳトランジスタＰ７のゲート長がＬ０、ＮＭＯＳトランジスタＮ６およびＰＭＯＳトランジスタＮ６のゲート長をＬ０／９９としてもよい。
【００７３】
［第２の実施形態］
第２の実施形態は、第１の実施形態で説明したhump特性のないトランジスタの具体例について説明する。
【００７４】
第１の実施形態で限定した 「トランジスタに流れる電流値の減少に伴い、σ(ΔI/gm)が単調減少する」性質は、どのようなトランジスタで充たされているものではない。通常のレイアウトでは、この条件を満たしていないトランジスタ（たとえば、ＳＴＩ領域の端部にディボットを有するトランジスタ）であっても、ゲートを以下で説明するように変形することによって、hump特性を抑えることができる。
【００７５】
図８は、第２の実施形態の差動回路の構成を表わす図である。
図８を参照して、この差動回路５ｃは、図５に示す差動回路と相違する点は、ＰＭＯＳトランジスタＰＲ１およびＰＲ２と、ＮＭＯＳトランジスタＮＲ１およびＮＲ２が、以下で説明するようなレイアウト構造を有するものを用いた点である。
【００７６】
図９（ａ）、（ｂ）、（ｃ）、（ｄ）は、ＮＭＯＳトランジスタＮＲ１およびＮＲ２のレイアウト構造を説明するための図である。
【００７７】
図９（ａ）は、ＮＭＯＳトランジスタＮＲ１およびＮＲ２の平面図である。
図９（ｂ）は、図９（ａ）においてゲートを取り除いた場合を表わす図である。
【００７８】
図９（ｃ）は、図９（ａ）におけるａ−ｂ断面図である。
図９（ｄ）は、図９（ａ）におけるｃ−ｄ断面図である。
【００７９】
ＮＭＯＳトランジスタＮＲ１およびＮＲ２のゲートは、ＳＴＩ（Shallow Trench Isolation）領域とソース側の活性領域（ｎ＋型領域）との間を覆ってリング状に形成されている。
【００８０】
ＰＭＯＳトランジスタＰＲ１およびＰＲ２も、hump特性のないトランジスタとする場合には、図９（ａ）〜（ｄ）におけるｎ＋活性領域がｐ＋活性領域となり、Ｐ＿ｗｅｌｌがＮ＿ｗｅｌｌとなるだけで、他の構成は、図９（ａ）〜（ｄ）と同様である。すなわち、ＰＭＯＳトランジスタＰＲ１およびＰＲ２のゲートは、ＳＴＩ（Shallow Trench Isolation）領域とソース側の活性領域（ｐ＋型領域）との間を覆うようにリング状に形成されている。
【００８１】
図１１（ａ）は、図１０のレイアウト平面図におけるＡ−Ａ′に示す経路でのソースＳからドレインＤに向かうポテンシャルを表わす図である。
【００８２】
図１１（ａ）に示すように、ゲート電位によってポテンシャル高さが変化させられ、ソースＳから電荷がチャネルに励起されて、Ａ−Ａ′に電荷が流れる。
【００８３】
図１１（ｂ）は、図１０のレイアウト平面図におけるＢ−Ｂ′に示す経路でのソースからドレインに向かうポテンシャルを表わす図である。
【００８４】
図１１（ｂ）を参照して、ソースから紙面左方向のゲート直下に励起される電荷を考える。
【００８５】
紙面左方向のゲートで覆われたソース部は、ソース/ドレインへの所望のｎ＋またはｐ＋が、ゲートにマスクされるため注入されない。従って、ソース部がゲートに覆われた部分は、本来のチャネル(Ａ−Ａ′経路のゲート直下)と同じ不純物構造を有する。
【００８６】
ゲート電圧Ｖｇによって、そのポテンシャル高さが変化し、Ｂ点にて、ゲート直下のチャネルに電荷が励起される。このときのポテンシャル障壁は、Ａ−Ａ′経路におけるものと同じものである。
【００８７】
一方、Ｂ−Ｂ′の経路では、ゲート直下に励起された電荷は、ＳＴＩ領域に隣接するゲート下部に移動する。この部分にhump特性が存在する場合には、ポテンシャル障壁が低い。電荷は、ＳＴＩ領域に隣接するゲート下部を紙面上方向に移動し、Ｂ′に達する。
【００８８】
上述したＢ−Ｂ′経路において特徴的な点は、Ｂ−Ｂ′の経路の紙面左方向のゲート直下への電荷の励起のポテンシャル高さは、Ａ−Ａ′経路の電荷の励起ポテンシャル高さと等しい（どちらもＰ１）ことである。すなわち、どちらの経路であっても、ソースからドレインに流れ出すゲート電圧Ｖｇは等しい値となる。したがって、ゲート電圧Ｖｇの上昇に伴い、チャネル端部の方が、チャネル中央部よりも早く電荷がチャネルに励起されるのを防止することができる。したがって、トランジスタを流れる電流の特性は、hump特性を有しない図２（ｃ）に示したものとなる。
【００８９】
したがって、通常のゲートの構造では、hump特性を生じるような分離隣接部が存在しているトランジスタであっても、ゲート構造を第２の実施形態のように形成すれば、hump特性の出現を抑えることができる。すなわち、「トランジスタに流れる電流値の減少に伴い、σ(ΔI/gm)が単調減少する」傾向を維持できる。
【００９０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９１】
１ マイコン、２ レジスタ、３ ＣＰＵ、４ アナログ回路、５，５ａ，５ｂ 差動回路、６８，６９ テール電流源、Ｎ１〜Ｎ８，ＮＲ１，ＮＲ２ ＮＭＯＳトランジスタ、Ｐ１〜Ｐ２，Ｐ４〜Ｐ７，ＰＲ１，ＰＲ２ ＰＭＯＳトランジスタ。
【特許請求の範囲】
【請求項１】
差動対トランジスタと、
前記差動対トランジスタに流れる電流量が少なくとも２つのレベルで切替わるように、切替可能なテール電流を供給するテール電流源とを備え、
前記差動対トランジスタは、前記差動対トランジスタに流れる電流の減少に伴って、σ(ΔI/gm)の値が単調に減少する特性を有する、ただし、σは標準偏差、ΔＩは、前記差動対トランジスタの電流量の差分、ｇｍは、前記差動対トランジスタのトランスコンダクタンスを表わす、半導体装置。
【請求項２】
前記テール電流源が第１のテール電流を供給することによって、強反転領域で前記差動対トランジスタが動作し、
前記テール電流源が前記第１のテール電流よりも少ない量の第２のテール電流を供給することによって、温反転領域または弱反転領域で前記差動対トランジスタが動作する、請求項１記載の半導体装置。
【請求項３】
前記テール電流源は、
前記差動対トランジスタとグランドとの間の第１の経路に設けられた第１のトランジスタおよび第２のトランジスタと、
前記差動対トランジスタとグランドとの間の第２の経路に設けられた第３のトランジスタおよび第４のトランジスタと、
前記第１のトランジスタと前記第３のトランジスタのゲートには、共通の電位が供給され、前記第１のトランジスタのチャネル幅と前記第３のトランジスタのチャネル幅は、前記第１のテール電流および前記第２のテール電流の大きさに合せて設定され、
前記第２のトランジスタは、前記強反転領域での動作時と、前記温反転領域または前記弱反転領域での動作時にオンとなり、
前記第４のトランジスタは、前記温反転領域または前記弱反転領域での動作時にオンとなる、請求項２記載の半導体装置。
【請求項４】
前記テール電流源は、
前記差動対トランジスタに接続された第１のトランジスタと、
前記第１のトランジスタとカレントミラーを構成する第２のトランジスタと、
電源ノードと前記第２のトランジスタとの間の第１の経路に設けられた第３のトランジスタおよび第４のトランジスタと、
前記電源ノードと前記第２のトランジスタとの間の第２の経路に設けられた第５のトランジスタおよび第６のトランジスタと、
前記第３のトランジスタと前記第５のトランジスタのゲートには、共通の電位が供給され、前記第３のトランジスタのチャネル幅と前記第５のトランジスタのチャネル幅は、前記第１のテール電流と前記第２のテール電流の大きさに合せて設定され、
前記第４のトランジスタは、、前記強反転領域での動作時と、前記温反転領域または前記弱反転領域での動作時にオンとなり、
前記第６のトランジスタは、前記温反転領域または前記弱反転領域での動作時にオンとなる、請求項２記載の半導体装置。
【請求項５】
前記半導体装置は、さらに、
一対の負荷トランジスタを備え、
前記一対の負荷トランジスタは、前記一対の負荷トランジスタに流れる電流の減少に伴って、σ(ΔI2/gm2)の値が単調に減少する特性を有する、ただし、σは標準偏差、ΔＩ２は、前記一対の負荷トランジスタの電流量の差分、ｇｍ２は、前記一対の負荷トランジスタのトランスコンダクタンスを表わす、請求項１記載の半導体装置。
【請求項６】
分離領域とソース側の活性領域との間を覆ってリング状に形成されたゲートを有する差動対トランジスタと、
前記差動対トランジスタに流れる電流量が少なくとも２つのレベルで切替わるように、切替可能なテール電流を供給するテール電流源とを備えた、半導体装置。
【請求項７】
前記テール電流源が第１のテール電流を供給することによって、強反転領域で前記差動対トランジスタが動作し、
前記テール電流源が前記第１のテール電流よりも少ない量の第２のテール電流を供給することによって、温反転領域または弱反転領域で前記差動対トランジスタが動作する、請求項６記載の半導体装置。
【請求項８】
前記テール電流源は、
前記差動対トランジスタとグランドとの間の第１の経路に設けられた第１のトランジスタおよび第２のトランジスタと、
前記差動対トランジスタとグランドとの間の第２の経路に設けられた第３のトランジスタおよび第４のトランジスタと、
前記第１のトランジスタと前記第３のトランジスタのゲートには、共通の電位が供給され、前記第１のトランジスタのチャネル幅と前記第３のトランジスタのチャネル幅は、前記第１のテール電流および前記第２のテール電流の大きさに合せて設定され、
前記第２のトランジスタは、前記強反転領域での動作時と、前記温反転領域または前記弱反転領域での動作時にオンとなり、
前記第４のトランジスタは、前記温反転領域または前記弱反転領域での動作時にオンとなる、請求項７記載の半導体装置。
【請求項９】
前記テール電流源は、
前記差動対トランジスタに接続された第１のトランジスタと、
前記第１のトランジスタとカレントミラーを構成する第２のトランジスタと、
電源ノードと前記第２のトランジスタとの間の第１の経路に設けられた第３のトランジスタおよび第４のトランジスタと、
前記電源ノードと前記第２のトランジスタとの間の第２の経路に設けられた第５のトランジスタおよび第６のトランジスタと、
前記第３のトランジスタと前記第５のトランジスタのゲートには、共通の電位が供給され、前記第３のトランジスタのチャネル幅と前記第５のトランジスタのチャネル幅は、前記第１のテール電流と前記第２のテール電流の大きさに合せて設定され、
前記第４のトランジスタは、、前記強反転領域での動作時と、前記温反転領域または前記弱反転領域での動作時にオンとなり、
前記第６のトランジスタは、前記温反転領域または前記弱反転領域での動作時にオンとなる、請求項７記載の半導体装置。
【請求項１】
差動対トランジスタと、
前記差動対トランジスタに流れる電流量が少なくとも２つのレベルで切替わるように、切替可能なテール電流を供給するテール電流源とを備え、
前記差動対トランジスタは、前記差動対トランジスタに流れる電流の減少に伴って、σ(ΔI/gm)の値が単調に減少する特性を有する、ただし、σは標準偏差、ΔＩは、前記差動対トランジスタの電流量の差分、ｇｍは、前記差動対トランジスタのトランスコンダクタンスを表わす、半導体装置。
【請求項２】
前記テール電流源が第１のテール電流を供給することによって、強反転領域で前記差動対トランジスタが動作し、
前記テール電流源が前記第１のテール電流よりも少ない量の第２のテール電流を供給することによって、温反転領域または弱反転領域で前記差動対トランジスタが動作する、請求項１記載の半導体装置。
【請求項３】
前記テール電流源は、
前記差動対トランジスタとグランドとの間の第１の経路に設けられた第１のトランジスタおよび第２のトランジスタと、
前記差動対トランジスタとグランドとの間の第２の経路に設けられた第３のトランジスタおよび第４のトランジスタと、
前記第１のトランジスタと前記第３のトランジスタのゲートには、共通の電位が供給され、前記第１のトランジスタのチャネル幅と前記第３のトランジスタのチャネル幅は、前記第１のテール電流および前記第２のテール電流の大きさに合せて設定され、
前記第２のトランジスタは、前記強反転領域での動作時と、前記温反転領域または前記弱反転領域での動作時にオンとなり、
前記第４のトランジスタは、前記温反転領域または前記弱反転領域での動作時にオンとなる、請求項２記載の半導体装置。
【請求項４】
前記テール電流源は、
前記差動対トランジスタに接続された第１のトランジスタと、
前記第１のトランジスタとカレントミラーを構成する第２のトランジスタと、
電源ノードと前記第２のトランジスタとの間の第１の経路に設けられた第３のトランジスタおよび第４のトランジスタと、
前記電源ノードと前記第２のトランジスタとの間の第２の経路に設けられた第５のトランジスタおよび第６のトランジスタと、
前記第３のトランジスタと前記第５のトランジスタのゲートには、共通の電位が供給され、前記第３のトランジスタのチャネル幅と前記第５のトランジスタのチャネル幅は、前記第１のテール電流と前記第２のテール電流の大きさに合せて設定され、
前記第４のトランジスタは、、前記強反転領域での動作時と、前記温反転領域または前記弱反転領域での動作時にオンとなり、
前記第６のトランジスタは、前記温反転領域または前記弱反転領域での動作時にオンとなる、請求項２記載の半導体装置。
【請求項５】
前記半導体装置は、さらに、
一対の負荷トランジスタを備え、
前記一対の負荷トランジスタは、前記一対の負荷トランジスタに流れる電流の減少に伴って、σ(ΔI2/gm2)の値が単調に減少する特性を有する、ただし、σは標準偏差、ΔＩ２は、前記一対の負荷トランジスタの電流量の差分、ｇｍ２は、前記一対の負荷トランジスタのトランスコンダクタンスを表わす、請求項１記載の半導体装置。
【請求項６】
分離領域とソース側の活性領域との間を覆ってリング状に形成されたゲートを有する差動対トランジスタと、
前記差動対トランジスタに流れる電流量が少なくとも２つのレベルで切替わるように、切替可能なテール電流を供給するテール電流源とを備えた、半導体装置。
【請求項７】
前記テール電流源が第１のテール電流を供給することによって、強反転領域で前記差動対トランジスタが動作し、
前記テール電流源が前記第１のテール電流よりも少ない量の第２のテール電流を供給することによって、温反転領域または弱反転領域で前記差動対トランジスタが動作する、請求項６記載の半導体装置。
【請求項８】
前記テール電流源は、
前記差動対トランジスタとグランドとの間の第１の経路に設けられた第１のトランジスタおよび第２のトランジスタと、
前記差動対トランジスタとグランドとの間の第２の経路に設けられた第３のトランジスタおよび第４のトランジスタと、
前記第１のトランジスタと前記第３のトランジスタのゲートには、共通の電位が供給され、前記第１のトランジスタのチャネル幅と前記第３のトランジスタのチャネル幅は、前記第１のテール電流および前記第２のテール電流の大きさに合せて設定され、
前記第２のトランジスタは、前記強反転領域での動作時と、前記温反転領域または前記弱反転領域での動作時にオンとなり、
前記第４のトランジスタは、前記温反転領域または前記弱反転領域での動作時にオンとなる、請求項７記載の半導体装置。
【請求項９】
前記テール電流源は、
前記差動対トランジスタに接続された第１のトランジスタと、
前記第１のトランジスタとカレントミラーを構成する第２のトランジスタと、
電源ノードと前記第２のトランジスタとの間の第１の経路に設けられた第３のトランジスタおよび第４のトランジスタと、
前記電源ノードと前記第２のトランジスタとの間の第２の経路に設けられた第５のトランジスタおよび第６のトランジスタと、
前記第３のトランジスタと前記第５のトランジスタのゲートには、共通の電位が供給され、前記第３のトランジスタのチャネル幅と前記第５のトランジスタのチャネル幅は、前記第１のテール電流と前記第２のテール電流の大きさに合せて設定され、
前記第４のトランジスタは、、前記強反転領域での動作時と、前記温反転領域または前記弱反転領域での動作時にオンとなり、
前記第６のトランジスタは、前記温反転領域または前記弱反転領域での動作時にオンとなる、請求項７記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−２５３４０４（Ｐ２０１２−２５３４０４Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２２１４０（Ｐ２０１１−１２２１４０）
【出願日】平成２３年５月３１日（２０１１．５．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年５月３１日（２０１１．５．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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