半導体装置
【課題】出力信号の立ち上がり時間および立下り時間が短い半導体装置を提供する。
【解決手段】このクロックドライバは、クロック信号ＣＬＫＢの反転信号ＣＬＫを出力ノードＮ２に出力するインバータ１と、電源電圧ＶＣＣのラインと出力ノードＮ２との間に直列接続されたトランジスタＰ２，Ｐ３と、出力ノードＮ２と接地電圧ＶＳＳのラインとの間に直列接続されたトランジスタＱ２，Ｑ３と、クロック信号ＣＬＫを所定時間だけ遅延させてトランジスタＰ２，Ｑ３のゲートに与える遅延回路３とを含む。たとえば、クロック信号ＣＬＫＢが「Ｌ」レベルから「Ｈ」レベルに変化すると、所定時間だけトランジスタＱ２，Ｑ３がともにオンして、出力ノードＮ２から電流を引き抜く。
【解決手段】このクロックドライバは、クロック信号ＣＬＫＢの反転信号ＣＬＫを出力ノードＮ２に出力するインバータ１と、電源電圧ＶＣＣのラインと出力ノードＮ２との間に直列接続されたトランジスタＰ２，Ｐ３と、出力ノードＮ２と接地電圧ＶＳＳのラインとの間に直列接続されたトランジスタＱ２，Ｑ３と、クロック信号ＣＬＫを所定時間だけ遅延させてトランジスタＰ２，Ｑ３のゲートに与える遅延回路３とを含む。たとえば、クロック信号ＣＬＫＢが「Ｌ」レベルから「Ｈ」レベルに変化すると、所定時間だけトランジスタＱ２，Ｑ３がともにオンして、出力ノードＮ２から電流を引き抜く。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、特に、反転回路を備えた半導体装置に関する。
【背景技術】
【０００２】
従来より、半導体装置には、入力信号の反転信号を出力するインバータが設けられている。インバータは、電源電圧のラインと出力ノードとの間に接続された第１導電型の第１のトランジスタと、出力ノードと接地電圧のラインとの間に接続された第２導電型の第２のトランジスタとを含む。第１および第２のトランジスタの制御電極は、ともに入力信号を受ける。
【０００３】
また、特許文献１には、インバータと、電源電圧のラインと出力端子との間に直列接続された第１導電型の第１および第２のトランジスタと、出力端子と基準電圧のラインとの間に直列接続された第２導電型の第３および第４のトランジスタとを備えた出力バッファが開示されている。第１および第４のトランジスタのゲートは出力端子に接続され、第２および第３のトランジスタのゲートは入力端子に接続されている。この出力バッファでは、出力信号のオーバーシュートおよびアンダーシュートを減少させるとともに、自身の貫通電流を低減することができる。
【０００４】
また、特許文献２には、バッファと、電源電圧のラインと出力端子との間に接続された第１導電型の第１のトランジスタと、出力端子と基準電圧のラインとの間に接続された第２導電型の第２のトランジスタと、入力信号の立ち上がりエッジを検出して第１のトランジスタを所定時間だけオンさせる立ち上がりエッジ検出回路と、入力信号の立ち下がりエッジを検出して第２のトランジスタを所定時間だけオンさせる立ち下がりエッジ検出回路とを備えたバッファが開示されている。このバッファでは、出力信号の立ち上がり時間および立ち下がり時間を短縮化することができ、後段の回路の貫通電流を減少させることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平４−２７７９２４号公報
【特許文献２】特開平８−３２１７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来のインバータでは、電流駆動能力を大きくするために第１および第２のトランジスタのサイズを大きくすると、入力信号の論理レベルが反転する際に第１および第２のトランジスタに流れる貫通電流が大きくなり、消費電流が増大するという問題があった。
【０００７】
また、特許文献１の出力バッファでは、出力信号の立ち上がり時間および立下り時間が長くなり、後段の回路において貫通電流が増加するという問題がある。
【０００８】
また、特許文献２のバッファでは、立ち上がりエッジ検出回路と立ち下がりエッジ検出回路を設けたので、構成が複雑になるという問題がある。
【０００９】
それゆえに、この発明の主たる目的は、貫通電流が小さく、出力信号の立ち上がり時間および立下り時間が短く、構成が簡単な半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
この発明に係る半導体装置は、入力信号の変化するタイミングに合せて所定の期間供給する電流量を増加させる。
【発明の効果】
【００１１】
この発明に係る半導体装置では、インバータ構造のバッファ回路に流れる貫通電流を抑制するとともに、動作の高速化を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】この発明の実施の形態１による半導体装置のクロックドライバの構成を示す回路ブロック図である。
【図２】図１に示したクロックドライバの動作を示すタイムチャートである。
【図３】図２に示したクロック信号の波形を示すタイムチャートである。
【図４】実施の形態１の変更例を示す回路ブロック図である。
【図５】この発明の実施の形態２による半導体装置の要部を示す回路ブロック図である。
【図６】図５に示した半導体装置の動作を示すタイムチャートである。
【図７】この発明の実施の形態３による半導体装置の出力バッファを示す回路ブロック図である。
【図８】この発明の実施の形態４による半導体装置の出力バッファを示す回路ブロック図である。
【図９】この発明の実施の形態５による半導体装置の出力バッファを示す回路ブロック図である。
【図１０】この発明の実施の形態６による半導体装置の出力バッファを示す回路ブロック図である。
【発明を実施するための形態】
【００１３】
まず、この発明に係る半導体装置の概略構成およびその効果について説明する。この発明に係る半導体装置は、入力信号の反転信号を出力ノードに出力する反転回路と、反転信号の立ち上がり時間および立ち下がり時間の各々を短縮させるエッジ駆動回路とを備えたものである。エッジ駆動回路は、電源電圧のラインと出力ノードとの間に直列接続された第１導電型の第１および第２のトランジスタと、出力ノードと基準電圧のラインとの間に直列接続された第２導電型の第３および第４のトランジスタと、反転信号を予め定められた時間だけ遅延させて第１および第４のトランジスタの制御電極に与える遅延回路とを含む。入力信号が第１の論理レベルである場合は、第２および第４のトランジスタがオンするとともに、第１および第３のトランジスタがオフする。入力信号が第２の論理レベルである場合は、第１および第３のトランジスタがオンするとともに、第２および第４のトランジスタがオフする。入力信号が第１の論理レベルから第２の論理レベルに変化したときは、予め定められた時間だけ第３および第４のトランジスタがともにオンする。入力信号が第２の論理レベルから第１の論理レベルに変化したときは、予め定められた時間だけ第１および第２のトランジスタがともにオンする。
【００１４】
この発明に係る半導体装置では、入力信号の論理レベルが変化したとき、第１および第２のトランジスタまたは第３および第４のトランジスタを遅延回路の遅延時間だけオンさせる。したがって、簡単な構成で、出力信号の立ち上がり時間および立ち下がり時間を短くすることができる。また、大きな負荷を駆動する場合でも、反転回路の電流駆動能力を大きくする必要がないので、貫通電流の増大を抑制することができる。以下、本発明の半導体装置について図面を用いて詳細に説明する。
【００１５】
［実施の形態１］
本発明の実施の形態１による半導体装置のクロックドライバは、図１に示すように、インバータ１およびエッジ駆動回路２を備える。インバータ１は、入力ノードＮ１に与えられたクロック信号ＣＬＫＢの反転信号ＣＬＫを出力ノードＮ２に出力する。エッジ駆動回路２は、クロック信号ＣＬＫの立ち上がり時に、出力ノードＮ２に電流を供給してクロック信号ＣＬＫの立ち上がり時間を短くする。また、エッジ駆動回路２は、クロック信号ＣＬＫの立ち下がり時に、出力ノードＮ２から電流を引き抜いてクロック信号ＣＬＫの立ち下がり時間を短くする。
【００１６】
すなわち、インバータ１は、電源電圧ＶＣＣのラインと出力ノードＮ２との間に接続されたＰチャネルＭＯＳトランジスタＰ１と、出力ノードＮ２と接地電圧ＶＳＳのラインとの間に接続されたＮチャネルＭＯＳトランジスタＱ１とを含む。トランジスタＰ１，Ｑ１のゲートは、ともに入力ノードＮ１に接続される。入力ノードＮ１には、クロック信号ＣＬＫＢが与えられる。
【００１７】
エッジ駆動回路２は、電源電圧ＶＣＣのラインと出力ノードＮ２との間に接続されたＰチャネルＭＯＳトランジスタＰ２，Ｐ３と、出力ノードＮ２と接地電圧ＶＳＳのラインとの間に接続されたＮチャネルＭＯＳトランジスタＱ２，Ｑ３と、遅延回路３とを含む。トランジスタＰ３，Ｑ２のゲートは、入力ノードＮ１に接続されている。遅延回路３は、クロック信号ＣＬＫを所定時間だけ遅延させたクロック信号ＣＬＫＤをトランジスタＰ２，Ｑ３のゲートに与える。遅延回路３は、たとえば、直列接続された偶数段のインバータを含む。
【００１８】
エッジ駆動回路２のトランジスタＰ２，Ｐ３，Ｑ２，Ｑ３のサイズ（すなわち電流駆動能力）は、インバータ１のトランジスタＰ１，Ｑ１のサイズよりも十分に大きな値に設定されている。
【００１９】
図２（ａ）〜（ｃ）は、図１に示したクロックドライバの動作を示すタイムチャートである。特に、図２（ａ）はクロックドライバに入力されるクロック信号ＣＬＫＢの波形を示し、図２（ｂ）はクロックドライバから出力されるクロック信号ＣＬＫの波形を示し、図２（ｃ）は遅延回路３の出力クロック信号ＣＬＫＤの波形を示している。
【００２０】
図２（ａ）〜（ｃ）において、時刻ｔ０ではクロック信号ＣＬＫＢは「Ｌ」レベルにされている。このとき、トランジスタＰ１，Ｐ３，Ｑ３がオンするとともに、トランジスタＱ１，Ｑ２，Ｐ２がオフし、クロック信号ＣＬＫ，ＣＬＫＤはともに「Ｈ」レベルになっている。
【００２１】
時刻ｔ１において、クロック信号ＣＬＫＢが「Ｌ」レベルから「Ｈ」レベルに向けて上昇を開始する。時刻ｔ２において、クロック信号ＣＬＫＢがトランジスタＱ１，Ｑ２のしきい値電圧ＶＴＨＮを超えると、トランジスタＱ１，Ｑ２がオンするとともに、トランジスタＰ１，Ｐ３がオフする。これにより、出力ノードＮ２からトランジスタＱ１の経路とトランジスタＱ２，Ｑ３の経路とを介して接地電圧ＶＳＳのラインに電流が流出し、クロック信号ＣＬＫが急激に「Ｌ」レベルに立ち下げられる。
【００２２】
クロック信号ＣＬＫが「Ｌ」レベルに立ち下げられると、遅延回路３の遅延時間経過後の時刻ｔ３において、遅延回路３の出力クロック信号ＣＬＫＤが「Ｌ」レベルに立ち下げられる。これにより、トランジスタＱ３がオフしてエッジ駆動回路２による出力ノードＮ２からの電荷の引き抜きが停止されるとともに、トランジスタＰ２がオンして次の電荷供給の準備が完了する。
【００２３】
次いで時刻ｔ４において、クロック信号ＣＬＫＢが「Ｈ」レベルから「Ｌ」レベルに向けて下降を開始する。時刻ｔ５において、電源電圧ＶＣＣとクロック信号ＣＬＫＢの電圧との差がトランジスタＰ１，Ｐ３のしきい値電圧ＶＴＨＰの絶対値を超えると、トランジスタＰ１，Ｐ３がオンするとともに、トランジスタＱ１，Ｑ２がオフする。これにより、電源電圧ＶＣＣのラインからトランジスタＰ１の経路とトランジスタＰ２，Ｐ３の経路とを介して出力ノードＮ２に電流が供給され、クロック信号ＣＬＫが急激に「Ｈ」レベルに立ち上げられる。
【００２４】
クロック信号ＣＬＫが「Ｈ」レベルに立ち上げられると、遅延回路３の遅延時間経過後の時刻ｔ６において、遅延回路３の出力クロック信号ＣＬＫＤが「Ｈ」レベルに立ち上げられる。これにより、トランジスタＰ２がオフしてエッジ駆動回路２による出力ノードＮ２への電荷の供給が停止するとともに、トランジスタＱ３がオンして次の電荷引き抜きの準備が完了する。
【００２５】
図３は、クロック信号ＣＬＫの波形を示すタイムチャートである。時刻ｔ０〜ｔ１では、入力クロック信号ＣＬＫＢが「Ｌ」レベルにされており、インバータ１によってクロック信号ＣＬＫが「Ｈ」レベルに維持されている。
【００２６】
時刻ｔ１〜ｔ２において、入力クロック信号ＣＬＫＢが「Ｌ」レベルから「Ｈ」レベルに転じると、インバータ１のトランジスタＱ１に加えて、エッジ駆動回路２のトランジスタＱ２，Ｑ３もオンし、クロック信号ＣＬＫが「Ｌ」レベルに急峻に立ち下げられる。クロック信号ＣＬＫが「Ｌ」レベルに立ち下げられると、遅延回路３の遅延時間の経過後に、トランジスタＱ３がオフされるとともに、トランジスタＰ２がオンする。時刻ｔ２〜ｔ３では、入力クロック信号ＣＬＫＢが「Ｈ」レベルにされており、インバータ１によってクロック信号ＣＬＫが「Ｌ」レベルに維持される。
【００２７】
時刻ｔ３〜ｔ４において、入力クロック信号ＣＬＫＢが「Ｈ」レベルから「Ｌ」レベルに転じると、インバータ１のトランジスタＰ１に加えて、エッジ駆動回路２のトランジスタＰ２，Ｐ３もオンし、クロック信号ＣＬＫが「Ｈ」レベルに急峻に立ち上げられる。クロック信号ＣＬＫが「Ｈ」レベルに立ち上げられると、遅延回路３の遅延時間の経過後に、トランジスタＰ２がオフされるとともに、トランジスタＱ３がオンする。時刻ｔ４〜ｔ５では、入力クロック信号ＣＬＫＢが「Ｌ」レベルにされており、インバータ１によってクロック信号ＣＬＫが「Ｈ」レベルに維持される。
【００２８】
この実施の形態１では、簡単な構成で、出力クロック信号ＣＬＫの立ち上がり時間および立ち下がり時間を短くすることができ、後段の回路の貫通電流を低減することができる。
【００２９】
また、エッジ駆動回路２では貫通電流が発生しないので、大きな負荷を駆動する場合でもクロックドライバにおける無駄な消費電流の増大を抑制することができる。なお、大きな負荷を駆動するためにインバータ１のトランジスタＰ１，Ｑ１を大きくすると、インバータ１における貫通電流が大きくなり、無駄な消費電流が増大する。
【００３０】
図４は、実施の形態１の変更例を示す回路ブロック図であって、図１と対比される図である。図４において、この変更例では、エッジ駆動回路２にバッファ４が追加される。バッファ４は、クロック信号ＣＬＫＢをトランジスタＰ３，Ｑ２のゲートに伝達させる。図１のクロックドライバでは、大きな負荷を駆動するためにトランジスタＰ２，Ｐ３，Ｑ２，Ｑ３のサイズを大きくすると、それらのゲート容量値が大きくなり、クロック信号ＣＬＫＢのスルーレートが悪くなり、インバータ１における貫通電流が増大する恐れがある。それに対して、図４のクロックドライバではバッファ４を設けたので、クロック信号ＣＬＫＢのスルーレートが悪くなるのを防止することができ、インバータ１における貫通電流の増大を防止することができる。
【００３１】
［実施の形態２］
図５は、この発明の実施の形態２による半導体装置の要部を示す回路ブロック図である。図５において、この半導体装置は、出力バッファ１０、出力端子ＤＯ、エッジ駆動回路１２、低電圧センサ１５、温度センサ１６、およびゲート回路（ＯＲゲート）１７を備える。
【００３２】
出力バッファ１０は、内部データ信号ＤＯＢの反転信号ＤＯを出力端子ＴＯに出力する。低電圧センサ１５は、電源電圧ＶＣＣが所定電圧よりも高い場合は信号φ１５を非活性化レベルの「Ｌ」レベルにし、電源電圧ＶＣＣが所定電圧よりも低い場合は信号φ１５を活性化レベルの「Ｈ」レベルにする。電源電圧ＶＣＣが所定電圧よりも低下した場合は、出力バッファ１０の駆動能力が低下する。
【００３３】
温度センサ１６は、半導体装置の温度が所定温度よりも低い場合は信号φ１６を非活性化レベルの「Ｌ」レベルにし、半導体装置の温度が所定温度よりも高い場合は信号φ１６を活性化レベルの「Ｈ」レベルにする。半導体装置の温度が所定温度よりも上昇した場合は、出力バッファ１０の駆動能力が低下する。
【００３４】
ゲート回路１７は、センサ１５，１６の出力信号φ１５，φ１６の論理和信号φ１７を出力する。エッジ駆動回路１２は、信号φ１７が「Ｈ」レベルである場合に活性化され、データ信号ＤＯの立ち上がり時に、出力端子ＴＯに電流を供給してデータ信号ＤＯの立ち上がり時間を短くする。また、エッジ駆動回路１２は、信号φ１７が「Ｈ」レベルである場合に活性化され、データ信号ＤＯの立ち下がり時に、出力端子ＴＯから電流を引き抜いてデータ信号ＤＯの立ち下がり時間を短くする。
【００３５】
すなわち、出力バッファ１０は、電源電圧ＶＣＣのラインと出力端子ＴＯとの間に接続されたＰチャネルＭＯＳトランジスタＰ１と、出力端子ＴＯと接地電圧ＶＳＳのラインとの間に接続されたＮチャネルＭＯＳトランジスタＱ１と、出力制御回路１１とを含む。出力制御回路１１は、内部データ信号ＤＯＢに従って制御信号Ｄ１，Ｄ２を生成する。制御信号Ｄ１，Ｄ２は、それぞれトランジスタＰ１，Ｑ１のゲートに与えられる。
【００３６】
出力制御回路１１は、内部データ信号ＤＯＢが「Ｌ」レベルである場合は制御信号Ｄ１，Ｄ２を「Ｌ」レベルにする。これにより、トランジスタＰ１がオンするとともにトランジスタＱ１がオフし、データ信号ＤＯが「Ｈ」レベルにされる。
【００３７】
また、出力制御回路１１は、内部データ信号ＤＯＢが「Ｈ」レベルである場合は制御信号Ｄ１，Ｄ２を「Ｈ」レベルにする。これにより、トランジスタＰ１がオフするとともにトランジスタＱ１がオンし、データ信号ＤＯが「Ｌ」レベルにされる。
【００３８】
また、出力制御回路１１は、制御信号Ｄ１，Ｄ２を「Ｌ」レベルから「Ｈ」レベルに切換えるときは、制御信号Ｄ１を「Ｈ」レベルにした後に制御信号Ｄ２を「Ｈ」レベルにする。これにより、トランジスタＰ１がオフした後にトランジスタＱ１がオンすることとなり、トランジスタＰ１，Ｑ１が同時にオンして貫通電流が流れることが防止される。
【００３９】
また、出力制御回路１１は、制御信号Ｄ１，Ｄ２を「Ｈ」レベルから「Ｌ」レベルに切換えるときは、制御信号Ｄ２を「Ｌ」レベルにした後に制御信号Ｄ１を「Ｌ」レベルにする。これにより、トランジスタＱ１がオフした後にトランジスタＰ１がオンすることとなり、トランジスタＰ１，Ｑ１が同時にオンして貫通電流が流れることが防止される。
【００４０】
エッジ駆動回路１２は、電源電圧ＶＣＣのラインと出力端子ＴＯとの間に接続されたＰチャネルＭＯＳトランジスタＰ２，Ｐ３と、出力端子ＴＯと接地電圧ＶＳＳのラインとの間に接続されたＮチャネルＭＯＳトランジスタＱ２，Ｑ３と、遅延回路３と、ゲート回路１３，１４を含む。トランジスタＰ３，Ｑ２のゲートは、それぞれ制御信号Ｄ１，Ｄ２を受ける。遅延回路３は、データ信号ＤＯを所定時間だけ遅延させた信号ＤＯＤを生成する。
【００４１】
ゲート回路１３は、信号φ１７，ＤＯＤを受け、信号φ１７が「Ｌ」レベルである場合は「Ｈ」レベルの信号を出力してトランジスタＰ２をオフ状態に固定し、信号φ１７が「Ｈ」レベルである場合は遅延回路３の出力信号ＤＯＤを通過させてトランジスタＰ２のゲートに与える。
【００４２】
ゲート回路（ＡＮＤゲート）１４は、信号φ１７，ＤＯＤを受け、信号φ１７が「Ｌ」レベルである場合は「Ｌ」レベルの信号を出力してトランジスタＱ３をオフ状態に固定し、信号φ１７が「Ｈ」レベルである場合は遅延回路３の出力信号ＤＯＤを通過させてトランジスタＱ３のゲートに与える。
【００４３】
したがって、信号φ１７が「Ｌ」レベルである場合は、エッジ駆動回路１２は非活性状態に固定される。また、信号φ１７が「Ｈ」レベルである場合は、エッジ駆動回路１２は図１のエッジ駆動回路２と同様の構成になる。
【００４４】
図６（ａ）〜（ｆ）は、図５に示した半導体装置の動作を示すタイムチャートである。特に、図６（ａ）は内部データ信号ＤＯＢの波形を示し、図６（ｂ）（ｃ）はそれぞれ制御信号Ｄ１，Ｄ２の波形を示し、図６（ｄ）は信号φ１７が「Ｌ」レベルである場合のデータ信号ＤＯの波形を示している。また、図６（ｅ）は信号φ１７が「Ｈ」レベルであってエッジ駆動回路１２が無い場合（すなわち従来の場合）におけるデータ信号ＤＯの波形を示し、図６（ｆ）は本実施の形態２におけるデータ信号ＤＯの波形を示している。
【００４５】
図６（ａ）〜（ｆ）において、初期状態では内部データ信号ＤＯＢは「Ｌ」レベルであるものとする。この場合、出力制御回路１１によって制御信号Ｄ１，Ｄ２がともに「Ｌ」レベルにされ、トランジスタＰ１がオンするとともにトランジスタＱ１がオフし、データ信号ＤＯは「Ｈ」レベルにされている。
【００４６】
信号φ１７が「Ｌ」レベルである場合は、エッジ駆動回路１２は非活性化されている。ある時刻に内部データ信号ＤＯＢが「Ｌ」レベルから「Ｈ」レベルに立ち上げれると、制御信号Ｄ１，Ｄ２が順次「Ｈ」レベルに立ち上げられる。これにより、トランジスタＰ１がオフした後にトランジスタＱ１がオンし、図６（ｄ）に示すように、データ信号ＤＯが急速に「Ｌ」レベルに立ち下げられる。
【００４７】
電源電圧ＶＣＣが所定電圧よりも低下した場合と、半導体装置の温度が所定温度よりも上昇した場合は、トランジスタＰ１，Ｑ１の駆動能力が低下する。したがって、エッジ駆動回路１２が無い従来は、図６（ｅ）に示すように、データ信号ＤＯの立ち下がり時間が長くなる。
【００４８】
これに対して本実施の形態２では、電源電圧ＶＣＣが所定電圧よりも低下した場合と、半導体装置の温度が所定温度よりも上昇した場合は、信号φ１７が「Ｈ」レベルになり、エッジ駆動回路１２が活性化される。
【００４９】
初期状態では、出力制御回路１１によって制御信号Ｄ１，Ｄ２がともに「Ｌ」レベルにされ、トランジスタＰ１，Ｐ３，Ｑ３がオンするとともにトランジスタＱ１，Ｑ２，Ｐ２がオフし、データ信号ＤＯは「Ｈ」レベルにされている。
【００５０】
ある時刻に内部データ信号ＤＯＢが「Ｌ」レベルから「Ｈ」レベルに立ち上げれると、制御信号Ｄ１，Ｄ２が順次「Ｈ」レベルに立ち上げられる。これにより、トランジスタＰ１，Ｐ３がオフした後にトランジスタＱ１，Ｑ２がオンし、図６（ｆ）に示すように、データ信号ＤＯが急速に「Ｌ」レベルに立ち下げられる。
【００５１】
なお、初期状態で内部データ信号ＤＯＢが「Ｈ」レベルにされている場合は、出力制御回路１１によって制御信号Ｄ１，Ｄ２がともに「Ｈ」レベルにされ、トランジスタＰ１，Ｐ３，Ｑ３がオフするとともにトランジスタＱ１，Ｑ２，Ｐ２がオンし、データ信号ＤＯは「Ｌ」レベルにされている。
【００５２】
ある時刻に内部データ信号ＤＯＢが「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、制御信号Ｄ２，Ｄ１が順次「Ｌ」レベルに立ち下げられる。これにより、トランジスタＱ１，Ｑ２がオフした後にトランジスタＰ１，Ｐ３がオンし、データ信号ＤＯが急速に「Ｈ」レベルに立ち上げられる。
【００５３】
この実施の形態２では、簡単な構成で、出力データ信号ＤＯの立ち上がり時間および立ち下がり時間を短くすることができ、データ信号ＤＯを受信する回路の貫通電流を低減することができる。
【００５４】
また、エッジ駆動回路１２では貫通電流が発生しないので、大きな負荷を駆動する場合でも半導体装置における無駄な消費電流を抑制することができる。
【００５５】
［実施の形態３］
図７は、この発明の実施の形態３による半導体装置の出力バッファを示す回路ブロック図である。図７において、この出力バッファは、インバータ１、エッジ駆動回路２Ａ，２Ｂ，２Ｃ、および出力端子ＴＯを備える。インバータ１は、内部データ信号ＤＯＢの反転信号ＤＯを生成して出力端子ＴＯに出力する。インバータ１の構成は、図１で示した通りである。
【００５６】
エッジ駆動回路２Ａ，２Ｂ，２Ｃの各々は、内部データ信号ＤＯＢの立ち上がり時に、出力端子ＴＯから電流を引き抜いてデータ信号ＤＯの立ち下がり時間を短くする。また、エッジ駆動回路２Ａ，２Ｂ，２Ｃの各々は、内部データ信号ＤＯＢの立ち下がり時に、出力端子ＴＯに電流を供給してデータ信号ＤＯの立ち上がり時間を短くする。エッジ駆動回路２Ａの構成は、図４で示したエッジ駆動回路２と同じである。エッジ駆動回路２Ｂ，２Ｃの各々の構成は、図１で示したエッジ駆動回路２と同じである。内部データ信号ＤＯＢは、バッファ４を介してエッジ駆動回路２Ａ，２Ｂ，２ＣのトランジスタＰ３，Ｑ２のゲートに与えられる。
【００５７】
また、エッジ駆動回路２Ａ，２Ｂ，２Ｃは、それぞれ遅延回路３Ａ，３Ｂ，３Ｃを含む。遅延回路３Ａ，３Ｂ，３Ｃの遅延時間をそれぞれＴａ，Ｔｂ，Ｔｃとすると、Ｔａ＜Ｔｂ＜Ｔｃとなっている。
【００５８】
次に、この出力バッファの動作について説明する。初期状態では、内部データ信号ＤＯＢは「Ｌ」レベルにされているものとする。これにより、エッジ駆動回路２Ａ，２Ｂ，２Ｃの各々において、トランジスタＰ３がオンするとともにトランジスタＱ２がオフする。また、データ信号ＤＯが「Ｈ」レベルになり、遅延回路３Ａ，３Ｂ，３Ｃの出力信号ＤＯＤａ，ＤＯＤｂ，ＤＯＤｃはともに「Ｈ」レベルになり、エッジ駆動回路２Ａ，２Ｂ，２Ｃの各々において、トランジスタＰ２がオフするとともにトランジスタＱ３がオンする。
【００５９】
次に、内部データ信号ＤＯＢが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、データ信号ＤＯが「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。また、エッジ駆動回路２Ａ，２Ｂ，２Ｃの各々において、トランジスタＰ３がオフするとともにトランジスタＱ２がオンする。これにより、出力端子ＴＯからエッジ駆動回路２Ａ，２Ｂ，２ＣのトランジスタＱ２，Ｑ３を介して接地電圧ＶＳＳのラインに電流が流出し、データ信号ＤＯの立ち下がり速度が速められる。
【００６０】
また、遅延時間Ｔａ，Ｔｂ，Ｔｃの経過後にそれぞれ遅延回路３Ａ，３Ｂ，３Ｃの出力信号ＤＯＤａ，ＤＯＤｂ，ＤＯＤｃが順次「Ｌ」レベルに立ち下げられ、エッジ駆動回路２Ａ，２Ｂ，２ＣのトランジスタＱ３が順次オフされるとともにトランジスタＰ２が順次オンする。したがって、出力端子ＴＯから接地電圧ＶＳＳのラインに電流を引き抜く駆動能力は、遅延時間Ｔａ，Ｔｂ，Ｔｃの経過に伴って順次減少するので、データ信号ＤＯのアンダーシュートが抑制される。
【００６１】
所定時間経過後に、内部データ信号ＤＯＢが「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、データ信号ＤＯが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。また、エッジ駆動回路２Ａ，２Ｂ，２Ｃの各々において、トランジスタＱ２がオフするとともにトランジスタＰ３がオンする。これにより、電源電圧ＶＣＣのラインからエッジ駆動回路２Ａ，２Ｂ，２ＣのトランジスタＰ２，Ｐ３を介して出力端子ＴＯに電流が流入し、データ信号ＤＯの立ち上がり速度が速められる。
【００６２】
また、遅延時間Ｔａ，Ｔｂ，Ｔｃの経過後にそれぞれ遅延回路３Ａ，３Ｂ，３Ｃの出力信号ＤＯＤａ，ＤＯＤｂ，ＤＯＤｃが順次「Ｈ」レベルに立ち上げられ、エッジ駆動回路２Ａ，２Ｂ，２ＣのトランジスタＰ２が順次オフされるとともにトランジスタＱ３が順次オンする。したがって、電源電圧ＶＣＣのラインから出力端子ＴＯに電流を供給する駆動能力は、遅延時間Ｔａ，Ｔｂ，Ｔｃの経過に伴って順次減少するので、データ信号ＤＯのオーバーシュートが抑制される。
【００６３】
この実施の形態３では、簡単な構成で、データ信号ＤＯの立ち上がり時間および立ち下がり時間を短縮するとともに、データ信号ＤＯのオーバーシュートおよびアンダーシュートを抑制することができる。また、エッジ駆動回路２Ａ，２Ｂ，２Ｃでは貫通電流が発生しないので、大きな負荷を駆動する場合でも半導体装置における無駄な消費電流を抑制することができる。
【００６４】
［実施の形態４］
図８は、この発明の実施の形態４による半導体装置の出力バッファを示す回路ブロック図である。図８において、この出力バッファは、インバータ１、エッジ駆動回路２０、ゲート回路２３〜２５、および出力端子ＴＯを備える。
【００６５】
この出力バッファは、出力モード、プルアップモード、プルダウンモードを有する。出力モードは、内部データ信号ＤＯＢの反転信号ＤＯを出力端子ＴＯに出力するモードである。プルアップモードは、インバータ１のトランジスタＰ１（図１参照）をオンさせるとともにトランジスタＱ１（図１参照）をオフさせてトランジスタＰ１をプルアップ抵抗素子として使用するモードである。インバータ１のトランジスタＰ１のオン抵抗値は大きいので、オンさせたトランジスタＰ１をプルアップ抵抗素子として使用することが可能である。
【００６６】
プルダウンモードは、インバータ１のトランジスタＱ１をオンさせるとともにトランジスタＰ１をオフさせてトランジスタＱ１をプルダウン抵抗素子として使用するモードである。インバータ１のトランジスタＱ１のオン抵抗値は大きいので、オンさせたトランジスタＱ１をプルダウン抵抗素子として使用することが可能である。
【００６７】
また、この出力バッファには、内部データ信号ＤＯＢの他に、信号ＥＮ，Ｄ／Ｕが入力される。信号ＥＮが「Ｌ」レベルにされた場合は、信号Ｄ／Ｕに関係なく、出力モードが設定される。信号ＥＮが「Ｈ」レベルにされて信号Ｄ／Ｕが「Ｌ」レベルにされると、プルアップモードが設定される。信号ＥＮが「Ｈ」レベルにされて信号Ｄ／Ｕが「Ｈ」レベルにされると、プルダウンモードが設定される。
【００６８】
ゲート回路（ＡＮＤゲート）２３は、信号Ｄ／Ｕ，ＥＮを受け、信号Ｄ／Ｕ，ＥＮの論理積信号を出力する。ゲート回路２４は、信号ＥＮ，ＤＯＢを受け、信号ＥＮの反転信号と内部データ信号ＤＯＢとの論理積信号を出力する。ゲート回路（ＯＲゲート）２５は、ゲート回路２３，２４の出力信号の論理和信号を出力する。インバータ１は、ゲート回路２５の出力信号の反転信号ＤＯを出力端子ＴＯに出力する。
【００６９】
エッジ駆動回路２０は、図４のエッジ駆動回路２にゲート回路２１，２２を追加したものである。ゲート回路２１（ＯＲゲート）は、信号ＥＮと遅延回路３の出力信号ＤＯＤとを受け、それらの論理和信号をトランジスタＰ２のゲートに与える。ゲート回路２１は、信号ＥＮが「Ｌ」レベルである場合は、遅延回路３の出力信号ＤＯＤをトランジスタＰ２のゲートに通過させる。信号ＥＮが「Ｈ」レベルである場合は、ゲート回路２１の出力信号が「Ｈ」レベルになってトランジスタＰ２がオフする。
【００７０】
ゲート回路２２は、信号ＥＮと遅延回路３の出力信号ＤＯＤとを受け、信号ＥＮの反転信号と遅延回路３の出力信号ＤＯＤとの論理積信号をトランジスタＱ３のゲートに与える。ゲート回路２２は、信号ＥＮが「Ｌ」レベルである場合は、遅延回路３の出力信号ＤＯＤをトランジスタＱ３のゲートに通過させる。信号ＥＮが「Ｈ」レベルである場合は、ゲート回路２２の出力信号が「Ｌ」レベルになってトランジスタＱ３がオフする。
【００７１】
次に、この出力バッファの動作について説明する。出力モード時は、信号ＥＮが「Ｌ」レベルにされる。これにより、内部データ信号ＤＯＢがゲート回路２４，２５を通過してインバータ１に与えられる。また、遅延回路３の出力信号ＤＯＤがゲート回路２１，２２を通過してトランジスタＰ２，Ｑ３のゲートに与えられる。
【００７２】
この場合、出力バッファは、図４のクロックドライバと同じ構成になる。インバータ１は、内部データ信号ＤＯＢの反転信号ＤＯを生成して出力端子ＴＯに出力する。エッジ駆動回路２は、内部データ信号ＤＯＢの立ち上がり時に、出力端子ＴＯから電流を引き抜いてデータ信号ＤＯの立ち下がり時間を短くする。また、エッジ駆動回路２０は、内部データ信号ＤＯＢの立ち下がり時に、出力端子ＴＯに電流を供給してデータ信号ＤＯの立ち上がり時間を短くする。
【００７３】
また、プルアップモード時は、信号ＥＮ，Ｄ／Ｕがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされる。これにより、ゲート回路２５の出力信号が「Ｌ」レベルになり、インバータ１のトランジスタＰ１がオンするとともにトランジスタＱ１がオフし、トランジスタＰ１がプルアップ抵抗素子として使用される。また、ゲート回路２１，２２の出力信号がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、トランジスタＰ２，Ｑ３がオフしてエッジ駆動回路２０が非活性化される。
【００７４】
また、プルダウンモード時は、信号ＥＮ，Ｄ／Ｕがともに「Ｈ」レベルにされる。これにより、ゲート回路２５の出力信号が「Ｈ」レベルになり、インバータ１のトランジスタＱ１がオンするとともにトランジスタＰ１がオフし、トランジスタＱ１がプルダウン抵抗素子として使用される。また、ゲート回路２１，２２の出力信号がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、トランジスタＰ２，Ｑ３がオフしてエッジ駆動回路２０が非活性化される。
【００７５】
この実施の形態４では、簡単な構成で、データ信号ＤＯの立ち上がり時間および立ち下がり時間を短縮することができる。また、エッジ駆動回路２０では貫通電流が発生しないので、大きな負荷を駆動する場合でも半導体装置における無駄な消費電流を抑制することができる。また、インバータ１のトランジスタＰ１をプルアップ抵抗素子として使用し、トランジスタＱ１をプルダウン抵抗素子として使用することができる。
【００７６】
［実施の形態５］
図９は、この発明の実施の形態５による半導体装置の出力バッファを示す回路ブロック図である。図９において、この出力バッファは、インバータ３０、エッジ駆動回路３１、および出力端子ＴＯを備える。
【００７７】
この出力バッファは、出力モードとオープンドレインモードを有する。出力モードは、内部データ信号ＤＯＢの反転信号ＤＯを出力端子ＴＯに出力するモードである。オープンドレインモードは、内部データ信号ＤＯＢが「Ｈ」レベルである場合は出力端子ＴＯを「Ｌ」レベルにし、内部データ信号ＤＯＢが「Ｌ」レベルである場合は出力端子ＴＯをハイ・インピーダンス状態にするモードである。
【００７８】
オープンドレインモードは、たとえば出力端子ＴＯがプルアップ抵抗素子を介して電源電圧ＶＣＣのラインに接続されている場合に設定される。出力バッファによって出力端子ＴＯがハイ・インピーダンス状態にされると、出力端子ＴＯは電源電圧ＶＣＣ（「Ｈ」レベル）に充電される。
【００７９】
また、この出力バッファには、内部データ信号ＤＯＢの他に、信号ＯＤが入力される。信号ＯＤが「Ｌ」レベルにされた場合は、出力モードが設定される。信号ＯＤが「Ｈ」レベルにされると、オープンドレインモードが設定される。
【００８０】
インバータ３０は、図４のインバータ１にＰチャネルＭＯＳトランジスタＰ４を追加したものである。ＰチャネルＭＯＳトランジスタＰ４，Ｐ１は、電源電圧ＶＣＣのラインと出力端子ＴＯとの間に直列接続される。ＮチャネルＭＯＳトランジスタＱ１は、出力端子ＴＯと接地電圧ＶＳＳのラインとの間に接続される。トランジスタＰ４のゲートは、信号ＯＤを受ける。トランジスタＰ１，Ｑ１のゲートは、内部データ信号ＤＯＢを受ける。
【００８１】
信号ＯＤが「Ｈ」レベルである場合は、トランジスタＰ４がオフされる。内部データ信号ＤＯＢが「Ｌ」レベルである場合は、トランジスタＱ１がオフして出力端子ＴＯはハイ・インピーダンス状態にされる。内部データ信号ＤＯＢが「Ｈ」レベルである場合は、トランジスタＱ１がオンしてデータ信号ＤＯが「Ｌ」レベルにされる。
【００８２】
信号ＯＤが「Ｌ」レベルである場合は、トランジスタＰ４がオンする。この場合は、インバータ３０は、内部データ信号ＤＯＢの反転信号をデータ信号ＤＯとして出力端子ＴＯに出力する。
【００８３】
エッジ駆動回路３１は、図４のエッジ駆動回路２にゲート回路（ＯＲゲート）３２，３３を追加したものである。ゲート回路３２は、信号ＯＤと遅延回路３の出力信号ＤＯＤとを受け、それらの論理和信号をトランジスタＰ２のゲートに与える。ゲート回路３３は、信号ＯＤと遅延回路３の出力信号ＤＯＤとを受け、それらの論理和信号をトランジスタＱ３のゲートに与える。
【００８４】
ゲート回路３２，３３は、信号ＯＤが「Ｌ」レベルである場合は、遅延回路３の出力信号ＤＯＤをトランジスタＰ２，Ｑ３のゲートに通過させる。信号ＯＤが「Ｈ」レベルである場合は、ゲート回路３２，３３の出力信号が「Ｈ」レベルになり、トランジスタＰ２がオフするとともにトランジスタＱ３がオンする。
【００８５】
次に、この出力バッファの動作について説明する。出力モード時は、信号ＯＤが「Ｌ」レベルにされる。これにより、インバータ３０が活性化される。また、遅延回路３の出力信号ＤＯＤがゲート回路３２，３３を通過してトランジスタＰ２，Ｑ３のゲートに与えられる。
【００８６】
この場合、出力バッファは、図４のクロックドライバと同じ構成になる。インバータ３０は、内部データ信号ＤＯＢの反転信号ＤＯを生成して出力端子ＴＯに出力する。エッジ駆動回路２は、内部データ信号ＤＯＢの立ち上がり時に、出力端子ＴＯから電流を引き抜いてデータ信号ＤＯの立ち下がり時間を短くする。また、エッジ駆動回路３１は、内部データ信号ＤＯＢの立ち下がり時に、出力端子ＴＯに電流を供給してデータ信号ＤＯの立ち上がり時間を短くする。
【００８７】
また、オープンドレインモード時は、信号ＯＤが「Ｈ」レベルにされる。これにより、ゲート回路３２，３３を出力信号が「Ｈ」レベルになり、トランジスタＰ２がオフするとともにトランジスタＱ３がオンする。
【００８８】
内部データ信号ＤＯＢが「Ｈ」レベルである場合は、トランジスタＱ１〜Ｑ３がオンし、出力端子ＴＯがトランジスタＱ１の経路とトランジスタＱ２，Ｑ３の経路とを介して接地電圧ＶＳＳのラインに接続され、データ信号ＤＯが「Ｌ」レベルにされる。内部データ信号ＤＯＢが「Ｌ」レベルである場合は、トランジスタＱ１〜Ｑ３がオフし、出力端子ＴＯがハイ・インピーダンス状態にされる。出力端子ＴＯがプルアップ抵抗素子を介して電源電圧ＶＣＣのラインに接続されている場合は、出力端子ＴＯは「Ｈ」レベルにされる。
【００８９】
この実施の形態５では、データ信号ＤＯの立ち上がり時間および立ち下がり時間を短縮することができる。また、エッジ駆動回路３１では貫通電流が発生しないので、大きな負荷を駆動する場合でも半導体装置における無駄な消費電流を抑制することができる。また、内部データ信号ＤＯＢが「Ｈ」レベルである場合はデータ信号ＤＯを「Ｌ」レベルにし、内部データ信号ＤＯＢが「Ｌ」レベルである場合は出力端子ＴＯをハイ・インピーダンス状態にするオープンドレインモードを実現できる。
【００９０】
［実施の形態６］
図１０は、この発明の実施の形態６による半導体装置の出力バッファを示す回路ブロック図である。図１０において、この出力バッファは、インバータ１、エッジ駆動回路４１，４２、および出力端子ＴＯを備える。インバータ１は、内部データ信号ＤＯＢの反転信号であるデータ信号ＤＯを出力端子ＴＯに出力する。インバータ１の構成は、図１で示した通りである。
【００９１】
エッジ駆動回路４１は、図８で示したエッジ駆動回路２０と同じ構成である。ゲート回路２１は、信号ＥＮ１，ＤＯＤの論理和信号をトランジスタＰ２のゲートに与える。ゲート回路２２は、信号ＥＮ１の反転信号と信号ＤＯＤの論理積信号をトランジスタＱ３のゲートに与える。
【００９２】
信号ＥＮ１が「Ｈ」レベルである場合は、ゲート回路２１，２２の出力信号がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、トランジスタＰ２，Ｑ３がオフしてエッジ駆動回路４１が非活性化される。
【００９３】
信号ＥＮ１が「Ｌ」レベルである場合は、信号ＤＯＤがゲート回路２１，２２を通過してトランジスタＰ２，Ｑ３のゲートに与えられ、エッジ駆動回路４１が活性化される。この場合、エッジ駆動回路４１は、内部データ信号ＤＯＢの立ち上がり時に、出力端子ＴＯから電流を引き抜いてデータ信号ＤＯの立ち下がり時間を短くする。また、エッジ駆動回路４１は、内部データ信号ＤＯＢの立ち下がり時に、出力端子ＴＯに電流を供給してデータ信号ＤＯの立ち上がり時間を短くする。
【００９４】
エッジ駆動回路４２は、図８で示したエッジ駆動回路２０からバッファ４を除去したものである。エッジ駆動回路４２のトランジスタＰ３，Ｑ２のゲートは、エッジ駆動回路４１のバッファ４の出力信号を受ける。ゲート回路２１は、信号ＥＮ２，ＤＯＤの論理和信号をトランジスタＰ２のゲートに与える。ゲート回路２２は、信号ＥＮ２の反転信号と信号ＤＯＤの論理積信号をトランジスタＱ３のゲートに与える。
【００９５】
信号ＥＮ２が「Ｈ」レベルである場合は、ゲート回路２１，２２の出力信号がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、トランジスタＰ２，Ｑ３がオフしてエッジ駆動回路４２が非活性化される。
【００９６】
信号ＥＮ２が「Ｌ」レベルである場合は、信号ＤＯＤがゲート回路２１，２２を通過してトランジスタＰ２，Ｑ３のゲートに与えられ、エッジ駆動回路４２が活性化される。この場合、エッジ駆動回路４２は、内部データ信号ＤＯＢの立ち上がり時に、出力端子ＴＯから電流を引き抜いてデータ信号ＤＯの立ち下がり時間を短くする。また、エッジ駆動回路４２は、内部データ信号ＤＯＢの立ち下がり時に、出力端子ＴＯに電流を供給してデータ信号ＤＯの立ち上がり時間を短くする。
【００９７】
たとえば、エッジ駆動回路４１の電流駆動能力をＤとし、エッジ駆動回路４２の電流駆動能力をエッジ駆動回路４１の電流駆動能力Ｄの２倍の２Ｄに設定したものとする。この場合、信号ＥＮ１，ＥＮ２をともに「Ｈ」レベルにすると、エッジ駆動回路４１，４２がともに非活性化されてエッジ駆動回路４１，４２の電流駆動能力は０となる。また、信号ＥＮ１，ＥＮ２をそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにすると、エッジ駆動回路４１が活性化されるとともにエッジ駆動回路４２が非活性化され、エッジ駆動回路４１，４２の電流駆動能力はＤとなる。
【００９８】
また、信号ＥＮ１，ＥＮ２をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにすると、エッジ駆動回路４１が非活性化されるとともにエッジ駆動回路４２が活性化され、エッジ駆動回路４１，４２の電流駆動能力は２Ｄとなる。また、信号ＥＮ１，ＥＮ２をともに「Ｌ」レベルにすると、エッジ駆動回路４１，４２がともに活性化されてエッジ駆動回路４１，４２の電流駆動能力は３Ｄとなる。したがって、エッジ駆動回路４１，４２の電流駆動能力を０，Ｄ，２Ｄ，３Ｄの４段階で切換えることができ、出力信号ＤＯのスルーレートを調整するとともに、出力信号ＤＯのオーバーシュートおよびアンダーシュートを調整することができる。
【００９９】
この実施の形態６では、データ信号ＤＯの立ち上がり時間および立ち下がり時間を短縮することができる。また、エッジ駆動回路４１，４２では貫通電流が発生しないので、大きな負荷を駆動する場合でも半導体装置における無駄な消費電流を抑制することができる。また、出力信号ＤＯのスルーレートを調整するとともに、出力信号ＤＯのオーバーシュートおよびアンダーシュートを調整することができる。
【０１００】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１０１】
１，３０ インバータ、２，２Ａ，２Ｂ，２Ｃ，１２，２０，３１，４１，４２ エッジ駆動回路、３，３Ａ，３Ｂ，３Ｃ 遅延回路、４ バッファ、１０ 出力バッファ、１１ 出力制御回路、１３，１４，１７，２１〜２５，３２，３３ ゲート回路、１５ 低電圧センサ、１６ 温度センサ、Ｐ１〜Ｐ４ ＰチャネルＭＯＳトランジスタ、Ｑ１〜Ｑ３ ＮチャネルＭＯＳトランジスタ、ＴＯ 出力端子。
【技術分野】
【０００１】
この発明は半導体装置に関し、特に、反転回路を備えた半導体装置に関する。
【背景技術】
【０００２】
従来より、半導体装置には、入力信号の反転信号を出力するインバータが設けられている。インバータは、電源電圧のラインと出力ノードとの間に接続された第１導電型の第１のトランジスタと、出力ノードと接地電圧のラインとの間に接続された第２導電型の第２のトランジスタとを含む。第１および第２のトランジスタの制御電極は、ともに入力信号を受ける。
【０００３】
また、特許文献１には、インバータと、電源電圧のラインと出力端子との間に直列接続された第１導電型の第１および第２のトランジスタと、出力端子と基準電圧のラインとの間に直列接続された第２導電型の第３および第４のトランジスタとを備えた出力バッファが開示されている。第１および第４のトランジスタのゲートは出力端子に接続され、第２および第３のトランジスタのゲートは入力端子に接続されている。この出力バッファでは、出力信号のオーバーシュートおよびアンダーシュートを減少させるとともに、自身の貫通電流を低減することができる。
【０００４】
また、特許文献２には、バッファと、電源電圧のラインと出力端子との間に接続された第１導電型の第１のトランジスタと、出力端子と基準電圧のラインとの間に接続された第２導電型の第２のトランジスタと、入力信号の立ち上がりエッジを検出して第１のトランジスタを所定時間だけオンさせる立ち上がりエッジ検出回路と、入力信号の立ち下がりエッジを検出して第２のトランジスタを所定時間だけオンさせる立ち下がりエッジ検出回路とを備えたバッファが開示されている。このバッファでは、出力信号の立ち上がり時間および立ち下がり時間を短縮化することができ、後段の回路の貫通電流を減少させることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平４−２７７９２４号公報
【特許文献２】特開平８−３２１７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来のインバータでは、電流駆動能力を大きくするために第１および第２のトランジスタのサイズを大きくすると、入力信号の論理レベルが反転する際に第１および第２のトランジスタに流れる貫通電流が大きくなり、消費電流が増大するという問題があった。
【０００７】
また、特許文献１の出力バッファでは、出力信号の立ち上がり時間および立下り時間が長くなり、後段の回路において貫通電流が増加するという問題がある。
【０００８】
また、特許文献２のバッファでは、立ち上がりエッジ検出回路と立ち下がりエッジ検出回路を設けたので、構成が複雑になるという問題がある。
【０００９】
それゆえに、この発明の主たる目的は、貫通電流が小さく、出力信号の立ち上がり時間および立下り時間が短く、構成が簡単な半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
この発明に係る半導体装置は、入力信号の変化するタイミングに合せて所定の期間供給する電流量を増加させる。
【発明の効果】
【００１１】
この発明に係る半導体装置では、インバータ構造のバッファ回路に流れる貫通電流を抑制するとともに、動作の高速化を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】この発明の実施の形態１による半導体装置のクロックドライバの構成を示す回路ブロック図である。
【図２】図１に示したクロックドライバの動作を示すタイムチャートである。
【図３】図２に示したクロック信号の波形を示すタイムチャートである。
【図４】実施の形態１の変更例を示す回路ブロック図である。
【図５】この発明の実施の形態２による半導体装置の要部を示す回路ブロック図である。
【図６】図５に示した半導体装置の動作を示すタイムチャートである。
【図７】この発明の実施の形態３による半導体装置の出力バッファを示す回路ブロック図である。
【図８】この発明の実施の形態４による半導体装置の出力バッファを示す回路ブロック図である。
【図９】この発明の実施の形態５による半導体装置の出力バッファを示す回路ブロック図である。
【図１０】この発明の実施の形態６による半導体装置の出力バッファを示す回路ブロック図である。
【発明を実施するための形態】
【００１３】
まず、この発明に係る半導体装置の概略構成およびその効果について説明する。この発明に係る半導体装置は、入力信号の反転信号を出力ノードに出力する反転回路と、反転信号の立ち上がり時間および立ち下がり時間の各々を短縮させるエッジ駆動回路とを備えたものである。エッジ駆動回路は、電源電圧のラインと出力ノードとの間に直列接続された第１導電型の第１および第２のトランジスタと、出力ノードと基準電圧のラインとの間に直列接続された第２導電型の第３および第４のトランジスタと、反転信号を予め定められた時間だけ遅延させて第１および第４のトランジスタの制御電極に与える遅延回路とを含む。入力信号が第１の論理レベルである場合は、第２および第４のトランジスタがオンするとともに、第１および第３のトランジスタがオフする。入力信号が第２の論理レベルである場合は、第１および第３のトランジスタがオンするとともに、第２および第４のトランジスタがオフする。入力信号が第１の論理レベルから第２の論理レベルに変化したときは、予め定められた時間だけ第３および第４のトランジスタがともにオンする。入力信号が第２の論理レベルから第１の論理レベルに変化したときは、予め定められた時間だけ第１および第２のトランジスタがともにオンする。
【００１４】
この発明に係る半導体装置では、入力信号の論理レベルが変化したとき、第１および第２のトランジスタまたは第３および第４のトランジスタを遅延回路の遅延時間だけオンさせる。したがって、簡単な構成で、出力信号の立ち上がり時間および立ち下がり時間を短くすることができる。また、大きな負荷を駆動する場合でも、反転回路の電流駆動能力を大きくする必要がないので、貫通電流の増大を抑制することができる。以下、本発明の半導体装置について図面を用いて詳細に説明する。
【００１５】
［実施の形態１］
本発明の実施の形態１による半導体装置のクロックドライバは、図１に示すように、インバータ１およびエッジ駆動回路２を備える。インバータ１は、入力ノードＮ１に与えられたクロック信号ＣＬＫＢの反転信号ＣＬＫを出力ノードＮ２に出力する。エッジ駆動回路２は、クロック信号ＣＬＫの立ち上がり時に、出力ノードＮ２に電流を供給してクロック信号ＣＬＫの立ち上がり時間を短くする。また、エッジ駆動回路２は、クロック信号ＣＬＫの立ち下がり時に、出力ノードＮ２から電流を引き抜いてクロック信号ＣＬＫの立ち下がり時間を短くする。
【００１６】
すなわち、インバータ１は、電源電圧ＶＣＣのラインと出力ノードＮ２との間に接続されたＰチャネルＭＯＳトランジスタＰ１と、出力ノードＮ２と接地電圧ＶＳＳのラインとの間に接続されたＮチャネルＭＯＳトランジスタＱ１とを含む。トランジスタＰ１，Ｑ１のゲートは、ともに入力ノードＮ１に接続される。入力ノードＮ１には、クロック信号ＣＬＫＢが与えられる。
【００１７】
エッジ駆動回路２は、電源電圧ＶＣＣのラインと出力ノードＮ２との間に接続されたＰチャネルＭＯＳトランジスタＰ２，Ｐ３と、出力ノードＮ２と接地電圧ＶＳＳのラインとの間に接続されたＮチャネルＭＯＳトランジスタＱ２，Ｑ３と、遅延回路３とを含む。トランジスタＰ３，Ｑ２のゲートは、入力ノードＮ１に接続されている。遅延回路３は、クロック信号ＣＬＫを所定時間だけ遅延させたクロック信号ＣＬＫＤをトランジスタＰ２，Ｑ３のゲートに与える。遅延回路３は、たとえば、直列接続された偶数段のインバータを含む。
【００１８】
エッジ駆動回路２のトランジスタＰ２，Ｐ３，Ｑ２，Ｑ３のサイズ（すなわち電流駆動能力）は、インバータ１のトランジスタＰ１，Ｑ１のサイズよりも十分に大きな値に設定されている。
【００１９】
図２（ａ）〜（ｃ）は、図１に示したクロックドライバの動作を示すタイムチャートである。特に、図２（ａ）はクロックドライバに入力されるクロック信号ＣＬＫＢの波形を示し、図２（ｂ）はクロックドライバから出力されるクロック信号ＣＬＫの波形を示し、図２（ｃ）は遅延回路３の出力クロック信号ＣＬＫＤの波形を示している。
【００２０】
図２（ａ）〜（ｃ）において、時刻ｔ０ではクロック信号ＣＬＫＢは「Ｌ」レベルにされている。このとき、トランジスタＰ１，Ｐ３，Ｑ３がオンするとともに、トランジスタＱ１，Ｑ２，Ｐ２がオフし、クロック信号ＣＬＫ，ＣＬＫＤはともに「Ｈ」レベルになっている。
【００２１】
時刻ｔ１において、クロック信号ＣＬＫＢが「Ｌ」レベルから「Ｈ」レベルに向けて上昇を開始する。時刻ｔ２において、クロック信号ＣＬＫＢがトランジスタＱ１，Ｑ２のしきい値電圧ＶＴＨＮを超えると、トランジスタＱ１，Ｑ２がオンするとともに、トランジスタＰ１，Ｐ３がオフする。これにより、出力ノードＮ２からトランジスタＱ１の経路とトランジスタＱ２，Ｑ３の経路とを介して接地電圧ＶＳＳのラインに電流が流出し、クロック信号ＣＬＫが急激に「Ｌ」レベルに立ち下げられる。
【００２２】
クロック信号ＣＬＫが「Ｌ」レベルに立ち下げられると、遅延回路３の遅延時間経過後の時刻ｔ３において、遅延回路３の出力クロック信号ＣＬＫＤが「Ｌ」レベルに立ち下げられる。これにより、トランジスタＱ３がオフしてエッジ駆動回路２による出力ノードＮ２からの電荷の引き抜きが停止されるとともに、トランジスタＰ２がオンして次の電荷供給の準備が完了する。
【００２３】
次いで時刻ｔ４において、クロック信号ＣＬＫＢが「Ｈ」レベルから「Ｌ」レベルに向けて下降を開始する。時刻ｔ５において、電源電圧ＶＣＣとクロック信号ＣＬＫＢの電圧との差がトランジスタＰ１，Ｐ３のしきい値電圧ＶＴＨＰの絶対値を超えると、トランジスタＰ１，Ｐ３がオンするとともに、トランジスタＱ１，Ｑ２がオフする。これにより、電源電圧ＶＣＣのラインからトランジスタＰ１の経路とトランジスタＰ２，Ｐ３の経路とを介して出力ノードＮ２に電流が供給され、クロック信号ＣＬＫが急激に「Ｈ」レベルに立ち上げられる。
【００２４】
クロック信号ＣＬＫが「Ｈ」レベルに立ち上げられると、遅延回路３の遅延時間経過後の時刻ｔ６において、遅延回路３の出力クロック信号ＣＬＫＤが「Ｈ」レベルに立ち上げられる。これにより、トランジスタＰ２がオフしてエッジ駆動回路２による出力ノードＮ２への電荷の供給が停止するとともに、トランジスタＱ３がオンして次の電荷引き抜きの準備が完了する。
【００２５】
図３は、クロック信号ＣＬＫの波形を示すタイムチャートである。時刻ｔ０〜ｔ１では、入力クロック信号ＣＬＫＢが「Ｌ」レベルにされており、インバータ１によってクロック信号ＣＬＫが「Ｈ」レベルに維持されている。
【００２６】
時刻ｔ１〜ｔ２において、入力クロック信号ＣＬＫＢが「Ｌ」レベルから「Ｈ」レベルに転じると、インバータ１のトランジスタＱ１に加えて、エッジ駆動回路２のトランジスタＱ２，Ｑ３もオンし、クロック信号ＣＬＫが「Ｌ」レベルに急峻に立ち下げられる。クロック信号ＣＬＫが「Ｌ」レベルに立ち下げられると、遅延回路３の遅延時間の経過後に、トランジスタＱ３がオフされるとともに、トランジスタＰ２がオンする。時刻ｔ２〜ｔ３では、入力クロック信号ＣＬＫＢが「Ｈ」レベルにされており、インバータ１によってクロック信号ＣＬＫが「Ｌ」レベルに維持される。
【００２７】
時刻ｔ３〜ｔ４において、入力クロック信号ＣＬＫＢが「Ｈ」レベルから「Ｌ」レベルに転じると、インバータ１のトランジスタＰ１に加えて、エッジ駆動回路２のトランジスタＰ２，Ｐ３もオンし、クロック信号ＣＬＫが「Ｈ」レベルに急峻に立ち上げられる。クロック信号ＣＬＫが「Ｈ」レベルに立ち上げられると、遅延回路３の遅延時間の経過後に、トランジスタＰ２がオフされるとともに、トランジスタＱ３がオンする。時刻ｔ４〜ｔ５では、入力クロック信号ＣＬＫＢが「Ｌ」レベルにされており、インバータ１によってクロック信号ＣＬＫが「Ｈ」レベルに維持される。
【００２８】
この実施の形態１では、簡単な構成で、出力クロック信号ＣＬＫの立ち上がり時間および立ち下がり時間を短くすることができ、後段の回路の貫通電流を低減することができる。
【００２９】
また、エッジ駆動回路２では貫通電流が発生しないので、大きな負荷を駆動する場合でもクロックドライバにおける無駄な消費電流の増大を抑制することができる。なお、大きな負荷を駆動するためにインバータ１のトランジスタＰ１，Ｑ１を大きくすると、インバータ１における貫通電流が大きくなり、無駄な消費電流が増大する。
【００３０】
図４は、実施の形態１の変更例を示す回路ブロック図であって、図１と対比される図である。図４において、この変更例では、エッジ駆動回路２にバッファ４が追加される。バッファ４は、クロック信号ＣＬＫＢをトランジスタＰ３，Ｑ２のゲートに伝達させる。図１のクロックドライバでは、大きな負荷を駆動するためにトランジスタＰ２，Ｐ３，Ｑ２，Ｑ３のサイズを大きくすると、それらのゲート容量値が大きくなり、クロック信号ＣＬＫＢのスルーレートが悪くなり、インバータ１における貫通電流が増大する恐れがある。それに対して、図４のクロックドライバではバッファ４を設けたので、クロック信号ＣＬＫＢのスルーレートが悪くなるのを防止することができ、インバータ１における貫通電流の増大を防止することができる。
【００３１】
［実施の形態２］
図５は、この発明の実施の形態２による半導体装置の要部を示す回路ブロック図である。図５において、この半導体装置は、出力バッファ１０、出力端子ＤＯ、エッジ駆動回路１２、低電圧センサ１５、温度センサ１６、およびゲート回路（ＯＲゲート）１７を備える。
【００３２】
出力バッファ１０は、内部データ信号ＤＯＢの反転信号ＤＯを出力端子ＴＯに出力する。低電圧センサ１５は、電源電圧ＶＣＣが所定電圧よりも高い場合は信号φ１５を非活性化レベルの「Ｌ」レベルにし、電源電圧ＶＣＣが所定電圧よりも低い場合は信号φ１５を活性化レベルの「Ｈ」レベルにする。電源電圧ＶＣＣが所定電圧よりも低下した場合は、出力バッファ１０の駆動能力が低下する。
【００３３】
温度センサ１６は、半導体装置の温度が所定温度よりも低い場合は信号φ１６を非活性化レベルの「Ｌ」レベルにし、半導体装置の温度が所定温度よりも高い場合は信号φ１６を活性化レベルの「Ｈ」レベルにする。半導体装置の温度が所定温度よりも上昇した場合は、出力バッファ１０の駆動能力が低下する。
【００３４】
ゲート回路１７は、センサ１５，１６の出力信号φ１５，φ１６の論理和信号φ１７を出力する。エッジ駆動回路１２は、信号φ１７が「Ｈ」レベルである場合に活性化され、データ信号ＤＯの立ち上がり時に、出力端子ＴＯに電流を供給してデータ信号ＤＯの立ち上がり時間を短くする。また、エッジ駆動回路１２は、信号φ１７が「Ｈ」レベルである場合に活性化され、データ信号ＤＯの立ち下がり時に、出力端子ＴＯから電流を引き抜いてデータ信号ＤＯの立ち下がり時間を短くする。
【００３５】
すなわち、出力バッファ１０は、電源電圧ＶＣＣのラインと出力端子ＴＯとの間に接続されたＰチャネルＭＯＳトランジスタＰ１と、出力端子ＴＯと接地電圧ＶＳＳのラインとの間に接続されたＮチャネルＭＯＳトランジスタＱ１と、出力制御回路１１とを含む。出力制御回路１１は、内部データ信号ＤＯＢに従って制御信号Ｄ１，Ｄ２を生成する。制御信号Ｄ１，Ｄ２は、それぞれトランジスタＰ１，Ｑ１のゲートに与えられる。
【００３６】
出力制御回路１１は、内部データ信号ＤＯＢが「Ｌ」レベルである場合は制御信号Ｄ１，Ｄ２を「Ｌ」レベルにする。これにより、トランジスタＰ１がオンするとともにトランジスタＱ１がオフし、データ信号ＤＯが「Ｈ」レベルにされる。
【００３７】
また、出力制御回路１１は、内部データ信号ＤＯＢが「Ｈ」レベルである場合は制御信号Ｄ１，Ｄ２を「Ｈ」レベルにする。これにより、トランジスタＰ１がオフするとともにトランジスタＱ１がオンし、データ信号ＤＯが「Ｌ」レベルにされる。
【００３８】
また、出力制御回路１１は、制御信号Ｄ１，Ｄ２を「Ｌ」レベルから「Ｈ」レベルに切換えるときは、制御信号Ｄ１を「Ｈ」レベルにした後に制御信号Ｄ２を「Ｈ」レベルにする。これにより、トランジスタＰ１がオフした後にトランジスタＱ１がオンすることとなり、トランジスタＰ１，Ｑ１が同時にオンして貫通電流が流れることが防止される。
【００３９】
また、出力制御回路１１は、制御信号Ｄ１，Ｄ２を「Ｈ」レベルから「Ｌ」レベルに切換えるときは、制御信号Ｄ２を「Ｌ」レベルにした後に制御信号Ｄ１を「Ｌ」レベルにする。これにより、トランジスタＱ１がオフした後にトランジスタＰ１がオンすることとなり、トランジスタＰ１，Ｑ１が同時にオンして貫通電流が流れることが防止される。
【００４０】
エッジ駆動回路１２は、電源電圧ＶＣＣのラインと出力端子ＴＯとの間に接続されたＰチャネルＭＯＳトランジスタＰ２，Ｐ３と、出力端子ＴＯと接地電圧ＶＳＳのラインとの間に接続されたＮチャネルＭＯＳトランジスタＱ２，Ｑ３と、遅延回路３と、ゲート回路１３，１４を含む。トランジスタＰ３，Ｑ２のゲートは、それぞれ制御信号Ｄ１，Ｄ２を受ける。遅延回路３は、データ信号ＤＯを所定時間だけ遅延させた信号ＤＯＤを生成する。
【００４１】
ゲート回路１３は、信号φ１７，ＤＯＤを受け、信号φ１７が「Ｌ」レベルである場合は「Ｈ」レベルの信号を出力してトランジスタＰ２をオフ状態に固定し、信号φ１７が「Ｈ」レベルである場合は遅延回路３の出力信号ＤＯＤを通過させてトランジスタＰ２のゲートに与える。
【００４２】
ゲート回路（ＡＮＤゲート）１４は、信号φ１７，ＤＯＤを受け、信号φ１７が「Ｌ」レベルである場合は「Ｌ」レベルの信号を出力してトランジスタＱ３をオフ状態に固定し、信号φ１７が「Ｈ」レベルである場合は遅延回路３の出力信号ＤＯＤを通過させてトランジスタＱ３のゲートに与える。
【００４３】
したがって、信号φ１７が「Ｌ」レベルである場合は、エッジ駆動回路１２は非活性状態に固定される。また、信号φ１７が「Ｈ」レベルである場合は、エッジ駆動回路１２は図１のエッジ駆動回路２と同様の構成になる。
【００４４】
図６（ａ）〜（ｆ）は、図５に示した半導体装置の動作を示すタイムチャートである。特に、図６（ａ）は内部データ信号ＤＯＢの波形を示し、図６（ｂ）（ｃ）はそれぞれ制御信号Ｄ１，Ｄ２の波形を示し、図６（ｄ）は信号φ１７が「Ｌ」レベルである場合のデータ信号ＤＯの波形を示している。また、図６（ｅ）は信号φ１７が「Ｈ」レベルであってエッジ駆動回路１２が無い場合（すなわち従来の場合）におけるデータ信号ＤＯの波形を示し、図６（ｆ）は本実施の形態２におけるデータ信号ＤＯの波形を示している。
【００４５】
図６（ａ）〜（ｆ）において、初期状態では内部データ信号ＤＯＢは「Ｌ」レベルであるものとする。この場合、出力制御回路１１によって制御信号Ｄ１，Ｄ２がともに「Ｌ」レベルにされ、トランジスタＰ１がオンするとともにトランジスタＱ１がオフし、データ信号ＤＯは「Ｈ」レベルにされている。
【００４６】
信号φ１７が「Ｌ」レベルである場合は、エッジ駆動回路１２は非活性化されている。ある時刻に内部データ信号ＤＯＢが「Ｌ」レベルから「Ｈ」レベルに立ち上げれると、制御信号Ｄ１，Ｄ２が順次「Ｈ」レベルに立ち上げられる。これにより、トランジスタＰ１がオフした後にトランジスタＱ１がオンし、図６（ｄ）に示すように、データ信号ＤＯが急速に「Ｌ」レベルに立ち下げられる。
【００４７】
電源電圧ＶＣＣが所定電圧よりも低下した場合と、半導体装置の温度が所定温度よりも上昇した場合は、トランジスタＰ１，Ｑ１の駆動能力が低下する。したがって、エッジ駆動回路１２が無い従来は、図６（ｅ）に示すように、データ信号ＤＯの立ち下がり時間が長くなる。
【００４８】
これに対して本実施の形態２では、電源電圧ＶＣＣが所定電圧よりも低下した場合と、半導体装置の温度が所定温度よりも上昇した場合は、信号φ１７が「Ｈ」レベルになり、エッジ駆動回路１２が活性化される。
【００４９】
初期状態では、出力制御回路１１によって制御信号Ｄ１，Ｄ２がともに「Ｌ」レベルにされ、トランジスタＰ１，Ｐ３，Ｑ３がオンするとともにトランジスタＱ１，Ｑ２，Ｐ２がオフし、データ信号ＤＯは「Ｈ」レベルにされている。
【００５０】
ある時刻に内部データ信号ＤＯＢが「Ｌ」レベルから「Ｈ」レベルに立ち上げれると、制御信号Ｄ１，Ｄ２が順次「Ｈ」レベルに立ち上げられる。これにより、トランジスタＰ１，Ｐ３がオフした後にトランジスタＱ１，Ｑ２がオンし、図６（ｆ）に示すように、データ信号ＤＯが急速に「Ｌ」レベルに立ち下げられる。
【００５１】
なお、初期状態で内部データ信号ＤＯＢが「Ｈ」レベルにされている場合は、出力制御回路１１によって制御信号Ｄ１，Ｄ２がともに「Ｈ」レベルにされ、トランジスタＰ１，Ｐ３，Ｑ３がオフするとともにトランジスタＱ１，Ｑ２，Ｐ２がオンし、データ信号ＤＯは「Ｌ」レベルにされている。
【００５２】
ある時刻に内部データ信号ＤＯＢが「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、制御信号Ｄ２，Ｄ１が順次「Ｌ」レベルに立ち下げられる。これにより、トランジスタＱ１，Ｑ２がオフした後にトランジスタＰ１，Ｐ３がオンし、データ信号ＤＯが急速に「Ｈ」レベルに立ち上げられる。
【００５３】
この実施の形態２では、簡単な構成で、出力データ信号ＤＯの立ち上がり時間および立ち下がり時間を短くすることができ、データ信号ＤＯを受信する回路の貫通電流を低減することができる。
【００５４】
また、エッジ駆動回路１２では貫通電流が発生しないので、大きな負荷を駆動する場合でも半導体装置における無駄な消費電流を抑制することができる。
【００５５】
［実施の形態３］
図７は、この発明の実施の形態３による半導体装置の出力バッファを示す回路ブロック図である。図７において、この出力バッファは、インバータ１、エッジ駆動回路２Ａ，２Ｂ，２Ｃ、および出力端子ＴＯを備える。インバータ１は、内部データ信号ＤＯＢの反転信号ＤＯを生成して出力端子ＴＯに出力する。インバータ１の構成は、図１で示した通りである。
【００５６】
エッジ駆動回路２Ａ，２Ｂ，２Ｃの各々は、内部データ信号ＤＯＢの立ち上がり時に、出力端子ＴＯから電流を引き抜いてデータ信号ＤＯの立ち下がり時間を短くする。また、エッジ駆動回路２Ａ，２Ｂ，２Ｃの各々は、内部データ信号ＤＯＢの立ち下がり時に、出力端子ＴＯに電流を供給してデータ信号ＤＯの立ち上がり時間を短くする。エッジ駆動回路２Ａの構成は、図４で示したエッジ駆動回路２と同じである。エッジ駆動回路２Ｂ，２Ｃの各々の構成は、図１で示したエッジ駆動回路２と同じである。内部データ信号ＤＯＢは、バッファ４を介してエッジ駆動回路２Ａ，２Ｂ，２ＣのトランジスタＰ３，Ｑ２のゲートに与えられる。
【００５７】
また、エッジ駆動回路２Ａ，２Ｂ，２Ｃは、それぞれ遅延回路３Ａ，３Ｂ，３Ｃを含む。遅延回路３Ａ，３Ｂ，３Ｃの遅延時間をそれぞれＴａ，Ｔｂ，Ｔｃとすると、Ｔａ＜Ｔｂ＜Ｔｃとなっている。
【００５８】
次に、この出力バッファの動作について説明する。初期状態では、内部データ信号ＤＯＢは「Ｌ」レベルにされているものとする。これにより、エッジ駆動回路２Ａ，２Ｂ，２Ｃの各々において、トランジスタＰ３がオンするとともにトランジスタＱ２がオフする。また、データ信号ＤＯが「Ｈ」レベルになり、遅延回路３Ａ，３Ｂ，３Ｃの出力信号ＤＯＤａ，ＤＯＤｂ，ＤＯＤｃはともに「Ｈ」レベルになり、エッジ駆動回路２Ａ，２Ｂ，２Ｃの各々において、トランジスタＰ２がオフするとともにトランジスタＱ３がオンする。
【００５９】
次に、内部データ信号ＤＯＢが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、データ信号ＤＯが「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。また、エッジ駆動回路２Ａ，２Ｂ，２Ｃの各々において、トランジスタＰ３がオフするとともにトランジスタＱ２がオンする。これにより、出力端子ＴＯからエッジ駆動回路２Ａ，２Ｂ，２ＣのトランジスタＱ２，Ｑ３を介して接地電圧ＶＳＳのラインに電流が流出し、データ信号ＤＯの立ち下がり速度が速められる。
【００６０】
また、遅延時間Ｔａ，Ｔｂ，Ｔｃの経過後にそれぞれ遅延回路３Ａ，３Ｂ，３Ｃの出力信号ＤＯＤａ，ＤＯＤｂ，ＤＯＤｃが順次「Ｌ」レベルに立ち下げられ、エッジ駆動回路２Ａ，２Ｂ，２ＣのトランジスタＱ３が順次オフされるとともにトランジスタＰ２が順次オンする。したがって、出力端子ＴＯから接地電圧ＶＳＳのラインに電流を引き抜く駆動能力は、遅延時間Ｔａ，Ｔｂ，Ｔｃの経過に伴って順次減少するので、データ信号ＤＯのアンダーシュートが抑制される。
【００６１】
所定時間経過後に、内部データ信号ＤＯＢが「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、データ信号ＤＯが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。また、エッジ駆動回路２Ａ，２Ｂ，２Ｃの各々において、トランジスタＱ２がオフするとともにトランジスタＰ３がオンする。これにより、電源電圧ＶＣＣのラインからエッジ駆動回路２Ａ，２Ｂ，２ＣのトランジスタＰ２，Ｐ３を介して出力端子ＴＯに電流が流入し、データ信号ＤＯの立ち上がり速度が速められる。
【００６２】
また、遅延時間Ｔａ，Ｔｂ，Ｔｃの経過後にそれぞれ遅延回路３Ａ，３Ｂ，３Ｃの出力信号ＤＯＤａ，ＤＯＤｂ，ＤＯＤｃが順次「Ｈ」レベルに立ち上げられ、エッジ駆動回路２Ａ，２Ｂ，２ＣのトランジスタＰ２が順次オフされるとともにトランジスタＱ３が順次オンする。したがって、電源電圧ＶＣＣのラインから出力端子ＴＯに電流を供給する駆動能力は、遅延時間Ｔａ，Ｔｂ，Ｔｃの経過に伴って順次減少するので、データ信号ＤＯのオーバーシュートが抑制される。
【００６３】
この実施の形態３では、簡単な構成で、データ信号ＤＯの立ち上がり時間および立ち下がり時間を短縮するとともに、データ信号ＤＯのオーバーシュートおよびアンダーシュートを抑制することができる。また、エッジ駆動回路２Ａ，２Ｂ，２Ｃでは貫通電流が発生しないので、大きな負荷を駆動する場合でも半導体装置における無駄な消費電流を抑制することができる。
【００６４】
［実施の形態４］
図８は、この発明の実施の形態４による半導体装置の出力バッファを示す回路ブロック図である。図８において、この出力バッファは、インバータ１、エッジ駆動回路２０、ゲート回路２３〜２５、および出力端子ＴＯを備える。
【００６５】
この出力バッファは、出力モード、プルアップモード、プルダウンモードを有する。出力モードは、内部データ信号ＤＯＢの反転信号ＤＯを出力端子ＴＯに出力するモードである。プルアップモードは、インバータ１のトランジスタＰ１（図１参照）をオンさせるとともにトランジスタＱ１（図１参照）をオフさせてトランジスタＰ１をプルアップ抵抗素子として使用するモードである。インバータ１のトランジスタＰ１のオン抵抗値は大きいので、オンさせたトランジスタＰ１をプルアップ抵抗素子として使用することが可能である。
【００６６】
プルダウンモードは、インバータ１のトランジスタＱ１をオンさせるとともにトランジスタＰ１をオフさせてトランジスタＱ１をプルダウン抵抗素子として使用するモードである。インバータ１のトランジスタＱ１のオン抵抗値は大きいので、オンさせたトランジスタＱ１をプルダウン抵抗素子として使用することが可能である。
【００６７】
また、この出力バッファには、内部データ信号ＤＯＢの他に、信号ＥＮ，Ｄ／Ｕが入力される。信号ＥＮが「Ｌ」レベルにされた場合は、信号Ｄ／Ｕに関係なく、出力モードが設定される。信号ＥＮが「Ｈ」レベルにされて信号Ｄ／Ｕが「Ｌ」レベルにされると、プルアップモードが設定される。信号ＥＮが「Ｈ」レベルにされて信号Ｄ／Ｕが「Ｈ」レベルにされると、プルダウンモードが設定される。
【００６８】
ゲート回路（ＡＮＤゲート）２３は、信号Ｄ／Ｕ，ＥＮを受け、信号Ｄ／Ｕ，ＥＮの論理積信号を出力する。ゲート回路２４は、信号ＥＮ，ＤＯＢを受け、信号ＥＮの反転信号と内部データ信号ＤＯＢとの論理積信号を出力する。ゲート回路（ＯＲゲート）２５は、ゲート回路２３，２４の出力信号の論理和信号を出力する。インバータ１は、ゲート回路２５の出力信号の反転信号ＤＯを出力端子ＴＯに出力する。
【００６９】
エッジ駆動回路２０は、図４のエッジ駆動回路２にゲート回路２１，２２を追加したものである。ゲート回路２１（ＯＲゲート）は、信号ＥＮと遅延回路３の出力信号ＤＯＤとを受け、それらの論理和信号をトランジスタＰ２のゲートに与える。ゲート回路２１は、信号ＥＮが「Ｌ」レベルである場合は、遅延回路３の出力信号ＤＯＤをトランジスタＰ２のゲートに通過させる。信号ＥＮが「Ｈ」レベルである場合は、ゲート回路２１の出力信号が「Ｈ」レベルになってトランジスタＰ２がオフする。
【００７０】
ゲート回路２２は、信号ＥＮと遅延回路３の出力信号ＤＯＤとを受け、信号ＥＮの反転信号と遅延回路３の出力信号ＤＯＤとの論理積信号をトランジスタＱ３のゲートに与える。ゲート回路２２は、信号ＥＮが「Ｌ」レベルである場合は、遅延回路３の出力信号ＤＯＤをトランジスタＱ３のゲートに通過させる。信号ＥＮが「Ｈ」レベルである場合は、ゲート回路２２の出力信号が「Ｌ」レベルになってトランジスタＱ３がオフする。
【００７１】
次に、この出力バッファの動作について説明する。出力モード時は、信号ＥＮが「Ｌ」レベルにされる。これにより、内部データ信号ＤＯＢがゲート回路２４，２５を通過してインバータ１に与えられる。また、遅延回路３の出力信号ＤＯＤがゲート回路２１，２２を通過してトランジスタＰ２，Ｑ３のゲートに与えられる。
【００７２】
この場合、出力バッファは、図４のクロックドライバと同じ構成になる。インバータ１は、内部データ信号ＤＯＢの反転信号ＤＯを生成して出力端子ＴＯに出力する。エッジ駆動回路２は、内部データ信号ＤＯＢの立ち上がり時に、出力端子ＴＯから電流を引き抜いてデータ信号ＤＯの立ち下がり時間を短くする。また、エッジ駆動回路２０は、内部データ信号ＤＯＢの立ち下がり時に、出力端子ＴＯに電流を供給してデータ信号ＤＯの立ち上がり時間を短くする。
【００７３】
また、プルアップモード時は、信号ＥＮ，Ｄ／Ｕがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされる。これにより、ゲート回路２５の出力信号が「Ｌ」レベルになり、インバータ１のトランジスタＰ１がオンするとともにトランジスタＱ１がオフし、トランジスタＰ１がプルアップ抵抗素子として使用される。また、ゲート回路２１，２２の出力信号がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、トランジスタＰ２，Ｑ３がオフしてエッジ駆動回路２０が非活性化される。
【００７４】
また、プルダウンモード時は、信号ＥＮ，Ｄ／Ｕがともに「Ｈ」レベルにされる。これにより、ゲート回路２５の出力信号が「Ｈ」レベルになり、インバータ１のトランジスタＱ１がオンするとともにトランジスタＰ１がオフし、トランジスタＱ１がプルダウン抵抗素子として使用される。また、ゲート回路２１，２２の出力信号がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、トランジスタＰ２，Ｑ３がオフしてエッジ駆動回路２０が非活性化される。
【００７５】
この実施の形態４では、簡単な構成で、データ信号ＤＯの立ち上がり時間および立ち下がり時間を短縮することができる。また、エッジ駆動回路２０では貫通電流が発生しないので、大きな負荷を駆動する場合でも半導体装置における無駄な消費電流を抑制することができる。また、インバータ１のトランジスタＰ１をプルアップ抵抗素子として使用し、トランジスタＱ１をプルダウン抵抗素子として使用することができる。
【００７６】
［実施の形態５］
図９は、この発明の実施の形態５による半導体装置の出力バッファを示す回路ブロック図である。図９において、この出力バッファは、インバータ３０、エッジ駆動回路３１、および出力端子ＴＯを備える。
【００７７】
この出力バッファは、出力モードとオープンドレインモードを有する。出力モードは、内部データ信号ＤＯＢの反転信号ＤＯを出力端子ＴＯに出力するモードである。オープンドレインモードは、内部データ信号ＤＯＢが「Ｈ」レベルである場合は出力端子ＴＯを「Ｌ」レベルにし、内部データ信号ＤＯＢが「Ｌ」レベルである場合は出力端子ＴＯをハイ・インピーダンス状態にするモードである。
【００７８】
オープンドレインモードは、たとえば出力端子ＴＯがプルアップ抵抗素子を介して電源電圧ＶＣＣのラインに接続されている場合に設定される。出力バッファによって出力端子ＴＯがハイ・インピーダンス状態にされると、出力端子ＴＯは電源電圧ＶＣＣ（「Ｈ」レベル）に充電される。
【００７９】
また、この出力バッファには、内部データ信号ＤＯＢの他に、信号ＯＤが入力される。信号ＯＤが「Ｌ」レベルにされた場合は、出力モードが設定される。信号ＯＤが「Ｈ」レベルにされると、オープンドレインモードが設定される。
【００８０】
インバータ３０は、図４のインバータ１にＰチャネルＭＯＳトランジスタＰ４を追加したものである。ＰチャネルＭＯＳトランジスタＰ４，Ｐ１は、電源電圧ＶＣＣのラインと出力端子ＴＯとの間に直列接続される。ＮチャネルＭＯＳトランジスタＱ１は、出力端子ＴＯと接地電圧ＶＳＳのラインとの間に接続される。トランジスタＰ４のゲートは、信号ＯＤを受ける。トランジスタＰ１，Ｑ１のゲートは、内部データ信号ＤＯＢを受ける。
【００８１】
信号ＯＤが「Ｈ」レベルである場合は、トランジスタＰ４がオフされる。内部データ信号ＤＯＢが「Ｌ」レベルである場合は、トランジスタＱ１がオフして出力端子ＴＯはハイ・インピーダンス状態にされる。内部データ信号ＤＯＢが「Ｈ」レベルである場合は、トランジスタＱ１がオンしてデータ信号ＤＯが「Ｌ」レベルにされる。
【００８２】
信号ＯＤが「Ｌ」レベルである場合は、トランジスタＰ４がオンする。この場合は、インバータ３０は、内部データ信号ＤＯＢの反転信号をデータ信号ＤＯとして出力端子ＴＯに出力する。
【００８３】
エッジ駆動回路３１は、図４のエッジ駆動回路２にゲート回路（ＯＲゲート）３２，３３を追加したものである。ゲート回路３２は、信号ＯＤと遅延回路３の出力信号ＤＯＤとを受け、それらの論理和信号をトランジスタＰ２のゲートに与える。ゲート回路３３は、信号ＯＤと遅延回路３の出力信号ＤＯＤとを受け、それらの論理和信号をトランジスタＱ３のゲートに与える。
【００８４】
ゲート回路３２，３３は、信号ＯＤが「Ｌ」レベルである場合は、遅延回路３の出力信号ＤＯＤをトランジスタＰ２，Ｑ３のゲートに通過させる。信号ＯＤが「Ｈ」レベルである場合は、ゲート回路３２，３３の出力信号が「Ｈ」レベルになり、トランジスタＰ２がオフするとともにトランジスタＱ３がオンする。
【００８５】
次に、この出力バッファの動作について説明する。出力モード時は、信号ＯＤが「Ｌ」レベルにされる。これにより、インバータ３０が活性化される。また、遅延回路３の出力信号ＤＯＤがゲート回路３２，３３を通過してトランジスタＰ２，Ｑ３のゲートに与えられる。
【００８６】
この場合、出力バッファは、図４のクロックドライバと同じ構成になる。インバータ３０は、内部データ信号ＤＯＢの反転信号ＤＯを生成して出力端子ＴＯに出力する。エッジ駆動回路２は、内部データ信号ＤＯＢの立ち上がり時に、出力端子ＴＯから電流を引き抜いてデータ信号ＤＯの立ち下がり時間を短くする。また、エッジ駆動回路３１は、内部データ信号ＤＯＢの立ち下がり時に、出力端子ＴＯに電流を供給してデータ信号ＤＯの立ち上がり時間を短くする。
【００８７】
また、オープンドレインモード時は、信号ＯＤが「Ｈ」レベルにされる。これにより、ゲート回路３２，３３を出力信号が「Ｈ」レベルになり、トランジスタＰ２がオフするとともにトランジスタＱ３がオンする。
【００８８】
内部データ信号ＤＯＢが「Ｈ」レベルである場合は、トランジスタＱ１〜Ｑ３がオンし、出力端子ＴＯがトランジスタＱ１の経路とトランジスタＱ２，Ｑ３の経路とを介して接地電圧ＶＳＳのラインに接続され、データ信号ＤＯが「Ｌ」レベルにされる。内部データ信号ＤＯＢが「Ｌ」レベルである場合は、トランジスタＱ１〜Ｑ３がオフし、出力端子ＴＯがハイ・インピーダンス状態にされる。出力端子ＴＯがプルアップ抵抗素子を介して電源電圧ＶＣＣのラインに接続されている場合は、出力端子ＴＯは「Ｈ」レベルにされる。
【００８９】
この実施の形態５では、データ信号ＤＯの立ち上がり時間および立ち下がり時間を短縮することができる。また、エッジ駆動回路３１では貫通電流が発生しないので、大きな負荷を駆動する場合でも半導体装置における無駄な消費電流を抑制することができる。また、内部データ信号ＤＯＢが「Ｈ」レベルである場合はデータ信号ＤＯを「Ｌ」レベルにし、内部データ信号ＤＯＢが「Ｌ」レベルである場合は出力端子ＴＯをハイ・インピーダンス状態にするオープンドレインモードを実現できる。
【００９０】
［実施の形態６］
図１０は、この発明の実施の形態６による半導体装置の出力バッファを示す回路ブロック図である。図１０において、この出力バッファは、インバータ１、エッジ駆動回路４１，４２、および出力端子ＴＯを備える。インバータ１は、内部データ信号ＤＯＢの反転信号であるデータ信号ＤＯを出力端子ＴＯに出力する。インバータ１の構成は、図１で示した通りである。
【００９１】
エッジ駆動回路４１は、図８で示したエッジ駆動回路２０と同じ構成である。ゲート回路２１は、信号ＥＮ１，ＤＯＤの論理和信号をトランジスタＰ２のゲートに与える。ゲート回路２２は、信号ＥＮ１の反転信号と信号ＤＯＤの論理積信号をトランジスタＱ３のゲートに与える。
【００９２】
信号ＥＮ１が「Ｈ」レベルである場合は、ゲート回路２１，２２の出力信号がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、トランジスタＰ２，Ｑ３がオフしてエッジ駆動回路４１が非活性化される。
【００９３】
信号ＥＮ１が「Ｌ」レベルである場合は、信号ＤＯＤがゲート回路２１，２２を通過してトランジスタＰ２，Ｑ３のゲートに与えられ、エッジ駆動回路４１が活性化される。この場合、エッジ駆動回路４１は、内部データ信号ＤＯＢの立ち上がり時に、出力端子ＴＯから電流を引き抜いてデータ信号ＤＯの立ち下がり時間を短くする。また、エッジ駆動回路４１は、内部データ信号ＤＯＢの立ち下がり時に、出力端子ＴＯに電流を供給してデータ信号ＤＯの立ち上がり時間を短くする。
【００９４】
エッジ駆動回路４２は、図８で示したエッジ駆動回路２０からバッファ４を除去したものである。エッジ駆動回路４２のトランジスタＰ３，Ｑ２のゲートは、エッジ駆動回路４１のバッファ４の出力信号を受ける。ゲート回路２１は、信号ＥＮ２，ＤＯＤの論理和信号をトランジスタＰ２のゲートに与える。ゲート回路２２は、信号ＥＮ２の反転信号と信号ＤＯＤの論理積信号をトランジスタＱ３のゲートに与える。
【００９５】
信号ＥＮ２が「Ｈ」レベルである場合は、ゲート回路２１，２２の出力信号がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、トランジスタＰ２，Ｑ３がオフしてエッジ駆動回路４２が非活性化される。
【００９６】
信号ＥＮ２が「Ｌ」レベルである場合は、信号ＤＯＤがゲート回路２１，２２を通過してトランジスタＰ２，Ｑ３のゲートに与えられ、エッジ駆動回路４２が活性化される。この場合、エッジ駆動回路４２は、内部データ信号ＤＯＢの立ち上がり時に、出力端子ＴＯから電流を引き抜いてデータ信号ＤＯの立ち下がり時間を短くする。また、エッジ駆動回路４２は、内部データ信号ＤＯＢの立ち下がり時に、出力端子ＴＯに電流を供給してデータ信号ＤＯの立ち上がり時間を短くする。
【００９７】
たとえば、エッジ駆動回路４１の電流駆動能力をＤとし、エッジ駆動回路４２の電流駆動能力をエッジ駆動回路４１の電流駆動能力Ｄの２倍の２Ｄに設定したものとする。この場合、信号ＥＮ１，ＥＮ２をともに「Ｈ」レベルにすると、エッジ駆動回路４１，４２がともに非活性化されてエッジ駆動回路４１，４２の電流駆動能力は０となる。また、信号ＥＮ１，ＥＮ２をそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにすると、エッジ駆動回路４１が活性化されるとともにエッジ駆動回路４２が非活性化され、エッジ駆動回路４１，４２の電流駆動能力はＤとなる。
【００９８】
また、信号ＥＮ１，ＥＮ２をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにすると、エッジ駆動回路４１が非活性化されるとともにエッジ駆動回路４２が活性化され、エッジ駆動回路４１，４２の電流駆動能力は２Ｄとなる。また、信号ＥＮ１，ＥＮ２をともに「Ｌ」レベルにすると、エッジ駆動回路４１，４２がともに活性化されてエッジ駆動回路４１，４２の電流駆動能力は３Ｄとなる。したがって、エッジ駆動回路４１，４２の電流駆動能力を０，Ｄ，２Ｄ，３Ｄの４段階で切換えることができ、出力信号ＤＯのスルーレートを調整するとともに、出力信号ＤＯのオーバーシュートおよびアンダーシュートを調整することができる。
【００９９】
この実施の形態６では、データ信号ＤＯの立ち上がり時間および立ち下がり時間を短縮することができる。また、エッジ駆動回路４１，４２では貫通電流が発生しないので、大きな負荷を駆動する場合でも半導体装置における無駄な消費電流を抑制することができる。また、出力信号ＤＯのスルーレートを調整するとともに、出力信号ＤＯのオーバーシュートおよびアンダーシュートを調整することができる。
【０１００】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１０１】
１，３０ インバータ、２，２Ａ，２Ｂ，２Ｃ，１２，２０，３１，４１，４２ エッジ駆動回路、３，３Ａ，３Ｂ，３Ｃ 遅延回路、４ バッファ、１０ 出力バッファ、１１ 出力制御回路、１３，１４，１７，２１〜２５，３２，３３ ゲート回路、１５ 低電圧センサ、１６ 温度センサ、Ｐ１〜Ｐ４ ＰチャネルＭＯＳトランジスタ、Ｑ１〜Ｑ３ ＮチャネルＭＯＳトランジスタ、ＴＯ 出力端子。
【特許請求の範囲】
【請求項１】
入力信号の反転信号を出力ノードに出力する反転回路と、
前記反転信号の立ち上がり時間および立ち下がり時間の各々を短縮させるエッジ駆動回路とを備え、
前記エッジ駆動回路は、
電源電圧のラインと前記出力ノードとの間に直列接続された第１導電型の第１および第２のトランジスタと、
前記出力ノードと基準電圧のラインとの間に直列接続された第２導電型の第３および第４のトランジスタと、
前記反転信号を予め定められた時間だけ遅延させて前記第１および前記第４のトランジスタの制御電極に与える遅延回路とを含み、
前記入力信号が第１の論理レベルである場合は、前記第２および第４のトランジスタがオンするとともに、前記第１および第３のトランジスタがオフし、
前記入力信号が第２の論理レベルである場合は、前記第１および第３のトランジスタがオンするとともに、前記第２および第４のトランジスタがオフし、
前記入力信号が前記第１の論理レベルから前記第２の論理レベルに変化したときは、前記予め定められた時間だけ前記第３および第４のトランジスタがともにオンし、
前記入力信号が前記第２の論理レベルから前記第１の論理レベルに変化したときは、前記予め定められた時間だけ前記第１および第２のトランジスタがともにオンする、半導体装置。
【請求項２】
さらに、前記電源電圧が予め定められた電圧よりも低下した場合に第１の信号を出力する電圧センサと、
前記半導体装置の温度が予め定められた温度よりも上昇した場合に第２の信号を出力する温度センサと、
前記遅延回路の出力ノードと前記第１および第４のトランジスタの制御電極との間に設けられ、前記第１および第２の信号のうちの少なくとも１つの信号が出力されている場合は、前記遅延回路の出力信号を前記第１および第４のトランジスタの制御電極に通過させ、前記第１および第２の信号が出力されていない場合は、前記第１および第４のトランジスタをオフさせるゲート回路とを備える、請求項１に記載の半導体装置。
【請求項３】
前記反転回路は、
前記電源電圧のラインと前記出力ノードとの間に接続された第１導電型の第５のトランジスタと、
前記出力ノードと前記基準電圧のラインとの間に接続された第２導電型の第６のトランジスタとを含み、
前記入力信号が第１の論理レベルである場合は、前記第５のトランジスタがオンするとともに、前記第６のトランジスタがオフし、
前記入力信号が第２の論理レベルである場合は、前記第６のトランジスタがオンするとともに、前記第５のトランジスタがオフし、
さらに、前記遅延回路の出力ノードと前記第１および第４のトランジスタの制御電極との間に設けられ、通常動作時は、前記遅延回路の出力信号を前記第１および第４のトランジスタの制御電極に通過させ、前記第５のトランジスタをプルアップ抵抗素子として使用するプルアップモード時は、前記第１および第４のトランジスタをオフさせる第１のゲート回路と、
前記反転回路の前段に設けられ、前記通常動作時は、前記入力信号を前記反転回路に通過させ、前記プルアップモード時は、前記第５のトランジスタをオンさせるとともに、前記第６のトランジスタをオフさせる第２のゲート回路とを備える、請求項１に記載の半導体装置。
【請求項１】
入力信号の反転信号を出力ノードに出力する反転回路と、
前記反転信号の立ち上がり時間および立ち下がり時間の各々を短縮させるエッジ駆動回路とを備え、
前記エッジ駆動回路は、
電源電圧のラインと前記出力ノードとの間に直列接続された第１導電型の第１および第２のトランジスタと、
前記出力ノードと基準電圧のラインとの間に直列接続された第２導電型の第３および第４のトランジスタと、
前記反転信号を予め定められた時間だけ遅延させて前記第１および前記第４のトランジスタの制御電極に与える遅延回路とを含み、
前記入力信号が第１の論理レベルである場合は、前記第２および第４のトランジスタがオンするとともに、前記第１および第３のトランジスタがオフし、
前記入力信号が第２の論理レベルである場合は、前記第１および第３のトランジスタがオンするとともに、前記第２および第４のトランジスタがオフし、
前記入力信号が前記第１の論理レベルから前記第２の論理レベルに変化したときは、前記予め定められた時間だけ前記第３および第４のトランジスタがともにオンし、
前記入力信号が前記第２の論理レベルから前記第１の論理レベルに変化したときは、前記予め定められた時間だけ前記第１および第２のトランジスタがともにオンする、半導体装置。
【請求項２】
さらに、前記電源電圧が予め定められた電圧よりも低下した場合に第１の信号を出力する電圧センサと、
前記半導体装置の温度が予め定められた温度よりも上昇した場合に第２の信号を出力する温度センサと、
前記遅延回路の出力ノードと前記第１および第４のトランジスタの制御電極との間に設けられ、前記第１および第２の信号のうちの少なくとも１つの信号が出力されている場合は、前記遅延回路の出力信号を前記第１および第４のトランジスタの制御電極に通過させ、前記第１および第２の信号が出力されていない場合は、前記第１および第４のトランジスタをオフさせるゲート回路とを備える、請求項１に記載の半導体装置。
【請求項３】
前記反転回路は、
前記電源電圧のラインと前記出力ノードとの間に接続された第１導電型の第５のトランジスタと、
前記出力ノードと前記基準電圧のラインとの間に接続された第２導電型の第６のトランジスタとを含み、
前記入力信号が第１の論理レベルである場合は、前記第５のトランジスタがオンするとともに、前記第６のトランジスタがオフし、
前記入力信号が第２の論理レベルである場合は、前記第６のトランジスタがオンするとともに、前記第５のトランジスタがオフし、
さらに、前記遅延回路の出力ノードと前記第１および第４のトランジスタの制御電極との間に設けられ、通常動作時は、前記遅延回路の出力信号を前記第１および第４のトランジスタの制御電極に通過させ、前記第５のトランジスタをプルアップ抵抗素子として使用するプルアップモード時は、前記第１および第４のトランジスタをオフさせる第１のゲート回路と、
前記反転回路の前段に設けられ、前記通常動作時は、前記入力信号を前記反転回路に通過させ、前記プルアップモード時は、前記第５のトランジスタをオンさせるとともに、前記第６のトランジスタをオフさせる第２のゲート回路とを備える、請求項１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−６２７６６（Ｐ２０１３−６２７６６Ａ）
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願番号】特願２０１１−２０１６１０（Ｐ２０１１−２０１６１０）
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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