半導体集積回路、液晶駆動回路及び液晶表示装置
【課題】実装面積の増加を抑制しつつ、検査コストを低減させることができる半導体集積回路等を提供すること。
【解決手段】第１のＤＡ変換器１０と、第２のＤＡ変換器１１と、第１のＤＡ変換器１０の出力を増幅する増幅器１２と、第２のＤＡ変換器１１の出力を入力するオペアンプ１３とを備えた半導体集積回路１において、第２のＤＡ変換器１１の出力を増幅する増幅器としてオペアンプ１３を機能させる通常モードと、第２のＤＡ変換器１１の出力を第１のＤＡ変換器１０の出力と比較する比較器としてオペアンプ１３を機能させる検査モードとを切替える切替え器１４とを設けた。
【解決手段】第１のＤＡ変換器１０と、第２のＤＡ変換器１１と、第１のＤＡ変換器１０の出力を増幅する増幅器１２と、第２のＤＡ変換器１１の出力を入力するオペアンプ１３とを備えた半導体集積回路１において、第２のＤＡ変換器１１の出力を増幅する増幅器としてオペアンプ１３を機能させる通常モードと、第２のＤＡ変換器１１の出力を第１のＤＡ変換器１０の出力と比較する比較器としてオペアンプ１３を機能させる検査モードとを切替える切替え器１４とを設けた。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＡ（デジタル−アナログ）変換器及びＤＡ変換器の出力を増幅する増幅器を備えた半導体集積回路、液晶駆動回路及び液晶表示装置に関する。
【背景技術】
【０００２】
従来から半導体集積回路においては、例えば、液晶パネルに設けられた画素を駆動させるための駆動信号を出力する液晶駆動回路のように、複数のＤＡ変換器とこれらのＤＡ変換器の出力を増幅する複数の増幅器とを備えるものが知られている。
【０００３】
この種の半導体集積回路は、例えば、図１４に示すように、複数の基準電圧を生成する抵抗ラダー回路１０１と、複数のＤＡ変換器１０２ａ〜１０２ｎと、各ＤＡ変換器１０２ａ〜１０２ｎの出力を増幅する増幅器１０３ａ〜１０３ｎとを備えている。
【０００４】
ＤＡ変換器１０２ａ〜１０２ｎは、それぞれ複数のスイッチを備えて構成され、外部から入力されるデジタル信号（以下、「入力デジタル信号」とする。）に応じて複数のスイッチのうち一のスイッチを選択して、入力デジタル信号に応じた電圧を出力する。
【０００５】
増幅器１０３ａ〜１０３ｎは、それぞれオペアンプにより構成され、反転入力ノードと出力ノードとが接続されて非反転入力ノードに入力されたアナログ信号を電流増幅して出力するボルテージフォロアとして機能する。
【０００６】
かかる半導体集積回路（以下「デバイス」とも呼ぶ）は、製造時に所定の検査用のデジタル信号を入力して各ＤＡ変換器１０２ａ〜１０２ｎを動作させ、増幅器１０３ａ〜１０３ｎから所望のアナログ電圧値が出力するか否かを判定して、その良否が判定される。
【０００７】
しかしながら、かかる良否判定では、出力ノード１０４ａ〜１０４ｎの全てに検査用プローブを接続して所望のアナログ電圧値が正常に出力されているかを判定することになるため、出力ノード数が増大するにつれて必要となる検査用プローブ数も増大する。半導体検査装置では一度に測定可能な検査用プローブの数に上限があるため、一度に測定可能なデバイス数を減少させ、検査コストの増大を招いていた。
【０００８】
そこで、図１５に示すように、２つのＤＡ変換器の出力を比較する比較器１０５を設け、各ＤＡ変換器の出力電圧を変化させて比較器１０５から出力される電圧を検出することにより、各ＤＡ変換器の良否を判定する技術が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−２７９１３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に記載の技術では、別途比較器１０５が必要となることから、半導体集積回路における実装面積が増大してしまい、製造コストを増大させてしまうことになる。
【００１１】
そこで、本発明は、実装面積の増加を抑制しつつ、検査コストを低減させることができる半導体集積回路、液晶駆動回路及び液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、請求項１に記載の発明は、第１のＤＡ変換器と、第２のＤＡ変換器と、前記第１のＤＡ変換器の出力を増幅する増幅器と、前記第２のＤＡ変換器の出力を入力するオペアンプと、前記第２のＤＡ変換器の出力を増幅する増幅器として前記オペアンプを機能させる通常モードと、前記第２のＤＡ変換器の出力を前記第１のＤＡ変換器の出力と比較する比較器として前記オペアンプを機能させる検査モードとを切替える切替え器と、を備えた半導体集積回路とした。
【００１３】
また、請求項２に記載の発明は、請求項１に記載の半導体集積回路において、前記検査モードのときに、前記オペアンプの非反転入力ノードに前記第１のＤＡ変換器の出力を入力するとともに、前記オペアンプの反転入力ノードに前記第２のＤＡ変換器の出力を入力する第１検査モードと、前記オペアンプの非反転入力ノードに前記第２のＤＡ変換器の出力を入力するとともに、前記オペアンプの反転入力ノードに前記第１のＤＡ変換器の出力を入力する第２検査モードとを切替える第２の切替え器を備えたものである。
【００１４】
また、請求項３に記載の発明は、請求項１又は請求項２に記載の半導体集積回路において、ｎ個（ｎは２以上の整数）の前記第１のＤＡ変換器と、ｎ個の前記第２のＤＡ変換器と、各前記第１のＤＡ変換器の出力を増幅するｎ個の前記増幅器と、各前記第２のＤＡ変換器の出力を入力するｎ個の前記オペアンプと、ｎ個の前記切替え器と、を備えたものである。
【００１５】
また、請求項４に記載の発明は、請求項３に記載の半導体集積回路において、前記ｎ個のオペアンプの出力がすべてＨレベル又はＬレベルのときに正常検出を示す信号を出力し、前記ｎ個のオペアンプの出力がいずれか一つでもＬレベル又はＨレベルのときに異常検出を示す信号を出力する論理回路を備えたものである。
【００１６】
また、請求項５に記載の発明は、ｎ個（ｎは２以上の整数）の第１のＤＡ変換器と、ｎ個の第２のＤＡ変換器と、各前記第１のＤＡ変換器の出力を増幅して液晶パネルに出力するｎ個の増幅器と、各前記第２のＤＡ変換器の出力を入力するｎ個のオペアンプと、前記第２のＤＡ変換器の出力を増幅する増幅器として前記オペアンプを機能させる通常モードと、前記第２のＤＡ変換器の出力を前記第１のＤＡ変換器の出力と比較する比較器として前記オペアンプを機能させる検査モードとを切替えるｎ個の切替え器と、を備えた液晶駆動回路とした。
【００１７】
また、請求項６に記載の発明は、液晶パネルと、この液晶パネルに設けられた画素を駆動させるための駆動信号を出力する液晶駆動回路とを備え、前記液晶駆動回路は、ｎ個（ｎは２以上の整数）の第１のＤＡ変換器と、ｎ個の第２のＤＡ変換器と、各前記第１のＤＡ変換器の出力を増幅して液晶パネルに出力するｎ個の増幅器と、各前記第２のＤＡ変換器の出力を入力するｎ個のオペアンプと、前記第２のＤＡ変換器の出力を増幅する増幅器として前記オペアンプを機能させる通常モードと、前記第２のＤＡ変換器の出力を前記第１のＤＡ変換器の出力と比較する比較器として前記オペアンプを機能させる検査モードとを切替えるｎ個の切替え器と、を備えた液晶表示装置とした。
【発明の効果】
【００１８】
本発明によれば、実装面積の増加を抑制しつつ、デバイス検査時に出力ノードへのプローブ数を削減することが可能となり、同時に測定可能なデバイス数を増加させることができる。これにより１デバイスあたりのテスト時間を短縮し、検査コストを削減することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態の半導体集積回路の構成を示す図である。
【図２】本発明の一実施形態の半導体集積回路の動作を説明するための図である。
【図３】本発明の一実施形態の半導体集積回路の構成を示す図である。
【図４】本発明の一実施形態の液晶駆動回路を備えた液晶表示装置の構成を示す図である。
【図５】図４に示す液晶駆動回路の構成を示す図である。
【図６】図４に示す液晶駆動回路の構成を示す図である。
【図７】図４に示す液晶駆動回路の構成を示す図である。
【図８】図４に示す液晶駆動回路の動作モードを説明するための図である。
【図９】図４に示す液晶駆動回路の動作モードを説明するための図である。
【図１０】図４に示す液晶駆動回路の動作モードを説明するための図である。
【図１１】図４に示す液晶駆動回路の動作モードを説明するための図である。
【図１２】他の液晶駆動回路の動作モードを説明するための図である。
【図１３】他の液晶駆動回路の動作モードを説明するための図である。
【図１４】ＤＡ変換器及び増幅器を備えた従来の半導体集積回路の構成を示す図である。
【図１５】ＤＡ変換器及び増幅器を備えた従来の半導体集積回路の構成を示す図である。
【発明を実施するための形態】
【００２０】
以下、発明を実施するための形態（以下、「実施形態」とする）について説明する。なお、説明は以下の順序で行う。
１．半導体集積回路の概要
２．液晶駆動回路及びそれを備えた液晶表示装置の構成及び動作
３．その他の実施形態
【００２１】
［１. 半導体集積回路の概要］
本実施形態の半導体集積回路の概要について図面を参照して具体的に説明する。図１及び図３は本実施形態の半導体集積回路の構成を示す図、図２は本実施形態の半導体集積回路の動作を説明するための図である。
【００２２】
図１に示すように、本実施形態の半導体集積回路１は、第１のＤＡ変換器１０と、第２のＤＡ変換器１１と、第１のＤＡ変換器１０の出力を増幅する増幅器１２と、第２のＤＡ変換器１１の出力を入力するオペアンプ１３とを備えている。
【００２３】
第１及び第２のＤＡ変換器１０，１１は、それぞれ外部から入力されるデジタル制御信号に基づいた電圧値のアナログ信号を出力する。各ＤＡ変換器１０，１１は、それぞれ異なる電圧に接続された複数のスイッチを備えており、これらのスイッチをデジタル制御信号に基づいて制御することによって当該デジタル制御信号に応じた電圧値のアナログ信号を出力する。
【００２４】
増幅器１２は、オペアンプから構成され、オペアンプの非反転入力ノードを入力とし、反転入力ノードを出力ノードに接続してボルテージフォロアを構成している。
【００２５】
さらに、半導体集積回路１には、増幅器としてオペアンプ１３を機能させる通常モードとオペアンプ１３を比較器として機能させる検査モードとを切替える切替え器１４を備えている。
【００２６】
そして、通常モード時においては、オペアンプ１３は第２のＤＡ変換器１１の出力を電流増幅して出力ノード１６から出力し、検査モード時においては、オペアンプ１３は第２のＤＡ変換器１１の出力を第１のＤＡ変換器１０の出力と比較する。
【００２７】
具体的には、通常モード時においては、図２（ａ）に示すように、オペアンプ１３の非反転入力ノードを入力とし、反転入力ノードを出力ノードに接続してボルテージフォロアを構成する。また、検査モード時においては、図２（ｂ）に示すように、オペアンプ１３の反転入力ノードに第１のＤＡ変換器１０の出力を入力するとともに、オペアンプ１３の非反転入力ノードに第２のＤＡ変換器１１の出力を入力する。
【００２８】
このように通常モード時には、オペアンプ１３を増幅器として機能させつつも、検査モード時にはオペアンプ１３を比較器として機能させるようにしている。そのため、別途比較器を用意する必要が無く、実装面積の増加を抑制することができる。
【００２９】
また、検査モード時には、第１のＤＡ変換器１０から出力させる電圧を第２のＤＡ変換器１１から出力させる電圧よりも低い関係となるように設定し、この関係を維持しつつも第１及び第２のＤＡ変換器１０，１１から出力させる電圧を順次増加させていく。このとき各ＤＡ変換器１０が正常であれば、オペアンプ１３の出力はＨレベル（高電位レベル）となり、異常であればＬレベル（低電位レベル）となる。従って、オペアンプ１３の出力を出力ノード１６で検出することで各ＤＡ変換器１０，１１の良否を判定することができる。
【００３０】
また、第１のＤＡ変換器１０が異常で電圧が最小電圧に固定されているときには、第２のＤＡ変換器１１の出力よりも常に電圧が低くなる。第２のＤＡ変換器１１が異常で電圧が最大電圧のときにも同様のことが言える。そのため、上記のような電圧を各ＤＡ変換器１０，１１から出力させたのでは、各ＤＡ変換器１０，１１の異常が検出できない場合がある。
【００３１】
そこで、上記検査の後、第１のＤＡ変換器１０から出力させる電圧を第２のＤＡ変換器１１から出力させる電圧よりも高い関係となるように設定し、この関係を維持しつつも第１及び第２のＤＡ変換器１０，１１から出力させる電圧を順次増加させていく。このとき各ＤＡ変換器１０が正常であれば、オペアンプ１３の出力はＬレベルとなり、異常であればＨレベルとなり、上記検査と合わせて、出力ノード１６で検出することで各ＤＡ変換器１０，１１の良否を判定することができる。
【００３２】
また、図３に示すように、複数の第１のＤＡ変換器１０ａ，１０ｂ、複数の第２のＤＡ変換器１１ａ，１１ｂ、複数の増幅器１２ａ，１２ｂ、複数のオペアンプ１３ａ，１３ｂ、複数の切替え器１４ａ，１４ｂを設けた場合には、検査モード時の出力を共通にできる。すなわち、複数の第２のＤＡ変換器１１ａ，１１ｂの出力を論理積（ＡＮＤ）回路１７に入力して、このＡＮＤ回路１７の出力を出力ノード１８に接続する。
【００３３】
そして、各オペアンプ１３ａ，１３ｂが正常なときには出力ノード１８の出力がＨレベルとなり、異常であればＬレベルとなる。このように一つの端子で各ＤＡ変換器１０，１１の良否を判定することで半導体集積回路１の検査時に必要なプローブを可及的に低減させることができ、従って、検査コストをより低減することができる。
【００３４】
なお、上記オペアンプは、２つの入力間の電位差によって動作し、裸利得が高い差動増幅回路などを用いることができ、同様の機能を持つ回路であればどのような回路構成であってもよい。このことは以下においても同様である。
【００３５】
[２．液晶駆動回路及びそれを備えた液晶表示装置の構成及び動作]
以下、本実施形態の半導体集積回路を液晶駆動回路（以下においてはソースドライバ回路を例に挙げる）に適用した場合の具体的な一例を説明する。なお、以下においてはまず液晶駆動回路を備えた液晶表示装置の構成を説明し、その後、液晶駆動回路の構成及び動作を説明する。図４は液晶駆動回路を備えた液晶表示装置の構成を示す図、図５〜図７は液晶駆動回路の構成を示す図、図８〜図１１は液晶駆動回路の動作モードを説明するための図である。
【００３６】
[２．１．液晶駆動装置の構成]
図４に示すように、液晶表示装置２０は、液晶パネル２１、複数のソースドライバ回路２３（液晶駆動回路の一例に相当）を有する水平駆動回路２２、複数のゲートドライバ回路２５を有する垂直駆動回路２４、インターフェイス（Ｉ／Ｆ）回路２６を有している。
【００３７】
液晶パネル２１は、透明な画素電極とＴＦＴとを配置した半導体基板と、表示部全体に一つの透明な電極を形成した対向基板とを有しており、これらの基板間に液晶が封入された構造を有している。そして、スイッチング機能をもつＴＦＴを制御することによって、各画素電極に画素階調に応じた電圧を印加し、各画素電極と対向基板の電極との間の電位差を発生させることにより液晶の透過率を変化させて画像を表示する。
【００３８】
なお、この液晶パネル２１は、これらの画素電極が垂直方向及び水平方向にマトリックス状に配置されている。また、液晶パネル２１の半導体基板上には、垂直方向に配列された各画素電極を接続して各画素電極へ階調電圧を印加するための複数のデータ線と、ＴＦＴのスイッチングさせるための制御信号を印加する走査線とが配置されている。
【００３９】
各画素電極への階調電圧の印加は、データ線を介し、ソースドライバ回路２３から出力される駆動信号によって行われる。すなわち、この駆動信号によって、画像表示の１フレーム期間にデータ線に接続される全ての画素電極への階調電圧の印加が行われ、画素電極が駆動され液晶パネル２１に画像が表示される。
【００４０】
ソースドライバ回路２３は、Ｉ／Ｆ回路２６から出力される信号に基づいて、データ線に駆動信号を水平ライン毎に順次切り替えて出力する。
【００４１】
ゲートドライバ回路２５は、水平ライン毎にＴＦＴをスイッチングさせるための制御信号を順次出力し、これにより一水平ラインずつオンしながらソースドライバ回路２３から出力される駆動信号に基づいて液晶パネル２１に画像を表示していく。
【００４２】
[２．２．ソースドライバ回路の構成]
ソースドライバ回路２３は、図５に示すように、信号処理部３０、ラインバッファ３１、レベルシフタ３２、ＤＡ（デジタル−アナログ）変換ブロック３３、増幅ブロック３４などから構成される。
【００４３】
信号処理部３０は、Ｉ／Ｆ回路２６を介して各種制御信号やデジタル映像信号が入力され、デジタル映像信号に応じた画素データをライン毎に順次ラインバッファ３１へ入力する。また、信号処理部３０は、増幅ブロック３４等に各種制御信号を出力する。例えば、信号処理部３０は、Ｉ／Ｆ回路２６を介して入力される制御信号に基づいてＴＥＳＴ制御信号を増幅ブロック３４へ出力する。このＴＥＳＴ制御信号には、後述するようにＴＥＳＴイネーブル信号やＴＥＳＴモード切替信号などが含まれる。
【００４４】
ラインバッファ３１は、信号処理部３０から入力される各ラインの画素データ（ここでは、１２ビットのデータとする）を保持し、所定のタイミングでライン毎に画素データを順次レベルシフタ３２へ出力する。
【００４５】
レベルシフタ３２は、ラインバッファ３１から出力される各画素データのレベルを液晶パネル２１の液晶とＴＦＴのトランジスタ能力とに応じたレベルにシフトして、デジタル駆動信号を生成する。
【００４６】
ＤＡ変換ブロック３３は、レベルシフタ３２から出力される各デジタル駆動信号をアナログ駆動信号に変換する複数のＤＡ変換器４１，４２（図６，図７等参照）を備えている。各ＤＡ変換器４１，４２は後述するように抵抗ラダー回路における各基準電圧ノードに接続された複数のスイッチを備えており、これらのスイッチを制御することによって、所望の電圧を出力する。
【００４７】
増幅ブロック３４は、ＤＡ変換ブロック３３の各ＤＡ変換器４１，４２に対応して増幅器を備えており、各ＤＡ変換器４１，４２から出力されるアナログ駆動信号をそれぞれ電流増幅して液晶パネル２１に出力して、液晶パネル２１の各画素を駆動する。また、増幅ブロック３４は、信号処理部３０から出力されるＴＥＳＴ制御信号に基づいて、検査モードで動作し、ＤＡ変換器４１，４２の良否を示すＴＥＳＴ出力信号を出力する。
【００４８】
[２．３．ＤＡ変換ブロック及び増幅ブロックの具体的構成]
上述のように構成されたソースドライバ回路２３について、その特徴的部分であるＤＡ変換ブロック３３及び増幅ブロック３４の具体的構成及び動作について説明する。
【００４９】
図６及び図７に示すようにＤＡ変換ブロック３３は、第１の抵抗ラダー回路４０ａ、第２の抵抗ラダー回路４０ｂ、第１のＤＡ変換器４１−ａ１，ｂ１，・・・，ａｎ，ｂｎ、第２のＤＡ変換器４２−ａ１，ｂ１，・・・，ａｎ，ｂｎを備える。なお、以下において、第１のＤＡ変換器４１−ａ１，ｂ１，・・の任意の一つ又は全部を示すときには第１のＤＡ変換器４１とし、第２のＤＡ変換器４２−ａ１，ｂ１，・・の任意の一つ又は全部を示すときには第２のＤＡ変換器４２とする場合がある。
【００５０】
第１の抵抗ラダー回路４０ａは、共通電圧Ｖｃｏｍよりも高い基準電圧Ｖｐ１〜Ｖｐ４を生成する回路であり、第２の抵抗ラダー回路４０ｂは、共通電圧Ｖｃｏｍよりも低い基準電圧Ｖｎ１〜Ｖｎ４を生成する回路である。なお、ここでは、理解を容易にするために各抵抗ラダー回路４０ａ，４０ｂの基準電圧ノードをそれぞれ４つ（Ｖｐ１〜Ｖｐ４、Ｖｎ１〜Ｖｎ４）とするが、実際にはＤＡ変換するビット数を乗じた数の電圧ノードが存在する。
【００５１】
このように、ＤＡ変換ブロック３３には、第１及び第２のＤＡ変換器４１，４２に用いる基準電圧として、各基準電圧ノードの電圧が異なる第１及び第２の抵抗ラダー回路４０ａ，４０ｂが設けられている。
【００５２】
各ＤＡ変換器４１，４２は、抵抗ラダー回路の各基準電圧ノードに接続された複数のスイッチを備えており、これらのスイッチのうち何れかのスイッチを短絡することによって基準電圧ノードを選択し、当該選択した基準電圧ノードの電圧を出力する。
【００５３】
すなわち、第１のＤＡ変換器４１−ａ１，ａ２，・・・、及び第２のＤＡ変換器４２−ａ１，ａ２，・・・は、抵抗ラダー回路４０ａの各基準電圧ノード（Ｖｐ１〜Ｖｐ４）に接続された複数のスイッチを備え、Ｖｐ１〜Ｖｐ４のうちいずれかの基準電圧を出力する。また、第１のＤＡ変換器４１−ｂ１，ｂ２，・・・、及び第２のＤＡ変換器４２−ｂ１，ｂ２，・・・は、抵抗ラダー回路４０ｂの各基準電圧ノード（Ｖｎ１〜Ｖｎ４）に接続された複数のスイッチを備え、Ｖｎ１〜Ｖｎ４のうちいずれかの基準電圧を出力する。
【００５４】
これらのＤＡ変換器４１，４２は、レベルシフタ３２から出力される各デジタル駆動信号に基づいて内部のスイッチを制御し、デジタル駆動信号に応じた電圧を出力することでアナログ駆動信号を生成して出力する。
【００５５】
また、増幅ブロック３４は、複数の増幅部３４ａを備えている。各増幅部３４ａには、増幅器４３−ａ１，ａ２，ｂ１，ｂ２と、オペアンプ４４−ａ１，ａ２，ｂ１，ｂ２と、第１の切替え器４５−ａ１，ａ２，ｂ１，ｂ２と、第２の切替え器４６−ａ１，ａ２，ｂ１，ｂ２、否定論理積（ＮＡＮＤ）回路４７とを備えている。
【００５６】
なお、以下において、増幅器４３−ａ１，ａ２，ｂ１，ｂ２の任意の一つ又は全部を示すときには増幅器４３とし、オペアンプ４４−ａ１，ａ２，ｂ１，ｂ２の任意の一つ又は全部を示すときにはオペアンプ４４とする場合がある。また、第１の切替え器４５−ａ１，ａ２，ｂ１，ｂ２の任意の一つ又は全部を示すときには第１の切替え器４５とし、第２の切替え器４６−ａ１，ａ２，ｂ１，ｂ２、の任意の一つ又は全部を示すときには第２の切替え器４６とする場合がある。
【００５７】
増幅器４３は、オペアンプから構成され、オペアンプの非反転入力ノード(+)を入力とし、反転入力ノード(-)を出力ノードに接続してボルテージフォロアを構成しており、第１のＤＡ変換器４１から出力されるアナログ駆動信号を電流増幅する。
【００５８】
第１の切替え器４５は、信号処理部３０から出力されるＴＥＳＴイネーブル信号に基づいて、オペアンプ４４の出力ノードと第２の切替え器４６の何れかをオペアンプ４４の反転入力ノード(-)に接続する。具体的には、ＴＥＳＴイネーブル信号がＨレベルの時には、第２の切替え器４６をオペアンプ４４の反転入力ノード(-)に接続し、ＴＥＳＴイネーブル信号がＬレベルの時には、オペアンプ４４の出力ノードをオペアンプ４４の反転入力ノード(-)に接続する。
【００５９】
第２の切替え器４６は、信号処理部３０から出力されるＴＥＳＴモード切替信号に基づいて、オペアンプ４４の非反転入力ノード(+)への入力と第１の切替え器４５への入力とを切替える。具体的には、ＴＥＳＴモード切替信号がＬレベルの時に、第１のＤＡ変換器４１の出力をオペアンプ４４の反転入力ノード(-)に接続し、第２のＤＡ変換器４２の出力を第１の切替え器４５に接続する。また、ＴＥＳＴモード切替信号がＨレベルの時に、第２のＤＡ変換器４２の出力をオペアンプ４４の反転入力ノード(-)に接続し、第１のＤＡ変換器４１の出力を第１の切替え器４５に接続する。
【００６０】
ＮＡＮＤ回路４７は、オペアンプ４４−ａ１，ａ２，ｂ１，ｂ２の出力の否定的論理積をとる回路である。すなわち、ＮＡＮＤ回路４７は、これらのオペアンプ４４の出力がすべてＨレベルのときにＬレベルの信号を出力し、これらのオペアンプ４４の出力がいずれか一つでもＬレベルのときにＨレベルの信号を出力する。
【００６１】
また、ソースドライバ回路２３には、複数の増幅部３４ａにおける各ＮＡＮＤ回路４７の出力の論理和をとる複数の論理和（ＯＲ）回路４８が設けられている。図７に示すように、このＯＲ回路４８の出力は他のＯＲ回路４８の出力とＮＡＮＤ回路４７の出力が入力され、最終段のＯＲ回路４８ｘにより複数の増幅部３４ａ全てのＮＡＮＤ回路４７の出力の論理和が出力される。従って、複数の増幅部３４ａのいずれかのＮＡＮＤ回路４７からＨレベルの信号が出力されたときには、最終段のＯＲ回路４８ｘからＨレベルの信号が出力され、それ以外のときには最終段のＯＲ回路４８ｘからＬレベルの信号が出力される。なお、初段のＯＲ回路４８ａは、一方の入力ノードが接地電位に接続される。
【００６２】
[２．４．ＤＡ変換ブロック及び増幅ブロックの動作]
上述のように構成されたソースドライバ回路２３について、ＤＡ変換ブロック３３及び増幅ブロック３４の動作を中心に具体的に説明する。
【００６３】
ソースドライバ回路２３は、外部から入力された制御信号に基づいて、通常モードの動作に加え、検査モードで動作することによりＤＡ変換器４１，４２の良否の判定が可能となっている。また、検査モードでは第１検査モードと第２検査モードでの動作により精度よくＤＡ変換器４１，４２の良否を可能としている。
【００６４】
[２．４．１．通常モードの動作]
まず、通常モードの動作について説明する。通常モード時において、ソースドライバ回路２３には表示すべき画像に応じたデジタル映像信号が入力され、信号処理部３０は入力するデジタル映像信号に基づいて表示すべき画像の各ラインの画素データをラインバッファ３１へ順次入力する。
【００６５】
ラインバッファ３１は表示する画像のライン毎に各画素に対応したデジタル駆動信号を出力し、レベルシフタ３２でレベルを調整後、ＤＡ変換ブロック３３に入力される。
【００６６】
ＤＡ変換ブロック３３では、上記各画素に対応したデジタル駆動信号をアナログ駆動信号に変換して増幅ブロック３４へ出力する。
【００６７】
従って、各第１のＤＡ変換器４１から各増幅器４３へアナログ駆動信号が入力され、各増幅器４３により電流増幅されて出力される。
【００６８】
また、このとき、増幅ブロック３４には、信号処理部３０からＬレベルのＴＥＳＴイネーブル信号と、ＬレベルのＴＥＳＴモード切替信号が入力される。そのため、第２の切替え器４６により、第２のＤＡ変換器４２の出力ノードがオペアンプ４４の非反転入力ノード(+)に接続され、第１の切替え器４５により、オペアンプ４４の出力ノードがオペアンプ４４の反転入力ノード(-)に接続される。すなわち、オペアンプ４４は、第２のＤＡ変換器４２の出力を電流増幅するボルテージフォロアとして機能する。
【００６９】
このように通常モードでは、図８に示すように、オペアンプ４４によりボルテージフォロアが構成され、第２のＤＡ変換器４２から出力されるアナログ駆動信号はオペアンプ４４により電流増幅されて出力される。また、第１のＤＡ変換器４１から出力されたアナログ駆動信号は増幅器４３により電流増幅されて出力される。
【００７０】
なお、液晶パネル２１に共通電圧Ｖｃｏｍよりも低いアナログ駆動信号を出力するときにはＤＡ変換器４１−ｂ１，・・・ｂｎ、４２−ｂ１，・・・ｂｎが動作し、液晶パネル２１に共通電圧Ｖｃｏｍよりも高いアナログ駆動信号を出力するときにはＤＡ変換器４１−ａ１，・・・ａｎ、４２−ａ１，・・・ａｎが動作する。また、図示しないが、ソースドライバ回路２３には、増幅器４３−ａ１と４３−ｂ１の出力、４３−ａ２と４３−ｂ２の出力、オペアンプ４４−ａ１と４４−ｂ１の出力、４４−ａ２と４４−ｂ２の出力をそれぞれ入れ替える切換え器が備えられている。
【００７１】
[２．４．２．検査モード]
次に、検査モードについて説明する。この検査モードは、さらにオペアンプ４４への入力が互いに入れ替わる第１検査モードと第２検査モードがあり、図示しない半導体検査装置によって実行されるものである。半導体検査装置は、ソースドライバ回路２３の入力端子に制御信号を入力し、出力端子ＴＥＳＴ−ＯＵＴから出力される電圧を検出することによってＤＡ変換ブロック３３の良否を検出する。
【００７２】
検査モードは、半導体検査装置からソースドライバ回路２３に検査開始を示す制御信号が入力されたときに通常モードから移行して開始され、検査終了を示す制御信号が入力されたときに終了して通常モードに移行する。
【００７３】
半導体検査装置から検査開始を示す制御信号が入力されると、信号処理部３０は、ＨレベルのＴＥＳＴイネーブル信号を増幅ブロック３４へ入力する。
【００７４】
ＨレベルのＴＥＳＴイネーブル信号が増幅ブロック３４に入力されると、第１の切替え器４５は、オペアンプ４４の出力ノードと反転入力ノード(-)との接続を切り離し、反転入力ノード(-)を第２の切替え器４６へ接続する。これにより、オペアンプ４４は、第１のＤＡ変換器４１の出力と第２のＤＡ変換器４２の出力とを比較する比較器として機能する。
【００７５】
また、信号処理部３０は、半導体検査装置から入力される制御信号に応じて、ＴＥＳＴモード切替信号をＨレベル又はＬレベルのいずれかにして増幅ブロック３４へ入力する。
【００７６】
ＬレベルのＴＥＳＴモード切替信号が増幅ブロック３４へ入力されると、第２の切替え器４６は、第１検査モードで動作する。すなわち、第２の切替え器４６は、第２のＤＡ変換器４２の出力ノードをオペアンプ４４の非反転入力ノード(+)に接続し、第１のＤＡ変換器４１の出力ノードを第１の切替え器４５を介してオペアンプ４４の反転入力ノード(-)に接続する。
【００７７】
また、ＨレベルのＴＥＳＴモード切替信号が増幅ブロック３４へ入力されると、第２の切替え器４６は、第２検査モードで動作する。すなわち、第２の切替え器４６は、第２のＤＡ変換器４２の出力ノードを第１の切替え器４５を介してオペアンプ４４の反転入力ノード(-)に接続し、第１のＤＡ変換器４１の出力ノードをオペアンプ４４の非反転入力ノード(+)に接続する。
【００７８】
（第１検査モード）
第１検査モードでは、上述のようにオペアンプ４４の非反転入力ノード(+)には第２のＤＡ変換器４２の出力ノードが接続され、オペアンプ４４の反転入力ノード(-)には第１の切替え器４５を介して第１のＤＡ変換器４１の出力ノードが接続される。
【００７９】
そして、図９（ａ）に示すように、第１のＤＡ変換器４１にはＣｏｄｅＡのデジタル駆動信号が入力され、この第１のＤＡ変換器４１によりアナログ駆動信号に変換されて増幅器４３の入力ノードとオペアンプ４４の反転入力端子(-)に入力される。また、第２のＤＡ変換器４２にはＣｏｄｅＢのデジタル駆動信号が入力され、この第２のＤＡ変換器４２によりアナログ駆動信号に変換されてオペアンプ４４の非反転入力端子(+)に入力される。
【００８０】
この状態で、ＣｏｄｅＡによるアナログ駆動信号の電圧レベルがＣｏｄｅＢによるアナログ駆動信号の電圧レベルよりも低くなるように、図１０に示す出力順でＣｏｄｅＡ及びＣｏｄｅＢが出力されるように映像デジタル信号を入力する。すなわち、（ＣｏｄｅＡ：ＣｏｄｅＢ）が、（００：０１）、（０１：１０）、（１０：１１）の関係で順次入力されるようにする。これにより、各ＤＡ変換器４１，４２が正常なときには、第１のＤＡ変換器４１から出力されるアナログ駆動信号の電圧レベルはＶｎ１→Ｖｎ２→Ｖｎ３と変化し、第２のＤＡ変換器４２から出力されるアナログ駆動信号の電圧レベルはＶｎ２→Ｖｎ３→Ｖｎ４と変化する。Ｖｎ１＜Ｖｎ２＜Ｖｎ３＜Ｖｎ４の関係にあるため、オペアンプ４４からはＨレベルの電圧が継続して出力されて、正常検出を示す信号がＮＡＮＤ回路４７から出力される。すなわち、ＮＡＮＤ回路４７の出力電圧がＬレベルとなる。
【００８１】
しかし、第１のＤＡ変換器４１又は第２のＤＡ変換器４２が異常であるときには、基本的に上記出力動作が行なわれず、オペアンプ４４からはＨレベルの電圧が継続して出力されず、ＮＡＮＤ回路４７の出力電圧が一時的又は継続的にＨレベルとなる。すなわち、ＮＡＮＤ回路４７から異常検出を示す信号が出力される。その結果、ＯＲ回路４８ｘを介して出力端子ＴＥＳＴ−ＯＵＴから出力される電圧が一時的又は継続的にＨレベルとなる。
【００８２】
従って、第１検査モード中に出力端子ＴＥＳＴ−ＯＵＴの電圧が継続的にＬレベルのときにＤＡ変換ブロック３３が良品であると判定し、出力端子ＴＥＳＴ−ＯＵＴの電圧が一時的又は継続的にＨレベルのときにＤＡ変換ブロック３３が不良品であると判定できる。
【００８３】
（第２検査モード）
第２検査モードでは、上述のようにオペアンプ４４の反転入力ノード(-)には第１の切替え器４５を介して第２のＤＡ変換器４２の出力ノードが接続され、オペアンプ４４の非反転入力ノード(+)には第１のＤＡ変換器４１の出力ノードが接続される。
【００８４】
そして、図９（ｂ）に示すように、第１のＤＡ変換器４１にはＣｏｄｅＡのデジタル駆動信号が入力され、この第１のＤＡ変換器４１によりアナログ駆動信号に変換されて増幅器４３の入力ノードとオペアンプ４４の非反転入力端子(+)に入力される。また、第２のＤＡ変換器４２にはＣｏｄｅＢのデジタル駆動信号が入力され、この第２のＤＡ変換器４２によりアナログ駆動信号に変換されてオペアンプ４４の反転入力端子(-)に入力される。
【００８５】
この状態で、ＣｏｄｅＢによるアナログ駆動信号の電圧レベルがＣｏｄｅＡによるアナログ駆動信号の電圧レベルよりも低くなるように、図１０に示す出力順でＣｏｄｅＡ及びＣｏｄｅＢが出力されるように映像デジタル信号を入力する。すなわち、（ＣｏｄｅＡ：ＣｏｄｅＢ）が、（０１：００）、（１０：０１）、（１１：１０）の関係で順次入力されるようにする。各ＤＡ変換器４１，４２が正常なときには、第１のＤＡ変換器４１の出力電圧レベルはＶｎ２→Ｖｎ３→Ｖｎ４と変化し、第２のＤＡ変換器４２の出力電圧レベルはＶｎ１→Ｖｎ２→Ｖｎ３と変化し、オペアンプ４４からはＨレベルの電圧が継続して出力されて、正常検出を示す信号がＮＡＮＤ回路４７から出力される。すなわち、ＮＡＮＤ回路４７の出力電圧がＬレベルとなる。
【００８６】
しかし、第１のＤＡ変換器４１又は第２のＤＡ変換器４２が異常であるときには、基本的に上記動作が行なわれず、オペアンプ４４からはＨレベルの電圧が継続して出力されず、ＮＡＮＤ回路４７の出力電圧が一時的又は継続的にＨレベルとなる。すなわち、ＮＡＮＤ回路４７から異常検出を示す信号が出力される。その結果、ＯＲ回路４８ｘを介して出力端子ＴＥＳＴ−ＯＵＴから出力される電圧が一時的又は継続的にＨレベルとなる。
【００８７】
従って、第２検査モード中に出力端子ＴＥＳＴ−ＯＵＴの電圧が継続的にＬレベルのときにＤＡ変換ブロック３３が良品であると判定し、出力端子ＴＥＳＴ−ＯＵＴの電圧が一時的又は継続的にＨレベルのときにＤＡ変換ブロック３３が不良品であると判定できる。
【００８８】
この第２検査モードは、第１検査モードで検出できない不良を検出することができる。例えば、第２のＤＡ変換器４２の一部のスイッチが故障してＶｐ４の電位ノードに常に接続されているようなときには、第１の検査モードでは常にオペアンプ４４の出力がＨレベルとなり、出力端子ＴＥＳＴ−ＯＵＴからＬレベルの信号が出力される。一方、このような場合に第２検査モードでは、一時的又は継続的にオペアンプ４４からＬレベルの信号が出力されることになり、出力端子ＴＥＳＴ−ＯＵＴから一時的又は継続的にＨレベルの信号が出力される。同様に、第２検査モードで検出できない不良を第１検査モードで検出することが可能である。
【００８９】
従って、第１検査モードと第２検査モードを実行することにより、ＤＡ変換ブロック３３の不良の検出を精度よく行うことができる。
【００９０】
この第１検査モードと第２検査モードを連続実行することにより、半導体検査装置では、出力端子ＴＥＳＴ−ＯＵＴの電圧が継続的にＬレベルのときにだけ、ＤＡ変換ブロック３３が良品であると判定でき、その他の場合には不良品であると判定することができる。
【００９１】
なお、第１検査モード又は第２検査モードのいずれかの検査モードを設けずに、図１１に示すように、ＣｏｄｅＡ＞ＣｏｄｅＢの状態とＣｏｄｅＡ＜ＣｏｄｅＢの状態とで検査を行うようにしてもよい。この場合、図１２に示すように、オペアンプ４４−ａ１，ｂ１，ａ２，ｂ２の出力の論理和をとるＯＲ回路５０を設けると共に、このＯＲ回路５０の出力とＮＡＮＤ回路４７の出力とを選択して出力する第３の切替え器５１を設ける。
【００９２】
そして、ＣｏｄｅＡ＜ＣｏｄｅＢの状態のときには第３の切替え器５１を制御してＮＡＮＤ回路４７の出力をＯＲ回路４８に入力し、ＣｏｄｅＡ＞ＣｏｄｅＢの状態のときには第３の切替え器５１を制御してＯＲ回路５０の出力をＯＲ回路４８に入力する。このようにすることで、ＤＡ変換ブロック３３が良品である場合には、出力端子ＴＥＳＴ−ＯＵＴの電圧が継続的にＬレベルとなり、それ以外の場合には一時的又は継続的にＨレベルとなり、第２の切替え器４６を設ける必要がない。
【００９３】
また、図６及び図７等の回路構成では、オペアンプ４４の出力をＮＡＮＤ回路４７に入力して、ＤＡ変換ブロック３３の正常時に出力端子ＴＥＳＴ−ＯＵＴからＬレベルを出力させるようにしたが、これに限られない。例えば、ＮＡＮＤ回路４７に代えてＡＮＤ回路を設け、ＤＡ変換ブロック３３の正常時に出力端子ＴＥＳＴ−ＯＵＴからＨレベルを出力させるようにしてもよい。この場合、ＯＲ回路４８に代えてＡＮＤ回路を用いることにより、ＤＡ変換ブロック３３の正常時には出力端子ＴＥＳＴ−ＯＵＴの電圧が継続的にＨレベルとなり、異常時には一時的又は継続的に出力端子ＴＥＳＴ−ＯＵＴからＬレベルを出力させることができる。
【００９４】
このようにソースドライバ回路２３には、ｎ個（ｎは整数）の第１のＤＡ変換器４１、ｎ個の第２のＤＡ変換器４２、第１のＤＡ変換器４１の出力を増幅するｎ個の増幅器４３、第２のＤＡ変換器４２の出力を入力するｎ個のオペアンプ４４が設けられている。
【００９５】
そして、ソースドライバ回路２３には、半導体検査装置から出力される制御信号に基づき、第２のＤＡ変換器４２の出力を増幅する増幅器としてオペアンプ４４を機能させる通常モードと、第２のＤＡ変換器２の出力を第１のＤＡ変換器４１の出力と比較する比較器としてオペアンプ４４を機能させる検査モードとを切替える第１の切替え器４５を有している。
【００９６】
このように本実施形態におけるソースドライバ回路２３では、オペアンプ４４を増幅器に加え比較器としても機能させることとしているので、別途比較器を設ける必要がなく、また複数の比較器の出力を論理回路で集約して出力するようにしている。従って、実装面積の増加を抑制しつつデバイス検査時に出力ノードへのプローブ数を大幅に削減することが可能となり、同時に測定可能なデバイス数を増加させることができ、１デバイスあたりのテスト時間を短縮し、検査コストを削減することが可能となる。
【００９７】
また、ソースドライバ回路２３には、検査モードのときに、オペアンプ４４の反転入力ノード(-)に第１のＤＡ変換器４１の出力を入力するとともに、オペアンプ４４の非反転入力ノード(+)に第２のＤＡ変換器４２の出力を入力する第１検査モードと、オペアンプ４４の反転入力ノード(-)に第２のＤＡ変換器４２の出力を入力するとともに、オペアンプ４４の非反転入力ノード(+)に第１のＤＡ変換器４１の出力を入力する第２検査モードとを切替える第２の切替え器４６とを設けている。
【００９８】
このように第１検査モードと第２検査モードとを設けることにより、半導体検査装置による検出を容易に行うことができる。すなわち、半導体検査装置では、第１検査モードと第２検査モードを連続的に実施し、出力端子ＴＥＳＴ−ＯＵＴの電圧が継続的にＬレベル又はＨレベルのときにだけ、ＤＡ変換ブロック３３が良品であると判定でき、その他の場合には不良品であると判定できる。
【００９９】
特に、図６等に示すように、増幅ブロック３４を複数の増幅部３４ａに分けて、複数のオペアンプ４４の出力を論理回路（例えば、ＮＡＮＤ回路４７）に入力して、各増幅部３４ａの出力を論理回路で論理和や論理積をとる場合には、その論理回路の構成を簡易にすることができ、ソースドライバ回路２３の実装面積の増加を抑制することができる。
【０１００】
また、検査モードにおいて、上述のようにＤＡ変換器４１，４２から出力させる電圧を順次増加又は減少させていくようにしているので、オペアンプ４４の比較器としての応答性を高めることができ、検査速度を向上させることができる。その結果、１デバイスあたりのテスト時間を短縮し、検査コストを削減することが可能となる。
【０１０１】
[３．その他の実施形態]
上述においては、２種類の抵抗ラダー回路４０ａ，４０ｂにより、高電圧側のＤＡ変換器４１ａ，４２ａと低電圧側のＤＡ変換器４１ｂ、４２ｂとを設けることとしたが、これに限られない。例えば、図１３に示すように低電圧側から高電圧側にかけて基準電圧を生成する抵抗ラダー回路４０’を設けるようにしてもよい。
【０１０２】
また、検査モード時にオペアンプ４４から同じレベルの電圧が出力されたときに、ＤＡ変換ブロック３３を良品として判定するようにしたが、これに限られない。例えば、隣接するオペアンプ４４への入力を交互に入れ替えるようにして、隣接するオペアンプ４４同士で互いに異なる電圧が出力されたときにＤＡ変換ブロック３３を良品と判定するようにしてもよい。
【０１０３】
本発明に係る実施の一形態について具体的に説明したが、本発明は、上述した実施の形態に限定されるものでなく、本発明の技術的思想に基づく各種の変形は可能である。
【符号の説明】
【０１０４】
１ 半導体集積回路
１０ 第１のＤＡ変換器
１１ 第２のＤＡ変換器
１２ 増幅器
１３ オペアンプ
２０ 液晶表示装置
２３ ソースドライバ回路（半導体集積回路の一例）
３０ 信号処理部
３１ ラインバッファ
３２ レベルシフタ
３３ ＤＡ変換ブロック
３４ 増幅ブロック
４０ａ，４０ｂ 抵抗ラダー回路
４１ 第１のＤＡ変換器
４２ 第２のＤＡ変換器
４３ 増幅器
４４ オペアンプ
４５ 第１の切替え器
４６ 第２の切替え器
４７ 否定論理積回路
４８ 論理和回路
【技術分野】
【０００１】
本発明は、ＤＡ（デジタル−アナログ）変換器及びＤＡ変換器の出力を増幅する増幅器を備えた半導体集積回路、液晶駆動回路及び液晶表示装置に関する。
【背景技術】
【０００２】
従来から半導体集積回路においては、例えば、液晶パネルに設けられた画素を駆動させるための駆動信号を出力する液晶駆動回路のように、複数のＤＡ変換器とこれらのＤＡ変換器の出力を増幅する複数の増幅器とを備えるものが知られている。
【０００３】
この種の半導体集積回路は、例えば、図１４に示すように、複数の基準電圧を生成する抵抗ラダー回路１０１と、複数のＤＡ変換器１０２ａ〜１０２ｎと、各ＤＡ変換器１０２ａ〜１０２ｎの出力を増幅する増幅器１０３ａ〜１０３ｎとを備えている。
【０００４】
ＤＡ変換器１０２ａ〜１０２ｎは、それぞれ複数のスイッチを備えて構成され、外部から入力されるデジタル信号（以下、「入力デジタル信号」とする。）に応じて複数のスイッチのうち一のスイッチを選択して、入力デジタル信号に応じた電圧を出力する。
【０００５】
増幅器１０３ａ〜１０３ｎは、それぞれオペアンプにより構成され、反転入力ノードと出力ノードとが接続されて非反転入力ノードに入力されたアナログ信号を電流増幅して出力するボルテージフォロアとして機能する。
【０００６】
かかる半導体集積回路（以下「デバイス」とも呼ぶ）は、製造時に所定の検査用のデジタル信号を入力して各ＤＡ変換器１０２ａ〜１０２ｎを動作させ、増幅器１０３ａ〜１０３ｎから所望のアナログ電圧値が出力するか否かを判定して、その良否が判定される。
【０００７】
しかしながら、かかる良否判定では、出力ノード１０４ａ〜１０４ｎの全てに検査用プローブを接続して所望のアナログ電圧値が正常に出力されているかを判定することになるため、出力ノード数が増大するにつれて必要となる検査用プローブ数も増大する。半導体検査装置では一度に測定可能な検査用プローブの数に上限があるため、一度に測定可能なデバイス数を減少させ、検査コストの増大を招いていた。
【０００８】
そこで、図１５に示すように、２つのＤＡ変換器の出力を比較する比較器１０５を設け、各ＤＡ変換器の出力電圧を変化させて比較器１０５から出力される電圧を検出することにより、各ＤＡ変換器の良否を判定する技術が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−２７９１３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に記載の技術では、別途比較器１０５が必要となることから、半導体集積回路における実装面積が増大してしまい、製造コストを増大させてしまうことになる。
【００１１】
そこで、本発明は、実装面積の増加を抑制しつつ、検査コストを低減させることができる半導体集積回路、液晶駆動回路及び液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、請求項１に記載の発明は、第１のＤＡ変換器と、第２のＤＡ変換器と、前記第１のＤＡ変換器の出力を増幅する増幅器と、前記第２のＤＡ変換器の出力を入力するオペアンプと、前記第２のＤＡ変換器の出力を増幅する増幅器として前記オペアンプを機能させる通常モードと、前記第２のＤＡ変換器の出力を前記第１のＤＡ変換器の出力と比較する比較器として前記オペアンプを機能させる検査モードとを切替える切替え器と、を備えた半導体集積回路とした。
【００１３】
また、請求項２に記載の発明は、請求項１に記載の半導体集積回路において、前記検査モードのときに、前記オペアンプの非反転入力ノードに前記第１のＤＡ変換器の出力を入力するとともに、前記オペアンプの反転入力ノードに前記第２のＤＡ変換器の出力を入力する第１検査モードと、前記オペアンプの非反転入力ノードに前記第２のＤＡ変換器の出力を入力するとともに、前記オペアンプの反転入力ノードに前記第１のＤＡ変換器の出力を入力する第２検査モードとを切替える第２の切替え器を備えたものである。
【００１４】
また、請求項３に記載の発明は、請求項１又は請求項２に記載の半導体集積回路において、ｎ個（ｎは２以上の整数）の前記第１のＤＡ変換器と、ｎ個の前記第２のＤＡ変換器と、各前記第１のＤＡ変換器の出力を増幅するｎ個の前記増幅器と、各前記第２のＤＡ変換器の出力を入力するｎ個の前記オペアンプと、ｎ個の前記切替え器と、を備えたものである。
【００１５】
また、請求項４に記載の発明は、請求項３に記載の半導体集積回路において、前記ｎ個のオペアンプの出力がすべてＨレベル又はＬレベルのときに正常検出を示す信号を出力し、前記ｎ個のオペアンプの出力がいずれか一つでもＬレベル又はＨレベルのときに異常検出を示す信号を出力する論理回路を備えたものである。
【００１６】
また、請求項５に記載の発明は、ｎ個（ｎは２以上の整数）の第１のＤＡ変換器と、ｎ個の第２のＤＡ変換器と、各前記第１のＤＡ変換器の出力を増幅して液晶パネルに出力するｎ個の増幅器と、各前記第２のＤＡ変換器の出力を入力するｎ個のオペアンプと、前記第２のＤＡ変換器の出力を増幅する増幅器として前記オペアンプを機能させる通常モードと、前記第２のＤＡ変換器の出力を前記第１のＤＡ変換器の出力と比較する比較器として前記オペアンプを機能させる検査モードとを切替えるｎ個の切替え器と、を備えた液晶駆動回路とした。
【００１７】
また、請求項６に記載の発明は、液晶パネルと、この液晶パネルに設けられた画素を駆動させるための駆動信号を出力する液晶駆動回路とを備え、前記液晶駆動回路は、ｎ個（ｎは２以上の整数）の第１のＤＡ変換器と、ｎ個の第２のＤＡ変換器と、各前記第１のＤＡ変換器の出力を増幅して液晶パネルに出力するｎ個の増幅器と、各前記第２のＤＡ変換器の出力を入力するｎ個のオペアンプと、前記第２のＤＡ変換器の出力を増幅する増幅器として前記オペアンプを機能させる通常モードと、前記第２のＤＡ変換器の出力を前記第１のＤＡ変換器の出力と比較する比較器として前記オペアンプを機能させる検査モードとを切替えるｎ個の切替え器と、を備えた液晶表示装置とした。
【発明の効果】
【００１８】
本発明によれば、実装面積の増加を抑制しつつ、デバイス検査時に出力ノードへのプローブ数を削減することが可能となり、同時に測定可能なデバイス数を増加させることができる。これにより１デバイスあたりのテスト時間を短縮し、検査コストを削減することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態の半導体集積回路の構成を示す図である。
【図２】本発明の一実施形態の半導体集積回路の動作を説明するための図である。
【図３】本発明の一実施形態の半導体集積回路の構成を示す図である。
【図４】本発明の一実施形態の液晶駆動回路を備えた液晶表示装置の構成を示す図である。
【図５】図４に示す液晶駆動回路の構成を示す図である。
【図６】図４に示す液晶駆動回路の構成を示す図である。
【図７】図４に示す液晶駆動回路の構成を示す図である。
【図８】図４に示す液晶駆動回路の動作モードを説明するための図である。
【図９】図４に示す液晶駆動回路の動作モードを説明するための図である。
【図１０】図４に示す液晶駆動回路の動作モードを説明するための図である。
【図１１】図４に示す液晶駆動回路の動作モードを説明するための図である。
【図１２】他の液晶駆動回路の動作モードを説明するための図である。
【図１３】他の液晶駆動回路の動作モードを説明するための図である。
【図１４】ＤＡ変換器及び増幅器を備えた従来の半導体集積回路の構成を示す図である。
【図１５】ＤＡ変換器及び増幅器を備えた従来の半導体集積回路の構成を示す図である。
【発明を実施するための形態】
【００２０】
以下、発明を実施するための形態（以下、「実施形態」とする）について説明する。なお、説明は以下の順序で行う。
１．半導体集積回路の概要
２．液晶駆動回路及びそれを備えた液晶表示装置の構成及び動作
３．その他の実施形態
【００２１】
［１. 半導体集積回路の概要］
本実施形態の半導体集積回路の概要について図面を参照して具体的に説明する。図１及び図３は本実施形態の半導体集積回路の構成を示す図、図２は本実施形態の半導体集積回路の動作を説明するための図である。
【００２２】
図１に示すように、本実施形態の半導体集積回路１は、第１のＤＡ変換器１０と、第２のＤＡ変換器１１と、第１のＤＡ変換器１０の出力を増幅する増幅器１２と、第２のＤＡ変換器１１の出力を入力するオペアンプ１３とを備えている。
【００２３】
第１及び第２のＤＡ変換器１０，１１は、それぞれ外部から入力されるデジタル制御信号に基づいた電圧値のアナログ信号を出力する。各ＤＡ変換器１０，１１は、それぞれ異なる電圧に接続された複数のスイッチを備えており、これらのスイッチをデジタル制御信号に基づいて制御することによって当該デジタル制御信号に応じた電圧値のアナログ信号を出力する。
【００２４】
増幅器１２は、オペアンプから構成され、オペアンプの非反転入力ノードを入力とし、反転入力ノードを出力ノードに接続してボルテージフォロアを構成している。
【００２５】
さらに、半導体集積回路１には、増幅器としてオペアンプ１３を機能させる通常モードとオペアンプ１３を比較器として機能させる検査モードとを切替える切替え器１４を備えている。
【００２６】
そして、通常モード時においては、オペアンプ１３は第２のＤＡ変換器１１の出力を電流増幅して出力ノード１６から出力し、検査モード時においては、オペアンプ１３は第２のＤＡ変換器１１の出力を第１のＤＡ変換器１０の出力と比較する。
【００２７】
具体的には、通常モード時においては、図２（ａ）に示すように、オペアンプ１３の非反転入力ノードを入力とし、反転入力ノードを出力ノードに接続してボルテージフォロアを構成する。また、検査モード時においては、図２（ｂ）に示すように、オペアンプ１３の反転入力ノードに第１のＤＡ変換器１０の出力を入力するとともに、オペアンプ１３の非反転入力ノードに第２のＤＡ変換器１１の出力を入力する。
【００２８】
このように通常モード時には、オペアンプ１３を増幅器として機能させつつも、検査モード時にはオペアンプ１３を比較器として機能させるようにしている。そのため、別途比較器を用意する必要が無く、実装面積の増加を抑制することができる。
【００２９】
また、検査モード時には、第１のＤＡ変換器１０から出力させる電圧を第２のＤＡ変換器１１から出力させる電圧よりも低い関係となるように設定し、この関係を維持しつつも第１及び第２のＤＡ変換器１０，１１から出力させる電圧を順次増加させていく。このとき各ＤＡ変換器１０が正常であれば、オペアンプ１３の出力はＨレベル（高電位レベル）となり、異常であればＬレベル（低電位レベル）となる。従って、オペアンプ１３の出力を出力ノード１６で検出することで各ＤＡ変換器１０，１１の良否を判定することができる。
【００３０】
また、第１のＤＡ変換器１０が異常で電圧が最小電圧に固定されているときには、第２のＤＡ変換器１１の出力よりも常に電圧が低くなる。第２のＤＡ変換器１１が異常で電圧が最大電圧のときにも同様のことが言える。そのため、上記のような電圧を各ＤＡ変換器１０，１１から出力させたのでは、各ＤＡ変換器１０，１１の異常が検出できない場合がある。
【００３１】
そこで、上記検査の後、第１のＤＡ変換器１０から出力させる電圧を第２のＤＡ変換器１１から出力させる電圧よりも高い関係となるように設定し、この関係を維持しつつも第１及び第２のＤＡ変換器１０，１１から出力させる電圧を順次増加させていく。このとき各ＤＡ変換器１０が正常であれば、オペアンプ１３の出力はＬレベルとなり、異常であればＨレベルとなり、上記検査と合わせて、出力ノード１６で検出することで各ＤＡ変換器１０，１１の良否を判定することができる。
【００３２】
また、図３に示すように、複数の第１のＤＡ変換器１０ａ，１０ｂ、複数の第２のＤＡ変換器１１ａ，１１ｂ、複数の増幅器１２ａ，１２ｂ、複数のオペアンプ１３ａ，１３ｂ、複数の切替え器１４ａ，１４ｂを設けた場合には、検査モード時の出力を共通にできる。すなわち、複数の第２のＤＡ変換器１１ａ，１１ｂの出力を論理積（ＡＮＤ）回路１７に入力して、このＡＮＤ回路１７の出力を出力ノード１８に接続する。
【００３３】
そして、各オペアンプ１３ａ，１３ｂが正常なときには出力ノード１８の出力がＨレベルとなり、異常であればＬレベルとなる。このように一つの端子で各ＤＡ変換器１０，１１の良否を判定することで半導体集積回路１の検査時に必要なプローブを可及的に低減させることができ、従って、検査コストをより低減することができる。
【００３４】
なお、上記オペアンプは、２つの入力間の電位差によって動作し、裸利得が高い差動増幅回路などを用いることができ、同様の機能を持つ回路であればどのような回路構成であってもよい。このことは以下においても同様である。
【００３５】
[２．液晶駆動回路及びそれを備えた液晶表示装置の構成及び動作]
以下、本実施形態の半導体集積回路を液晶駆動回路（以下においてはソースドライバ回路を例に挙げる）に適用した場合の具体的な一例を説明する。なお、以下においてはまず液晶駆動回路を備えた液晶表示装置の構成を説明し、その後、液晶駆動回路の構成及び動作を説明する。図４は液晶駆動回路を備えた液晶表示装置の構成を示す図、図５〜図７は液晶駆動回路の構成を示す図、図８〜図１１は液晶駆動回路の動作モードを説明するための図である。
【００３６】
[２．１．液晶駆動装置の構成]
図４に示すように、液晶表示装置２０は、液晶パネル２１、複数のソースドライバ回路２３（液晶駆動回路の一例に相当）を有する水平駆動回路２２、複数のゲートドライバ回路２５を有する垂直駆動回路２４、インターフェイス（Ｉ／Ｆ）回路２６を有している。
【００３７】
液晶パネル２１は、透明な画素電極とＴＦＴとを配置した半導体基板と、表示部全体に一つの透明な電極を形成した対向基板とを有しており、これらの基板間に液晶が封入された構造を有している。そして、スイッチング機能をもつＴＦＴを制御することによって、各画素電極に画素階調に応じた電圧を印加し、各画素電極と対向基板の電極との間の電位差を発生させることにより液晶の透過率を変化させて画像を表示する。
【００３８】
なお、この液晶パネル２１は、これらの画素電極が垂直方向及び水平方向にマトリックス状に配置されている。また、液晶パネル２１の半導体基板上には、垂直方向に配列された各画素電極を接続して各画素電極へ階調電圧を印加するための複数のデータ線と、ＴＦＴのスイッチングさせるための制御信号を印加する走査線とが配置されている。
【００３９】
各画素電極への階調電圧の印加は、データ線を介し、ソースドライバ回路２３から出力される駆動信号によって行われる。すなわち、この駆動信号によって、画像表示の１フレーム期間にデータ線に接続される全ての画素電極への階調電圧の印加が行われ、画素電極が駆動され液晶パネル２１に画像が表示される。
【００４０】
ソースドライバ回路２３は、Ｉ／Ｆ回路２６から出力される信号に基づいて、データ線に駆動信号を水平ライン毎に順次切り替えて出力する。
【００４１】
ゲートドライバ回路２５は、水平ライン毎にＴＦＴをスイッチングさせるための制御信号を順次出力し、これにより一水平ラインずつオンしながらソースドライバ回路２３から出力される駆動信号に基づいて液晶パネル２１に画像を表示していく。
【００４２】
[２．２．ソースドライバ回路の構成]
ソースドライバ回路２３は、図５に示すように、信号処理部３０、ラインバッファ３１、レベルシフタ３２、ＤＡ（デジタル−アナログ）変換ブロック３３、増幅ブロック３４などから構成される。
【００４３】
信号処理部３０は、Ｉ／Ｆ回路２６を介して各種制御信号やデジタル映像信号が入力され、デジタル映像信号に応じた画素データをライン毎に順次ラインバッファ３１へ入力する。また、信号処理部３０は、増幅ブロック３４等に各種制御信号を出力する。例えば、信号処理部３０は、Ｉ／Ｆ回路２６を介して入力される制御信号に基づいてＴＥＳＴ制御信号を増幅ブロック３４へ出力する。このＴＥＳＴ制御信号には、後述するようにＴＥＳＴイネーブル信号やＴＥＳＴモード切替信号などが含まれる。
【００４４】
ラインバッファ３１は、信号処理部３０から入力される各ラインの画素データ（ここでは、１２ビットのデータとする）を保持し、所定のタイミングでライン毎に画素データを順次レベルシフタ３２へ出力する。
【００４５】
レベルシフタ３２は、ラインバッファ３１から出力される各画素データのレベルを液晶パネル２１の液晶とＴＦＴのトランジスタ能力とに応じたレベルにシフトして、デジタル駆動信号を生成する。
【００４６】
ＤＡ変換ブロック３３は、レベルシフタ３２から出力される各デジタル駆動信号をアナログ駆動信号に変換する複数のＤＡ変換器４１，４２（図６，図７等参照）を備えている。各ＤＡ変換器４１，４２は後述するように抵抗ラダー回路における各基準電圧ノードに接続された複数のスイッチを備えており、これらのスイッチを制御することによって、所望の電圧を出力する。
【００４７】
増幅ブロック３４は、ＤＡ変換ブロック３３の各ＤＡ変換器４１，４２に対応して増幅器を備えており、各ＤＡ変換器４１，４２から出力されるアナログ駆動信号をそれぞれ電流増幅して液晶パネル２１に出力して、液晶パネル２１の各画素を駆動する。また、増幅ブロック３４は、信号処理部３０から出力されるＴＥＳＴ制御信号に基づいて、検査モードで動作し、ＤＡ変換器４１，４２の良否を示すＴＥＳＴ出力信号を出力する。
【００４８】
[２．３．ＤＡ変換ブロック及び増幅ブロックの具体的構成]
上述のように構成されたソースドライバ回路２３について、その特徴的部分であるＤＡ変換ブロック３３及び増幅ブロック３４の具体的構成及び動作について説明する。
【００４９】
図６及び図７に示すようにＤＡ変換ブロック３３は、第１の抵抗ラダー回路４０ａ、第２の抵抗ラダー回路４０ｂ、第１のＤＡ変換器４１−ａ１，ｂ１，・・・，ａｎ，ｂｎ、第２のＤＡ変換器４２−ａ１，ｂ１，・・・，ａｎ，ｂｎを備える。なお、以下において、第１のＤＡ変換器４１−ａ１，ｂ１，・・の任意の一つ又は全部を示すときには第１のＤＡ変換器４１とし、第２のＤＡ変換器４２−ａ１，ｂ１，・・の任意の一つ又は全部を示すときには第２のＤＡ変換器４２とする場合がある。
【００５０】
第１の抵抗ラダー回路４０ａは、共通電圧Ｖｃｏｍよりも高い基準電圧Ｖｐ１〜Ｖｐ４を生成する回路であり、第２の抵抗ラダー回路４０ｂは、共通電圧Ｖｃｏｍよりも低い基準電圧Ｖｎ１〜Ｖｎ４を生成する回路である。なお、ここでは、理解を容易にするために各抵抗ラダー回路４０ａ，４０ｂの基準電圧ノードをそれぞれ４つ（Ｖｐ１〜Ｖｐ４、Ｖｎ１〜Ｖｎ４）とするが、実際にはＤＡ変換するビット数を乗じた数の電圧ノードが存在する。
【００５１】
このように、ＤＡ変換ブロック３３には、第１及び第２のＤＡ変換器４１，４２に用いる基準電圧として、各基準電圧ノードの電圧が異なる第１及び第２の抵抗ラダー回路４０ａ，４０ｂが設けられている。
【００５２】
各ＤＡ変換器４１，４２は、抵抗ラダー回路の各基準電圧ノードに接続された複数のスイッチを備えており、これらのスイッチのうち何れかのスイッチを短絡することによって基準電圧ノードを選択し、当該選択した基準電圧ノードの電圧を出力する。
【００５３】
すなわち、第１のＤＡ変換器４１−ａ１，ａ２，・・・、及び第２のＤＡ変換器４２−ａ１，ａ２，・・・は、抵抗ラダー回路４０ａの各基準電圧ノード（Ｖｐ１〜Ｖｐ４）に接続された複数のスイッチを備え、Ｖｐ１〜Ｖｐ４のうちいずれかの基準電圧を出力する。また、第１のＤＡ変換器４１−ｂ１，ｂ２，・・・、及び第２のＤＡ変換器４２−ｂ１，ｂ２，・・・は、抵抗ラダー回路４０ｂの各基準電圧ノード（Ｖｎ１〜Ｖｎ４）に接続された複数のスイッチを備え、Ｖｎ１〜Ｖｎ４のうちいずれかの基準電圧を出力する。
【００５４】
これらのＤＡ変換器４１，４２は、レベルシフタ３２から出力される各デジタル駆動信号に基づいて内部のスイッチを制御し、デジタル駆動信号に応じた電圧を出力することでアナログ駆動信号を生成して出力する。
【００５５】
また、増幅ブロック３４は、複数の増幅部３４ａを備えている。各増幅部３４ａには、増幅器４３−ａ１，ａ２，ｂ１，ｂ２と、オペアンプ４４−ａ１，ａ２，ｂ１，ｂ２と、第１の切替え器４５−ａ１，ａ２，ｂ１，ｂ２と、第２の切替え器４６−ａ１，ａ２，ｂ１，ｂ２、否定論理積（ＮＡＮＤ）回路４７とを備えている。
【００５６】
なお、以下において、増幅器４３−ａ１，ａ２，ｂ１，ｂ２の任意の一つ又は全部を示すときには増幅器４３とし、オペアンプ４４−ａ１，ａ２，ｂ１，ｂ２の任意の一つ又は全部を示すときにはオペアンプ４４とする場合がある。また、第１の切替え器４５−ａ１，ａ２，ｂ１，ｂ２の任意の一つ又は全部を示すときには第１の切替え器４５とし、第２の切替え器４６−ａ１，ａ２，ｂ１，ｂ２、の任意の一つ又は全部を示すときには第２の切替え器４６とする場合がある。
【００５７】
増幅器４３は、オペアンプから構成され、オペアンプの非反転入力ノード(+)を入力とし、反転入力ノード(-)を出力ノードに接続してボルテージフォロアを構成しており、第１のＤＡ変換器４１から出力されるアナログ駆動信号を電流増幅する。
【００５８】
第１の切替え器４５は、信号処理部３０から出力されるＴＥＳＴイネーブル信号に基づいて、オペアンプ４４の出力ノードと第２の切替え器４６の何れかをオペアンプ４４の反転入力ノード(-)に接続する。具体的には、ＴＥＳＴイネーブル信号がＨレベルの時には、第２の切替え器４６をオペアンプ４４の反転入力ノード(-)に接続し、ＴＥＳＴイネーブル信号がＬレベルの時には、オペアンプ４４の出力ノードをオペアンプ４４の反転入力ノード(-)に接続する。
【００５９】
第２の切替え器４６は、信号処理部３０から出力されるＴＥＳＴモード切替信号に基づいて、オペアンプ４４の非反転入力ノード(+)への入力と第１の切替え器４５への入力とを切替える。具体的には、ＴＥＳＴモード切替信号がＬレベルの時に、第１のＤＡ変換器４１の出力をオペアンプ４４の反転入力ノード(-)に接続し、第２のＤＡ変換器４２の出力を第１の切替え器４５に接続する。また、ＴＥＳＴモード切替信号がＨレベルの時に、第２のＤＡ変換器４２の出力をオペアンプ４４の反転入力ノード(-)に接続し、第１のＤＡ変換器４１の出力を第１の切替え器４５に接続する。
【００６０】
ＮＡＮＤ回路４７は、オペアンプ４４−ａ１，ａ２，ｂ１，ｂ２の出力の否定的論理積をとる回路である。すなわち、ＮＡＮＤ回路４７は、これらのオペアンプ４４の出力がすべてＨレベルのときにＬレベルの信号を出力し、これらのオペアンプ４４の出力がいずれか一つでもＬレベルのときにＨレベルの信号を出力する。
【００６１】
また、ソースドライバ回路２３には、複数の増幅部３４ａにおける各ＮＡＮＤ回路４７の出力の論理和をとる複数の論理和（ＯＲ）回路４８が設けられている。図７に示すように、このＯＲ回路４８の出力は他のＯＲ回路４８の出力とＮＡＮＤ回路４７の出力が入力され、最終段のＯＲ回路４８ｘにより複数の増幅部３４ａ全てのＮＡＮＤ回路４７の出力の論理和が出力される。従って、複数の増幅部３４ａのいずれかのＮＡＮＤ回路４７からＨレベルの信号が出力されたときには、最終段のＯＲ回路４８ｘからＨレベルの信号が出力され、それ以外のときには最終段のＯＲ回路４８ｘからＬレベルの信号が出力される。なお、初段のＯＲ回路４８ａは、一方の入力ノードが接地電位に接続される。
【００６２】
[２．４．ＤＡ変換ブロック及び増幅ブロックの動作]
上述のように構成されたソースドライバ回路２３について、ＤＡ変換ブロック３３及び増幅ブロック３４の動作を中心に具体的に説明する。
【００６３】
ソースドライバ回路２３は、外部から入力された制御信号に基づいて、通常モードの動作に加え、検査モードで動作することによりＤＡ変換器４１，４２の良否の判定が可能となっている。また、検査モードでは第１検査モードと第２検査モードでの動作により精度よくＤＡ変換器４１，４２の良否を可能としている。
【００６４】
[２．４．１．通常モードの動作]
まず、通常モードの動作について説明する。通常モード時において、ソースドライバ回路２３には表示すべき画像に応じたデジタル映像信号が入力され、信号処理部３０は入力するデジタル映像信号に基づいて表示すべき画像の各ラインの画素データをラインバッファ３１へ順次入力する。
【００６５】
ラインバッファ３１は表示する画像のライン毎に各画素に対応したデジタル駆動信号を出力し、レベルシフタ３２でレベルを調整後、ＤＡ変換ブロック３３に入力される。
【００６６】
ＤＡ変換ブロック３３では、上記各画素に対応したデジタル駆動信号をアナログ駆動信号に変換して増幅ブロック３４へ出力する。
【００６７】
従って、各第１のＤＡ変換器４１から各増幅器４３へアナログ駆動信号が入力され、各増幅器４３により電流増幅されて出力される。
【００６８】
また、このとき、増幅ブロック３４には、信号処理部３０からＬレベルのＴＥＳＴイネーブル信号と、ＬレベルのＴＥＳＴモード切替信号が入力される。そのため、第２の切替え器４６により、第２のＤＡ変換器４２の出力ノードがオペアンプ４４の非反転入力ノード(+)に接続され、第１の切替え器４５により、オペアンプ４４の出力ノードがオペアンプ４４の反転入力ノード(-)に接続される。すなわち、オペアンプ４４は、第２のＤＡ変換器４２の出力を電流増幅するボルテージフォロアとして機能する。
【００６９】
このように通常モードでは、図８に示すように、オペアンプ４４によりボルテージフォロアが構成され、第２のＤＡ変換器４２から出力されるアナログ駆動信号はオペアンプ４４により電流増幅されて出力される。また、第１のＤＡ変換器４１から出力されたアナログ駆動信号は増幅器４３により電流増幅されて出力される。
【００７０】
なお、液晶パネル２１に共通電圧Ｖｃｏｍよりも低いアナログ駆動信号を出力するときにはＤＡ変換器４１−ｂ１，・・・ｂｎ、４２−ｂ１，・・・ｂｎが動作し、液晶パネル２１に共通電圧Ｖｃｏｍよりも高いアナログ駆動信号を出力するときにはＤＡ変換器４１−ａ１，・・・ａｎ、４２−ａ１，・・・ａｎが動作する。また、図示しないが、ソースドライバ回路２３には、増幅器４３−ａ１と４３−ｂ１の出力、４３−ａ２と４３−ｂ２の出力、オペアンプ４４−ａ１と４４−ｂ１の出力、４４−ａ２と４４−ｂ２の出力をそれぞれ入れ替える切換え器が備えられている。
【００７１】
[２．４．２．検査モード]
次に、検査モードについて説明する。この検査モードは、さらにオペアンプ４４への入力が互いに入れ替わる第１検査モードと第２検査モードがあり、図示しない半導体検査装置によって実行されるものである。半導体検査装置は、ソースドライバ回路２３の入力端子に制御信号を入力し、出力端子ＴＥＳＴ−ＯＵＴから出力される電圧を検出することによってＤＡ変換ブロック３３の良否を検出する。
【００７２】
検査モードは、半導体検査装置からソースドライバ回路２３に検査開始を示す制御信号が入力されたときに通常モードから移行して開始され、検査終了を示す制御信号が入力されたときに終了して通常モードに移行する。
【００７３】
半導体検査装置から検査開始を示す制御信号が入力されると、信号処理部３０は、ＨレベルのＴＥＳＴイネーブル信号を増幅ブロック３４へ入力する。
【００７４】
ＨレベルのＴＥＳＴイネーブル信号が増幅ブロック３４に入力されると、第１の切替え器４５は、オペアンプ４４の出力ノードと反転入力ノード(-)との接続を切り離し、反転入力ノード(-)を第２の切替え器４６へ接続する。これにより、オペアンプ４４は、第１のＤＡ変換器４１の出力と第２のＤＡ変換器４２の出力とを比較する比較器として機能する。
【００７５】
また、信号処理部３０は、半導体検査装置から入力される制御信号に応じて、ＴＥＳＴモード切替信号をＨレベル又はＬレベルのいずれかにして増幅ブロック３４へ入力する。
【００７６】
ＬレベルのＴＥＳＴモード切替信号が増幅ブロック３４へ入力されると、第２の切替え器４６は、第１検査モードで動作する。すなわち、第２の切替え器４６は、第２のＤＡ変換器４２の出力ノードをオペアンプ４４の非反転入力ノード(+)に接続し、第１のＤＡ変換器４１の出力ノードを第１の切替え器４５を介してオペアンプ４４の反転入力ノード(-)に接続する。
【００７７】
また、ＨレベルのＴＥＳＴモード切替信号が増幅ブロック３４へ入力されると、第２の切替え器４６は、第２検査モードで動作する。すなわち、第２の切替え器４６は、第２のＤＡ変換器４２の出力ノードを第１の切替え器４５を介してオペアンプ４４の反転入力ノード(-)に接続し、第１のＤＡ変換器４１の出力ノードをオペアンプ４４の非反転入力ノード(+)に接続する。
【００７８】
（第１検査モード）
第１検査モードでは、上述のようにオペアンプ４４の非反転入力ノード(+)には第２のＤＡ変換器４２の出力ノードが接続され、オペアンプ４４の反転入力ノード(-)には第１の切替え器４５を介して第１のＤＡ変換器４１の出力ノードが接続される。
【００７９】
そして、図９（ａ）に示すように、第１のＤＡ変換器４１にはＣｏｄｅＡのデジタル駆動信号が入力され、この第１のＤＡ変換器４１によりアナログ駆動信号に変換されて増幅器４３の入力ノードとオペアンプ４４の反転入力端子(-)に入力される。また、第２のＤＡ変換器４２にはＣｏｄｅＢのデジタル駆動信号が入力され、この第２のＤＡ変換器４２によりアナログ駆動信号に変換されてオペアンプ４４の非反転入力端子(+)に入力される。
【００８０】
この状態で、ＣｏｄｅＡによるアナログ駆動信号の電圧レベルがＣｏｄｅＢによるアナログ駆動信号の電圧レベルよりも低くなるように、図１０に示す出力順でＣｏｄｅＡ及びＣｏｄｅＢが出力されるように映像デジタル信号を入力する。すなわち、（ＣｏｄｅＡ：ＣｏｄｅＢ）が、（００：０１）、（０１：１０）、（１０：１１）の関係で順次入力されるようにする。これにより、各ＤＡ変換器４１，４２が正常なときには、第１のＤＡ変換器４１から出力されるアナログ駆動信号の電圧レベルはＶｎ１→Ｖｎ２→Ｖｎ３と変化し、第２のＤＡ変換器４２から出力されるアナログ駆動信号の電圧レベルはＶｎ２→Ｖｎ３→Ｖｎ４と変化する。Ｖｎ１＜Ｖｎ２＜Ｖｎ３＜Ｖｎ４の関係にあるため、オペアンプ４４からはＨレベルの電圧が継続して出力されて、正常検出を示す信号がＮＡＮＤ回路４７から出力される。すなわち、ＮＡＮＤ回路４７の出力電圧がＬレベルとなる。
【００８１】
しかし、第１のＤＡ変換器４１又は第２のＤＡ変換器４２が異常であるときには、基本的に上記出力動作が行なわれず、オペアンプ４４からはＨレベルの電圧が継続して出力されず、ＮＡＮＤ回路４７の出力電圧が一時的又は継続的にＨレベルとなる。すなわち、ＮＡＮＤ回路４７から異常検出を示す信号が出力される。その結果、ＯＲ回路４８ｘを介して出力端子ＴＥＳＴ−ＯＵＴから出力される電圧が一時的又は継続的にＨレベルとなる。
【００８２】
従って、第１検査モード中に出力端子ＴＥＳＴ−ＯＵＴの電圧が継続的にＬレベルのときにＤＡ変換ブロック３３が良品であると判定し、出力端子ＴＥＳＴ−ＯＵＴの電圧が一時的又は継続的にＨレベルのときにＤＡ変換ブロック３３が不良品であると判定できる。
【００８３】
（第２検査モード）
第２検査モードでは、上述のようにオペアンプ４４の反転入力ノード(-)には第１の切替え器４５を介して第２のＤＡ変換器４２の出力ノードが接続され、オペアンプ４４の非反転入力ノード(+)には第１のＤＡ変換器４１の出力ノードが接続される。
【００８４】
そして、図９（ｂ）に示すように、第１のＤＡ変換器４１にはＣｏｄｅＡのデジタル駆動信号が入力され、この第１のＤＡ変換器４１によりアナログ駆動信号に変換されて増幅器４３の入力ノードとオペアンプ４４の非反転入力端子(+)に入力される。また、第２のＤＡ変換器４２にはＣｏｄｅＢのデジタル駆動信号が入力され、この第２のＤＡ変換器４２によりアナログ駆動信号に変換されてオペアンプ４４の反転入力端子(-)に入力される。
【００８５】
この状態で、ＣｏｄｅＢによるアナログ駆動信号の電圧レベルがＣｏｄｅＡによるアナログ駆動信号の電圧レベルよりも低くなるように、図１０に示す出力順でＣｏｄｅＡ及びＣｏｄｅＢが出力されるように映像デジタル信号を入力する。すなわち、（ＣｏｄｅＡ：ＣｏｄｅＢ）が、（０１：００）、（１０：０１）、（１１：１０）の関係で順次入力されるようにする。各ＤＡ変換器４１，４２が正常なときには、第１のＤＡ変換器４１の出力電圧レベルはＶｎ２→Ｖｎ３→Ｖｎ４と変化し、第２のＤＡ変換器４２の出力電圧レベルはＶｎ１→Ｖｎ２→Ｖｎ３と変化し、オペアンプ４４からはＨレベルの電圧が継続して出力されて、正常検出を示す信号がＮＡＮＤ回路４７から出力される。すなわち、ＮＡＮＤ回路４７の出力電圧がＬレベルとなる。
【００８６】
しかし、第１のＤＡ変換器４１又は第２のＤＡ変換器４２が異常であるときには、基本的に上記動作が行なわれず、オペアンプ４４からはＨレベルの電圧が継続して出力されず、ＮＡＮＤ回路４７の出力電圧が一時的又は継続的にＨレベルとなる。すなわち、ＮＡＮＤ回路４７から異常検出を示す信号が出力される。その結果、ＯＲ回路４８ｘを介して出力端子ＴＥＳＴ−ＯＵＴから出力される電圧が一時的又は継続的にＨレベルとなる。
【００８７】
従って、第２検査モード中に出力端子ＴＥＳＴ−ＯＵＴの電圧が継続的にＬレベルのときにＤＡ変換ブロック３３が良品であると判定し、出力端子ＴＥＳＴ−ＯＵＴの電圧が一時的又は継続的にＨレベルのときにＤＡ変換ブロック３３が不良品であると判定できる。
【００８８】
この第２検査モードは、第１検査モードで検出できない不良を検出することができる。例えば、第２のＤＡ変換器４２の一部のスイッチが故障してＶｐ４の電位ノードに常に接続されているようなときには、第１の検査モードでは常にオペアンプ４４の出力がＨレベルとなり、出力端子ＴＥＳＴ−ＯＵＴからＬレベルの信号が出力される。一方、このような場合に第２検査モードでは、一時的又は継続的にオペアンプ４４からＬレベルの信号が出力されることになり、出力端子ＴＥＳＴ−ＯＵＴから一時的又は継続的にＨレベルの信号が出力される。同様に、第２検査モードで検出できない不良を第１検査モードで検出することが可能である。
【００８９】
従って、第１検査モードと第２検査モードを実行することにより、ＤＡ変換ブロック３３の不良の検出を精度よく行うことができる。
【００９０】
この第１検査モードと第２検査モードを連続実行することにより、半導体検査装置では、出力端子ＴＥＳＴ−ＯＵＴの電圧が継続的にＬレベルのときにだけ、ＤＡ変換ブロック３３が良品であると判定でき、その他の場合には不良品であると判定することができる。
【００９１】
なお、第１検査モード又は第２検査モードのいずれかの検査モードを設けずに、図１１に示すように、ＣｏｄｅＡ＞ＣｏｄｅＢの状態とＣｏｄｅＡ＜ＣｏｄｅＢの状態とで検査を行うようにしてもよい。この場合、図１２に示すように、オペアンプ４４−ａ１，ｂ１，ａ２，ｂ２の出力の論理和をとるＯＲ回路５０を設けると共に、このＯＲ回路５０の出力とＮＡＮＤ回路４７の出力とを選択して出力する第３の切替え器５１を設ける。
【００９２】
そして、ＣｏｄｅＡ＜ＣｏｄｅＢの状態のときには第３の切替え器５１を制御してＮＡＮＤ回路４７の出力をＯＲ回路４８に入力し、ＣｏｄｅＡ＞ＣｏｄｅＢの状態のときには第３の切替え器５１を制御してＯＲ回路５０の出力をＯＲ回路４８に入力する。このようにすることで、ＤＡ変換ブロック３３が良品である場合には、出力端子ＴＥＳＴ−ＯＵＴの電圧が継続的にＬレベルとなり、それ以外の場合には一時的又は継続的にＨレベルとなり、第２の切替え器４６を設ける必要がない。
【００９３】
また、図６及び図７等の回路構成では、オペアンプ４４の出力をＮＡＮＤ回路４７に入力して、ＤＡ変換ブロック３３の正常時に出力端子ＴＥＳＴ−ＯＵＴからＬレベルを出力させるようにしたが、これに限られない。例えば、ＮＡＮＤ回路４７に代えてＡＮＤ回路を設け、ＤＡ変換ブロック３３の正常時に出力端子ＴＥＳＴ−ＯＵＴからＨレベルを出力させるようにしてもよい。この場合、ＯＲ回路４８に代えてＡＮＤ回路を用いることにより、ＤＡ変換ブロック３３の正常時には出力端子ＴＥＳＴ−ＯＵＴの電圧が継続的にＨレベルとなり、異常時には一時的又は継続的に出力端子ＴＥＳＴ−ＯＵＴからＬレベルを出力させることができる。
【００９４】
このようにソースドライバ回路２３には、ｎ個（ｎは整数）の第１のＤＡ変換器４１、ｎ個の第２のＤＡ変換器４２、第１のＤＡ変換器４１の出力を増幅するｎ個の増幅器４３、第２のＤＡ変換器４２の出力を入力するｎ個のオペアンプ４４が設けられている。
【００９５】
そして、ソースドライバ回路２３には、半導体検査装置から出力される制御信号に基づき、第２のＤＡ変換器４２の出力を増幅する増幅器としてオペアンプ４４を機能させる通常モードと、第２のＤＡ変換器２の出力を第１のＤＡ変換器４１の出力と比較する比較器としてオペアンプ４４を機能させる検査モードとを切替える第１の切替え器４５を有している。
【００９６】
このように本実施形態におけるソースドライバ回路２３では、オペアンプ４４を増幅器に加え比較器としても機能させることとしているので、別途比較器を設ける必要がなく、また複数の比較器の出力を論理回路で集約して出力するようにしている。従って、実装面積の増加を抑制しつつデバイス検査時に出力ノードへのプローブ数を大幅に削減することが可能となり、同時に測定可能なデバイス数を増加させることができ、１デバイスあたりのテスト時間を短縮し、検査コストを削減することが可能となる。
【００９７】
また、ソースドライバ回路２３には、検査モードのときに、オペアンプ４４の反転入力ノード(-)に第１のＤＡ変換器４１の出力を入力するとともに、オペアンプ４４の非反転入力ノード(+)に第２のＤＡ変換器４２の出力を入力する第１検査モードと、オペアンプ４４の反転入力ノード(-)に第２のＤＡ変換器４２の出力を入力するとともに、オペアンプ４４の非反転入力ノード(+)に第１のＤＡ変換器４１の出力を入力する第２検査モードとを切替える第２の切替え器４６とを設けている。
【００９８】
このように第１検査モードと第２検査モードとを設けることにより、半導体検査装置による検出を容易に行うことができる。すなわち、半導体検査装置では、第１検査モードと第２検査モードを連続的に実施し、出力端子ＴＥＳＴ−ＯＵＴの電圧が継続的にＬレベル又はＨレベルのときにだけ、ＤＡ変換ブロック３３が良品であると判定でき、その他の場合には不良品であると判定できる。
【００９９】
特に、図６等に示すように、増幅ブロック３４を複数の増幅部３４ａに分けて、複数のオペアンプ４４の出力を論理回路（例えば、ＮＡＮＤ回路４７）に入力して、各増幅部３４ａの出力を論理回路で論理和や論理積をとる場合には、その論理回路の構成を簡易にすることができ、ソースドライバ回路２３の実装面積の増加を抑制することができる。
【０１００】
また、検査モードにおいて、上述のようにＤＡ変換器４１，４２から出力させる電圧を順次増加又は減少させていくようにしているので、オペアンプ４４の比較器としての応答性を高めることができ、検査速度を向上させることができる。その結果、１デバイスあたりのテスト時間を短縮し、検査コストを削減することが可能となる。
【０１０１】
[３．その他の実施形態]
上述においては、２種類の抵抗ラダー回路４０ａ，４０ｂにより、高電圧側のＤＡ変換器４１ａ，４２ａと低電圧側のＤＡ変換器４１ｂ、４２ｂとを設けることとしたが、これに限られない。例えば、図１３に示すように低電圧側から高電圧側にかけて基準電圧を生成する抵抗ラダー回路４０’を設けるようにしてもよい。
【０１０２】
また、検査モード時にオペアンプ４４から同じレベルの電圧が出力されたときに、ＤＡ変換ブロック３３を良品として判定するようにしたが、これに限られない。例えば、隣接するオペアンプ４４への入力を交互に入れ替えるようにして、隣接するオペアンプ４４同士で互いに異なる電圧が出力されたときにＤＡ変換ブロック３３を良品と判定するようにしてもよい。
【０１０３】
本発明に係る実施の一形態について具体的に説明したが、本発明は、上述した実施の形態に限定されるものでなく、本発明の技術的思想に基づく各種の変形は可能である。
【符号の説明】
【０１０４】
１ 半導体集積回路
１０ 第１のＤＡ変換器
１１ 第２のＤＡ変換器
１２ 増幅器
１３ オペアンプ
２０ 液晶表示装置
２３ ソースドライバ回路（半導体集積回路の一例）
３０ 信号処理部
３１ ラインバッファ
３２ レベルシフタ
３３ ＤＡ変換ブロック
３４ 増幅ブロック
４０ａ，４０ｂ 抵抗ラダー回路
４１ 第１のＤＡ変換器
４２ 第２のＤＡ変換器
４３ 増幅器
４４ オペアンプ
４５ 第１の切替え器
４６ 第２の切替え器
４７ 否定論理積回路
４８ 論理和回路
【特許請求の範囲】
【請求項１】
第１のＤＡ変換器と、
第２のＤＡ変換器と、
前記第１のＤＡ変換器の出力を増幅する増幅器と、
前記第２のＤＡ変換器の出力を入力するオペアンプと、
前記第２のＤＡ変換器の出力を増幅する増幅器として前記オペアンプを機能させる通常モードと、前記第２のＤＡ変換器の出力を前記第１のＤＡ変換器の出力と比較する比較器として前記オペアンプを機能させる検査モードとを切替える切替え器と、を備えた半導体集積回路。
【請求項２】
前記検査モードのときに、前記オペアンプの非反転入力ノードに前記第１のＤＡ変換器の出力を入力するとともに、前記オペアンプの反転入力ノードに前記第２のＤＡ変換器の出力を入力する第１検査モードと、前記オペアンプの非反転入力ノードに前記第２のＤＡ変換器の出力を入力するとともに、前記オペアンプの反転入力ノードに前記第１のＤＡ変換器の出力を入力する第２検査モードとを切替える第２の切替え器を備えた請求項１に記載の半導体集積回路。
【請求項３】
ｎ個（ｎは２以上の整数）の前記第１のＤＡ変換器と、
ｎ個の前記第２のＤＡ変換器と、
各前記第１のＤＡ変換器の出力を増幅するｎ個の前記増幅器と、
各前記第２のＤＡ変換器の出力を入力するｎ個の前記オペアンプと、
ｎ個の前記切替え器と、を備えた請求項１又は請求項２に記載の半導体集積回路。
【請求項４】
前記ｎ個のオペアンプの出力がすべてＨレベル又はＬレベルのときに正常検出を示す信号を出力し、前記ｎ個のオペアンプの出力がいずれか一つでもＬレベル又はＨレベルのときに異常検出を示す信号を出力する論理回路を備えた請求項３に記載の半導体集積回路。
【請求項５】
ｎ個（ｎは２以上の整数）の第１のＤＡ変換器と、
ｎ個の第２のＤＡ変換器と、
各前記第１のＤＡ変換器の出力を増幅して液晶パネルに出力するｎ個の増幅器と、
各前記第２のＤＡ変換器の出力を入力するｎ個のオペアンプと、
前記第２のＤＡ変換器の出力を増幅する増幅器として前記オペアンプを機能させる通常モードと、前記第２のＤＡ変換器の出力を前記第１のＤＡ変換器の出力と比較する比較器として前記オペアンプを機能させる検査モードとを切替えるｎ個の切替え器と、を備えた液晶駆動回路。
【請求項６】
液晶パネルと、この液晶パネルに設けられた画素を駆動させるための駆動信号を出力する液晶駆動回路とを備え、
前記液晶駆動回路は、
ｎ個（ｎは２以上の整数）の第１のＤＡ変換器と、
ｎ個の第２のＤＡ変換器と、
各前記第１のＤＡ変換器の出力を増幅して液晶パネルに出力するｎ個の増幅器と、
各前記第２のＤＡ変換器の出力を入力するｎ個のオペアンプと、
前記第２のＤＡ変換器の出力を増幅する増幅器として前記オペアンプを機能させる通常モードと、前記第２のＤＡ変換器の出力を前記第１のＤＡ変換器の出力と比較する比較器として前記オペアンプを機能させる検査モードとを切替えるｎ個の切替え器と、を備えた液晶表示装置。
【請求項１】
第１のＤＡ変換器と、
第２のＤＡ変換器と、
前記第１のＤＡ変換器の出力を増幅する増幅器と、
前記第２のＤＡ変換器の出力を入力するオペアンプと、
前記第２のＤＡ変換器の出力を増幅する増幅器として前記オペアンプを機能させる通常モードと、前記第２のＤＡ変換器の出力を前記第１のＤＡ変換器の出力と比較する比較器として前記オペアンプを機能させる検査モードとを切替える切替え器と、を備えた半導体集積回路。
【請求項２】
前記検査モードのときに、前記オペアンプの非反転入力ノードに前記第１のＤＡ変換器の出力を入力するとともに、前記オペアンプの反転入力ノードに前記第２のＤＡ変換器の出力を入力する第１検査モードと、前記オペアンプの非反転入力ノードに前記第２のＤＡ変換器の出力を入力するとともに、前記オペアンプの反転入力ノードに前記第１のＤＡ変換器の出力を入力する第２検査モードとを切替える第２の切替え器を備えた請求項１に記載の半導体集積回路。
【請求項３】
ｎ個（ｎは２以上の整数）の前記第１のＤＡ変換器と、
ｎ個の前記第２のＤＡ変換器と、
各前記第１のＤＡ変換器の出力を増幅するｎ個の前記増幅器と、
各前記第２のＤＡ変換器の出力を入力するｎ個の前記オペアンプと、
ｎ個の前記切替え器と、を備えた請求項１又は請求項２に記載の半導体集積回路。
【請求項４】
前記ｎ個のオペアンプの出力がすべてＨレベル又はＬレベルのときに正常検出を示す信号を出力し、前記ｎ個のオペアンプの出力がいずれか一つでもＬレベル又はＨレベルのときに異常検出を示す信号を出力する論理回路を備えた請求項３に記載の半導体集積回路。
【請求項５】
ｎ個（ｎは２以上の整数）の第１のＤＡ変換器と、
ｎ個の第２のＤＡ変換器と、
各前記第１のＤＡ変換器の出力を増幅して液晶パネルに出力するｎ個の増幅器と、
各前記第２のＤＡ変換器の出力を入力するｎ個のオペアンプと、
前記第２のＤＡ変換器の出力を増幅する増幅器として前記オペアンプを機能させる通常モードと、前記第２のＤＡ変換器の出力を前記第１のＤＡ変換器の出力と比較する比較器として前記オペアンプを機能させる検査モードとを切替えるｎ個の切替え器と、を備えた液晶駆動回路。
【請求項６】
液晶パネルと、この液晶パネルに設けられた画素を駆動させるための駆動信号を出力する液晶駆動回路とを備え、
前記液晶駆動回路は、
ｎ個（ｎは２以上の整数）の第１のＤＡ変換器と、
ｎ個の第２のＤＡ変換器と、
各前記第１のＤＡ変換器の出力を増幅して液晶パネルに出力するｎ個の増幅器と、
各前記第２のＤＡ変換器の出力を入力するｎ個のオペアンプと、
前記第２のＤＡ変換器の出力を増幅する増幅器として前記オペアンプを機能させる通常モードと、前記第２のＤＡ変換器の出力を前記第１のＤＡ変換器の出力と比較する比較器として前記オペアンプを機能させる検査モードとを切替えるｎ個の切替え器と、を備えた液晶表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１０−１７１６２７（Ｐ２０１０−１７１６２７Ａ）
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願番号】特願２００９−１１１５３（Ｐ２００９−１１１５３）
【出願日】平成２１年１月２１日（２００９．１．２１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願日】平成２１年１月２１日（２００９．１．２１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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