固体撮像素子およびその駆動方法
【課題】センサラインの間隔を狭くしたとしても色ずれの発生を防止することが可能な固体撮像素子およびその駆動方法を提供する。
【解決手段】センサライン110,120,130は、複数の画素が第1ピッチをもってリニアに配列されたセンサ列111,121,131と、センサ列の各画素で光電変換された信号電荷を読み出す読み出しゲート112,122,132と、読み出しゲートより読み出された信号電荷を出力部側に転送する水平転送レジスタ114,124,134と、読み出しゲートにより読み出された信号電荷を、アクティブの保持信号Vgate1,Vgate2,Vgate2を受けている期間保持して水平転送レジスタに供給するメモリレジスタ113,123,133とを有し、駆動部170は各センサライン110,120,130に信号電荷の保持期間を設定可能に保持信号Vgate1,Vgate2,Vgate2を生成する。
【解決手段】センサライン110,120,130は、複数の画素が第1ピッチをもってリニアに配列されたセンサ列111,121,131と、センサ列の各画素で光電変換された信号電荷を読み出す読み出しゲート112,122,132と、読み出しゲートより読み出された信号電荷を出力部側に転送する水平転送レジスタ114,124,134と、読み出しゲートにより読み出された信号電荷を、アクティブの保持信号Vgate1,Vgate2,Vgate2を受けている期間保持して水平転送レジスタに供給するメモリレジスタ113,123,133とを有し、駆動部170は各センサライン110,120,130に信号電荷の保持期間を設定可能に保持信号Vgate1,Vgate2,Vgate2を生成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、CCDリニアセンサ等の固体撮像素子およびその駆動方法に関するものである。
【背景技術】
【0002】
固体撮像素子は、半導体素子の製造技術を用いて光電変換素子が集積回路化されて形成される。
この固体撮像素子として、ファクシミリや複写機(コピー機)で用いられるリニアセンサ(1次元イメージセンサ)、およびビデオカメラやデジタルスチルカメラなどで用いられるエリアセンサ(2次元イメージセンサ)がある。
これらセンサのうちリニアセンサは、光を検出して信号電荷を発生させる光電変換素子(フォトダイオード)が一列に配置されて形成される。リニアセンサは、面積をもつ領域を撮像するには、読み取り対象物であるドキュメントなどをセンサ列と直交する方向に走査(スキャン)する必要があるため、静止画の取得に用いられる。
イメージセンサは、光電変換素子であるフォトダイオードが発生した電荷を出力するための転送機能として、電荷結合素子(CCD)およびCMOS素子がもちいられ、この違いによりCCDイメージセンサ、CMOSイメージセンサと呼ばれる。
【0003】
CCD(Charge Coupled Device)リニアセンサは、入力光に応じた量の信号電荷を蓄積するフォトダイオードを含む画素が一次元的にリニアに配列される。CCDリニアセンサは、これら画素からの信号電荷をCCDの電荷転送方式によって出力部側に転送する水平転送レジスタを有する。
CCDリニアセンサは、コピー機、ファクシミリ、OCR、パターン認識および各種計測など、多くの分野で使用されており、複数のCCDリニアセンサを有する固体撮像素子装置も提案されている(たとえば、特許文献1参照)。
【0004】
図1は、カラーセンサ構造を有する一般的なCCDリニアセンサを模式的に示す図である。
【0005】
このCCDリニアセンサ10は、赤(R)用センサライン11、緑(G)用センサライン12、および青(B)用センサライン13が所定間隔をおいて配列されている。
【0006】
リニア配列のCCDリニアセンサにおいて、赤(R)、緑(G)、青(B)などのカラーセンサ構造を有する場合、その構造の特性上、各色のセンサラインの間には物理的な距離が生じる(以下、この距離をライン間隔という)。
【0007】
また、CCDリニアセンサ10を用いてドキュメントを読み取る際には、CCDリニアセンサを主走査方向MSDに配列し搭載したスキャンユニットを、読み取り方向、すなわち副走査方向SSDに移動させながらのスキャン動作を行う。
【0008】
通常、副走査方向SSDの読み取り解像度は、リニアセンサの主走査方向MSDの画素ピッチPT1のn倍に設定され、その画素ピッチ毎に読み取った信号を、外部メモリ(RAM)などで並べ替えることで、ドキュメント全体の画像信号を構成する。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2001−245119号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
上記の使用方法において、複数の異色のセンサラインを保持するリニアセンサ10の場合、ドキュメントのある箇所を最初に読み取るセンサライン11と、その次に読み取るセンサライン12との間隔PT2が主走査の画素ピッチPT1の整数倍である必要がある。
これは、センサライン11とセンサライン12が一般的には同期してCCDの信号読み取り動作を行っているため、各センサラインの読み取り位置がずれることを防ぐ上で必要となる。
【0011】
ところが、この読み取り位置がずれてしまうと、各センサラインが異色センサであった場合、画像としては色ずれと呼ばれる現象が発生してしまうことになる。
たとえばCCDリニアセンサは、読み取り解像度を変更するため、主走査方向MSDの画素信号を加算する。
その際に副走査方向SSDの画素読み取りエリアも解像度によって変化するため、色ずれという問題が生じてしまう。
それを回避するためには、読み取りタイミングが複雑化するという問題がある。
【0012】
また、上記のように、複数のセンサラインを持つCCDリニアセンサでドキュメントを読み取った後に、外部メモリなどで信号を並べ替える必要があると上述した。
しかし、各センサラインの間隔が広い場合、この外部メモリ容量が大きくなるため、センサラインの間隔は狭い方が良いとされ、市場でもそういった要求が増えてきている。
【0013】
本発明は、センサラインの間隔を狭くしたとしても色ずれの発生を防止することが可能な固体撮像素子およびその駆動方法を提供することにある。
【課題を解決するための手段】
【0014】
本発明の第1の観点固体撮像素子は、複数の画素が主走査方向に第1ピッチをもってリニアに配列され、当該画素の信号電荷を読み出し、当該読み出した信号電荷を出力部側に転送する複数のセンサラインと、上記複数のセンサラインの信号電荷の読み出し駆動を行う駆動部と、を有し、上記複数のセンサラインは、上記主走査方向に直交する副走査方向に第2ピッチをもって順に配列され、上記各センサラインは、複数の画素が第1ピッチをもってリニアに配列されたセンサ列と、上記センサ列の各画素で光電変換された信号電荷を読み出す読み出しゲートと、上記読み出しゲートより読み出された信号電荷を上記出力部側に転送する転送レジスタと、上記読み出しゲートにより読み出された信号電荷を、アクティブの保持信号を受けている期間保持して上記転送レジスタに供給するメモリレジスタと、を含み、上記駆動部は、上記各センサライン毎に上記信号電荷の保持期間を設定可能に上記保持信号を生成し、生成した上記保持信号を上記各センサラインのメモリレジスタに供給する。
【0015】
本発明の第2の観点の固体撮像素子の駆動方法は、複数の画素が主走査方向に第1ピッチをもってリニアに配列され、当該画素の信号電荷を読み出し、当該読み出した信号電荷を出力部側に転送する複数のセンサラインと、上記複数のセンサラインの信号電荷の読み出し駆動を行う駆動部と、を有し、上記複数のセンサラインは、上記主走査方向に直交する副走査方向に第2ピッチをもって順に配列され、上記各センサラインは、複数の画素が第1ピッチをもってリニアに配列されたセンサ列と、上記センサ列の各画素で光電変換された信号電荷を読み出す読み出しゲートと、上記読み出しゲートより読み出された信号電荷を上記出力部側に転送する転送レジスタと、を含む固体撮像素子を駆動する際に、上記各センサライン毎に上記信号電荷の保持期間を個別に設定し、上記読み出しゲートにより読み出した信号電荷を内部のレジスタに、それぞれ保持期間だけ保持してから上記転送レジスタに供給する。
【発明の効果】
【0016】
本発明によれば、センサラインの間隔を狭くしたとしても色ずれの発生を防止することができる。
【図面の簡単な説明】
【0017】
【図1】カラーセンサ構造を有する一般的なCCDリニアセンサを模式的に示す図である。
【図2】本発明の実施形態に係る固体撮像素子としてのCCDリニアセンサの構成例を示す図である。
【図3】本実施形態に係る駆動部による保持信号の各センサラインへの供給形態の一例を示す図である。
【図4】本実施形態に係る駆動部による保持信号の各センサラインへの供給形態の他例を示す図である。
【図5】図4の駆動部を採用した場合のCCDリニアセンサの動作のタイミングチャートの一例を示す図である。
【図6】本実施形態における画素ピッチとセンサラインの配列ピッチの一設定例を示す図である。
【図7】図6に示すCCDリニアセンサのタイミングチャートの一例を示す図である。
【図8】最大解像度および最大解像度の1/2の解像度時における読み取りの様子を模式的に示す第1図である。
【図9】最大解像度および最大解像度の1/2の解像度時における読み取りの様子を模式的に示す第2図である。
【図10】第1センサラインと第2センサラインの読み取り駆動をずらしたタイミングチャートの一例を示す図である。
【発明を実施するための形態】
【0018】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
1.CCDリニアセンサの構成例
2.駆動部の具体的な構成例
3.本CCDリニアセンサと比較例との比較
【0019】
<1.CCDリニアセンサの構成例>
図2は、本発明の実施形態に係る固体撮像素子としてのCCDリニアセンサの構成例を示す図である。
【0020】
本実施形態に係るCCDリニアセンサ100は、第1の色としてのR(赤)、第2の色としてのG(G)、第3の色としてのB(青)のカラーセンサ構造を有する。
また、CCDリニアセンサ100は、その解像度をセンサがもつ最大の画素数の1/m、たとえば1/2に設定して読み取ることが可能に構成されている。
CCDリニアセンサ100は、後で詳述するように、解像度を変更したとしても色ずれが生じることがない信号電荷の読み出し駆動機能を有する。
【0021】
本CCDリニアセンサ100は、R用の第1センサライン110、G用の第2センサライン120、B用の第3センサライン130、第1出力部140、第2出力部150、第3出力部160、および駆動部170を有する。
【0022】
第1センサライン110は、複数(n)の画素(フォトセル)PCL11〜PCL1nが第1ピッチPT11をもってリニアに配列され、画素PCL11〜PCL1nの信号電荷を読み出し、読み出した信号電荷を第1出力部140側に転送する機能を有する。
【0023】
具体的には、第1センサライン110は、第1センサ列111、第1読み出しゲート(ROG)112、第1メモリレジスタ113、および第1水平転送レジスタ114を含んで構成されている。
【0024】
第1センサ列111は、複数(n)の画素(フォトセル)PCL11〜PCL1nが第1ピッチPT11(A)をもってリニアに配列されている。
各画素PCL11〜PCL1nは、光電変換素子としてのフォトダイオードを含んで形成されている。
【0025】
第1読み出しゲート(ROG)112は、第1センサ列111の各画素PCL11〜PCL1nで光電変換された信号電荷を読み出し、読み出した信号電荷を第1メモリレジスタ113に出力する。
なお、第1センサ列111から第1読み出しゲート112への信号電荷の読み出し制御は、駆動部170による第1制御パルスROGS1に応答して行われる。
【0026】
第1メモリレジスタ113は、第1読み出しゲート112により読み出された信号電荷を、駆動部170により個別に供給されるアクティブの第1保持信号Vgate1を受けている期間保持する。そして、第1メモリレジスタ113は、第1保持信号Vgate1が非アクティブになると、保持した信号電荷を第1転送レジスタ114に供給する。
第1保持信号Vgate1は、たとえばハイレベルでアクティブであり、ローレベルで非アクティブである。
【0027】
第1水平転送レジスタ114は、第1読み出しゲート112により読み出され、第1メモリレジスタ113により供給される信号電荷を第1出力部140側に転送する。
第1水平転送レジスタ114は、第1転送電極H1および第2転送電極H2が、主走査方向MSD(水平方向)に交互に配置されている。
第1転送電極H1と第2転送電極H2は、互いに逆相の転送パルスφH1およびφH2が印加される。これにより、第1水平転送レジスタ114のポテンシャルを上下させることで、第1水平転送レジスタ114は、第1メモリレジスタ113を介して読み出された信号電荷を順次に第1出力部140側に転送する。
【0028】
第1出力部140は、第1電荷電圧変換部141および第1出力回路142を有する。
第1電荷電圧変換部141は、第1センサライン110の第1水平転送レジスタ114を転送された信号電荷を電圧信号に変換し、電圧信号を第1出力回路142に出力する。
第1出力回路142は、増幅器等を含み、第1電荷電圧変換部141による電圧信号を第1センサライン110の信号S110として出力する。
【0029】
第2センサライン120は、複数(n)の画素(フォトセル)PCL21〜PCL2nが第1ピッチPT11をもってリニアに配列され、画素PCL21〜PCL2nの信号電荷を読み出し、読み出した信号電荷を第2出力部150側に転送する機能を有する。
【0030】
具体的には、第2センサライン120は、第2センサ列121、第2読み出しゲート(ROG)122、第2メモリレジスタ123、および第2水平転送ゲート124を含んで構成されている。
【0031】
第2センサ列121は、複数(n)の画素(フォトセル)PCL21〜PCL2nが第1ピッチPT11(A)をもってリニアに配列されている。
各画素PCL21〜PCL2nは、光電変換素子としてのフォトダイオードを含んで形成されている。
【0032】
第2読み出しゲート(ROG)122は、第2センサ列121の各画素PCL21〜PCL2nで光電変換された信号電荷を読み出し、読み出した信号電荷を第2メモリレジスタ123に出力する。
なお、第2センサ列121から第2読み出しゲート122への信号電荷の読み出し制御は、駆動部170による第2制御パルスROGS2に応答して行われる。
【0033】
第2メモリレジスタ123は、第2読み出しゲート122により読み出された信号電荷を、駆動部170により個別に供給されるアクティブの第2保持信号Vgate2を受けている期間保持する。そして、第2メモリレジスタ123は、第2保持信号Vgate2が非アクティブになると、保持した信号電荷を第2転送レジスタ124に供給する。
第2保持信号Vgate2は、たとえばハイレベルでアクティブであり、ローレベルで非アクティブである。
【0034】
第2水平転送レジスタ124は、第2読み出しゲート122により読み出され、第2メモリレジスタ123により供給される信号電荷を第2出力部150側に転送する。
第2水平転送レジスタ124は、第1転送電極H1および第2転送電極H2が、主走査方向MSD(水平方向)に交互に配置されている。
第1転送電極H1と第2転送電極H2は、互いに逆相の転送パルスφH1およびφH2が印加される。これにより、第2水平転送レジスタ124のポテンシャルを上下させることで、第1水平転送レジスタ114は、第2メモリレジスタ123を介して読み出された信号電荷を順次に第2出力部150側に転送する。
【0035】
第2出力部150は、第2電荷電圧変換部151および第2出力回路152を有する。
第2電荷電圧変換部151は、第2センサライン120の第2水平転送レジスタ124を転送された信号電荷を電圧信号に変換し、電圧信号を第2出力回路152に出力する。
第2出力回路152は、増幅器等を含み、第2電荷電圧変換部151による電圧信号を第2ラインセンサ120の信号S120として出力する。
【0036】
第3センサライン130は、複数(n)の画素(フォトセル)PCL31〜PCL3nが第1ピッチPT11をもってリニアに配列され、画素PCL31〜PCL3nの信号電荷を読み出し、読み出した信号電荷を第3出力部160側に転送する機能を有する。
【0037】
具体的には、第3センサライン130は、第3センサ列131、第3読み出しゲート(ROG)132、第3メモリレジスタ133、および第3水平転送レジスタ134を含んで構成されている。
【0038】
第3センサ列131は、複数(n)の画素(フォトセル)PCL31〜PCL3nが第1ピッチPT11(A)をもってリニアに配列されている。
各画素PCL31〜PCL3nは、光電変換素子としてのフォトダイオードを含んで形成されている。
【0039】
第3読み出しゲート(ROG)132は、第3センサ列131の各画素PCL31〜PCL3nで光電変換された信号電荷を読み出し、読み出した信号電荷を第3メモリレジスタ133に出力する。
なお、第3センサ列131から第3読み出しゲート132への信号電荷の読み出し制御は、駆動部170による第3制御パルスROGS3に応答して行われる。
【0040】
第3メモリレジスタ133は、第3読み出しゲート132により読み出された信号電荷を、駆動部170により個別に供給されるアクティブの第3保持信号Vgate3を受けている期間保持する。そして、第3メモリレジスタ133は、第3保持信号Vgate3が非アクティブになると、保持した信号電荷を第3転送レジスタ134に供給する。
第3保持信号Vgate3は、たとえばハイレベルでアクティブであり、ローレベルで非アクティブである。
【0041】
第3水平転送レジスタ134は、第3読み出しゲート132により読み出され、第3メモリレジスタ133により供給される信号電荷を第3出力部160側に転送する。
第3水平転送レジスタ134は、第1転送電極H1および第2転送電極H2が、主走査方向MSD(水平方向)に交互に配置されている。
第1転送電極H1と第2転送電極H2は、互いに逆相の転送パルスφH1およびφH2が印加される。これにより、第3水平転送レジスタ134のポテンシャルを上下させることで、第3水平転送レジスタ134は、第3メモリレジスタ133を介して読み出された信号電荷を順次に第3出力部160側に転送する。
【0042】
第3出力部160は、第3電荷電圧変換部161および第3出力回路162を有する。
第3電荷電圧変換部161は、第3センサライン130の第3水平転送レジスタ134を転送された信号電荷を電圧信号に変換し、電圧信号を第3出力回路162に出力する。
第3出力回路162は、増幅器等を含み、第3電荷電圧変換部161による電圧信号を第3センサライン130の信号S130として出力する。
【0043】
駆動部170は、第1センサライン110、第2センサライン120、および第3センサライン130の信号電荷の読み出し駆動を個別に行う機能を有する。
駆動部170は、第1センサライン110、第2センサライン120、および第3センサライン130毎に個別に信号電荷の保持期間を設定可能である。
すなわち、駆動部170は、第1センサライン110、第2センサライン120、および第3センサライン130毎に個別に信号電荷の保持期間を設定するための第1保持信号Vgate1、第2保持信号Vgate2、および第3保持信号Vgate3を生成する。
駆動部170は、生成した第1保持信号Vgate1を第1センサライン110の第1メモリレジスタ113に供給する。
駆動部170は、生成した第2保持信号Vgate2を第2センサライン120の第2メモリレジスタ123に供給する。
駆動部170は、生成した第3保持信号Vgate3を第3センサライン130の第3メモリレジスタ133に供給する。
【0044】
<2.駆動部の具体的な構成例>
前述したように、本CCDリニアセンサ100は、その解像度をセンサがもつ最大の画素数の1/m、たとえば1/2に設定して読み取ることが可能に構成されている。
そして、CCDリニアセンサ100は、後で詳述するように、解像度を変更したとしても色ずれが生じることがない信号電荷の読み出し駆動機能を有する。
駆動部170は、この駆動機能を有する。
駆動部170は、たとえば、その解像度をセンサがもつ最大の画素数の1/2に設定して読み取る場合、第1保持信号Vgate1および第3保持信号Vgate3を同一タイミングとなるように駆動し、第2保持信号Vgate2を半周期ずらしたタイミングに制御する。
【0045】
図3は、本実施形態に係る駆動部による保持信号の各センサラインへの供給形態の一例を示す図である。
【0046】
図3の例においては、駆動部170は、第1保持信号Vgate1、第2保持信号Vgate2、および第3保持信号Vgate3を、それぞれ独立のクロックパルスとして供給している。
これにより、駆動部170は、第1センサライン110、第2センサライン120、および第3センサライン130の信号電荷の読み出し駆動を個別に行う機能を実現している。
【0047】
図4は、本実施形態に係る駆動部による保持信号の各センサラインへの供給形態の他例を示す図である。
【0048】
上述したように、第1メモリレジスタ113、第2メモリレジスタ123、第3メモリレジスタ133における信号電荷の保持期間は第1センサライン110、第2センサライン120、第3センサライン130毎に異なる。
このため、各センサライン110,120,130の各メモリレジスタ113,123,133にそれぞれ別クロックパルスである第1保持信号Vgate1、第2保持信号Vgate2、および第3保持信号Vgate3を入力する必要がある。
図4の例では、各センサライン110,120,130の読み出し制御を行う第1制御パルスROGS1、第2制御パルスROGS2、第3制御パルスROGS3と組み合わせ、論理制御を行なうことで、単一クロックパルスでの制御を可能としている。
【0049】
図4の駆動部170Aは、各センサライン110,120,130に対応したSR型の第1フリップフロップ(FF)171、第2FF172、および第3FF173を有する。
【0050】
第1FF171、第2FF172、および第3FF173は、一つのゲートパルスVgateが並列に供給される。
【0051】
第1FF171は、第1制御パルスROGS1がSR端子に供給され、この第1制御パルスROGS1によりゲートパルスVgateをセットあるいはリセットして、第1制御パルスROGS1に応答した第1保持信号Vgate1を第1センサライン110に出力する。
【0052】
第2FF172は、第2制御パルスROGS2がSR端子に供給され、この第2制御パルスROGS2によりゲートパルスVgateをセットあるいはリセットして、第2制御パルスROGS2に応答した第2保持信号Vgate2を第2センサライン120に出力する。
【0053】
第3FF173は、第3制御パルスROGS3がSR端子に供給され、この第3制御パルスROGS3によりゲートパルスVgateをセットあるいはリセットして、第3制御パルスROGS3に応答した第3保持信号Vgate3を第3センサライン130に出力する。
【0054】
図5は、図4の駆動部を採用した場合のCCDリニアセンサの動作のタイミングチャートの一例を示す図である。
【0055】
図5の動作タイミングは、解像度をセンサがもつ最大の画素数の1/2に設定して読み取る場合を示している。
この場合、第1制御パルスROGS1、第2制御パルスROGS2、第3制御パルスROGS3により、第1保持信号Vgate1および第3保持信号Vgate3を同一タイミングとなるように駆動され、第2保持信号Vgate2を半周期ずらしたタイミングに制御される。
【0056】
<3.本CCDリニアセンサと比較例との比較>
以上、本実施形態に係るCCDリニアセンサ100の構成および機能について説明した。
以下に、本実施形態に係るCCDリニアセンサ100における画素ピッチとライン間隔との関係、解像度の変更処理等について、通常のCCDリニアセンサを比較例として、図面に関連付けて説明する。
【0057】
図6は、本実施形態における画素ピッチとセンサラインの配列ピッチの一設定例を示す図である。
なお、図6においては、センサラインの構成を、本実施形態のメモリレジスタを持たない通常のCCDリニアセンサとして示している。
図7は、図6に示すCCDリニアセンサのタイミングチャートの一例を示す図である。
図7のタイミングチャートでは、保持信号は用いられていない。
【0058】
また、本実施形態においては、上述したように、各センサライン110,120,130は、複数の画素が主走査方向MSDに第1ピッチ(A)PT11をもってリニアに配列されている。
そして、本実施形態においては、たとえば各センサライン110,120,130は、副走査方向SSDに、第1ピッチ(A)と同一のピッチに設定された第2ピッチPT12(ライン間隔)をもって配置される。
【0059】
図6の例は、一例として挙げられている。
この例は、上述したように、各ライン間隔(第2ピッチ)をセンサ列の主走査方向MSDの画素ピッチ(第1ピッチ)AとしたCCDリニアセンサを示している。
このセンサ構造でのドキュメント読み取りは、CCDリニアセンサが保持する最大の解像度での読み取りでは、図7に示すように、通常のCCDリニアセンサと同じ各センサを同期させた駆動方式での利用が可能である。
ただし、一般的なスキャナ、ファクシミリなどでのドキュメント読み取りには、対象のドキュメント、用途に応じて解像度を切り替えてスキャン作業を行うことが必要となる。
【0060】
図8および図9の(A)および(B)は、最大解像度および最大解像度の1/2の解像度時における読み取りの様子を模式的に示す図である。
図8および図9の(A)が最大解像度時の読み取りの様子を示し、図8および図9の(B)が最大解像度の1/2の解像度時における読み取りの様子を示している。
【0061】
図9(A)は、画素加算を行った状態で、CCDリニアセンサでドキュメントを通常どおり、各センサを同期させた読み取り駆動を行った場合のタイミングチャートの一例を示す図である。
図10は、第1センサラインと第2センサラインの読み取り駆動をずらしたタイミングチャートの一例を示す図である。
【0062】
本実施形態のCCDリニアセンサ100の解像度をセンサが持つ最大の画素数の1/2に設定して読み取りを行う際には、図8(B)に示しように、CCD画素の隣り合う画素信号を2画素分加算して用いることとなる。
そのため、この解像度(1/2)の場合、センサの主走査方向MSDの画素ピッチBは、理論上、2倍の長さを持つこととなる。と同時に、副走査方向SSDの画素ピッチBも2倍になる。
【0063】
このとき、本実施形態のCCDリニアセンサ100におけるライン間隔では、本来もっている各ライン間隔が、最大解像度における主走査ピッチである。このために、擬似的に、画素加算を行った場合の画素ピッチBに対し、1/2のライン間隔しか保持していないセンサ構造となってしまう。
このように、画素加算を行った状態で、CCDリニアセンサ100でドキュメントを通常どおり、各センサを同期させた読み取り駆動を行うと、図9(B)に示すようになる。
すなわち、この場合、図9(B)に示すように、第1センサライン110と、第2センサライン120の間での読み取り位置がずれてしまい、色ずれが発生してしまうおそれがある。
【0064】
上記色ずれに対し、CCDセンサライン100の読み取り位置をCCDリニアセンサ100内部の駆動部170の制御で回避することが可能である。
通常の各CCDリニアセンサが同期して動く図9の駆動タイミングでは、色ずれが発生する。
それに対し、図10は、第1センサラインと第2センサラインの読み取り駆動をずらしたタイミングを示している。
【0065】
このタイミングで駆動された本実施形態のCCDリニアセンサ100では、色ずれは発生せず、本来のドキュメント画像を構成可能となる。
ただし、このタイミング例そのものでは、各センサラインで読み取った信号の出力時期が読み取り周期のずれ分と同様にずれるため、画像構成の際には、別途外部メモリでの信号処理が必要となる。
また、水平転送レジスタのクロックなども別クロックパルス準備が必要となる。
【0066】
その点を考慮し、本実施形態のCCDリニアセンサ100においては、前述したように、内部のセンサ信号読み出し部に、1段のメモリレジスタ(Vgate)を付け加えた構成を有している。
このメモリレジスタ113,123,133は、各色でセンサから読み出した信号電荷を、そのゲートにハイレベルの電位を与えている期間、保持することが可能な構成となっている。
本実施形態においては、図3に示すように、その信号電荷の保持期間はセンサライン毎に異なるため、各センサライン110,120,130のメモリレジスタ113,123,133にそれぞれ別クロックパルスVgate1,Vgate2、Vgate3が入力される。
なお、本実施形態においては、図4に示すように、各センサライン110,120,130の読み出し制御を行う制御パルスROGS1,ROGS2,ROGS3と組み合わせ、論理制御を行うことで、単一クロックパルスでの制御も可能となる。
【0067】
通常のCCDリニアセンサと上述の図10のタイミングの組み合わせでは、出力信号において各センサでずれが生じていた。
これに対して、図2の構成のCCDリニアセンサにおいて、図5のタイミングでCCDリニアセンサを駆動させると、色ずれ、出力信号位置ずれともに発生せず、また、外部メモリへの負荷も小さなCCDリニアセンサの駆動が可能となる。
また、本実施形態では2画素加算、ライン間隔1ラインと設定しているが、異なる画素加算、異なるライン間隔においても、駆動タイミングによって、本効果が得られる構成である。
【0068】
以上のように、本実施形態のCCDリニアセンサ100は、複数の画素が主走査方向に第1ピッチをもってリニアに配列され、画素の信号電荷を読み出し、その信号電荷を出力部140〜160側に転送する複数のセンサライン110,120,130を有する。
CCDリニアセンサ100は、複数のセンサライン110,120,130の信号電荷の読み出し駆動を行う駆動部170を有する。
複数のセンサライン110,120,130は、主走査方向に直交する副走査方向に第2ピッチをもって順に配列されている。
各センサライン110,120,130は、複数の画素が第1ピッチをもってリニアに配列されたセンサ列111,121,131と、センサ列の各画素で光電変換された信号電荷を読み出す読み出しゲート112,122,132と、を有する。
各センサライン110,120,130は、読み出しゲートより読み出された信号電荷を出力部側に転送する水平転送レジスタ114,124,134を有する。
各センサライン110,120,130は、さらに読み出しゲートにより読み出された信号電荷を、アクティブの保持信号Vgate1,Vgate2,Vgate2を受けている期間保持して水平転送レジスタに供給するメモリレジスタ113,123,133、を有する。
そして、駆動部170は、各センサライン110,120,130に信号電荷の保持期間を設定可能に保持信号Vgate1,Vgate2,Vgate2を生成し、生成した保持信号Vgate1,Vgate2,Vgate2を各センサラインのメモリレジスタに供給する。
したがって、本実施形態によれば、以下の効果を得ることができる。
【0069】
複数センサラインを保持するCCDリニアセンサにおいて、センサラインの間隔を狭くしたとしても各ライン毎の色ずれの発生を防止することができる。
また、CCDリニアセンサにおいて、出力信号の出力タイミングを同期させることが可能となる。
また、外部メモリ(RAM)などを使用せずに、CCDリニアセンサ内部で出力同期させることが可能となる。
また、水平転送レジスタのクロックパルスの簡略化が可能である。
【符号の説明】
【0070】
100・・・CCDリニアセンサ(固体撮像素子)、110・・・第1センサアレイ、111・・・第1センサ列、112・・・第1読み出しゲート、113・・・第1メモリレジスタ、114・・・第1水平転送レジスタ、120・・・第2センサアレイ、121・・・第2センサ列、122・・・第2読み出しゲート、123・・・第2メモリレジスタ、124・・・第2水平転送レジスタ、130・・・第3センサアレイ、131・・・第3センサ列、132・・・第3読み出しゲート、133・・・第3メモリレジスタ、134・・・第3水平転送レジスタ、140・・・第1出力部、150・・・第2出力部、160・・・第3出力部、170・・・駆動部。
【技術分野】
【0001】
本発明は、CCDリニアセンサ等の固体撮像素子およびその駆動方法に関するものである。
【背景技術】
【0002】
固体撮像素子は、半導体素子の製造技術を用いて光電変換素子が集積回路化されて形成される。
この固体撮像素子として、ファクシミリや複写機(コピー機)で用いられるリニアセンサ(1次元イメージセンサ)、およびビデオカメラやデジタルスチルカメラなどで用いられるエリアセンサ(2次元イメージセンサ)がある。
これらセンサのうちリニアセンサは、光を検出して信号電荷を発生させる光電変換素子(フォトダイオード)が一列に配置されて形成される。リニアセンサは、面積をもつ領域を撮像するには、読み取り対象物であるドキュメントなどをセンサ列と直交する方向に走査(スキャン)する必要があるため、静止画の取得に用いられる。
イメージセンサは、光電変換素子であるフォトダイオードが発生した電荷を出力するための転送機能として、電荷結合素子(CCD)およびCMOS素子がもちいられ、この違いによりCCDイメージセンサ、CMOSイメージセンサと呼ばれる。
【0003】
CCD(Charge Coupled Device)リニアセンサは、入力光に応じた量の信号電荷を蓄積するフォトダイオードを含む画素が一次元的にリニアに配列される。CCDリニアセンサは、これら画素からの信号電荷をCCDの電荷転送方式によって出力部側に転送する水平転送レジスタを有する。
CCDリニアセンサは、コピー機、ファクシミリ、OCR、パターン認識および各種計測など、多くの分野で使用されており、複数のCCDリニアセンサを有する固体撮像素子装置も提案されている(たとえば、特許文献1参照)。
【0004】
図1は、カラーセンサ構造を有する一般的なCCDリニアセンサを模式的に示す図である。
【0005】
このCCDリニアセンサ10は、赤(R)用センサライン11、緑(G)用センサライン12、および青(B)用センサライン13が所定間隔をおいて配列されている。
【0006】
リニア配列のCCDリニアセンサにおいて、赤(R)、緑(G)、青(B)などのカラーセンサ構造を有する場合、その構造の特性上、各色のセンサラインの間には物理的な距離が生じる(以下、この距離をライン間隔という)。
【0007】
また、CCDリニアセンサ10を用いてドキュメントを読み取る際には、CCDリニアセンサを主走査方向MSDに配列し搭載したスキャンユニットを、読み取り方向、すなわち副走査方向SSDに移動させながらのスキャン動作を行う。
【0008】
通常、副走査方向SSDの読み取り解像度は、リニアセンサの主走査方向MSDの画素ピッチPT1のn倍に設定され、その画素ピッチ毎に読み取った信号を、外部メモリ(RAM)などで並べ替えることで、ドキュメント全体の画像信号を構成する。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2001−245119号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
上記の使用方法において、複数の異色のセンサラインを保持するリニアセンサ10の場合、ドキュメントのある箇所を最初に読み取るセンサライン11と、その次に読み取るセンサライン12との間隔PT2が主走査の画素ピッチPT1の整数倍である必要がある。
これは、センサライン11とセンサライン12が一般的には同期してCCDの信号読み取り動作を行っているため、各センサラインの読み取り位置がずれることを防ぐ上で必要となる。
【0011】
ところが、この読み取り位置がずれてしまうと、各センサラインが異色センサであった場合、画像としては色ずれと呼ばれる現象が発生してしまうことになる。
たとえばCCDリニアセンサは、読み取り解像度を変更するため、主走査方向MSDの画素信号を加算する。
その際に副走査方向SSDの画素読み取りエリアも解像度によって変化するため、色ずれという問題が生じてしまう。
それを回避するためには、読み取りタイミングが複雑化するという問題がある。
【0012】
また、上記のように、複数のセンサラインを持つCCDリニアセンサでドキュメントを読み取った後に、外部メモリなどで信号を並べ替える必要があると上述した。
しかし、各センサラインの間隔が広い場合、この外部メモリ容量が大きくなるため、センサラインの間隔は狭い方が良いとされ、市場でもそういった要求が増えてきている。
【0013】
本発明は、センサラインの間隔を狭くしたとしても色ずれの発生を防止することが可能な固体撮像素子およびその駆動方法を提供することにある。
【課題を解決するための手段】
【0014】
本発明の第1の観点固体撮像素子は、複数の画素が主走査方向に第1ピッチをもってリニアに配列され、当該画素の信号電荷を読み出し、当該読み出した信号電荷を出力部側に転送する複数のセンサラインと、上記複数のセンサラインの信号電荷の読み出し駆動を行う駆動部と、を有し、上記複数のセンサラインは、上記主走査方向に直交する副走査方向に第2ピッチをもって順に配列され、上記各センサラインは、複数の画素が第1ピッチをもってリニアに配列されたセンサ列と、上記センサ列の各画素で光電変換された信号電荷を読み出す読み出しゲートと、上記読み出しゲートより読み出された信号電荷を上記出力部側に転送する転送レジスタと、上記読み出しゲートにより読み出された信号電荷を、アクティブの保持信号を受けている期間保持して上記転送レジスタに供給するメモリレジスタと、を含み、上記駆動部は、上記各センサライン毎に上記信号電荷の保持期間を設定可能に上記保持信号を生成し、生成した上記保持信号を上記各センサラインのメモリレジスタに供給する。
【0015】
本発明の第2の観点の固体撮像素子の駆動方法は、複数の画素が主走査方向に第1ピッチをもってリニアに配列され、当該画素の信号電荷を読み出し、当該読み出した信号電荷を出力部側に転送する複数のセンサラインと、上記複数のセンサラインの信号電荷の読み出し駆動を行う駆動部と、を有し、上記複数のセンサラインは、上記主走査方向に直交する副走査方向に第2ピッチをもって順に配列され、上記各センサラインは、複数の画素が第1ピッチをもってリニアに配列されたセンサ列と、上記センサ列の各画素で光電変換された信号電荷を読み出す読み出しゲートと、上記読み出しゲートより読み出された信号電荷を上記出力部側に転送する転送レジスタと、を含む固体撮像素子を駆動する際に、上記各センサライン毎に上記信号電荷の保持期間を個別に設定し、上記読み出しゲートにより読み出した信号電荷を内部のレジスタに、それぞれ保持期間だけ保持してから上記転送レジスタに供給する。
【発明の効果】
【0016】
本発明によれば、センサラインの間隔を狭くしたとしても色ずれの発生を防止することができる。
【図面の簡単な説明】
【0017】
【図1】カラーセンサ構造を有する一般的なCCDリニアセンサを模式的に示す図である。
【図2】本発明の実施形態に係る固体撮像素子としてのCCDリニアセンサの構成例を示す図である。
【図3】本実施形態に係る駆動部による保持信号の各センサラインへの供給形態の一例を示す図である。
【図4】本実施形態に係る駆動部による保持信号の各センサラインへの供給形態の他例を示す図である。
【図5】図4の駆動部を採用した場合のCCDリニアセンサの動作のタイミングチャートの一例を示す図である。
【図6】本実施形態における画素ピッチとセンサラインの配列ピッチの一設定例を示す図である。
【図7】図6に示すCCDリニアセンサのタイミングチャートの一例を示す図である。
【図8】最大解像度および最大解像度の1/2の解像度時における読み取りの様子を模式的に示す第1図である。
【図9】最大解像度および最大解像度の1/2の解像度時における読み取りの様子を模式的に示す第2図である。
【図10】第1センサラインと第2センサラインの読み取り駆動をずらしたタイミングチャートの一例を示す図である。
【発明を実施するための形態】
【0018】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
1.CCDリニアセンサの構成例
2.駆動部の具体的な構成例
3.本CCDリニアセンサと比較例との比較
【0019】
<1.CCDリニアセンサの構成例>
図2は、本発明の実施形態に係る固体撮像素子としてのCCDリニアセンサの構成例を示す図である。
【0020】
本実施形態に係るCCDリニアセンサ100は、第1の色としてのR(赤)、第2の色としてのG(G)、第3の色としてのB(青)のカラーセンサ構造を有する。
また、CCDリニアセンサ100は、その解像度をセンサがもつ最大の画素数の1/m、たとえば1/2に設定して読み取ることが可能に構成されている。
CCDリニアセンサ100は、後で詳述するように、解像度を変更したとしても色ずれが生じることがない信号電荷の読み出し駆動機能を有する。
【0021】
本CCDリニアセンサ100は、R用の第1センサライン110、G用の第2センサライン120、B用の第3センサライン130、第1出力部140、第2出力部150、第3出力部160、および駆動部170を有する。
【0022】
第1センサライン110は、複数(n)の画素(フォトセル)PCL11〜PCL1nが第1ピッチPT11をもってリニアに配列され、画素PCL11〜PCL1nの信号電荷を読み出し、読み出した信号電荷を第1出力部140側に転送する機能を有する。
【0023】
具体的には、第1センサライン110は、第1センサ列111、第1読み出しゲート(ROG)112、第1メモリレジスタ113、および第1水平転送レジスタ114を含んで構成されている。
【0024】
第1センサ列111は、複数(n)の画素(フォトセル)PCL11〜PCL1nが第1ピッチPT11(A)をもってリニアに配列されている。
各画素PCL11〜PCL1nは、光電変換素子としてのフォトダイオードを含んで形成されている。
【0025】
第1読み出しゲート(ROG)112は、第1センサ列111の各画素PCL11〜PCL1nで光電変換された信号電荷を読み出し、読み出した信号電荷を第1メモリレジスタ113に出力する。
なお、第1センサ列111から第1読み出しゲート112への信号電荷の読み出し制御は、駆動部170による第1制御パルスROGS1に応答して行われる。
【0026】
第1メモリレジスタ113は、第1読み出しゲート112により読み出された信号電荷を、駆動部170により個別に供給されるアクティブの第1保持信号Vgate1を受けている期間保持する。そして、第1メモリレジスタ113は、第1保持信号Vgate1が非アクティブになると、保持した信号電荷を第1転送レジスタ114に供給する。
第1保持信号Vgate1は、たとえばハイレベルでアクティブであり、ローレベルで非アクティブである。
【0027】
第1水平転送レジスタ114は、第1読み出しゲート112により読み出され、第1メモリレジスタ113により供給される信号電荷を第1出力部140側に転送する。
第1水平転送レジスタ114は、第1転送電極H1および第2転送電極H2が、主走査方向MSD(水平方向)に交互に配置されている。
第1転送電極H1と第2転送電極H2は、互いに逆相の転送パルスφH1およびφH2が印加される。これにより、第1水平転送レジスタ114のポテンシャルを上下させることで、第1水平転送レジスタ114は、第1メモリレジスタ113を介して読み出された信号電荷を順次に第1出力部140側に転送する。
【0028】
第1出力部140は、第1電荷電圧変換部141および第1出力回路142を有する。
第1電荷電圧変換部141は、第1センサライン110の第1水平転送レジスタ114を転送された信号電荷を電圧信号に変換し、電圧信号を第1出力回路142に出力する。
第1出力回路142は、増幅器等を含み、第1電荷電圧変換部141による電圧信号を第1センサライン110の信号S110として出力する。
【0029】
第2センサライン120は、複数(n)の画素(フォトセル)PCL21〜PCL2nが第1ピッチPT11をもってリニアに配列され、画素PCL21〜PCL2nの信号電荷を読み出し、読み出した信号電荷を第2出力部150側に転送する機能を有する。
【0030】
具体的には、第2センサライン120は、第2センサ列121、第2読み出しゲート(ROG)122、第2メモリレジスタ123、および第2水平転送ゲート124を含んで構成されている。
【0031】
第2センサ列121は、複数(n)の画素(フォトセル)PCL21〜PCL2nが第1ピッチPT11(A)をもってリニアに配列されている。
各画素PCL21〜PCL2nは、光電変換素子としてのフォトダイオードを含んで形成されている。
【0032】
第2読み出しゲート(ROG)122は、第2センサ列121の各画素PCL21〜PCL2nで光電変換された信号電荷を読み出し、読み出した信号電荷を第2メモリレジスタ123に出力する。
なお、第2センサ列121から第2読み出しゲート122への信号電荷の読み出し制御は、駆動部170による第2制御パルスROGS2に応答して行われる。
【0033】
第2メモリレジスタ123は、第2読み出しゲート122により読み出された信号電荷を、駆動部170により個別に供給されるアクティブの第2保持信号Vgate2を受けている期間保持する。そして、第2メモリレジスタ123は、第2保持信号Vgate2が非アクティブになると、保持した信号電荷を第2転送レジスタ124に供給する。
第2保持信号Vgate2は、たとえばハイレベルでアクティブであり、ローレベルで非アクティブである。
【0034】
第2水平転送レジスタ124は、第2読み出しゲート122により読み出され、第2メモリレジスタ123により供給される信号電荷を第2出力部150側に転送する。
第2水平転送レジスタ124は、第1転送電極H1および第2転送電極H2が、主走査方向MSD(水平方向)に交互に配置されている。
第1転送電極H1と第2転送電極H2は、互いに逆相の転送パルスφH1およびφH2が印加される。これにより、第2水平転送レジスタ124のポテンシャルを上下させることで、第1水平転送レジスタ114は、第2メモリレジスタ123を介して読み出された信号電荷を順次に第2出力部150側に転送する。
【0035】
第2出力部150は、第2電荷電圧変換部151および第2出力回路152を有する。
第2電荷電圧変換部151は、第2センサライン120の第2水平転送レジスタ124を転送された信号電荷を電圧信号に変換し、電圧信号を第2出力回路152に出力する。
第2出力回路152は、増幅器等を含み、第2電荷電圧変換部151による電圧信号を第2ラインセンサ120の信号S120として出力する。
【0036】
第3センサライン130は、複数(n)の画素(フォトセル)PCL31〜PCL3nが第1ピッチPT11をもってリニアに配列され、画素PCL31〜PCL3nの信号電荷を読み出し、読み出した信号電荷を第3出力部160側に転送する機能を有する。
【0037】
具体的には、第3センサライン130は、第3センサ列131、第3読み出しゲート(ROG)132、第3メモリレジスタ133、および第3水平転送レジスタ134を含んで構成されている。
【0038】
第3センサ列131は、複数(n)の画素(フォトセル)PCL31〜PCL3nが第1ピッチPT11(A)をもってリニアに配列されている。
各画素PCL31〜PCL3nは、光電変換素子としてのフォトダイオードを含んで形成されている。
【0039】
第3読み出しゲート(ROG)132は、第3センサ列131の各画素PCL31〜PCL3nで光電変換された信号電荷を読み出し、読み出した信号電荷を第3メモリレジスタ133に出力する。
なお、第3センサ列131から第3読み出しゲート132への信号電荷の読み出し制御は、駆動部170による第3制御パルスROGS3に応答して行われる。
【0040】
第3メモリレジスタ133は、第3読み出しゲート132により読み出された信号電荷を、駆動部170により個別に供給されるアクティブの第3保持信号Vgate3を受けている期間保持する。そして、第3メモリレジスタ133は、第3保持信号Vgate3が非アクティブになると、保持した信号電荷を第3転送レジスタ134に供給する。
第3保持信号Vgate3は、たとえばハイレベルでアクティブであり、ローレベルで非アクティブである。
【0041】
第3水平転送レジスタ134は、第3読み出しゲート132により読み出され、第3メモリレジスタ133により供給される信号電荷を第3出力部160側に転送する。
第3水平転送レジスタ134は、第1転送電極H1および第2転送電極H2が、主走査方向MSD(水平方向)に交互に配置されている。
第1転送電極H1と第2転送電極H2は、互いに逆相の転送パルスφH1およびφH2が印加される。これにより、第3水平転送レジスタ134のポテンシャルを上下させることで、第3水平転送レジスタ134は、第3メモリレジスタ133を介して読み出された信号電荷を順次に第3出力部160側に転送する。
【0042】
第3出力部160は、第3電荷電圧変換部161および第3出力回路162を有する。
第3電荷電圧変換部161は、第3センサライン130の第3水平転送レジスタ134を転送された信号電荷を電圧信号に変換し、電圧信号を第3出力回路162に出力する。
第3出力回路162は、増幅器等を含み、第3電荷電圧変換部161による電圧信号を第3センサライン130の信号S130として出力する。
【0043】
駆動部170は、第1センサライン110、第2センサライン120、および第3センサライン130の信号電荷の読み出し駆動を個別に行う機能を有する。
駆動部170は、第1センサライン110、第2センサライン120、および第3センサライン130毎に個別に信号電荷の保持期間を設定可能である。
すなわち、駆動部170は、第1センサライン110、第2センサライン120、および第3センサライン130毎に個別に信号電荷の保持期間を設定するための第1保持信号Vgate1、第2保持信号Vgate2、および第3保持信号Vgate3を生成する。
駆動部170は、生成した第1保持信号Vgate1を第1センサライン110の第1メモリレジスタ113に供給する。
駆動部170は、生成した第2保持信号Vgate2を第2センサライン120の第2メモリレジスタ123に供給する。
駆動部170は、生成した第3保持信号Vgate3を第3センサライン130の第3メモリレジスタ133に供給する。
【0044】
<2.駆動部の具体的な構成例>
前述したように、本CCDリニアセンサ100は、その解像度をセンサがもつ最大の画素数の1/m、たとえば1/2に設定して読み取ることが可能に構成されている。
そして、CCDリニアセンサ100は、後で詳述するように、解像度を変更したとしても色ずれが生じることがない信号電荷の読み出し駆動機能を有する。
駆動部170は、この駆動機能を有する。
駆動部170は、たとえば、その解像度をセンサがもつ最大の画素数の1/2に設定して読み取る場合、第1保持信号Vgate1および第3保持信号Vgate3を同一タイミングとなるように駆動し、第2保持信号Vgate2を半周期ずらしたタイミングに制御する。
【0045】
図3は、本実施形態に係る駆動部による保持信号の各センサラインへの供給形態の一例を示す図である。
【0046】
図3の例においては、駆動部170は、第1保持信号Vgate1、第2保持信号Vgate2、および第3保持信号Vgate3を、それぞれ独立のクロックパルスとして供給している。
これにより、駆動部170は、第1センサライン110、第2センサライン120、および第3センサライン130の信号電荷の読み出し駆動を個別に行う機能を実現している。
【0047】
図4は、本実施形態に係る駆動部による保持信号の各センサラインへの供給形態の他例を示す図である。
【0048】
上述したように、第1メモリレジスタ113、第2メモリレジスタ123、第3メモリレジスタ133における信号電荷の保持期間は第1センサライン110、第2センサライン120、第3センサライン130毎に異なる。
このため、各センサライン110,120,130の各メモリレジスタ113,123,133にそれぞれ別クロックパルスである第1保持信号Vgate1、第2保持信号Vgate2、および第3保持信号Vgate3を入力する必要がある。
図4の例では、各センサライン110,120,130の読み出し制御を行う第1制御パルスROGS1、第2制御パルスROGS2、第3制御パルスROGS3と組み合わせ、論理制御を行なうことで、単一クロックパルスでの制御を可能としている。
【0049】
図4の駆動部170Aは、各センサライン110,120,130に対応したSR型の第1フリップフロップ(FF)171、第2FF172、および第3FF173を有する。
【0050】
第1FF171、第2FF172、および第3FF173は、一つのゲートパルスVgateが並列に供給される。
【0051】
第1FF171は、第1制御パルスROGS1がSR端子に供給され、この第1制御パルスROGS1によりゲートパルスVgateをセットあるいはリセットして、第1制御パルスROGS1に応答した第1保持信号Vgate1を第1センサライン110に出力する。
【0052】
第2FF172は、第2制御パルスROGS2がSR端子に供給され、この第2制御パルスROGS2によりゲートパルスVgateをセットあるいはリセットして、第2制御パルスROGS2に応答した第2保持信号Vgate2を第2センサライン120に出力する。
【0053】
第3FF173は、第3制御パルスROGS3がSR端子に供給され、この第3制御パルスROGS3によりゲートパルスVgateをセットあるいはリセットして、第3制御パルスROGS3に応答した第3保持信号Vgate3を第3センサライン130に出力する。
【0054】
図5は、図4の駆動部を採用した場合のCCDリニアセンサの動作のタイミングチャートの一例を示す図である。
【0055】
図5の動作タイミングは、解像度をセンサがもつ最大の画素数の1/2に設定して読み取る場合を示している。
この場合、第1制御パルスROGS1、第2制御パルスROGS2、第3制御パルスROGS3により、第1保持信号Vgate1および第3保持信号Vgate3を同一タイミングとなるように駆動され、第2保持信号Vgate2を半周期ずらしたタイミングに制御される。
【0056】
<3.本CCDリニアセンサと比較例との比較>
以上、本実施形態に係るCCDリニアセンサ100の構成および機能について説明した。
以下に、本実施形態に係るCCDリニアセンサ100における画素ピッチとライン間隔との関係、解像度の変更処理等について、通常のCCDリニアセンサを比較例として、図面に関連付けて説明する。
【0057】
図6は、本実施形態における画素ピッチとセンサラインの配列ピッチの一設定例を示す図である。
なお、図6においては、センサラインの構成を、本実施形態のメモリレジスタを持たない通常のCCDリニアセンサとして示している。
図7は、図6に示すCCDリニアセンサのタイミングチャートの一例を示す図である。
図7のタイミングチャートでは、保持信号は用いられていない。
【0058】
また、本実施形態においては、上述したように、各センサライン110,120,130は、複数の画素が主走査方向MSDに第1ピッチ(A)PT11をもってリニアに配列されている。
そして、本実施形態においては、たとえば各センサライン110,120,130は、副走査方向SSDに、第1ピッチ(A)と同一のピッチに設定された第2ピッチPT12(ライン間隔)をもって配置される。
【0059】
図6の例は、一例として挙げられている。
この例は、上述したように、各ライン間隔(第2ピッチ)をセンサ列の主走査方向MSDの画素ピッチ(第1ピッチ)AとしたCCDリニアセンサを示している。
このセンサ構造でのドキュメント読み取りは、CCDリニアセンサが保持する最大の解像度での読み取りでは、図7に示すように、通常のCCDリニアセンサと同じ各センサを同期させた駆動方式での利用が可能である。
ただし、一般的なスキャナ、ファクシミリなどでのドキュメント読み取りには、対象のドキュメント、用途に応じて解像度を切り替えてスキャン作業を行うことが必要となる。
【0060】
図8および図9の(A)および(B)は、最大解像度および最大解像度の1/2の解像度時における読み取りの様子を模式的に示す図である。
図8および図9の(A)が最大解像度時の読み取りの様子を示し、図8および図9の(B)が最大解像度の1/2の解像度時における読み取りの様子を示している。
【0061】
図9(A)は、画素加算を行った状態で、CCDリニアセンサでドキュメントを通常どおり、各センサを同期させた読み取り駆動を行った場合のタイミングチャートの一例を示す図である。
図10は、第1センサラインと第2センサラインの読み取り駆動をずらしたタイミングチャートの一例を示す図である。
【0062】
本実施形態のCCDリニアセンサ100の解像度をセンサが持つ最大の画素数の1/2に設定して読み取りを行う際には、図8(B)に示しように、CCD画素の隣り合う画素信号を2画素分加算して用いることとなる。
そのため、この解像度(1/2)の場合、センサの主走査方向MSDの画素ピッチBは、理論上、2倍の長さを持つこととなる。と同時に、副走査方向SSDの画素ピッチBも2倍になる。
【0063】
このとき、本実施形態のCCDリニアセンサ100におけるライン間隔では、本来もっている各ライン間隔が、最大解像度における主走査ピッチである。このために、擬似的に、画素加算を行った場合の画素ピッチBに対し、1/2のライン間隔しか保持していないセンサ構造となってしまう。
このように、画素加算を行った状態で、CCDリニアセンサ100でドキュメントを通常どおり、各センサを同期させた読み取り駆動を行うと、図9(B)に示すようになる。
すなわち、この場合、図9(B)に示すように、第1センサライン110と、第2センサライン120の間での読み取り位置がずれてしまい、色ずれが発生してしまうおそれがある。
【0064】
上記色ずれに対し、CCDセンサライン100の読み取り位置をCCDリニアセンサ100内部の駆動部170の制御で回避することが可能である。
通常の各CCDリニアセンサが同期して動く図9の駆動タイミングでは、色ずれが発生する。
それに対し、図10は、第1センサラインと第2センサラインの読み取り駆動をずらしたタイミングを示している。
【0065】
このタイミングで駆動された本実施形態のCCDリニアセンサ100では、色ずれは発生せず、本来のドキュメント画像を構成可能となる。
ただし、このタイミング例そのものでは、各センサラインで読み取った信号の出力時期が読み取り周期のずれ分と同様にずれるため、画像構成の際には、別途外部メモリでの信号処理が必要となる。
また、水平転送レジスタのクロックなども別クロックパルス準備が必要となる。
【0066】
その点を考慮し、本実施形態のCCDリニアセンサ100においては、前述したように、内部のセンサ信号読み出し部に、1段のメモリレジスタ(Vgate)を付け加えた構成を有している。
このメモリレジスタ113,123,133は、各色でセンサから読み出した信号電荷を、そのゲートにハイレベルの電位を与えている期間、保持することが可能な構成となっている。
本実施形態においては、図3に示すように、その信号電荷の保持期間はセンサライン毎に異なるため、各センサライン110,120,130のメモリレジスタ113,123,133にそれぞれ別クロックパルスVgate1,Vgate2、Vgate3が入力される。
なお、本実施形態においては、図4に示すように、各センサライン110,120,130の読み出し制御を行う制御パルスROGS1,ROGS2,ROGS3と組み合わせ、論理制御を行うことで、単一クロックパルスでの制御も可能となる。
【0067】
通常のCCDリニアセンサと上述の図10のタイミングの組み合わせでは、出力信号において各センサでずれが生じていた。
これに対して、図2の構成のCCDリニアセンサにおいて、図5のタイミングでCCDリニアセンサを駆動させると、色ずれ、出力信号位置ずれともに発生せず、また、外部メモリへの負荷も小さなCCDリニアセンサの駆動が可能となる。
また、本実施形態では2画素加算、ライン間隔1ラインと設定しているが、異なる画素加算、異なるライン間隔においても、駆動タイミングによって、本効果が得られる構成である。
【0068】
以上のように、本実施形態のCCDリニアセンサ100は、複数の画素が主走査方向に第1ピッチをもってリニアに配列され、画素の信号電荷を読み出し、その信号電荷を出力部140〜160側に転送する複数のセンサライン110,120,130を有する。
CCDリニアセンサ100は、複数のセンサライン110,120,130の信号電荷の読み出し駆動を行う駆動部170を有する。
複数のセンサライン110,120,130は、主走査方向に直交する副走査方向に第2ピッチをもって順に配列されている。
各センサライン110,120,130は、複数の画素が第1ピッチをもってリニアに配列されたセンサ列111,121,131と、センサ列の各画素で光電変換された信号電荷を読み出す読み出しゲート112,122,132と、を有する。
各センサライン110,120,130は、読み出しゲートより読み出された信号電荷を出力部側に転送する水平転送レジスタ114,124,134を有する。
各センサライン110,120,130は、さらに読み出しゲートにより読み出された信号電荷を、アクティブの保持信号Vgate1,Vgate2,Vgate2を受けている期間保持して水平転送レジスタに供給するメモリレジスタ113,123,133、を有する。
そして、駆動部170は、各センサライン110,120,130に信号電荷の保持期間を設定可能に保持信号Vgate1,Vgate2,Vgate2を生成し、生成した保持信号Vgate1,Vgate2,Vgate2を各センサラインのメモリレジスタに供給する。
したがって、本実施形態によれば、以下の効果を得ることができる。
【0069】
複数センサラインを保持するCCDリニアセンサにおいて、センサラインの間隔を狭くしたとしても各ライン毎の色ずれの発生を防止することができる。
また、CCDリニアセンサにおいて、出力信号の出力タイミングを同期させることが可能となる。
また、外部メモリ(RAM)などを使用せずに、CCDリニアセンサ内部で出力同期させることが可能となる。
また、水平転送レジスタのクロックパルスの簡略化が可能である。
【符号の説明】
【0070】
100・・・CCDリニアセンサ(固体撮像素子)、110・・・第1センサアレイ、111・・・第1センサ列、112・・・第1読み出しゲート、113・・・第1メモリレジスタ、114・・・第1水平転送レジスタ、120・・・第2センサアレイ、121・・・第2センサ列、122・・・第2読み出しゲート、123・・・第2メモリレジスタ、124・・・第2水平転送レジスタ、130・・・第3センサアレイ、131・・・第3センサ列、132・・・第3読み出しゲート、133・・・第3メモリレジスタ、134・・・第3水平転送レジスタ、140・・・第1出力部、150・・・第2出力部、160・・・第3出力部、170・・・駆動部。
【特許請求の範囲】
【請求項1】
複数の画素が主走査方向に第1ピッチをもってリニアに配列され、当該画素の信号電荷を読み出し、当該読み出した信号電荷を出力部側に転送する複数のセンサラインと、
上記複数のセンサラインの信号電荷の読み出し駆動を行う駆動部と、を有し、
上記複数のセンサラインは、
上記主走査方向に直交する副走査方向に第2ピッチをもって順に配列され、
上記各センサラインは、
複数の画素が第1ピッチをもってリニアに配列されたセンサ列と、
上記センサ列の各画素で光電変換された信号電荷を読み出す読み出しゲートと、
上記読み出しゲートより読み出された信号電荷を上記出力部側に転送する転送レジスタと、
上記読み出しゲートにより読み出された信号電荷を、アクティブの保持信号を受けている期間保持して上記転送レジスタに供給するメモリレジスタと、を含み、
上記駆動部は、
上記各センサライン毎に上記信号電荷の保持期間を設定可能に上記保持信号を生成し、生成した上記保持信号を上記各センサラインのメモリレジスタに供給する
固体撮像素子。
【請求項2】
上記駆動部は、
最大解像度の1/nの解像度読み出しの場合、所定のセンサラインの保持期間が他のセンサラインの保持期間と異なるように上記保持信号を生成する
請求項1記載の固体撮像素子。
【請求項3】
上記駆動部は、
最大解像度の1/nの解像度読み出しの場合、所定のセンサラインの保持期間が他のセンサラインの保持期間と1/n周期ずれるように上記保持信号を生成する
請求項2記載の固体撮像素子。
【請求項4】
上記複数のセンサラインは、
第1色用の第1センサラインと、
第2色用の第2センサラインと、
第3色用の第3センサラインと、を含み、
上記第1センサライン、上記第2センサライン、および上記第3センサラインは、副走査方向に当該順序で上記第2ピットのライン間隔で配列され、
上記駆動部は、
最大解像度の1/nの解像度読み出しの場合、上記第2センサラインの保持期間が他の上記第1センサラインおよび上記第3センサラインの保持期間と異なるように上記保持信号を生成する
請求項2または3記載の固体撮像素子。
【請求項5】
上記駆動部は、
最大解像度の1/2の解像度読み出しの場合、上記第2センサラインの保持期間が他の上記第1センサラインおよび上記第3センサラインの保持期間と半周期ずれるように上記保持信号を生成する
請求項4記載の固体撮像素子。
【請求項6】
上記駆動部は、
最大解像度読み出しの場合、上記各センサラインで上記信号電荷の保持期間が同じになるように上記各保持信号を生成する
請求項1から5のいずれか一に記載の固体撮像素子。
【請求項7】
上記第2ピッチは、上記第1ピッチと同じに設定される
請求項1から6のいずれか一に記載の固体撮像素子。
【請求項8】
複数の画素が主走査方向に第1ピッチをもってリニアに配列され、当該画素の信号電荷を読み出し、当該読み出した信号電荷を出力部側に転送する複数のセンサラインと、
上記複数のセンサラインの信号電荷の読み出し駆動を行う駆動部と、を有し、
上記複数のセンサラインは、
上記主走査方向に直交する副走査方向に第2ピッチをもって順に配列され、
上記各センサラインは、
複数の画素が第1ピッチをもってリニアに配列されたセンサ列と、
上記センサ列の各画素で光電変換された信号電荷を読み出す読み出しゲートと、
上記読み出しゲートより読み出された信号電荷を上記出力部側に転送する転送レジスタと、を含む固体撮像素子を駆動する際に、
上記各センサライン毎に上記信号電荷の保持期間を個別に設定し、上記読み出しゲートにより読み出した信号電荷を内部のレジスタに、それぞれ保持期間だけ保持してから上記転送レジスタに供給する
固体撮像素子の駆動方法。
【請求項1】
複数の画素が主走査方向に第1ピッチをもってリニアに配列され、当該画素の信号電荷を読み出し、当該読み出した信号電荷を出力部側に転送する複数のセンサラインと、
上記複数のセンサラインの信号電荷の読み出し駆動を行う駆動部と、を有し、
上記複数のセンサラインは、
上記主走査方向に直交する副走査方向に第2ピッチをもって順に配列され、
上記各センサラインは、
複数の画素が第1ピッチをもってリニアに配列されたセンサ列と、
上記センサ列の各画素で光電変換された信号電荷を読み出す読み出しゲートと、
上記読み出しゲートより読み出された信号電荷を上記出力部側に転送する転送レジスタと、
上記読み出しゲートにより読み出された信号電荷を、アクティブの保持信号を受けている期間保持して上記転送レジスタに供給するメモリレジスタと、を含み、
上記駆動部は、
上記各センサライン毎に上記信号電荷の保持期間を設定可能に上記保持信号を生成し、生成した上記保持信号を上記各センサラインのメモリレジスタに供給する
固体撮像素子。
【請求項2】
上記駆動部は、
最大解像度の1/nの解像度読み出しの場合、所定のセンサラインの保持期間が他のセンサラインの保持期間と異なるように上記保持信号を生成する
請求項1記載の固体撮像素子。
【請求項3】
上記駆動部は、
最大解像度の1/nの解像度読み出しの場合、所定のセンサラインの保持期間が他のセンサラインの保持期間と1/n周期ずれるように上記保持信号を生成する
請求項2記載の固体撮像素子。
【請求項4】
上記複数のセンサラインは、
第1色用の第1センサラインと、
第2色用の第2センサラインと、
第3色用の第3センサラインと、を含み、
上記第1センサライン、上記第2センサライン、および上記第3センサラインは、副走査方向に当該順序で上記第2ピットのライン間隔で配列され、
上記駆動部は、
最大解像度の1/nの解像度読み出しの場合、上記第2センサラインの保持期間が他の上記第1センサラインおよび上記第3センサラインの保持期間と異なるように上記保持信号を生成する
請求項2または3記載の固体撮像素子。
【請求項5】
上記駆動部は、
最大解像度の1/2の解像度読み出しの場合、上記第2センサラインの保持期間が他の上記第1センサラインおよび上記第3センサラインの保持期間と半周期ずれるように上記保持信号を生成する
請求項4記載の固体撮像素子。
【請求項6】
上記駆動部は、
最大解像度読み出しの場合、上記各センサラインで上記信号電荷の保持期間が同じになるように上記各保持信号を生成する
請求項1から5のいずれか一に記載の固体撮像素子。
【請求項7】
上記第2ピッチは、上記第1ピッチと同じに設定される
請求項1から6のいずれか一に記載の固体撮像素子。
【請求項8】
複数の画素が主走査方向に第1ピッチをもってリニアに配列され、当該画素の信号電荷を読み出し、当該読み出した信号電荷を出力部側に転送する複数のセンサラインと、
上記複数のセンサラインの信号電荷の読み出し駆動を行う駆動部と、を有し、
上記複数のセンサラインは、
上記主走査方向に直交する副走査方向に第2ピッチをもって順に配列され、
上記各センサラインは、
複数の画素が第1ピッチをもってリニアに配列されたセンサ列と、
上記センサ列の各画素で光電変換された信号電荷を読み出す読み出しゲートと、
上記読み出しゲートより読み出された信号電荷を上記出力部側に転送する転送レジスタと、を含む固体撮像素子を駆動する際に、
上記各センサライン毎に上記信号電荷の保持期間を個別に設定し、上記読み出しゲートにより読み出した信号電荷を内部のレジスタに、それぞれ保持期間だけ保持してから上記転送レジスタに供給する
固体撮像素子の駆動方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【公開番号】特開2010−226256(P2010−226256A)
【公開日】平成22年10月7日(2010.10.7)
【国際特許分類】
【出願番号】特願2009−69096(P2009−69096)
【出願日】平成21年3月19日(2009.3.19)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成22年10月7日(2010.10.7)
【国際特許分類】
【出願日】平成21年3月19日(2009.3.19)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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