圧電発振器用ＩＣとこれを用いた圧電発振器
【課題】 アナログ回路内のＡＣ回路ブロックとＤＣ回路ブロックとの間での干渉に起因した圧電発振器の作動不良を、レイアウト的に防止するようにした圧電発振器用ＩＣ、及び発振器を提供する。
【解決手段】 少なくとも圧電振動子と、温度補償回路を含む第１のアナログ回路ブロック１２、発振回路を含む第２のアナログ回路ブロック１３、及びメモリー回路を含むデジタル回路ブロック１４を集積化したＩＣ１１と、を備えた圧電発振器において、ＩＣ１１内の回路レイアウトとして、第１のアナログ回路ブロックと第２のアナログ回路ブロックとを離間して配置し、第１及び第２のアナログ回路ブロック間にデジタル回路ブロックを介在させた。
【解決手段】 少なくとも圧電振動子と、温度補償回路を含む第１のアナログ回路ブロック１２、発振回路を含む第２のアナログ回路ブロック１３、及びメモリー回路を含むデジタル回路ブロック１４を集積化したＩＣ１１と、を備えた圧電発振器において、ＩＣ１１内の回路レイアウトとして、第１のアナログ回路ブロックと第２のアナログ回路ブロックとを離間して配置し、第１及び第２のアナログ回路ブロック間にデジタル回路ブロックを介在させた。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発振回路、温度補償回路、メモリー回路等を集積化したＩＣと圧電振動子を組み合わせて構成される圧電発振器の改良に関し、特にＩＣ内の回路レイアウトを改良した技術に関するものである。
【背景技術】
【０００２】
移動体通信市場においては、各種電装部品の実装性、保守・取扱性、装置間での部品の共通性等を考慮して、各機能毎に部品群のモジュール化を推進するメーカーが増えている。また、モジュール化に伴って、小型化、低コスト化も強く求められている。
特に、基準発振回路、ＰＬＬ回路、及びシンセサイザー回路等、機能及びハード構成が確立し、且つ高安定性、高性能化が要求される回路部品に関してモジュール化への傾向が強まっている。更に、これらの部品群をモジュールとしてパッケージ化することによりシールド構造を確立しやすくなるという利点がある。
複数の関連部品をモジュール化、パッケージ化することにより構築される表面実装用の電子デバイスとしては、例えば圧電振動子、圧電発振器、ＳＡＷデバイス等を例示することができる。圧電発振器を多品種少量生産する場合、発振回路、温度補償回路等を構成する回路素子を個別の集積回路に集積して圧電発振器を小型化することはコスト的に合わないため、従来は発振回路、温度補償回路を構成するトランジスタ、抵抗、コンデンサ等の回路素子を個々のチップ部品として実装基板に搭載して使用していた。しかし、チップ部品を用いた回路構成では、圧電発振器の更なる小型化に対応しきれないという問題があった。
このため、最近では、圧電発振器の更なる小型化に対応するために、発振回路、温度補償回路等を一つのＩＣ内に集積化する試みがなされている。例えば、温度補償型水晶発振器（ＴＣＸＯ）においては、水晶振動子の周波数温度特性を補正して、温度に対し偏差の小さい（数ｐｐｍ）周波数精度が要求される。この周波数精度を実現するためにＩＣの中には、発振回路や出力バッファはもとより、レギュレーター回路や温度補償回路、メモリー回路といった、水晶振動子以外の全ての回路が盛り込まれている（例えば、特開２０００−２６７８４７）。
この様にＩＣ内には、メモリー回路及びそれを制御するメモリー制御回路から成るデジタル回路と、発振回路、温度補償電圧発生回路を初めとしたアナログ回路が混在している。また特にアナログ回路に関しては、発振回路、バッファ回路のようなＡＣ動作を行うＡＣ回路ブロックと、レギュレーターや温度補償電圧発生回路等のＤＣ回路ブロックに分けられる。
ＴＣＸＯに要求される性能は年々厳しくなっている。低消費電力化、低ノイズ化や高精度化等いずれにおいても設計がシビアになってきている。回路設計は通常シミュレーションを用いて行うが、シミュレーションはあくまでも理想条件で行われるものであり、実際はレイアウトの状態が性能に影響することはよく知られている。
【０００３】
一般的にデジタル回路、アナログ回路が混在したＩＣの場合、デジタル回路とアナログ回路の干渉防止を考慮したレイアウト設計が行われている。
水晶発振器用ＩＣの回路構成としては、上記の通りデジ・アナ両回路が混在した状態にあるといえる。しかし、実際にＴＣＸＯとして使用される状態では、メモリー回路及びその制御回路から成るデジタル回路と、アナログ回路が同時に動作することはない。デジタル回路はＴＣＸＯを商品化する際に工場の調整作業でメモリーに書き込むためにのみ使用し、ＴＣＸＯとして製品化した後にロジック回路を動作させることはないからである。
ところで、特開２００３−３７１７２には、アナログ回路とデジタル回路とを同じ半導体チップ上に混載したアナログ・デジタル混載集積回路において、クロック信号によるデジタルノイズをアナログ回路が受けてアナログ信号の品質が劣化してしまう不具合を防止するために、クロックラインからアナログ回路までの距離をできるだけ離間させるようにした技術が開示されているが、半導体チップ上のアナログ・デジタル混載集積回路とは異なり、水晶発振器用ＩＣにおいてはデジタル回路とアナログ回路との干渉はそれほど問題にならない。
このような事情により、水晶発振器を作動させている過程に於いて、デジタル回路とアナログ回路との干渉は大きな問題とはならないが、むしろ問題となるのはアナログ回路内のＡＣ回路ブロックとＤＣ回路ブロックとの干渉に起因した作動不良である。
具体的には、ＡＣ回路が発生させる交流電流により、電源やＧＮＤが振られて他の回路ブロックに影響を与えたり、同じように発振回路のＡＣ動作がＤＣ回路のノイズとなり、それによって水晶発振器の重要な特性である位相雑音に影響する等、アナログ回路内での干渉をレイアウト的に防止できるようにすることが要求される。
【特許文献１】特開２０００−２６７８４７公報
【特許文献２】特開２００３−３７１７２公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は上記に鑑みてなされたものであり、アナログ回路内のＡＣ回路ブロックとＤＣ回路ブロックとの間での干渉に起因した圧電発振器の作動不良、即ち例えばＡＣ回路が発生させる交流電流により電源やＧＮＤが振られて他の回路ブロックに悪影響を与えたり、同じように発振回路のＡＣ動作がＤＣ回路のノイズとなり、それによって水晶発振器の重要な特性である位相雑音に影響する等の、アナログ回路内での干渉をレイアウト的に防止するようにした圧電発振器用ＩＣ、及び発振器を提供することを目的としている。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、請求項１の発明は、少なくとも温度補償回路を含む第１のアナログ回路ブロック、発振回路を含む第２のアナログ回路ブロック、及びメモリー回路を含むデジタル回路ブロックを集積化した圧電発振器用ＩＣにおいて、前記ＩＣ内の回路レイアウトとして、前記第１のアナログ回路ブロックと前記第２のアナログ回路ブロックとを離間して配置し、前記第１及び第２のアナログ回路ブロック間に前記デジタル回路ブロックを介在させたことを特徴とする。
請求項２の発明は、請求項１に記載の圧電発振器用ＩＣと圧電振動子とを備えたことを特徴とする。
請求項３の発明は、請求項２において、前記圧電振動子が水晶振動子であることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、第１のアナログ回路ブロックと第２のアナログ回路ブロックとを離間して配置し、第１及び第２のアナログ回路ブロック間にデジタル回路ブロックを介在させたので、アナログ回路内のＡＣ回路ブロックとＤＣ回路ブロックとの間での干渉に起因した圧電発振器の作動不良を有効に防止できる。即ち、近年、ＩＣチップの小型化高集積化によって、素子間・ブロック間が密にならざるを得ない状況にあり、アナログ回路内の干渉が発生しやすい状態になっているが、本発明のような回路レイアウトとすることにより、圧電発振器の性能劣化を有効に防止することができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明を図面に示した実施の形態により詳細に説明する。
図１はアナログ回路内での干渉を防止するための回路レイアウトの一実施形態を示すブロック図であり、図２はこれと対比説明するための従来の一般的な回路レイアウトを示すブロック図である。
図２は従来の圧電発振器に採用されていたアナログ・デジタル混載回路における回路レイアウトを示し、この回路レイアウトでは、ＩＣチップ１上に、アナログ回路２とデジタル回路３とを分離して配置している。この従来例では、アナログ回路２はレギュレータ回路、補償電圧発生回路、発振回路、バッファ回路等を含んだ一つの大きなアナログ回路ブロックを構成している。一方、デジタル回路３はメモリー回路、メモリー制御回路を含んだデジタル回路ブロックを構成している。符号１ａは、ＩＣチップ上に形成された端子である。
これに対して、本発明の圧電発振器においては、図１中に図示しない圧電振動子（水晶振動子）に接続されるＩＣチップ１１上において、アナログ回路を、レギュレータ回路、センサー回路、温度補償回路（補償電圧発生回路）、制御回路等の交流動作しない回路から成る第１のアナログ回路ブロック（ＤＣ回路ブロック）１２と、発振回路、バッファ回路等の交流動作する回路から成る第２のアナログ回路ブロック（ＡＣ回路ブロック）１３の２つの回路ブロックに分割すると共に、両アナログ回路ブロック１２、１３をＩＣチップ１１上に十分に離間させて配置している。更に、本発明では、第１及び第２のアナログ回路ブロック１２、１３間に、メモリー回路、メモリー制御回路を含むデジタル回路ブロック（ロジック回路ブロック）１４を介在させている。即ち、ＩＣチップ１１を構成する半導体チップ上に形成される集積回路をレイアウトする際に、２つの両アナログ回路ブロック１２、１３間にデジタル回路ブロック１４を配置している。符号１１ａはＩＣチップ面に形成された端子である。
【０００８】
このように本発明では、アナログ回路をＤＣ回路ブロック１２とＡＣ回路ブロック１３とに分離し、両アナログ回路ブロック１２、１３間にデジタル回路ブロック１４を配置したレイアウトとしたため、デジタル回路ブロック１４によって、アナログ回路内の２つの回路ブロック１２、１３間の干渉を防止することが可能となる。即ち、アナログ回路内のＡＣ回路ブロックとＤＣ回路ブロックとの間での干渉に起因した圧電発振器の作動不良、例えばＡＣ回路が発生させる交流電流により電源やＧＮＤが振られて他の回路ブロックに悪影響を与えたり、同じように発振回路のＡＣ動作がＤＣ回路のノイズとなり、それによって水晶発振器の重要な特性である位相雑音に影響する等の、アナログ回路内での干渉をレイアウト的に防止することができる。
近年、ＩＣチップの小型化高集積化によって、素子間・ブロック間が密にならざるを得ない状況にあり、アナログ回路内の干渉が発生しやすい状態になっているが、本発明のような回路レイアウトとすることにより、圧電発振器の性能劣化を有効に防止することができる。
なお、本発明の圧電発振器は、水晶発振器、その他の圧電発振器に適用することができる。
【図面の簡単な説明】
【０００９】
【図１】アナログ回路内での干渉を防止するための回路レイアウトの一実施形態を示すブロック図。
【図２】図１と対比説明するための従来の一般的な回路レイアウトを示すブロック図。
【符号の説明】
【００１０】
１ ＩＣチップ、２ アナログ回路、３ デジタル回路、１１ ＩＣチップ、１２ 第１のアナログ回路ブロック（ＤＣ回路ブロック）、１３ 第２のアナログ回路ブロック（ＡＣ回路ブロック）、１４ デジタル回路ブロック（ロジック回路ブロック）。
【技術分野】
【０００１】
本発明は発振回路、温度補償回路、メモリー回路等を集積化したＩＣと圧電振動子を組み合わせて構成される圧電発振器の改良に関し、特にＩＣ内の回路レイアウトを改良した技術に関するものである。
【背景技術】
【０００２】
移動体通信市場においては、各種電装部品の実装性、保守・取扱性、装置間での部品の共通性等を考慮して、各機能毎に部品群のモジュール化を推進するメーカーが増えている。また、モジュール化に伴って、小型化、低コスト化も強く求められている。
特に、基準発振回路、ＰＬＬ回路、及びシンセサイザー回路等、機能及びハード構成が確立し、且つ高安定性、高性能化が要求される回路部品に関してモジュール化への傾向が強まっている。更に、これらの部品群をモジュールとしてパッケージ化することによりシールド構造を確立しやすくなるという利点がある。
複数の関連部品をモジュール化、パッケージ化することにより構築される表面実装用の電子デバイスとしては、例えば圧電振動子、圧電発振器、ＳＡＷデバイス等を例示することができる。圧電発振器を多品種少量生産する場合、発振回路、温度補償回路等を構成する回路素子を個別の集積回路に集積して圧電発振器を小型化することはコスト的に合わないため、従来は発振回路、温度補償回路を構成するトランジスタ、抵抗、コンデンサ等の回路素子を個々のチップ部品として実装基板に搭載して使用していた。しかし、チップ部品を用いた回路構成では、圧電発振器の更なる小型化に対応しきれないという問題があった。
このため、最近では、圧電発振器の更なる小型化に対応するために、発振回路、温度補償回路等を一つのＩＣ内に集積化する試みがなされている。例えば、温度補償型水晶発振器（ＴＣＸＯ）においては、水晶振動子の周波数温度特性を補正して、温度に対し偏差の小さい（数ｐｐｍ）周波数精度が要求される。この周波数精度を実現するためにＩＣの中には、発振回路や出力バッファはもとより、レギュレーター回路や温度補償回路、メモリー回路といった、水晶振動子以外の全ての回路が盛り込まれている（例えば、特開２０００−２６７８４７）。
この様にＩＣ内には、メモリー回路及びそれを制御するメモリー制御回路から成るデジタル回路と、発振回路、温度補償電圧発生回路を初めとしたアナログ回路が混在している。また特にアナログ回路に関しては、発振回路、バッファ回路のようなＡＣ動作を行うＡＣ回路ブロックと、レギュレーターや温度補償電圧発生回路等のＤＣ回路ブロックに分けられる。
ＴＣＸＯに要求される性能は年々厳しくなっている。低消費電力化、低ノイズ化や高精度化等いずれにおいても設計がシビアになってきている。回路設計は通常シミュレーションを用いて行うが、シミュレーションはあくまでも理想条件で行われるものであり、実際はレイアウトの状態が性能に影響することはよく知られている。
【０００３】
一般的にデジタル回路、アナログ回路が混在したＩＣの場合、デジタル回路とアナログ回路の干渉防止を考慮したレイアウト設計が行われている。
水晶発振器用ＩＣの回路構成としては、上記の通りデジ・アナ両回路が混在した状態にあるといえる。しかし、実際にＴＣＸＯとして使用される状態では、メモリー回路及びその制御回路から成るデジタル回路と、アナログ回路が同時に動作することはない。デジタル回路はＴＣＸＯを商品化する際に工場の調整作業でメモリーに書き込むためにのみ使用し、ＴＣＸＯとして製品化した後にロジック回路を動作させることはないからである。
ところで、特開２００３−３７１７２には、アナログ回路とデジタル回路とを同じ半導体チップ上に混載したアナログ・デジタル混載集積回路において、クロック信号によるデジタルノイズをアナログ回路が受けてアナログ信号の品質が劣化してしまう不具合を防止するために、クロックラインからアナログ回路までの距離をできるだけ離間させるようにした技術が開示されているが、半導体チップ上のアナログ・デジタル混載集積回路とは異なり、水晶発振器用ＩＣにおいてはデジタル回路とアナログ回路との干渉はそれほど問題にならない。
このような事情により、水晶発振器を作動させている過程に於いて、デジタル回路とアナログ回路との干渉は大きな問題とはならないが、むしろ問題となるのはアナログ回路内のＡＣ回路ブロックとＤＣ回路ブロックとの干渉に起因した作動不良である。
具体的には、ＡＣ回路が発生させる交流電流により、電源やＧＮＤが振られて他の回路ブロックに影響を与えたり、同じように発振回路のＡＣ動作がＤＣ回路のノイズとなり、それによって水晶発振器の重要な特性である位相雑音に影響する等、アナログ回路内での干渉をレイアウト的に防止できるようにすることが要求される。
【特許文献１】特開２０００−２６７８４７公報
【特許文献２】特開２００３−３７１７２公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は上記に鑑みてなされたものであり、アナログ回路内のＡＣ回路ブロックとＤＣ回路ブロックとの間での干渉に起因した圧電発振器の作動不良、即ち例えばＡＣ回路が発生させる交流電流により電源やＧＮＤが振られて他の回路ブロックに悪影響を与えたり、同じように発振回路のＡＣ動作がＤＣ回路のノイズとなり、それによって水晶発振器の重要な特性である位相雑音に影響する等の、アナログ回路内での干渉をレイアウト的に防止するようにした圧電発振器用ＩＣ、及び発振器を提供することを目的としている。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、請求項１の発明は、少なくとも温度補償回路を含む第１のアナログ回路ブロック、発振回路を含む第２のアナログ回路ブロック、及びメモリー回路を含むデジタル回路ブロックを集積化した圧電発振器用ＩＣにおいて、前記ＩＣ内の回路レイアウトとして、前記第１のアナログ回路ブロックと前記第２のアナログ回路ブロックとを離間して配置し、前記第１及び第２のアナログ回路ブロック間に前記デジタル回路ブロックを介在させたことを特徴とする。
請求項２の発明は、請求項１に記載の圧電発振器用ＩＣと圧電振動子とを備えたことを特徴とする。
請求項３の発明は、請求項２において、前記圧電振動子が水晶振動子であることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、第１のアナログ回路ブロックと第２のアナログ回路ブロックとを離間して配置し、第１及び第２のアナログ回路ブロック間にデジタル回路ブロックを介在させたので、アナログ回路内のＡＣ回路ブロックとＤＣ回路ブロックとの間での干渉に起因した圧電発振器の作動不良を有効に防止できる。即ち、近年、ＩＣチップの小型化高集積化によって、素子間・ブロック間が密にならざるを得ない状況にあり、アナログ回路内の干渉が発生しやすい状態になっているが、本発明のような回路レイアウトとすることにより、圧電発振器の性能劣化を有効に防止することができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明を図面に示した実施の形態により詳細に説明する。
図１はアナログ回路内での干渉を防止するための回路レイアウトの一実施形態を示すブロック図であり、図２はこれと対比説明するための従来の一般的な回路レイアウトを示すブロック図である。
図２は従来の圧電発振器に採用されていたアナログ・デジタル混載回路における回路レイアウトを示し、この回路レイアウトでは、ＩＣチップ１上に、アナログ回路２とデジタル回路３とを分離して配置している。この従来例では、アナログ回路２はレギュレータ回路、補償電圧発生回路、発振回路、バッファ回路等を含んだ一つの大きなアナログ回路ブロックを構成している。一方、デジタル回路３はメモリー回路、メモリー制御回路を含んだデジタル回路ブロックを構成している。符号１ａは、ＩＣチップ上に形成された端子である。
これに対して、本発明の圧電発振器においては、図１中に図示しない圧電振動子（水晶振動子）に接続されるＩＣチップ１１上において、アナログ回路を、レギュレータ回路、センサー回路、温度補償回路（補償電圧発生回路）、制御回路等の交流動作しない回路から成る第１のアナログ回路ブロック（ＤＣ回路ブロック）１２と、発振回路、バッファ回路等の交流動作する回路から成る第２のアナログ回路ブロック（ＡＣ回路ブロック）１３の２つの回路ブロックに分割すると共に、両アナログ回路ブロック１２、１３をＩＣチップ１１上に十分に離間させて配置している。更に、本発明では、第１及び第２のアナログ回路ブロック１２、１３間に、メモリー回路、メモリー制御回路を含むデジタル回路ブロック（ロジック回路ブロック）１４を介在させている。即ち、ＩＣチップ１１を構成する半導体チップ上に形成される集積回路をレイアウトする際に、２つの両アナログ回路ブロック１２、１３間にデジタル回路ブロック１４を配置している。符号１１ａはＩＣチップ面に形成された端子である。
【０００８】
このように本発明では、アナログ回路をＤＣ回路ブロック１２とＡＣ回路ブロック１３とに分離し、両アナログ回路ブロック１２、１３間にデジタル回路ブロック１４を配置したレイアウトとしたため、デジタル回路ブロック１４によって、アナログ回路内の２つの回路ブロック１２、１３間の干渉を防止することが可能となる。即ち、アナログ回路内のＡＣ回路ブロックとＤＣ回路ブロックとの間での干渉に起因した圧電発振器の作動不良、例えばＡＣ回路が発生させる交流電流により電源やＧＮＤが振られて他の回路ブロックに悪影響を与えたり、同じように発振回路のＡＣ動作がＤＣ回路のノイズとなり、それによって水晶発振器の重要な特性である位相雑音に影響する等の、アナログ回路内での干渉をレイアウト的に防止することができる。
近年、ＩＣチップの小型化高集積化によって、素子間・ブロック間が密にならざるを得ない状況にあり、アナログ回路内の干渉が発生しやすい状態になっているが、本発明のような回路レイアウトとすることにより、圧電発振器の性能劣化を有効に防止することができる。
なお、本発明の圧電発振器は、水晶発振器、その他の圧電発振器に適用することができる。
【図面の簡単な説明】
【０００９】
【図１】アナログ回路内での干渉を防止するための回路レイアウトの一実施形態を示すブロック図。
【図２】図１と対比説明するための従来の一般的な回路レイアウトを示すブロック図。
【符号の説明】
【００１０】
１ ＩＣチップ、２ アナログ回路、３ デジタル回路、１１ ＩＣチップ、１２ 第１のアナログ回路ブロック（ＤＣ回路ブロック）、１３ 第２のアナログ回路ブロック（ＡＣ回路ブロック）、１４ デジタル回路ブロック（ロジック回路ブロック）。
【特許請求の範囲】
【請求項１】
少なくとも温度補償回路を含む第１のアナログ回路ブロック、発振回路を含む第２のアナログ回路ブロック、及びメモリー回路を含むデジタル回路ブロックを集積化した圧電発振器用ＩＣにおいて、
前記ＩＣ内の回路レイアウトとして、前記第１のアナログ回路ブロックと前記第２のアナログ回路ブロックとを離間して配置し、前記第１及び第２のアナログ回路ブロック間に前記デジタル回路ブロックを介在させたことを特徴とする圧電発振器用ＩＣ。
【請求項２】
請求項１に記載の圧電発振器用ＩＣと圧電振動子とを備えたことを特徴とする圧電発振器。
【請求項３】
前記圧電振動子が水晶振動子であることを特徴とする請求項２に記載の圧電発振器。
【請求項１】
少なくとも温度補償回路を含む第１のアナログ回路ブロック、発振回路を含む第２のアナログ回路ブロック、及びメモリー回路を含むデジタル回路ブロックを集積化した圧電発振器用ＩＣにおいて、
前記ＩＣ内の回路レイアウトとして、前記第１のアナログ回路ブロックと前記第２のアナログ回路ブロックとを離間して配置し、前記第１及び第２のアナログ回路ブロック間に前記デジタル回路ブロックを介在させたことを特徴とする圧電発振器用ＩＣ。
【請求項２】
請求項１に記載の圧電発振器用ＩＣと圧電振動子とを備えたことを特徴とする圧電発振器。
【請求項３】
前記圧電振動子が水晶振動子であることを特徴とする請求項２に記載の圧電発振器。
【図１】
【図２】
【図２】
【公開番号】特開２００６−５４２６９（Ｐ２００６−５４２６９Ａ）
【公開日】平成１８年２月２３日（２００６．２．２３）
【国際特許分類】
【出願番号】特願２００４−２３３９０２（Ｐ２００４−２３３９０２）
【出願日】平成１６年８月１０日（２００４．８．１０）
【出願人】（０００００３１０４）エプソントヨコム株式会社 (1,528)
【Ｆターム（参考）】
【公開日】平成１８年２月２３日（２００６．２．２３）
【国際特許分類】
【出願日】平成１６年８月１０日（２００４．８．１０）
【出願人】（０００００３１０４）エプソントヨコム株式会社 (1,528)
【Ｆターム（参考）】
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