圧電発振器
【課題】低電圧動作が可能な圧電発振器を提供する。
【解決手段】圧電振動子１９と、前記圧電振動子１９に並列接続された増幅器４１を構成するNMOSトランジスタ１７とPMOSトランジスタ１５と、前記圧電振動子１９に並列接続された負荷容量２０、２１により構成される発振回路において、前記増幅器４１を構成するNMOSトランジスタ１７のゲート端子３２とPMOSトランジスタ１５のゲート端子３０はDCカット容量２２により接続され、NMOSトランジスタ１７のゲート端子３２と増幅器４１の出力端子３１は帰還抵抗１６によって接続され、PMOSトランジスタ１５のゲート端子３０は、高周波除去抵抗２３を介して任意のバイアス電圧が印加され、前記バイアス電圧は第2のPMOSトランジスタ２５をダイオード接続することにより構成した回路によって発生する。
【解決手段】圧電振動子１９と、前記圧電振動子１９に並列接続された増幅器４１を構成するNMOSトランジスタ１７とPMOSトランジスタ１５と、前記圧電振動子１９に並列接続された負荷容量２０、２１により構成される発振回路において、前記増幅器４１を構成するNMOSトランジスタ１７のゲート端子３２とPMOSトランジスタ１５のゲート端子３０はDCカット容量２２により接続され、NMOSトランジスタ１７のゲート端子３２と増幅器４１の出力端子３１は帰還抵抗１６によって接続され、PMOSトランジスタ１５のゲート端子３０は、高周波除去抵抗２３を介して任意のバイアス電圧が印加され、前記バイアス電圧は第2のPMOSトランジスタ２５をダイオード接続することにより構成した回路によって発生する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、水晶振動子等の圧電振動子を発振させる圧電発振器に関するものである。
【背景技術】
【０００２】
温度補償型水晶発振器は、携帯電話などの基準周波数として使用されており水晶振動子（圧電振動子）が持つ温度特性を相殺し、温度に対して周波数の変化が少ない特性を有する水晶発振器である。近年、携帯電話、GPSなどのシステムにおいて低い電源電圧での動作が温度補償型水晶発振器にも望まれている。
【０００３】
図６は、従来の水晶発振回路（従来例１）を示す。温度補償型水晶発振器に用いられる水晶発振回路はCMOSインバータ増幅器４０を備えて構成される。CMOSインバータ増幅器４０は、PMOSトランジスタ２およびNMOSトランジスタ３で構成される。図６に示す水晶発振回路は、CMOSインバータ増幅器４０、制限抵抗４、負荷容量６，７、および帰還抵抗１で発振ループを構成し、水晶振動子５を接続する端子間で負性抵抗を持つ（例えば、特許文献１参照）。
【０００４】
また、図７は、従来の水晶発振回路（従来例２）を示す。図７に示す水晶発振回路は、NMOSトランジスタ１０、定電流源８を備えて構成される。この水晶発振回路は、NMOSトランジスタ１０、制限抵抗１１、負荷容量１３，１４、および帰還抵抗９で発振ループを構成し、水晶振動子１２を接続する端子間で負性抵抗を持つ。
【０００５】
【特許文献１】特開２００３−３１８４１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図６に示す従来例１の水晶発振回路において、温度補償型水晶発振器の動作電源電圧が低下すると、水晶発振回路に用いられるCMOSインバータ増幅器４０を駆動する内部レギュレータ電圧が低くなる。そのため、低電圧動作が可能な温度補償型発振器を提供するためには、CMOSインバータ増幅器４０を用いた水晶発振器の低電圧動作が必要となる。
【０００７】
従来例１の水晶発振回路において、十分な負性抵抗を確保するためには、CMOSインバータ増幅器４０を駆動する内部レギュレータ電圧は通常MOSトランジスタの閾値電圧の3倍程度が必要である。
【０００８】
内部レギュレータ電圧が低下した場合、十分なゲート‐ソース間電圧VGSを確保することができなくなり、CMOSインバータ増幅器４０のゲインが低下する。その結果、負性抵抗の悪化や、それによる発振起動時間の遅延などの問題が発生する。
【０００９】
また、負性抵抗の改善を行うためにMOSトランジスタのサイズを大きくすることによりCMOSインバータ増幅器４０のゲインを大きくすることが考えられるが、消費電流が増大してしまうという問題もある。
【００１０】
また、図７に示す従来例２の水晶発振器においては、負性抵抗を確保するためには、NMOSトランジスタ１０へ供給する消費電流を増大させる必要がある。
【００１１】
本発明は、上記従来の事情に鑑みてなされたものであって、低電圧動作が可能な圧電発振器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る圧電発振器は、圧電振動子に並列接続される増幅器と、前記圧電振動子に並列接続された負荷容量とを有する圧電発振器であって、前記増幅器が、直列接続される第１のPMOSトランジスタおよびNMOSトランジスタと、前記第１のPMOSトランジスタのゲート端子と前記NMOSトランジスタのゲート端子間に接続されるDCカット容量と、前記NMOSトランジスタのゲート端子と前記増幅器の出力端子間に接続される帰還抵抗とを備え、前記第１のPMOSトランジスタのゲート端子に所定のバイアス電圧が印加されるものである。
【００１３】
上記構成によれば、増幅器を構成する第１のPMOSトランジスタのゲート端子に所定のバイアスを印加することにより、第１のPMOSトランジスタのゲート‐ソース間電圧VGSを大きくし増幅器のゲインを大きくすることが可能となるため、低電圧動作時でも十分な負性抵抗を確保することが可能となる。また、第１のPMOSトランジスタのゲート端子とNMOSトランジスタのゲート端子の発振振幅は同相であり、NMOSトランジスタがONしているときにPMOSトランジスタがOFFとなる。そのため、NMOSトランジスタに定電流を印加した場合よりも、消費電流を低く抑えることが可能となる。
【００１４】
また、本発明に係る圧電発振器は、前記第１のPMOSトランジスタのゲート端子に接続される高周波除去抵抗を備え、前記高周波除去抵抗を介して前記バイアス電圧が印加されるものである。
【００１５】
また、本発明に係る圧電発振器は、前記バイアス電圧を生成するバイアス電圧生成回路を備え、前記バイアス電圧生成回路が、ダイオード接続された第２のPMOSトランジスタと、前記第２のPMOSトランジスタと直列接続される電流源とを含むものである。また、本発明に係る圧電発振器は、前記バイアス電圧を生成するバイアス電圧生成回路を備え、前記バイアス電圧生成回路が、ダイオード接続された第２のPMOSトランジスタと、前記第２のPMOSトランジスタと直列接続される抵抗負荷とを含むものである。
【００１６】
上記構成によれば、バイアス電圧生成回路によって、第１のPMOSトランジスタの閾値電圧のバラツキおよび温度特性を相殺するバイアス電圧を生成し、第１のPMOSトランジスタのゲート端子に印加することにより、消費電流、負性抵抗のバラツキ、および温度特性による変化を低減することが可能となる。また、増幅器の電源のノイズを相殺することも可能な構成となるため、位相ノイズの改善を図ることも可能となる。
【００１７】
また、本発明に係る圧電発振器は、圧電振動子に並列接続される増幅器と、前記圧電振動子に並列接続された負荷容量とを有する圧電発振器であって、前記増幅器が、直列接続されるPMOSトランジスタおよびNPNトランジスタと、前記PMOSトランジスタのゲート端子と前記NPNトランジスタのベース端子間に接続されるDCカット容量と、前記NMOSトランジスタのゲート端子と前記増幅器の出力端子間に接続される帰還抵抗とを備え、前記PMOSトランジスタのゲート端子に所定のバイアス電圧が印加されるものである。
【００１８】
上記構成によれば、増幅器を構成するPMOSトランジスタのゲートに任意のバイアス電圧を印加することにより、PMOSトランジスタのゲート‐ソース間電圧を大きくし増幅器のゲインを大きくするとともに、NPNトランジスタを用いることにより低電圧動作時でも更なる負性抵抗の改善を図ることが可能となる。
【発明の効果】
【００１９】
本発明に係る圧電発振器によれば、増幅器を構成する第１のPMOSトランジスタのゲート端子に所定のバイアスを印加することにより、第１のPMOSトランジスタのゲート‐ソース間電圧VGSを大きくし増幅器のゲインを大きくすることが可能となるため、低電圧動作時でも十分な負性抵抗を確保することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明における実施の形態を説明する。
【００２１】
（実施の形態１）
図１は、本発明の実施の形態１における圧電発振器の概略構成を示す。本発明の実施の形態１に係る圧電発振器は、水晶振動子等の圧電振動子１９と、前記圧電振動子に並列接続された増幅器４１を構成するNMOSトランジスタ１７とPMOSトランジスタ１５と、前記圧電振動子１９に並列接続された負荷容量２０、２１により構成される発振回路において、前記増幅器４１を構成するNMOSトランジスタ１７のゲート端子３２とPMOSトランジスタ１５のゲート端子３０はDCカット容量２２により接続され、NMOSトランジスタ１７のゲート端子３２と増幅器４１の出力端子３１は帰還抵抗１６によって接続され、PMOSトランジスタ１５のゲート端子３０は、高周波除去抵抗２３を介して任意のバイアス電圧２４が印加される構成とした。
【００２２】
図３および図４を用いて本発明の実施の形態に係る圧電発振器の動作を説明する。図３は、図６に示した従来例１の発振回路の端子波形を示す。CMOSインバータ増幅器４０を構成しているPMOSトランジスタ２とNMOSトランジスタ３のゲート端子はショートしており、CMOSインバータ増幅器４０の出力波形３１（図６に示す端子３１における信号波形）は、入力波形３０（図６に示す端子３０における信号波形）より位相が180°遅れている。
【００２３】
また、CMOSインバータ増幅器４０の入力端子３０と出力端子３１は、帰還抵抗１により接続されており、バイアスは同一となる。例えばCMOSインバータ増幅器４０の電源VDDが1.5Vであった場合、上記ゲート電圧（PMOSトランジスタ２とNMOSトランジスタ３のゲート端子における電圧）は中間電位の0.75Vとなり、CMOSインバータ増幅器４０を構成しているMOSトランジスタのゲート‐ソース間で電圧VGS１は0.75Vとなる。一般的なMOSトランジスタの閾値電圧は0.7V程度であるためCMOSインバータ増幅器４０は十分なゲインを確保することができない。
【００２４】
図４は、本発明の実施の形態１に係る圧電発振器の端子波形を示す。図１に示す圧電発振器は、PMOSトランジスタ１５のゲート端子３０とNMOSトランジスタ１７のゲート端子３２の間にDCカット容量２２を挿入し、PMOSトランジスタ１５のゲート端子３０に任意のバイアスを印加する構成としている。例えば、前記バイアスは内部レギュレータ電圧VDDの抵抗分圧で生成する。
【００２５】
上記図１に示す圧電発振器によれば、図４に示すように、PMOSトランジスタ１５のゲート端子３０における信号とNMOSトランジスタ１７のゲート端子３２における信号は同相となる。
【００２６】
図４に示すように、PMOSトランジスタ１５のゲート‐ソース間電圧を従来例１のVGS１からVGS２と大きくすることにより、PMOSトランジスタ１５のゲインを十分大きくとることが可能となり、増幅器４１のゲインを大きくすることができる。
【００２７】
このように本実施形態の圧電発振器によれば、増幅器４１を構成するPMOSトランジスタ１５のゲートに任意のバイアスを印加することにより、PMOSトランジスタ１５のゲート‐ソース間電圧VGSを大きくし増幅器４１のゲインを大きくすることが可能となり、低電圧動作時でも十分な負性抵抗を確保することが可能となる。また、内部レギュレータ電圧がMOSトランジスタの閾値電圧の3倍以上である場合でも、周波数が高い帯域での負性抵抗を増大させる効果もある。
【００２８】
さらに、PMOSトランジスタ１５のゲート端子とNMOSトランジスタ１７のゲート端子の発振信号は同相であり、NMOSトランジスタ１７がONしているときにPMOSトランジスタ１５がOFFとなる。そのため、図７に示した従来例２のようにNMOSトランジスタ１０に定電流を印加した場合よりも、消費電流を低く抑えることが可能となる。
【００２９】
（実施の形態２）
図２は、本発明の実施の形態２における圧電発振器の概略構成を示す。本発明の実施の形態２に係る圧電発振器は、水晶振動子等の圧電振動子１９と、前記圧電振動子１９に並列接続された増幅器４１を構成するNMOSトランジスタ１７とPMOSトランジスタ１５と、前記圧電振動子１９に並列接続された負荷容量２０、２１により構成される発振回路において、前記増幅器４１を構成するNMOSトランジスタ１７のゲート端子３２とPMOSトランジスタ１５のゲート端子３０はDCカット容量２２により接続され、NMOSトランジスタ１７のゲート端子３２と増幅器４１の出力端子３１は帰還抵抗１６によって接続され、PMOSトランジスタ１５のゲート端子３０は、高周波除去抵抗２３を介して任意のバイアス電圧が印加されるものであり、ダイオード接続した第2のPMOSトランジスタ２５と電流源２６とから構成される回路（バイアス電圧生成回路）によって、前記バイアス電圧を発生する構成とした。
【００３０】
図２に示すように、実施の形態２の圧電発振器においては、PMOSトランジスタ２５のゲート端子とドレイン端子をショートしたダイオード接続と電流源２６とを内部レギュレータ電源VDDとGND間に構成した回路により、前記バイアス電圧を生成する。電流源２６に流れる電流量を切り替えることにより最適な発振器電流に設定が可能である。なお、前記電流源２６の代わりに抵抗負荷を用いても構わない。
【００３１】
これにより、PMOSトランジスタ１５のゲート端子３０には、PMOSトランジスタ１５の閾値電圧、温度特性を相殺するバイアス電圧が印加される。
【００３２】
このように本実施形態の圧電発振器によれば、PMOSトランジスタ１５の閾値電圧VTのバラツキおよび、温度特性を相殺するバイアス電圧をPMOSトランジスタ１５のゲート端子に印加することにより、消費電流、負性抵抗のバラツキ、および温度特性による変化を低減することが可能となる。また、増幅器４１の電源のノイズを相殺することも可能な構成となるため、位相ノイズの改善を図ることも可能となる。
【００３３】
（実施の形態３）
図５は、本発明の実施の形態３における圧電発振器の概略構成を示す。本発明の実施の形態３に係る圧電発振器は、図１に示した実施の形態１における圧電発振器のNMOSトランジスタ１７をNPNトランジスタ５０に置き換えたものである。なお、図２に示した実施の形態２における圧電発振器のNMOSトランジスタ１７をNPNトランジスタ５０に置き換えてもよい。
【００３４】
実施の形態１、２において、負性抵抗はNMOSトランジスタ１７のゲインに依存するため、NMOSトランジスタ１７の代わりに図５に示すようにNPNトランジスタ５０を用いることにより、更なる負性抵抗の改善を図ることが可能である。
【００３５】
このように本実施形態の圧電発振器によれば、増幅器４１を構成するPMOSトランジスタ１５のゲートに任意のバイアス電圧を印加することにより、PMOSトランジスタ１５のゲート‐ソース間電圧VGSを大きくし増幅器４１のゲインを大きくするとともに、低電圧動作時でも更なる負性抵抗の改善を図ることが可能となる。
【産業上の利用可能性】
【００３６】
本発明は、低電圧動作時でも十分な負性抵抗を確保することが可能となる効果を有し、携帯電話、GPSなどのシステムにおいて低い電源電圧での動作が必要とされる温度補償型水晶発振器等として利用可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態１における圧電発振器の概略構成を示す回路図
【図２】本発明の実施の形態２における圧電発振器の概略構成を示す回路図
【図３】従来例１の端子波形を示す図
【図４】本発明の実施の形態１における端子波形を示す図
【図５】本発明の実施の形態３における圧電発振器の概略構成を示す回路図
【図６】従来の圧電発振器の概略構成を示す回路図１
【図７】従来の圧電発振器の概略構成を示す回路図２
【符号の説明】
【００３８】
１，９，１６ 帰還抵抗
２，１５，２５ PMOSトランジスタ
３，１０，１７ NMOSトランジスタ
４，１１，１８ 制限抵抗
５，１２，１９ 水晶振動子
６，７，１３，１４，２０，２１ 負荷容量
８，２６ 電流源
２３ 高周波除去抵抗
３０ PMOSトランジスタゲート端子
３２ NMOSトランジスタゲート端子
３１ CMOSインバータ出力端子
４０ CMOSインバータ
４１ 増幅器
５０ NPNトランジスタ
【技術分野】
【０００１】
本発明は、水晶振動子等の圧電振動子を発振させる圧電発振器に関するものである。
【背景技術】
【０００２】
温度補償型水晶発振器は、携帯電話などの基準周波数として使用されており水晶振動子（圧電振動子）が持つ温度特性を相殺し、温度に対して周波数の変化が少ない特性を有する水晶発振器である。近年、携帯電話、GPSなどのシステムにおいて低い電源電圧での動作が温度補償型水晶発振器にも望まれている。
【０００３】
図６は、従来の水晶発振回路（従来例１）を示す。温度補償型水晶発振器に用いられる水晶発振回路はCMOSインバータ増幅器４０を備えて構成される。CMOSインバータ増幅器４０は、PMOSトランジスタ２およびNMOSトランジスタ３で構成される。図６に示す水晶発振回路は、CMOSインバータ増幅器４０、制限抵抗４、負荷容量６，７、および帰還抵抗１で発振ループを構成し、水晶振動子５を接続する端子間で負性抵抗を持つ（例えば、特許文献１参照）。
【０００４】
また、図７は、従来の水晶発振回路（従来例２）を示す。図７に示す水晶発振回路は、NMOSトランジスタ１０、定電流源８を備えて構成される。この水晶発振回路は、NMOSトランジスタ１０、制限抵抗１１、負荷容量１３，１４、および帰還抵抗９で発振ループを構成し、水晶振動子１２を接続する端子間で負性抵抗を持つ。
【０００５】
【特許文献１】特開２００３−３１８４１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図６に示す従来例１の水晶発振回路において、温度補償型水晶発振器の動作電源電圧が低下すると、水晶発振回路に用いられるCMOSインバータ増幅器４０を駆動する内部レギュレータ電圧が低くなる。そのため、低電圧動作が可能な温度補償型発振器を提供するためには、CMOSインバータ増幅器４０を用いた水晶発振器の低電圧動作が必要となる。
【０００７】
従来例１の水晶発振回路において、十分な負性抵抗を確保するためには、CMOSインバータ増幅器４０を駆動する内部レギュレータ電圧は通常MOSトランジスタの閾値電圧の3倍程度が必要である。
【０００８】
内部レギュレータ電圧が低下した場合、十分なゲート‐ソース間電圧VGSを確保することができなくなり、CMOSインバータ増幅器４０のゲインが低下する。その結果、負性抵抗の悪化や、それによる発振起動時間の遅延などの問題が発生する。
【０００９】
また、負性抵抗の改善を行うためにMOSトランジスタのサイズを大きくすることによりCMOSインバータ増幅器４０のゲインを大きくすることが考えられるが、消費電流が増大してしまうという問題もある。
【００１０】
また、図７に示す従来例２の水晶発振器においては、負性抵抗を確保するためには、NMOSトランジスタ１０へ供給する消費電流を増大させる必要がある。
【００１１】
本発明は、上記従来の事情に鑑みてなされたものであって、低電圧動作が可能な圧電発振器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る圧電発振器は、圧電振動子に並列接続される増幅器と、前記圧電振動子に並列接続された負荷容量とを有する圧電発振器であって、前記増幅器が、直列接続される第１のPMOSトランジスタおよびNMOSトランジスタと、前記第１のPMOSトランジスタのゲート端子と前記NMOSトランジスタのゲート端子間に接続されるDCカット容量と、前記NMOSトランジスタのゲート端子と前記増幅器の出力端子間に接続される帰還抵抗とを備え、前記第１のPMOSトランジスタのゲート端子に所定のバイアス電圧が印加されるものである。
【００１３】
上記構成によれば、増幅器を構成する第１のPMOSトランジスタのゲート端子に所定のバイアスを印加することにより、第１のPMOSトランジスタのゲート‐ソース間電圧VGSを大きくし増幅器のゲインを大きくすることが可能となるため、低電圧動作時でも十分な負性抵抗を確保することが可能となる。また、第１のPMOSトランジスタのゲート端子とNMOSトランジスタのゲート端子の発振振幅は同相であり、NMOSトランジスタがONしているときにPMOSトランジスタがOFFとなる。そのため、NMOSトランジスタに定電流を印加した場合よりも、消費電流を低く抑えることが可能となる。
【００１４】
また、本発明に係る圧電発振器は、前記第１のPMOSトランジスタのゲート端子に接続される高周波除去抵抗を備え、前記高周波除去抵抗を介して前記バイアス電圧が印加されるものである。
【００１５】
また、本発明に係る圧電発振器は、前記バイアス電圧を生成するバイアス電圧生成回路を備え、前記バイアス電圧生成回路が、ダイオード接続された第２のPMOSトランジスタと、前記第２のPMOSトランジスタと直列接続される電流源とを含むものである。また、本発明に係る圧電発振器は、前記バイアス電圧を生成するバイアス電圧生成回路を備え、前記バイアス電圧生成回路が、ダイオード接続された第２のPMOSトランジスタと、前記第２のPMOSトランジスタと直列接続される抵抗負荷とを含むものである。
【００１６】
上記構成によれば、バイアス電圧生成回路によって、第１のPMOSトランジスタの閾値電圧のバラツキおよび温度特性を相殺するバイアス電圧を生成し、第１のPMOSトランジスタのゲート端子に印加することにより、消費電流、負性抵抗のバラツキ、および温度特性による変化を低減することが可能となる。また、増幅器の電源のノイズを相殺することも可能な構成となるため、位相ノイズの改善を図ることも可能となる。
【００１７】
また、本発明に係る圧電発振器は、圧電振動子に並列接続される増幅器と、前記圧電振動子に並列接続された負荷容量とを有する圧電発振器であって、前記増幅器が、直列接続されるPMOSトランジスタおよびNPNトランジスタと、前記PMOSトランジスタのゲート端子と前記NPNトランジスタのベース端子間に接続されるDCカット容量と、前記NMOSトランジスタのゲート端子と前記増幅器の出力端子間に接続される帰還抵抗とを備え、前記PMOSトランジスタのゲート端子に所定のバイアス電圧が印加されるものである。
【００１８】
上記構成によれば、増幅器を構成するPMOSトランジスタのゲートに任意のバイアス電圧を印加することにより、PMOSトランジスタのゲート‐ソース間電圧を大きくし増幅器のゲインを大きくするとともに、NPNトランジスタを用いることにより低電圧動作時でも更なる負性抵抗の改善を図ることが可能となる。
【発明の効果】
【００１９】
本発明に係る圧電発振器によれば、増幅器を構成する第１のPMOSトランジスタのゲート端子に所定のバイアスを印加することにより、第１のPMOSトランジスタのゲート‐ソース間電圧VGSを大きくし増幅器のゲインを大きくすることが可能となるため、低電圧動作時でも十分な負性抵抗を確保することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明における実施の形態を説明する。
【００２１】
（実施の形態１）
図１は、本発明の実施の形態１における圧電発振器の概略構成を示す。本発明の実施の形態１に係る圧電発振器は、水晶振動子等の圧電振動子１９と、前記圧電振動子に並列接続された増幅器４１を構成するNMOSトランジスタ１７とPMOSトランジスタ１５と、前記圧電振動子１９に並列接続された負荷容量２０、２１により構成される発振回路において、前記増幅器４１を構成するNMOSトランジスタ１７のゲート端子３２とPMOSトランジスタ１５のゲート端子３０はDCカット容量２２により接続され、NMOSトランジスタ１７のゲート端子３２と増幅器４１の出力端子３１は帰還抵抗１６によって接続され、PMOSトランジスタ１５のゲート端子３０は、高周波除去抵抗２３を介して任意のバイアス電圧２４が印加される構成とした。
【００２２】
図３および図４を用いて本発明の実施の形態に係る圧電発振器の動作を説明する。図３は、図６に示した従来例１の発振回路の端子波形を示す。CMOSインバータ増幅器４０を構成しているPMOSトランジスタ２とNMOSトランジスタ３のゲート端子はショートしており、CMOSインバータ増幅器４０の出力波形３１（図６に示す端子３１における信号波形）は、入力波形３０（図６に示す端子３０における信号波形）より位相が180°遅れている。
【００２３】
また、CMOSインバータ増幅器４０の入力端子３０と出力端子３１は、帰還抵抗１により接続されており、バイアスは同一となる。例えばCMOSインバータ増幅器４０の電源VDDが1.5Vであった場合、上記ゲート電圧（PMOSトランジスタ２とNMOSトランジスタ３のゲート端子における電圧）は中間電位の0.75Vとなり、CMOSインバータ増幅器４０を構成しているMOSトランジスタのゲート‐ソース間で電圧VGS１は0.75Vとなる。一般的なMOSトランジスタの閾値電圧は0.7V程度であるためCMOSインバータ増幅器４０は十分なゲインを確保することができない。
【００２４】
図４は、本発明の実施の形態１に係る圧電発振器の端子波形を示す。図１に示す圧電発振器は、PMOSトランジスタ１５のゲート端子３０とNMOSトランジスタ１７のゲート端子３２の間にDCカット容量２２を挿入し、PMOSトランジスタ１５のゲート端子３０に任意のバイアスを印加する構成としている。例えば、前記バイアスは内部レギュレータ電圧VDDの抵抗分圧で生成する。
【００２５】
上記図１に示す圧電発振器によれば、図４に示すように、PMOSトランジスタ１５のゲート端子３０における信号とNMOSトランジスタ１７のゲート端子３２における信号は同相となる。
【００２６】
図４に示すように、PMOSトランジスタ１５のゲート‐ソース間電圧を従来例１のVGS１からVGS２と大きくすることにより、PMOSトランジスタ１５のゲインを十分大きくとることが可能となり、増幅器４１のゲインを大きくすることができる。
【００２７】
このように本実施形態の圧電発振器によれば、増幅器４１を構成するPMOSトランジスタ１５のゲートに任意のバイアスを印加することにより、PMOSトランジスタ１５のゲート‐ソース間電圧VGSを大きくし増幅器４１のゲインを大きくすることが可能となり、低電圧動作時でも十分な負性抵抗を確保することが可能となる。また、内部レギュレータ電圧がMOSトランジスタの閾値電圧の3倍以上である場合でも、周波数が高い帯域での負性抵抗を増大させる効果もある。
【００２８】
さらに、PMOSトランジスタ１５のゲート端子とNMOSトランジスタ１７のゲート端子の発振信号は同相であり、NMOSトランジスタ１７がONしているときにPMOSトランジスタ１５がOFFとなる。そのため、図７に示した従来例２のようにNMOSトランジスタ１０に定電流を印加した場合よりも、消費電流を低く抑えることが可能となる。
【００２９】
（実施の形態２）
図２は、本発明の実施の形態２における圧電発振器の概略構成を示す。本発明の実施の形態２に係る圧電発振器は、水晶振動子等の圧電振動子１９と、前記圧電振動子１９に並列接続された増幅器４１を構成するNMOSトランジスタ１７とPMOSトランジスタ１５と、前記圧電振動子１９に並列接続された負荷容量２０、２１により構成される発振回路において、前記増幅器４１を構成するNMOSトランジスタ１７のゲート端子３２とPMOSトランジスタ１５のゲート端子３０はDCカット容量２２により接続され、NMOSトランジスタ１７のゲート端子３２と増幅器４１の出力端子３１は帰還抵抗１６によって接続され、PMOSトランジスタ１５のゲート端子３０は、高周波除去抵抗２３を介して任意のバイアス電圧が印加されるものであり、ダイオード接続した第2のPMOSトランジスタ２５と電流源２６とから構成される回路（バイアス電圧生成回路）によって、前記バイアス電圧を発生する構成とした。
【００３０】
図２に示すように、実施の形態２の圧電発振器においては、PMOSトランジスタ２５のゲート端子とドレイン端子をショートしたダイオード接続と電流源２６とを内部レギュレータ電源VDDとGND間に構成した回路により、前記バイアス電圧を生成する。電流源２６に流れる電流量を切り替えることにより最適な発振器電流に設定が可能である。なお、前記電流源２６の代わりに抵抗負荷を用いても構わない。
【００３１】
これにより、PMOSトランジスタ１５のゲート端子３０には、PMOSトランジスタ１５の閾値電圧、温度特性を相殺するバイアス電圧が印加される。
【００３２】
このように本実施形態の圧電発振器によれば、PMOSトランジスタ１５の閾値電圧VTのバラツキおよび、温度特性を相殺するバイアス電圧をPMOSトランジスタ１５のゲート端子に印加することにより、消費電流、負性抵抗のバラツキ、および温度特性による変化を低減することが可能となる。また、増幅器４１の電源のノイズを相殺することも可能な構成となるため、位相ノイズの改善を図ることも可能となる。
【００３３】
（実施の形態３）
図５は、本発明の実施の形態３における圧電発振器の概略構成を示す。本発明の実施の形態３に係る圧電発振器は、図１に示した実施の形態１における圧電発振器のNMOSトランジスタ１７をNPNトランジスタ５０に置き換えたものである。なお、図２に示した実施の形態２における圧電発振器のNMOSトランジスタ１７をNPNトランジスタ５０に置き換えてもよい。
【００３４】
実施の形態１、２において、負性抵抗はNMOSトランジスタ１７のゲインに依存するため、NMOSトランジスタ１７の代わりに図５に示すようにNPNトランジスタ５０を用いることにより、更なる負性抵抗の改善を図ることが可能である。
【００３５】
このように本実施形態の圧電発振器によれば、増幅器４１を構成するPMOSトランジスタ１５のゲートに任意のバイアス電圧を印加することにより、PMOSトランジスタ１５のゲート‐ソース間電圧VGSを大きくし増幅器４１のゲインを大きくするとともに、低電圧動作時でも更なる負性抵抗の改善を図ることが可能となる。
【産業上の利用可能性】
【００３６】
本発明は、低電圧動作時でも十分な負性抵抗を確保することが可能となる効果を有し、携帯電話、GPSなどのシステムにおいて低い電源電圧での動作が必要とされる温度補償型水晶発振器等として利用可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態１における圧電発振器の概略構成を示す回路図
【図２】本発明の実施の形態２における圧電発振器の概略構成を示す回路図
【図３】従来例１の端子波形を示す図
【図４】本発明の実施の形態１における端子波形を示す図
【図５】本発明の実施の形態３における圧電発振器の概略構成を示す回路図
【図６】従来の圧電発振器の概略構成を示す回路図１
【図７】従来の圧電発振器の概略構成を示す回路図２
【符号の説明】
【００３８】
１，９，１６ 帰還抵抗
２，１５，２５ PMOSトランジスタ
３，１０，１７ NMOSトランジスタ
４，１１，１８ 制限抵抗
５，１２，１９ 水晶振動子
６，７，１３，１４，２０，２１ 負荷容量
８，２６ 電流源
２３ 高周波除去抵抗
３０ PMOSトランジスタゲート端子
３２ NMOSトランジスタゲート端子
３１ CMOSインバータ出力端子
４０ CMOSインバータ
４１ 増幅器
５０ NPNトランジスタ
【特許請求の範囲】
【請求項１】
圧電振動子に並列接続される増幅器と、前記圧電振動子に並列接続された負荷容量とを有する圧電発振器であって、
前記増幅器は、
直列接続される第１のPMOSトランジスタおよびNMOSトランジスタと、
前記第１のPMOSトランジスタのゲート端子と前記NMOSトランジスタのゲート端子間に接続されるDCカット容量と、
前記NMOSトランジスタのゲート端子と前記増幅器の出力端子間に接続される帰還抵抗とを備え、
前記第１のPMOSトランジスタのゲート端子に所定のバイアス電圧が印加されるものである圧電発振器。
【請求項２】
請求項１記載の圧電発振器であって、
前記第１のPMOSトランジスタのゲート端子に接続される高周波除去抵抗を備え、
前記高周波除去抵抗を介して前記バイアス電圧が印加されるものである圧電発振器。
【請求項３】
請求項１記載の圧電発振器であって、
前記バイアス電圧は、前記第１のPMOSトランジスタの閾値電圧より大きいものである圧電発振器。
【請求項４】
請求項１記載の圧電発振器であって、
前記バイアス電圧を生成するバイアス電圧生成回路を備え、
前記バイアス電圧生成回路は、ダイオード接続された第２のPMOSトランジスタと、前記第２のPMOSトランジスタと直列接続される電流源とを含むものである圧電発振器。
【請求項５】
請求項１記載の圧電発振器であって、
前記バイアス電圧を生成するバイアス電圧生成回路を備え、
前記バイアス電圧生成回路は、ダイオード接続された第２のPMOSトランジスタと、前記第２のPMOSトランジスタと直列接続される抵抗負荷とを含むものである圧電発振器。
【請求項６】
圧電振動子に並列接続される増幅器と、前記圧電振動子に並列接続された負荷容量とを有する圧電発振器であって、
前記増幅器は、
直列接続されるPMOSトランジスタおよびNPNトランジスタと、
前記PMOSトランジスタのゲート端子と前記NPNトランジスタのベース端子間に接続されるDCカット容量と、
前記NMOSトランジスタのゲート端子と前記増幅器の出力端子間に接続される帰還抵抗とを備え、
前記PMOSトランジスタのゲート端子に所定のバイアス電圧が印加されるものである圧電発振器。
【請求項１】
圧電振動子に並列接続される増幅器と、前記圧電振動子に並列接続された負荷容量とを有する圧電発振器であって、
前記増幅器は、
直列接続される第１のPMOSトランジスタおよびNMOSトランジスタと、
前記第１のPMOSトランジスタのゲート端子と前記NMOSトランジスタのゲート端子間に接続されるDCカット容量と、
前記NMOSトランジスタのゲート端子と前記増幅器の出力端子間に接続される帰還抵抗とを備え、
前記第１のPMOSトランジスタのゲート端子に所定のバイアス電圧が印加されるものである圧電発振器。
【請求項２】
請求項１記載の圧電発振器であって、
前記第１のPMOSトランジスタのゲート端子に接続される高周波除去抵抗を備え、
前記高周波除去抵抗を介して前記バイアス電圧が印加されるものである圧電発振器。
【請求項３】
請求項１記載の圧電発振器であって、
前記バイアス電圧は、前記第１のPMOSトランジスタの閾値電圧より大きいものである圧電発振器。
【請求項４】
請求項１記載の圧電発振器であって、
前記バイアス電圧を生成するバイアス電圧生成回路を備え、
前記バイアス電圧生成回路は、ダイオード接続された第２のPMOSトランジスタと、前記第２のPMOSトランジスタと直列接続される電流源とを含むものである圧電発振器。
【請求項５】
請求項１記載の圧電発振器であって、
前記バイアス電圧を生成するバイアス電圧生成回路を備え、
前記バイアス電圧生成回路は、ダイオード接続された第２のPMOSトランジスタと、前記第２のPMOSトランジスタと直列接続される抵抗負荷とを含むものである圧電発振器。
【請求項６】
圧電振動子に並列接続される増幅器と、前記圧電振動子に並列接続された負荷容量とを有する圧電発振器であって、
前記増幅器は、
直列接続されるPMOSトランジスタおよびNPNトランジスタと、
前記PMOSトランジスタのゲート端子と前記NPNトランジスタのベース端子間に接続されるDCカット容量と、
前記NMOSトランジスタのゲート端子と前記増幅器の出力端子間に接続される帰還抵抗とを備え、
前記PMOSトランジスタのゲート端子に所定のバイアス電圧が印加されるものである圧電発振器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００８−２５２７８３（Ｐ２００８−２５２７８３Ａ）
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願番号】特願２００７−９４５７３（Ｐ２００７−９４５７３）
【出願日】平成１９年３月３０日（２００７．３．３０）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願日】平成１９年３月３０日（２００７．３．３０）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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