増幅回路
【課題】ゲインリダクション量を大きくした場合のリターンロスを抑制できる増幅回路を提供すること。
【解決手段】一対の増幅用ＦＥＴ４、５と、一対の増幅用ＦＥＴ４、５のソース間に接続され、ゲインリダクション量を調整可能とした電流帰還回路１５と、各増幅用ＦＥＴ４、５のドレイン−ゲート間に接続され、電圧帰還量を調整可能とした電圧帰還回路１６、１７とを備え、電流帰還回路１５によるゲインリダクション量に応じて、各電圧帰還回路１６、１７の電圧帰還量を変更可能とした。
【解決手段】一対の増幅用ＦＥＴ４、５と、一対の増幅用ＦＥＴ４、５のソース間に接続され、ゲインリダクション量を調整可能とした電流帰還回路１５と、各増幅用ＦＥＴ４、５のドレイン−ゲート間に接続され、電圧帰還量を調整可能とした電圧帰還回路１６、１７とを備え、電流帰還回路１５によるゲインリダクション量に応じて、各電圧帰還回路１６、１７の電圧帰還量を変更可能とした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号を増幅する増幅回路に関する。
【背景技術】
【０００２】
従来、高周波信号を増幅する増幅回路として、半導体増幅素子としてのＦＥＴのソースの抵抗を可変して電流帰還量を調整するものが知られている（例えば、特許文献１参照）。図３に示すように、増幅回路は、それぞれ入力信号が入力される一対の増幅用ＦＥＴ４２、４３と、一対の増幅用ＦＥＴ４２、４３のソース間に設けられた電流帰還回路４５と、各増幅用ＦＥＴ４２、４３のドレイン−ゲート間にそれぞれ設けられた電圧帰還回路４６、４７とを有して構成されている。また、各増幅用ＦＥＴ４２、４３のソース−グランド間には、それぞれ定電流回路４８、４９が接続されており、この定電流回路４８、４９により増幅用ＦＥＴ４２、４３それぞれに流れる電流が一定に制御される。
【０００３】
電流帰還回路４５は、２つの固定抵抗とスイッチング用ＦＥＴとを直列に接続した複数の直列回路を３段に縦続接続して構成されている。また、各直列回路のスイッチング用ＦＥＴ５１、５２、５３のゲートは、制御回路５５に接続されている。そして、制御回路５５の制御により、各スイッチング用ＦＥＴ５１、５２、５３のいずれかがＯＮにされることにより、複数の固定抵抗Ｒ２１−Ｒ２６が選択的に直列接続されて一対の増幅用ＦＥＴ４２、４３の電流帰還用抵抗の抵抗値が可変される。
【０００４】
各電圧帰還回路４６、４７は、それぞれ各増幅用ＦＥＴ４２、４３のドレイン−ゲート間に設けられた固定抵抗Ｒ２７、Ｒ２８を有し、この固定抵抗Ｒ２７、Ｒ２８を介して出力信号の一部を入力側に負帰還させている。そして、この増幅回路では、電流帰還回路４５の抵抗が調整されてゲインリダクション量が可変され、各電圧帰還回路４６、４７において出力信号の一部が入力側に負帰還されて出力信号の周波数に対するゲイン特性がフラットにされる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−２７０６４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の増幅回路４１においては、図４に示すように、さらにゲインリダクション量を大きくしたい場合には、入力インピーダンスが増加して入力信号のリターンロスが悪化するという問題があった。したがって、ゲインリダクション量を大きくして増幅率の範囲を広げることが困難であった。
【０００７】
本発明はかかる点に鑑みてなされたものであり、ゲインリダクション量を大きくした場合のリターンロスを抑制できる増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の増幅回路は、半導体増幅素子と、前記半導体増幅素子の接地側端子に接続され、ゲインリダクション量を調整可能とした電流帰還回路と、前記半導体増幅素子の入力端子と出力端子との間に接続され、電圧帰還量を調整可能とした電圧帰還回路とを備え、前記電流帰還回路によるゲインリダクション量に応じて、前記電圧帰還回路の電圧帰還量を変更可能としたことを特徴とする。
【０００９】
この構成によれば、電流帰還回路によるゲインリダクション量に応じて電圧帰還回路の電圧帰還量を変更可能としたため、ゲインリダクション量を大きくしたときに電圧帰還量を大きくすることで、入力インピーダンスの増加を抑えることができる。したがって、ゲインリダクション量を大きくした場合に、入力インピーダンスの増加による入力信号のリターンロスを抑制することができる。
【００１０】
本発明は、上記増幅回路において、前記電流帰還回路によるゲインリダクション量を大きくするのに従って、前記電圧帰還回路の電圧帰還量を大きくし、前記電流帰還回路によるゲインリダクション量を小さくするのに従って、前記電圧帰還回路の電圧帰還量を小さくしたことを特徴とする。
【００１１】
この構成によれば、ゲインリダクション量を大きくしたときに電圧帰還量を大きくすることで、入力インピーダンスの増加を抑え、ゲインリダクション量を小さくしたときに電圧帰還量を小さくすることで、入力インピーダンスの減少を抑えて、入力インピーダンスの過度な変動を抑えることができる。
【００１２】
本発明は、上記増幅回路において、前記電流帰還回路は、抵抗値を可変可能な第１の抵抗部を有し、前記第１の抵抗部の抵抗値に応じてゲインリダクション量を調整し、前記電圧帰還回路は、抵抗値を可変可能な第２の抵抗部を有し、前記第２の抵抗部の抵抗値に応じて電圧帰還量を調整し、前記第１の抵抗部の抵抗値を増加させた時に、前記第２の抵抗部の抵抗値を減少させ、前記第１の抵抗部の抵抗値を減少させた時に、前記第２の抵抗部の抵抗値を増加させることを特徴とする。
【００１３】
この構成によれば、第１の抵抗部の抵抗値を増加させてゲインリダクション量を大きくしたときに、第２の抵抗部の抵抗値を減少させて電圧帰還量を大きくし、第１の抵抗部の抵抗値を減少させてゲインリダクション量を小さくしたときに、第２の抵抗部の抵抗値を増加させて電圧帰還量を小さくすることができる。
【００１４】
本発明は、上記増幅回路において、前記第１の抵抗部を、固定抵抗とスイッチング素子とを直列に接続した直列接続回路を複数有し、前記複数の直列接続回路を多段に縦続接続して構成されており、前記複数の直列接続回路の前記スイッチング素子をオン又はオフすることにより前記第１の抵抗部の抵抗値を可変する構成とすることができる。
【００１５】
本発明は、上記増幅回路において、前記第２の抵抗部を、可変抵抗用トランジスタを有し、前記可変抵抗用トランジスタのベース又はゲートに印加する電圧を制御することにより前記第２の抵抗部の抵抗値を可変する構成とすることができる。
【００１６】
本発明は、上記増幅回路において、前記第２の抵抗部を、前記可変抵抗用トランジスタと固定抵抗とを直列に接続した直列接続回路で構成することができる。
【００１７】
本発明は、上記増幅回路において、前記半導体増幅素子は、一対の前記半導体増幅素子からなる差動増幅回路を構成し、前記第１の抵抗部を前記一対の半導体素子の接地側端子間に接続したことを特徴とする。
【００１８】
この構成によれば、一対の半導体増幅素子に入力される各入力信号のリターンロスを悪化させることなく、各入力信号の差分を広い範囲で増幅させることができる。
【００１９】
本発明は、上記増幅回路において、前記半導体増幅素子は、１つであり、前記第１の抵抗部を前記１つの半導体増幅素子の接地側端子とグランドとの間に接続したことを特徴とする。
【００２０】
この構成によれば、１つの半導体増幅素子に入力された入力信号のリターンロスを悪化させることなく、入力信号を広い範囲で増幅させることができる。
【００２１】
本発明は、上記増幅回路において、前記半導体増幅素子をＦＥＴで構成することができる。
【発明の効果】
【００２２】
本発明によれば、ゲインリダクション量を大きくした場合のリターンロスを抑制できる。
【図面の簡単な説明】
【００２３】
【図１】本発明に係る増幅回路の実施の形態を示す図であり、差動増幅回路の回路構成図である。
【図２】本発明に係る増幅回路の実施の形態を示す図であり、ゲインリダクション量と入力インピーダンスとの関係を示す図である。
【図３】従来の差動増幅回路の回路構成図である。
【図４】従来の差動増幅回路におけるゲインリダクション量と入力インピーダンスとの関係を示す図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態について添付図面を参照して詳細に説明する。なお、以下の説明では、本発明を差動増幅回路に適用した構成を例示して説明するが、差動増幅回路だけでなく、本発明を他の構成の増幅回路に適用することも可能である。図１は、本発明の実施の形態に係る差動増幅回路の回路構成図である。
【００２５】
図１に示すように、差動増幅回路１は、入力された２つの入力信号の差分を増幅するものであり、一対の増幅用ＦＥＴ４、５を有して構成されている。増幅用ＦＥＴ４のゲートは直流カット用のコンデンサＣ１を介して入力端子２に接続され、ソースは定電流回路７を介してグランドに接地されている。また、増幅用ＦＥＴ４のドレインは直流カット用のコンデンサＣ２を介して出力端子１３に接続される。
【００２６】
増幅用ＦＥＴ４のドレインは、固定抵抗Ｒ１を介して電源Ｖｃｃに接続されている。電源Ｖｃｃは固定抵抗Ｒ２を介して増幅用ＦＥＴ４のゲートに接続されている。固定抵抗Ｒ２および増幅用ＦＥＴ４の接続点とグランドとの間には固定抵抗Ｒ３が接続され、電源Ｖｃｃから出力されたゲート電圧は、固定抵抗Ｒ２と固定抵抗Ｒ３とで分圧されて増幅用ＦＥＴ４のゲートに印加される。
【００２７】
同様に増幅用ＦＥＴ５のゲートはコンデンサＣ３を介して入力端子３に接続され、ソースは定電流回路８を介してグランドに接地され、ドレインはコンデンサＣ４を介して出力端子１４に接続されている。また、増幅用ＦＥＴ５のドレインは、固定抵抗Ｒ４を介して電源Ｖｃｃに接続されている。電源Ｖｃｃは固定抵抗Ｒ５を介して増幅用ＦＥＴ５のゲートに接続され、固定抵抗Ｒ５および増幅用ＦＥＴ５の接続点とグランドとの間には固定抵抗Ｒ６が接続されている。そして、電源Ｖｃｃから出力されたゲート電圧は、固定抵抗Ｒ５と固定抵抗Ｒ６とで分圧されて増幅用ＦＥＴ５のゲートに印加される。
【００２８】
定電流回路７、８は、一対の増幅用ＦＥＴ４、５のそれぞれに流れる電流を一定に制御している。
【００２９】
また、一対の増幅用ＦＥＴ４、５のソース間には、電流帰還回路１５が接続されている。電流帰還回路１５は、２つの固定抵抗とスイッチング用ＦＥＴとを直列に接続した直列回路を３段に縦続接続して構成されている。この電流帰還回路１５においては、第１のスイッチング用ＦＥＴ２１のドレインは固定抵抗Ｒ７を介して増幅用ＦＥＴ４のソースに接続され、ソースは固定抵抗Ｒ８を介して増幅用ＦＥＴ５のソースに接続される。
【００３０】
また、第２のスイッチング用ＦＥＴ２２のドレインは固定抵抗Ｒ７、Ｒ９を介して増幅用ＦＥＴ４のソースに接続され、ソースは固定抵抗Ｒ８、Ｒ１０を介して増幅用ＦＥＴ５のソースに接続される。さらに、第３のスイッチング用ＦＥＴ２３のドレインは固定抵抗Ｒ７、Ｒ９、Ｒ１１を介して増幅用ＦＥＴ４のソースに接続され、ソースは固定抵抗Ｒ８、Ｒ１０、Ｒ１２を介して増幅用ＦＥＴ５のソースに接続される。
【００３１】
各スイッチング用ＦＥＴ２１、２２、２３のゲートは、それぞれ制御回路２５に接続されており、制御回路２５の制御によりＯＮ／ＯＦＦが切り換えられる。この制御回路２５による各スイッチング用ＦＥＴ２１、２２、２３のＯＮ／ＯＦＦの切り換えにより、電流帰還回路１５の抵抗値が可変される。
【００３２】
例えば、第１のスイッチング用ＦＥＴ２１をＯＮにして、第２、第３のスイッチング用ＦＥＴ２２、２３をＯＦＦにした場合には、固定抵抗Ｒ７、Ｒ８の合成抵抗が電流帰還回路１５の抵抗値になり、第１、第２のスイッチング用ＦＥＴ２１、２２をＯＦＦにして、第２のスイッチング用ＦＥＴ２２をＯＮにした場合には、固定抵抗Ｒ７−Ｒ１２の合成抵抗が電流帰還回路１５の抵抗値になる。
【００３３】
このように、電流帰還回路１５の抵抗値を可変することで、各増幅用ＦＥＴ４、５の電流帰還量を制御して入力信号の増幅率が可変される。この場合、電流帰還回路１５の抵抗値を高くすると、一対の増幅用ＦＥＴ４、５の電流帰還量が大きくなる。すなわちゲインリダクション量が増加する。このとき、電流帰還回路１５の抵抗値が高くなるため、入力インピーダンスが増加する。
【００３４】
一方、電流帰還回路１５の抵抗値を低くすると、一対の増幅用ＦＥＴ４、５の電流帰還量が小さくなる。すなわちゲインリダクション量が減少する。このとき、電流帰還回路１５の抵抗値が低くなるため、入力インピーダンスが低下する。
【００３５】
一方、増幅用ＦＥＴ４のドレイン―ゲート間には、固定抵抗Ｒ１３および可変抵抗用ＦＥＴ２７からなる電圧帰還回路１６が接続されている。固定抵抗Ｒ１３の一端は増幅用ＦＥＴ４のドレインに接続され、他端は可変抵抗用ＦＥＴ２７のドレインに接続されている。可変抵抗用ＦＥＴ２７のソースは増幅用ＦＥＴ４のゲートに接続されており、ゲートは制御回路２５に接続されている。
【００３６】
可変抵抗用ＦＥＴ２７のドレイン−ソース間の抵抗値は、制御回路２５から印加されるゲート電圧に応じて可変するように構成されており、ゲート電圧が高い場合に抵抗値が低くなり、ゲート電圧が低い場合に抵抗値が高くなる。そして、可変抵抗用ＦＥＴ２７のドレイン−ソース間の抵抗値が可変されることで、増幅用ＦＥＴ４の入力側への電圧帰還量が調整される。
【００３７】
同様に、増幅用ＦＥＴ５のドレイン−ゲート間にも固定抵抗Ｒ１４および可変抵抗用ＦＥＴ２８からなる電圧帰還回路１７が接続されている。そして、制御回路２５から可変抵抗用ＦＥＴ２８に印加されるゲート電圧に応じて可変抵抗用ＦＥＴ２８のドレイン−ソース間の抵抗値が可変されることで、増幅用ＦＥＴ５の入力側への電圧帰還量が調整される。このように、電圧帰還回路１６、１７により一対の増幅用ＦＥＴ４、５の入力側に負帰還する電圧帰還量が調整されることで、入力インピーダンスの増加が抑制される。
【００３８】
制御回路２５は、電流帰還回路１５の抵抗を調整してゲインリダクション量を制御すると共に、ゲインリダクション量に応じて電圧帰還回路１６、１７の抵抗値を調整して電圧帰還量を制御している。制御回路２５は、反転出力部３１、３２を有して構成され、ゲインリダクション量が大きくなるのにしたがって、電圧帰還量を大きくするように制御し、ゲインリダクション量が小さくなるのにしたがって、電圧帰還量を小さくするように制御する。
【００３９】
ここで、図２を参照して、制御回路による制御処理について説明する。図２は、ゲインリダクション量と入力インピーダンスとの関係を示す図である。なお、図２においては、横軸がゲインリダクション量、縦軸が入力インピーダンスを示している。また、図２の実線Ｗ１は電圧帰還回路の抵抗値を一定としたときの電流帰還回路のインピーダンス特性、破線Ｗ２は電流帰還回路の抵抗値を一定としたときの電圧帰還回路のインピーダンス特性、一点鎖線Ｗ３は本実施の形態に係る差動増幅回路のインピーダンス特性をそれぞれ示している。
【００４０】
図２の実線Ｗ１に示すように、電圧帰還回路１６、１７の抵抗値を一定とした場合には、ゲインリダクション量が増加するのにしたがって、入力インピーダンスが増加する。一方、破線Ｗ２に示すように、電流帰還回路１５の抵抗を一定にした場合には、電圧帰還量が増加してゲインリダクション量が増加するのにしたがって、入力インピーダンスが減少する。このように、ゲインリダクション量を増加させた場合には、電流帰還回路１５は入力インピーダンスを増加させ、電圧帰還回路１６、１７は入力インピーダンスを減少させるように作用する。
【００４１】
本実施の形態に係る差動増幅回路１は、電流帰還回路１５および電圧帰還回路１６のこれらの特性を利用して、一点鎖線Ｗ３に示すように、ゲインリダクション量の増加に伴う入力インピーダンスの増加を抑制している。具体的には、制御回路２５は、電流帰還回路１５の抵抗値を高く制御した場合には、可変抵抗用ＦＥＴ２７、２８のゲート電圧を高くして電圧帰還回路１６、１７の抵抗値を低く制御する。これにより、電流帰還回路１５の抵抗値を高くしてゲインリダクション量を増加させても、電圧帰還回路１６の抵抗値を低くして増幅用ＦＥＴ４、５の入力側への電圧帰還量を増加させているため、入力インピーダンスの増加が抑制される。
【００４２】
一方、制御回路２５は、電流帰還回路１５の抵抗値を低く制御した場合には、可変抵抗用ＦＥＴ２７、２８のゲート電圧を低くして電圧帰還回路１６、１７の抵抗値を高く制御する。これにより、電流帰還回路１５の抵抗値を低くしてゲインリダクション量を減少させても、電圧帰還回路１６の抵抗値を高くして増幅用ＦＥＴ４、５の入力側への電圧帰還量を減少させているため、入力インピーダンスがフラットに制御される。このようにして、差動増幅回路１では、電流帰還回路１５と電圧帰還回路１６、１７との相反する特性を利用して、ゲインリダクション量を可変した場合でも、入力インピーダンスの変動を小さく抑えると共に、ゲインリダクション量を大きくした際のリターンロスを抑制している。
【００４３】
以上のように、本実施の形態に係る差動増幅回路１によれば、電流帰還回路１５によるゲインリダクション量に応じて電圧帰還回路１６、１７の電圧帰還量を変更可能としたため、ゲインリダクション量を大きくしたときに電圧帰還量を大きくすることで、入力インピーダンスの増加を抑えることができる。したがって、ゲインリダクション量を大きくした場合に、入力インピーダンスの増加による入力信号のリターンロスを抑制することができる。
【００４４】
なお、上記した実施の形態においては、半導体増幅素子をＦＥＴとして説明したが、この構成に限定されるものではない。増幅回路に用いられる半導体増幅素子であればよく、例えば、半導体増幅素子をバイポーラトランジスタで構成してもよい。
【００４５】
また、上記した実施の形態においては、電流帰還回路のスイッチング素子をＦＥＴとして説明したが、この構成に限定されるものではない。制御回路に制御されてＯＮ、ＯＦＦを切り換え可能なものであればよく、例えば、スイッチング素子を他のトランジスタで構成してもよい。
【００４６】
また、上記した実施の形態においては、電圧帰還回路の可変抵抗をＦＥＴとして説明したが、この構成に限定されるものではない。制御回路に制御されて抵抗値を可変なものであればよく、例えば、可変抵抗を他のトランジスタで構成してもよい。
【００４７】
また、上記した実施の形態においては、電圧帰還回路を固定抵抗とＦＥＴとを直列に接続して構成したが、この構成に限定されるものではない。電圧帰還回路の電圧帰還量を制御可能な構成であればよく、例えば、ＦＥＴのみで構成してもよい。
【００４８】
また、上記した実施の形態においては、電流帰還回路を２つの固定抵抗とスイッチング用ＦＥＴとを直列に接続した直列回路を３段に縦続接続して構成したが、この構成に限定されるものではない。電流帰還回路により増幅率を調整可能な構成であればよく、例えば、単一の可変抵抗器で構成してもよい。
【００４９】
また、上記した実施の形態においては、２つの増幅用ＦＥＴのソース間に電流帰還回路を接続した差動増幅回路としたが、この構成に限定されるものではない。増幅回路であればよく、例えば、１つの増幅用ＦＥＴのソース−グランドに電流帰還回路を接続する構成としてもよい。
【００５０】
また、今回開示された実施の形態は、全ての点で例示であってこの実施の形態に制限されるものではない。本発明の範囲は、上記した実施の形態のみの説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【産業上の利用可能性】
【００５１】
以上説明したように、本発明は、ゲインリダクション量を大きくした場合のリターンロスを抑制できるという効果を有し、特に、高周波信号を増幅する増幅回路に有用である。
【符号の説明】
【００５２】
１ 差動増幅回路（増幅回路）
４、５ 増幅用ＦＥＴ（半導体増幅素子、ＦＥＴ）
７、８ 定電流回路
１５ 電流帰還回路
１６、１７ 電圧帰還回路
２１、２２、２３ スイッチング用ＦＥＴ（第１の抵抗部、スイッチング素子）
２５ 制御回路
２７、２８ 可変抵抗用ＦＥＴ（第２の抵抗部、可変抵抗用トランジスタ）
Ｒ７−Ｒ１２ （第１の抵抗部）
Ｒ１３、Ｒ１４ 固定抵抗Ｒ（第２の抵抗部）
【技術分野】
【０００１】
本発明は、高周波信号を増幅する増幅回路に関する。
【背景技術】
【０００２】
従来、高周波信号を増幅する増幅回路として、半導体増幅素子としてのＦＥＴのソースの抵抗を可変して電流帰還量を調整するものが知られている（例えば、特許文献１参照）。図３に示すように、増幅回路は、それぞれ入力信号が入力される一対の増幅用ＦＥＴ４２、４３と、一対の増幅用ＦＥＴ４２、４３のソース間に設けられた電流帰還回路４５と、各増幅用ＦＥＴ４２、４３のドレイン−ゲート間にそれぞれ設けられた電圧帰還回路４６、４７とを有して構成されている。また、各増幅用ＦＥＴ４２、４３のソース−グランド間には、それぞれ定電流回路４８、４９が接続されており、この定電流回路４８、４９により増幅用ＦＥＴ４２、４３それぞれに流れる電流が一定に制御される。
【０００３】
電流帰還回路４５は、２つの固定抵抗とスイッチング用ＦＥＴとを直列に接続した複数の直列回路を３段に縦続接続して構成されている。また、各直列回路のスイッチング用ＦＥＴ５１、５２、５３のゲートは、制御回路５５に接続されている。そして、制御回路５５の制御により、各スイッチング用ＦＥＴ５１、５２、５３のいずれかがＯＮにされることにより、複数の固定抵抗Ｒ２１−Ｒ２６が選択的に直列接続されて一対の増幅用ＦＥＴ４２、４３の電流帰還用抵抗の抵抗値が可変される。
【０００４】
各電圧帰還回路４６、４７は、それぞれ各増幅用ＦＥＴ４２、４３のドレイン−ゲート間に設けられた固定抵抗Ｒ２７、Ｒ２８を有し、この固定抵抗Ｒ２７、Ｒ２８を介して出力信号の一部を入力側に負帰還させている。そして、この増幅回路では、電流帰還回路４５の抵抗が調整されてゲインリダクション量が可変され、各電圧帰還回路４６、４７において出力信号の一部が入力側に負帰還されて出力信号の周波数に対するゲイン特性がフラットにされる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−２７０６４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の増幅回路４１においては、図４に示すように、さらにゲインリダクション量を大きくしたい場合には、入力インピーダンスが増加して入力信号のリターンロスが悪化するという問題があった。したがって、ゲインリダクション量を大きくして増幅率の範囲を広げることが困難であった。
【０００７】
本発明はかかる点に鑑みてなされたものであり、ゲインリダクション量を大きくした場合のリターンロスを抑制できる増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の増幅回路は、半導体増幅素子と、前記半導体増幅素子の接地側端子に接続され、ゲインリダクション量を調整可能とした電流帰還回路と、前記半導体増幅素子の入力端子と出力端子との間に接続され、電圧帰還量を調整可能とした電圧帰還回路とを備え、前記電流帰還回路によるゲインリダクション量に応じて、前記電圧帰還回路の電圧帰還量を変更可能としたことを特徴とする。
【０００９】
この構成によれば、電流帰還回路によるゲインリダクション量に応じて電圧帰還回路の電圧帰還量を変更可能としたため、ゲインリダクション量を大きくしたときに電圧帰還量を大きくすることで、入力インピーダンスの増加を抑えることができる。したがって、ゲインリダクション量を大きくした場合に、入力インピーダンスの増加による入力信号のリターンロスを抑制することができる。
【００１０】
本発明は、上記増幅回路において、前記電流帰還回路によるゲインリダクション量を大きくするのに従って、前記電圧帰還回路の電圧帰還量を大きくし、前記電流帰還回路によるゲインリダクション量を小さくするのに従って、前記電圧帰還回路の電圧帰還量を小さくしたことを特徴とする。
【００１１】
この構成によれば、ゲインリダクション量を大きくしたときに電圧帰還量を大きくすることで、入力インピーダンスの増加を抑え、ゲインリダクション量を小さくしたときに電圧帰還量を小さくすることで、入力インピーダンスの減少を抑えて、入力インピーダンスの過度な変動を抑えることができる。
【００１２】
本発明は、上記増幅回路において、前記電流帰還回路は、抵抗値を可変可能な第１の抵抗部を有し、前記第１の抵抗部の抵抗値に応じてゲインリダクション量を調整し、前記電圧帰還回路は、抵抗値を可変可能な第２の抵抗部を有し、前記第２の抵抗部の抵抗値に応じて電圧帰還量を調整し、前記第１の抵抗部の抵抗値を増加させた時に、前記第２の抵抗部の抵抗値を減少させ、前記第１の抵抗部の抵抗値を減少させた時に、前記第２の抵抗部の抵抗値を増加させることを特徴とする。
【００１３】
この構成によれば、第１の抵抗部の抵抗値を増加させてゲインリダクション量を大きくしたときに、第２の抵抗部の抵抗値を減少させて電圧帰還量を大きくし、第１の抵抗部の抵抗値を減少させてゲインリダクション量を小さくしたときに、第２の抵抗部の抵抗値を増加させて電圧帰還量を小さくすることができる。
【００１４】
本発明は、上記増幅回路において、前記第１の抵抗部を、固定抵抗とスイッチング素子とを直列に接続した直列接続回路を複数有し、前記複数の直列接続回路を多段に縦続接続して構成されており、前記複数の直列接続回路の前記スイッチング素子をオン又はオフすることにより前記第１の抵抗部の抵抗値を可変する構成とすることができる。
【００１５】
本発明は、上記増幅回路において、前記第２の抵抗部を、可変抵抗用トランジスタを有し、前記可変抵抗用トランジスタのベース又はゲートに印加する電圧を制御することにより前記第２の抵抗部の抵抗値を可変する構成とすることができる。
【００１６】
本発明は、上記増幅回路において、前記第２の抵抗部を、前記可変抵抗用トランジスタと固定抵抗とを直列に接続した直列接続回路で構成することができる。
【００１７】
本発明は、上記増幅回路において、前記半導体増幅素子は、一対の前記半導体増幅素子からなる差動増幅回路を構成し、前記第１の抵抗部を前記一対の半導体素子の接地側端子間に接続したことを特徴とする。
【００１８】
この構成によれば、一対の半導体増幅素子に入力される各入力信号のリターンロスを悪化させることなく、各入力信号の差分を広い範囲で増幅させることができる。
【００１９】
本発明は、上記増幅回路において、前記半導体増幅素子は、１つであり、前記第１の抵抗部を前記１つの半導体増幅素子の接地側端子とグランドとの間に接続したことを特徴とする。
【００２０】
この構成によれば、１つの半導体増幅素子に入力された入力信号のリターンロスを悪化させることなく、入力信号を広い範囲で増幅させることができる。
【００２１】
本発明は、上記増幅回路において、前記半導体増幅素子をＦＥＴで構成することができる。
【発明の効果】
【００２２】
本発明によれば、ゲインリダクション量を大きくした場合のリターンロスを抑制できる。
【図面の簡単な説明】
【００２３】
【図１】本発明に係る増幅回路の実施の形態を示す図であり、差動増幅回路の回路構成図である。
【図２】本発明に係る増幅回路の実施の形態を示す図であり、ゲインリダクション量と入力インピーダンスとの関係を示す図である。
【図３】従来の差動増幅回路の回路構成図である。
【図４】従来の差動増幅回路におけるゲインリダクション量と入力インピーダンスとの関係を示す図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態について添付図面を参照して詳細に説明する。なお、以下の説明では、本発明を差動増幅回路に適用した構成を例示して説明するが、差動増幅回路だけでなく、本発明を他の構成の増幅回路に適用することも可能である。図１は、本発明の実施の形態に係る差動増幅回路の回路構成図である。
【００２５】
図１に示すように、差動増幅回路１は、入力された２つの入力信号の差分を増幅するものであり、一対の増幅用ＦＥＴ４、５を有して構成されている。増幅用ＦＥＴ４のゲートは直流カット用のコンデンサＣ１を介して入力端子２に接続され、ソースは定電流回路７を介してグランドに接地されている。また、増幅用ＦＥＴ４のドレインは直流カット用のコンデンサＣ２を介して出力端子１３に接続される。
【００２６】
増幅用ＦＥＴ４のドレインは、固定抵抗Ｒ１を介して電源Ｖｃｃに接続されている。電源Ｖｃｃは固定抵抗Ｒ２を介して増幅用ＦＥＴ４のゲートに接続されている。固定抵抗Ｒ２および増幅用ＦＥＴ４の接続点とグランドとの間には固定抵抗Ｒ３が接続され、電源Ｖｃｃから出力されたゲート電圧は、固定抵抗Ｒ２と固定抵抗Ｒ３とで分圧されて増幅用ＦＥＴ４のゲートに印加される。
【００２７】
同様に増幅用ＦＥＴ５のゲートはコンデンサＣ３を介して入力端子３に接続され、ソースは定電流回路８を介してグランドに接地され、ドレインはコンデンサＣ４を介して出力端子１４に接続されている。また、増幅用ＦＥＴ５のドレインは、固定抵抗Ｒ４を介して電源Ｖｃｃに接続されている。電源Ｖｃｃは固定抵抗Ｒ５を介して増幅用ＦＥＴ５のゲートに接続され、固定抵抗Ｒ５および増幅用ＦＥＴ５の接続点とグランドとの間には固定抵抗Ｒ６が接続されている。そして、電源Ｖｃｃから出力されたゲート電圧は、固定抵抗Ｒ５と固定抵抗Ｒ６とで分圧されて増幅用ＦＥＴ５のゲートに印加される。
【００２８】
定電流回路７、８は、一対の増幅用ＦＥＴ４、５のそれぞれに流れる電流を一定に制御している。
【００２９】
また、一対の増幅用ＦＥＴ４、５のソース間には、電流帰還回路１５が接続されている。電流帰還回路１５は、２つの固定抵抗とスイッチング用ＦＥＴとを直列に接続した直列回路を３段に縦続接続して構成されている。この電流帰還回路１５においては、第１のスイッチング用ＦＥＴ２１のドレインは固定抵抗Ｒ７を介して増幅用ＦＥＴ４のソースに接続され、ソースは固定抵抗Ｒ８を介して増幅用ＦＥＴ５のソースに接続される。
【００３０】
また、第２のスイッチング用ＦＥＴ２２のドレインは固定抵抗Ｒ７、Ｒ９を介して増幅用ＦＥＴ４のソースに接続され、ソースは固定抵抗Ｒ８、Ｒ１０を介して増幅用ＦＥＴ５のソースに接続される。さらに、第３のスイッチング用ＦＥＴ２３のドレインは固定抵抗Ｒ７、Ｒ９、Ｒ１１を介して増幅用ＦＥＴ４のソースに接続され、ソースは固定抵抗Ｒ８、Ｒ１０、Ｒ１２を介して増幅用ＦＥＴ５のソースに接続される。
【００３１】
各スイッチング用ＦＥＴ２１、２２、２３のゲートは、それぞれ制御回路２５に接続されており、制御回路２５の制御によりＯＮ／ＯＦＦが切り換えられる。この制御回路２５による各スイッチング用ＦＥＴ２１、２２、２３のＯＮ／ＯＦＦの切り換えにより、電流帰還回路１５の抵抗値が可変される。
【００３２】
例えば、第１のスイッチング用ＦＥＴ２１をＯＮにして、第２、第３のスイッチング用ＦＥＴ２２、２３をＯＦＦにした場合には、固定抵抗Ｒ７、Ｒ８の合成抵抗が電流帰還回路１５の抵抗値になり、第１、第２のスイッチング用ＦＥＴ２１、２２をＯＦＦにして、第２のスイッチング用ＦＥＴ２２をＯＮにした場合には、固定抵抗Ｒ７−Ｒ１２の合成抵抗が電流帰還回路１５の抵抗値になる。
【００３３】
このように、電流帰還回路１５の抵抗値を可変することで、各増幅用ＦＥＴ４、５の電流帰還量を制御して入力信号の増幅率が可変される。この場合、電流帰還回路１５の抵抗値を高くすると、一対の増幅用ＦＥＴ４、５の電流帰還量が大きくなる。すなわちゲインリダクション量が増加する。このとき、電流帰還回路１５の抵抗値が高くなるため、入力インピーダンスが増加する。
【００３４】
一方、電流帰還回路１５の抵抗値を低くすると、一対の増幅用ＦＥＴ４、５の電流帰還量が小さくなる。すなわちゲインリダクション量が減少する。このとき、電流帰還回路１５の抵抗値が低くなるため、入力インピーダンスが低下する。
【００３５】
一方、増幅用ＦＥＴ４のドレイン―ゲート間には、固定抵抗Ｒ１３および可変抵抗用ＦＥＴ２７からなる電圧帰還回路１６が接続されている。固定抵抗Ｒ１３の一端は増幅用ＦＥＴ４のドレインに接続され、他端は可変抵抗用ＦＥＴ２７のドレインに接続されている。可変抵抗用ＦＥＴ２７のソースは増幅用ＦＥＴ４のゲートに接続されており、ゲートは制御回路２５に接続されている。
【００３６】
可変抵抗用ＦＥＴ２７のドレイン−ソース間の抵抗値は、制御回路２５から印加されるゲート電圧に応じて可変するように構成されており、ゲート電圧が高い場合に抵抗値が低くなり、ゲート電圧が低い場合に抵抗値が高くなる。そして、可変抵抗用ＦＥＴ２７のドレイン−ソース間の抵抗値が可変されることで、増幅用ＦＥＴ４の入力側への電圧帰還量が調整される。
【００３７】
同様に、増幅用ＦＥＴ５のドレイン−ゲート間にも固定抵抗Ｒ１４および可変抵抗用ＦＥＴ２８からなる電圧帰還回路１７が接続されている。そして、制御回路２５から可変抵抗用ＦＥＴ２８に印加されるゲート電圧に応じて可変抵抗用ＦＥＴ２８のドレイン−ソース間の抵抗値が可変されることで、増幅用ＦＥＴ５の入力側への電圧帰還量が調整される。このように、電圧帰還回路１６、１７により一対の増幅用ＦＥＴ４、５の入力側に負帰還する電圧帰還量が調整されることで、入力インピーダンスの増加が抑制される。
【００３８】
制御回路２５は、電流帰還回路１５の抵抗を調整してゲインリダクション量を制御すると共に、ゲインリダクション量に応じて電圧帰還回路１６、１７の抵抗値を調整して電圧帰還量を制御している。制御回路２５は、反転出力部３１、３２を有して構成され、ゲインリダクション量が大きくなるのにしたがって、電圧帰還量を大きくするように制御し、ゲインリダクション量が小さくなるのにしたがって、電圧帰還量を小さくするように制御する。
【００３９】
ここで、図２を参照して、制御回路による制御処理について説明する。図２は、ゲインリダクション量と入力インピーダンスとの関係を示す図である。なお、図２においては、横軸がゲインリダクション量、縦軸が入力インピーダンスを示している。また、図２の実線Ｗ１は電圧帰還回路の抵抗値を一定としたときの電流帰還回路のインピーダンス特性、破線Ｗ２は電流帰還回路の抵抗値を一定としたときの電圧帰還回路のインピーダンス特性、一点鎖線Ｗ３は本実施の形態に係る差動増幅回路のインピーダンス特性をそれぞれ示している。
【００４０】
図２の実線Ｗ１に示すように、電圧帰還回路１６、１７の抵抗値を一定とした場合には、ゲインリダクション量が増加するのにしたがって、入力インピーダンスが増加する。一方、破線Ｗ２に示すように、電流帰還回路１５の抵抗を一定にした場合には、電圧帰還量が増加してゲインリダクション量が増加するのにしたがって、入力インピーダンスが減少する。このように、ゲインリダクション量を増加させた場合には、電流帰還回路１５は入力インピーダンスを増加させ、電圧帰還回路１６、１７は入力インピーダンスを減少させるように作用する。
【００４１】
本実施の形態に係る差動増幅回路１は、電流帰還回路１５および電圧帰還回路１６のこれらの特性を利用して、一点鎖線Ｗ３に示すように、ゲインリダクション量の増加に伴う入力インピーダンスの増加を抑制している。具体的には、制御回路２５は、電流帰還回路１５の抵抗値を高く制御した場合には、可変抵抗用ＦＥＴ２７、２８のゲート電圧を高くして電圧帰還回路１６、１７の抵抗値を低く制御する。これにより、電流帰還回路１５の抵抗値を高くしてゲインリダクション量を増加させても、電圧帰還回路１６の抵抗値を低くして増幅用ＦＥＴ４、５の入力側への電圧帰還量を増加させているため、入力インピーダンスの増加が抑制される。
【００４２】
一方、制御回路２５は、電流帰還回路１５の抵抗値を低く制御した場合には、可変抵抗用ＦＥＴ２７、２８のゲート電圧を低くして電圧帰還回路１６、１７の抵抗値を高く制御する。これにより、電流帰還回路１５の抵抗値を低くしてゲインリダクション量を減少させても、電圧帰還回路１６の抵抗値を高くして増幅用ＦＥＴ４、５の入力側への電圧帰還量を減少させているため、入力インピーダンスがフラットに制御される。このようにして、差動増幅回路１では、電流帰還回路１５と電圧帰還回路１６、１７との相反する特性を利用して、ゲインリダクション量を可変した場合でも、入力インピーダンスの変動を小さく抑えると共に、ゲインリダクション量を大きくした際のリターンロスを抑制している。
【００４３】
以上のように、本実施の形態に係る差動増幅回路１によれば、電流帰還回路１５によるゲインリダクション量に応じて電圧帰還回路１６、１７の電圧帰還量を変更可能としたため、ゲインリダクション量を大きくしたときに電圧帰還量を大きくすることで、入力インピーダンスの増加を抑えることができる。したがって、ゲインリダクション量を大きくした場合に、入力インピーダンスの増加による入力信号のリターンロスを抑制することができる。
【００４４】
なお、上記した実施の形態においては、半導体増幅素子をＦＥＴとして説明したが、この構成に限定されるものではない。増幅回路に用いられる半導体増幅素子であればよく、例えば、半導体増幅素子をバイポーラトランジスタで構成してもよい。
【００４５】
また、上記した実施の形態においては、電流帰還回路のスイッチング素子をＦＥＴとして説明したが、この構成に限定されるものではない。制御回路に制御されてＯＮ、ＯＦＦを切り換え可能なものであればよく、例えば、スイッチング素子を他のトランジスタで構成してもよい。
【００４６】
また、上記した実施の形態においては、電圧帰還回路の可変抵抗をＦＥＴとして説明したが、この構成に限定されるものではない。制御回路に制御されて抵抗値を可変なものであればよく、例えば、可変抵抗を他のトランジスタで構成してもよい。
【００４７】
また、上記した実施の形態においては、電圧帰還回路を固定抵抗とＦＥＴとを直列に接続して構成したが、この構成に限定されるものではない。電圧帰還回路の電圧帰還量を制御可能な構成であればよく、例えば、ＦＥＴのみで構成してもよい。
【００４８】
また、上記した実施の形態においては、電流帰還回路を２つの固定抵抗とスイッチング用ＦＥＴとを直列に接続した直列回路を３段に縦続接続して構成したが、この構成に限定されるものではない。電流帰還回路により増幅率を調整可能な構成であればよく、例えば、単一の可変抵抗器で構成してもよい。
【００４９】
また、上記した実施の形態においては、２つの増幅用ＦＥＴのソース間に電流帰還回路を接続した差動増幅回路としたが、この構成に限定されるものではない。増幅回路であればよく、例えば、１つの増幅用ＦＥＴのソース−グランドに電流帰還回路を接続する構成としてもよい。
【００５０】
また、今回開示された実施の形態は、全ての点で例示であってこの実施の形態に制限されるものではない。本発明の範囲は、上記した実施の形態のみの説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【産業上の利用可能性】
【００５１】
以上説明したように、本発明は、ゲインリダクション量を大きくした場合のリターンロスを抑制できるという効果を有し、特に、高周波信号を増幅する増幅回路に有用である。
【符号の説明】
【００５２】
１ 差動増幅回路（増幅回路）
４、５ 増幅用ＦＥＴ（半導体増幅素子、ＦＥＴ）
７、８ 定電流回路
１５ 電流帰還回路
１６、１７ 電圧帰還回路
２１、２２、２３ スイッチング用ＦＥＴ（第１の抵抗部、スイッチング素子）
２５ 制御回路
２７、２８ 可変抵抗用ＦＥＴ（第２の抵抗部、可変抵抗用トランジスタ）
Ｒ７−Ｒ１２ （第１の抵抗部）
Ｒ１３、Ｒ１４ 固定抵抗Ｒ（第２の抵抗部）
【特許請求の範囲】
【請求項１】
半導体増幅素子と、
前記半導体増幅素子の接地側端子に接続され、ゲインリダクション量を調整可能とした電流帰還回路と、
前記半導体増幅素子の入力端子と出力端子との間に接続され、電圧帰還量を調整可能とした電圧帰還回路とを備え、
前記電流帰還回路によるゲインリダクション量に応じて、前記電圧帰還回路の電圧帰還量を変更可能としたことを特徴とする増幅回路。
【請求項２】
前記電流帰還回路によるゲインリダクション量を大きくするのに従って、前記電圧帰還回路の電圧帰還量を大きくし、
前記電流帰還回路によるゲインリダクション量を小さくするのに従って、前記電圧帰還回路の電圧帰還量を小さくしたことを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記電流帰還回路は、抵抗値を可変可能な第１の抵抗部を有し、前記第１の抵抗部の抵抗値に応じてゲインリダクション量を調整し、
前記電圧帰還回路は、抵抗値を可変可能な第２の抵抗部を有し、前記第２の抵抗部の抵抗値に応じて電圧帰還量を調整し、
前記第１の抵抗部の抵抗値を増加させた時に、前記第２の抵抗部の抵抗値を減少させ、
前記第１の抵抗部の抵抗値を減少させた時に、前記第２の抵抗部の抵抗値を増加させることを特徴とする請求項２に記載の増幅回路。
【請求項４】
前記第１の抵抗部は、固定抵抗とスイッチング素子とを直列に接続した直列接続回路を複数有し、前記複数の直列接続回路を多段に縦続接続して構成されており、
前記複数の直列接続回路の前記スイッチング素子をオン又はオフすることにより前記第１の抵抗部の抵抗値を可変するようにしたことを特徴とする請求項３に記載の増幅回路。
【請求項５】
前記第２の抵抗部は、可変抵抗用トランジスタを有し、
前記可変抵抗用トランジスタのベース又はゲートに印加する電圧を制御することにより前記第２の抵抗部の抵抗値を可変するようにしたことを特徴とする請求項３または請求項４に記載の増幅回路。
【請求項６】
前記第２の抵抗部は、前記可変抵抗用トランジスタと固定抵抗とを直列に接続した直列接続回路で構成されたことを特徴とする請求項５に記載の増幅回路。
【請求項７】
前記半導体増幅素子は、一対の前記半導体増幅素子からなる差動増幅回路を構成し、
前記第１の抵抗部を前記一対の半導体素子の接地側端子間に接続したことを特徴とする請求項３から請求項６のいずれかに記載の増幅回路。
【請求項８】
前記半導体増幅素子は、１つであり、
前記第１の抵抗部を前記１つの半導体増幅素子の接地側端子とグランドとの間に接続したことを特徴とする請求項３から請求項６のいずれかに記載の増幅回路。
【請求項９】
前記半導体増幅素子をＦＥＴで構成したことを特徴とする請求項１から請求項８のいずれかに記載の増幅回路。
【請求項１】
半導体増幅素子と、
前記半導体増幅素子の接地側端子に接続され、ゲインリダクション量を調整可能とした電流帰還回路と、
前記半導体増幅素子の入力端子と出力端子との間に接続され、電圧帰還量を調整可能とした電圧帰還回路とを備え、
前記電流帰還回路によるゲインリダクション量に応じて、前記電圧帰還回路の電圧帰還量を変更可能としたことを特徴とする増幅回路。
【請求項２】
前記電流帰還回路によるゲインリダクション量を大きくするのに従って、前記電圧帰還回路の電圧帰還量を大きくし、
前記電流帰還回路によるゲインリダクション量を小さくするのに従って、前記電圧帰還回路の電圧帰還量を小さくしたことを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記電流帰還回路は、抵抗値を可変可能な第１の抵抗部を有し、前記第１の抵抗部の抵抗値に応じてゲインリダクション量を調整し、
前記電圧帰還回路は、抵抗値を可変可能な第２の抵抗部を有し、前記第２の抵抗部の抵抗値に応じて電圧帰還量を調整し、
前記第１の抵抗部の抵抗値を増加させた時に、前記第２の抵抗部の抵抗値を減少させ、
前記第１の抵抗部の抵抗値を減少させた時に、前記第２の抵抗部の抵抗値を増加させることを特徴とする請求項２に記載の増幅回路。
【請求項４】
前記第１の抵抗部は、固定抵抗とスイッチング素子とを直列に接続した直列接続回路を複数有し、前記複数の直列接続回路を多段に縦続接続して構成されており、
前記複数の直列接続回路の前記スイッチング素子をオン又はオフすることにより前記第１の抵抗部の抵抗値を可変するようにしたことを特徴とする請求項３に記載の増幅回路。
【請求項５】
前記第２の抵抗部は、可変抵抗用トランジスタを有し、
前記可変抵抗用トランジスタのベース又はゲートに印加する電圧を制御することにより前記第２の抵抗部の抵抗値を可変するようにしたことを特徴とする請求項３または請求項４に記載の増幅回路。
【請求項６】
前記第２の抵抗部は、前記可変抵抗用トランジスタと固定抵抗とを直列に接続した直列接続回路で構成されたことを特徴とする請求項５に記載の増幅回路。
【請求項７】
前記半導体増幅素子は、一対の前記半導体増幅素子からなる差動増幅回路を構成し、
前記第１の抵抗部を前記一対の半導体素子の接地側端子間に接続したことを特徴とする請求項３から請求項６のいずれかに記載の増幅回路。
【請求項８】
前記半導体増幅素子は、１つであり、
前記第１の抵抗部を前記１つの半導体増幅素子の接地側端子とグランドとの間に接続したことを特徴とする請求項３から請求項６のいずれかに記載の増幅回路。
【請求項９】
前記半導体増幅素子をＦＥＴで構成したことを特徴とする請求項１から請求項８のいずれかに記載の増幅回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−２１９７０９（Ｐ２０１０−２１９７０９Ａ）
【公開日】平成２２年９月３０日（２０１０．９．３０）
【国際特許分類】
【出願番号】特願２００９−６２２７１（Ｐ２００９−６２２７１）
【出願日】平成２１年３月１６日（２００９．３．１６）
【出願人】（００００１００９８）アルプス電気株式会社 (4,263)
【Ｆターム（参考）】
【公開日】平成２２年９月３０日（２０１０．９．３０）
【国際特許分類】
【出願日】平成２１年３月１６日（２００９．３．１６）
【出願人】（００００１００９８）アルプス電気株式会社 (4,263)
【Ｆターム（参考）】
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