差動送信回路、差動受信回路、信号伝送回路および信号伝送システム
【課題】消費電流を削減することができ、回路設計が簡単な信号伝送回路を実現することができる。
【解決手段】差動送信回路ブロック１１０は、アイドル状態のときに所定の論理信号に固定された差動出力信号を差動受信回路ブロックに出力すると共に、終端抵抗１１８ａと１１８ｂを信号伝送路から切り離す。差動受信回路ブロック１３０において、差動比較回路１３１は、差動送信回路ブロック１１０からの差動出力信号の符号により決まる論理を出力し、動作状態検出回路１３６は、差動比較回路１３１が所定の論理を連続して出力する時間が所定時間に達したことを検出することによりアイドル状態の検出を行い、アイドル状態を検出した際に、終端抵抗１３４ａと１３４ｂを受信側の信号伝送回路から切り離すようにスイッチ１３２ａと１３２ｂを制御する。
【解決手段】差動送信回路ブロック１１０は、アイドル状態のときに所定の論理信号に固定された差動出力信号を差動受信回路ブロックに出力すると共に、終端抵抗１１８ａと１１８ｂを信号伝送路から切り離す。差動受信回路ブロック１３０において、差動比較回路１３１は、差動送信回路ブロック１１０からの差動出力信号の符号により決まる論理を出力し、動作状態検出回路１３６は、差動比較回路１３１が所定の論理を連続して出力する時間が所定時間に達したことを検出することによりアイドル状態の検出を行い、アイドル状態を検出した際に、終端抵抗１３４ａと１３４ｂを受信側の信号伝送回路から切り離すようにスイッチ１３２ａと１３２ｂを制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号伝送、具体的には差動入出力回路による信号伝送技術に関する。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）製造技術の進歩につれて、動作周波数が１ＧＨｚを越える高性能ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｅｒ Ｕｎｉｔ）が開発されている。情報処理機器特にサーバー／ワークステーションにおいてこのようなＭＰＵが用いられる場合には、高速かつ大量のデータ伝送が必要である。そのための接続方式として、例えばＦＢ−ＤＩＭＭ（Ｆｕｌｌｙ Ｂｕｆｆｅｒｅｄ Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）を用いてＭＰＵとメモリの各モジュール間をＰＴＰ（Ｐｏｉｎｔ−ｔｏ−Ｐｏｉｎｔ）で接続する方式が用いられている。ＦＢ−ＤＩＭＭは、メモリチップの他に各モジュール間の接続用にＡＭＢ（Ａｄｖａｎｃｅｄ Ｍｅｍｏｒｙ Ｂｕｆｆｅｒ）チップを搭載し、接続インタフェースには高速シリアル・インタフェース仕様「ＦＢ−ＤＩＭＭ Ｈｉｇｈ Ｓｐｅｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ ＰＴＰ Ｌｉｎｋ ａｔ １．５Ｖ」を採用している。
【０００３】
一般に、高速伝送において、伝送線路長による反射の影響を防ぐために、インピーダンスマッチングを考慮して送受信回路に終端抵抗を設けることが行われている。
【０００４】
図７は、終端抵抗を設けた差動送受信回路の例を示している。この差動送受信回路は、差動送信回路ブロック２０と、差動受信回路ブロック３０と、アイドル状態検出回路ブロック４０を備える。
【０００５】
差動送信回路ブロック２０は、定電流源２２と、定電流源２２からの定電流を受けてミラー回路を構成するＮチャネルトランジスタ（以下Ｎトランジスタという）２３ａおよび２３ｂと、電源線２４に接続して定電流源を構成するＰチャネルトランジスタ（以下Ｐトランジスタという）２５ａおよび２５ｂと、論理出力するためのスイッチとして機能するＰトランジスタ２６ａおよび２６ｂと、接地線２７に接続する終端抵抗２８ａおよび２８ｂを有する。
【０００６】
Ｐトランジスタ２６ａと２６ｂのゲートは入力端子２１ａと２１ｂにそれぞれ接続され、ドレインは終端抵抗２８ａと２８ｂにそれぞれ接続される。また、Ｐトランジスタ２６ａと２６ｂのソースはＰトランジスタ２５ｂのドレインに接続されており、Ｐトランジスタ２６ａと終端抵抗２８ａとの間、およびＰトランジスタ２６ｂと終端抵抗２６ｂとの間に、出力端子２９ａと２９ｂがそれぞれ接続されている。入力端子２１ａと２１ｂを介してＬＳＩ内部の差動論理信号が入力され、Ｐトランジスタ２６ａと２６ｂを流れる電流値と終端抵抗２８ａおよび２８ｂの抵抗値とから決まる電圧値が論理振幅として出力端子２９ａと２９ｂから出力される。
【０００７】
差動受信回路ブロック３０は、差動比較回路３３と、差動比較回路３３の２つの入力と接地線３４との間にそれぞれ接続された終端抵抗３５ａと３５ｂを有する。差動送信回路ブロック２０の出力端子２９ａと２９ｂからの差動出力は、入力端子３１ａと３１ｂを介して差動比較回路３３に入力され、それらの符号差で決まる論理信号は出力端子３６から出力される。
【０００８】
アイドル状態検出回路ブロック４０は、１対の差動比較回路４１ａおよび４１ｂと、差動比較回路４１ａと４１ｂの出力を入力とする論理ＮＯＲ回路４２を有する。差動比較回路４１ａと４１ｂの正論理入力側は、入力端子３１ａと３１ｂにそれぞれ接続されており、負論理入力側は、アイドル状態を判別するための基準電圧を入力する基準電圧入力端子４４に接続されている。
【０００９】
このように構成されたアイドル状態検出回路ブロック４０は、入力端子３１ａおよび３１ｂの信号レベルと基準電圧との比較を行い、いずれの入力端子の信号レベルも基準電圧より低いことを条件に、差動送信回路ブロック２０と差動受信回路ブロック３０間にデータの送受信が無いすなわち差動送受信回路がアイドル状態であることを判定し、それを示すＨｉ論理出力を判定端子４３から出力する。
【００１０】
終端抵抗が設けられた差動送受信回路では、データの送受信が無いときに送信側（差動送信回路ブロック２０側）の論理出力を固定すると、終端抵抗の存在により定常的に電流が消費されてしまうという問題がある。図７に示す差動送受信回路によれば、データの送受信が無いときにＰトランジスタ２６ａと２６ｂをＯＦＦにし出力をＨｉ−Ｚ（ハイ・インピーダンス）状態にすることによって、アイドル状態における電流の消費を防ぐことができる。
【００１１】
また、アイドル状態において、送受信側の終端抵抗を介して放電が生じるため、入力端子３１ａと３１ｂのいずれの信号レベルもＬｏｗになる。この場合、受信側（差動受信回路ブロック３０側）は、実動作においてノイズなどの影響で微小な電位差に反応してしまい誤って信号を受信してしまう恐れがある。図７に示す差動送受信回路において、アイドル状態検出回路ブロック４０により通常のデータの送受信状態と異なるアイドル状態を検出することにより、受信側の誤受信を防ぐことができる。
【００１２】
図８は、終端抵抗を設けた差動送受信回路の送信側の他の例を示す。なお、図８において、図７に示す差動送受信回路と同じものについては同じ符号を付与し、それらの詳細な説明を省略する。
【００１３】
図８に示すように、差動送信回路ブロック５０において、定電流源を構成するＰトランジスタ２５ｂのゲートと電源線２４間の接続をＯＮ／ＯＦＦ可能なスイッチ５４と、Ｐトランジスタ２５ａのゲートと、Ｐトランジスタ２５ａのドレインおよびＮトランジスタ２３ｂとの接続をＯＮ／ＯＦＦ可能なスイッチ５８が設けられている。この２つのスイッチは、制御端子５１からの制御信号により相補的にＯＮ／ＯＦＦするように制御される。具体的には、データの送信時にはスイッチ５４がＯＦＦし、スイッチ５８がＯＮする一方、アイドル状態のときにはスイッチ５４がＯＮし、スイッチ５８がＯＦＦする。こうすることによって、アイドル状態において、ドライバ電流源となるＰトランジスタ２５ｂがＯＦＦし、Ｐトランジスタ２６ａと２６ｂを流れる電流がパワーダウンする。したがって、アイドル状態における終端抵抗の消費電流を軽減することができる。
【００１４】
特許文献１には、アイドル状態時に終端抵抗を切り離すことによって消費電力の削減を図る手法が開示されている。図９は、特許文献１の図１に対して、接地線に符号７を付与したものであり、これを参照して特許文献１の手法を説明する。
【００１５】
図９に示す入力インタフェース回路１０は、入力接点１からの信号をサンプリングするサンプリング回路４と、終端抵抗３を備える。また、サンプリング回路４および終端抵抗３と入力接点の間に、サンプリング制御信号５によりＯＮ／ＯＦＦの制御がなされるスイッチング素子２が設けられている。電源電圧は、入力接点１とスイッチング素子２を経由してサンプリング回路４に印加される。サンプリング回路４の入力インピーダンスは通常大きな値であるため、入力接点１、スイッチング素子２に流れる電流ｉの大部分は終端抵抗３に流れるため、終端抵抗３の抵抗値により入力接点、スイッチング素子２に流れる電流ｉが決定される。サンプリング回路４は、サンプリング制御信号５にしたがって印加される電圧をサンプリングし、入力接点１のＯＮ／ＯＦＦを検知する。入力接点１がＯＮの場合には、サンプリング回路４の入力に電源電圧が印加されるため、サンプリング回路４はサンプリング値６としてＨｉレベルを出力する。入力接点がＯＦＦの場合には、サンプリング回路４の入力には電源電圧が印加されないため、サンプリング回路４はサンプリング値６としてＬｏｗレベルを出力する。スイッチング素子２は、サンプリング制御信号５に従って、サンプリング制御信号５が到来したときにＯＮし、それ以外はＯＦＦする。これにより、サンプリング回路４がサンプリングするときだけスイッチング素子２がＯＮして電流が流れ、それ以外のときはスイッチング素子２がＯＦＦして電流が流れない。このような構成によって、終端抵抗３で消費される電力を軽減することができる。
【特許文献１】特開平１０−２０９８３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
近年、データの大容量化、伝送の高速化が進み、送受信回路の低消費電力化に対する要求がますます高まっている。例えば、大容量のデータを高速に伝送するために、メモリモジュール間は複数レーンで接続されることが行われており、ＦＢ−ＤＩＭＭの場合は、高速シリアル・インタフェースを並列化して、隣接するモジュール間を２４レーンで接続することが仕様で定められている。各レーンにおいてインピーダンスマッチングのために終端抵抗が設けられた伝送路では、レーンの数が多いほど終端抵抗の消費電力が多くなるため、アイドル状態時における終端抵抗の消費電力の削減がより要求されるようになっている。
【００１７】
図７に示す差動送受信回路では、アイドル時に差動送信回路ブロック２０の出力をＨｉ−Ｚ状態にすることによって終端抵抗の電流消費を軽減している。そのため、アイドル時に差動送信回路ブロック２０の２つの出力端子の信号レベルが共にＬｏｗとなり、誤受信を防ぐためのアイドル状態の検出に基準電圧が必要である。小振幅の信号に対応するためにノイズマージンを十分考慮してアイドル状態を判定する必要があるので、この基準電圧は、高精度で、かつ、電源変動や温度変動の影響を受けず、常に一定の値である必要がある。そのため、この基準電圧を生成するための専用のアナログ回路を設ける必要があり、設計が複雑になると共にレイアウト面積も増大してしまうという問題がある。
【００１８】
図８に示す差動送信回路ブロック５０では、アイドル時にＰトランジスタ２６ａと２６ｂを流れる電流をパワーダウンさせることによって終端抵抗の消費電流を軽減しているが、このときに差動送信回路ブロック５０は、Ｈｉ−Ｚ出力状態になる。そのため、図７に示す差動送受信回路と同じように、受信側でアイドル状態を検出するための基準電圧が必要であるゆえの上記問題がある。
【００１９】
図９に示す入力インタフェース回路１０では、アイドル時に終端抵抗３で消費される電力を軽減することができるが、そのときにサンプリング回路４への入力レベルが接地線７のレベルになってしまうため、アイドル状態と、入力インタフェース１０に入力される信号の論理「０」状態とは、サンプリング値６で区別できないことになる。
【課題を解決するための手段】
【００２０】
本発明の１つの態様は差動送信回路である。この差動送信回路は、入力された差動入力信号に応じた差動出力信号を出力する送信側信号伝送回路と、該送信側信号伝送回路からの前記差動出力信号を出力する一対の出力端子と、前記送信側信号伝送回路と前記一対の出力端子との間にそれぞれ並列に接続された１対の送信側終端抵抗と、前記差動入力信号として固定された論理データが入力されるアイドル状態のときに、前記一対の送信側終端抵抗を前記送信側信号伝送回路から切り離す送信側終端抵抗接続制御回路とを備える。
【００２１】
本発明の別の態様は差動受信回路である。この差動受信回路は、一対の入力端子と、該一対の入力端子から入力された差動信号の符号により決まる論理信号を出力する受信側信号伝送回路と、前記一対の入力端子と前記受信側信号伝送回路との間にそれぞれ並列に接続された１対の受信側終端抵抗と、前記１対の受信側終端抵抗を前記受信側信号伝送回路から切り離すことが可能な受信側終端抵抗接続制御回路と、動作状態検出回路を備える。該動作状態検出回路は、前記受信側信号伝送回路が所定の論理を連続して出力する時間が所定時間に達したことを検出することによりアイドル状態の検出を行うと共に、アイドル状態を検出した際に、前記１対の受信側終端抵抗を前記受信側信号伝送回路から切り離すように前記受信側終端抵抗接続制御回路を制御する。
【００２２】
本発明のさらなる別の態様は、上述した差動送信回路と差動受信回路を備えた信号伝送回路である。この信号伝送回路において、差動送信回路と差動受信回路として、上述した差動送信回路と差動受信回路が適用される。
【００２３】
本発明のさらなる別の態様は、複数の信号伝送レーンと、アイドル状態検出回路とを備えた信号伝送システムである。各前記信号伝送レーンは、差動送信回路と差動受信回路とを有し、差動送信回路として、上述した差動送信回路が適用される。差動受信回路は、前記差動送信回路からの差動出力信号を入力する一対の入力端子と、該一対の入力端子から入力された前記差動出力の符号により決まる論理信号を出力する受信側信号伝送回路と、前記一対の入力端子と前記受信側信号伝送回路との間にそれぞれ並列に接続された１対の受信側終端抵抗と、前記１対の受信側終端抵抗を前記受信側信号伝送回路から切り離すことが可能なスイッチ制御回路とを備える。前記アイドル状態検出回路は、各前記信号伝送レーンの差動受信回路から出力された論理信号が同一の所定の論理を出力することを条件にアイドル状態判断用信号を出力するアイドル状態判断用信号出力回路と、該アイドル状態判断用信号出力回路が前記アイドル判断用信号を連続して出力する時間が所定時間に達したことを検出することによりアイドル状態の検出を行うと共に、アイドル状態を検出した際に、各前記信号レーンにおける前記差動受信回路の前記スイッチ制御回路に対して、前記１対の受信側終端抵抗を前記受信側信号伝送回路から切り離すように制御を行う受信側終端抵抗切離す制御回路とを備える。
【００２４】
なお、上記各態様を組み合せたものや、上記各態様を方法に置き換えて表現したものも、本発明の態様として有効である。
【発明の効果】
【００２５】
本発明にかかる技術によれば、消費電流を削減することができ、回路設計が簡単な信号伝送回路を実現することができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明の実施の形態について説明する。
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態の差動送受信回路１００を示す。差動送受信回路１００は、電流ドライバ側の差動送信回路ブロック１１０と、差動受信回路ブロック１３０を備える。
【００２７】
差動送信回路ブロック１１０は、定電流源１１１と、定電流源１１１からの定電流を受けてミラー回路を構成するＮトランジスタ１１２ａおよび１１２ｂと、電源線１１３に接続して定電流源を構成するＰトランジスタ１１４ａおよび１１４ｂと、論理出力するためのスイッチとして機能するＰトランジスタ１１５ａおよび１１５ｂと、接地線１１７に接続する終端抵抗１１８ａおよび１１８ｂを有する。また、終端抵抗１１８ａと接地線１１７との間に制御端子１０３からの制御信号によりＯＮ／ＯＦＦの制御がなされるスイッチ１１６ａが設けられており、終端抵抗１１８ｂと接地線１１７との間にスイッチ１１６ｂが設けられており、Ｐトランジスタ１１５ｂのゲートと電源線１１３との間に、制御端子１０２からの制御信号によりＯＮ／ＯＦＦの制御がなされるスイッチ１１６ｃが設けられている。スイッチ１１６ａ〜スイッチ１１６ｃは、請求項でいう送信側終端抵抗接続制御回路として機能し、終端抵抗を除いた他の各要素は、請求項でいう送信側信号伝送路として機能する。
【００２８】
Ｐトランジスタ１１５ａと１１５ｂのゲートは入力端子１０１ａと１０１ｂにそれぞれ接続され、ドレインは終端抵抗１１８ａと１１８ｂにそれぞれ接続される。また、Ｐトランジスタ１１５ａと１１５ｂのソースはＰトランジスタ１１４ｂのドレインに接続されており、Ｐトランジスタ１１５ａと終端抵抗１１８ａとの間、およびＰトランジスタ１１５ｂと終端抵抗１１８ｂとの間に、出力端子１０５ａと１０５ｂがそれぞれ接続されている。入力端子１０１ａと１０１ｂを介してＬＳＩ内部の差動論理信号が入力され、Ｐトランジスタ１１５ａと１１５ｂを流れる電流値と終端抵抗１１８ａおよび１１８ｂの抵抗値とから決まる電圧値が論理振幅として出力端子１０５ａと１０５ｂから出力される。
【００２９】
差動受信回路ブロック１３０は、差動比較回路１３１と、スイッチ１３２ａおよび１３２ｂと、終端抵抗１３４ａおよび１３４ｂと、動作状態検出回路１３６を備える。終端抵抗１３４ａは、差動比較回路１３１の正論理入力側と接地線１３７の間に設けられており、スイッチ１３２ａのＯＮ時に接地線１３７と接続され、スイッチ１３２ｂのＯＦＦ時に接地線１３７との接続が切断される。終端抵抗１３４ｂは、差動比較回路１３１の負論理入力側と接地線１３７の間に設けられており、スイッチ１３２ｂのＯＮ時に接地線１３７と接続され、スイッチ１３２ｂのＯＦＦ時に接地線１３７との接続が切断される。なお、スイッチ１３２ａと１３２ｂは、請求項でいう受信側終端抵抗接続制御回路として機能し、終端抵抗と動作状態検出回路１３６を除いた他の各要素は、請求項でいう受信送信側信号伝送路として機能する。
【００３０】
差動比較回路１３１は、入力端子１２１ａと１２１ｂを介して受信した出力端子１０５ａと１０５ｂからの差動信号を入力とし、この差動信号の符号から決まる論理信号（ＨｉまたはＬｏｗ）を出力端子１２４から出力する。
【００３１】
動作状態検出回路１３６は、差動比較回路１３１の出力から差動送受信回路１００の動作状態を検出し、それに基づいてスイッチ１３２ａおよび１３２ｂのＯＮ／ＯＦＦを制御する。
【００３２】
次いで、図２と図３を参照して、差動送受信回路１００の各機能ブロックの詳細動作について説明する。
差動送受信回路１００は、５つの状態をとりうる。図２は、差動送受信回路１００の各状態において、差動送信回路ブロック１１０の出力（出力端子１０５ａおよび入力端子１２１ａの信号レベルと、出力端子１０５ｂと入力端子１２１ｂの信号レベル）の態様を示しており、図３は、差動送受信回路１００の各状態の説明と、これらの状態において、スイッチ１１６ａ、スイッチ１１６ｃ、およびスイッチ１３２ａとスイッチ１３２ｂのＯＮ／ＯＦＦ態様を示している。なお、前述したように、スイッチ１１６ａのＯＮ／ＯＦＦは制御端子１０３からの制御信号により制御され、スイッチ１１６ｃのＯＮ／ＯＦＦは、制御端子１０２からの制御信号により制御され、スイッチ１３２ａおよび１３２ｂのＯＮ／ＯＦＦは、動作状態検出回路１３６により制御される。
【００３３】
なお、差動送受信回路１００の５つの状態のいずれにおいても、スイッチ１１６ｂは、ＯＮしている。
【００３４】
差動送受信回路１００の状態１は、通常のデータ送受信中の状態であり、以下通常状態ともいう。図３に示すように、この状態において、スイッチ１１６ａがＯＮし、スイッチ１１６ｃがＯＦＦし、スイッチ１３２ａと１３２ｂがＯＮする。送信側においてスイッチ１１６ａおよび１１６ｂがＯＮしているため、終端抵抗１１８ａと１１８ｂが接地線１１７に接続される。受信側において、スイッチ１３２ａと１３２ｂがＯＮしているため、終端抵抗１３４ａと１３４ｂが接地線１３７と接続される。さらに、スイッチ１１６ｃがＯＦＦであるため、Ｐトランジスタ１１５ｂは入力端子１０１ｂに対応してスイッチング動作可能状態にする。これによってデータが差動送信回路ブロック１１０から出力され、差動受信回路ブロック１３０に受信される。図２に示すように、この状態において、差動送信回路ブロック１１０の出力、すなわち送受信されるデータの信号振幅電圧は通常状態のＶＯＬである。
【００３５】
状態２は、状態１からアイドル状態に遷移するときにアイドル状態を通知する状態である。図３に示すように、この状態において、スイッチ１１６ａがＯＦＦし、スイッチ１１６ｃがＯＮし、スイッチ１３２ａおよび１３２ｂが引続きＯＮしている。また、この状態において、入力端子１０１ａからＬｏｗレベルの信号が入力される。
【００３６】
送信側において、入力端子１０１ａからＬｏｗレベルの信号が入力されるため、Ｐトランジスタ１１５ａがＯＮする。また、スイッチ１１６ａがＯＦＦしているため、終端抵抗１１８ａが切り離され、出力端子１０５ａの信号レベルがＨｉになる。一方、スイッチ１１６ｃがＯＮしているため、Ｐトランジスタ１１５ｂのゲートが電源電圧にクランプアップされ、Ｐトランジスタ１１５ｂはＯＦＦする。また、スイッチ１１６ｂがＯＮしているため、出力端子１０５ｂの信号レベルがＬｏｗになる。なお、Ｐトランジスタ１１５ｂのＯＦＦおよびスイッチ１１６ａのＯＦＦにより、終端抵抗１１８ａと１１８ｂは、共に電流を消費しない。
【００３７】
受信側では、入力端子１２１ａの信号レベルがＨｉであり、入力端子１２１ｂの信号レベルがＬｏｗであるため、差動比較回路１３１からの出力はＨｉ論理に固定される。また、スイッチ１３２ａと１３２ｂがＯＮしているため、終端抵抗１３４ａと１３４ｂが接地線１３７と接続されている。これにより、図２に示すように、差動送信回路ブロック１１０の出力信号の振幅電圧は、通常状態時の２倍、すなわち２×ＶＯＬになっている。
【００３８】
本実施の形態において、動作状態検出回路１３６は、差動比較回路１３１の出力がＨｉ論理であることが所定の時間続いたことを条件に、差動送受信回路１００がアイドル状態に入ったことを検出する。動作状態検出回路１３６は、アイドル状態を検出すると、スイッチ１３２ａと１３２ｂがＯＦＦするように制御する。これにより、差動送受信回路１００は、状態３に遷移する。
【００３９】
状態３において、スイッチ１１６ａがＯＦＦし、スイッチ１１６ｃがＯＮし、スイッチ１３２ａおよび１３２ｂがＯＦＦしている。また、入力端子１０１ａから引き続きＬｏｗレベルの信号が入力される。スイッチ１３２ａと１３２ｂがＯＦＦすることにより、受信側の終端抵抗も切り離される。そのため、状態３においては、図２に示すように、差動送信回路ブロック１１０の出力端子１０５ａの信号レベルが電源電圧ＶＤＤまで上昇する。なお、この状態では、送信側の終端抵抗１１８ａと１１８ｂに加え、受信側の終端抵抗１３４ａと１３４ｂも電流を消費しない。
【００４０】
状態４は、状態３から通常状態すなわち状態１への遷移を通知する状態である。図３に示すように、この状態において、スイッチ１１６ａがＯＮし、スイッチ１１６ｃがＯＦＦし、スイッチ１３２ａと１３２ｂが引き続きＯＦＦしている。スイッチ１１６ｃのＯＦＦによりＰトランジスタ１１５ｂ入力端子１０１ｂに対応してスイッチング動作可能状態にする。また、送信側の終端抵抗１１８ａと１１８ｂが接地線１１７に接続され、受信側の終端抵抗１３４ａと１３４ｂが切り離されているため、差動送信回路ブロック１１０の出力信号の振幅電圧は通常状態時の２倍すなわち２×ＶＯＬになる。これにより、差動比較回路１３１の出力がＨｉ論理からＬｏｗ論理に変わる。
【００４１】
動作状態検出回路１３６は、差動比較回路１３１の出力の立下げを検出したことを条件に、スイッチ１３２ａと１３２ｂがＯＮするように制御する。これにより、送信側と受信側の終端抵抗が共に接地線と接続され、差動送受信回路１００は、通常状態に復帰した状態５になり、差動送信回路ブロック１１０の出力信号の振幅電圧は通常状態のＶＯＬとなる。なお、この状態５は、状態１と同じ通常状態である。
【００４２】
本実施の形態の差動送受信回路１００では、アイドル状態において、送受信側の終端抵抗を切り離すため、アイドル状態時における終端抵抗の消費電流を削減することができる。
【００４３】
また、通常状態からアイドル状態への遷移を、差動送信回路ブロック１１０の２つの出力をそれぞれＨｉとＬＯＷに固定することによって通知するので、動作状態検出回路１３６は、差動比較回路１３１のＨｉ論理出力が所定の時間継続したことでアイドル状態を検出することができる。そのため、図７と図８に示す従来技術のようにアイドル状態を検出するための基準電圧を必要とせず、回路の設計の簡素化、回路の小規模化を図ることができる。
【００４４】
また、図８に示す差動送受信回路では、アイドル状態時に、ドライバ電流源となるＰトランジスタ２５ｂをＯＦＦさせることによって、終端抵抗の消費電流を軽減している。定電流源がアナログ的に制御されるため、Ｐトランジスタ２５ｂが一旦ＯＦＦされてしまうと、アイドル状態から通常状態へ復帰する際に、Ｐトランジスタ２５ｂのゲート電圧が安定するまで時間がかかり、高速動作が要求されるシステムの仕様を満たすことができない問題がある。それに対して、本実施の形態の差動送受信回路１００では、ドライバ電流源を構成するＰトランジスタ１１４ｂをＯＦＦさせることなくアイドル状態における消費電流の削減を実現しているので、アイドル状態から通常状態へ高速に復帰できる。
【００４５】
なお、アイドル状態から通常状態へ復帰した直後では、終端抵抗の接続タイミングによる伝送遅延などの影響で信号の振幅が安定しないことが考えられる。しかし、近年の受信回路では、通常、データを安定して受信するためのＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）機能を備えているので、復帰直後において、入力信号としてトレーニングパターンや同期パターンを挿入すれば、復帰直後の信号振幅の不安定性を容易に回避できる。
【００４６】
本第１の実施の形態において、例としてドライバ電流源をＰトランジスタ１１４ａと１１４ｂで構成し、終端抵抗を接地線に接続するようにしているが、ドライバ電流源をＮトランジスタで構成し、終端抵抗を電源線に接続してもよい。この場合、図１に示す全ての電源線を接地線に、接地線を電源線にすると共に、すべてのＰトランジスタをＮトランジスタに、ＮトランジスタをＰトランジスタにすればよい。
【００４７】
さらに、一般的な差動回路では、入力信号（差動送受信回路１００における入力端子１０１ａと１０１ｂからの信号に対応する）が電源電圧レベルまでフルスイングすることは無いので、アイドル状態時に出力のスイッチとして機能するＰトランジスタ１１５ｂのＯＦＦを完全にできない。それに対して、本実施の形態では、スイッチ１１６ｃを設け、アイドル状態時にスイッチ１１６ｃをＯＮさせることによってＰトランジスタ１１５ｂのゲート電圧を電源電圧にクランプアップさせることによってＰトランジスタ１１５ｂを完全にＯＦＦすることができる。ひいては、アイドル状態時における終端抵抗１１８ｂの電流消費を完全に回避することができる。
＜第２の実施の形態＞
【００４８】
図４は、本発明の第２の実施の形態にかかる差動送受信回路２００を示す。差動送受信回路２００は、第１の実施の形態の差動送受信回路１００における動作状態検出回路１３６と各スイッチを具現化したものである。図４において、動作状態検出回路１３６と各スイッチを除いて、差動送受信回路１００と同じものについては同じ符号を付与し、それらの詳細な説明を省略する。また、図４に示す差動送受信回路２００も、図１に示す差動送受信回路１００と同様に、状態１〜状態５の５つの状態をとりうる。
【００４９】
図４に示すように、差動送受信回路２００の差動送信回路ブロック２１０において、終端抵抗１１８ａと接地線１１７間にＮトランジスタ２１６ａが設けられており、終端抵抗１１８ｂと接地線１１７との間にＮトランジスタ２１６ｂが設けられており、Ｐトランジスタ１１５ｂと電源線１１３との間にＰトランジスタ２１６ｃが設けられている。
【００５０】
Ｎトランジスタ２１６ａは、ゲートが制御端子２０３と接続され、ソースが接地線１１７と接続され、ドレインが終端抵抗１１８ａと接続されている。Ｎトランジスタ２１６ａは、制御端子２０３からの制御信号がＨｉであるときにＯＮし、ＬｏｗであるときにＯＦＦする。すなわち、Ｎトランジスタ２１６ａは、差動送受信回路１００におけるスイッチ１１６ａに対応し、状態１（通常状態）、状態４（通常状態通知）、状態５（通常状態復帰）のときに、制御端子２０３からＨｉとなる制御信号が入力されることによってＯＮし、状態２（アイドル状態通知）、状態３（消費電流最少アイドル状態）のときに、制御端子２０３からＬｏｗとなる制御信号が入力されることによってＯＦＦする。
【００５１】
Ｎトランジスタ２１６ｂは、差動送受信回路１００におけるスイッチ１１６ｂに対応し、ゲートが電源線１１３と接続され、ソースが接地線１１７と接続され、ドレインが終端抵抗１１８ｂと接続されているため、常にＯＮしている。
【００５２】
Ｐトランジスタ２１６ｃは、ゲートが制御端子２０３と接続され、ソースが電源線と接続され、ドレインがＰトランジスタ１１５ｂのゲートに接続されている。Ｐトランジスタ２１６ｃは、制御端子２０３からの制御信号がＨｉであるときにＯＦＦし、ＬｏｗであるときにＯＮする。すなわち、Ｐトランジスタ２１６ｃは、Ｎトランジスタ２１６ａと相補的にＯＮ／ＯＦＦし、差動送受信回路１００におけるスイッチ１１６ｃに対応する。
【００５３】
差動送信回路ブロック２１０は、このような構成によって、差動送受信回路１００における差動送信回路ブロック１１０と同じ機能を実現する。さらに、スイッチとして機能するＮトランジスタ２１６ａとＰトランジスタ２１６ｃは、１つの制御端子２０３を共有することができるので、回路の構成が簡単である。
【００５４】
差動受信回路ブロック２３０において、Ｎトランジスタ２３２ａと２３２ｂ、動作状態検出回路２３６は、差動受信回路ブロック１３０におけるスイッチ１３２ａと１３２ｂ、動作状態検出回路１３６にそれぞれ対応する。
【００５５】
動作状態検出回路２３６は、フリップフロップ回路（以下Ｄ−ＦＦという）２３７とＨｉレベル検出回路２３８を備える。
【００５６】
Ｈｉレベル検出回路２３８は、差動比較回路１３１の出力がＨｉ論理であることが所定の時間続いたことを条件に、差動送受信回路２００がアイドル状態に入ったとし、Ｄ−ＦＦ２３７にリセットパルスを出力する。Ｈｉレベル検出回路２３８は、例えば差動比較回路１３１がＨｉ論理を連続出力する時間をカウントするタイマー回路などで構成できる。
【００５７】
Ｄ−ＦＦ２３７は、エッジトリガー型フリップフロップ回路であり、差動比較回路１３１の出力がＨｉ論理からＬｏｗ論理へ立ち下がるときにＨｉ論理を出力する。前述したように、差動比較回路１３１の出力がＨｉ論理からＬｏｗ論理への立下り時は、状態４（通常状態通知）に該当する。また、Ｄ−ＦＦ２３７は、Ｈｉレベル検出回路２３８からリセットパルスを受信した際に、Ｌｏｗ論理を出力する。
【００５８】
すなわち、動作状態検出回路２３６は、差動比較回路１３１の出力がＨｉ論理であることが所定の時間続いたことによりアイドル状態を検出した際にＬｏｗ論理を出力し、差動比較回路１３１の出力の立下りすなわちアイドル状態から通常状態への復帰を検出した際にＨｉ論理を出力する。
【００５９】
動作状態検出回路２３６の出力により、Ｎトランジスタ２３２ａと２３２ｂのＯＮ／ＯＦＦが制御される。Ｎトランジスタ２３２ａは、ゲートが動作状態検出回路２３６の出力に接続され、ソースが接地線１３７に接続され、ドレインが終端抵抗１３４ａに接続される。Ｎトランジスタ２３２ｂは、ゲートが動作状態検出回路２３６の出力に接続され、ソースが接地線１３７に接続され、ドレインが終端抵抗１３４ｂに接続される。Ｎトランジスタ２３２ａと２３２ｂは、動作状態検出回路２３６からＨｉ論理が出力されるときにＯＮし、それぞれに接続された終端抵抗を接地線１３７に接続する。一方、Ｎトランジスタ２３２ａと２３２ｂは、動作状態検出回路２３６からＬｏｗ論理が出力されるときにＯＦＦし、それぞれに接続された終端抵抗を切り離す。
【００６０】
このように、動作状態検出回路２３６、Ｎトランジスタ２３２ａと２３２ｂは、差動送受信回路１００における差動受信回路ブロック１３０の動作状態検出回路１３６、スイッチ１３２ａと１３２ｂとそれぞれ同様な機能をする。従って、差動受信回路ブロック２３０は、差動受信回路ブロック１３０と同様な機能を実現する。
【００６１】
本実施の形態の差動送受信回路２００は、図１に示す差動送受信回路１００と同じ効果を得ることができる。
＜第３の実施の形態＞
【００６２】
図５は、本発明の第３の実施の形態にかかる差動送受信回路３００を示す。差動送受信回路３００は、トランジスタのＯＮ抵抗が、そのゲート幅とゲート長の設計で決まることを利用して、図４に示す差動送受信回路２００に対して、終端抵抗とそれに接続されるスイッチを一体化したものである。この点を除いて、他の各機能要素は、図４に示す差動送受信回路２００と同じであるので、差動送受信回路３００に対して、送受信側の終端抵抗とそれに接続されるスイッチについてのみ説明する。
【００６３】
差動送受信回路３００の差動送信回路ブロック３１０において、Ｎトランジスタ３１８ａは、差動送受信回路２００の差動送信回路ブロック２１０における終端抵抗１１８ａとＮトランジスタ２１６ａに対応し、Ｎトランジスタ３１８ｂは、差動送受信回路２００の差動送信回路ブロック２１０における終端抵抗１１８ｂとＮトランジスタ２１６ｂに対応する。電圧制御回路３１９は、制御端子２０３からの制御信号に応じてＮトランジスタ３１８ａとＮトランジスタ３１８ｂのゲートにアナログ的に電圧を印加する。具体的には、制御端子２０３からの制御信号がＨｉであるときすなわち状態１（通常状態）、状態４（通常状態通知）、状態５（通常状態復帰）のときに、電圧制御回路３１９は、Ｎトランジスタ３１８ａと３１８ｂがＯＮするように電圧を印加する。これにより、Ｎトランジスタ３１８ａと３１８ｂのＯＮ抵抗が終端抵抗として機能する。一方、制御端子２０３からの制御信号がＬｏｗであるときすなわち状態２（アイドル状態通知）、状態３（消費電流最少アイドル状態）のときに、電圧制御回路３１９は、Ｎトランジスタ３１８ａと３１８ｂのゲート電圧が接地レベルになるように電圧を印加する。これにより、Ｎトランジスタ３１８ａと３１８ｂがＯＦＦし、終端抵抗が切り離されることになる。
【００６４】
差動受信回路ブロック３３０において、Ｎトランジスタ３３４ａは、差動送受信回路２００の差動受信回路ブロック２３０における終端抵抗１３４ａとＮトランジスタ２３２ａに対応し、Ｎトランジスタ３３４ｂは、差動送受信回路２００の差動受信回路ブロック２３０における終端抵抗１３４ｂとＮトランジスタ２３２ｂに対応する。電圧制御回路３３５は、動作状態検出回路２３６の出力に応じてＮトランジスタ３３４ａとＮトランジスタ３３４ｂのゲートにアナログ的に電圧を印加する。具体的には、動作状態検出回路２３６の出力がＨｉであるときに、電圧制御回路３３５は、Ｎトランジスタ３３４ａと３３４ｂがＯＮするように電圧を印加する。これにより、Ｎトランジスタ３３４ａと３３４ｂのＯＮ抵抗が終端抵抗として機能する。一方、動作状態検出回路２３６の出力がＬｏｗであるときに、電圧制御回路３３５は、Ｎトランジスタ３３４ａと３３４ｂのゲート電圧が接地レベルになるように電圧を印加する。これにより、Ｎトランジスタ３３４ａと３３４ｂがＯＦＦし、終端抵抗が切り離されることになる。
【００６５】
本第３の実施の形態の差動送受信回路３００は、差動送受信回路１００と差動送受信回路２００と同様な効果を得ることができる。
＜第４の実施の形態＞
【００６６】
図６は、本発明の第４の実施の形態にかかる差動送受信システム４００を示す。差動送受信システム４００は複数のレーンを有し、１つのレーンは、１つ差動送受信回路を備える。差動送受信システム４００は、複数の差動送受信回路４４０Ａ〜４００Ｎ以外に、差動送受信システム４００がアイドル状態に入ったことを検出するアイドル状態検出回路４５０をさらに備える。
【００６７】
差動送受信回路４４０Ａ〜４４０Ｎは、同じ構成を有するため、ここで差動送受信回路４４０Ａについてのみ説明する。
【００６８】
差動送受信回路４４０Ａは、差動送信回路ブロック４１０Ａと、差動受信回路ブロック４３０Ａを有する。差動送信回路ブロック４１０Ａは、前述した第１から第３の実施の形態のいずれの差動送受信回路における差動送信回路ブロックであってもよいが、ここで第１の実施の形態の差動送受信回路１００における差動送信回路ブロック１１０と同じ構成を例示している。差動送信回路ブロック４１０Ａは、状態１（通常状態）、状態４（通常状態通知）、状態５（通常状態復帰）のときに、終端抵抗が接続されており、両出力端子から、ＬＳＩ内部の差動論理信号が差動受信回路ブロック４３０Ａに出力される。状態２（アイドル状態通知）のときに、差動送信回路ブロック４１０Ａの終端抵抗が切り離され、一方の出力端子における信号レベルが２×ＶＯＬであり、他方の出力端子の信号レベルが接地電圧レベルである。また。状態３（消費電流最小アイドル通知）のときにおいても、差動送信回路ブロック４１０Ａの終端抵抗が切り離されており、状態２のときに接地電圧レベルである出力端子の信号レベルは相変わらず接地電圧レベルであるが、後述する差動受信回路ブロック４３０Ａの終端抵抗の切離しにより、他方の出力端子の信号レベルは電源電圧ＶＤＤとなる。
【００６９】
差動受信回路ブロック４３０Ａは、前述した第１から第３の実施の形態の差動送受信回路における差動受信回路ブロックの動作状態検出回路の代わりにスイッチ制御回路４３６Ａが設けられた点を除き、これらの差動受信回路ブロックと同一の構成を有する。
【００７０】
スイッチ制御回路４３６Ａは、第１から第３の実施の形態における差動受信回路ブロックの動作検出回路と同じ機能を果たす。具体的には、状態１（通常状態）、状態４（通常状態通知）、状態５（通常状態復帰）のときに、終端抵抗が接続されるように差動受信回路ブロック４３０Ａのスイッチを制御し、状態２（アイドル状態通知）のときに終端抵抗が切り離されるように差動受信回路ブロック４３０Ａのスイッチを制御する。また、状態３（消費電流最小アイドル状態）時にも終端抵抗が引き続き切り離されるように差動受信回路ブロック４３０Ａのスイッチを制御する。このような機能を果たすために、スイッチ制御回路４３６Ａは、状態４のときに、自身の差動比較回路からの出力信号がＨｉ論理から論理Ｌｏｗへの立下りを検出して終端抵抗が接続されるようにスイッチを制御し、アイドル状態検出回路４５０からアイドル状態が検出されたことを示す信号を受信したとき（状態２）に終端抵抗が切り離されるようにスイッチを制御する。
【００７１】
前述したように、ＦＢ−ＤＩＭＭでは、高速シリアル・インタフェースが並列され、メモリモジュール間のデータ伝送は、２４レーンの送受信回路で構成される。このような複数レーンのシステムでは、アイドル状態の検出は、システムの上位プロトコル状態から検出可能である。
【００７２】
本実施の形態において、アイドル状態検出回路４５０は、差動送受信システム４００のアイドル状態を検出するものであり、論理ＡＮＤ回路４５２と、Ｈｉレベル検出回路４５４を備える。論理ＡＮＤ回路４５２は、請求項でいうアイドル状態判断用信号出力回路として機能し、Ｈｉレベル検出回路４５４は、請求項でいう受信側終端抵抗切離す制御回路として機能する。
【００７３】
論理ＡＮＤ回路４５２は、各差動送受信回路の出力、すなわち各差動送受信回路における差動受信回路ブロックの出力を入力し、すべての差動受信回路ブロックの出力がＨｉ論理であるときにのみＨｉ論理を出力する。
【００７４】
Ｈｉレベル検出回路４５４は、論理ＡＮＤ回路４５２が連続的にＨｉ論理を出力する期間が所定時間に達した状態をアイドル状態とし、これを検出したときに、各差動受信回路ブロックにおけるスイッチ制御回路に、終端抵抗を切り離すことを示す信号を出力する。
【００７５】
このように、本発明の技術は、複数レーンを有する差動送受信システムにも適用することができ、前述した各実施の形態の効果をより発揮することができる。
【００７６】
以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、さまざまな変更、組合せ、増減を加えてもよい。これらの変更、組合せ、増減が加えられた変形例も本発明の範囲にあることは当業者に理解されるところである。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施の形態にかかる差動送受信回路を示す図である。
【図２】図１に示す差動送受信回路における差動送受信回路ブロックの出力信号の振幅電圧の態様を示す図である。
【図３】図１に示す差動送受信回路がとりうる５つの状態を説明するための図である。
【図４】本発明の第２の実施の形態にかかる差動送受信回路を示す図である。
【図５】本発明の第３の実施の形態にかかる差動送受信回路を示す図である。
【図６】本発明の第４の実施の形態にかかる差動送受信システムを示す図である。
【図７】従来の差動送受信回路を示す図である（その１）。
【図８】従来の差動送受信回路を示す図である（その２）。
【図９】アイドル状態時に終端抵抗を切り離す従来の技術の例を説明するための図である。
【符号の説明】
【００７８】
１００ 差動送受信回路 １０１ａ〜ｂ 入力端子
１０２ 制御端子 １０３ 制御端子
１０５ａ〜ｂ 出力端子 １１０ 差動送信回路ブロック
１１１ 定電流源 １１２ａ〜ｂ Ｎチャネルトランジスタ
１１３ 電源線 １１４ａ〜ｂ Ｐチャネルトランジスタ
１１５ａ〜ｂ Ｐチャンネルトランジスタ １１６ａ〜 スイッチ
１１７ 接地線 １１８ａ〜ｂ 終端抵抗
１２１ａ〜ｂ 入力端子 １２４ 出力端子
１３０ 差動受信回路ブロック １３１ 差動比較回路
１３２ａ〜ｂ スイッチ １３４ａ〜ｂ 終端抵抗
１３６ 動作状態検出回路 １３７ 接地線
２００ 差動送受信回路 ２０３ 制御端子
２１０ 差動送信回路ブロック ２１６ａ〜ｂ Ｎチャネルトランジスタ
２１６ｃ Ｐチャネルトランジスタ ２３０ 差動受信回路ブロック
２３２ａ〜ｂ Ｎチャネルトランジスタ ２３６ 動作状態検出回路
２３８ Ｈｉレベル検出回路 ３００ 差動送受信回路
３１０ 差動送信回路ブロック ３１８ａ〜ｂ Ｎチャネルトランジスタ
３１９ 電圧制御回路 ３３０ 差動受信回路ブロック
３３４ａ〜ｂ Ｎチャネルトランジスタ ３３５ 電圧制御回路
４００ 差動送受信システム ４１０Ａ 差動送信回路ブロック
４３０Ａ 差動受信回路ブロック ４３６Ａ スイッチ制御回路
４４０Ａ〜Ｎ 差動送受信回路 ４５０ アイドル状態検出回路
４５２ 論理ＡＮＤ回路 ４５４ Ｈｉレベル検出回路
【技術分野】
【０００１】
本発明は、信号伝送、具体的には差動入出力回路による信号伝送技術に関する。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）製造技術の進歩につれて、動作周波数が１ＧＨｚを越える高性能ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｅｒ Ｕｎｉｔ）が開発されている。情報処理機器特にサーバー／ワークステーションにおいてこのようなＭＰＵが用いられる場合には、高速かつ大量のデータ伝送が必要である。そのための接続方式として、例えばＦＢ−ＤＩＭＭ（Ｆｕｌｌｙ Ｂｕｆｆｅｒｅｄ Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）を用いてＭＰＵとメモリの各モジュール間をＰＴＰ（Ｐｏｉｎｔ−ｔｏ−Ｐｏｉｎｔ）で接続する方式が用いられている。ＦＢ−ＤＩＭＭは、メモリチップの他に各モジュール間の接続用にＡＭＢ（Ａｄｖａｎｃｅｄ Ｍｅｍｏｒｙ Ｂｕｆｆｅｒ）チップを搭載し、接続インタフェースには高速シリアル・インタフェース仕様「ＦＢ−ＤＩＭＭ Ｈｉｇｈ Ｓｐｅｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ ＰＴＰ Ｌｉｎｋ ａｔ １．５Ｖ」を採用している。
【０００３】
一般に、高速伝送において、伝送線路長による反射の影響を防ぐために、インピーダンスマッチングを考慮して送受信回路に終端抵抗を設けることが行われている。
【０００４】
図７は、終端抵抗を設けた差動送受信回路の例を示している。この差動送受信回路は、差動送信回路ブロック２０と、差動受信回路ブロック３０と、アイドル状態検出回路ブロック４０を備える。
【０００５】
差動送信回路ブロック２０は、定電流源２２と、定電流源２２からの定電流を受けてミラー回路を構成するＮチャネルトランジスタ（以下Ｎトランジスタという）２３ａおよび２３ｂと、電源線２４に接続して定電流源を構成するＰチャネルトランジスタ（以下Ｐトランジスタという）２５ａおよび２５ｂと、論理出力するためのスイッチとして機能するＰトランジスタ２６ａおよび２６ｂと、接地線２７に接続する終端抵抗２８ａおよび２８ｂを有する。
【０００６】
Ｐトランジスタ２６ａと２６ｂのゲートは入力端子２１ａと２１ｂにそれぞれ接続され、ドレインは終端抵抗２８ａと２８ｂにそれぞれ接続される。また、Ｐトランジスタ２６ａと２６ｂのソースはＰトランジスタ２５ｂのドレインに接続されており、Ｐトランジスタ２６ａと終端抵抗２８ａとの間、およびＰトランジスタ２６ｂと終端抵抗２６ｂとの間に、出力端子２９ａと２９ｂがそれぞれ接続されている。入力端子２１ａと２１ｂを介してＬＳＩ内部の差動論理信号が入力され、Ｐトランジスタ２６ａと２６ｂを流れる電流値と終端抵抗２８ａおよび２８ｂの抵抗値とから決まる電圧値が論理振幅として出力端子２９ａと２９ｂから出力される。
【０００７】
差動受信回路ブロック３０は、差動比較回路３３と、差動比較回路３３の２つの入力と接地線３４との間にそれぞれ接続された終端抵抗３５ａと３５ｂを有する。差動送信回路ブロック２０の出力端子２９ａと２９ｂからの差動出力は、入力端子３１ａと３１ｂを介して差動比較回路３３に入力され、それらの符号差で決まる論理信号は出力端子３６から出力される。
【０００８】
アイドル状態検出回路ブロック４０は、１対の差動比較回路４１ａおよび４１ｂと、差動比較回路４１ａと４１ｂの出力を入力とする論理ＮＯＲ回路４２を有する。差動比較回路４１ａと４１ｂの正論理入力側は、入力端子３１ａと３１ｂにそれぞれ接続されており、負論理入力側は、アイドル状態を判別するための基準電圧を入力する基準電圧入力端子４４に接続されている。
【０００９】
このように構成されたアイドル状態検出回路ブロック４０は、入力端子３１ａおよび３１ｂの信号レベルと基準電圧との比較を行い、いずれの入力端子の信号レベルも基準電圧より低いことを条件に、差動送信回路ブロック２０と差動受信回路ブロック３０間にデータの送受信が無いすなわち差動送受信回路がアイドル状態であることを判定し、それを示すＨｉ論理出力を判定端子４３から出力する。
【００１０】
終端抵抗が設けられた差動送受信回路では、データの送受信が無いときに送信側（差動送信回路ブロック２０側）の論理出力を固定すると、終端抵抗の存在により定常的に電流が消費されてしまうという問題がある。図７に示す差動送受信回路によれば、データの送受信が無いときにＰトランジスタ２６ａと２６ｂをＯＦＦにし出力をＨｉ−Ｚ（ハイ・インピーダンス）状態にすることによって、アイドル状態における電流の消費を防ぐことができる。
【００１１】
また、アイドル状態において、送受信側の終端抵抗を介して放電が生じるため、入力端子３１ａと３１ｂのいずれの信号レベルもＬｏｗになる。この場合、受信側（差動受信回路ブロック３０側）は、実動作においてノイズなどの影響で微小な電位差に反応してしまい誤って信号を受信してしまう恐れがある。図７に示す差動送受信回路において、アイドル状態検出回路ブロック４０により通常のデータの送受信状態と異なるアイドル状態を検出することにより、受信側の誤受信を防ぐことができる。
【００１２】
図８は、終端抵抗を設けた差動送受信回路の送信側の他の例を示す。なお、図８において、図７に示す差動送受信回路と同じものについては同じ符号を付与し、それらの詳細な説明を省略する。
【００１３】
図８に示すように、差動送信回路ブロック５０において、定電流源を構成するＰトランジスタ２５ｂのゲートと電源線２４間の接続をＯＮ／ＯＦＦ可能なスイッチ５４と、Ｐトランジスタ２５ａのゲートと、Ｐトランジスタ２５ａのドレインおよびＮトランジスタ２３ｂとの接続をＯＮ／ＯＦＦ可能なスイッチ５８が設けられている。この２つのスイッチは、制御端子５１からの制御信号により相補的にＯＮ／ＯＦＦするように制御される。具体的には、データの送信時にはスイッチ５４がＯＦＦし、スイッチ５８がＯＮする一方、アイドル状態のときにはスイッチ５４がＯＮし、スイッチ５８がＯＦＦする。こうすることによって、アイドル状態において、ドライバ電流源となるＰトランジスタ２５ｂがＯＦＦし、Ｐトランジスタ２６ａと２６ｂを流れる電流がパワーダウンする。したがって、アイドル状態における終端抵抗の消費電流を軽減することができる。
【００１４】
特許文献１には、アイドル状態時に終端抵抗を切り離すことによって消費電力の削減を図る手法が開示されている。図９は、特許文献１の図１に対して、接地線に符号７を付与したものであり、これを参照して特許文献１の手法を説明する。
【００１５】
図９に示す入力インタフェース回路１０は、入力接点１からの信号をサンプリングするサンプリング回路４と、終端抵抗３を備える。また、サンプリング回路４および終端抵抗３と入力接点の間に、サンプリング制御信号５によりＯＮ／ＯＦＦの制御がなされるスイッチング素子２が設けられている。電源電圧は、入力接点１とスイッチング素子２を経由してサンプリング回路４に印加される。サンプリング回路４の入力インピーダンスは通常大きな値であるため、入力接点１、スイッチング素子２に流れる電流ｉの大部分は終端抵抗３に流れるため、終端抵抗３の抵抗値により入力接点、スイッチング素子２に流れる電流ｉが決定される。サンプリング回路４は、サンプリング制御信号５にしたがって印加される電圧をサンプリングし、入力接点１のＯＮ／ＯＦＦを検知する。入力接点１がＯＮの場合には、サンプリング回路４の入力に電源電圧が印加されるため、サンプリング回路４はサンプリング値６としてＨｉレベルを出力する。入力接点がＯＦＦの場合には、サンプリング回路４の入力には電源電圧が印加されないため、サンプリング回路４はサンプリング値６としてＬｏｗレベルを出力する。スイッチング素子２は、サンプリング制御信号５に従って、サンプリング制御信号５が到来したときにＯＮし、それ以外はＯＦＦする。これにより、サンプリング回路４がサンプリングするときだけスイッチング素子２がＯＮして電流が流れ、それ以外のときはスイッチング素子２がＯＦＦして電流が流れない。このような構成によって、終端抵抗３で消費される電力を軽減することができる。
【特許文献１】特開平１０−２０９８３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
近年、データの大容量化、伝送の高速化が進み、送受信回路の低消費電力化に対する要求がますます高まっている。例えば、大容量のデータを高速に伝送するために、メモリモジュール間は複数レーンで接続されることが行われており、ＦＢ−ＤＩＭＭの場合は、高速シリアル・インタフェースを並列化して、隣接するモジュール間を２４レーンで接続することが仕様で定められている。各レーンにおいてインピーダンスマッチングのために終端抵抗が設けられた伝送路では、レーンの数が多いほど終端抵抗の消費電力が多くなるため、アイドル状態時における終端抵抗の消費電力の削減がより要求されるようになっている。
【００１７】
図７に示す差動送受信回路では、アイドル時に差動送信回路ブロック２０の出力をＨｉ−Ｚ状態にすることによって終端抵抗の電流消費を軽減している。そのため、アイドル時に差動送信回路ブロック２０の２つの出力端子の信号レベルが共にＬｏｗとなり、誤受信を防ぐためのアイドル状態の検出に基準電圧が必要である。小振幅の信号に対応するためにノイズマージンを十分考慮してアイドル状態を判定する必要があるので、この基準電圧は、高精度で、かつ、電源変動や温度変動の影響を受けず、常に一定の値である必要がある。そのため、この基準電圧を生成するための専用のアナログ回路を設ける必要があり、設計が複雑になると共にレイアウト面積も増大してしまうという問題がある。
【００１８】
図８に示す差動送信回路ブロック５０では、アイドル時にＰトランジスタ２６ａと２６ｂを流れる電流をパワーダウンさせることによって終端抵抗の消費電流を軽減しているが、このときに差動送信回路ブロック５０は、Ｈｉ−Ｚ出力状態になる。そのため、図７に示す差動送受信回路と同じように、受信側でアイドル状態を検出するための基準電圧が必要であるゆえの上記問題がある。
【００１９】
図９に示す入力インタフェース回路１０では、アイドル時に終端抵抗３で消費される電力を軽減することができるが、そのときにサンプリング回路４への入力レベルが接地線７のレベルになってしまうため、アイドル状態と、入力インタフェース１０に入力される信号の論理「０」状態とは、サンプリング値６で区別できないことになる。
【課題を解決するための手段】
【００２０】
本発明の１つの態様は差動送信回路である。この差動送信回路は、入力された差動入力信号に応じた差動出力信号を出力する送信側信号伝送回路と、該送信側信号伝送回路からの前記差動出力信号を出力する一対の出力端子と、前記送信側信号伝送回路と前記一対の出力端子との間にそれぞれ並列に接続された１対の送信側終端抵抗と、前記差動入力信号として固定された論理データが入力されるアイドル状態のときに、前記一対の送信側終端抵抗を前記送信側信号伝送回路から切り離す送信側終端抵抗接続制御回路とを備える。
【００２１】
本発明の別の態様は差動受信回路である。この差動受信回路は、一対の入力端子と、該一対の入力端子から入力された差動信号の符号により決まる論理信号を出力する受信側信号伝送回路と、前記一対の入力端子と前記受信側信号伝送回路との間にそれぞれ並列に接続された１対の受信側終端抵抗と、前記１対の受信側終端抵抗を前記受信側信号伝送回路から切り離すことが可能な受信側終端抵抗接続制御回路と、動作状態検出回路を備える。該動作状態検出回路は、前記受信側信号伝送回路が所定の論理を連続して出力する時間が所定時間に達したことを検出することによりアイドル状態の検出を行うと共に、アイドル状態を検出した際に、前記１対の受信側終端抵抗を前記受信側信号伝送回路から切り離すように前記受信側終端抵抗接続制御回路を制御する。
【００２２】
本発明のさらなる別の態様は、上述した差動送信回路と差動受信回路を備えた信号伝送回路である。この信号伝送回路において、差動送信回路と差動受信回路として、上述した差動送信回路と差動受信回路が適用される。
【００２３】
本発明のさらなる別の態様は、複数の信号伝送レーンと、アイドル状態検出回路とを備えた信号伝送システムである。各前記信号伝送レーンは、差動送信回路と差動受信回路とを有し、差動送信回路として、上述した差動送信回路が適用される。差動受信回路は、前記差動送信回路からの差動出力信号を入力する一対の入力端子と、該一対の入力端子から入力された前記差動出力の符号により決まる論理信号を出力する受信側信号伝送回路と、前記一対の入力端子と前記受信側信号伝送回路との間にそれぞれ並列に接続された１対の受信側終端抵抗と、前記１対の受信側終端抵抗を前記受信側信号伝送回路から切り離すことが可能なスイッチ制御回路とを備える。前記アイドル状態検出回路は、各前記信号伝送レーンの差動受信回路から出力された論理信号が同一の所定の論理を出力することを条件にアイドル状態判断用信号を出力するアイドル状態判断用信号出力回路と、該アイドル状態判断用信号出力回路が前記アイドル判断用信号を連続して出力する時間が所定時間に達したことを検出することによりアイドル状態の検出を行うと共に、アイドル状態を検出した際に、各前記信号レーンにおける前記差動受信回路の前記スイッチ制御回路に対して、前記１対の受信側終端抵抗を前記受信側信号伝送回路から切り離すように制御を行う受信側終端抵抗切離す制御回路とを備える。
【００２４】
なお、上記各態様を組み合せたものや、上記各態様を方法に置き換えて表現したものも、本発明の態様として有効である。
【発明の効果】
【００２５】
本発明にかかる技術によれば、消費電流を削減することができ、回路設計が簡単な信号伝送回路を実現することができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明の実施の形態について説明する。
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態の差動送受信回路１００を示す。差動送受信回路１００は、電流ドライバ側の差動送信回路ブロック１１０と、差動受信回路ブロック１３０を備える。
【００２７】
差動送信回路ブロック１１０は、定電流源１１１と、定電流源１１１からの定電流を受けてミラー回路を構成するＮトランジスタ１１２ａおよび１１２ｂと、電源線１１３に接続して定電流源を構成するＰトランジスタ１１４ａおよび１１４ｂと、論理出力するためのスイッチとして機能するＰトランジスタ１１５ａおよび１１５ｂと、接地線１１７に接続する終端抵抗１１８ａおよび１１８ｂを有する。また、終端抵抗１１８ａと接地線１１７との間に制御端子１０３からの制御信号によりＯＮ／ＯＦＦの制御がなされるスイッチ１１６ａが設けられており、終端抵抗１１８ｂと接地線１１７との間にスイッチ１１６ｂが設けられており、Ｐトランジスタ１１５ｂのゲートと電源線１１３との間に、制御端子１０２からの制御信号によりＯＮ／ＯＦＦの制御がなされるスイッチ１１６ｃが設けられている。スイッチ１１６ａ〜スイッチ１１６ｃは、請求項でいう送信側終端抵抗接続制御回路として機能し、終端抵抗を除いた他の各要素は、請求項でいう送信側信号伝送路として機能する。
【００２８】
Ｐトランジスタ１１５ａと１１５ｂのゲートは入力端子１０１ａと１０１ｂにそれぞれ接続され、ドレインは終端抵抗１１８ａと１１８ｂにそれぞれ接続される。また、Ｐトランジスタ１１５ａと１１５ｂのソースはＰトランジスタ１１４ｂのドレインに接続されており、Ｐトランジスタ１１５ａと終端抵抗１１８ａとの間、およびＰトランジスタ１１５ｂと終端抵抗１１８ｂとの間に、出力端子１０５ａと１０５ｂがそれぞれ接続されている。入力端子１０１ａと１０１ｂを介してＬＳＩ内部の差動論理信号が入力され、Ｐトランジスタ１１５ａと１１５ｂを流れる電流値と終端抵抗１１８ａおよび１１８ｂの抵抗値とから決まる電圧値が論理振幅として出力端子１０５ａと１０５ｂから出力される。
【００２９】
差動受信回路ブロック１３０は、差動比較回路１３１と、スイッチ１３２ａおよび１３２ｂと、終端抵抗１３４ａおよび１３４ｂと、動作状態検出回路１３６を備える。終端抵抗１３４ａは、差動比較回路１３１の正論理入力側と接地線１３７の間に設けられており、スイッチ１３２ａのＯＮ時に接地線１３７と接続され、スイッチ１３２ｂのＯＦＦ時に接地線１３７との接続が切断される。終端抵抗１３４ｂは、差動比較回路１３１の負論理入力側と接地線１３７の間に設けられており、スイッチ１３２ｂのＯＮ時に接地線１３７と接続され、スイッチ１３２ｂのＯＦＦ時に接地線１３７との接続が切断される。なお、スイッチ１３２ａと１３２ｂは、請求項でいう受信側終端抵抗接続制御回路として機能し、終端抵抗と動作状態検出回路１３６を除いた他の各要素は、請求項でいう受信送信側信号伝送路として機能する。
【００３０】
差動比較回路１３１は、入力端子１２１ａと１２１ｂを介して受信した出力端子１０５ａと１０５ｂからの差動信号を入力とし、この差動信号の符号から決まる論理信号（ＨｉまたはＬｏｗ）を出力端子１２４から出力する。
【００３１】
動作状態検出回路１３６は、差動比較回路１３１の出力から差動送受信回路１００の動作状態を検出し、それに基づいてスイッチ１３２ａおよび１３２ｂのＯＮ／ＯＦＦを制御する。
【００３２】
次いで、図２と図３を参照して、差動送受信回路１００の各機能ブロックの詳細動作について説明する。
差動送受信回路１００は、５つの状態をとりうる。図２は、差動送受信回路１００の各状態において、差動送信回路ブロック１１０の出力（出力端子１０５ａおよび入力端子１２１ａの信号レベルと、出力端子１０５ｂと入力端子１２１ｂの信号レベル）の態様を示しており、図３は、差動送受信回路１００の各状態の説明と、これらの状態において、スイッチ１１６ａ、スイッチ１１６ｃ、およびスイッチ１３２ａとスイッチ１３２ｂのＯＮ／ＯＦＦ態様を示している。なお、前述したように、スイッチ１１６ａのＯＮ／ＯＦＦは制御端子１０３からの制御信号により制御され、スイッチ１１６ｃのＯＮ／ＯＦＦは、制御端子１０２からの制御信号により制御され、スイッチ１３２ａおよび１３２ｂのＯＮ／ＯＦＦは、動作状態検出回路１３６により制御される。
【００３３】
なお、差動送受信回路１００の５つの状態のいずれにおいても、スイッチ１１６ｂは、ＯＮしている。
【００３４】
差動送受信回路１００の状態１は、通常のデータ送受信中の状態であり、以下通常状態ともいう。図３に示すように、この状態において、スイッチ１１６ａがＯＮし、スイッチ１１６ｃがＯＦＦし、スイッチ１３２ａと１３２ｂがＯＮする。送信側においてスイッチ１１６ａおよび１１６ｂがＯＮしているため、終端抵抗１１８ａと１１８ｂが接地線１１７に接続される。受信側において、スイッチ１３２ａと１３２ｂがＯＮしているため、終端抵抗１３４ａと１３４ｂが接地線１３７と接続される。さらに、スイッチ１１６ｃがＯＦＦであるため、Ｐトランジスタ１１５ｂは入力端子１０１ｂに対応してスイッチング動作可能状態にする。これによってデータが差動送信回路ブロック１１０から出力され、差動受信回路ブロック１３０に受信される。図２に示すように、この状態において、差動送信回路ブロック１１０の出力、すなわち送受信されるデータの信号振幅電圧は通常状態のＶＯＬである。
【００３５】
状態２は、状態１からアイドル状態に遷移するときにアイドル状態を通知する状態である。図３に示すように、この状態において、スイッチ１１６ａがＯＦＦし、スイッチ１１６ｃがＯＮし、スイッチ１３２ａおよび１３２ｂが引続きＯＮしている。また、この状態において、入力端子１０１ａからＬｏｗレベルの信号が入力される。
【００３６】
送信側において、入力端子１０１ａからＬｏｗレベルの信号が入力されるため、Ｐトランジスタ１１５ａがＯＮする。また、スイッチ１１６ａがＯＦＦしているため、終端抵抗１１８ａが切り離され、出力端子１０５ａの信号レベルがＨｉになる。一方、スイッチ１１６ｃがＯＮしているため、Ｐトランジスタ１１５ｂのゲートが電源電圧にクランプアップされ、Ｐトランジスタ１１５ｂはＯＦＦする。また、スイッチ１１６ｂがＯＮしているため、出力端子１０５ｂの信号レベルがＬｏｗになる。なお、Ｐトランジスタ１１５ｂのＯＦＦおよびスイッチ１１６ａのＯＦＦにより、終端抵抗１１８ａと１１８ｂは、共に電流を消費しない。
【００３７】
受信側では、入力端子１２１ａの信号レベルがＨｉであり、入力端子１２１ｂの信号レベルがＬｏｗであるため、差動比較回路１３１からの出力はＨｉ論理に固定される。また、スイッチ１３２ａと１３２ｂがＯＮしているため、終端抵抗１３４ａと１３４ｂが接地線１３７と接続されている。これにより、図２に示すように、差動送信回路ブロック１１０の出力信号の振幅電圧は、通常状態時の２倍、すなわち２×ＶＯＬになっている。
【００３８】
本実施の形態において、動作状態検出回路１３６は、差動比較回路１３１の出力がＨｉ論理であることが所定の時間続いたことを条件に、差動送受信回路１００がアイドル状態に入ったことを検出する。動作状態検出回路１３６は、アイドル状態を検出すると、スイッチ１３２ａと１３２ｂがＯＦＦするように制御する。これにより、差動送受信回路１００は、状態３に遷移する。
【００３９】
状態３において、スイッチ１１６ａがＯＦＦし、スイッチ１１６ｃがＯＮし、スイッチ１３２ａおよび１３２ｂがＯＦＦしている。また、入力端子１０１ａから引き続きＬｏｗレベルの信号が入力される。スイッチ１３２ａと１３２ｂがＯＦＦすることにより、受信側の終端抵抗も切り離される。そのため、状態３においては、図２に示すように、差動送信回路ブロック１１０の出力端子１０５ａの信号レベルが電源電圧ＶＤＤまで上昇する。なお、この状態では、送信側の終端抵抗１１８ａと１１８ｂに加え、受信側の終端抵抗１３４ａと１３４ｂも電流を消費しない。
【００４０】
状態４は、状態３から通常状態すなわち状態１への遷移を通知する状態である。図３に示すように、この状態において、スイッチ１１６ａがＯＮし、スイッチ１１６ｃがＯＦＦし、スイッチ１３２ａと１３２ｂが引き続きＯＦＦしている。スイッチ１１６ｃのＯＦＦによりＰトランジスタ１１５ｂ入力端子１０１ｂに対応してスイッチング動作可能状態にする。また、送信側の終端抵抗１１８ａと１１８ｂが接地線１１７に接続され、受信側の終端抵抗１３４ａと１３４ｂが切り離されているため、差動送信回路ブロック１１０の出力信号の振幅電圧は通常状態時の２倍すなわち２×ＶＯＬになる。これにより、差動比較回路１３１の出力がＨｉ論理からＬｏｗ論理に変わる。
【００４１】
動作状態検出回路１３６は、差動比較回路１３１の出力の立下げを検出したことを条件に、スイッチ１３２ａと１３２ｂがＯＮするように制御する。これにより、送信側と受信側の終端抵抗が共に接地線と接続され、差動送受信回路１００は、通常状態に復帰した状態５になり、差動送信回路ブロック１１０の出力信号の振幅電圧は通常状態のＶＯＬとなる。なお、この状態５は、状態１と同じ通常状態である。
【００４２】
本実施の形態の差動送受信回路１００では、アイドル状態において、送受信側の終端抵抗を切り離すため、アイドル状態時における終端抵抗の消費電流を削減することができる。
【００４３】
また、通常状態からアイドル状態への遷移を、差動送信回路ブロック１１０の２つの出力をそれぞれＨｉとＬＯＷに固定することによって通知するので、動作状態検出回路１３６は、差動比較回路１３１のＨｉ論理出力が所定の時間継続したことでアイドル状態を検出することができる。そのため、図７と図８に示す従来技術のようにアイドル状態を検出するための基準電圧を必要とせず、回路の設計の簡素化、回路の小規模化を図ることができる。
【００４４】
また、図８に示す差動送受信回路では、アイドル状態時に、ドライバ電流源となるＰトランジスタ２５ｂをＯＦＦさせることによって、終端抵抗の消費電流を軽減している。定電流源がアナログ的に制御されるため、Ｐトランジスタ２５ｂが一旦ＯＦＦされてしまうと、アイドル状態から通常状態へ復帰する際に、Ｐトランジスタ２５ｂのゲート電圧が安定するまで時間がかかり、高速動作が要求されるシステムの仕様を満たすことができない問題がある。それに対して、本実施の形態の差動送受信回路１００では、ドライバ電流源を構成するＰトランジスタ１１４ｂをＯＦＦさせることなくアイドル状態における消費電流の削減を実現しているので、アイドル状態から通常状態へ高速に復帰できる。
【００４５】
なお、アイドル状態から通常状態へ復帰した直後では、終端抵抗の接続タイミングによる伝送遅延などの影響で信号の振幅が安定しないことが考えられる。しかし、近年の受信回路では、通常、データを安定して受信するためのＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）機能を備えているので、復帰直後において、入力信号としてトレーニングパターンや同期パターンを挿入すれば、復帰直後の信号振幅の不安定性を容易に回避できる。
【００４６】
本第１の実施の形態において、例としてドライバ電流源をＰトランジスタ１１４ａと１１４ｂで構成し、終端抵抗を接地線に接続するようにしているが、ドライバ電流源をＮトランジスタで構成し、終端抵抗を電源線に接続してもよい。この場合、図１に示す全ての電源線を接地線に、接地線を電源線にすると共に、すべてのＰトランジスタをＮトランジスタに、ＮトランジスタをＰトランジスタにすればよい。
【００４７】
さらに、一般的な差動回路では、入力信号（差動送受信回路１００における入力端子１０１ａと１０１ｂからの信号に対応する）が電源電圧レベルまでフルスイングすることは無いので、アイドル状態時に出力のスイッチとして機能するＰトランジスタ１１５ｂのＯＦＦを完全にできない。それに対して、本実施の形態では、スイッチ１１６ｃを設け、アイドル状態時にスイッチ１１６ｃをＯＮさせることによってＰトランジスタ１１５ｂのゲート電圧を電源電圧にクランプアップさせることによってＰトランジスタ１１５ｂを完全にＯＦＦすることができる。ひいては、アイドル状態時における終端抵抗１１８ｂの電流消費を完全に回避することができる。
＜第２の実施の形態＞
【００４８】
図４は、本発明の第２の実施の形態にかかる差動送受信回路２００を示す。差動送受信回路２００は、第１の実施の形態の差動送受信回路１００における動作状態検出回路１３６と各スイッチを具現化したものである。図４において、動作状態検出回路１３６と各スイッチを除いて、差動送受信回路１００と同じものについては同じ符号を付与し、それらの詳細な説明を省略する。また、図４に示す差動送受信回路２００も、図１に示す差動送受信回路１００と同様に、状態１〜状態５の５つの状態をとりうる。
【００４９】
図４に示すように、差動送受信回路２００の差動送信回路ブロック２１０において、終端抵抗１１８ａと接地線１１７間にＮトランジスタ２１６ａが設けられており、終端抵抗１１８ｂと接地線１１７との間にＮトランジスタ２１６ｂが設けられており、Ｐトランジスタ１１５ｂと電源線１１３との間にＰトランジスタ２１６ｃが設けられている。
【００５０】
Ｎトランジスタ２１６ａは、ゲートが制御端子２０３と接続され、ソースが接地線１１７と接続され、ドレインが終端抵抗１１８ａと接続されている。Ｎトランジスタ２１６ａは、制御端子２０３からの制御信号がＨｉであるときにＯＮし、ＬｏｗであるときにＯＦＦする。すなわち、Ｎトランジスタ２１６ａは、差動送受信回路１００におけるスイッチ１１６ａに対応し、状態１（通常状態）、状態４（通常状態通知）、状態５（通常状態復帰）のときに、制御端子２０３からＨｉとなる制御信号が入力されることによってＯＮし、状態２（アイドル状態通知）、状態３（消費電流最少アイドル状態）のときに、制御端子２０３からＬｏｗとなる制御信号が入力されることによってＯＦＦする。
【００５１】
Ｎトランジスタ２１６ｂは、差動送受信回路１００におけるスイッチ１１６ｂに対応し、ゲートが電源線１１３と接続され、ソースが接地線１１７と接続され、ドレインが終端抵抗１１８ｂと接続されているため、常にＯＮしている。
【００５２】
Ｐトランジスタ２１６ｃは、ゲートが制御端子２０３と接続され、ソースが電源線と接続され、ドレインがＰトランジスタ１１５ｂのゲートに接続されている。Ｐトランジスタ２１６ｃは、制御端子２０３からの制御信号がＨｉであるときにＯＦＦし、ＬｏｗであるときにＯＮする。すなわち、Ｐトランジスタ２１６ｃは、Ｎトランジスタ２１６ａと相補的にＯＮ／ＯＦＦし、差動送受信回路１００におけるスイッチ１１６ｃに対応する。
【００５３】
差動送信回路ブロック２１０は、このような構成によって、差動送受信回路１００における差動送信回路ブロック１１０と同じ機能を実現する。さらに、スイッチとして機能するＮトランジスタ２１６ａとＰトランジスタ２１６ｃは、１つの制御端子２０３を共有することができるので、回路の構成が簡単である。
【００５４】
差動受信回路ブロック２３０において、Ｎトランジスタ２３２ａと２３２ｂ、動作状態検出回路２３６は、差動受信回路ブロック１３０におけるスイッチ１３２ａと１３２ｂ、動作状態検出回路１３６にそれぞれ対応する。
【００５５】
動作状態検出回路２３６は、フリップフロップ回路（以下Ｄ−ＦＦという）２３７とＨｉレベル検出回路２３８を備える。
【００５６】
Ｈｉレベル検出回路２３８は、差動比較回路１３１の出力がＨｉ論理であることが所定の時間続いたことを条件に、差動送受信回路２００がアイドル状態に入ったとし、Ｄ−ＦＦ２３７にリセットパルスを出力する。Ｈｉレベル検出回路２３８は、例えば差動比較回路１３１がＨｉ論理を連続出力する時間をカウントするタイマー回路などで構成できる。
【００５７】
Ｄ−ＦＦ２３７は、エッジトリガー型フリップフロップ回路であり、差動比較回路１３１の出力がＨｉ論理からＬｏｗ論理へ立ち下がるときにＨｉ論理を出力する。前述したように、差動比較回路１３１の出力がＨｉ論理からＬｏｗ論理への立下り時は、状態４（通常状態通知）に該当する。また、Ｄ−ＦＦ２３７は、Ｈｉレベル検出回路２３８からリセットパルスを受信した際に、Ｌｏｗ論理を出力する。
【００５８】
すなわち、動作状態検出回路２３６は、差動比較回路１３１の出力がＨｉ論理であることが所定の時間続いたことによりアイドル状態を検出した際にＬｏｗ論理を出力し、差動比較回路１３１の出力の立下りすなわちアイドル状態から通常状態への復帰を検出した際にＨｉ論理を出力する。
【００５９】
動作状態検出回路２３６の出力により、Ｎトランジスタ２３２ａと２３２ｂのＯＮ／ＯＦＦが制御される。Ｎトランジスタ２３２ａは、ゲートが動作状態検出回路２３６の出力に接続され、ソースが接地線１３７に接続され、ドレインが終端抵抗１３４ａに接続される。Ｎトランジスタ２３２ｂは、ゲートが動作状態検出回路２３６の出力に接続され、ソースが接地線１３７に接続され、ドレインが終端抵抗１３４ｂに接続される。Ｎトランジスタ２３２ａと２３２ｂは、動作状態検出回路２３６からＨｉ論理が出力されるときにＯＮし、それぞれに接続された終端抵抗を接地線１３７に接続する。一方、Ｎトランジスタ２３２ａと２３２ｂは、動作状態検出回路２３６からＬｏｗ論理が出力されるときにＯＦＦし、それぞれに接続された終端抵抗を切り離す。
【００６０】
このように、動作状態検出回路２３６、Ｎトランジスタ２３２ａと２３２ｂは、差動送受信回路１００における差動受信回路ブロック１３０の動作状態検出回路１３６、スイッチ１３２ａと１３２ｂとそれぞれ同様な機能をする。従って、差動受信回路ブロック２３０は、差動受信回路ブロック１３０と同様な機能を実現する。
【００６１】
本実施の形態の差動送受信回路２００は、図１に示す差動送受信回路１００と同じ効果を得ることができる。
＜第３の実施の形態＞
【００６２】
図５は、本発明の第３の実施の形態にかかる差動送受信回路３００を示す。差動送受信回路３００は、トランジスタのＯＮ抵抗が、そのゲート幅とゲート長の設計で決まることを利用して、図４に示す差動送受信回路２００に対して、終端抵抗とそれに接続されるスイッチを一体化したものである。この点を除いて、他の各機能要素は、図４に示す差動送受信回路２００と同じであるので、差動送受信回路３００に対して、送受信側の終端抵抗とそれに接続されるスイッチについてのみ説明する。
【００６３】
差動送受信回路３００の差動送信回路ブロック３１０において、Ｎトランジスタ３１８ａは、差動送受信回路２００の差動送信回路ブロック２１０における終端抵抗１１８ａとＮトランジスタ２１６ａに対応し、Ｎトランジスタ３１８ｂは、差動送受信回路２００の差動送信回路ブロック２１０における終端抵抗１１８ｂとＮトランジスタ２１６ｂに対応する。電圧制御回路３１９は、制御端子２０３からの制御信号に応じてＮトランジスタ３１８ａとＮトランジスタ３１８ｂのゲートにアナログ的に電圧を印加する。具体的には、制御端子２０３からの制御信号がＨｉであるときすなわち状態１（通常状態）、状態４（通常状態通知）、状態５（通常状態復帰）のときに、電圧制御回路３１９は、Ｎトランジスタ３１８ａと３１８ｂがＯＮするように電圧を印加する。これにより、Ｎトランジスタ３１８ａと３１８ｂのＯＮ抵抗が終端抵抗として機能する。一方、制御端子２０３からの制御信号がＬｏｗであるときすなわち状態２（アイドル状態通知）、状態３（消費電流最少アイドル状態）のときに、電圧制御回路３１９は、Ｎトランジスタ３１８ａと３１８ｂのゲート電圧が接地レベルになるように電圧を印加する。これにより、Ｎトランジスタ３１８ａと３１８ｂがＯＦＦし、終端抵抗が切り離されることになる。
【００６４】
差動受信回路ブロック３３０において、Ｎトランジスタ３３４ａは、差動送受信回路２００の差動受信回路ブロック２３０における終端抵抗１３４ａとＮトランジスタ２３２ａに対応し、Ｎトランジスタ３３４ｂは、差動送受信回路２００の差動受信回路ブロック２３０における終端抵抗１３４ｂとＮトランジスタ２３２ｂに対応する。電圧制御回路３３５は、動作状態検出回路２３６の出力に応じてＮトランジスタ３３４ａとＮトランジスタ３３４ｂのゲートにアナログ的に電圧を印加する。具体的には、動作状態検出回路２３６の出力がＨｉであるときに、電圧制御回路３３５は、Ｎトランジスタ３３４ａと３３４ｂがＯＮするように電圧を印加する。これにより、Ｎトランジスタ３３４ａと３３４ｂのＯＮ抵抗が終端抵抗として機能する。一方、動作状態検出回路２３６の出力がＬｏｗであるときに、電圧制御回路３３５は、Ｎトランジスタ３３４ａと３３４ｂのゲート電圧が接地レベルになるように電圧を印加する。これにより、Ｎトランジスタ３３４ａと３３４ｂがＯＦＦし、終端抵抗が切り離されることになる。
【００６５】
本第３の実施の形態の差動送受信回路３００は、差動送受信回路１００と差動送受信回路２００と同様な効果を得ることができる。
＜第４の実施の形態＞
【００６６】
図６は、本発明の第４の実施の形態にかかる差動送受信システム４００を示す。差動送受信システム４００は複数のレーンを有し、１つのレーンは、１つ差動送受信回路を備える。差動送受信システム４００は、複数の差動送受信回路４４０Ａ〜４００Ｎ以外に、差動送受信システム４００がアイドル状態に入ったことを検出するアイドル状態検出回路４５０をさらに備える。
【００６７】
差動送受信回路４４０Ａ〜４４０Ｎは、同じ構成を有するため、ここで差動送受信回路４４０Ａについてのみ説明する。
【００６８】
差動送受信回路４４０Ａは、差動送信回路ブロック４１０Ａと、差動受信回路ブロック４３０Ａを有する。差動送信回路ブロック４１０Ａは、前述した第１から第３の実施の形態のいずれの差動送受信回路における差動送信回路ブロックであってもよいが、ここで第１の実施の形態の差動送受信回路１００における差動送信回路ブロック１１０と同じ構成を例示している。差動送信回路ブロック４１０Ａは、状態１（通常状態）、状態４（通常状態通知）、状態５（通常状態復帰）のときに、終端抵抗が接続されており、両出力端子から、ＬＳＩ内部の差動論理信号が差動受信回路ブロック４３０Ａに出力される。状態２（アイドル状態通知）のときに、差動送信回路ブロック４１０Ａの終端抵抗が切り離され、一方の出力端子における信号レベルが２×ＶＯＬであり、他方の出力端子の信号レベルが接地電圧レベルである。また。状態３（消費電流最小アイドル通知）のときにおいても、差動送信回路ブロック４１０Ａの終端抵抗が切り離されており、状態２のときに接地電圧レベルである出力端子の信号レベルは相変わらず接地電圧レベルであるが、後述する差動受信回路ブロック４３０Ａの終端抵抗の切離しにより、他方の出力端子の信号レベルは電源電圧ＶＤＤとなる。
【００６９】
差動受信回路ブロック４３０Ａは、前述した第１から第３の実施の形態の差動送受信回路における差動受信回路ブロックの動作状態検出回路の代わりにスイッチ制御回路４３６Ａが設けられた点を除き、これらの差動受信回路ブロックと同一の構成を有する。
【００７０】
スイッチ制御回路４３６Ａは、第１から第３の実施の形態における差動受信回路ブロックの動作検出回路と同じ機能を果たす。具体的には、状態１（通常状態）、状態４（通常状態通知）、状態５（通常状態復帰）のときに、終端抵抗が接続されるように差動受信回路ブロック４３０Ａのスイッチを制御し、状態２（アイドル状態通知）のときに終端抵抗が切り離されるように差動受信回路ブロック４３０Ａのスイッチを制御する。また、状態３（消費電流最小アイドル状態）時にも終端抵抗が引き続き切り離されるように差動受信回路ブロック４３０Ａのスイッチを制御する。このような機能を果たすために、スイッチ制御回路４３６Ａは、状態４のときに、自身の差動比較回路からの出力信号がＨｉ論理から論理Ｌｏｗへの立下りを検出して終端抵抗が接続されるようにスイッチを制御し、アイドル状態検出回路４５０からアイドル状態が検出されたことを示す信号を受信したとき（状態２）に終端抵抗が切り離されるようにスイッチを制御する。
【００７１】
前述したように、ＦＢ−ＤＩＭＭでは、高速シリアル・インタフェースが並列され、メモリモジュール間のデータ伝送は、２４レーンの送受信回路で構成される。このような複数レーンのシステムでは、アイドル状態の検出は、システムの上位プロトコル状態から検出可能である。
【００７２】
本実施の形態において、アイドル状態検出回路４５０は、差動送受信システム４００のアイドル状態を検出するものであり、論理ＡＮＤ回路４５２と、Ｈｉレベル検出回路４５４を備える。論理ＡＮＤ回路４５２は、請求項でいうアイドル状態判断用信号出力回路として機能し、Ｈｉレベル検出回路４５４は、請求項でいう受信側終端抵抗切離す制御回路として機能する。
【００７３】
論理ＡＮＤ回路４５２は、各差動送受信回路の出力、すなわち各差動送受信回路における差動受信回路ブロックの出力を入力し、すべての差動受信回路ブロックの出力がＨｉ論理であるときにのみＨｉ論理を出力する。
【００７４】
Ｈｉレベル検出回路４５４は、論理ＡＮＤ回路４５２が連続的にＨｉ論理を出力する期間が所定時間に達した状態をアイドル状態とし、これを検出したときに、各差動受信回路ブロックにおけるスイッチ制御回路に、終端抵抗を切り離すことを示す信号を出力する。
【００７５】
このように、本発明の技術は、複数レーンを有する差動送受信システムにも適用することができ、前述した各実施の形態の効果をより発揮することができる。
【００７６】
以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、さまざまな変更、組合せ、増減を加えてもよい。これらの変更、組合せ、増減が加えられた変形例も本発明の範囲にあることは当業者に理解されるところである。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施の形態にかかる差動送受信回路を示す図である。
【図２】図１に示す差動送受信回路における差動送受信回路ブロックの出力信号の振幅電圧の態様を示す図である。
【図３】図１に示す差動送受信回路がとりうる５つの状態を説明するための図である。
【図４】本発明の第２の実施の形態にかかる差動送受信回路を示す図である。
【図５】本発明の第３の実施の形態にかかる差動送受信回路を示す図である。
【図６】本発明の第４の実施の形態にかかる差動送受信システムを示す図である。
【図７】従来の差動送受信回路を示す図である（その１）。
【図８】従来の差動送受信回路を示す図である（その２）。
【図９】アイドル状態時に終端抵抗を切り離す従来の技術の例を説明するための図である。
【符号の説明】
【００７８】
１００ 差動送受信回路 １０１ａ〜ｂ 入力端子
１０２ 制御端子 １０３ 制御端子
１０５ａ〜ｂ 出力端子 １１０ 差動送信回路ブロック
１１１ 定電流源 １１２ａ〜ｂ Ｎチャネルトランジスタ
１１３ 電源線 １１４ａ〜ｂ Ｐチャネルトランジスタ
１１５ａ〜ｂ Ｐチャンネルトランジスタ １１６ａ〜 スイッチ
１１７ 接地線 １１８ａ〜ｂ 終端抵抗
１２１ａ〜ｂ 入力端子 １２４ 出力端子
１３０ 差動受信回路ブロック １３１ 差動比較回路
１３２ａ〜ｂ スイッチ １３４ａ〜ｂ 終端抵抗
１３６ 動作状態検出回路 １３７ 接地線
２００ 差動送受信回路 ２０３ 制御端子
２１０ 差動送信回路ブロック ２１６ａ〜ｂ Ｎチャネルトランジスタ
２１６ｃ Ｐチャネルトランジスタ ２３０ 差動受信回路ブロック
２３２ａ〜ｂ Ｎチャネルトランジスタ ２３６ 動作状態検出回路
２３８ Ｈｉレベル検出回路 ３００ 差動送受信回路
３１０ 差動送信回路ブロック ３１８ａ〜ｂ Ｎチャネルトランジスタ
３１９ 電圧制御回路 ３３０ 差動受信回路ブロック
３３４ａ〜ｂ Ｎチャネルトランジスタ ３３５ 電圧制御回路
４００ 差動送受信システム ４１０Ａ 差動送信回路ブロック
４３０Ａ 差動受信回路ブロック ４３６Ａ スイッチ制御回路
４４０Ａ〜Ｎ 差動送受信回路 ４５０ アイドル状態検出回路
４５２ 論理ＡＮＤ回路 ４５４ Ｈｉレベル検出回路
【特許請求の範囲】
【請求項１】
入力された差動入力信号に応じた差動出力信号を出力する送信側信号伝送回路と、
該送信側信号伝送回路からの前記差動出力信号を出力する一対の出力端子と、
前記送信側信号伝送回路と前記一対の出力端子との間にそれぞれ並列に接続された１対の送信側終端抵抗と、
前記差動入力信号として固定された論理データが入力されるアイドル状態のときに、前記一対の送信側終端抵抗を前記送信側信号伝送回路から切り離す送信側終端抵抗接続制御回路とを備えることを特徴とする差動送信回路。
【請求項２】
前記送信側信号伝送回路は、
前記差動出力信号を出力するための一対のトランジスタから構成された差動対を有し、
前記一対の送信側終端抵抗は、前記差動対を構成する一対のトランジスタのドレイン側にそれぞれ接続されており、
前記送信側終端抵抗接続制御回路は、前記アイドル状態のときに、一方の前記送信側終端抵抗を前記送信側信号伝送回路から切り離すスイッチ回路と、他方の前記送信側終端抵抗と接続された前記トランジスタのゲート電圧をクランプすることによって該トランジスタをＯＦＦするクランプ回路を備えることを特徴とする請求項１に記載の差動送信回路。
【請求項３】
一対の入力端子と、
該一対の入力端子から入力された差動信号の符号により決まる論理信号を出力する受信側信号伝送回路と、
前記一対の入力端子と前記受信側信号伝送回路との間にそれぞれ並列に接続された１対の受信側終端抵抗と、
前記１対の受信側終端抵抗を前記受信側信号伝送回路から切り離すことが可能な受信側終端抵抗接続制御回路と、
前記受信側信号伝送回路が所定の論理を連続して出力する時間が所定時間に達したことを検出することによりアイドル状態の検出を行うと共に、アイドル状態を検出した際に、前記１対の受信側終端抵抗を前記受信側信号伝送回路から切り離すように前記受信側終端抵抗接続制御回路を制御する動作状態検出回路とを備えることを特徴とする差動受信回路。
【請求項４】
前記動作状態検出回路は、前記所定の論理が連続した時間をカウントするタイマー回路を備えることを特徴とする請求項３に記載の差動受信回路。
【請求項５】
前記動作状態検出回路は、前記受信側信号伝送回路の出力が前記所定の論理から異なる論理への変化を検出するエッジトリガー型フリップフロップ回路を備え、
該フリップフロップ回路により前記変化を検出した際に、前記１対の受信側終端抵抗を前記受信側信号伝送回路に接続するように前記受信側終端抵抗接続制御回路を制御することを特徴とする請求項３または４に記載の差動受信回路。
【請求項６】
差動送信回路と差動受信回路を備えた信号伝送回路において、
前記差動送信回路は、
入力された差動入力信号に応じた差動出力信号を出力する送信側信号伝送回路と、
該送信側信号伝送回路からの前記差動出力信号を前記差動受信回路に出力する一対の出力端子と、
前記送信側信号伝送回路と前記一対の出力端子との間にそれぞれ並列に接続された１対の送信側終端抵抗と、
前記差動入力信号として固定された論理データが入力されるアイドル状態のときに、前記一対の送信側終端抵抗を前記送信側信号伝送回路から切り離す送信側終端抵抗接続制御回路とを備え、
前記差動受信回路は、
前記差動送信回路からの差動出力信号を入力する一対の入力端子と、
該一対の入力端子から入力された前記差動出力の符号により決まる論理信号を出力する受信側信号伝送回路と、
前記一対の入力端子と前記受信側信号伝送回路との間にそれぞれ並列に接続された１対の受信側終端抵抗と、
前記１対の受信側終端抵抗を前記受信側信号伝送回路から切り離すことが可能な受信側終端抵抗接続制御回路と、
前記受信側信号伝送回路が所定の論理を連続して出力する時間が所定時間に達したことを検出することによりアイドル状態の検出を行うと共に、アイドル状態を検出した際に、前記１対の受信側終端抵抗を前記受信側信号伝送回路から切り離すように前記受信側終端抵抗接続制御回路を制御する動作状態検出回路とを備えることを特徴とする信号伝送回路。
【請求項７】
複数の信号伝送レーンと、
アイドル状態検出回路とを備えた信号伝送システムであって、
前記信号伝送レーンは、差動送信回路と差動受信回路とを有し、
前記差動送信回路は、
入力された差動入力信号に応じた差動出力信号を出力する送信側信号伝送回路と、
該送信側信号伝送回路からの前記差動出力信号を前記差動受信回路に出力する一対の出力端子と、
前記送信側信号伝送回路と前記一対の出力端子との間にそれぞれ並列に接続された１対の送信側終端抵抗と、
前記差動入力信号として固定された論理データが入力されるアイドル状態のときに、前記一対の送信側終端抵抗を前記送信側信号伝送回路から切り離す送信側終端抵抗接続制御回路とを備え、
前記差動受信回路は、
前記差動送信回路からの差動出力信号を入力する一対の入力端子と、
該一対の入力端子から入力された前記差動出力の符号により決まる論理信号を出力する受信側信号伝送回路と、
前記一対の入力端子と前記受信側信号伝送回路との間にそれぞれ並列に接続された１対の受信側終端抵抗と、
前記１対の受信側終端抵抗を前記受信側信号伝送回路から切り離すことが可能なスイッチ制御回路とを備え、
前記アイドル状態検出回路は、
各前記信号伝送レーンの差動受信回路から出力された論理信号が同一の所定の論理を出力することを条件にアイドル状態判断用信号を出力するアイドル状態判断用信号出力回路と、
該アイドル状態判断用信号出力回路が前記アイドル判断用信号を連続して出力する時間が所定時間に達したことを検出することによりアイドル状態の検出を行うと共に、アイドル状態を検出した際に、各前記信号レーンにおける前記差動受信回路の前記スイッチ制御回路に対して、前記１対の受信側終端抵抗を前記受信側信号伝送回路から切り離すように制御を行う受信側終端抵抗切離す制御回路とを備えることを特徴とする信号伝送システム。
【請求項１】
入力された差動入力信号に応じた差動出力信号を出力する送信側信号伝送回路と、
該送信側信号伝送回路からの前記差動出力信号を出力する一対の出力端子と、
前記送信側信号伝送回路と前記一対の出力端子との間にそれぞれ並列に接続された１対の送信側終端抵抗と、
前記差動入力信号として固定された論理データが入力されるアイドル状態のときに、前記一対の送信側終端抵抗を前記送信側信号伝送回路から切り離す送信側終端抵抗接続制御回路とを備えることを特徴とする差動送信回路。
【請求項２】
前記送信側信号伝送回路は、
前記差動出力信号を出力するための一対のトランジスタから構成された差動対を有し、
前記一対の送信側終端抵抗は、前記差動対を構成する一対のトランジスタのドレイン側にそれぞれ接続されており、
前記送信側終端抵抗接続制御回路は、前記アイドル状態のときに、一方の前記送信側終端抵抗を前記送信側信号伝送回路から切り離すスイッチ回路と、他方の前記送信側終端抵抗と接続された前記トランジスタのゲート電圧をクランプすることによって該トランジスタをＯＦＦするクランプ回路を備えることを特徴とする請求項１に記載の差動送信回路。
【請求項３】
一対の入力端子と、
該一対の入力端子から入力された差動信号の符号により決まる論理信号を出力する受信側信号伝送回路と、
前記一対の入力端子と前記受信側信号伝送回路との間にそれぞれ並列に接続された１対の受信側終端抵抗と、
前記１対の受信側終端抵抗を前記受信側信号伝送回路から切り離すことが可能な受信側終端抵抗接続制御回路と、
前記受信側信号伝送回路が所定の論理を連続して出力する時間が所定時間に達したことを検出することによりアイドル状態の検出を行うと共に、アイドル状態を検出した際に、前記１対の受信側終端抵抗を前記受信側信号伝送回路から切り離すように前記受信側終端抵抗接続制御回路を制御する動作状態検出回路とを備えることを特徴とする差動受信回路。
【請求項４】
前記動作状態検出回路は、前記所定の論理が連続した時間をカウントするタイマー回路を備えることを特徴とする請求項３に記載の差動受信回路。
【請求項５】
前記動作状態検出回路は、前記受信側信号伝送回路の出力が前記所定の論理から異なる論理への変化を検出するエッジトリガー型フリップフロップ回路を備え、
該フリップフロップ回路により前記変化を検出した際に、前記１対の受信側終端抵抗を前記受信側信号伝送回路に接続するように前記受信側終端抵抗接続制御回路を制御することを特徴とする請求項３または４に記載の差動受信回路。
【請求項６】
差動送信回路と差動受信回路を備えた信号伝送回路において、
前記差動送信回路は、
入力された差動入力信号に応じた差動出力信号を出力する送信側信号伝送回路と、
該送信側信号伝送回路からの前記差動出力信号を前記差動受信回路に出力する一対の出力端子と、
前記送信側信号伝送回路と前記一対の出力端子との間にそれぞれ並列に接続された１対の送信側終端抵抗と、
前記差動入力信号として固定された論理データが入力されるアイドル状態のときに、前記一対の送信側終端抵抗を前記送信側信号伝送回路から切り離す送信側終端抵抗接続制御回路とを備え、
前記差動受信回路は、
前記差動送信回路からの差動出力信号を入力する一対の入力端子と、
該一対の入力端子から入力された前記差動出力の符号により決まる論理信号を出力する受信側信号伝送回路と、
前記一対の入力端子と前記受信側信号伝送回路との間にそれぞれ並列に接続された１対の受信側終端抵抗と、
前記１対の受信側終端抵抗を前記受信側信号伝送回路から切り離すことが可能な受信側終端抵抗接続制御回路と、
前記受信側信号伝送回路が所定の論理を連続して出力する時間が所定時間に達したことを検出することによりアイドル状態の検出を行うと共に、アイドル状態を検出した際に、前記１対の受信側終端抵抗を前記受信側信号伝送回路から切り離すように前記受信側終端抵抗接続制御回路を制御する動作状態検出回路とを備えることを特徴とする信号伝送回路。
【請求項７】
複数の信号伝送レーンと、
アイドル状態検出回路とを備えた信号伝送システムであって、
前記信号伝送レーンは、差動送信回路と差動受信回路とを有し、
前記差動送信回路は、
入力された差動入力信号に応じた差動出力信号を出力する送信側信号伝送回路と、
該送信側信号伝送回路からの前記差動出力信号を前記差動受信回路に出力する一対の出力端子と、
前記送信側信号伝送回路と前記一対の出力端子との間にそれぞれ並列に接続された１対の送信側終端抵抗と、
前記差動入力信号として固定された論理データが入力されるアイドル状態のときに、前記一対の送信側終端抵抗を前記送信側信号伝送回路から切り離す送信側終端抵抗接続制御回路とを備え、
前記差動受信回路は、
前記差動送信回路からの差動出力信号を入力する一対の入力端子と、
該一対の入力端子から入力された前記差動出力の符号により決まる論理信号を出力する受信側信号伝送回路と、
前記一対の入力端子と前記受信側信号伝送回路との間にそれぞれ並列に接続された１対の受信側終端抵抗と、
前記１対の受信側終端抵抗を前記受信側信号伝送回路から切り離すことが可能なスイッチ制御回路とを備え、
前記アイドル状態検出回路は、
各前記信号伝送レーンの差動受信回路から出力された論理信号が同一の所定の論理を出力することを条件にアイドル状態判断用信号を出力するアイドル状態判断用信号出力回路と、
該アイドル状態判断用信号出力回路が前記アイドル判断用信号を連続して出力する時間が所定時間に達したことを検出することによりアイドル状態の検出を行うと共に、アイドル状態を検出した際に、各前記信号レーンにおける前記差動受信回路の前記スイッチ制御回路に対して、前記１対の受信側終端抵抗を前記受信側信号伝送回路から切り離すように制御を行う受信側終端抵抗切離す制御回路とを備えることを特徴とする信号伝送システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−４９６７２（Ｐ２００９−４９６７２Ａ）
【公開日】平成２１年３月５日（２００９．３．５）
【国際特許分類】
【出願番号】特願２００７−２１３２６８（Ｐ２００７−２１３２６８）
【出願日】平成１９年８月２０日（２００７．８．２０）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２１年３月５日（２００９．３．５）
【国際特許分類】
【出願日】平成１９年８月２０日（２００７．８．２０）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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