広帯域発振回路
【課題】ＬＣ型ＶＣＯの出力する発振信号の周波数帯域が比較的狭くても、連続した周波数の発振信号（分周信号）の出力が可能な広帯域発振回路の実現。
【解決手段】発振信号を出力する発振器11と、発振器の出力する発振信号を受け、フィルタリングして注入同期信号NINJを出力するフィルタ14と、自己発振動作を行い、注入同期信号により発振動作が規制されて発振信号の分周信号を出力し、制御信号VbDに応じて分周比が変化する注入同期型周波数分周器12と、を備え、フィルタ14は、分周信号に同期したフィルタ制御信号に応じて、発振信号を通過させる通過特性を時間的に制御して注入同期信号NINJを発生する。
【解決手段】発振信号を出力する発振器11と、発振器の出力する発振信号を受け、フィルタリングして注入同期信号NINJを出力するフィルタ14と、自己発振動作を行い、注入同期信号により発振動作が規制されて発振信号の分周信号を出力し、制御信号VbDに応じて分周比が変化する注入同期型周波数分周器12と、を備え、フィルタ14は、分周信号に同期したフィルタ制御信号に応じて、発振信号を通過させる通過特性を時間的に制御して注入同期信号NINJを発生する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広い範囲で周波数が可変な発振信号を出力する広帯域発振回路に関し、特に発振回路およびその出力を分周する分周回路を有する広帯域発振回路に関する。
【背景技術】
【０００２】
発振周波数を可変設定可能な発振回路として、例えばＬＣ型の電圧制御発振器が従来から各種開発されている。ＬＣ型の電圧制御発振器は、制御電圧により容量の容量値を可変設定して、その可変設定された容量値に応じて発振回路を構成するスイッチング素子の発振状態、すなわち発振周波数を制御する。
【０００３】
ＬＣ型の電圧制御発振器は、一定の周波数範囲内では発振信号の周波数精度が比較的高く、例えば受信周波数や送信周波数を連続的に変化させる必要のある通信装置に設ける発振器として広く普及している。
【０００４】
近年、無線通信に利用される周波数帯域として、数ＧＨｚといった非常に高い周波数帯域まで利用されるようになってきている。例えば、携帯電話端末として普及している無線通信端末では、１台の端末で、数百ＭＨｚから数ＧＨｚまでの広い周波数帯域で無線通信を行うようにしたものが存在する。
【０００５】
ところが、従来から通信機などに内蔵されているＬＣ型の電圧制御発振器単体では、そのような広い周波数範囲の発振が困難であったり、無理に発振周波数範囲を広げようとすると、発振信号の雑音特性が劣化するという問題があった。このため、従来は例えば発振周波数範囲が異なる複数のＬＣ型発振回路を設けて、広帯域の通信に対処していた。
【０００６】
このような複数の発振回路を備える構成は、回路規模が大きく高コストであるだけでなく消費電力が大きいため好ましくない。広帯域の発振回路であれば１つ設けるだけでよく、回路規模が小さく低コストになると共に、通信装置の消費電力も低減することが可能であるため、広帯域で雑音特性の良好化な高品質の発振回路が要望されている。
【０００７】
そこで、電圧制御発振器の発振出力を、複数の分周器で分周し、その複数の分周器の出力を混合して、発振周波数範囲を広げた発振回路が提案されている。ところが、複数の分周器の出力を混合する回路構成では、混合器での混合時に不要帯域にも信号が発生する、いわゆるスプリアスが発生するという問題があり、実用上の大きな問題になっていた。また、無線通信には４相の発振出力が必要であるが、混合器を備える構成では、４相出力を得るのが難しかった。
【０００８】
上記のような問題を解決するため、特許文献１は、狭帯域ではあるが低位相雑音のＬＣ型電圧制御発振器（ＶＣＯ）と、注入同期型周波数分周器（ＩＬＦＤ）を組み合わせた広帯域電圧制御発振回路を記載している。
【０００９】
図１は、特許文献１に記載された広帯域電圧制御発振回路の構成および動作特性を示す図であり、（Ａ）が構成を、（Ｂ）がＩＬＦＤの同期周波数範囲の変化を、（Ｃ）が広帯域電圧制御発振回路の出力する発振信号の周波数範囲を、示す。
【００１０】
図１の（Ａ）に示すように、特許文献１に記載された広帯域電圧制御発振回路は、ＬＣ型電圧制御発振器（ＶＣＯ）１１と、注入同期型周波数分周器（ＩＬＦＤ）１２と、ＩＬＦＤ１２のインバータ回路のバイアス電圧ＶｂＤを出力してＩＬＦＤ１２の発振周波数範囲を制御する制御部１３と、を備える。
【００１１】
ＬＣ型ＶＣＯ１１は、周波数ｆ０の発振信号を発生する。ＬＣ型ＶＣＯ１１は、制御電圧に応じて回路中の容量の容量値が変化し、それにより発振動作の時定数が変化するように構成されている。なお、容量値の代わりにインダクタンス値を変化させる構成、および容量値とインダクタンス値の両方を変化させる構成などもある。ＬＣ型ＶＣＯ１１は、ｆ０＝８ＧＨｚ〜１２ＧＨｚの高い周波数範囲の発振信号を出力し、発振信号は低雑音の比較的良好な特性を有する。
【００１２】
ＩＬＦＤ１２は、リング状に接続した複数のインバータ回路を備え、自己発振するリングオシレータ型の発振回路である。ＬＣ型ＶＣＯ１１の出力する周波数ｆ０の発振信号により発振動作が規制され、周波数ｆ０の発振信号の分周信号を発生する。ＩＬＦＤ１２は、インバータ回路のバイアス電圧ＶｂＤを制御することにより、自己発振周波数が変化するので、分周比が変化する。制御部１３は、ＩＬＦＤ１２から出力する分周信号の周波数に応じて、インバータ回路のバイアス電圧を制御する。
【００１３】
図１の（Ｂ）は、ｆ０＝８ＧＨｚの場合に、制御部１３の出力する電圧信号ＶｂＤに応じた、ＩＬＦＤ１２の同期周波数の範囲、すなわち分周信号の周波数範囲の変化を示す図である。図１の（Ａ）に示すように、ｆ０＝８ＧＨｚの発振信号を２分周して４ＧＨｚの分周信号を出力する場合には、ＩＬＦＤ１２の同期周波数がＡで示す範囲になるようにインバータ回路のバイアス電圧ＶｂＤを制御する。同様に、ｆ０＝８ＧＨｚの発振信号を３分周および４分周する場合には、ＩＬＦＤ１２の同期周波数がそれぞれＢおよびＣで示す範囲になるようにインバータ回路のバイアス電圧ＶｂＤを制御する。
【００１４】
図１の（Ｃ）は、特許文献１に記載された発振回路で得られる周波数範囲を示す図である。上記のように、ＬＣ型ＶＣＯ１１は、ｆ０＝８ＧＨｚ〜１２ＧＨｚの発振信号を出力し、この範囲で発振周波数は可変である。ＩＬＦＤ１２は、インバータ回路のバイアス電圧ＶｂＤを制御することにより、入力される発振信号を、周波数が１／２、１／３、１／４および１／６になるように、分周することが可能である。言い換えれば、周波数ｆ０の発振信号を、２分周、３分周、４分周、６分周することが可能である。
【００１５】
図１の（Ｃ）に示すように、ＬＣ型ＶＣＯ１１は、ｆ０＝８ＧＨｚ〜１２ＧＨｚの発振信号を出力可能であり、これを２分周すると、４ＧＨｚ〜６ＧＨｚの分周信号が得られる。同様に、３分周すると２．６６ＧＨｚ〜４ＧＨｚの分周信号が得られ、４分周すると２ＧＨｚ〜３ＧＨｚの分周信号が得られ、６分周するとｆ０＝１．３３ＧＨｚ〜２ＧＨｚの分周信号が得られる。また、ＩＬＦＤ１２の出力する分周信号を通常の２分周回路で２分周すると２ＧＨｚ〜３ＧＨｚの分周信号が得られ、以下通常の２分周回路で分周を繰り返せばより低周波数の分周信号が得られる。通常の２分周回路で得られる分周信号も、スプリアスの無い低雑音の信号である。
【００１６】
以上説明したように、特許文献１に記載された発振回路により、１５ＭＨｚ〜６ＧＨｚの連続した周波数の発振信号を発生させることが可能である。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００９−２２５４３８号公報
【非特許文献】
【００１８】
【非特許文献１】S. Hara, K. Okada and A. Matsuzawa, “A 9.3MHz to 5.7GHz Tunable LC-based VCO Using a Divide-by-N Injection-Locked Frequency Divider”, IEEE A-SSCC, Nov. 2009
【非特許文献２】B. Razavi, “Multi-Decade Carrier Generation for Cognitive Radios”, IEEE Symp. on VLSI Circuits, pp.120-121, June 2009
【非特許文献３】P. Nuzzo, K.Vengattaramane, M. Ingels, V. Giannini, M. Steyaert and J. Craninckx, “A 0.1-5GHz Dual-VCO Software-Defined ΣΔFrequency Synthesizer in 45nm Digital CMOS”, IEEE RFIC Symp. pp.321-324, June 2009
【非特許文献４】Y,Ito, H.Sugawara, K. Okada and K. Masu, “A 0.98 to 6.6GHz Tunable Wideband VCO in a 180nm CMOS Technology for Reconfigurable Radio Tranceiver”, IEEE Asian Solid-State Circuits Conference (A-SSCC), pp.359-362, Hangzhou, China, Nov. 2006
【発明の概要】
【発明が解決しようとする課題】
【００１９】
図１の（Ｃ）で、４ＧＨｚの分周信号は、ｆ０＝８ＧＨｚの発振信号を２分周するか、ｆ０＝１２ＧＨｚの発振信号を３分周して得ることができるが、そのためには８ＧＨｚ／２と１２ＧＨｚ／３の分周信号が連続している必要がある。したがって、ＬＣ型ＶＣＯ１１は、分周比１／２と１／３が一致する３／２倍以上の周波数可変範囲、言い換えれば１０ＧＨｚに対して±２０％以上の周波数可変範囲を必要とする。
【００２０】
ＬＣ型ＶＣＯ１１の出力する発振信号の周波数帯域と位相雑音は、トレードオフの関係を有し、広帯域になるほど位相雑音が劣化する。ＬＣ型ＶＣＯ１１の出力する発振信号を８ＧＨｚ〜１２ＧＨｚの広帯域とした場合、位相雑音を十分な品質レベルに維持できないという問題がある。そこで、位相雑音を改善するために、ＬＣ型ＶＣＯ１１の周波数帯域を狭くしても連続した周波数の発振信号（分周信号）の出力が可能な広帯域発振回路が望まれている。
【００２１】
本発明は、ＬＣ型ＶＣＯの出力する発振信号の周波数帯域が比較的狭くても、連続した周波数の発振信号（分周信号）の出力が可能な広帯域発振回路を実現することを目的とする。
【課題を解決するための手段】
【００２２】
本発明の広帯域発振回路は、上記目的を実現するため、発振器と注入同期型周波数分周器（ＩＦＬＤ）の間に、分周信号に同期したフィルタ制御信号に応じて、発振信号を通過させる通過特性を時間的に制御するフィルタを設け、フィルタの出力を注入同期型周波数分周器（ＩＦＬＤ）に注入する。
【００２３】
すなわち、本発明の広帯域発振回路は、発振信号を出力する発振器と、前記発振器の出力する前記発振信号を受け、フィルタリングして注入同期信号を出力するフィルタと、自己発振動作を行い、前記注入同期信号により発振動作が規制されて前記発振信号の分周信号を出力し、制御信号に応じて分周比が変化する注入同期型周波数分周器と、を備え、前記フィルタは、前記分周信号に同期したフィルタ制御信号に応じて、前記発振信号を通過させる通過特性を時間的に制御して前記注入同期信号を発生することを特徴とする。
【００２４】
本発明の広帯域発振回路では、フィルタが分周信号に同期したフィルタ制御信号に応じて発振信号を通過させる通過特性を時間的に制御するため、注入同期型周波数分周器は、整数比以外の分周比で分周信号を発生することが可能になる。これにより、注入同期型周波数分周器の発生する分周信号の周波数範囲の数を増加させて、周波数範囲を相互にオーバーラップさせることができ、発振器の出力する発振信号の可変周波数範囲が狭くても連続した周波数の分周信号を発生することができる。
【００２５】
例えば、特許文献１に記載された従来例によれば、周波数を１／２、１／３、１／４および１／６に分周可能であり、１／２から１／３では分周比の比率は３／２であり、同様に、１／３から１／４、１／４から１／６では、比率は４／３、６／４であり、最大の比率は１／２から１／３の３／２であり、ＶＣＯ１１は３／２倍（±２０％）の周波数可変範囲を必要とする。
【００２６】
これに対して、本発明によれば、周波数を３／４、２／３、３／５、１／２、２／５、１／３、１／４および１／５に分周可能であり、周波数範囲を隣接させるための比率は、９／８、１０／９、６／５、５／４、６／５、４／３および５／４であり、最大の比率は１／３から１／４の４／３であり、ＶＣＯ１１は４／３倍（±１４．３％）の周波数可変範囲でよい。
【００２７】
注入同期型周波数分周器は、差動２段構成のリングオシレータ型ＩＬＦＤで、差動増幅器のバイアス電圧を変化させることにより分周比が変化する回路であることが望ましいが、同様の機能を有するならば、どのようなものを使用してもよく、例えば、負荷容量を切り換えてもよい。
【００２８】
注入同期型周波数分周器が差動２段構成のリングオシレータ型ＩＬＦＤである場合、ＩＬＦＤは４相の分周信号を出力する。フィルタ制御信号は、ＩＬＦＤの一方の段の出力信号を使用し、注入同期信号に応じてＩＬＦＤの他方の段の出力を接続するスイッチに印加される。この場合の接続は、短絡する場合や、ある程度のインピーダンスで接続される場合を含む。なお、フィルタ制御信号は、ＩＬＦＤの４相の分周信号のいずれを使用することも可能であるが、注入同期信号を印加するＩＬＦＤの回路内の位置は、適宜選択する必要がある。また、ＩＬＦＤの４相の分周信号のうちの複数の信号をフィルタ制御信号として使用し、複数のフィルタが複数のフィルタ制御信号に応じて発振信号を通過させる通過特性を時間的に制御してそれぞれ複数の注入同期信号を発生し、複数の注入同期信号をＩＬＦＤの回路内の複数の位置に印加することも可能である。
【００２９】
フィルタは、発振信号が入力される入力端子および注入同期信号を出力する出力端子を備え、発振信号を通過させる通貨特性を制御する通過スイッチと、通過スイッチの出力端子を所定の電位に接続するか否かを制御する接続スイッチと、を備え、フィルタ制御信号に応じて、通過スイッチが抑圧状態になると共に接続スイッチが接続状態になるように構成できる。通過スイッチと接続スイッチは、異なる極性、同一極性の２個のトランジスタで構成し、注入同期型周波数分周器の出力する分周信号が２個のトランジスタのゲートに印加されるようにする。また、通過スイッチと接続スイッチは、２個のトランジスタで構成し、２個のトランジスタのゲートは、抵抗を介して所定の電位に接続されると共に、容量を介して分周信号が印加されるようにしてもよい。
【発明の効果】
【００３０】
本発明によれば、注入同期型周波数分周器の発生する分周信号の周波数範囲の数を増加させて、周波数範囲を相互にオーバーラップさせることができるので、発振器の出力する発振信号の可変周波数範囲を狭くでき、その分発生する発振信号（分周信号）の位相雑音を改善できる。
【図面の簡単な説明】
【００３１】
【図１】図１は、従来のＬＣ型電圧制御発振器（ＶＣＯ）と、注入同期型周波数分周器（ＩＬＦＤ）を組み合わせた広帯域電圧制御発振回路の概略構成および動作特性を示す図である。
【図２】図２は、本発明の実施形態の広帯域電圧制御発振回路の基本構成を示すブロック図である。
【図３】図３は、実施形態の広帯域電圧制御発振回路の具体的な回路構成を示す回路図である。
【図４】図４は、実施形態のＬＣ型電圧制御発振器（ＶＣＯ）に設けられる容量バンクの構成例示す図である。
【図５】図５は、実施形態の注入同期型周波数分周器（ＩＬＦＤ）をインバータ記号で表した場合の回路図である。
【図６】図６は、実施形態の広帯域発振回路の動作を説明するタイムチャートである。
【図７】図７は、フィルタを設けずに、発振信号を直接ＩＬＦＤに供給する従来例と、実施形態の動作の差を説明する図である。
【図８】図８は、実施形態のフィルタの変形例の構成を示す図である。
【図９】図９は、実施形態のＩＬＦＤおよびフィルタの変形例の回路構成を示す図である。
【図１０】図１０は、ＩＬＦＤにおいて、注入同期信号を印加する位置について説明する図である。
【図１１】図１１は、各分周比の場合に、４相の分周信号に対して、どのタイミングで発振信号を印加できるかを示す図である。
【図１２】図１２は、図１０の（Ａ）から（Ｃ）に示した注入同期信号を印加する位置に関する例と、分周可能な分周比の関係を示す図である。
【図１３】図１３は、実施形態において、分周信号の位相雑音を、分周信号の周波数を横軸として、表したグラフである。
【図１４】図１４は、ＩＬＦＤの差動インバータのバイアス電圧ＶｂＤと自己発振周波数の関係を示す図である。
【図１５】図１５は、実施形態の広帯域発振回路の出力する分周信号をさらに２分周するフリップフロップ回路を直列に接続して、更に広い周波数範囲の分周信号を得られるようにした発振回路の構成を示す図である。
【図１６】図１６は、図１５の発振回路で得られる発振信号の周波数範囲を説明する図である。
【図１７】図１７は、従来例の発振回路で得られる発振信号の周波数範囲を説明する図である。
【図１８】図１８は、発振信号をフィルタ制御信号として利用するフィルタの変形例の構成を示す図である。
【図１９】図１９は、フィルタの変形例の構成を示す図である。
【図２０】図２０は、ＩＬＦＤの変形例の構成を示す図である。
【図２１】図２１は、実施形態のＩＬＦＤの変形例の回路構成を示す図である。
【発明を実施するための形態】
【００３２】
図２は、本発明の実施形態の広帯域発振回路の基本構成を示す図である。
【００３３】
図２に示すように、実施形態の広帯域発振回路は、ＬＣ型電圧制御発振器（ＶＣＯ）１１と、注入同期型周波数分周器（ＩＬＦＤ）１２と、ＩＬＦＤ１２のインバータ回路のバイアス電圧ＶｂＤを出力してＩＬＦＤ１２の発振周波数範囲を制御する制御部１３と、ＶＣＯ１１の出力する周波数ｆ０の発振信号を受け、フィルタリングして注入同期信号ＮＩＮＪをＩＬＦＤ１２に出力するフィルタ１４と、を備える。
【００３４】
ＬＣ型ＶＣＯ１１は、図１に記載した特許文献１に記載されたものと同じであり、したがって、ＬＣ型ＶＣＯ１１は、容量値の代わりにインダクタンス値を変化させる構成、および容量値とインダクタンス値の両方を変化させる構成などを備えることも可能ある。
【００３５】
ＩＬＦＤ１２および制御部１３は、図１に記載した特許文献１に記載されたものと同じであるが、実施形態では、制御部１３がＩＬＦＤ１２のインバータ回路のバイアス電圧ＶｂＤを特許文献１の場合より一層細かく制御し、自己発振周波数の範囲をより一層精密に制御する。
【００３６】
ＩＬＦＤ１２は、注入同期信号ＮＩＮＪにより発振動作が規制され、周波数ｆ０の発振信号を、整数比および整数比以外での分周比で分周した分周信号を発生する。
【００３７】
フィルタ１４は、分周信号に同期したフィルタ制御信号ＦＣＳに応じて、周波数ｆ０の発振信号を通過させる通過特性を時間的に制御して注入同期信号ＮＩＮＪを発生する。ここで、時間的に制御するとは、発振信号のパルスを通過させるか否か、すなわち発振信号の一部パルスを間引くことである。また、トランジスタによるスイッチは、完全な遮断状態を作ることはできないので、通過特性の時間的な制御には、パルスの一部を抑圧して、通過するパルスの信号が部分的に小さくなる場合も含むものとする。なお、以下の説明では、説明の都合上、通過スイッチは完全な遮断状態になるものとして説明するが、抑圧状態も含まれるものとする。フィルタ制御信号ＦＣＳは、分周信号に同期した信号であり、ＩＬＦＤ１２の発生する分周信号を使用することも可能であるが、所定の分周比については周波数ｆ０の発振信号から発生した信号を使用することも可能である。
【００３８】
ＩＬＦＤ１２は、注入同期信号ＮＩＮＪにより発振動作が規制される。注入同期信号ＮＩＮＪは、周波数ｆ０の発振信号を間引いた信号であり、ＩＬＦＤ１２の発振動作が規制する回数が周波数ｆ０の発振信号で規制される場合より少なくなる。そのため、ＩＬＦＤ１２は、注入同期信号ＮＩＮＪにより発振動作が規制される場合の方が、周波数ｆ０の発振信号で発振動作が規制される場合より、多様な周波数で発振可能であり、周波数ｆ０の発振信号を整数比以外の分周比で分周した周波数でも発振可能である。制御部１３の出力する信号ＶｂＤにより自己発振周波数範囲を適宜選択することにより、ＩＬＦＤ１２の多様な発振可能周波数から、実際に発振する周波数を設定できる。
【００３９】
図３は、本発明の実施形態の広帯域発振回路の詳細な回路構成を示す図である。図３に示す構成は、図２の基本構成をより一層具体化した回路例である。なお、図３では制御部１３の図示を省略している。
【００４０】
図４は、実施形態の広帯域発振回路のＬＣ型ＶＣＯ１１の容量値を選択する容量バンクCap.bankの回路構成を示す図である。
【００４１】
図３および図４に示した実施形態の広帯域発振回路のＬＣ型ＶＣＯ１１は、非特許文献１に記載されたＶＣＯと類似のものであり、その構成および動作は広く知られているので、ここでは詳しい説明は省略する。
【００４２】
実施形態の広帯域発振回路のＬＣ型ＶＣＯ１１は、発振周波数が８ＧＨｚ〜１２ＧＨｚの範囲で可変な相補の発振信号ＶＣＯ＋とＶＣＯ−を発生する。
【００４３】
図３に戻って、フィルタ１４は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを有する。ＰＭＯＳトランジスタは、発振信号ＶＣＯ＋を通過させるか否かを制御する通過スイッチを形成する。通過スイッチは、発振信号ＶＣＯ＋が入力される入力端子と、注入同期信号ＮＩＮＪを出力する出力端子を有し、ＰＭＯＳトランジスタのソースが入力端子に、ＰＭＯＳトランジスタのドレインが出力端子に、それぞれ対応する。ＮＭＯＳトランジスタは、通過スイッチの出力端子、すなわちＰＭＯＳトランジスタのソースをグランドレベルに接続するか否かを制御する接続スイッチを形成する。ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートには、ＩＬＦＤ１２の４つの分周信号のうちの分周信号Ｑ＋が印加される。
【００４４】
フィルタ１４では、分周信号Ｑ＋が低レベルの時には、ＰＭＯＳトランジスタが導通（オン）状態に、ＮＭＯＳトランジスタが遮断（オフ）状態になり、発振信号ＶＣＯ＋を通過させる。また、分周信号Ｑ＋が高レベルの時には、ＰＭＯＳトランジスタが遮断（オフ）状態に、ＮＭＯＳトランジスタが導通（オン）状態になり、発振信号ＶＣＯ＋を通過させず、出力端子は低レベルになる。
【００４５】
ＩＬＦＤ１２は、２個の差動インバータ１５Ａと１５Ｂをリング状に接続したリングオシレータ型の発振回路であり、１段目の差動インバータ１５Ａの第１の出力Ｉ＋が２段目の差動インバータ１５Ｂの第２の入力に、１段目の差動インバータ１５Ａの第２の出力Ｉ−が２段目の差動インバータ１５Ｂの第１の入力に、２段目の差動インバータ１５Ｂの第１の出力Ｑ＋が１段目の差動インバータ１５Ａの第１の入力に、２段目の差動インバータ１５Ｂの第２の出力Ｑ−が１段目の差動インバータ１５Ａの第２の入力に、それぞれ入力される。２個の差動インバータのバイアス用ＮＭＯＳトランジスタのゲートに制御部１３からの信号ＶｂＤが印加され、バイアス電圧が設定される。１段目の差動インバータの第１の出力と第２の出力の間にＮＭＯＳトランジスタ１６Ａが接続され、そのゲートに注入同期信号ＮＩＮＪが印加される。したがって、注入同期信号ＮＩＮＪが高レベルの時には、１段目の差動インバータ１５Ａの第１の出力Ｉ＋と第２の出力Ｉ−が短絡され、Ｉ＋とＩ−は同レベル（中間レベル）になる。ここで、短絡状態には、ある程度のインピーダンス（抵抗）で接続される状態も含まれるものとする。２段目の差動インバータ１５Ｂの第１の出力と第２の出力の間にＮＭＯＳトランジスタ１６Ｂが接続され、そのゲートはグランドレベルに接続される。したがって、このＮＭＯＳトランジスタ１６Ｂは、導通（オン）状態になることはなく、このＮＭＯＳトランジスタ１６Ｂを設けなくてもＩＬＦＤ１２は動作するが、実施形態では、１段目と２段目の差動インバータの対称性を向上するために設けている。なお、後述するように、対称性を一層向上するために、差動インバータ１５Ｂの第１の出力と第２の出力の間のインピーダンスを所定の値とするように、ＮＭＯＳトランジスタ１６Ｂのゲートに所定電位を印加するようにしてもよい。以上のように、ＩＬＦＤ１２は、４相の分周信号Ｉ＋、Ｉ−、Ｑ＋およびＱ−を発生する。
【００４６】
図５は、図３に示したＩＬＦＤ１２で、差動インバータをインバータ記号で表した場合の回路図である。
【００４７】
図３および図５に示した実施形態の広帯域発振回路のＩＬＦＤ１２は、特許文献１および非特許文献１に記載されたＩＬＦＤと類似のものであり、その構成および動作は知られているので、ここではこれ以上の詳しい説明は省略する。
【００４８】
図６は、実施形態の広帯域発振回路の動作を説明するタイムチャートであり、分周比にかかわらず分周信号の周期で正規化して示している。図６では、ILFD Outputは、４相の分周信号のうち、Ｉ＋、Ｉ−およびＱ＋を示している。
【００４９】
上記のように、フィルタ１４は、分周信号Ｑ＋が低レベルの時に発信信号ＶＣＯ＋を通過させ、分周信号Ｑ＋が高レベルの時に発信信号ＶＣＯ＋を遮断する。ここでは、分周信号Ｑ＋が最低レベル付近の短い期間のみ発信信号ＶＣＯ＋を通過させ、それ以外の期間は遮断するように、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの閾値が設定されているとする。これにより、注入同期信号ＮＩＮＪがＩＬＦＤ１２に供給される注入効率(Injection efficiency)は、図６に示すように、分周信号Ｑ＋の低レベル部分に対応して出現するパルス状に変化する。
【００５０】
図６において、ＶＣＯ＋は、点線で示す正弦波状に変化する。ＶＣＯ＋の高レベルが注入効率のパルスに一致する時に、注入同期信号ＮＩＮＪの高レベルがＩＬＦＤ１２に供給され、Ｉ＋とＩ−を同レベルにする。２分周(Divided by 2、以下同様)の場合、ＶＣＯ＋とＮＩＮＪが一致するのは、ＶＣＯ＋の２周期に１回、Ｑ＋の１周期に１回であり、この周期で発振する。言い換えれば、ＶＣＯ＋の２倍の周期で発振する。以下、同様に、３分周、４分周および５分周の場合、ＶＣＯ＋とＮＩＮＪが一致するのは、ＶＣＯ＋の３周期、４周期および５周期に１回、Ｑ＋の１周期に１回であり、ＶＣＯ＋の３倍、４倍、５倍の周期で発振する。
【００５１】
これに対して、３／２分周の場合、ＶＣＯ＋とＮＩＮＪが一致するのは、ＶＣＯ＋の３周期に１回で、Ｑ＋の２周期に１回であり、ＶＣＯ＋の２／３倍の周期で発振する。また、４／３分周の場合、ＶＣＯ＋とＮＩＮＪが一致するのは、ＶＣＯ＋の４周期に１回で、Ｑ＋の３周期に１回であり、ＶＣＯ＋の３／４倍の周期で発振する。さらに、５／３分周の場合、ＶＣＯ＋とＮＩＮＪが一致するのは、ＶＣＯ＋の５周期に１回で、Ｑ＋の３周期に１回であり、ＶＣＯ＋の３／５倍の周期で発振する。さらに、５／２分周の場合、ＶＣＯ＋とＮＩＮＪが一致するのは、ＶＣＯ＋の５周期に１回で、Ｑ＋の２周期に１回であり、ＶＣＯ＋の２／５倍の周期で発振する。
【００５２】
単に一対の分周信号を一致するように規制するだけであれば、上記周期の整数分の１の周期でも発振可能であるが、制御部１３から信号ＶｂＤによりＩＬＦＤ１２の自己発振周波数範囲を設定することにより、上記の周波数で発振させ、その発振状態を維持するようにロックする。
【００５３】
図７は、特許文献１に記載されたフィルタ１４を設けずに、ＶＣＯ＋を直接ＩＬＦＤ１２に供給する場合と、実施形態の場合の動作の差を、４分周を例として説明する図である。
【００５４】
図７に示すように、４分周の場合には、分周信号Ｉ＋およびＩ−の周期は、ＶＣＯ＋の４周期に一致する。ＶＣＯ＋を直接ＩＬＦＤ１２に供給すると、ＶＣＯ＋が供給された時、分周信号Ｉ＋とＩ−が同じレベルになり交差する。この時からＶＣＯ＋の１周期後、Ｉ＋は最小レベルに、Ｉ−が最大レベルになり、さらにＶＣＯ＋の１周期後（合計２周期後）、Ｉ＋とＩ−は交差し、さらにＶＣＯ＋の１周期後（合計３周期後）、Ｉ＋は最大レベルに、Ｉ−が最小レベルになり、さらにＶＣＯ＋の１周期後（合計４周期後）、Ｉ＋とＩ−は交差する。これが分周信号Ｉ＋とＩ−の１周期である。
【００５５】
図７の上側に示すように、ＶＣＯ＋を直接ＩＬＦＤ１２に供給する場合、分周信号Ｉ＋とＩ−が交差してからＶＣＯ＋の１周期後、Ｉ＋が最小レベルに、Ｉ−が最大レベルになる付近で、ＶＣＯ＋がＩＬＦＤ１２に供給され、Ｉ＋とＩ−の出力端子を短絡するように動作するため、Ｉ＋は少し増加し、Ｉ−は少し減少し、Ｉ＋とＩ−の波形が谷と山の部分で歪むことになる。この歪のため、ＶＣＯ＋の２周期後に再びＩ＋とＩ−が交差するタイミングが遅れ、４分周でロックするための位相シフト量が増加する。これが、位相雑音を増加させる。
【００５６】
これに対して、実施形態では、図７の下側に示すように、フィルタ１４により、分周信号Ｉ＋とＩ−が交差してから、ＶＣＯ＋の１周期、２周期および３周期後のＶＣＯ＋は遮断され、注入同期信号ＮＩＮＪは、このようなＶＣＯ＋のパルスを含まないので、Ｉ＋とＩ−の出力端子が短絡されることはない。このため、上記のような歪は発生せず、位相雑音も増加しない。
【００５７】
図８は、実施形態のフィルタ１４の変形例の構成を示す図である。
【００５８】
図８に示したフィルタ１４は、図３の実施形態のフィルタ１４において、通過スイッチを形成するＰＭＯＳトランジスタのゲートおよび接続スイッチを形成するＮＭＯＳトランジスタのゲートを、抵抗Ｒを介して所定の電位源ＶＦに接続すると共に、容量Ｃを介して分周信号Ｑ＋を印加する。図８のフィルタ１４は、電位源ＶＦの電位、抵抗Ｒおよび容量Ｃの容量値を適宜設定することにより、所望の注入効率を容易に設定できる。
【００５９】
図３および図５に示した実施形態の広帯域発振回路のＩＬＦＤ１２では、Ｉ＋とＩ−を出力する１段目の差動インバータ１５Ａの出力端子を接続するＮＭＯＳトランジスタ１６Ａのゲートに注入同期信号ＮＩＮＪを印加した。これに対して、Ｑ＋とＱ−を出力する２段目の差動インバータ１５Ｂの出力端子を接続するＮＭＯＳトランジスタ１６Ｂのゲートにはグランドレベルを印加して、このＮＭＯＳトランジスタ１６Ｂは実質的に動作しないように設定した。しかし、このＮＭＯＳトランジスタ１６Ｂを動作させてＱ＋とＱ−を同レベルにすること、すなわち短絡するように動作させることも可能である。
【００６０】
図９は、２段目の差動インバータの出力端子を接続するＮＭＯＳトランジスタ１６Ｂを、Ｑ＋とＱ−を短絡させるように動作させるＩＬＦＤ１２およびフィルタ１４の変形例の回路構成を示す図である。図９では、ＮＭＯＳトランジスタ１６Ａおよび１６Ｂのゲートに印加する注入同期信号ＮＩＮＪ＋およびＮＩＮＪ−を発生させるフィルタ回路１４Ａおよび１４Ｂは、図８に示した回路構成を備える。フィルタ回路１４Ａは、ＶＣＯ＋が供給され、容量Ｃを介して分周信号Ｑ＋が供給される。したがって、注入同期信号ＮＩＮＪ＋は、実施形態での注入同期信号ＮＩＮＪとほぼ同一の信号である。これに対して、フィルタ回路１４Ｂは、ＬＣ型ＶＣＯ１１の発生する他方の発振信号ＶＣＯ−が供給され、容量Ｃを介して分周信号Ｉ−が供給される。したがって、注入同期信号ＮＩＮＪ−は、注入同期信号ＮＩＮＪ＋を分周信号の１／４周期遅らせた信号に相当する。分周信号Ｉ＋とＩ−が交差するタイミングと、分周信号Ｑ＋とＱ−が交差するタイミングは、分周信号の１／４周期分ずれている。したがって、注入同期信号ＮＩＮＪ＋およびＮＩＮＪ−をＮＭＯＳトランジスタ１６Ａおよび１６Ｂのゲートに印加してＩ＋とＩ−およびＱ＋とＱ−を短絡することにより、同一の分周信号を異なる位置で規制することになり、実施形態に比べて分周信号をより強くロックすることになる。
【００６１】
ここで、ＩＬＦＤ１２において、注入同期信号を印加する位置について図１０を参照して説明する。なお、後述するように、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを用いることも可能である。図１０の（Ａ）は、ＮＭＯＳトランジスタ１６Ａを１段目の差動インバータ１５Ａの出力端子の間に配置し、ＮＭＯＳトランジスタ１６Ａのゲートに上記のＮＩＮＪ＋を印加する構成を示す。
【００６２】
図１０の（Ａ）の構成は、実施形態のＩＬＦＤ１２において、実質的に動作しないＮＭＯＳトランジスタ１６Ｂを除いた構成であり、第２実施例と同様の動作を行う。
【００６３】
図１０の（Ｂ）の構成は、図９に示した構成であり、図１０の（Ａ）の構成に比べて２分周時には強くロックできる。しかし、３分周、４分周、５分周や非整数の分周には適用できない。図１０の（Ｂ）の構成において、注入同期信号ＮＩＮＪ−を発生するフィルタ１４Ｂで、２分周には、ＶＦ２をフィルタ１４ＡのＶＦ１と同じとし、２分周以外の時には、ＶＦ２を高レベルに切り換えて、注入同期信号ＮＩＮＪ−が常時低レベルとなり、ＮＭＯＳトランジスタ１６Ｂが動作しないように切り換えてもよい。これにより、２分周時には強くロックし、２分周以外での分周が可能になる。
【００６４】
図１０の（Ｃ）の構成は、図１０の（Ａ）の構成において、１段目の差動インバータ１５Ａの出力端子間に、ＮＭＯＳトランジスタ１６Ａに加えて、ＮＭＯＳトランジスタ１６Ｃを設けた構成である。ＮＭＯＳトランジスタ１６Ｃのゲートに印加する注入同期信号ＮＩＮＪ＋’は、図８のフィルタ回路において、Ｑ＋の代わりにＱ−を供給することにより発生する。図１０の（Ｃ）の構成は、４分周のみに適用可能で、それ以外の分周比の場合には適用できない。
【００６５】
図１０の（Ｄ）の構成では、１段目の差動インバータ１５ＡのＩ−の出力端子をＮＭＯＳトランジスタ１６ＡＡを介してグランドレベルに接続し、Ｉ＋の出力端子をＮＭＯＳトランジスタ１６ＡＢを介してグランドレベルに接続し、２段目の差動インバータ１５ＢのＱ＋の出力端子をＮＭＯＳトランジスタ１６ＢＡを介してグランドレベルに接続し、Ｑ−の出力端子をＮＭＯＳトランジスタ１６ＢＢを介してグランドレベルに接続する。ＮＭＯＳトランジスタ１６ＡＡのゲートに印加する注入同期信号ＮＩＮＪ１は、図８のフィルタ回路において、Ｑ＋の代わりにＩ−を供給することにより発生する。同様に、ＮＭＯＳトランジスタ１６ＡＢ、１６ＢＡおよび１６ＢＢのゲートに印加する注入同期信号ＮＩＮＪ２〜４は、図８のフィルタ回路において、それぞれＱ＋の代わりにＩ＋、Ｑ＋およびＱ−を供給することにより発生する。なお、ＮＭＯＳトランジスタ１６ＡＡ、１６ＡＢ、１６ＢＡおよび１６ＢＢは、グランドレベル以外の所定の電位に接続することも可能である。また、ＮＭＯＳトランジスタ１６ＡＡ、１６ＡＢ、１６ＢＡおよび１６ＢＢを、ＰＭＯＳトランジスタとして、高電位源ＶＤＤまたは所定の電位に接続することも可能である。
【００６６】
図１１は、各分周比の場合に、分周信号Ｉ＋、Ｉ−、Ｑ＋およびＱ−に対して、どのタイミングでＶＣＯ＋およびＶＣＯ−を印加できるかを示す図であり、分周信号の１周期を４０として、Ｑ＋とＱ−の対については下線で表している。
【００６７】
図１１に示すように、分周信号Ｉ＋とＩ−の対は、０、２０、４０、６０で交差し、Ｑ＋とＱ−の対は１０、３０、５０で交差する。
【００６８】
２分周の場合には、発振信号ＶＣＯ＋は、分周信号Ｉ＋とＩ−に対して、０、２０、４０、６０で印加可能であり、ＶＣＯ−は、Ｑ＋とＱ−に対して１０、３０、５０で印加可能である。
【００６９】
３分周の場合には、発振信号ＶＣＯ＋は、分周信号Ｉ＋とＩ−に対して、０、１３（正確には４０／３）、２７、４０、５３で印加可能であり、ＶＣＯ−は、Ｑ＋とＱ−に対して、７、２０、３３、４７、６０で印加可能である。
【００７０】
４分周の場合には、発振信号ＶＣＯ＋は、分周信号Ｉ＋とＩ−に対して、０、１０、２０、３０、４０、５０、６０で印加可能であり、ＶＣＯ−は、Ｑ＋とＱ−に対して、５、１０、１５、２５、３５、４５、５５で印加可能である。
【００７１】
５分周の場合には、発振信号ＶＣＯ＋は、分周信号Ｉ＋とＩ−に対して、０、８、１６、２４、３２、４０、４８、５６で印加可能であり、ＶＣＯ−は、Ｑ＋とＱ−に対して、４、１２、２０、２８、３６、４４、５２、６０で印加可能である。
【００７２】
６分周の場合には、発振信号ＶＣＯ＋は、分周信号Ｉ＋とＩ−に対して、０、７、１３、２０、２７、３３、４０、４７、５３、６０で印加可能であり、ＶＣＯ−は、Ｑ＋とＱ−に対して、３、１３、２０、２７、３３、４０、４７、５３、６０で印加可能である。
【００７３】
４／３分周の場合には、発振信号ＶＣＯ＋は、分周信号Ｉ＋とＩ−に対して、０、３０、６０で印加可能であり、ＶＣＯ−は、Ｑ＋とＱ−に対して、１５、４５で印加可能である。
【００７４】
３／２分周の場合には、発振信号ＶＣＯ＋は、分周信号Ｉ＋とＩ−に対して、０、２７、５３で印加可能であり、ＶＣＯ−は、Ｑ＋とＱ−に対して１３、４０で印加可能である。
【００７５】
５／２分周の場合には、発振信号ＶＣＯ＋は、分周信号Ｉ＋とＩ−に対して、０、１６、３２、４８で印加可能であり、ＶＣＯ−は、Ｑ＋とＱ−に対して８、２４、４０、５６で印加可能である。
【００７６】
図１２は、図１０の（Ａ）から（Ｃ）に示した注入同期信号を印加する位置に関する例と、分周可能な分周比の関係を示す図である。図１０の（Ａ）の構成であれば、２分周、３分周、４分周、５分周、６分周、４／３分周、３／２分周、５／２分周が可能である。図１０の（Ｂ）の構成では、２分周と６分周が可能であるが、他の分周比では分周できない。図１０の（Ｃ）の構成では、４分周のみが可能であり、他の分周比では分周できない。
【００７７】
図１３は、実施形態において、発振信号の周波数ｆ０＝８ＧＨｚとして、４／３分周、３／２分周、５／３分周、５／２分周、２分周、３分周、４分周、５分周した場合の位相雑音を、分周信号の周波数を横軸として、表したグラフである。図１３に示すように、周波数が高くなると位相雑音も増加する。
【００７８】
図１４は、制御部１３が出力するＩＬＦＤ１２の差動インバータのバイアス電圧ＶｂＤと、ＩＬＦＤ１２の自己発振周波数の関係を示す図である。バイアス電圧ＶｂＤを増加させると、ＩＬＦＤ１２の自己発振周波数(Free-run frequency)は三角印で示すように増加する。したがって、ＩＬＦＤ１２が発生する分周信号の周波数に応じてバイアス電圧ＶｂＤを設定することにより、所望の分周比での分周が行える。分周比４／３、３／２、５／３、２、５／２、３、４、５の分周を行う場合のバイアス電圧ＶｂＤの範囲、すなわちＩＬＦＤ１２の発振がロックする周波数範囲、すなわちロックレンジを矢印で示す。
【００７９】
図１５は、実施形態の広帯域発振回路の出力する分周信号をさらに２分周するフリップフロップ回路を直列に接続して、非常に広い周波数範囲の分周信号を得られるようにした発振回路の構成を示す図である。
【００８０】
図１５に示すように、この発振回路は、ＬＣ型電圧制御発振器（ＶＣＯ）１１と、フィルタ付ＩＬＦＤ１９と、フィルタ付ＩＬＦＤ１９の出力する分周信号を順次２分周するように直列に接続した７個のフリップフロップ回路（ＦＦ）２０−１、２０−２、…、２０−７と、を備える。フィルタ付ＩＬＦＤ１９は、実施形態のＩＬＦＤ１２と、制御部１３と、フィルタ１４と、を含む。言い換えれば、この発振回路は、実施形態の広帯域発振回路に、７個のフリップフロップ回路（ＦＦ）２０−１、２０−２、…、２０−７を直列に接続した回路である。
【００８１】
ＶＣＯ１１は、周波数ｆ０の発振信号を出力し、その周波数は所定の範囲で可変である。この発振信号は、フィルタ付ＩＬＦＤ１９に供給されると共に、第１の出力端子に出力される。
【００８２】
フィルタ付ＩＬＦＤ１９は、適宜設定された分周比Ｎで分周した分周信号を出力する。この周波数ｆ０／Ｎの分周信号は、ＦＦ２０−１に供給されると共に、第２の出力端子に出力される。
【００８３】
ＦＦ２０−１は、周波数ｆ０／Ｎの分周信号を２分周して周波数ｆ０／２Ｎの分周信号を出力する。この周波数ｆ０／２Ｎの分周信号は、ＦＦ２０−２に供給されると共に、第３の出力端子に出力される。以下同様に、ＦＦ２０−２〜２０−７は、供給される分周信号を２分周して次段に供給すると共に、第４〜第９出力端子に出力する。
【００８４】
第１〜第９出力端子から出力される発振（分周）信号を選択するセレクタを設ければ、所望の周波数の発振信号が得られる。
【００８５】
図１６は、図１５の発振回路で得られる発振信号の周波数範囲を説明する図である。
【００８６】
図１６に示すように、ＶＣＯ１１は、７．８ＧＨｚ〜１０．５ＧＨｚの可変周波数範囲を有する。
【００８７】
フィルタ付ＩＬＦＤ１９は、ＶＣＯ１１の出力する発振信号を４／３、３／２、５／３、２、５／２、３、４および５分周して、１５．６ＧＨｚ〜７．８７５ＧＨｚの周波数範囲の分周信号を出力する。各分周信号は、隣接する周波数の分周信号と範囲がオーバーラップしており、１．５６ＧＨｚ〜７．８７５ＧＨｚの周波数範囲の分周信号を連続して得ることができる。
【００８８】
ＦＦ２０−１〜２０−７は、フィルタ付ＩＬＦＤ１９の出力する分周信号を分周して１．５６ＧＨｚ以下の発振（分周）信号を発生する。ここでは１／２７までの分周が行われるので、最小周波数は１２．３ＭＨｚ（０．０１ＧＨｚ）の発振信号を得ることが可能である。
【００８９】
図１７は、特許文献１および非特許文献１に記載された発振回路で得られる発振信号の周波数範囲を説明する図である。
【００９０】
図１６と比べて、ＶＣＯの可変周波数範囲が８ＧＨｚ〜１２ＧＨｚと広いこと、６ＧＨｚ〜８ＧＨｚの周波数範囲の発振（分周）信号は得られないこと、およびＩＬＦＤの発生する分周信号の周波数範囲が一部オーバーラップしていないことが異なる。
【００９１】
本発明の広帯域発振回路を利用すれば、特許文献１および非特許文献１に記載された発振回路での問題点が解消できる。
【００９２】
上記実施形態では、フィルタに供給する分周信号に同期したフィルタ制御信号として、ＩＬＦＤ１２が発生する４相の分周信号Ｉ＋、Ｉ−、Ｑ＋、Ｑ−のいずれかまたはそれらの組合せを利用したが、それ以外の信号でも、分周信号に同期したであればフィルタ制御信号として利用可能である。
【００９３】
図１８は、ＶＣＯ１１の出力するＶＣＯ＋またはＶＣＯ−をフィルタ制御信号として利用するフィルタの変形例の構成を示す図である。このフィルタは、図８の構成に加えて、ＶＣＯ＋またはＶＣＯ−を分周する分周回路３０を備え、ＶＣＯ＋またはＶＣＯ−の分周信号を容量Ｃに供給する。ＩＬＦＤ１２が発生する分周信号は、ＶＣＯ１１の出力するＶＣＯ＋またはＶＣＯ−に同期しているので、注入同期信号ＮＩＮＪを発生させることが可能である。
【００９４】
本発明の広帯域発振回路は、ＰＬＬ回路の一部として使用することも可能である。また、本発明の広帯域発振回路を、特許文献１に記載されたように、ＬＣ型ＶＣＯをＰＬＬ回路に一部として使用し、その出力をフィルタを介してＩＬＦＤに入力して分周信号を発生するように使用することも可能である。
【００９５】
以上、本発明の実施形態を説明したが、記載した実施形態は発明を説明するためのもので、当業者には、特許請求の範囲において各種の変形例があり得ることが容易に理解可能である。以下、いくつかの変形例を図示し、簡単に説明する。
【００９６】
図１９は、フィルタ１４の変形例を示す図である。図１９の（Ａ）は、図８のフィルタにおいて、通過スイッチをＮＭＯＳトランジスタに、接続スイッチをＰＭＯＳトランジスタに変更したもので、ＰＭＯＳトランジスタの一方の端子は高電位源ＶＤＤに接続され、分周信号Ｑ−が供給される。
【００９７】
図１９の（Ｂ）は、図８のフィルタにおいて、通過スイッチをＮＭＯＳトランジスタに変更したもので、ＮＭＯＳトランジスタのゲートには分周信号Ｑ−が供給され、ＰＭＯＳトランジスタのゲートには分周信号Ｑ＋が供給される。
【００９８】
図１９の（Ｃ）は、図８のフィルタにおいて、接続スイッチをＰＭＯＳトランジスタに変更したもので、ＰＭＯＳトランジスタの一方の端子は高電位源ＶＤＤに接続され、ＮＭＯＳトランジスタのゲートには分周信号Ｑ−が供給され、ＰＭＯＳトランジスタのゲートには分周信号Ｑ＋が供給される。
【００９９】
図２０は、ＩＬＦＤ１２の注入同期信号を印加する部分の変形例を示す図である。図２０の（Ａ）は、図５のＩＬＦＤ１２において、ＮＭＯＳトランジスタ１６Ａおよび１６Ｂを、ＰＭＯＳトランジスタとしたもので、ＰＭＯＳトランジスタ１６Ｂのゲートは高電位源ＶＤＤに接続される。ＰＭＯＳトランジスタ１６Ａのゲートに印加する信号ＮＩＮＪ＋は、例えば、図１９の（Ａ）および（Ｃ）の接続トランジスタがＰＭＯＳトランジスタであるフィルタ１４で発生した信号を使用する。一般的に、ＩＬＦＤ１２の差動インバータの出力端子を短絡または所定の電位に接続するトランジスタとしてＮＭＯＳトランジスタを使用する場合には、接続トランジスタがＮＭＯＳトランジスタであるフィルタ１４で発生した信号を使用することが望ましく、ＩＬＦＤ１２の差動インバータの出力端子を短絡（接続）または所定の電位に接続するトランジスタとしてＰＭＯＳトランジスタを使用する場合には、接続トランジスタがＰＭＯＳトランジスタであるフィルタ１４で発生した信号を使用することが望ましい。
【０１００】
図２０の（Ｂ）は、図５のＩＬＦＤ１２において、ＮＭＯＳトランジスタ１６Ｂのゲートを、抵抗と容量を並列に接続した回路を介してグランドに接続したものである。この構成では、ＮＭＯＳトランジスタ１６Ｂのゲート電圧をグランドレベル以外の所定のレベルに適宜設定して、差動インバータ１５Ａと１５Ｂの出力端子間のインピーダンスを揃えることが可能である。
【０１０１】
図２１は、ＩＬＦＤ１２の変形例の回路構成を示す図である。図３のＩＬＦＤ１２は、２個の差動インバータを有する差動型リングオシレータであったのに対して、図２１のＩＬＦＤは、シングルエンド型のリングオシレータである。２個のインバータをリング状に接続した発振回路が２個設けられており、フィルタ１４Ａおよび１４Ｂからの逆相の注入電荷信号により、２個のＮＭＯＳトランジスタが導通して発振が制御される。これ以上の詳しい説明は省略する。
【０１０２】
以上説明した実施形態および変形例以外にも多数の変形例が可能であることは、当業者には容易に理解可能である。また、記載した実施形態および変形例では、一部の要素が他の例の要素と置き換え可能であることも、当業者には容易に理解可能である。
【産業上の利用可能性】
【０１０３】
本発明は、広い周波数範囲の発振信号を発生する広帯域発振回路に適用可能である。
【符号の説明】
【０１０４】
１１ ＬＣ型電圧制御発振器（ＶＣＯ）
１２ 注入同期型周波数分周器（ＩＬＦＤ）
１３ 制御部
１４、１４Ａ、１４Ｂ フィルタ
１５Ａ、１５Ｂ 差動インバータ
【技術分野】
【０００１】
本発明は、広い範囲で周波数が可変な発振信号を出力する広帯域発振回路に関し、特に発振回路およびその出力を分周する分周回路を有する広帯域発振回路に関する。
【背景技術】
【０００２】
発振周波数を可変設定可能な発振回路として、例えばＬＣ型の電圧制御発振器が従来から各種開発されている。ＬＣ型の電圧制御発振器は、制御電圧により容量の容量値を可変設定して、その可変設定された容量値に応じて発振回路を構成するスイッチング素子の発振状態、すなわち発振周波数を制御する。
【０００３】
ＬＣ型の電圧制御発振器は、一定の周波数範囲内では発振信号の周波数精度が比較的高く、例えば受信周波数や送信周波数を連続的に変化させる必要のある通信装置に設ける発振器として広く普及している。
【０００４】
近年、無線通信に利用される周波数帯域として、数ＧＨｚといった非常に高い周波数帯域まで利用されるようになってきている。例えば、携帯電話端末として普及している無線通信端末では、１台の端末で、数百ＭＨｚから数ＧＨｚまでの広い周波数帯域で無線通信を行うようにしたものが存在する。
【０００５】
ところが、従来から通信機などに内蔵されているＬＣ型の電圧制御発振器単体では、そのような広い周波数範囲の発振が困難であったり、無理に発振周波数範囲を広げようとすると、発振信号の雑音特性が劣化するという問題があった。このため、従来は例えば発振周波数範囲が異なる複数のＬＣ型発振回路を設けて、広帯域の通信に対処していた。
【０００６】
このような複数の発振回路を備える構成は、回路規模が大きく高コストであるだけでなく消費電力が大きいため好ましくない。広帯域の発振回路であれば１つ設けるだけでよく、回路規模が小さく低コストになると共に、通信装置の消費電力も低減することが可能であるため、広帯域で雑音特性の良好化な高品質の発振回路が要望されている。
【０００７】
そこで、電圧制御発振器の発振出力を、複数の分周器で分周し、その複数の分周器の出力を混合して、発振周波数範囲を広げた発振回路が提案されている。ところが、複数の分周器の出力を混合する回路構成では、混合器での混合時に不要帯域にも信号が発生する、いわゆるスプリアスが発生するという問題があり、実用上の大きな問題になっていた。また、無線通信には４相の発振出力が必要であるが、混合器を備える構成では、４相出力を得るのが難しかった。
【０００８】
上記のような問題を解決するため、特許文献１は、狭帯域ではあるが低位相雑音のＬＣ型電圧制御発振器（ＶＣＯ）と、注入同期型周波数分周器（ＩＬＦＤ）を組み合わせた広帯域電圧制御発振回路を記載している。
【０００９】
図１は、特許文献１に記載された広帯域電圧制御発振回路の構成および動作特性を示す図であり、（Ａ）が構成を、（Ｂ）がＩＬＦＤの同期周波数範囲の変化を、（Ｃ）が広帯域電圧制御発振回路の出力する発振信号の周波数範囲を、示す。
【００１０】
図１の（Ａ）に示すように、特許文献１に記載された広帯域電圧制御発振回路は、ＬＣ型電圧制御発振器（ＶＣＯ）１１と、注入同期型周波数分周器（ＩＬＦＤ）１２と、ＩＬＦＤ１２のインバータ回路のバイアス電圧ＶｂＤを出力してＩＬＦＤ１２の発振周波数範囲を制御する制御部１３と、を備える。
【００１１】
ＬＣ型ＶＣＯ１１は、周波数ｆ０の発振信号を発生する。ＬＣ型ＶＣＯ１１は、制御電圧に応じて回路中の容量の容量値が変化し、それにより発振動作の時定数が変化するように構成されている。なお、容量値の代わりにインダクタンス値を変化させる構成、および容量値とインダクタンス値の両方を変化させる構成などもある。ＬＣ型ＶＣＯ１１は、ｆ０＝８ＧＨｚ〜１２ＧＨｚの高い周波数範囲の発振信号を出力し、発振信号は低雑音の比較的良好な特性を有する。
【００１２】
ＩＬＦＤ１２は、リング状に接続した複数のインバータ回路を備え、自己発振するリングオシレータ型の発振回路である。ＬＣ型ＶＣＯ１１の出力する周波数ｆ０の発振信号により発振動作が規制され、周波数ｆ０の発振信号の分周信号を発生する。ＩＬＦＤ１２は、インバータ回路のバイアス電圧ＶｂＤを制御することにより、自己発振周波数が変化するので、分周比が変化する。制御部１３は、ＩＬＦＤ１２から出力する分周信号の周波数に応じて、インバータ回路のバイアス電圧を制御する。
【００１３】
図１の（Ｂ）は、ｆ０＝８ＧＨｚの場合に、制御部１３の出力する電圧信号ＶｂＤに応じた、ＩＬＦＤ１２の同期周波数の範囲、すなわち分周信号の周波数範囲の変化を示す図である。図１の（Ａ）に示すように、ｆ０＝８ＧＨｚの発振信号を２分周して４ＧＨｚの分周信号を出力する場合には、ＩＬＦＤ１２の同期周波数がＡで示す範囲になるようにインバータ回路のバイアス電圧ＶｂＤを制御する。同様に、ｆ０＝８ＧＨｚの発振信号を３分周および４分周する場合には、ＩＬＦＤ１２の同期周波数がそれぞれＢおよびＣで示す範囲になるようにインバータ回路のバイアス電圧ＶｂＤを制御する。
【００１４】
図１の（Ｃ）は、特許文献１に記載された発振回路で得られる周波数範囲を示す図である。上記のように、ＬＣ型ＶＣＯ１１は、ｆ０＝８ＧＨｚ〜１２ＧＨｚの発振信号を出力し、この範囲で発振周波数は可変である。ＩＬＦＤ１２は、インバータ回路のバイアス電圧ＶｂＤを制御することにより、入力される発振信号を、周波数が１／２、１／３、１／４および１／６になるように、分周することが可能である。言い換えれば、周波数ｆ０の発振信号を、２分周、３分周、４分周、６分周することが可能である。
【００１５】
図１の（Ｃ）に示すように、ＬＣ型ＶＣＯ１１は、ｆ０＝８ＧＨｚ〜１２ＧＨｚの発振信号を出力可能であり、これを２分周すると、４ＧＨｚ〜６ＧＨｚの分周信号が得られる。同様に、３分周すると２．６６ＧＨｚ〜４ＧＨｚの分周信号が得られ、４分周すると２ＧＨｚ〜３ＧＨｚの分周信号が得られ、６分周するとｆ０＝１．３３ＧＨｚ〜２ＧＨｚの分周信号が得られる。また、ＩＬＦＤ１２の出力する分周信号を通常の２分周回路で２分周すると２ＧＨｚ〜３ＧＨｚの分周信号が得られ、以下通常の２分周回路で分周を繰り返せばより低周波数の分周信号が得られる。通常の２分周回路で得られる分周信号も、スプリアスの無い低雑音の信号である。
【００１６】
以上説明したように、特許文献１に記載された発振回路により、１５ＭＨｚ〜６ＧＨｚの連続した周波数の発振信号を発生させることが可能である。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００９−２２５４３８号公報
【非特許文献】
【００１８】
【非特許文献１】S. Hara, K. Okada and A. Matsuzawa, “A 9.3MHz to 5.7GHz Tunable LC-based VCO Using a Divide-by-N Injection-Locked Frequency Divider”, IEEE A-SSCC, Nov. 2009
【非特許文献２】B. Razavi, “Multi-Decade Carrier Generation for Cognitive Radios”, IEEE Symp. on VLSI Circuits, pp.120-121, June 2009
【非特許文献３】P. Nuzzo, K.Vengattaramane, M. Ingels, V. Giannini, M. Steyaert and J. Craninckx, “A 0.1-5GHz Dual-VCO Software-Defined ΣΔFrequency Synthesizer in 45nm Digital CMOS”, IEEE RFIC Symp. pp.321-324, June 2009
【非特許文献４】Y,Ito, H.Sugawara, K. Okada and K. Masu, “A 0.98 to 6.6GHz Tunable Wideband VCO in a 180nm CMOS Technology for Reconfigurable Radio Tranceiver”, IEEE Asian Solid-State Circuits Conference (A-SSCC), pp.359-362, Hangzhou, China, Nov. 2006
【発明の概要】
【発明が解決しようとする課題】
【００１９】
図１の（Ｃ）で、４ＧＨｚの分周信号は、ｆ０＝８ＧＨｚの発振信号を２分周するか、ｆ０＝１２ＧＨｚの発振信号を３分周して得ることができるが、そのためには８ＧＨｚ／２と１２ＧＨｚ／３の分周信号が連続している必要がある。したがって、ＬＣ型ＶＣＯ１１は、分周比１／２と１／３が一致する３／２倍以上の周波数可変範囲、言い換えれば１０ＧＨｚに対して±２０％以上の周波数可変範囲を必要とする。
【００２０】
ＬＣ型ＶＣＯ１１の出力する発振信号の周波数帯域と位相雑音は、トレードオフの関係を有し、広帯域になるほど位相雑音が劣化する。ＬＣ型ＶＣＯ１１の出力する発振信号を８ＧＨｚ〜１２ＧＨｚの広帯域とした場合、位相雑音を十分な品質レベルに維持できないという問題がある。そこで、位相雑音を改善するために、ＬＣ型ＶＣＯ１１の周波数帯域を狭くしても連続した周波数の発振信号（分周信号）の出力が可能な広帯域発振回路が望まれている。
【００２１】
本発明は、ＬＣ型ＶＣＯの出力する発振信号の周波数帯域が比較的狭くても、連続した周波数の発振信号（分周信号）の出力が可能な広帯域発振回路を実現することを目的とする。
【課題を解決するための手段】
【００２２】
本発明の広帯域発振回路は、上記目的を実現するため、発振器と注入同期型周波数分周器（ＩＦＬＤ）の間に、分周信号に同期したフィルタ制御信号に応じて、発振信号を通過させる通過特性を時間的に制御するフィルタを設け、フィルタの出力を注入同期型周波数分周器（ＩＦＬＤ）に注入する。
【００２３】
すなわち、本発明の広帯域発振回路は、発振信号を出力する発振器と、前記発振器の出力する前記発振信号を受け、フィルタリングして注入同期信号を出力するフィルタと、自己発振動作を行い、前記注入同期信号により発振動作が規制されて前記発振信号の分周信号を出力し、制御信号に応じて分周比が変化する注入同期型周波数分周器と、を備え、前記フィルタは、前記分周信号に同期したフィルタ制御信号に応じて、前記発振信号を通過させる通過特性を時間的に制御して前記注入同期信号を発生することを特徴とする。
【００２４】
本発明の広帯域発振回路では、フィルタが分周信号に同期したフィルタ制御信号に応じて発振信号を通過させる通過特性を時間的に制御するため、注入同期型周波数分周器は、整数比以外の分周比で分周信号を発生することが可能になる。これにより、注入同期型周波数分周器の発生する分周信号の周波数範囲の数を増加させて、周波数範囲を相互にオーバーラップさせることができ、発振器の出力する発振信号の可変周波数範囲が狭くても連続した周波数の分周信号を発生することができる。
【００２５】
例えば、特許文献１に記載された従来例によれば、周波数を１／２、１／３、１／４および１／６に分周可能であり、１／２から１／３では分周比の比率は３／２であり、同様に、１／３から１／４、１／４から１／６では、比率は４／３、６／４であり、最大の比率は１／２から１／３の３／２であり、ＶＣＯ１１は３／２倍（±２０％）の周波数可変範囲を必要とする。
【００２６】
これに対して、本発明によれば、周波数を３／４、２／３、３／５、１／２、２／５、１／３、１／４および１／５に分周可能であり、周波数範囲を隣接させるための比率は、９／８、１０／９、６／５、５／４、６／５、４／３および５／４であり、最大の比率は１／３から１／４の４／３であり、ＶＣＯ１１は４／３倍（±１４．３％）の周波数可変範囲でよい。
【００２７】
注入同期型周波数分周器は、差動２段構成のリングオシレータ型ＩＬＦＤで、差動増幅器のバイアス電圧を変化させることにより分周比が変化する回路であることが望ましいが、同様の機能を有するならば、どのようなものを使用してもよく、例えば、負荷容量を切り換えてもよい。
【００２８】
注入同期型周波数分周器が差動２段構成のリングオシレータ型ＩＬＦＤである場合、ＩＬＦＤは４相の分周信号を出力する。フィルタ制御信号は、ＩＬＦＤの一方の段の出力信号を使用し、注入同期信号に応じてＩＬＦＤの他方の段の出力を接続するスイッチに印加される。この場合の接続は、短絡する場合や、ある程度のインピーダンスで接続される場合を含む。なお、フィルタ制御信号は、ＩＬＦＤの４相の分周信号のいずれを使用することも可能であるが、注入同期信号を印加するＩＬＦＤの回路内の位置は、適宜選択する必要がある。また、ＩＬＦＤの４相の分周信号のうちの複数の信号をフィルタ制御信号として使用し、複数のフィルタが複数のフィルタ制御信号に応じて発振信号を通過させる通過特性を時間的に制御してそれぞれ複数の注入同期信号を発生し、複数の注入同期信号をＩＬＦＤの回路内の複数の位置に印加することも可能である。
【００２９】
フィルタは、発振信号が入力される入力端子および注入同期信号を出力する出力端子を備え、発振信号を通過させる通貨特性を制御する通過スイッチと、通過スイッチの出力端子を所定の電位に接続するか否かを制御する接続スイッチと、を備え、フィルタ制御信号に応じて、通過スイッチが抑圧状態になると共に接続スイッチが接続状態になるように構成できる。通過スイッチと接続スイッチは、異なる極性、同一極性の２個のトランジスタで構成し、注入同期型周波数分周器の出力する分周信号が２個のトランジスタのゲートに印加されるようにする。また、通過スイッチと接続スイッチは、２個のトランジスタで構成し、２個のトランジスタのゲートは、抵抗を介して所定の電位に接続されると共に、容量を介して分周信号が印加されるようにしてもよい。
【発明の効果】
【００３０】
本発明によれば、注入同期型周波数分周器の発生する分周信号の周波数範囲の数を増加させて、周波数範囲を相互にオーバーラップさせることができるので、発振器の出力する発振信号の可変周波数範囲を狭くでき、その分発生する発振信号（分周信号）の位相雑音を改善できる。
【図面の簡単な説明】
【００３１】
【図１】図１は、従来のＬＣ型電圧制御発振器（ＶＣＯ）と、注入同期型周波数分周器（ＩＬＦＤ）を組み合わせた広帯域電圧制御発振回路の概略構成および動作特性を示す図である。
【図２】図２は、本発明の実施形態の広帯域電圧制御発振回路の基本構成を示すブロック図である。
【図３】図３は、実施形態の広帯域電圧制御発振回路の具体的な回路構成を示す回路図である。
【図４】図４は、実施形態のＬＣ型電圧制御発振器（ＶＣＯ）に設けられる容量バンクの構成例示す図である。
【図５】図５は、実施形態の注入同期型周波数分周器（ＩＬＦＤ）をインバータ記号で表した場合の回路図である。
【図６】図６は、実施形態の広帯域発振回路の動作を説明するタイムチャートである。
【図７】図７は、フィルタを設けずに、発振信号を直接ＩＬＦＤに供給する従来例と、実施形態の動作の差を説明する図である。
【図８】図８は、実施形態のフィルタの変形例の構成を示す図である。
【図９】図９は、実施形態のＩＬＦＤおよびフィルタの変形例の回路構成を示す図である。
【図１０】図１０は、ＩＬＦＤにおいて、注入同期信号を印加する位置について説明する図である。
【図１１】図１１は、各分周比の場合に、４相の分周信号に対して、どのタイミングで発振信号を印加できるかを示す図である。
【図１２】図１２は、図１０の（Ａ）から（Ｃ）に示した注入同期信号を印加する位置に関する例と、分周可能な分周比の関係を示す図である。
【図１３】図１３は、実施形態において、分周信号の位相雑音を、分周信号の周波数を横軸として、表したグラフである。
【図１４】図１４は、ＩＬＦＤの差動インバータのバイアス電圧ＶｂＤと自己発振周波数の関係を示す図である。
【図１５】図１５は、実施形態の広帯域発振回路の出力する分周信号をさらに２分周するフリップフロップ回路を直列に接続して、更に広い周波数範囲の分周信号を得られるようにした発振回路の構成を示す図である。
【図１６】図１６は、図１５の発振回路で得られる発振信号の周波数範囲を説明する図である。
【図１７】図１７は、従来例の発振回路で得られる発振信号の周波数範囲を説明する図である。
【図１８】図１８は、発振信号をフィルタ制御信号として利用するフィルタの変形例の構成を示す図である。
【図１９】図１９は、フィルタの変形例の構成を示す図である。
【図２０】図２０は、ＩＬＦＤの変形例の構成を示す図である。
【図２１】図２１は、実施形態のＩＬＦＤの変形例の回路構成を示す図である。
【発明を実施するための形態】
【００３２】
図２は、本発明の実施形態の広帯域発振回路の基本構成を示す図である。
【００３３】
図２に示すように、実施形態の広帯域発振回路は、ＬＣ型電圧制御発振器（ＶＣＯ）１１と、注入同期型周波数分周器（ＩＬＦＤ）１２と、ＩＬＦＤ１２のインバータ回路のバイアス電圧ＶｂＤを出力してＩＬＦＤ１２の発振周波数範囲を制御する制御部１３と、ＶＣＯ１１の出力する周波数ｆ０の発振信号を受け、フィルタリングして注入同期信号ＮＩＮＪをＩＬＦＤ１２に出力するフィルタ１４と、を備える。
【００３４】
ＬＣ型ＶＣＯ１１は、図１に記載した特許文献１に記載されたものと同じであり、したがって、ＬＣ型ＶＣＯ１１は、容量値の代わりにインダクタンス値を変化させる構成、および容量値とインダクタンス値の両方を変化させる構成などを備えることも可能ある。
【００３５】
ＩＬＦＤ１２および制御部１３は、図１に記載した特許文献１に記載されたものと同じであるが、実施形態では、制御部１３がＩＬＦＤ１２のインバータ回路のバイアス電圧ＶｂＤを特許文献１の場合より一層細かく制御し、自己発振周波数の範囲をより一層精密に制御する。
【００３６】
ＩＬＦＤ１２は、注入同期信号ＮＩＮＪにより発振動作が規制され、周波数ｆ０の発振信号を、整数比および整数比以外での分周比で分周した分周信号を発生する。
【００３７】
フィルタ１４は、分周信号に同期したフィルタ制御信号ＦＣＳに応じて、周波数ｆ０の発振信号を通過させる通過特性を時間的に制御して注入同期信号ＮＩＮＪを発生する。ここで、時間的に制御するとは、発振信号のパルスを通過させるか否か、すなわち発振信号の一部パルスを間引くことである。また、トランジスタによるスイッチは、完全な遮断状態を作ることはできないので、通過特性の時間的な制御には、パルスの一部を抑圧して、通過するパルスの信号が部分的に小さくなる場合も含むものとする。なお、以下の説明では、説明の都合上、通過スイッチは完全な遮断状態になるものとして説明するが、抑圧状態も含まれるものとする。フィルタ制御信号ＦＣＳは、分周信号に同期した信号であり、ＩＬＦＤ１２の発生する分周信号を使用することも可能であるが、所定の分周比については周波数ｆ０の発振信号から発生した信号を使用することも可能である。
【００３８】
ＩＬＦＤ１２は、注入同期信号ＮＩＮＪにより発振動作が規制される。注入同期信号ＮＩＮＪは、周波数ｆ０の発振信号を間引いた信号であり、ＩＬＦＤ１２の発振動作が規制する回数が周波数ｆ０の発振信号で規制される場合より少なくなる。そのため、ＩＬＦＤ１２は、注入同期信号ＮＩＮＪにより発振動作が規制される場合の方が、周波数ｆ０の発振信号で発振動作が規制される場合より、多様な周波数で発振可能であり、周波数ｆ０の発振信号を整数比以外の分周比で分周した周波数でも発振可能である。制御部１３の出力する信号ＶｂＤにより自己発振周波数範囲を適宜選択することにより、ＩＬＦＤ１２の多様な発振可能周波数から、実際に発振する周波数を設定できる。
【００３９】
図３は、本発明の実施形態の広帯域発振回路の詳細な回路構成を示す図である。図３に示す構成は、図２の基本構成をより一層具体化した回路例である。なお、図３では制御部１３の図示を省略している。
【００４０】
図４は、実施形態の広帯域発振回路のＬＣ型ＶＣＯ１１の容量値を選択する容量バンクCap.bankの回路構成を示す図である。
【００４１】
図３および図４に示した実施形態の広帯域発振回路のＬＣ型ＶＣＯ１１は、非特許文献１に記載されたＶＣＯと類似のものであり、その構成および動作は広く知られているので、ここでは詳しい説明は省略する。
【００４２】
実施形態の広帯域発振回路のＬＣ型ＶＣＯ１１は、発振周波数が８ＧＨｚ〜１２ＧＨｚの範囲で可変な相補の発振信号ＶＣＯ＋とＶＣＯ−を発生する。
【００４３】
図３に戻って、フィルタ１４は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを有する。ＰＭＯＳトランジスタは、発振信号ＶＣＯ＋を通過させるか否かを制御する通過スイッチを形成する。通過スイッチは、発振信号ＶＣＯ＋が入力される入力端子と、注入同期信号ＮＩＮＪを出力する出力端子を有し、ＰＭＯＳトランジスタのソースが入力端子に、ＰＭＯＳトランジスタのドレインが出力端子に、それぞれ対応する。ＮＭＯＳトランジスタは、通過スイッチの出力端子、すなわちＰＭＯＳトランジスタのソースをグランドレベルに接続するか否かを制御する接続スイッチを形成する。ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートには、ＩＬＦＤ１２の４つの分周信号のうちの分周信号Ｑ＋が印加される。
【００４４】
フィルタ１４では、分周信号Ｑ＋が低レベルの時には、ＰＭＯＳトランジスタが導通（オン）状態に、ＮＭＯＳトランジスタが遮断（オフ）状態になり、発振信号ＶＣＯ＋を通過させる。また、分周信号Ｑ＋が高レベルの時には、ＰＭＯＳトランジスタが遮断（オフ）状態に、ＮＭＯＳトランジスタが導通（オン）状態になり、発振信号ＶＣＯ＋を通過させず、出力端子は低レベルになる。
【００４５】
ＩＬＦＤ１２は、２個の差動インバータ１５Ａと１５Ｂをリング状に接続したリングオシレータ型の発振回路であり、１段目の差動インバータ１５Ａの第１の出力Ｉ＋が２段目の差動インバータ１５Ｂの第２の入力に、１段目の差動インバータ１５Ａの第２の出力Ｉ−が２段目の差動インバータ１５Ｂの第１の入力に、２段目の差動インバータ１５Ｂの第１の出力Ｑ＋が１段目の差動インバータ１５Ａの第１の入力に、２段目の差動インバータ１５Ｂの第２の出力Ｑ−が１段目の差動インバータ１５Ａの第２の入力に、それぞれ入力される。２個の差動インバータのバイアス用ＮＭＯＳトランジスタのゲートに制御部１３からの信号ＶｂＤが印加され、バイアス電圧が設定される。１段目の差動インバータの第１の出力と第２の出力の間にＮＭＯＳトランジスタ１６Ａが接続され、そのゲートに注入同期信号ＮＩＮＪが印加される。したがって、注入同期信号ＮＩＮＪが高レベルの時には、１段目の差動インバータ１５Ａの第１の出力Ｉ＋と第２の出力Ｉ−が短絡され、Ｉ＋とＩ−は同レベル（中間レベル）になる。ここで、短絡状態には、ある程度のインピーダンス（抵抗）で接続される状態も含まれるものとする。２段目の差動インバータ１５Ｂの第１の出力と第２の出力の間にＮＭＯＳトランジスタ１６Ｂが接続され、そのゲートはグランドレベルに接続される。したがって、このＮＭＯＳトランジスタ１６Ｂは、導通（オン）状態になることはなく、このＮＭＯＳトランジスタ１６Ｂを設けなくてもＩＬＦＤ１２は動作するが、実施形態では、１段目と２段目の差動インバータの対称性を向上するために設けている。なお、後述するように、対称性を一層向上するために、差動インバータ１５Ｂの第１の出力と第２の出力の間のインピーダンスを所定の値とするように、ＮＭＯＳトランジスタ１６Ｂのゲートに所定電位を印加するようにしてもよい。以上のように、ＩＬＦＤ１２は、４相の分周信号Ｉ＋、Ｉ−、Ｑ＋およびＱ−を発生する。
【００４６】
図５は、図３に示したＩＬＦＤ１２で、差動インバータをインバータ記号で表した場合の回路図である。
【００４７】
図３および図５に示した実施形態の広帯域発振回路のＩＬＦＤ１２は、特許文献１および非特許文献１に記載されたＩＬＦＤと類似のものであり、その構成および動作は知られているので、ここではこれ以上の詳しい説明は省略する。
【００４８】
図６は、実施形態の広帯域発振回路の動作を説明するタイムチャートであり、分周比にかかわらず分周信号の周期で正規化して示している。図６では、ILFD Outputは、４相の分周信号のうち、Ｉ＋、Ｉ−およびＱ＋を示している。
【００４９】
上記のように、フィルタ１４は、分周信号Ｑ＋が低レベルの時に発信信号ＶＣＯ＋を通過させ、分周信号Ｑ＋が高レベルの時に発信信号ＶＣＯ＋を遮断する。ここでは、分周信号Ｑ＋が最低レベル付近の短い期間のみ発信信号ＶＣＯ＋を通過させ、それ以外の期間は遮断するように、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの閾値が設定されているとする。これにより、注入同期信号ＮＩＮＪがＩＬＦＤ１２に供給される注入効率(Injection efficiency)は、図６に示すように、分周信号Ｑ＋の低レベル部分に対応して出現するパルス状に変化する。
【００５０】
図６において、ＶＣＯ＋は、点線で示す正弦波状に変化する。ＶＣＯ＋の高レベルが注入効率のパルスに一致する時に、注入同期信号ＮＩＮＪの高レベルがＩＬＦＤ１２に供給され、Ｉ＋とＩ−を同レベルにする。２分周(Divided by 2、以下同様)の場合、ＶＣＯ＋とＮＩＮＪが一致するのは、ＶＣＯ＋の２周期に１回、Ｑ＋の１周期に１回であり、この周期で発振する。言い換えれば、ＶＣＯ＋の２倍の周期で発振する。以下、同様に、３分周、４分周および５分周の場合、ＶＣＯ＋とＮＩＮＪが一致するのは、ＶＣＯ＋の３周期、４周期および５周期に１回、Ｑ＋の１周期に１回であり、ＶＣＯ＋の３倍、４倍、５倍の周期で発振する。
【００５１】
これに対して、３／２分周の場合、ＶＣＯ＋とＮＩＮＪが一致するのは、ＶＣＯ＋の３周期に１回で、Ｑ＋の２周期に１回であり、ＶＣＯ＋の２／３倍の周期で発振する。また、４／３分周の場合、ＶＣＯ＋とＮＩＮＪが一致するのは、ＶＣＯ＋の４周期に１回で、Ｑ＋の３周期に１回であり、ＶＣＯ＋の３／４倍の周期で発振する。さらに、５／３分周の場合、ＶＣＯ＋とＮＩＮＪが一致するのは、ＶＣＯ＋の５周期に１回で、Ｑ＋の３周期に１回であり、ＶＣＯ＋の３／５倍の周期で発振する。さらに、５／２分周の場合、ＶＣＯ＋とＮＩＮＪが一致するのは、ＶＣＯ＋の５周期に１回で、Ｑ＋の２周期に１回であり、ＶＣＯ＋の２／５倍の周期で発振する。
【００５２】
単に一対の分周信号を一致するように規制するだけであれば、上記周期の整数分の１の周期でも発振可能であるが、制御部１３から信号ＶｂＤによりＩＬＦＤ１２の自己発振周波数範囲を設定することにより、上記の周波数で発振させ、その発振状態を維持するようにロックする。
【００５３】
図７は、特許文献１に記載されたフィルタ１４を設けずに、ＶＣＯ＋を直接ＩＬＦＤ１２に供給する場合と、実施形態の場合の動作の差を、４分周を例として説明する図である。
【００５４】
図７に示すように、４分周の場合には、分周信号Ｉ＋およびＩ−の周期は、ＶＣＯ＋の４周期に一致する。ＶＣＯ＋を直接ＩＬＦＤ１２に供給すると、ＶＣＯ＋が供給された時、分周信号Ｉ＋とＩ−が同じレベルになり交差する。この時からＶＣＯ＋の１周期後、Ｉ＋は最小レベルに、Ｉ−が最大レベルになり、さらにＶＣＯ＋の１周期後（合計２周期後）、Ｉ＋とＩ−は交差し、さらにＶＣＯ＋の１周期後（合計３周期後）、Ｉ＋は最大レベルに、Ｉ−が最小レベルになり、さらにＶＣＯ＋の１周期後（合計４周期後）、Ｉ＋とＩ−は交差する。これが分周信号Ｉ＋とＩ−の１周期である。
【００５５】
図７の上側に示すように、ＶＣＯ＋を直接ＩＬＦＤ１２に供給する場合、分周信号Ｉ＋とＩ−が交差してからＶＣＯ＋の１周期後、Ｉ＋が最小レベルに、Ｉ−が最大レベルになる付近で、ＶＣＯ＋がＩＬＦＤ１２に供給され、Ｉ＋とＩ−の出力端子を短絡するように動作するため、Ｉ＋は少し増加し、Ｉ−は少し減少し、Ｉ＋とＩ−の波形が谷と山の部分で歪むことになる。この歪のため、ＶＣＯ＋の２周期後に再びＩ＋とＩ−が交差するタイミングが遅れ、４分周でロックするための位相シフト量が増加する。これが、位相雑音を増加させる。
【００５６】
これに対して、実施形態では、図７の下側に示すように、フィルタ１４により、分周信号Ｉ＋とＩ−が交差してから、ＶＣＯ＋の１周期、２周期および３周期後のＶＣＯ＋は遮断され、注入同期信号ＮＩＮＪは、このようなＶＣＯ＋のパルスを含まないので、Ｉ＋とＩ−の出力端子が短絡されることはない。このため、上記のような歪は発生せず、位相雑音も増加しない。
【００５７】
図８は、実施形態のフィルタ１４の変形例の構成を示す図である。
【００５８】
図８に示したフィルタ１４は、図３の実施形態のフィルタ１４において、通過スイッチを形成するＰＭＯＳトランジスタのゲートおよび接続スイッチを形成するＮＭＯＳトランジスタのゲートを、抵抗Ｒを介して所定の電位源ＶＦに接続すると共に、容量Ｃを介して分周信号Ｑ＋を印加する。図８のフィルタ１４は、電位源ＶＦの電位、抵抗Ｒおよび容量Ｃの容量値を適宜設定することにより、所望の注入効率を容易に設定できる。
【００５９】
図３および図５に示した実施形態の広帯域発振回路のＩＬＦＤ１２では、Ｉ＋とＩ−を出力する１段目の差動インバータ１５Ａの出力端子を接続するＮＭＯＳトランジスタ１６Ａのゲートに注入同期信号ＮＩＮＪを印加した。これに対して、Ｑ＋とＱ−を出力する２段目の差動インバータ１５Ｂの出力端子を接続するＮＭＯＳトランジスタ１６Ｂのゲートにはグランドレベルを印加して、このＮＭＯＳトランジスタ１６Ｂは実質的に動作しないように設定した。しかし、このＮＭＯＳトランジスタ１６Ｂを動作させてＱ＋とＱ−を同レベルにすること、すなわち短絡するように動作させることも可能である。
【００６０】
図９は、２段目の差動インバータの出力端子を接続するＮＭＯＳトランジスタ１６Ｂを、Ｑ＋とＱ−を短絡させるように動作させるＩＬＦＤ１２およびフィルタ１４の変形例の回路構成を示す図である。図９では、ＮＭＯＳトランジスタ１６Ａおよび１６Ｂのゲートに印加する注入同期信号ＮＩＮＪ＋およびＮＩＮＪ−を発生させるフィルタ回路１４Ａおよび１４Ｂは、図８に示した回路構成を備える。フィルタ回路１４Ａは、ＶＣＯ＋が供給され、容量Ｃを介して分周信号Ｑ＋が供給される。したがって、注入同期信号ＮＩＮＪ＋は、実施形態での注入同期信号ＮＩＮＪとほぼ同一の信号である。これに対して、フィルタ回路１４Ｂは、ＬＣ型ＶＣＯ１１の発生する他方の発振信号ＶＣＯ−が供給され、容量Ｃを介して分周信号Ｉ−が供給される。したがって、注入同期信号ＮＩＮＪ−は、注入同期信号ＮＩＮＪ＋を分周信号の１／４周期遅らせた信号に相当する。分周信号Ｉ＋とＩ−が交差するタイミングと、分周信号Ｑ＋とＱ−が交差するタイミングは、分周信号の１／４周期分ずれている。したがって、注入同期信号ＮＩＮＪ＋およびＮＩＮＪ−をＮＭＯＳトランジスタ１６Ａおよび１６Ｂのゲートに印加してＩ＋とＩ−およびＱ＋とＱ−を短絡することにより、同一の分周信号を異なる位置で規制することになり、実施形態に比べて分周信号をより強くロックすることになる。
【００６１】
ここで、ＩＬＦＤ１２において、注入同期信号を印加する位置について図１０を参照して説明する。なお、後述するように、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを用いることも可能である。図１０の（Ａ）は、ＮＭＯＳトランジスタ１６Ａを１段目の差動インバータ１５Ａの出力端子の間に配置し、ＮＭＯＳトランジスタ１６Ａのゲートに上記のＮＩＮＪ＋を印加する構成を示す。
【００６２】
図１０の（Ａ）の構成は、実施形態のＩＬＦＤ１２において、実質的に動作しないＮＭＯＳトランジスタ１６Ｂを除いた構成であり、第２実施例と同様の動作を行う。
【００６３】
図１０の（Ｂ）の構成は、図９に示した構成であり、図１０の（Ａ）の構成に比べて２分周時には強くロックできる。しかし、３分周、４分周、５分周や非整数の分周には適用できない。図１０の（Ｂ）の構成において、注入同期信号ＮＩＮＪ−を発生するフィルタ１４Ｂで、２分周には、ＶＦ２をフィルタ１４ＡのＶＦ１と同じとし、２分周以外の時には、ＶＦ２を高レベルに切り換えて、注入同期信号ＮＩＮＪ−が常時低レベルとなり、ＮＭＯＳトランジスタ１６Ｂが動作しないように切り換えてもよい。これにより、２分周時には強くロックし、２分周以外での分周が可能になる。
【００６４】
図１０の（Ｃ）の構成は、図１０の（Ａ）の構成において、１段目の差動インバータ１５Ａの出力端子間に、ＮＭＯＳトランジスタ１６Ａに加えて、ＮＭＯＳトランジスタ１６Ｃを設けた構成である。ＮＭＯＳトランジスタ１６Ｃのゲートに印加する注入同期信号ＮＩＮＪ＋’は、図８のフィルタ回路において、Ｑ＋の代わりにＱ−を供給することにより発生する。図１０の（Ｃ）の構成は、４分周のみに適用可能で、それ以外の分周比の場合には適用できない。
【００６５】
図１０の（Ｄ）の構成では、１段目の差動インバータ１５ＡのＩ−の出力端子をＮＭＯＳトランジスタ１６ＡＡを介してグランドレベルに接続し、Ｉ＋の出力端子をＮＭＯＳトランジスタ１６ＡＢを介してグランドレベルに接続し、２段目の差動インバータ１５ＢのＱ＋の出力端子をＮＭＯＳトランジスタ１６ＢＡを介してグランドレベルに接続し、Ｑ−の出力端子をＮＭＯＳトランジスタ１６ＢＢを介してグランドレベルに接続する。ＮＭＯＳトランジスタ１６ＡＡのゲートに印加する注入同期信号ＮＩＮＪ１は、図８のフィルタ回路において、Ｑ＋の代わりにＩ−を供給することにより発生する。同様に、ＮＭＯＳトランジスタ１６ＡＢ、１６ＢＡおよび１６ＢＢのゲートに印加する注入同期信号ＮＩＮＪ２〜４は、図８のフィルタ回路において、それぞれＱ＋の代わりにＩ＋、Ｑ＋およびＱ−を供給することにより発生する。なお、ＮＭＯＳトランジスタ１６ＡＡ、１６ＡＢ、１６ＢＡおよび１６ＢＢは、グランドレベル以外の所定の電位に接続することも可能である。また、ＮＭＯＳトランジスタ１６ＡＡ、１６ＡＢ、１６ＢＡおよび１６ＢＢを、ＰＭＯＳトランジスタとして、高電位源ＶＤＤまたは所定の電位に接続することも可能である。
【００６６】
図１１は、各分周比の場合に、分周信号Ｉ＋、Ｉ−、Ｑ＋およびＱ−に対して、どのタイミングでＶＣＯ＋およびＶＣＯ−を印加できるかを示す図であり、分周信号の１周期を４０として、Ｑ＋とＱ−の対については下線で表している。
【００６７】
図１１に示すように、分周信号Ｉ＋とＩ−の対は、０、２０、４０、６０で交差し、Ｑ＋とＱ−の対は１０、３０、５０で交差する。
【００６８】
２分周の場合には、発振信号ＶＣＯ＋は、分周信号Ｉ＋とＩ−に対して、０、２０、４０、６０で印加可能であり、ＶＣＯ−は、Ｑ＋とＱ−に対して１０、３０、５０で印加可能である。
【００６９】
３分周の場合には、発振信号ＶＣＯ＋は、分周信号Ｉ＋とＩ−に対して、０、１３（正確には４０／３）、２７、４０、５３で印加可能であり、ＶＣＯ−は、Ｑ＋とＱ−に対して、７、２０、３３、４７、６０で印加可能である。
【００７０】
４分周の場合には、発振信号ＶＣＯ＋は、分周信号Ｉ＋とＩ−に対して、０、１０、２０、３０、４０、５０、６０で印加可能であり、ＶＣＯ−は、Ｑ＋とＱ−に対して、５、１０、１５、２５、３５、４５、５５で印加可能である。
【００７１】
５分周の場合には、発振信号ＶＣＯ＋は、分周信号Ｉ＋とＩ−に対して、０、８、１６、２４、３２、４０、４８、５６で印加可能であり、ＶＣＯ−は、Ｑ＋とＱ−に対して、４、１２、２０、２８、３６、４４、５２、６０で印加可能である。
【００７２】
６分周の場合には、発振信号ＶＣＯ＋は、分周信号Ｉ＋とＩ−に対して、０、７、１３、２０、２７、３３、４０、４７、５３、６０で印加可能であり、ＶＣＯ−は、Ｑ＋とＱ−に対して、３、１３、２０、２７、３３、４０、４７、５３、６０で印加可能である。
【００７３】
４／３分周の場合には、発振信号ＶＣＯ＋は、分周信号Ｉ＋とＩ−に対して、０、３０、６０で印加可能であり、ＶＣＯ−は、Ｑ＋とＱ−に対して、１５、４５で印加可能である。
【００７４】
３／２分周の場合には、発振信号ＶＣＯ＋は、分周信号Ｉ＋とＩ−に対して、０、２７、５３で印加可能であり、ＶＣＯ−は、Ｑ＋とＱ−に対して１３、４０で印加可能である。
【００７５】
５／２分周の場合には、発振信号ＶＣＯ＋は、分周信号Ｉ＋とＩ−に対して、０、１６、３２、４８で印加可能であり、ＶＣＯ−は、Ｑ＋とＱ−に対して８、２４、４０、５６で印加可能である。
【００７６】
図１２は、図１０の（Ａ）から（Ｃ）に示した注入同期信号を印加する位置に関する例と、分周可能な分周比の関係を示す図である。図１０の（Ａ）の構成であれば、２分周、３分周、４分周、５分周、６分周、４／３分周、３／２分周、５／２分周が可能である。図１０の（Ｂ）の構成では、２分周と６分周が可能であるが、他の分周比では分周できない。図１０の（Ｃ）の構成では、４分周のみが可能であり、他の分周比では分周できない。
【００７７】
図１３は、実施形態において、発振信号の周波数ｆ０＝８ＧＨｚとして、４／３分周、３／２分周、５／３分周、５／２分周、２分周、３分周、４分周、５分周した場合の位相雑音を、分周信号の周波数を横軸として、表したグラフである。図１３に示すように、周波数が高くなると位相雑音も増加する。
【００７８】
図１４は、制御部１３が出力するＩＬＦＤ１２の差動インバータのバイアス電圧ＶｂＤと、ＩＬＦＤ１２の自己発振周波数の関係を示す図である。バイアス電圧ＶｂＤを増加させると、ＩＬＦＤ１２の自己発振周波数(Free-run frequency)は三角印で示すように増加する。したがって、ＩＬＦＤ１２が発生する分周信号の周波数に応じてバイアス電圧ＶｂＤを設定することにより、所望の分周比での分周が行える。分周比４／３、３／２、５／３、２、５／２、３、４、５の分周を行う場合のバイアス電圧ＶｂＤの範囲、すなわちＩＬＦＤ１２の発振がロックする周波数範囲、すなわちロックレンジを矢印で示す。
【００７９】
図１５は、実施形態の広帯域発振回路の出力する分周信号をさらに２分周するフリップフロップ回路を直列に接続して、非常に広い周波数範囲の分周信号を得られるようにした発振回路の構成を示す図である。
【００８０】
図１５に示すように、この発振回路は、ＬＣ型電圧制御発振器（ＶＣＯ）１１と、フィルタ付ＩＬＦＤ１９と、フィルタ付ＩＬＦＤ１９の出力する分周信号を順次２分周するように直列に接続した７個のフリップフロップ回路（ＦＦ）２０−１、２０−２、…、２０−７と、を備える。フィルタ付ＩＬＦＤ１９は、実施形態のＩＬＦＤ１２と、制御部１３と、フィルタ１４と、を含む。言い換えれば、この発振回路は、実施形態の広帯域発振回路に、７個のフリップフロップ回路（ＦＦ）２０−１、２０−２、…、２０−７を直列に接続した回路である。
【００８１】
ＶＣＯ１１は、周波数ｆ０の発振信号を出力し、その周波数は所定の範囲で可変である。この発振信号は、フィルタ付ＩＬＦＤ１９に供給されると共に、第１の出力端子に出力される。
【００８２】
フィルタ付ＩＬＦＤ１９は、適宜設定された分周比Ｎで分周した分周信号を出力する。この周波数ｆ０／Ｎの分周信号は、ＦＦ２０−１に供給されると共に、第２の出力端子に出力される。
【００８３】
ＦＦ２０−１は、周波数ｆ０／Ｎの分周信号を２分周して周波数ｆ０／２Ｎの分周信号を出力する。この周波数ｆ０／２Ｎの分周信号は、ＦＦ２０−２に供給されると共に、第３の出力端子に出力される。以下同様に、ＦＦ２０−２〜２０−７は、供給される分周信号を２分周して次段に供給すると共に、第４〜第９出力端子に出力する。
【００８４】
第１〜第９出力端子から出力される発振（分周）信号を選択するセレクタを設ければ、所望の周波数の発振信号が得られる。
【００８５】
図１６は、図１５の発振回路で得られる発振信号の周波数範囲を説明する図である。
【００８６】
図１６に示すように、ＶＣＯ１１は、７．８ＧＨｚ〜１０．５ＧＨｚの可変周波数範囲を有する。
【００８７】
フィルタ付ＩＬＦＤ１９は、ＶＣＯ１１の出力する発振信号を４／３、３／２、５／３、２、５／２、３、４および５分周して、１５．６ＧＨｚ〜７．８７５ＧＨｚの周波数範囲の分周信号を出力する。各分周信号は、隣接する周波数の分周信号と範囲がオーバーラップしており、１．５６ＧＨｚ〜７．８７５ＧＨｚの周波数範囲の分周信号を連続して得ることができる。
【００８８】
ＦＦ２０−１〜２０−７は、フィルタ付ＩＬＦＤ１９の出力する分周信号を分周して１．５６ＧＨｚ以下の発振（分周）信号を発生する。ここでは１／２７までの分周が行われるので、最小周波数は１２．３ＭＨｚ（０．０１ＧＨｚ）の発振信号を得ることが可能である。
【００８９】
図１７は、特許文献１および非特許文献１に記載された発振回路で得られる発振信号の周波数範囲を説明する図である。
【００９０】
図１６と比べて、ＶＣＯの可変周波数範囲が８ＧＨｚ〜１２ＧＨｚと広いこと、６ＧＨｚ〜８ＧＨｚの周波数範囲の発振（分周）信号は得られないこと、およびＩＬＦＤの発生する分周信号の周波数範囲が一部オーバーラップしていないことが異なる。
【００９１】
本発明の広帯域発振回路を利用すれば、特許文献１および非特許文献１に記載された発振回路での問題点が解消できる。
【００９２】
上記実施形態では、フィルタに供給する分周信号に同期したフィルタ制御信号として、ＩＬＦＤ１２が発生する４相の分周信号Ｉ＋、Ｉ−、Ｑ＋、Ｑ−のいずれかまたはそれらの組合せを利用したが、それ以外の信号でも、分周信号に同期したであればフィルタ制御信号として利用可能である。
【００９３】
図１８は、ＶＣＯ１１の出力するＶＣＯ＋またはＶＣＯ−をフィルタ制御信号として利用するフィルタの変形例の構成を示す図である。このフィルタは、図８の構成に加えて、ＶＣＯ＋またはＶＣＯ−を分周する分周回路３０を備え、ＶＣＯ＋またはＶＣＯ−の分周信号を容量Ｃに供給する。ＩＬＦＤ１２が発生する分周信号は、ＶＣＯ１１の出力するＶＣＯ＋またはＶＣＯ−に同期しているので、注入同期信号ＮＩＮＪを発生させることが可能である。
【００９４】
本発明の広帯域発振回路は、ＰＬＬ回路の一部として使用することも可能である。また、本発明の広帯域発振回路を、特許文献１に記載されたように、ＬＣ型ＶＣＯをＰＬＬ回路に一部として使用し、その出力をフィルタを介してＩＬＦＤに入力して分周信号を発生するように使用することも可能である。
【００９５】
以上、本発明の実施形態を説明したが、記載した実施形態は発明を説明するためのもので、当業者には、特許請求の範囲において各種の変形例があり得ることが容易に理解可能である。以下、いくつかの変形例を図示し、簡単に説明する。
【００９６】
図１９は、フィルタ１４の変形例を示す図である。図１９の（Ａ）は、図８のフィルタにおいて、通過スイッチをＮＭＯＳトランジスタに、接続スイッチをＰＭＯＳトランジスタに変更したもので、ＰＭＯＳトランジスタの一方の端子は高電位源ＶＤＤに接続され、分周信号Ｑ−が供給される。
【００９７】
図１９の（Ｂ）は、図８のフィルタにおいて、通過スイッチをＮＭＯＳトランジスタに変更したもので、ＮＭＯＳトランジスタのゲートには分周信号Ｑ−が供給され、ＰＭＯＳトランジスタのゲートには分周信号Ｑ＋が供給される。
【００９８】
図１９の（Ｃ）は、図８のフィルタにおいて、接続スイッチをＰＭＯＳトランジスタに変更したもので、ＰＭＯＳトランジスタの一方の端子は高電位源ＶＤＤに接続され、ＮＭＯＳトランジスタのゲートには分周信号Ｑ−が供給され、ＰＭＯＳトランジスタのゲートには分周信号Ｑ＋が供給される。
【００９９】
図２０は、ＩＬＦＤ１２の注入同期信号を印加する部分の変形例を示す図である。図２０の（Ａ）は、図５のＩＬＦＤ１２において、ＮＭＯＳトランジスタ１６Ａおよび１６Ｂを、ＰＭＯＳトランジスタとしたもので、ＰＭＯＳトランジスタ１６Ｂのゲートは高電位源ＶＤＤに接続される。ＰＭＯＳトランジスタ１６Ａのゲートに印加する信号ＮＩＮＪ＋は、例えば、図１９の（Ａ）および（Ｃ）の接続トランジスタがＰＭＯＳトランジスタであるフィルタ１４で発生した信号を使用する。一般的に、ＩＬＦＤ１２の差動インバータの出力端子を短絡または所定の電位に接続するトランジスタとしてＮＭＯＳトランジスタを使用する場合には、接続トランジスタがＮＭＯＳトランジスタであるフィルタ１４で発生した信号を使用することが望ましく、ＩＬＦＤ１２の差動インバータの出力端子を短絡（接続）または所定の電位に接続するトランジスタとしてＰＭＯＳトランジスタを使用する場合には、接続トランジスタがＰＭＯＳトランジスタであるフィルタ１４で発生した信号を使用することが望ましい。
【０１００】
図２０の（Ｂ）は、図５のＩＬＦＤ１２において、ＮＭＯＳトランジスタ１６Ｂのゲートを、抵抗と容量を並列に接続した回路を介してグランドに接続したものである。この構成では、ＮＭＯＳトランジスタ１６Ｂのゲート電圧をグランドレベル以外の所定のレベルに適宜設定して、差動インバータ１５Ａと１５Ｂの出力端子間のインピーダンスを揃えることが可能である。
【０１０１】
図２１は、ＩＬＦＤ１２の変形例の回路構成を示す図である。図３のＩＬＦＤ１２は、２個の差動インバータを有する差動型リングオシレータであったのに対して、図２１のＩＬＦＤは、シングルエンド型のリングオシレータである。２個のインバータをリング状に接続した発振回路が２個設けられており、フィルタ１４Ａおよび１４Ｂからの逆相の注入電荷信号により、２個のＮＭＯＳトランジスタが導通して発振が制御される。これ以上の詳しい説明は省略する。
【０１０２】
以上説明した実施形態および変形例以外にも多数の変形例が可能であることは、当業者には容易に理解可能である。また、記載した実施形態および変形例では、一部の要素が他の例の要素と置き換え可能であることも、当業者には容易に理解可能である。
【産業上の利用可能性】
【０１０３】
本発明は、広い周波数範囲の発振信号を発生する広帯域発振回路に適用可能である。
【符号の説明】
【０１０４】
１１ ＬＣ型電圧制御発振器（ＶＣＯ）
１２ 注入同期型周波数分周器（ＩＬＦＤ）
１３ 制御部
１４、１４Ａ、１４Ｂ フィルタ
１５Ａ、１５Ｂ 差動インバータ
【特許請求の範囲】
【請求項１】
発振信号を出力する発振器と、
前記発振器の出力する前記発振信号を受け、フィルタリングして注入同期信号を出力するフィルタと、
自己発振動作を行い、前記注入同期信号により発振動作が規制されて前記発振信号の分周信号を出力し、制御信号に応じて分周比が変化する注入同期型周波数分周器と、を備え、
前記フィルタは、前記分周信号に同期したフィルタ制御信号に応じて、前記発振信号を通過させる通過特性を時間的に制御して前記注入同期信号を発生することを特徴とする広帯域発振回路。
【請求項２】
前記注入同期型周波数分周器は、整数比以外の分周比の分周信号も出力する請求項１に記載の広帯域発振回路。
【請求項３】
前記発振器は、出力する前記発振信号の周波数を所定範囲で変化可能である請求項１または２に記載の広帯域発振回路。
【請求項４】
前記注入同期型周波数分周器は、リングオシレータ型である請求項１から３のいずれか１項に記載の広帯域発振回路。
【請求項５】
前記注入同期型周波数分周器は、前記制御信号に応じて、前記リングオシレータ型の注入同期型周波数分周器を構成する増幅器のバイアス電圧を変化させることにより、前記分周比が変化する請求項４に記載の広帯域発振回路。
【請求項６】
前記注入同期型周波数分周器は、差動２段構成のリングオシレータ型である請求項４または５に記載の広帯域発振回路。
【請求項７】
前記フィルタ制御信号は、前記リングオシレータ型の注入同期型周波数分周器の一方の段の出力信号を使用し、
前記注入同期信号に応じて、前記リングオシレータ型の注入同期型周波数分周器の他方の段の出力を接続する請求項６に記載の広帯域発振回路。
【請求項８】
前記フィルタは、
前記発振信号が入力される入力端子および前記注入同期信号を出力する出力端子を備え、前記発振信号を通過させる通過特性を制御する通過スイッチと、
前記通過スイッチの前記出力端子を所定の電位に接続するか否かを制御する接続スイッチと、を備え、
前記フィルタ制御信号に応じて、前記通過スイッチが前記発振信号の通過を抑圧する状態になると共に前記接続スイッチが接続状態になる請求項１から７のいずれか１項に記載の広帯域発振回路。
【請求項９】
前記通過スイッチと前記接続スイッチは、２個のトランジスタで構成され、前記注入同期型周波数分周器の出力する前記分周信号が、前記２個のトランジスタのゲートに印加される請求項８に記載の広帯域発振回路。
【請求項１０】
前記通過スイッチと前記接続スイッチは、２個のトランジスタで構成され、
前記２個のトランジスタのゲートは、抵抗を介して所定の電位に接続されると共に、容量を介して前記分周信号が印加される請求項８に記載の広帯域発振回路。
【請求項１】
発振信号を出力する発振器と、
前記発振器の出力する前記発振信号を受け、フィルタリングして注入同期信号を出力するフィルタと、
自己発振動作を行い、前記注入同期信号により発振動作が規制されて前記発振信号の分周信号を出力し、制御信号に応じて分周比が変化する注入同期型周波数分周器と、を備え、
前記フィルタは、前記分周信号に同期したフィルタ制御信号に応じて、前記発振信号を通過させる通過特性を時間的に制御して前記注入同期信号を発生することを特徴とする広帯域発振回路。
【請求項２】
前記注入同期型周波数分周器は、整数比以外の分周比の分周信号も出力する請求項１に記載の広帯域発振回路。
【請求項３】
前記発振器は、出力する前記発振信号の周波数を所定範囲で変化可能である請求項１または２に記載の広帯域発振回路。
【請求項４】
前記注入同期型周波数分周器は、リングオシレータ型である請求項１から３のいずれか１項に記載の広帯域発振回路。
【請求項５】
前記注入同期型周波数分周器は、前記制御信号に応じて、前記リングオシレータ型の注入同期型周波数分周器を構成する増幅器のバイアス電圧を変化させることにより、前記分周比が変化する請求項４に記載の広帯域発振回路。
【請求項６】
前記注入同期型周波数分周器は、差動２段構成のリングオシレータ型である請求項４または５に記載の広帯域発振回路。
【請求項７】
前記フィルタ制御信号は、前記リングオシレータ型の注入同期型周波数分周器の一方の段の出力信号を使用し、
前記注入同期信号に応じて、前記リングオシレータ型の注入同期型周波数分周器の他方の段の出力を接続する請求項６に記載の広帯域発振回路。
【請求項８】
前記フィルタは、
前記発振信号が入力される入力端子および前記注入同期信号を出力する出力端子を備え、前記発振信号を通過させる通過特性を制御する通過スイッチと、
前記通過スイッチの前記出力端子を所定の電位に接続するか否かを制御する接続スイッチと、を備え、
前記フィルタ制御信号に応じて、前記通過スイッチが前記発振信号の通過を抑圧する状態になると共に前記接続スイッチが接続状態になる請求項１から７のいずれか１項に記載の広帯域発振回路。
【請求項９】
前記通過スイッチと前記接続スイッチは、２個のトランジスタで構成され、前記注入同期型周波数分周器の出力する前記分周信号が、前記２個のトランジスタのゲートに印加される請求項８に記載の広帯域発振回路。
【請求項１０】
前記通過スイッチと前記接続スイッチは、２個のトランジスタで構成され、
前記２個のトランジスタのゲートは、抵抗を介して所定の電位に接続されると共に、容量を介して前記分周信号が印加される請求項８に記載の広帯域発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１１−１６０２７６（Ｐ２０１１−１６０２７６Ａ）
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願番号】特願２０１０−２１３３５（Ｐ２０１０−２１３３５）
【出願日】平成２２年２月２日（２０１０．２．２）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願日】平成２２年２月２日（２０１０．２．２）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
[ Back to top ]