抵抗の調整機能を有する演算回路
【課題】ＭＯＳスイッチによる抵抗の調整機能を有する演算回路において、面積の増加を最小限に留め、かつ、非常に簡易な方法でＭＯＳスイッチの寄生容量の影響を抑える演算回路を提供する。
【解決手段】ＭＯＳスイッチ２１−２３のゲートやバックゲートに、調整対象の抵抗１１−１３よりも数倍以上大きな抵抗３１−３３、６１を設けることにより、寄生容量でできる極とほぼ同じ周波数にゼロが発生し、寄生容量の影響を抑えることができる。この抵抗には、絶対値バラつきや温度特性、相対バラつきやノイズ等の特性は要求されないため、用いるプロセスで最もシート抵抗の高い抵抗を細い幅で作成すればよく、面積の増加量は少ない。また、抵抗は容量よりも微細化が容易であるため、今後更にプロセスの微細化が進んでも本発明を変わらず使用できる。
【解決手段】ＭＯＳスイッチ２１−２３のゲートやバックゲートに、調整対象の抵抗１１−１３よりも数倍以上大きな抵抗３１−３３、６１を設けることにより、寄生容量でできる極とほぼ同じ周波数にゼロが発生し、寄生容量の影響を抑えることができる。この抵抗には、絶対値バラつきや温度特性、相対バラつきやノイズ等の特性は要求されないため、用いるプロセスで最もシート抵抗の高い抵抗を細い幅で作成すればよく、面積の増加量は少ない。また、抵抗は容量よりも微細化が容易であるため、今後更にプロセスの微細化が進んでも本発明を変わらず使用できる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳスイッチによる抵抗の調整機能を有する演算回路に関する。
【背景技術】
【０００２】
従来より、入力抵抗、あるいは帰還抵抗の調整により、オペアンプのゲインを切り替える方法は、信号処理を行う多種多様な技術分野で行われてきた。特許文献１に示すように、オペアンプの帰還抵抗を複数の抵抗を直列に並べて構成し、その抵抗値に傾斜をつけ、それぞれの抵抗と並列にスイッチを設け抵抗値を調整する、という手段はその代表的なものの一つである。
【０００３】
従来、スイッチはディスクリートの部品により、機械的に開閉されていたが、集積回路の発展により、スイッチにはＭＯＳを用いるようになった。また、近年の集積技術の発展により、メモリを内蔵できるプロセスが開発され、メモリをデジタル回路で制御し、抵抗値を調整することも可能となった。このことにより、ＭＯＳスイッチによる抵抗の調整は今後、より一層多くの技術分野で用いられていくと考えられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭５８−２９２０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、スイッチをＭＯＳで構成すると、ＭＯＳの寄生容量により極が発生し、スイッチのない時に比べて高い周波数帯域で位相が変化し、位相余裕がなくなり発振しやすくなる。従来、この対策として、オペアンプ内部に位相補償の容量を追加、あるいは新たに設けることで、低い周波数に極を作り、寄生容量の影響を見えなくしていた。この様子を図９に示す。
【０００６】
ただし、この方法では、オペアンプの周波数特性が劣化してしまい、動作速度が落ちる、という課題がある。また、位相補償の容量で回路の面積が増大してしまうという課題もある。これは、微細プロセスになるほど大きな問題となりうる。容量の微細化は困難であるためである。
【０００７】
そこで、本発明は、上記従来の問題点を解決するもので、面積の増加を最小限に留め、かつ、非常に簡易な方法でＭＯＳスイッチの寄生容量の影響を抑える演算回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明の一つの局面に従うと、演算回路は、オペアンプと、ゲインを決めるための少なくとも一つの第一の抵抗を備え、その抵抗値を調整するための少なくとも一つのＭＯＳスイッチを有し、前記ＭＯＳスイッチのゲートには第二の抵抗を、バックゲートには第三の抵抗を備えたことを特徴とする。ただし、第二の抵抗と第三の抵抗は必ずしも両方備える必要はなく、どちらか片方でもよい。なお、第二、第三の抵抗は第一の抵抗より大きければ大きいほど効果が出やすい。
【０００９】
このような構成により、ＭＯＳスイッチの寄生容量が見えにくくなり、その影響を抑える効果を奏する。
【００１０】
なお「オペアンプと、ゲインを決めるための少なくとも一つの第一の抵抗を備えた演算回路」について補足するなら、オペアンプと抵抗を使っていれば、反転増幅器でも、Ｉ−Ｖ変換器でも、差動増幅器でもよい。また、入力抵抗やフィードバック抵抗を分割して複数個の抵抗で構成していた場合も含まれる。
【００１１】
なお「その抵抗値を調整するための少なくとも一つのＭＯＳスイッチを有し」について補足すると、抵抗は複数あってもその全てにスイッチをつける必要はなく、最低一つでもあればよい。
【発明の効果】
【００１２】
本発明において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１３】
ゲートに十分大きな抵抗を備えることにより、ゲートソース間とゲートドレイン間、バックゲートゲート間の寄生容量により生じる極と、ほぼ同じ周波数にゼロ点を発生させ、寄生容量の影響を抑える効果がある。また、バックゲートに十分大きな抵抗を備えることにより、バックゲートソース間とバックゲートドレイン間、バックゲートゲート間の寄生容量により生じる極と、ほぼ同じ周波数にゼロ点を発生させ、寄生容量の影響を抑える効果がある。以上の効果により、ＭＯＳスイッチのあるなしでオペアンプの周波数特性に変化が出ない。よって、位相補償の容量を追加する必要もなく、容量による面積の増加がない。
【００１４】
また、ゲート、バックゲートに備える抵抗は大きい方が望ましいが、この抵抗には絶対値のバラつきや温度特性、相対精度、低ノイズなどの特性は要求されない。よって、一般的にそれらの特性の悪い、高シート抵抗のものを細い幅で作ることができるため、面積の増加量は小さくできる。また、容量と異なり抵抗は微細化が容易であるため、微細プロセスにおいても面積の増加率はほとんど変わらないため、今後のトレンドとマッチしている。
【図面の簡単な説明】
【００１５】
【図１】実施形態１による演算回路の例を示す図
【図２ａ】本特許を適用しない演算回路の等価回路を示す図
【図２ｂ】本特許を適用しない演算回路の等価回路を示す図
【図２ｃ】本特許を適用しない演算回路の等価回路を示す図
【図３】図１に示した演算回路の等価回路を示す図
【図４】図１に示した演算回路の変形例を示す図
【図５】実施形態２による演算回路の例を示す図
【図６】図５に示した演算回路の等価回路を示す図
【図７】実施形態３による演算回路の例を示す図
【図８】図７に示した演算回路の等価回路を示す図
【図９】従来技術の課題を示す図
【発明を実施するための形態】
【００１６】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００１７】
（実施形態１）
図１は、実施形態１による演算回路の例を示す図である。図の演算回路は、オペアンプ１を用いた反転アンプである。１の非反転入力端子Ｎ１には、リファレンス電圧を接続し、反転入力端子Ｎ２と入力端子Ｎ３の間には入力抵抗１４、Ｎ２と出力端子Ｎ４の間には、帰還抵抗１１、１２、１３を直列に接続する。２１、２２、２３の３つのＰＭＯＳスイッチを抵抗１１〜１３それぞれに並列に接続する。それぞれのスイッチのゲートには、ゲート抵抗３１、３２、３３を接続する。３１〜３３のゲートと逆側の端子は、ロー電圧、ハイ電圧（例えば、ロー電圧はＧＮＤ、ハイ電圧はＶＣＣ）に接続し、スイッチをオンオフさせ、帰還抵抗の値を調整する。ロー電圧ハイ電圧の切り替えは、例えば内部のメモリを制御することにより行う。バックゲートは適当に高い電圧に接続する。例えば、抵抗１２の値を抵抗１１の倍、抵抗１３の値を抵抗１２の倍、というようにすれば、帰還抵抗の合計は０から抵抗１１の７倍まで等間隔で８パターンに調整することができる。
【００１８】
［従来構成の等価回路］
まず、従来の構成である、ゲートに抵抗がない演算回路の等価回路を考える。スイッチのゲートは直接ロー、あるいはハイ電圧に繋がり、スイッチをオンオフさせる。今、仮に、スイッチ２１、２３はオフ、２２はオンしている状態であるとする。この時、図１の点線矢印で示すように、抵抗１１、スイッチ２２、抵抗１３を経由してフィードバックがかかる。
【００１９】
図２ａに、全ての構成要素、寄生容量を考慮した等価回路を示す。出力端子Ｎ４から見ると、まず、オペアンプ１の出力インピーダンス１５があり、次に抵抗１１が見える。その先がスイッチ２２のソース端子Ｎ５となり、バックゲート端子Ｎ７との間に容量４１、ゲート端子Ｎ８との間に容量４２が付く。ソース端子Ｎ５とドレイン端子Ｎ６の間には、容量４３とスイッチ２２のオン抵抗１６が並列に見える。また、ドレイン端子Ｎ６とバックゲート端子Ｎ７との間に容量４４、ドレイン端子Ｎ６とゲート端子Ｎ８との間に容量４５、また、ゲート端子Ｎ８とバックゲート端子Ｎ７の間には容量４６が付く。ドレイン端子Ｎ６の先は、抵抗１３を介して反転入力端子Ｎ２に繋がり、Ｎ２と入力端子Ｎ３の間には、入力抵抗１４がある。
【００２０】
本演算回路のような構成では、一般的にスイッチのオン抵抗は、調整対象の抵抗より十分小さい値にする。オン抵抗が大きいと、抵抗切り替え時の線形性が失われるためである。つまり、スイッチ２２のオン抵抗１６は抵抗１１に比べ十分小さいと仮定して差し支えない。その仮定の元では、ソース端子Ｎ５とドレイン端子Ｎ６が共通となるため、Ｎ５とＮ６の間の容量４３は無視でき、ソース端子とドレイン端子に分けて考えていた寄生容量は、まとめることができる。また、抵抗１３より先には容量が存在しないため、周波数特性に影響を与えない。これらを考慮すると、等価回路は図２ｂのように簡易化できる。
【００２１】
出力端子Ｎ４から見て、まず、出力インピーダンス１５と抵抗１１が見えるのは図２ａと同様である。その先のソースドレイン端子Ｎ９が、ソース端子Ｎ５とドレイン端子Ｎ６が共通となった端子である。Ｎ９とゲート端子Ｎ８との間に容量４７が、バックゲート端子Ｎ７との間に容量４８が付く。４７の容量値は、ソースゲート間容量４２とドレインゲート間容量４５を、４８の容量値は、ソースバックゲート間容量４１とドレインバックゲート間容量４４を、それぞれ足し合わせたものである。そして、図２ａと同様、ゲート端子Ｎ８とバックゲート端子Ｎ７の間に容量４６が付く。
【００２２】
次に、図２ｂの回路の、出力端子から反転入力端子までの伝達関数を求める。出力インピーダンス１５の値をＲｏｕｔ、抵抗１１の値をＲ、容量４７の値をＣｇ、容量４８の値をＣｂ、容量４６の値をＣｇｂとする。
【００２３】
本発明の効果を明確にするために、ゲートに付く容量４７が主因であるローパスフィルタの伝達関数Ｇ１１（ｓ）と、バックゲートに付く容量４８が主因であるローパスフィルタの伝達関数Ｇ１２（ｓ）の２つに分けて考える。但し、容量４６がどちらの経路で考える際にも影響を及ぼすため、単純に分割は出来ない。そこで、図２ｃで表すように、Ｇ１１（ｓ）を求める時はバックゲート端子Ｎ７を、Ｇ１２（ｓ）を求める時はゲート端子Ｎ８を、それぞれ開放する。こうすれば、単純なＲＣのローパスフィルタとして考えることができる。
【００２４】
前者の場合、容量４７と並列に、容量４６と４８の直列の容量が入ることになるため、合成容量５１の値Ｃｇ’は、Cg'=Cg+(Cb*Cgb)/(Cb+Cgb)となる。抵抗はＲｏｕｔ＋Ｒであるため、G11(s)= 1/(1+sCg' (Rout+R))となる。
【００２５】
後者の場合、容量４８と並列に、容量４６と４７の直列の容量が入ることになるため、合成容量５２の値Ｃｂ’は、Cb'=Cb+(Cg*Cgb)/(Cg+Cgb)となり、G12(s)= 1/(1+sCb' (Rout+R))となる。
【００２６】
なお、ＣｇｂがＣｇやＣｂに対して十分小さい場合は、Cg'≒Cg、Cb'≒Cbである。
【００２７】
［実施形態１の等価回路］
図３は本発明で提案する、ゲートに抵抗３１〜３３がある場合の等価回路である。図２ｂのＭＯＳスイッチのゲート端子Ｎ８とＧＮＤの間に抵抗３２を挿入した構成で、その他の構成は図２ｂと同じである。抵抗３２の値をＲｇとする。
【００２８】
こちらも、Ｃｇ’とＣｂ’による伝達関数を分けて考える。Ｃｇ’によりできるフィルタの伝達関数Ｇ２１（ｓ）はG21(s)=(Rg+1/sCg')/(R+Rout+Rg+1/sCg')=(1+sCg'Rg)/(1+sCg'(R+Rout+Rg))この時、Ｒ＋Ｒｏｕｔ≪Ｒｇならば、G21(s)≒1となり、Ｒｇが十分大きい時は、Ｃｇ’の影響をキャンセルできることが分かる。これは、伝達関数の式から明らかなように、周波数fp=2*π*Cg'(R+Rout+Rg)にできた極を、周波数fz=2*π*Cg'*Rgにできるゼロが打ち消すためである。
【００２９】
一方、Ｃｂ’によりできるフィルタの伝達関数Ｇ２２（ｓ）は、抵抗３２がないときと同様に、G22(s)=G12(s)= 1/(1+sCb' (Rout+R))となり、バックゲートの寄生容量の影響は残る。このＣｂ’による極の影響を消すためには、図４に示すように、ＭＯＳスイッチのソース端子とバックゲート端子をショートするのが望ましい。そのようにすれば、ソースバックゲート間容量、ドレインバックゲート間容量は無視できる。さらに、ゲートバックゲート間容量はゲートソース間容量と同じ場所に付くことになるため、ゲート抵抗３１〜３３により、キャンセルでき、結果、全てのバックゲートに付く寄生容量は無視できる。しかし、その方法では、全てのＭＯＳのバックゲートを分ける必要があり、集積化する際に面積が大きくなる問題がある。その問題を解決する形態が実施形態２である。
【００３０】
（実施形態２）
図５は、実施形態２による演算回路の例を示す図である。実施形態１の構成に、バックゲート抵抗６１を加えたもので、その他の構成は実施形態１と同様である。図に示すように複数のＭＯＳのバックゲートは全てショートした後、一つの抵抗で固定電位に繋ぐのが望ましい。こうすれば、バックゲートを全て共通で作成できるため、面積を小さく作ることができる。但し、全てのＭＯＳスイッチのリーク電流が一つの抵抗に流れることになるため、高温時等、リーク電流が増えたときにバックゲートの電位がずれる可能性が高いことに注意しなければならない。なお、実施形態１のゲート抵抗のように、それぞれのＭＯＳのバックゲート毎に抵抗を設けてもよい。ただし、全てのＭＯＳのバックゲートを分けて作成する必要があるため、面積は大きくなる。
【００３１】
［実施形態２の等価回路］
これまでと同様、スイッチ２２のみオンした時の、オペアンプの出力から見た図５の等価回路を図６に示す。図３の構成に加えて、バックゲートに抵抗６１を加えたもので、その他の構成は図３と同様である。抵抗６１の値をＲｂとする。実施形態１の時と同様に、Ｃｇ’とＣｂ’による伝達関数を分けて考える。Ｃｇ’によりできるフィルタの伝達関数Ｇ３１（ｓ）は、実施形態１と同様、
G31(s)= G21(s)= (1+sCg'Rg)/(1+sCg'(R+ROUT+Rg)) ≒１（Rg>>R+ROUTのとき）
である。一方、Ｃｂ’によりできるフィルタの伝達関数は、
G32(s)= (1+sCb'Rb)/(1+sCb'(R+ROUT+Rb))≒１（Rb>>R+ROUTのとき）となる。
以上のことから、Ｒｇ≫Ｒ＋ＲＯＵＴかつ、Ｒｂ≫Ｒ＋ＲＯＵＴであれば、ＭＯＳスイッチの寄生容量の大部分の影響をキャンセルすることができる。
【００３２】
（実施形態３）
例えば、バックゲートソース間、バックゲートドレイン間の電位差が小さいとき等、これらの接合容量が、ゲート端子の寄生容量より大きくなる時がある。このように、バックゲートの接合容量が支配的な場合は、バックゲートにのみ抵抗を入れても良い。つまり、図５から、ゲート抵抗３１〜３３をなくした構成である。その構成を図７に示す。
【００３３】
［実施形態３の等価回路］
これまでと同様、スイッチ２２のみオンした時の、オペアンプの出力から見た図７の等価回路を図８に示す。こちらも、図６からゲート抵抗３２をなくした構成である。これまでと同様に、Ｃｇ’とＣｂ’による影響を分けて考える。
【００３４】
Ｃｇ’によるフィルタの伝達関数Ｇ４１（ｓ）は、G41(s)= G11(s)= 1/(1+sCg' (Rout+R))
Ｃｂ’によるフィルタの伝達関数Ｇ４２（ｓ）は
G42(s)= G32(s)= (1+sCb'Rb)/(1+sCb'(R+Rout+Rb))≒１（Rb>>R+Routのとき）
となり、ＲｂがＲ＋Ｒｏｕｔより十分大きければ、Ｃｂ’の影響をキャンセルすることができる。
【００３５】
（実施形態の変形例）
全ての実施形態において、反転アンプを例に説明しているが、抵抗とオペアンプを用いていれば、反転アンプにこだわらない。非反転アンプやＩ−Ｖ変換アンプ、加算アンプ、差動アンプ等でも構わない。また、調整する抵抗はフィードバック抵抗でなく、入力抵抗等他の抵抗でも良い。また、抵抗は直列に並んでいなくても、並列や、直列と並列の組み合わせでもよい。また、抵抗とＭＯＳスイッチは並列ではなく、直列でも良い。また、用いる全てのＭＯＳスイッチのゲート、あるいはバックゲートに抵抗を備える必要はない。また、スイッチはＰＭＯＳでなく、ＮＭＯＳやアナログスイッチでもよい。また、スイッチの数は２個以下や４個以上でもよい。
【産業上の利用可能性】
【００３６】
以上のように、ＭＯＳのゲートやバックゲートに高抵抗を挿入して、寄生容量の影響を抑える本回路構成は、非常に簡易であり、かつ、面積の増加も小さい。また、抵抗を入れることによる懸念も、本回路においてはほとんどない。よって、集積回路を用いる多種多様な分野において好適な回路構成である。
【符号の説明】
【００３７】
１ オペアンプ
１１ 帰還抵抗１
１２ 帰還抵抗２
１３ 帰還抵抗３
１４ 入力抵抗
１５ オペアンプの出力インピーダンス
１６ ＰＭＯＳスイッチ２２のオン抵抗
２１ ＰＭＯＳスイッチ１
２２ ＰＭＯＳスイッチ２
２３ ＰＭＯＳスイッチ３
３１ ゲートに設ける抵抗１
３２ ゲートに設ける抵抗２
３３ ゲートに設ける抵抗３
３４ バックゲートに設ける抵抗
４１ ソースバックゲート間接合容量
４２ ソースゲート間寄生容量
４３ ソースドレイン間寄生容量
４４ ドレインバックゲート間接合容量
４５ ドレインゲート間寄生容量
４６ ゲートバックゲート間寄生容量
４７ ４１と４３の並列容量
４８ ４２と４４の並列容量
５１ ４６と４８の直列容量と４７の並列容量
５２ ４６と４７の直列容量と４８の並列容量
Ｎ１ オペアンプ１の非反転入力端子
Ｎ２ オペアンプ１の反転入力端子
Ｎ３ 入力端子
Ｎ４ 出力端子
Ｎ５ ＰＭＯＳスイッチ２２のソース端子
Ｎ６ ＰＭＯＳスイッチ２２のドレイン端子
Ｎ７ ＰＭＯＳスイッチ２２のバックゲート端子
Ｎ８ ＰＭＯＳスイッチ２２のゲート端子
Ｎ９ ＰＭＯＳスイッチ２２のソースドレインショート時ソースドレイン端子
【技術分野】
【０００１】
この発明は、ＭＯＳスイッチによる抵抗の調整機能を有する演算回路に関する。
【背景技術】
【０００２】
従来より、入力抵抗、あるいは帰還抵抗の調整により、オペアンプのゲインを切り替える方法は、信号処理を行う多種多様な技術分野で行われてきた。特許文献１に示すように、オペアンプの帰還抵抗を複数の抵抗を直列に並べて構成し、その抵抗値に傾斜をつけ、それぞれの抵抗と並列にスイッチを設け抵抗値を調整する、という手段はその代表的なものの一つである。
【０００３】
従来、スイッチはディスクリートの部品により、機械的に開閉されていたが、集積回路の発展により、スイッチにはＭＯＳを用いるようになった。また、近年の集積技術の発展により、メモリを内蔵できるプロセスが開発され、メモリをデジタル回路で制御し、抵抗値を調整することも可能となった。このことにより、ＭＯＳスイッチによる抵抗の調整は今後、より一層多くの技術分野で用いられていくと考えられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭５８−２９２０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、スイッチをＭＯＳで構成すると、ＭＯＳの寄生容量により極が発生し、スイッチのない時に比べて高い周波数帯域で位相が変化し、位相余裕がなくなり発振しやすくなる。従来、この対策として、オペアンプ内部に位相補償の容量を追加、あるいは新たに設けることで、低い周波数に極を作り、寄生容量の影響を見えなくしていた。この様子を図９に示す。
【０００６】
ただし、この方法では、オペアンプの周波数特性が劣化してしまい、動作速度が落ちる、という課題がある。また、位相補償の容量で回路の面積が増大してしまうという課題もある。これは、微細プロセスになるほど大きな問題となりうる。容量の微細化は困難であるためである。
【０００７】
そこで、本発明は、上記従来の問題点を解決するもので、面積の増加を最小限に留め、かつ、非常に簡易な方法でＭＯＳスイッチの寄生容量の影響を抑える演算回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明の一つの局面に従うと、演算回路は、オペアンプと、ゲインを決めるための少なくとも一つの第一の抵抗を備え、その抵抗値を調整するための少なくとも一つのＭＯＳスイッチを有し、前記ＭＯＳスイッチのゲートには第二の抵抗を、バックゲートには第三の抵抗を備えたことを特徴とする。ただし、第二の抵抗と第三の抵抗は必ずしも両方備える必要はなく、どちらか片方でもよい。なお、第二、第三の抵抗は第一の抵抗より大きければ大きいほど効果が出やすい。
【０００９】
このような構成により、ＭＯＳスイッチの寄生容量が見えにくくなり、その影響を抑える効果を奏する。
【００１０】
なお「オペアンプと、ゲインを決めるための少なくとも一つの第一の抵抗を備えた演算回路」について補足するなら、オペアンプと抵抗を使っていれば、反転増幅器でも、Ｉ−Ｖ変換器でも、差動増幅器でもよい。また、入力抵抗やフィードバック抵抗を分割して複数個の抵抗で構成していた場合も含まれる。
【００１１】
なお「その抵抗値を調整するための少なくとも一つのＭＯＳスイッチを有し」について補足すると、抵抗は複数あってもその全てにスイッチをつける必要はなく、最低一つでもあればよい。
【発明の効果】
【００１２】
本発明において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１３】
ゲートに十分大きな抵抗を備えることにより、ゲートソース間とゲートドレイン間、バックゲートゲート間の寄生容量により生じる極と、ほぼ同じ周波数にゼロ点を発生させ、寄生容量の影響を抑える効果がある。また、バックゲートに十分大きな抵抗を備えることにより、バックゲートソース間とバックゲートドレイン間、バックゲートゲート間の寄生容量により生じる極と、ほぼ同じ周波数にゼロ点を発生させ、寄生容量の影響を抑える効果がある。以上の効果により、ＭＯＳスイッチのあるなしでオペアンプの周波数特性に変化が出ない。よって、位相補償の容量を追加する必要もなく、容量による面積の増加がない。
【００１４】
また、ゲート、バックゲートに備える抵抗は大きい方が望ましいが、この抵抗には絶対値のバラつきや温度特性、相対精度、低ノイズなどの特性は要求されない。よって、一般的にそれらの特性の悪い、高シート抵抗のものを細い幅で作ることができるため、面積の増加量は小さくできる。また、容量と異なり抵抗は微細化が容易であるため、微細プロセスにおいても面積の増加率はほとんど変わらないため、今後のトレンドとマッチしている。
【図面の簡単な説明】
【００１５】
【図１】実施形態１による演算回路の例を示す図
【図２ａ】本特許を適用しない演算回路の等価回路を示す図
【図２ｂ】本特許を適用しない演算回路の等価回路を示す図
【図２ｃ】本特許を適用しない演算回路の等価回路を示す図
【図３】図１に示した演算回路の等価回路を示す図
【図４】図１に示した演算回路の変形例を示す図
【図５】実施形態２による演算回路の例を示す図
【図６】図５に示した演算回路の等価回路を示す図
【図７】実施形態３による演算回路の例を示す図
【図８】図７に示した演算回路の等価回路を示す図
【図９】従来技術の課題を示す図
【発明を実施するための形態】
【００１６】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００１７】
（実施形態１）
図１は、実施形態１による演算回路の例を示す図である。図の演算回路は、オペアンプ１を用いた反転アンプである。１の非反転入力端子Ｎ１には、リファレンス電圧を接続し、反転入力端子Ｎ２と入力端子Ｎ３の間には入力抵抗１４、Ｎ２と出力端子Ｎ４の間には、帰還抵抗１１、１２、１３を直列に接続する。２１、２２、２３の３つのＰＭＯＳスイッチを抵抗１１〜１３それぞれに並列に接続する。それぞれのスイッチのゲートには、ゲート抵抗３１、３２、３３を接続する。３１〜３３のゲートと逆側の端子は、ロー電圧、ハイ電圧（例えば、ロー電圧はＧＮＤ、ハイ電圧はＶＣＣ）に接続し、スイッチをオンオフさせ、帰還抵抗の値を調整する。ロー電圧ハイ電圧の切り替えは、例えば内部のメモリを制御することにより行う。バックゲートは適当に高い電圧に接続する。例えば、抵抗１２の値を抵抗１１の倍、抵抗１３の値を抵抗１２の倍、というようにすれば、帰還抵抗の合計は０から抵抗１１の７倍まで等間隔で８パターンに調整することができる。
【００１８】
［従来構成の等価回路］
まず、従来の構成である、ゲートに抵抗がない演算回路の等価回路を考える。スイッチのゲートは直接ロー、あるいはハイ電圧に繋がり、スイッチをオンオフさせる。今、仮に、スイッチ２１、２３はオフ、２２はオンしている状態であるとする。この時、図１の点線矢印で示すように、抵抗１１、スイッチ２２、抵抗１３を経由してフィードバックがかかる。
【００１９】
図２ａに、全ての構成要素、寄生容量を考慮した等価回路を示す。出力端子Ｎ４から見ると、まず、オペアンプ１の出力インピーダンス１５があり、次に抵抗１１が見える。その先がスイッチ２２のソース端子Ｎ５となり、バックゲート端子Ｎ７との間に容量４１、ゲート端子Ｎ８との間に容量４２が付く。ソース端子Ｎ５とドレイン端子Ｎ６の間には、容量４３とスイッチ２２のオン抵抗１６が並列に見える。また、ドレイン端子Ｎ６とバックゲート端子Ｎ７との間に容量４４、ドレイン端子Ｎ６とゲート端子Ｎ８との間に容量４５、また、ゲート端子Ｎ８とバックゲート端子Ｎ７の間には容量４６が付く。ドレイン端子Ｎ６の先は、抵抗１３を介して反転入力端子Ｎ２に繋がり、Ｎ２と入力端子Ｎ３の間には、入力抵抗１４がある。
【００２０】
本演算回路のような構成では、一般的にスイッチのオン抵抗は、調整対象の抵抗より十分小さい値にする。オン抵抗が大きいと、抵抗切り替え時の線形性が失われるためである。つまり、スイッチ２２のオン抵抗１６は抵抗１１に比べ十分小さいと仮定して差し支えない。その仮定の元では、ソース端子Ｎ５とドレイン端子Ｎ６が共通となるため、Ｎ５とＮ６の間の容量４３は無視でき、ソース端子とドレイン端子に分けて考えていた寄生容量は、まとめることができる。また、抵抗１３より先には容量が存在しないため、周波数特性に影響を与えない。これらを考慮すると、等価回路は図２ｂのように簡易化できる。
【００２１】
出力端子Ｎ４から見て、まず、出力インピーダンス１５と抵抗１１が見えるのは図２ａと同様である。その先のソースドレイン端子Ｎ９が、ソース端子Ｎ５とドレイン端子Ｎ６が共通となった端子である。Ｎ９とゲート端子Ｎ８との間に容量４７が、バックゲート端子Ｎ７との間に容量４８が付く。４７の容量値は、ソースゲート間容量４２とドレインゲート間容量４５を、４８の容量値は、ソースバックゲート間容量４１とドレインバックゲート間容量４４を、それぞれ足し合わせたものである。そして、図２ａと同様、ゲート端子Ｎ８とバックゲート端子Ｎ７の間に容量４６が付く。
【００２２】
次に、図２ｂの回路の、出力端子から反転入力端子までの伝達関数を求める。出力インピーダンス１５の値をＲｏｕｔ、抵抗１１の値をＲ、容量４７の値をＣｇ、容量４８の値をＣｂ、容量４６の値をＣｇｂとする。
【００２３】
本発明の効果を明確にするために、ゲートに付く容量４７が主因であるローパスフィルタの伝達関数Ｇ１１（ｓ）と、バックゲートに付く容量４８が主因であるローパスフィルタの伝達関数Ｇ１２（ｓ）の２つに分けて考える。但し、容量４６がどちらの経路で考える際にも影響を及ぼすため、単純に分割は出来ない。そこで、図２ｃで表すように、Ｇ１１（ｓ）を求める時はバックゲート端子Ｎ７を、Ｇ１２（ｓ）を求める時はゲート端子Ｎ８を、それぞれ開放する。こうすれば、単純なＲＣのローパスフィルタとして考えることができる。
【００２４】
前者の場合、容量４７と並列に、容量４６と４８の直列の容量が入ることになるため、合成容量５１の値Ｃｇ’は、Cg'=Cg+(Cb*Cgb)/(Cb+Cgb)となる。抵抗はＲｏｕｔ＋Ｒであるため、G11(s)= 1/(1+sCg' (Rout+R))となる。
【００２５】
後者の場合、容量４８と並列に、容量４６と４７の直列の容量が入ることになるため、合成容量５２の値Ｃｂ’は、Cb'=Cb+(Cg*Cgb)/(Cg+Cgb)となり、G12(s)= 1/(1+sCb' (Rout+R))となる。
【００２６】
なお、ＣｇｂがＣｇやＣｂに対して十分小さい場合は、Cg'≒Cg、Cb'≒Cbである。
【００２７】
［実施形態１の等価回路］
図３は本発明で提案する、ゲートに抵抗３１〜３３がある場合の等価回路である。図２ｂのＭＯＳスイッチのゲート端子Ｎ８とＧＮＤの間に抵抗３２を挿入した構成で、その他の構成は図２ｂと同じである。抵抗３２の値をＲｇとする。
【００２８】
こちらも、Ｃｇ’とＣｂ’による伝達関数を分けて考える。Ｃｇ’によりできるフィルタの伝達関数Ｇ２１（ｓ）はG21(s)=(Rg+1/sCg')/(R+Rout+Rg+1/sCg')=(1+sCg'Rg)/(1+sCg'(R+Rout+Rg))この時、Ｒ＋Ｒｏｕｔ≪Ｒｇならば、G21(s)≒1となり、Ｒｇが十分大きい時は、Ｃｇ’の影響をキャンセルできることが分かる。これは、伝達関数の式から明らかなように、周波数fp=2*π*Cg'(R+Rout+Rg)にできた極を、周波数fz=2*π*Cg'*Rgにできるゼロが打ち消すためである。
【００２９】
一方、Ｃｂ’によりできるフィルタの伝達関数Ｇ２２（ｓ）は、抵抗３２がないときと同様に、G22(s)=G12(s)= 1/(1+sCb' (Rout+R))となり、バックゲートの寄生容量の影響は残る。このＣｂ’による極の影響を消すためには、図４に示すように、ＭＯＳスイッチのソース端子とバックゲート端子をショートするのが望ましい。そのようにすれば、ソースバックゲート間容量、ドレインバックゲート間容量は無視できる。さらに、ゲートバックゲート間容量はゲートソース間容量と同じ場所に付くことになるため、ゲート抵抗３１〜３３により、キャンセルでき、結果、全てのバックゲートに付く寄生容量は無視できる。しかし、その方法では、全てのＭＯＳのバックゲートを分ける必要があり、集積化する際に面積が大きくなる問題がある。その問題を解決する形態が実施形態２である。
【００３０】
（実施形態２）
図５は、実施形態２による演算回路の例を示す図である。実施形態１の構成に、バックゲート抵抗６１を加えたもので、その他の構成は実施形態１と同様である。図に示すように複数のＭＯＳのバックゲートは全てショートした後、一つの抵抗で固定電位に繋ぐのが望ましい。こうすれば、バックゲートを全て共通で作成できるため、面積を小さく作ることができる。但し、全てのＭＯＳスイッチのリーク電流が一つの抵抗に流れることになるため、高温時等、リーク電流が増えたときにバックゲートの電位がずれる可能性が高いことに注意しなければならない。なお、実施形態１のゲート抵抗のように、それぞれのＭＯＳのバックゲート毎に抵抗を設けてもよい。ただし、全てのＭＯＳのバックゲートを分けて作成する必要があるため、面積は大きくなる。
【００３１】
［実施形態２の等価回路］
これまでと同様、スイッチ２２のみオンした時の、オペアンプの出力から見た図５の等価回路を図６に示す。図３の構成に加えて、バックゲートに抵抗６１を加えたもので、その他の構成は図３と同様である。抵抗６１の値をＲｂとする。実施形態１の時と同様に、Ｃｇ’とＣｂ’による伝達関数を分けて考える。Ｃｇ’によりできるフィルタの伝達関数Ｇ３１（ｓ）は、実施形態１と同様、
G31(s)= G21(s)= (1+sCg'Rg)/(1+sCg'(R+ROUT+Rg)) ≒１（Rg>>R+ROUTのとき）
である。一方、Ｃｂ’によりできるフィルタの伝達関数は、
G32(s)= (1+sCb'Rb)/(1+sCb'(R+ROUT+Rb))≒１（Rb>>R+ROUTのとき）となる。
以上のことから、Ｒｇ≫Ｒ＋ＲＯＵＴかつ、Ｒｂ≫Ｒ＋ＲＯＵＴであれば、ＭＯＳスイッチの寄生容量の大部分の影響をキャンセルすることができる。
【００３２】
（実施形態３）
例えば、バックゲートソース間、バックゲートドレイン間の電位差が小さいとき等、これらの接合容量が、ゲート端子の寄生容量より大きくなる時がある。このように、バックゲートの接合容量が支配的な場合は、バックゲートにのみ抵抗を入れても良い。つまり、図５から、ゲート抵抗３１〜３３をなくした構成である。その構成を図７に示す。
【００３３】
［実施形態３の等価回路］
これまでと同様、スイッチ２２のみオンした時の、オペアンプの出力から見た図７の等価回路を図８に示す。こちらも、図６からゲート抵抗３２をなくした構成である。これまでと同様に、Ｃｇ’とＣｂ’による影響を分けて考える。
【００３４】
Ｃｇ’によるフィルタの伝達関数Ｇ４１（ｓ）は、G41(s)= G11(s)= 1/(1+sCg' (Rout+R))
Ｃｂ’によるフィルタの伝達関数Ｇ４２（ｓ）は
G42(s)= G32(s)= (1+sCb'Rb)/(1+sCb'(R+Rout+Rb))≒１（Rb>>R+Routのとき）
となり、ＲｂがＲ＋Ｒｏｕｔより十分大きければ、Ｃｂ’の影響をキャンセルすることができる。
【００３５】
（実施形態の変形例）
全ての実施形態において、反転アンプを例に説明しているが、抵抗とオペアンプを用いていれば、反転アンプにこだわらない。非反転アンプやＩ−Ｖ変換アンプ、加算アンプ、差動アンプ等でも構わない。また、調整する抵抗はフィードバック抵抗でなく、入力抵抗等他の抵抗でも良い。また、抵抗は直列に並んでいなくても、並列や、直列と並列の組み合わせでもよい。また、抵抗とＭＯＳスイッチは並列ではなく、直列でも良い。また、用いる全てのＭＯＳスイッチのゲート、あるいはバックゲートに抵抗を備える必要はない。また、スイッチはＰＭＯＳでなく、ＮＭＯＳやアナログスイッチでもよい。また、スイッチの数は２個以下や４個以上でもよい。
【産業上の利用可能性】
【００３６】
以上のように、ＭＯＳのゲートやバックゲートに高抵抗を挿入して、寄生容量の影響を抑える本回路構成は、非常に簡易であり、かつ、面積の増加も小さい。また、抵抗を入れることによる懸念も、本回路においてはほとんどない。よって、集積回路を用いる多種多様な分野において好適な回路構成である。
【符号の説明】
【００３７】
１ オペアンプ
１１ 帰還抵抗１
１２ 帰還抵抗２
１３ 帰還抵抗３
１４ 入力抵抗
１５ オペアンプの出力インピーダンス
１６ ＰＭＯＳスイッチ２２のオン抵抗
２１ ＰＭＯＳスイッチ１
２２ ＰＭＯＳスイッチ２
２３ ＰＭＯＳスイッチ３
３１ ゲートに設ける抵抗１
３２ ゲートに設ける抵抗２
３３ ゲートに設ける抵抗３
３４ バックゲートに設ける抵抗
４１ ソースバックゲート間接合容量
４２ ソースゲート間寄生容量
４３ ソースドレイン間寄生容量
４４ ドレインバックゲート間接合容量
４５ ドレインゲート間寄生容量
４６ ゲートバックゲート間寄生容量
４７ ４１と４３の並列容量
４８ ４２と４４の並列容量
５１ ４６と４８の直列容量と４７の並列容量
５２ ４６と４７の直列容量と４８の並列容量
Ｎ１ オペアンプ１の非反転入力端子
Ｎ２ オペアンプ１の反転入力端子
Ｎ３ 入力端子
Ｎ４ 出力端子
Ｎ５ ＰＭＯＳスイッチ２２のソース端子
Ｎ６ ＰＭＯＳスイッチ２２のドレイン端子
Ｎ７ ＰＭＯＳスイッチ２２のバックゲート端子
Ｎ８ ＰＭＯＳスイッチ２２のゲート端子
Ｎ９ ＰＭＯＳスイッチ２２のソースドレインショート時ソースドレイン端子
【特許請求の範囲】
【請求項１】
オペアンプと、ゲインを決めるための少なくとも一つの第一の抵抗を備えた演算回路において、その抵抗値を調整するための少なくとも一つのＭＯＳスイッチを有し、前記ＭＯＳスイッチのゲートには第二の抵抗を備えたことを特徴とする演算回路。
【請求項２】
請求項１のＭＯＳスイッチにおいてバックゲートには第三の抵抗を備えたことを特徴とする演算回路。
【請求項３】
オペアンプと、ゲインを決めるための少なくとも一つの第一の抵抗を備えた演算回路において、その抵抗値を調整するための少なくとも一つのＭＯＳスイッチを有し、前記ＭＯＳスイッチのバックゲートには第二の抵抗を備えたことを特徴とする演算回路。
【請求項１】
オペアンプと、ゲインを決めるための少なくとも一つの第一の抵抗を備えた演算回路において、その抵抗値を調整するための少なくとも一つのＭＯＳスイッチを有し、前記ＭＯＳスイッチのゲートには第二の抵抗を備えたことを特徴とする演算回路。
【請求項２】
請求項１のＭＯＳスイッチにおいてバックゲートには第三の抵抗を備えたことを特徴とする演算回路。
【請求項３】
オペアンプと、ゲインを決めるための少なくとも一つの第一の抵抗を備えた演算回路において、その抵抗値を調整するための少なくとも一つのＭＯＳスイッチを有し、前記ＭＯＳスイッチのバックゲートには第二の抵抗を備えたことを特徴とする演算回路。
【図１】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−８５００８（Ｐ２０１３−８５００８Ａ）
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願番号】特願２０１０−４１６１３（Ｐ２０１０−４１６１３）
【出願日】平成２２年２月２６日（２０１０．２．２６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願日】平成２２年２月２６日（２０１０．２．２６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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