撮像素子
【課題】 撮像素子のＰＤを有する基板に近い層においてＰＤの周辺回路の遮光を行なう。
【解決手段】 基板に埋込みＰＤ２１、第１、第３〜第５のｎ型半導体領域３２a、３２c、３２d、３２eを設ける。ＰＤ２１と第１のｎ型半導体領域３２aの間に転送ゲート３１Tを設ける。第３、第４のｎ型半導体領域３２c、３２dの間に増幅ゲート３１Aを設ける。第４、第５のｎ型半導体領域３２d、３２eの間に行転送ゲートを設ける。電導板３３aを用いて第１のｎ型半導体領域３２aと増幅ゲート３１Aを接続する。電導板３３aによって第１のｎ型半導体領域３２aを覆う。第５のｎ型半導体領域３２eと垂直読出し線１６と接続する。垂直読出し線１６を用いて第４、第５のｎ型半導体領域３２d、３２eを覆う。
【解決手段】 基板に埋込みＰＤ２１、第１、第３〜第５のｎ型半導体領域３２a、３２c、３２d、３２eを設ける。ＰＤ２１と第１のｎ型半導体領域３２aの間に転送ゲート３１Tを設ける。第３、第４のｎ型半導体領域３２c、３２dの間に増幅ゲート３１Aを設ける。第４、第５のｎ型半導体領域３２d、３２eの間に行転送ゲートを設ける。電導板３３aを用いて第１のｎ型半導体領域３２aと増幅ゲート３１Aを接続する。電導板３３aによって第１のｎ型半導体領域３２aを覆う。第５のｎ型半導体領域３２eと垂直読出し線１６と接続する。垂直読出し線１６を用いて第４、第５のｎ型半導体領域３２d、３２eを覆う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子周辺の回路を半導体基板上の配線によって遮光する撮像素子に関する。
【背景技術】
【０００２】
従来公知のＸＹアドレス方式の固体撮像素子として、例えばＣＭＯＳ／ＬＳＩ製造プロセスを流用したＣＭＯＳ固体撮像素子が知られている。ＣＭＯＳ固体撮像素子の撮像面には、ｐ型、またはｎ型半導体層に逆導電型の半導体層を接合させることにより、フォトダイオード（ＰＤ）やＭＯＳトランジスタが形成される。
【０００３】
図１０に示すように、撮像面を形成する半導体基板３０’の上には、画素の回路を構成するための配線が、複数の層Ｌ１’、Ｌ２’、…になって形成される。配線が設けられる最上位の層の上に遮光膜ＳＬが設けられる。遮光膜ＳＬのさらに上にマイクロレンズ４１が設けられる。
【０００４】
遮光膜ＳＬを設けることにより、ＭＯＳトランジスタ３６などのＰＤ２１’の周辺回路への光の入射が防止される。なお、マイクロレンズ４１により集光された光Ｂは遮光膜ＳＬの開口部ＳＬOを通過して、ＰＤ２１’に入射する。
【０００５】
ところで、遮光膜ＳＬとＰＤ２１’との間隔が大きくなるほど、遮光膜ＳＬの開口部ＳＬOを通過可能な光の範囲が小さくなる、すなわちマイクロレンズ４１の辺部周辺に入射する光Ｂ’がＰＤ２１’において受光できないことが問題であった。
【０００６】
そこで、画素の回路を構成するための配線を遮光膜として用いて、ＰＤ２１’の周辺回路への光の入射を防止することが提案されている（特許文献１）。
【０００７】
しかし、撮像素子に入射される光を十分にＰＤ２１’に到達させるためには、ＰＤ２１’にさらに近い層において遮光することが望まれていた。
【特許文献１】特許第３４７２１０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明では、ＰＤを有する基板に近い層においてＰＤの周辺回路の遮光を行なう撮像素子の提供を目的とする。
【課題を解決するための手段】
【０００９】
本発明の撮像素子は、受光量に応じた電荷を発生する光電変換素子と、光電変換素子において発生した電荷を受取り受取った電荷に応じて電位が変わるキャパシタと、キャパシタの電荷をリセットするリセットトランジスタと、キャパシタの電位に基づいて画像信号を出力する増幅トランジスタと、キャパシタと増幅トランジスタとを接続し光電変換手段に光が入射する入射方向からリセットトランジスタの主電極を覆う第１の電導部材と、画像信号を受取り入射方向から増幅トランジスタの主電極を覆う第２の電導部材とを備えることを特徴としている。このような構成により、光電変換素子の周辺回路の遮光を周辺回路に最も近くに配置される配線を用いて行うことが可能となる。
【００１０】
また、キャパシタがＭＩＳキャパシタであり、第１の電導部材が入射方向から前記キャパシタを覆うことが好ましい。
【００１１】
また、第１の電導部材によって覆われるリセットトランジスタの主電極は、キャパシタに接続される主電極であることが好ましい。また、第２の電導部材によって覆われる増幅トランジスタの主電極は、増幅トランジスタの出力側の主電極であることが好ましい。
【００１２】
また、光電変換手段からキャパシタへの電荷の転送のＯＮ・ＯＦＦの切替を行う転送トランジスタを備え、キャパシタに接続される転送トランジスタの主電極が第１の電導部材によって覆われることが好ましい。
【００１３】
また、増幅トランジスタから第２の電導手段への画像信号の出力のＯＮ・ＯＦＦの切替を行う選択トランジスタを備え、第２の電導部材が選択トランジスタの主電極を覆うことが好ましい。
【発明の効果】
【００１４】
本発明によれば、ＰＤに近い層において周辺回路の遮光を行なうことが可能となり、撮像素子に入射する光を十分にＰＤに到達させることが可能になる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の一実施形態を適用したＣＭＯＳ固体撮像素子の全体構成を模式的に示す構成図である。
【００１６】
ＣＭＯＳ固体撮像素子１０は、撮像部１１、垂直シフトレジスタ１２、相関二重サンプリング／サンプルホールド（ＣＤＳ／ＳＨ）回路１３、水平シフトレジスタ１４、水平読出し線１５によって構成される。撮像部１１と垂直シフトレジスタ１２は直接接続され、水平読出し線１５はＣＤＳ／ＳＨ回路１３を介して撮像部１１に接続される。
【００１７】
撮像部１１の撮像面には複数の画素２０がマトリックス状に配列される。個々の画素２０において信号電荷が生成される。被写体像全体の画像信号は撮像面すべての画素２０の信号電荷に相当する画素信号の集合により構成される。生成した画素信号の読出しは画素２０毎に行われる。読出しを行う画素２０は垂直シフトレジスタ１２及び水平シフトレジスタ１４により直接的あるいは間接的に選択される。
【００１８】
垂直シフトレジスタ１２により画素２０の行が選択される。選択された画素２０から出力される画素信号が、垂直読出し線１６（第２の電導部材）を介してＣＤＳ／ＳＨ回路１３により相関二重サンプリングされる。
【００１９】
さらにＣＤＳ／ＳＨ回路１３に保持される画素信号は水平シフトレジスタ１４により選択され、水平読出し線１５に読出される。水平読出し線１５に読出された画素信号は例えば、信号処理を行う信号処理回路４０に送られ、所定の処理が行われて被写体像全体の画像信号に加工される。
【００２０】
画素の構成についてさらに詳細に説明する。図２は撮像部における画素の構成を示す回路図である。画素２０にはフォトダイオード（ＰＤ）２１、フローティングディフュージョン（ＦＤ）２２、転送トランジスタ２３、リセットトランジスタ２４、増幅トランジスタ２５、及び行選択トランジスタ２６が設けられる。
【００２１】
ＰＤ２１では画素２０毎の受光量に応じて電荷が発生し、発生した電荷が蓄積される。ＦＤ２２は、転送トランジスタ２３を介してＰＤ２１に接続される。転送トランジスタ２３の副電極は、転送信号線ΦTに接続される。転送信号線ΦTには、パルス状にＯＮ・ＯＦＦが切替わる転送信号が流される。
【００２２】
転送トランジスタ２３がＯＮになるときに、ＰＤ２１に蓄積された信号電荷がＦＤ２２に転送される。ＰＤ２１から転送される信号電荷がＦＤ２２に受取られると、ＦＤ２２の電位は受取られた電荷に応じた電位に変わる。
【００２３】
また、ＦＤ２２はリセットトランジスタ２４を介して電源線ＶDDに接続される。リセットトランジスタ２４の副電極は、リセット信号線ΦRに接続される。リセット信号線ΦRには、パルス状にＯＮ・ＯＦＦが切替わるリセット信号が流される。
【００２４】
リセットトランジスタ２５がＯＮになるときに、ＦＤ２２蓄積された電荷は電源線ＶDDに掃き出されてリセットされる。また、ＦＤ２２の電位は電源線ＶDDの電位からリセットトランジスタ２５の閾値電圧分を引いた電位にリセットされる。
【００２５】
ＦＤ２２は、増幅トランジスタ２５の副電極に接続される。増幅トランジスタ２５の一方の主電極は、電源線ＶDDに接続される。他方の主電極は、行選択トランジスタ２６を介して垂直読出し線１６に接続される。ＦＤ２２の電位は、増幅トランジスタ２５によって画素信号として出力される。
【００２６】
行選択トランジスタ２６の副電極は、行選択信号線ΦSLに接続される。行選択信号線ΦSLには、パルス状にＯＮ・ＯＦＦが切替わる行選択信号が流される。行選択トランジスタ２６がＯＮになるときに、画素信号が垂直読出し線１６に出力される。
【００２７】
なお、転送信号線ΦT、リセット信号線ΦR、及び行選択信号線ΦSLは、撮像部１１を水平に延びる線であり、垂直シフトレジスタ１２に接続される。転送信号、リセット信号、及び行選択信号は、垂直シフトレジスタ１２から出力される。
【００２８】
垂直読出し線１６は撮像部１１を垂直に延びる線であり、同じ列の複数の画素（図示せず）における行選択トランジスタ（図示せず）に接続される。垂直読出し線１６は、撮像面の上方において定電流源ＩSSに接続される。撮像面の下方においてＣＤＳ／ＳＨ回路１３に接続される。
【００２９】
垂直読出し線１６を介して出力される画素信号がＣＤＳ／ＳＨ回路１３において相関２重サンプリング／サンプルホールドされる。すなわち、ＰＤ２１から信号電荷が転送されたときの画素信号と基準レベルとなるリセット時の画素信号との差分がサンプルホールドされる。
【００３０】
ＣＤＳ／ＳＨ回路１３は、列選択トランジスタ１７を介して水平読出し線１５に接続される。列選択トランジスタ１７がＯＮになるときに、サンプルホールドされた画素信号が水平読出し線１５に出力される。
【００３１】
次に図３〜図９を用いて画素の構造について説明する。図３は撮像部１１の厚さ方向の断面を示す。基板層ＢＬの受光面側に、第１の配線層Ｌ１、第２の配線層Ｌ２、及び第３の配線層Ｌ３を順番に重ねることによって、撮像部１１が形成される。
【００３２】
基板層ＢＬは、基板３０、ゲート３１によって構成される。基板３０は、ｐ型半導体層３０p、ｎ型半導体層３０n、及び素子分離領域３０sによって構成される。ｐ型半導体層３０pの受光面側の表面の一部に、複数の領域に分かれたｎ型半導体層３０nが埋設される。一つの領域のｎ型半導体層３０nの表面をｐ型半導体層３０pによって覆うことにより、埋込みＰＤ２１が形成される。
【００３３】
また、２つの別の領域のｎ型半導体層３０n、３０nの間における基板３０の表面が、ＳｉＯ2などの絶縁膜（図示せず）を介してゲート３１に接合される。２つの別の領域のｎ型半導体層３０n、３０n、これらのｎ型半導体層３０n、３０nに挟まれるｐ型半導体層３０p、及びゲート３１によってＭＯＳトランジスタが形成される。
【００３４】
また、ｐ型半導体層３０ｐは、受光面側から見てＰＤ２１、ｎ型半導体層３０n、及びゲート３１が接合される領域以外の領域において素子分離領域３０sに接合される。
【００３５】
図４は単位画素に相当する基板３０の平面を示す。基板３０には画素毎に、埋込みＰＤ２１、及び基板３０にｎ型半導体層を接合させて形成される第１、第２、第３、第４、第５のｎ型半導体領域３２a、３２b、３２c、３２d、３２eが設けられる。ＰＤ２１及び第１〜第５のｎ型半導体領域３２a〜３２eは互いに離間するように配置される。
【００３６】
なお、ＰＤ２１と第１のｎ型半導体領域３２aに挟まれる領域３６a、第１、第２のｎ型半導体領域３２a、３２bに挟まれる領域３６b、第３、第４のｎ型半導体領域３２c、３２dに挟まれる領域３６c、及び第４、第５のｎ型半導体領域３２d、３２eに挟まれる領域３６dは、後述するようにゲート３１が設けられる領域である。
【００３７】
また、基板３０において、ＰＤ２１、第１〜第５のｎ型半導体領域３２a〜３２e、及び領域３６a、３６b、３６c、３６d以外の領域は、素子分離領域３０sである（図３参照）。また、第２のｎ型半導体領域３２bは、隣接する画素の第３のｎ型半導体領域３２cと一体的に形成される。
【００３８】
図５は基板に対するゲートの配置を示す。なお、図４において示したＰＤ２１、及び第１〜第５のｎ型半導体領域３２a〜３２eは、図５において破線を用いて表示する。
【００３９】
ＰＤ２１と第１のｎ型半導体領域３２aとに挟まれる領域３６aにＳｉＯ2などの絶縁膜を介して転送ゲート３１Tを配置することにより、転送トランジスタ２３が形成される。なお、ＰＤ２１を形成するｎ型半導体層、及び第１のｎ型半導体領域３２aが転送トランジスタ２３の主電極に相当する。
【００４０】
また、第１、第２のｎ型半導体領域３２a、３２bに挟まれる領域３６bにＳｉＯ2などの絶縁膜を介してリセットゲート３１Rを配置することにより、リセットトランジスタ２４が形成される。なお、第１、第２のｎ型半導体領域３２a、３２bがリセットトランジスタ２４の主電極に相当する。
【００４１】
また、第３、第４のｎ型半導体領域３２c、３２dに挟まれる領域３６cにＳｉＯ2などの絶縁膜を介して増幅ゲート３１Aを配置することにより、増幅トランジスタ２５が形成される。なお、第３、第４のｎ型半導体領域３２c、３２dが増幅トランジスタ２５の主電極に相当する。
【００４２】
また、第４、第５のｎ型半導体領域３２d、３２eに挟まれる領域３６dにＳｉＯ2などの絶縁膜を介して行選択ゲート３１SLを配置することにより、行選択トランジスタ２６が形成される。なお、第４、第５のｎ型半導体領域３２d、３２eが行選択トランジスタ２６の主電極に相当する。
【００４３】
なお、第１のｎ型半導体領域３２aは、ＰＤ２１から転送される電荷に応じて電位が変わり、ＦＤ２２として機能する。
【００４４】
図６は、第１の配線層Ｌ１を構成する配線の配置を示す。なお、図５において示したＰＤ２１、第１〜第５のｎ型半導体領域３２a、３２b、３２c、３２d、３２e、転送ゲート３１T、リセットゲート３１R、増幅ゲート３１A、及び行選択ゲート３１SLは、図６において破線を用いて表示する。
【００４５】
第１の配電層Ｌ１は、ＦＤ２２と増幅トランジスタ２５とを接続するための電導板３３a（第１の電導部材）、リセットトランジスタ２４の副電極とリセット信号線ΦRと接続するための電導板３３b、垂直読出し線１６、及び電源線ＶDDによって構成される。
【００４６】
電導板３３aは、撮像部１１の厚さ方向に延びる第１の接続線３４aによって第１のｎ型半導体領域３２aに、第２の接続線３４bによって増幅ゲート３１Aに接続される（図９参照）。なお、第１のｎ型半導体領域３２aは受光面側から電導板３３aによって覆われる。
【００４７】
また、垂直読出し線１６は前述のように撮像部１１の垂直方向に延びる読出し線であって、各画素２０の行選択トランジスタ２６の主電極である第５のｎ型半導体領域３２eに接続される。なお、垂直読出し線１６と第５のｎ型半導体領域３２eとは、撮像部１１の厚さ方向に延びる第３の接続線３４cによって接続される（図９参照）。第４、第５のｎ型半導体領域３２d、３２eは、受光面側から垂直読出し線１６によって覆われる。
【００４８】
また、電源線ＶDDは、撮像部１１の厚さ方向に延びる第４の接続線３４dによって第３のｎ型半導体領域３２cに接続される（図９参照）。
【００４９】
また、電導板３３bは、撮像部１１の厚さ方向に延びる第５の接続線３４eによってリセットトランジスタ２４の副電極であるリセットゲート３１Rに接続される。
【００５０】
図７は、第２の配線層Ｌ２に設けられる配線の配置を示す。なお、図６において示したＰＤ２１、第２、第３のｎ型半導体領域３２b、３２c、転送ゲート３１T、リセットゲート３１R、増幅ゲート３１A、行選択ゲート３１SL、電導板３３a、電導板３３b、垂直読出し線１６、及び電源線ＶDDは、図７において破線を用いて表示する。
【００５１】
第２の配電層Ｌ２は、転送トランジスタ２３、リセットトランジスタ２４、及び行選択トランジスタ２５にＯＮ・ＯＦＦの切替を行うためのパルス状の信号を入力するための転送信号線ΦT、リセット信号線ΦR、及び行選択信号線ΦSLによって構成される。
【００５２】
転送信号線ΦTは、撮像部１１の厚さ方向に延びる第６の接続線３４fによって転送ゲート３１Tに接続される（図９参照）。リセット信号線ΦRは、撮像部１１の厚さ方向に延びる第７の接続線３４gによって電導板３３bに接続される。行選択信号線ΦSLは、撮像部１１の厚さ方向に延びる第８の接続線３４hによって行選択ゲート３１SLに接続される。
【００５３】
図８は、第３の配線層Ｌ３に設けられる配線の配置を示す。なお、図７において示したＰＤ２１、第２、第３のｎ型半導体領域３２b、３２c、転送ゲート３１T、リセットゲート３１R、増幅ゲート３１A、電導板３３a、電導板３３b、垂直読出し線１６、電源線ＶDD、転送信号線ΦT、リセット信号線ΦR、及び行選択信号線ΦSLは、図８において破線を用いて表示する。
【００５４】
第３の配線層Ｌ３は、接地線３５が設けられる。接地線３５は、撮像部１１の厚さ方向に延びる第９の接続線３４iによって基板３０のｐ型半導体層に接続される。接地線３５は撮像素子１０の基準となる電位に維持されており、基板３０は基準となる電位に接地される。
【００５５】
以上のような構成である本実施形態の撮像素子によれば、フォトダイオードに最も近い第１の配線層Ｌ１として設けられる配線により周辺回路を遮光することが可能になる。
【００５６】
なお、基板３０に最も近い第１の配線層Ｌ１を構成する配線を用いて遮光することには、以下の問題を生ずる可能性があった。
【００５７】
周辺回路において遮光が必要な領域は、半導体である基板３０における信号電位が伝送される領域、すなわち第１、第４、第５のｎ型半導体領域３２a、３２d、３２eである（図４参照）。なお、第２、第３のｎ型半導体領域３２b、３２cは、つねに電源線ＶDDの電位に維持され、信号電荷を蓄積または転送することがないので、遮光は不要である。
【００５８】
撮像部１１の厚さ方向から見て第１、第４、第５のｎ型半導体領域３２a、３２d、３２eと重なる第１の配線層Ｌ１を構成する配線と第１、第４、第５のｎ型半導体領域３２a、３２d、３２eそれぞれとの間に電位差を生じ、互いに重なる領域が不要なキャパシタとして機能し、正確な画素信号の生成を阻害する可能性があった。
【００５９】
一方、本実施形態の撮像素子によれば、第１のｎ型半導体領域３２aを覆う電導板３３aの電位と第１のｎ型半導体領域３２aの電位は、信号電位を送るときには同じであり、不要なキャパシタは形成されない。また同様に、第４、第５のｎ型半導体領域３２d、３２eを覆う垂直読出し線１６の電位と第４、第５のｎ型半導体領域３２d、３２eの電位は、信号電位を送るときには同じであり、不要なキャパシタは形成されない。
【００６０】
したがって、本実施形態の撮像素子によれば、第１の配線層Ｌ１を構成する配線を用いた遮光によっても正確な画素信号の生成が可能になる。
【００６１】
なお、本実施形態において、フローティングディフュージョン２２を用いたが、フローティングゲートであってもよく、ＰＤ２１で発生した信号電荷に応じて電位が変わるいかなるキャパシタであってもよい。
【００６２】
また、本実施形態において、フローティングディフュージョン２２はＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタであるが、拡散層を露出しないキャパシタ、または拡散層を用いないキャパシタ、例えば、配線と配線間、ゲートとゲート間、あるいはゲートと配線間で容量を構成する場合は、電導板３３aで覆わなくてもよい。
【００６３】
また、本実施形態では、転送トランジスタ２３と行選択トランジスタ２６とを備える構成であるが、これらのトランジスタを省いた撮像素子においては、増幅トランジスタ２５の主電極を垂直読出し線１６とによって覆えばよい。
【００６４】
また、本実施形態では、第１のｎ型半導体領域が転送トランジスタの主電極、リセットトランジスタの主電極、及びＦＤとなるが、別々のｎ型半導体領域に分割して接続する構成であってもよい。分割する構成である場合は、ＦＤに接続される転送トランジスタの主電極、ＦＤ、及びリセットトランジスタの主電極が電導板に覆われていればよい。
【００６５】
また、本実施形態では、第４のｎ型半導体領域が増幅トランジスタの主電極と行選択トランジスタの主電極となるが、別々のｎ型半導体領域に分割して接続する構成であってもよい。分割する構成である場合は、増幅トランジスタの主電極と行選択トランジスタの主電極とが垂直読出し線によって覆われていればよい。
【００６６】
また、本実施形態において、撮像面における画素の配列はマトリックス状であるが、２次元状のいかなる配列であってもよい。また、本実施形態における撮像素子１０はＣＭＯＳ固体撮像素子であるが、画素内にＰＤ２１とリセットトランジスタ２４、増幅トランジスタ２５を備えるいかなる撮像素子にも適用可能である。
【００６７】
また、本実施形態において、撮像部１１に設けられたトランジスタはｎチャンネル型であるが、ｐチャンネル型であってもよい。ただし、ｐチャンネル型である場合は、各トランジスタの接続において電圧の高低を入れ替える必要がある。
【図面の簡単な説明】
【００６８】
【図１】本発明の一実施形態を適用したＣＭＯＳ固体撮像素子の全体構成を模式的に示す。
【図２】撮像部における画素の構成を示す。
【図３】撮像部の厚さ方向の断面を示す。
【図４】単位画素に相当する基板の平面を示す。
【図５】基板に対するゲートの配置を示す。
【図６】第１の配線層を構成する配線の配置を示す。
【図７】第２の配線層に設けられる配線の配置を示す。
【図８】第３の配線層に設けられる配線の配置を示す。
【図９】基板層と第１〜第３の配線層の接続状態を説明するための、撮像部の斜視図である。
【図１０】背景技術を説明するための、撮像素子の断面図を示す。
【符号の説明】
【００６９】
１０ ＣＭＯＳ固体撮像素子
１１ 撮像部
１６ 垂直読出し線
２０ 画素
２１ フォトダイオード（ＰＤ）
２２ フローティングディフュージョン（ＦＤ）
２３ 転送トランジスタ
２４ リセットトランジスタ
２５ 増幅トランジスタ
２６ 行選択トランジスタ
３０ 基板
３１A 増幅ゲート
３１R リセットゲート
３１SL 行選択ゲート
３１T 転送ゲート
３２a、３２b、３２c、３２d、３２e 第１、第２、第３、第４、第５のｎ型半導体領域
３３a、３３b 電導板
３４a、３４b、３４c、３４d、３４e、３４f、３４g、３４h、３４i 第１、第２、第３、第４、第５、第６、第７、第８、第９の接続線
３５ 接地線
ＢＬ 基板層
Ｌ１、Ｌ２、Ｌ３ 第１、第２、第３の配線層
ΦR リセット信号線
ΦSL 行選択信号線
ΦT 転送信号線
ＳＬ 遮光膜
ＶDD 電源線
【技術分野】
【０００１】
本発明は、光電変換素子周辺の回路を半導体基板上の配線によって遮光する撮像素子に関する。
【背景技術】
【０００２】
従来公知のＸＹアドレス方式の固体撮像素子として、例えばＣＭＯＳ／ＬＳＩ製造プロセスを流用したＣＭＯＳ固体撮像素子が知られている。ＣＭＯＳ固体撮像素子の撮像面には、ｐ型、またはｎ型半導体層に逆導電型の半導体層を接合させることにより、フォトダイオード（ＰＤ）やＭＯＳトランジスタが形成される。
【０００３】
図１０に示すように、撮像面を形成する半導体基板３０’の上には、画素の回路を構成するための配線が、複数の層Ｌ１’、Ｌ２’、…になって形成される。配線が設けられる最上位の層の上に遮光膜ＳＬが設けられる。遮光膜ＳＬのさらに上にマイクロレンズ４１が設けられる。
【０００４】
遮光膜ＳＬを設けることにより、ＭＯＳトランジスタ３６などのＰＤ２１’の周辺回路への光の入射が防止される。なお、マイクロレンズ４１により集光された光Ｂは遮光膜ＳＬの開口部ＳＬOを通過して、ＰＤ２１’に入射する。
【０００５】
ところで、遮光膜ＳＬとＰＤ２１’との間隔が大きくなるほど、遮光膜ＳＬの開口部ＳＬOを通過可能な光の範囲が小さくなる、すなわちマイクロレンズ４１の辺部周辺に入射する光Ｂ’がＰＤ２１’において受光できないことが問題であった。
【０００６】
そこで、画素の回路を構成するための配線を遮光膜として用いて、ＰＤ２１’の周辺回路への光の入射を防止することが提案されている（特許文献１）。
【０００７】
しかし、撮像素子に入射される光を十分にＰＤ２１’に到達させるためには、ＰＤ２１’にさらに近い層において遮光することが望まれていた。
【特許文献１】特許第３４７２１０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明では、ＰＤを有する基板に近い層においてＰＤの周辺回路の遮光を行なう撮像素子の提供を目的とする。
【課題を解決するための手段】
【０００９】
本発明の撮像素子は、受光量に応じた電荷を発生する光電変換素子と、光電変換素子において発生した電荷を受取り受取った電荷に応じて電位が変わるキャパシタと、キャパシタの電荷をリセットするリセットトランジスタと、キャパシタの電位に基づいて画像信号を出力する増幅トランジスタと、キャパシタと増幅トランジスタとを接続し光電変換手段に光が入射する入射方向からリセットトランジスタの主電極を覆う第１の電導部材と、画像信号を受取り入射方向から増幅トランジスタの主電極を覆う第２の電導部材とを備えることを特徴としている。このような構成により、光電変換素子の周辺回路の遮光を周辺回路に最も近くに配置される配線を用いて行うことが可能となる。
【００１０】
また、キャパシタがＭＩＳキャパシタであり、第１の電導部材が入射方向から前記キャパシタを覆うことが好ましい。
【００１１】
また、第１の電導部材によって覆われるリセットトランジスタの主電極は、キャパシタに接続される主電極であることが好ましい。また、第２の電導部材によって覆われる増幅トランジスタの主電極は、増幅トランジスタの出力側の主電極であることが好ましい。
【００１２】
また、光電変換手段からキャパシタへの電荷の転送のＯＮ・ＯＦＦの切替を行う転送トランジスタを備え、キャパシタに接続される転送トランジスタの主電極が第１の電導部材によって覆われることが好ましい。
【００１３】
また、増幅トランジスタから第２の電導手段への画像信号の出力のＯＮ・ＯＦＦの切替を行う選択トランジスタを備え、第２の電導部材が選択トランジスタの主電極を覆うことが好ましい。
【発明の効果】
【００１４】
本発明によれば、ＰＤに近い層において周辺回路の遮光を行なうことが可能となり、撮像素子に入射する光を十分にＰＤに到達させることが可能になる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の一実施形態を適用したＣＭＯＳ固体撮像素子の全体構成を模式的に示す構成図である。
【００１６】
ＣＭＯＳ固体撮像素子１０は、撮像部１１、垂直シフトレジスタ１２、相関二重サンプリング／サンプルホールド（ＣＤＳ／ＳＨ）回路１３、水平シフトレジスタ１４、水平読出し線１５によって構成される。撮像部１１と垂直シフトレジスタ１２は直接接続され、水平読出し線１５はＣＤＳ／ＳＨ回路１３を介して撮像部１１に接続される。
【００１７】
撮像部１１の撮像面には複数の画素２０がマトリックス状に配列される。個々の画素２０において信号電荷が生成される。被写体像全体の画像信号は撮像面すべての画素２０の信号電荷に相当する画素信号の集合により構成される。生成した画素信号の読出しは画素２０毎に行われる。読出しを行う画素２０は垂直シフトレジスタ１２及び水平シフトレジスタ１４により直接的あるいは間接的に選択される。
【００１８】
垂直シフトレジスタ１２により画素２０の行が選択される。選択された画素２０から出力される画素信号が、垂直読出し線１６（第２の電導部材）を介してＣＤＳ／ＳＨ回路１３により相関二重サンプリングされる。
【００１９】
さらにＣＤＳ／ＳＨ回路１３に保持される画素信号は水平シフトレジスタ１４により選択され、水平読出し線１５に読出される。水平読出し線１５に読出された画素信号は例えば、信号処理を行う信号処理回路４０に送られ、所定の処理が行われて被写体像全体の画像信号に加工される。
【００２０】
画素の構成についてさらに詳細に説明する。図２は撮像部における画素の構成を示す回路図である。画素２０にはフォトダイオード（ＰＤ）２１、フローティングディフュージョン（ＦＤ）２２、転送トランジスタ２３、リセットトランジスタ２４、増幅トランジスタ２５、及び行選択トランジスタ２６が設けられる。
【００２１】
ＰＤ２１では画素２０毎の受光量に応じて電荷が発生し、発生した電荷が蓄積される。ＦＤ２２は、転送トランジスタ２３を介してＰＤ２１に接続される。転送トランジスタ２３の副電極は、転送信号線ΦTに接続される。転送信号線ΦTには、パルス状にＯＮ・ＯＦＦが切替わる転送信号が流される。
【００２２】
転送トランジスタ２３がＯＮになるときに、ＰＤ２１に蓄積された信号電荷がＦＤ２２に転送される。ＰＤ２１から転送される信号電荷がＦＤ２２に受取られると、ＦＤ２２の電位は受取られた電荷に応じた電位に変わる。
【００２３】
また、ＦＤ２２はリセットトランジスタ２４を介して電源線ＶDDに接続される。リセットトランジスタ２４の副電極は、リセット信号線ΦRに接続される。リセット信号線ΦRには、パルス状にＯＮ・ＯＦＦが切替わるリセット信号が流される。
【００２４】
リセットトランジスタ２５がＯＮになるときに、ＦＤ２２蓄積された電荷は電源線ＶDDに掃き出されてリセットされる。また、ＦＤ２２の電位は電源線ＶDDの電位からリセットトランジスタ２５の閾値電圧分を引いた電位にリセットされる。
【００２５】
ＦＤ２２は、増幅トランジスタ２５の副電極に接続される。増幅トランジスタ２５の一方の主電極は、電源線ＶDDに接続される。他方の主電極は、行選択トランジスタ２６を介して垂直読出し線１６に接続される。ＦＤ２２の電位は、増幅トランジスタ２５によって画素信号として出力される。
【００２６】
行選択トランジスタ２６の副電極は、行選択信号線ΦSLに接続される。行選択信号線ΦSLには、パルス状にＯＮ・ＯＦＦが切替わる行選択信号が流される。行選択トランジスタ２６がＯＮになるときに、画素信号が垂直読出し線１６に出力される。
【００２７】
なお、転送信号線ΦT、リセット信号線ΦR、及び行選択信号線ΦSLは、撮像部１１を水平に延びる線であり、垂直シフトレジスタ１２に接続される。転送信号、リセット信号、及び行選択信号は、垂直シフトレジスタ１２から出力される。
【００２８】
垂直読出し線１６は撮像部１１を垂直に延びる線であり、同じ列の複数の画素（図示せず）における行選択トランジスタ（図示せず）に接続される。垂直読出し線１６は、撮像面の上方において定電流源ＩSSに接続される。撮像面の下方においてＣＤＳ／ＳＨ回路１３に接続される。
【００２９】
垂直読出し線１６を介して出力される画素信号がＣＤＳ／ＳＨ回路１３において相関２重サンプリング／サンプルホールドされる。すなわち、ＰＤ２１から信号電荷が転送されたときの画素信号と基準レベルとなるリセット時の画素信号との差分がサンプルホールドされる。
【００３０】
ＣＤＳ／ＳＨ回路１３は、列選択トランジスタ１７を介して水平読出し線１５に接続される。列選択トランジスタ１７がＯＮになるときに、サンプルホールドされた画素信号が水平読出し線１５に出力される。
【００３１】
次に図３〜図９を用いて画素の構造について説明する。図３は撮像部１１の厚さ方向の断面を示す。基板層ＢＬの受光面側に、第１の配線層Ｌ１、第２の配線層Ｌ２、及び第３の配線層Ｌ３を順番に重ねることによって、撮像部１１が形成される。
【００３２】
基板層ＢＬは、基板３０、ゲート３１によって構成される。基板３０は、ｐ型半導体層３０p、ｎ型半導体層３０n、及び素子分離領域３０sによって構成される。ｐ型半導体層３０pの受光面側の表面の一部に、複数の領域に分かれたｎ型半導体層３０nが埋設される。一つの領域のｎ型半導体層３０nの表面をｐ型半導体層３０pによって覆うことにより、埋込みＰＤ２１が形成される。
【００３３】
また、２つの別の領域のｎ型半導体層３０n、３０nの間における基板３０の表面が、ＳｉＯ2などの絶縁膜（図示せず）を介してゲート３１に接合される。２つの別の領域のｎ型半導体層３０n、３０n、これらのｎ型半導体層３０n、３０nに挟まれるｐ型半導体層３０p、及びゲート３１によってＭＯＳトランジスタが形成される。
【００３４】
また、ｐ型半導体層３０ｐは、受光面側から見てＰＤ２１、ｎ型半導体層３０n、及びゲート３１が接合される領域以外の領域において素子分離領域３０sに接合される。
【００３５】
図４は単位画素に相当する基板３０の平面を示す。基板３０には画素毎に、埋込みＰＤ２１、及び基板３０にｎ型半導体層を接合させて形成される第１、第２、第３、第４、第５のｎ型半導体領域３２a、３２b、３２c、３２d、３２eが設けられる。ＰＤ２１及び第１〜第５のｎ型半導体領域３２a〜３２eは互いに離間するように配置される。
【００３６】
なお、ＰＤ２１と第１のｎ型半導体領域３２aに挟まれる領域３６a、第１、第２のｎ型半導体領域３２a、３２bに挟まれる領域３６b、第３、第４のｎ型半導体領域３２c、３２dに挟まれる領域３６c、及び第４、第５のｎ型半導体領域３２d、３２eに挟まれる領域３６dは、後述するようにゲート３１が設けられる領域である。
【００３７】
また、基板３０において、ＰＤ２１、第１〜第５のｎ型半導体領域３２a〜３２e、及び領域３６a、３６b、３６c、３６d以外の領域は、素子分離領域３０sである（図３参照）。また、第２のｎ型半導体領域３２bは、隣接する画素の第３のｎ型半導体領域３２cと一体的に形成される。
【００３８】
図５は基板に対するゲートの配置を示す。なお、図４において示したＰＤ２１、及び第１〜第５のｎ型半導体領域３２a〜３２eは、図５において破線を用いて表示する。
【００３９】
ＰＤ２１と第１のｎ型半導体領域３２aとに挟まれる領域３６aにＳｉＯ2などの絶縁膜を介して転送ゲート３１Tを配置することにより、転送トランジスタ２３が形成される。なお、ＰＤ２１を形成するｎ型半導体層、及び第１のｎ型半導体領域３２aが転送トランジスタ２３の主電極に相当する。
【００４０】
また、第１、第２のｎ型半導体領域３２a、３２bに挟まれる領域３６bにＳｉＯ2などの絶縁膜を介してリセットゲート３１Rを配置することにより、リセットトランジスタ２４が形成される。なお、第１、第２のｎ型半導体領域３２a、３２bがリセットトランジスタ２４の主電極に相当する。
【００４１】
また、第３、第４のｎ型半導体領域３２c、３２dに挟まれる領域３６cにＳｉＯ2などの絶縁膜を介して増幅ゲート３１Aを配置することにより、増幅トランジスタ２５が形成される。なお、第３、第４のｎ型半導体領域３２c、３２dが増幅トランジスタ２５の主電極に相当する。
【００４２】
また、第４、第５のｎ型半導体領域３２d、３２eに挟まれる領域３６dにＳｉＯ2などの絶縁膜を介して行選択ゲート３１SLを配置することにより、行選択トランジスタ２６が形成される。なお、第４、第５のｎ型半導体領域３２d、３２eが行選択トランジスタ２６の主電極に相当する。
【００４３】
なお、第１のｎ型半導体領域３２aは、ＰＤ２１から転送される電荷に応じて電位が変わり、ＦＤ２２として機能する。
【００４４】
図６は、第１の配線層Ｌ１を構成する配線の配置を示す。なお、図５において示したＰＤ２１、第１〜第５のｎ型半導体領域３２a、３２b、３２c、３２d、３２e、転送ゲート３１T、リセットゲート３１R、増幅ゲート３１A、及び行選択ゲート３１SLは、図６において破線を用いて表示する。
【００４５】
第１の配電層Ｌ１は、ＦＤ２２と増幅トランジスタ２５とを接続するための電導板３３a（第１の電導部材）、リセットトランジスタ２４の副電極とリセット信号線ΦRと接続するための電導板３３b、垂直読出し線１６、及び電源線ＶDDによって構成される。
【００４６】
電導板３３aは、撮像部１１の厚さ方向に延びる第１の接続線３４aによって第１のｎ型半導体領域３２aに、第２の接続線３４bによって増幅ゲート３１Aに接続される（図９参照）。なお、第１のｎ型半導体領域３２aは受光面側から電導板３３aによって覆われる。
【００４７】
また、垂直読出し線１６は前述のように撮像部１１の垂直方向に延びる読出し線であって、各画素２０の行選択トランジスタ２６の主電極である第５のｎ型半導体領域３２eに接続される。なお、垂直読出し線１６と第５のｎ型半導体領域３２eとは、撮像部１１の厚さ方向に延びる第３の接続線３４cによって接続される（図９参照）。第４、第５のｎ型半導体領域３２d、３２eは、受光面側から垂直読出し線１６によって覆われる。
【００４８】
また、電源線ＶDDは、撮像部１１の厚さ方向に延びる第４の接続線３４dによって第３のｎ型半導体領域３２cに接続される（図９参照）。
【００４９】
また、電導板３３bは、撮像部１１の厚さ方向に延びる第５の接続線３４eによってリセットトランジスタ２４の副電極であるリセットゲート３１Rに接続される。
【００５０】
図７は、第２の配線層Ｌ２に設けられる配線の配置を示す。なお、図６において示したＰＤ２１、第２、第３のｎ型半導体領域３２b、３２c、転送ゲート３１T、リセットゲート３１R、増幅ゲート３１A、行選択ゲート３１SL、電導板３３a、電導板３３b、垂直読出し線１６、及び電源線ＶDDは、図７において破線を用いて表示する。
【００５１】
第２の配電層Ｌ２は、転送トランジスタ２３、リセットトランジスタ２４、及び行選択トランジスタ２５にＯＮ・ＯＦＦの切替を行うためのパルス状の信号を入力するための転送信号線ΦT、リセット信号線ΦR、及び行選択信号線ΦSLによって構成される。
【００５２】
転送信号線ΦTは、撮像部１１の厚さ方向に延びる第６の接続線３４fによって転送ゲート３１Tに接続される（図９参照）。リセット信号線ΦRは、撮像部１１の厚さ方向に延びる第７の接続線３４gによって電導板３３bに接続される。行選択信号線ΦSLは、撮像部１１の厚さ方向に延びる第８の接続線３４hによって行選択ゲート３１SLに接続される。
【００５３】
図８は、第３の配線層Ｌ３に設けられる配線の配置を示す。なお、図７において示したＰＤ２１、第２、第３のｎ型半導体領域３２b、３２c、転送ゲート３１T、リセットゲート３１R、増幅ゲート３１A、電導板３３a、電導板３３b、垂直読出し線１６、電源線ＶDD、転送信号線ΦT、リセット信号線ΦR、及び行選択信号線ΦSLは、図８において破線を用いて表示する。
【００５４】
第３の配線層Ｌ３は、接地線３５が設けられる。接地線３５は、撮像部１１の厚さ方向に延びる第９の接続線３４iによって基板３０のｐ型半導体層に接続される。接地線３５は撮像素子１０の基準となる電位に維持されており、基板３０は基準となる電位に接地される。
【００５５】
以上のような構成である本実施形態の撮像素子によれば、フォトダイオードに最も近い第１の配線層Ｌ１として設けられる配線により周辺回路を遮光することが可能になる。
【００５６】
なお、基板３０に最も近い第１の配線層Ｌ１を構成する配線を用いて遮光することには、以下の問題を生ずる可能性があった。
【００５７】
周辺回路において遮光が必要な領域は、半導体である基板３０における信号電位が伝送される領域、すなわち第１、第４、第５のｎ型半導体領域３２a、３２d、３２eである（図４参照）。なお、第２、第３のｎ型半導体領域３２b、３２cは、つねに電源線ＶDDの電位に維持され、信号電荷を蓄積または転送することがないので、遮光は不要である。
【００５８】
撮像部１１の厚さ方向から見て第１、第４、第５のｎ型半導体領域３２a、３２d、３２eと重なる第１の配線層Ｌ１を構成する配線と第１、第４、第５のｎ型半導体領域３２a、３２d、３２eそれぞれとの間に電位差を生じ、互いに重なる領域が不要なキャパシタとして機能し、正確な画素信号の生成を阻害する可能性があった。
【００５９】
一方、本実施形態の撮像素子によれば、第１のｎ型半導体領域３２aを覆う電導板３３aの電位と第１のｎ型半導体領域３２aの電位は、信号電位を送るときには同じであり、不要なキャパシタは形成されない。また同様に、第４、第５のｎ型半導体領域３２d、３２eを覆う垂直読出し線１６の電位と第４、第５のｎ型半導体領域３２d、３２eの電位は、信号電位を送るときには同じであり、不要なキャパシタは形成されない。
【００６０】
したがって、本実施形態の撮像素子によれば、第１の配線層Ｌ１を構成する配線を用いた遮光によっても正確な画素信号の生成が可能になる。
【００６１】
なお、本実施形態において、フローティングディフュージョン２２を用いたが、フローティングゲートであってもよく、ＰＤ２１で発生した信号電荷に応じて電位が変わるいかなるキャパシタであってもよい。
【００６２】
また、本実施形態において、フローティングディフュージョン２２はＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタであるが、拡散層を露出しないキャパシタ、または拡散層を用いないキャパシタ、例えば、配線と配線間、ゲートとゲート間、あるいはゲートと配線間で容量を構成する場合は、電導板３３aで覆わなくてもよい。
【００６３】
また、本実施形態では、転送トランジスタ２３と行選択トランジスタ２６とを備える構成であるが、これらのトランジスタを省いた撮像素子においては、増幅トランジスタ２５の主電極を垂直読出し線１６とによって覆えばよい。
【００６４】
また、本実施形態では、第１のｎ型半導体領域が転送トランジスタの主電極、リセットトランジスタの主電極、及びＦＤとなるが、別々のｎ型半導体領域に分割して接続する構成であってもよい。分割する構成である場合は、ＦＤに接続される転送トランジスタの主電極、ＦＤ、及びリセットトランジスタの主電極が電導板に覆われていればよい。
【００６５】
また、本実施形態では、第４のｎ型半導体領域が増幅トランジスタの主電極と行選択トランジスタの主電極となるが、別々のｎ型半導体領域に分割して接続する構成であってもよい。分割する構成である場合は、増幅トランジスタの主電極と行選択トランジスタの主電極とが垂直読出し線によって覆われていればよい。
【００６６】
また、本実施形態において、撮像面における画素の配列はマトリックス状であるが、２次元状のいかなる配列であってもよい。また、本実施形態における撮像素子１０はＣＭＯＳ固体撮像素子であるが、画素内にＰＤ２１とリセットトランジスタ２４、増幅トランジスタ２５を備えるいかなる撮像素子にも適用可能である。
【００６７】
また、本実施形態において、撮像部１１に設けられたトランジスタはｎチャンネル型であるが、ｐチャンネル型であってもよい。ただし、ｐチャンネル型である場合は、各トランジスタの接続において電圧の高低を入れ替える必要がある。
【図面の簡単な説明】
【００６８】
【図１】本発明の一実施形態を適用したＣＭＯＳ固体撮像素子の全体構成を模式的に示す。
【図２】撮像部における画素の構成を示す。
【図３】撮像部の厚さ方向の断面を示す。
【図４】単位画素に相当する基板の平面を示す。
【図５】基板に対するゲートの配置を示す。
【図６】第１の配線層を構成する配線の配置を示す。
【図７】第２の配線層に設けられる配線の配置を示す。
【図８】第３の配線層に設けられる配線の配置を示す。
【図９】基板層と第１〜第３の配線層の接続状態を説明するための、撮像部の斜視図である。
【図１０】背景技術を説明するための、撮像素子の断面図を示す。
【符号の説明】
【００６９】
１０ ＣＭＯＳ固体撮像素子
１１ 撮像部
１６ 垂直読出し線
２０ 画素
２１ フォトダイオード（ＰＤ）
２２ フローティングディフュージョン（ＦＤ）
２３ 転送トランジスタ
２４ リセットトランジスタ
２５ 増幅トランジスタ
２６ 行選択トランジスタ
３０ 基板
３１A 増幅ゲート
３１R リセットゲート
３１SL 行選択ゲート
３１T 転送ゲート
３２a、３２b、３２c、３２d、３２e 第１、第２、第３、第４、第５のｎ型半導体領域
３３a、３３b 電導板
３４a、３４b、３４c、３４d、３４e、３４f、３４g、３４h、３４i 第１、第２、第３、第４、第５、第６、第７、第８、第９の接続線
３５ 接地線
ＢＬ 基板層
Ｌ１、Ｌ２、Ｌ３ 第１、第２、第３の配線層
ΦR リセット信号線
ΦSL 行選択信号線
ΦT 転送信号線
ＳＬ 遮光膜
ＶDD 電源線
【特許請求の範囲】
【請求項１】
受光量に応じた電荷を発生する光電変換素子と、
前記光電変換素子において発生した前記電荷を受取り、受取った前記電荷に応じて電位が変わるキャパシタと、
前記キャパシタの電荷をリセットするリセットトランジスタと、
前記キャパシタの電位に基づいて画像信号を出力する増幅トランジスタと、
前記キャパシタと前記増幅トランジスタとを接続し、前記光電変換手段に光が入射する入射方向から前記リセットトランジスタの主電極を覆う第１の電導部材と、
前記画像信号を受取り、前記入射方向から前記増幅トランジスタの主電極を覆う第２の電導部材とを備える
ことを特徴とする撮像素子。
【請求項２】
前記キャパシタがＭＩＳキャパシタであり、前記第１の電導部材が前記入射方向から前記キャパシタを覆うことを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記第１の電導部材によって覆われる前記リセットトランジスタの主電極は、前記キャパシタに接続される主電極であることを特徴とする請求項１または請求項２に記載の撮像素子。
【請求項４】
前記第２の電導部材によって覆われる前記増幅トランジスタの主電極は、前記増幅トランジスタの出力側の主電極であることを特徴とする請求項１〜請求項３のいずれか１項に記載の撮像素子。
【請求項５】
前記光電変換手段から前記キャパシタへの前記電荷の転送のＯＮ・ＯＦＦの切替を行う転送トランジスタを備え、前記キャパシタに接続される前記転送トランジスタの主電極が前記第１の電導部材によって覆われることを特徴とする請求項１〜請求項４のいずれか１項に記載の撮像素子。
【請求項６】
前記増幅トランジスタから前記第２の電導手段への前記画像信号の出力のＯＮ・ＯＦＦの切替を行う選択トランジスタを備え、
前記第２の電導部材が、前記選択トランジスタの主電極を覆う
ことを特徴とする請求項１〜請求項５のいずれか１項に記載の撮像素子。
【請求項１】
受光量に応じた電荷を発生する光電変換素子と、
前記光電変換素子において発生した前記電荷を受取り、受取った前記電荷に応じて電位が変わるキャパシタと、
前記キャパシタの電荷をリセットするリセットトランジスタと、
前記キャパシタの電位に基づいて画像信号を出力する増幅トランジスタと、
前記キャパシタと前記増幅トランジスタとを接続し、前記光電変換手段に光が入射する入射方向から前記リセットトランジスタの主電極を覆う第１の電導部材と、
前記画像信号を受取り、前記入射方向から前記増幅トランジスタの主電極を覆う第２の電導部材とを備える
ことを特徴とする撮像素子。
【請求項２】
前記キャパシタがＭＩＳキャパシタであり、前記第１の電導部材が前記入射方向から前記キャパシタを覆うことを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記第１の電導部材によって覆われる前記リセットトランジスタの主電極は、前記キャパシタに接続される主電極であることを特徴とする請求項１または請求項２に記載の撮像素子。
【請求項４】
前記第２の電導部材によって覆われる前記増幅トランジスタの主電極は、前記増幅トランジスタの出力側の主電極であることを特徴とする請求項１〜請求項３のいずれか１項に記載の撮像素子。
【請求項５】
前記光電変換手段から前記キャパシタへの前記電荷の転送のＯＮ・ＯＦＦの切替を行う転送トランジスタを備え、前記キャパシタに接続される前記転送トランジスタの主電極が前記第１の電導部材によって覆われることを特徴とする請求項１〜請求項４のいずれか１項に記載の撮像素子。
【請求項６】
前記増幅トランジスタから前記第２の電導手段への前記画像信号の出力のＯＮ・ＯＦＦの切替を行う選択トランジスタを備え、
前記第２の電導部材が、前記選択トランジスタの主電極を覆う
ことを特徴とする請求項１〜請求項５のいずれか１項に記載の撮像素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００６−３１３８４６（Ｐ２００６−３１３８４６Ａ）
【公開日】平成１８年１１月１６日（２００６．１１．１６）
【国際特許分類】
【出願番号】特願２００５−１３６２２０（Ｐ２００５−１３６２２０）
【出願日】平成１７年５月９日（２００５．５．９）
【出願人】（００００００５２７）ペンタックス株式会社 (1,878)
【Ｆターム（参考）】
【公開日】平成１８年１１月１６日（２００６．１１．１６）
【国際特許分類】
【出願日】平成１７年５月９日（２００５．５．９）
【出願人】（００００００５２７）ペンタックス株式会社 (1,878)
【Ｆターム（参考）】
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