撮像装置
【課題】信号処理素子が形成されている信号処理基板の厚さを一層薄くすることなく、画素の微細化を図ることができる積層型撮像装置を実現する。
【解決手段】本発明による撮像装置は、２次元マトリックス状に配列された複数の光電変換素子を有する光電変換素子アレイ（１）と、光電変換素子アレイに結合され、同じく２次元マトリックス状に配列された複数の信号処理素子を有する信号処理素子アレイ（２）とを具える。ｋを２以上の自然数とした場合に、前記光電変換素子は、列方向にそって信号処理素子の配列密度のｋ倍の配列密度で形成され、前記信号処理素子は、列方向と直交する行方向にそって光電変換素子の配列密度のｋ倍の配列密度で形成され、各光電変換素子は、配線導体を介して対応する信号処理素子に電気的に接続される。
【解決手段】本発明による撮像装置は、２次元マトリックス状に配列された複数の光電変換素子を有する光電変換素子アレイ（１）と、光電変換素子アレイに結合され、同じく２次元マトリックス状に配列された複数の信号処理素子を有する信号処理素子アレイ（２）とを具える。ｋを２以上の自然数とした場合に、前記光電変換素子は、列方向にそって信号処理素子の配列密度のｋ倍の配列密度で形成され、前記信号処理素子は、列方向と直交する行方向にそって光電変換素子の配列密度のｋ倍の配列密度で形成され、各光電変換素子は、配線導体を介して対応する信号処理素子に電気的に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換を行う画素ごとに信号処理素子を備え、画素ごとに並列処理することが可能な撮像装置に関するものである。
【背景技術】
【０００２】
画素ごとに信号処理素子を有し、各光電変換素子に発生した電荷を並列処理する撮像装置が知られている（特許文献１参照）。この形式の撮像装置では、各光電変換素子に発生した電荷は各画素ごとに並列処理されるため、リアルタイムで画像処理を行うことができ、ハイスピードカメラに好適な撮像装置が実現される。この形式の撮像装置では、Ｒ、Ｇ及びＢの各ホトダイオードには、パルス発生回路とカウンタを含む信号処理素子がそれぞれ接続されている。そして、複数のホトダイオード及び信号処理素子は単一の半導体基板に形成され、複数の半導体形成基板が積層されて撮像装置が構成されている。
【０００３】
上記撮像装置では、各ＲＧＢのホトダイオードに発生した電荷は、パルス状信号発生回路に供給され、その出力パルス数は後段に設けたカウンタによりそれぞれ計数され、水平走査回路を介して逐次読み出されている。
【特許文献１】特開２００２−７７５２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
現在、撮像装置の分野においては、一層の高精細化を目的とし、画素の微細化及び多画素化が進んでいる。積層型撮像装置においても同様に高精細化が求められており、高解像度の積層型撮像装置の開発が強く要請されている。一方、特許文献１に記載された積層型の撮像装置では、信号処理素子が形成されている半導体基板の厚さと画素ピッチとが等しいため、画素を微細化し多画素化するためには、積層される半導体基板の厚さを薄くすると共に多数の基板を積層する必要がある。しかしながら、積層される基板の厚さを薄くするには、製造上の歩留りが低下するだけでなく、製造上の多くの困難な課題が発生する。
【０００５】
本発明の目的は、信号処理素子が形成されている信号処理基板の厚さを一層薄くすることなく、画素の微細化を図ることができる積層型撮像装置を実現することにある。
【課題を解決するための手段】
【０００６】
本発明による積層型撮像装置は、２次元マトリックス状に配列された複数の光電変換素子を有する光電変換素子アレイと、光電変換素子アレイに結合され、同じく２次元マトリックス状に配列された複数の信号処理素子を有する信号処理素子アレイとを具え
ｋを２以上の自然数とした場合に、前記光電変換素子は、列方向にそって信号処理素子の配列密度のｋ倍の配列密度で形成され、前記信号処理素子は、列方向と直交する行方向にそって光電変換素子の配列密度のｋ倍の配列密度で形成され、
各光電変換素子は、配線導体を介して対応する信号処理素子に電気的に接続されていることを特徴とする。
【０００７】
本発明では、光電変換素子は、列方向にそって信号処理素子の配列密度のｋ倍の密度で形成され、信号処理素子は列方向と直交する行方向にそって光電変換素子の配列密度のｋ倍の密度で形成されているため、１つの信号処理基板が対応する画素数がｋ倍となる。この結果、信号処理基板の厚さを薄くすることなく、画素の微細化及び多画素化を図ることができる。
【０００８】
本発明による積層型撮像装置の好適実施例は、信号処理素子は複数の回路素子を含み、これらの回路素子は、光電変換素子アレイの受光面と直交する方向に沿って形成されていることを特徴とする。回路素子として、例えばノイズ抑制回路とＡ／Ｄ変換器とを含み、ノイズ抑制されたデジタル画像信号を並列して出力することができる。
【発明の効果】
【０００９】
本発明では、信号処理基板が対応する画素数が従来の積層型撮像装置に比べてｋ倍となるので、信号処理基板の厚さを薄くすることなく画素の配列密度を高くすることができる。また、信号処理素子がノイズ抑制回路とＡ／Ｄ変換器とを含む場合、ノイズ抑制されたデジタル画像信号を並列して出力することができるので、ハイスピードカメラに好適な高解像度の撮像装置が実現される。
【図面の簡単な説明】
【００１０】
【図１】本発明による撮像装置の概念的な構造形態を示す図である。
【図２】光電変換素子アレイの配列形態と信号処理素子アレイの配列形態との関係を示す図である。
【図３】信号処理素子列が形成されている信号処理基板の構成を示す概念的平面図である。
【図４】信号処理基板を構成する半導体基体の構成を示す線図的断面図である。
【図５】信号処理基板の製造工程を示す線図的断面図である。
【図６】信号処理基板の積層体を示す線図的断面図である。
【図７】光電変換素子アレイの一連の製造工程を示す図である。
【図８】信号処理素子の積層構造体と光電変換素子アレイとを接合する状態を示す図である。
【図９】信号処理素子アレイの製造工程の変形例を示す図である。
【図１０】光電変換素子アレイの製造方法の変形例を示す図である。
【発明を実施するための形態】
【００１１】
図１（Ａ）は本発明による撮像装置を概念的に示す図である。撮像装置は、複数の光電変換素子が２次元マトリックス状に配列された光電変換素子アレイ１と、同様に複数の信号処理素子が２次元マトリックス状に配列された信号処理素子アレイ２とを有する。光電変換素子の各光電変換素子は対応する信号処理素子にそれぞれ接続され、各光電変換素子に発生した電荷はＡ／Ｄ変換等の各種信号処理が並列して行われ、受光面３の反対側に設けた出力部を介して出力される。
【００１２】
図１（Ｂ）は、単一の信号処理基板４と光電変換素子列とを概念的に示す図である。図示の例では、１つの信号処理基板４に対して２列の光電変換素子列が対応する。本発明では、単一の半導体基板にＡ／Ｄ変換素子等を含む信号処理回路を形成して信号処理基板４を形成し、複数の信号処理基板４を積層することにより図１（Ａ）に示す積層型撮像装置が構成される。従って、信号処理基板４は、本発明による撮像装置の基本要素を構成する。
【００１３】
図２は、受光面３側から撮像装置を見た概念図であり、図２（Ａ）は光電変換素子及び信号処理素子の配列形態の基本配列を示す図である。また、図２（Ｂ）は受光面側から見た光電変換素子の配列形態を示し、図２（Ｃ）は受光面側から見た信号処理素子の配列形態を示す。また、図２（Ｄ）は、光電変換素子と対応する信号処理素子との接続関係を示す図である。図２（Ｂ）において、矩形の斜線部は１つの光電変換素子を示し、図２（Ｃ）において、黒の矩形表示は１つの信号処理素子を示す。図２（Ａ）に示すように、本発明では、Ｍ及びＮを２以上の自然数とした場合に、Ｍ行×Ｎ列の行列を素子配列のための基本形態とする。光電変換素子アレイ１の光電変換素子は、ｋを２以上の自然数とした場合に、ｋＭ行×Ｎ列の２次元マトリックス状に配列される。また、信号処理素子アレイ２の信号処理素子は、Ｍ行×ｋＮ列のマトリックス状に配列される。説明の便宜上、図２に示す例では、Ｍ＝Ｎ＝５、及びｋ＝２に設定されている。すなわち、Ｍ×Ｎのマトリックスを基準とし、光電変換素子は列方向に沿ってｋ倍、本例では２倍の密度で配列される。また、信号処理素子は、行方向に沿ってｋ倍（本例では、２倍）の密度で配列する。すなわち、本発明では、基本形態のマトリックスの各素子内に列方向にｋ個の光電変換素子が配列され、行方向にｋ個の信号処理素子が配列される。各光電変換素子は、接続導体を介して同一のマトリックス素子内の対応する信号処理素子に接続される。尚、以下の説明において、Ｍ＝Ｎ＝５、及びｋ＝２のマトリックスとして説明する。
【００１４】
図２（Ａ）に示す基本形態のマトリックス素子をＡｉ，ｊとして表示し、光電変換素子のアドレスをＰｉ，ｊとして表示し、信号処理素子のアドレスをＳｉ，ｊとして表示する。この場合、マトリックス素子Ａｉ，ｊには、Ｐ２ｉ−１，ｊ及びＰ２ｉ，ｊで表示される２つの光電変換素子が配置される。また、当該マトリックス素子Ａｉ，ｊには、Ｓｉ，２ｊ−１及びＳｉ，２ｊの２つの信号処理素子が配置される。そして、光電変換素子Ｐ２ｉ−１，ｊと信号処理素子Ｓｉ，２ｊ−１とを相互接続し、光電変換素子Ｐ２ｉ，ｊと信号処理素子Ｓｉ，２ｊとを相互接続する。この光電変換素子と信号処理素子との接続形態を図２（Ｄ）に示す。このように、列方向において光電変換素子の配列密度を信号処理素子の配列密度のｋ倍とし、行方向において信号処理素子の配列密度を光電変換素子の配列密度のｋ倍となるように設定すれば、信号処理基板が対応する画素数がｋ倍となるので、信号処理基板の厚さを薄くすることなく画素の配列密度を高くすることができる。
【００１５】
図３は、積層される単一の信号処理基板４の一例を概念的に示す図である。信号処理基板４は、例えばシリコン基板で構成される半導体基板１０に２つの信号処理素子（信号処理回路）により形成される５つの信号処理素子の組（１１ａ，１１ｂ）〜（１５ａ，１５ｂ）が対として並列に形成される。すなわち、各信号処理基板の信号処理素子は、同一の高さレベルに平行に形成される。信号処理素子は複数の回路素子を含み、これらの回路素子は、光電変換素子アレイの受光面３と直交する方向に順次形成される。一例として、信号処理素子は、ノイズ抑制回路とＡ／Ｄ変換器とを含む信号処理回路で構成され、ノイズ抑制されたデジタル画像信号を並列に出力する。尚、信号処理素子は、後述するように、金属配線及びビア配線を介して光電変換素子の組（２１ａ，２１ｂ）〜（２５ａ，２５ｂ）にそれぞれ電気的に接続される。
【００１６】
図４は、信号処理基板４を側方から見た構成を示す線図的断面図である。図４（Ａ）は、信号処理基板を製造するための半導体基板の構造を線図的断面図として示す。本例では、半導体基板として、SOI基板を用いる。SOI基板は、シリコンから成る支持基板３１を有し、支持基板３１上に例えば酸化シリコンの絶縁膜３２が形成され、その上に活性層３３が形成される。活性層３３には、一般的なCMOSプロセスを用いて、拡散層やゲート酸化膜等を含む信号処理素子が形成される。本例では、支持基板３１に信号処理素子３４が形成された半導体基体をベースとして用いる。
【００１７】
図４（Ｂ）に示すように、信号処理素子３４が形成されている半導体基体上において、光電変換素子を信号処理素子に接続するための金属配線を形成する。初めに、下側に位置する光電変換素子を信号処理素子に接続するための配線を形成し、続いて上側に位置する光電変換素子を信号処理素子に接続するための配線を形成する。例えばＣＶＤ法により、信号処理素子が形成されている基体上にリンガラス（PSG）から成る第１の層間絶縁膜３５を堆積する。第１の層間絶縁膜３５に貫通ビアを形成し、その上側から例えばアルミニウムの配線層を堆積し、エッチング処理を経てビア配線３６及び金属配線３７を形成する。これにより、下側に位置する光電変換素子を信号処理素子に接続するための配線が形成される。尚、信号処理素子の各回路素子間を接続する各種配線は、図面上図示されていないが、第１の層間絶縁膜３５上に形成することもできる。
【００１８】
続いて、リンガラスから成る第２の層間絶縁膜３８を堆積する。次に、貫通ビアを形成し、その上から金属配線層を形成し、エッチング処理を経てビア配線３９及び金属配線４０を形成する。これにより、上側に位置する光電変換素子を対応する信号処理素子に接続するための配線が形成される。尚、図４（Ｂ）において、上側に位置する光電変換素子のための配線は、説明の便宜上横方向にずらし（右側にずらして）、下側の光電変換素子の配線と重ならないように図示したが、実際には下側の光電変換素子の配線と同様に整列しているものとする。このような図示の仕方は図４〜図１０において同様である。また、読出し線等が必要な場合、必要に応じて貫通ビアを形成し、読出線用のビア配線４１を形成することもできる。この場合、ビア配線は、第１〜第３の層間絶縁膜にビア配線を形成する工程ごとに形成され、最終的には読出し線用のビア配線として一体的に形成する。尚、読出し配線４１は、信号処理素子が形成される領域を貫通するように形成され、積層した際に位置合せされて１本の信号読出し線を構成する。
【００１９】
さらに、金属配線及びビア配線が形成された基体上に第３の層間絶縁膜４２を堆積する。最後に、第３の層間絶縁膜４２の表面を平坦化処理することにより、信号処理基板４を構成する半導体基体が完成する。そして、同様な信号処理基板を複数枚用意する。尚、必要に応じて、信号処理基板ごとに回路のレイアウトを変更しても良い。
【００２０】
次に、積層工程について説明する。積層工程に先立って、上述した半導体基体について前処理を行う。図５は、半導体基体について行われる前処理を説明するための図である。図５（Ａ）に示すように、図４（Ｂ）に示す半導体基体について支持基板３１とは反対側に積層処理のための仮基板５０を貼り付ける。この仮基板５０として、良好な平面性を有する単結晶シリコン基板を用いることができる。また、半導体基体を仮基板５０に貼り付ける方法として、後に仮基板を剥離するため、仮固定樹脂等の剥離可能な方法を利用する。次に、仮基板５０に支持されている半導体基体の支持基板３１及び絶縁層３２を除去する。支持基板及び絶縁層を除去する方法として、CMP研磨やエッチング処理を利用することができ、或いはCMP研磨とエッチング処理とを組み合わした除去方法も利用することができる。尚、絶縁層として酸化シリコンが用いられる場合、研磨処理により除去するのが好適である。基板及び絶縁層の除去処理により、積層される信号処理基板が完成する。
【００２１】
次に、上記信号処理基板を積層する。図６は積層過程を示す図である。初めに、図６（Ａ）に示すように、最下層となる信号処理基板６０を用意する。この最下層の信号処理基板６０は、支持基板３１が除去されない信号処理基板を用いる。この信号処理基板６０上に図５（Ｂ）に示す信号処理基板６１を接合する。接合方法として、接合される表面をプラズマ処理を行って表面を活性化し、活性化した表面同士を貼り合わせる直接接合方式を用いることができる。直接接合方式では、基板間に接着剤等が介在しないため、基板同士が接合されると共に上側の信号処理基板のビア電極と下側の信号処理基板のビア電極とが電気的に接続される利点がある。従って、読出し線４１は連続したビア導体として形成される。尚、接合に際し、信号処理基板に形成した位置合せ用のパターンを用い、顕微鏡で位置決めパターンを観察しながら接合することにより、高精度に位置決めしながら接合することができる。
【００２２】
次に、上側に位置する信号処理基板６１に貼り付けた仮基板５０を取り除く。これにより、２つの信号処理基板が積層された積層体が完成する。この状態を図６（Ｂ）に示す。
【００２３】
さらに、上述した手法を用いて所定数の信号処理基板を積層し、図６（Ｃ）に示すように、信号処理基板の積層体６２を構成する。
【００２４】
所望枚数の信号処理基板が積層された積層体について、必要に応じて所望のサイズに切断し、続いて光電変換素子アレイが接合される端面について平滑化処理を行う。平坦化処理として、CMP研磨又はエッチング処理或いはこれらの組み合わせた処理を利用することができる。この平坦化処理により、信号処理素子アレイが完成する。
【００２５】
次に、光電変換素子アレイについて説明する。図７は、光電変換素子アレイの一連の製造工程を示す図である。本例では、裏面入射型の光電変換素子アレイを例にして説明する。シリコン基板７０を用意し、シリコン基板７０に光電変換部７１を形成する。尚、図面上６個の光電変換部７１ａ〜７１ｆだけを図示したが、図２（Ｂ）に示すように、ｋＭ行×Ｎ列のマトリックス状に形成する。この際、各光電変換部間の形成ピッチは、信号処理素子の形成ピッチと整合させる。尚、光電変換部は、例えばフォトダイオードで構成することができる。
【００２６】
続いて、光電変換部が形成されているシリコン基板上に電源ライン等の金属配線７８を含む層間絶縁膜７２を形成する。本図では、金属配線７８は一層しか示していないが、一般的には多層の金属配線が形成される。さらに、層間絶縁膜７２に所定のピッチで貫通孔を形成し、アルミニウム等の配線膜を形成し、エッチング処理を経て各光電変換部の電極を信号処理素子に接続するための接続導体７３ａ〜７３ｆを形成する（図７（Ａ））。
【００２７】
続いて、所定のチップサイズに切断され、光電変換素子アレイ７５が完成する（図７（Ｂ））。
【００２８】
次に、図８（Ａ）に示すように、図６（Ｃ）に示す信号処理素子の積層体と図７（Ｂ）に示す光電変換素子アレイとを位置決めして接合する。接合の際に、信号処理素子の配線と光電変換素子アレイの接続導体とが位置的に一致するように位置決めする必要がある。接合方法として、接合される表面同士をプラズマ処理により活性化し、その後貼り合わせる直接接合方法が用いることができる。その後、光電変換素子アレイのシリコン基板７０を研磨やエッチング等で薄くして、光電変換部を露出させることにより本発明による積層型撮像装置が完成する（図８（Ｂ））。
【００２９】
次に、図９を参照しながら光電変換素子アレイの製造方法の変形例について説明する。本例では、図４（Ｂ）に示す信号処理基板を構成する半導体基体を用いる。すなわち、支持基板、絶縁層及び活性層を有するSOI基板を用い、活性層にCMOSプロセスを用いて信号処理素子のアレイを形成する。この半導体基体を図９（Ａ）に示す。続いて、図４に示す実施例で用いたプロセスと同一のプロセスにより図９（Ａ）に示す信号処理基板を構成する半導体基体を製造する。製造された２つの半導体基体８０及び８１を、図９（Ｂ）に示すように、第３の層間絶縁膜同士が直接対向するように配置し、直接接合法により結合する。この際、読出し線用のビア配線４１同士が電気的に接続される。
【００３０】
次に、一方の半導体基体のシリコン基板３１を研磨又はエッチングにより除去する。さらに、読出し線用の貫通ビアを形成し、必要に応じて平坦化処理を行い、図９（Ｃ）に示すように、２つの信号処理基板が積層された半導体基体が完成する。
【００３１】
続いて、図９（Ｃ）に示す２つの信号処理基板の積層体をさらに積層し、シリコン基板を除去し貫通ビアを形成して、所望数の信号処理基板が積層された信号処理素子アレイが完成する。この製造プロセスでは、信号処理基板の貼り合わせ工程の回数が少なくて済む利点が達成され、熱や圧力によるダメージを最小限にとどめることが可能である。
【００３２】
次に、図１０（Ａ）、（Ｂ）を参照して光電変換素子アレイの製造方法の変形例について説明する。図６（Ｃ）に示す複数の信号処理基板が積層された信号処理基板の積層体６２を用意する。当該積層体の端面に、例えばＣＶＤ法により絶縁膜９０を形成する。続いて、絶縁膜９０に所定のピッチで貫通ビアを形成し、配線金属膜を形成し、エッチング処理によりビア導体を形成する。ビア導体は、信号処理基板側の配線導体の配列に等しくなるように形成する。さらに、ビア導体に接続されるように、２次元アレイ状に画素電極９１を形成する（図１０（Ａ））。
【００３３】
さらに、２次元アレイ状に形成された画素電極上に、例えば蒸着法により光電変換膜９２を形成する。光電変換膜として、例えば厚さが数μｍのアモルファスセレン膜を用いることができる。さらに、光電変換膜９２上に透明電極膜９３を形成する。透明電極膜として、例えばITO膜を用いることができる。これにより、積層型撮像装置が完成する（図１０（Ｂ））。
【符号の説明】
【００３４】
１ 光電変換素子アレイ
２ 信号処理素子アレイ
３ 受光面
４ 信号処理基板
１０ 半導体基板
１１ａ，１１ｂ〜１５ａ，１５ｂ 信号処理素子の組
２１ａ，２１ｂ〜２１ａ，２１ｂ 光電変換素子の組
３１ 支持基板
３２ 絶縁層
３３ 活性層
３４ 信号処理素子
３５，３８，４２ 層間絶縁膜
３６，３９ ビア配線
３７，４０ 金属配線
４１ 読出し線
５０ 仮基板
６０，６１ 信号処理基板
７０ シリコン基板
７１ａ〜７１ｆ 光電変換素子
７２ 層間絶縁膜
７３ａ〜７３ｆ 接続導体
８０，８１ 半導体基体
【技術分野】
【０００１】
本発明は、光電変換を行う画素ごとに信号処理素子を備え、画素ごとに並列処理することが可能な撮像装置に関するものである。
【背景技術】
【０００２】
画素ごとに信号処理素子を有し、各光電変換素子に発生した電荷を並列処理する撮像装置が知られている（特許文献１参照）。この形式の撮像装置では、各光電変換素子に発生した電荷は各画素ごとに並列処理されるため、リアルタイムで画像処理を行うことができ、ハイスピードカメラに好適な撮像装置が実現される。この形式の撮像装置では、Ｒ、Ｇ及びＢの各ホトダイオードには、パルス発生回路とカウンタを含む信号処理素子がそれぞれ接続されている。そして、複数のホトダイオード及び信号処理素子は単一の半導体基板に形成され、複数の半導体形成基板が積層されて撮像装置が構成されている。
【０００３】
上記撮像装置では、各ＲＧＢのホトダイオードに発生した電荷は、パルス状信号発生回路に供給され、その出力パルス数は後段に設けたカウンタによりそれぞれ計数され、水平走査回路を介して逐次読み出されている。
【特許文献１】特開２００２−７７５２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
現在、撮像装置の分野においては、一層の高精細化を目的とし、画素の微細化及び多画素化が進んでいる。積層型撮像装置においても同様に高精細化が求められており、高解像度の積層型撮像装置の開発が強く要請されている。一方、特許文献１に記載された積層型の撮像装置では、信号処理素子が形成されている半導体基板の厚さと画素ピッチとが等しいため、画素を微細化し多画素化するためには、積層される半導体基板の厚さを薄くすると共に多数の基板を積層する必要がある。しかしながら、積層される基板の厚さを薄くするには、製造上の歩留りが低下するだけでなく、製造上の多くの困難な課題が発生する。
【０００５】
本発明の目的は、信号処理素子が形成されている信号処理基板の厚さを一層薄くすることなく、画素の微細化を図ることができる積層型撮像装置を実現することにある。
【課題を解決するための手段】
【０００６】
本発明による積層型撮像装置は、２次元マトリックス状に配列された複数の光電変換素子を有する光電変換素子アレイと、光電変換素子アレイに結合され、同じく２次元マトリックス状に配列された複数の信号処理素子を有する信号処理素子アレイとを具え
ｋを２以上の自然数とした場合に、前記光電変換素子は、列方向にそって信号処理素子の配列密度のｋ倍の配列密度で形成され、前記信号処理素子は、列方向と直交する行方向にそって光電変換素子の配列密度のｋ倍の配列密度で形成され、
各光電変換素子は、配線導体を介して対応する信号処理素子に電気的に接続されていることを特徴とする。
【０００７】
本発明では、光電変換素子は、列方向にそって信号処理素子の配列密度のｋ倍の密度で形成され、信号処理素子は列方向と直交する行方向にそって光電変換素子の配列密度のｋ倍の密度で形成されているため、１つの信号処理基板が対応する画素数がｋ倍となる。この結果、信号処理基板の厚さを薄くすることなく、画素の微細化及び多画素化を図ることができる。
【０００８】
本発明による積層型撮像装置の好適実施例は、信号処理素子は複数の回路素子を含み、これらの回路素子は、光電変換素子アレイの受光面と直交する方向に沿って形成されていることを特徴とする。回路素子として、例えばノイズ抑制回路とＡ／Ｄ変換器とを含み、ノイズ抑制されたデジタル画像信号を並列して出力することができる。
【発明の効果】
【０００９】
本発明では、信号処理基板が対応する画素数が従来の積層型撮像装置に比べてｋ倍となるので、信号処理基板の厚さを薄くすることなく画素の配列密度を高くすることができる。また、信号処理素子がノイズ抑制回路とＡ／Ｄ変換器とを含む場合、ノイズ抑制されたデジタル画像信号を並列して出力することができるので、ハイスピードカメラに好適な高解像度の撮像装置が実現される。
【図面の簡単な説明】
【００１０】
【図１】本発明による撮像装置の概念的な構造形態を示す図である。
【図２】光電変換素子アレイの配列形態と信号処理素子アレイの配列形態との関係を示す図である。
【図３】信号処理素子列が形成されている信号処理基板の構成を示す概念的平面図である。
【図４】信号処理基板を構成する半導体基体の構成を示す線図的断面図である。
【図５】信号処理基板の製造工程を示す線図的断面図である。
【図６】信号処理基板の積層体を示す線図的断面図である。
【図７】光電変換素子アレイの一連の製造工程を示す図である。
【図８】信号処理素子の積層構造体と光電変換素子アレイとを接合する状態を示す図である。
【図９】信号処理素子アレイの製造工程の変形例を示す図である。
【図１０】光電変換素子アレイの製造方法の変形例を示す図である。
【発明を実施するための形態】
【００１１】
図１（Ａ）は本発明による撮像装置を概念的に示す図である。撮像装置は、複数の光電変換素子が２次元マトリックス状に配列された光電変換素子アレイ１と、同様に複数の信号処理素子が２次元マトリックス状に配列された信号処理素子アレイ２とを有する。光電変換素子の各光電変換素子は対応する信号処理素子にそれぞれ接続され、各光電変換素子に発生した電荷はＡ／Ｄ変換等の各種信号処理が並列して行われ、受光面３の反対側に設けた出力部を介して出力される。
【００１２】
図１（Ｂ）は、単一の信号処理基板４と光電変換素子列とを概念的に示す図である。図示の例では、１つの信号処理基板４に対して２列の光電変換素子列が対応する。本発明では、単一の半導体基板にＡ／Ｄ変換素子等を含む信号処理回路を形成して信号処理基板４を形成し、複数の信号処理基板４を積層することにより図１（Ａ）に示す積層型撮像装置が構成される。従って、信号処理基板４は、本発明による撮像装置の基本要素を構成する。
【００１３】
図２は、受光面３側から撮像装置を見た概念図であり、図２（Ａ）は光電変換素子及び信号処理素子の配列形態の基本配列を示す図である。また、図２（Ｂ）は受光面側から見た光電変換素子の配列形態を示し、図２（Ｃ）は受光面側から見た信号処理素子の配列形態を示す。また、図２（Ｄ）は、光電変換素子と対応する信号処理素子との接続関係を示す図である。図２（Ｂ）において、矩形の斜線部は１つの光電変換素子を示し、図２（Ｃ）において、黒の矩形表示は１つの信号処理素子を示す。図２（Ａ）に示すように、本発明では、Ｍ及びＮを２以上の自然数とした場合に、Ｍ行×Ｎ列の行列を素子配列のための基本形態とする。光電変換素子アレイ１の光電変換素子は、ｋを２以上の自然数とした場合に、ｋＭ行×Ｎ列の２次元マトリックス状に配列される。また、信号処理素子アレイ２の信号処理素子は、Ｍ行×ｋＮ列のマトリックス状に配列される。説明の便宜上、図２に示す例では、Ｍ＝Ｎ＝５、及びｋ＝２に設定されている。すなわち、Ｍ×Ｎのマトリックスを基準とし、光電変換素子は列方向に沿ってｋ倍、本例では２倍の密度で配列される。また、信号処理素子は、行方向に沿ってｋ倍（本例では、２倍）の密度で配列する。すなわち、本発明では、基本形態のマトリックスの各素子内に列方向にｋ個の光電変換素子が配列され、行方向にｋ個の信号処理素子が配列される。各光電変換素子は、接続導体を介して同一のマトリックス素子内の対応する信号処理素子に接続される。尚、以下の説明において、Ｍ＝Ｎ＝５、及びｋ＝２のマトリックスとして説明する。
【００１４】
図２（Ａ）に示す基本形態のマトリックス素子をＡｉ，ｊとして表示し、光電変換素子のアドレスをＰｉ，ｊとして表示し、信号処理素子のアドレスをＳｉ，ｊとして表示する。この場合、マトリックス素子Ａｉ，ｊには、Ｐ２ｉ−１，ｊ及びＰ２ｉ，ｊで表示される２つの光電変換素子が配置される。また、当該マトリックス素子Ａｉ，ｊには、Ｓｉ，２ｊ−１及びＳｉ，２ｊの２つの信号処理素子が配置される。そして、光電変換素子Ｐ２ｉ−１，ｊと信号処理素子Ｓｉ，２ｊ−１とを相互接続し、光電変換素子Ｐ２ｉ，ｊと信号処理素子Ｓｉ，２ｊとを相互接続する。この光電変換素子と信号処理素子との接続形態を図２（Ｄ）に示す。このように、列方向において光電変換素子の配列密度を信号処理素子の配列密度のｋ倍とし、行方向において信号処理素子の配列密度を光電変換素子の配列密度のｋ倍となるように設定すれば、信号処理基板が対応する画素数がｋ倍となるので、信号処理基板の厚さを薄くすることなく画素の配列密度を高くすることができる。
【００１５】
図３は、積層される単一の信号処理基板４の一例を概念的に示す図である。信号処理基板４は、例えばシリコン基板で構成される半導体基板１０に２つの信号処理素子（信号処理回路）により形成される５つの信号処理素子の組（１１ａ，１１ｂ）〜（１５ａ，１５ｂ）が対として並列に形成される。すなわち、各信号処理基板の信号処理素子は、同一の高さレベルに平行に形成される。信号処理素子は複数の回路素子を含み、これらの回路素子は、光電変換素子アレイの受光面３と直交する方向に順次形成される。一例として、信号処理素子は、ノイズ抑制回路とＡ／Ｄ変換器とを含む信号処理回路で構成され、ノイズ抑制されたデジタル画像信号を並列に出力する。尚、信号処理素子は、後述するように、金属配線及びビア配線を介して光電変換素子の組（２１ａ，２１ｂ）〜（２５ａ，２５ｂ）にそれぞれ電気的に接続される。
【００１６】
図４は、信号処理基板４を側方から見た構成を示す線図的断面図である。図４（Ａ）は、信号処理基板を製造するための半導体基板の構造を線図的断面図として示す。本例では、半導体基板として、SOI基板を用いる。SOI基板は、シリコンから成る支持基板３１を有し、支持基板３１上に例えば酸化シリコンの絶縁膜３２が形成され、その上に活性層３３が形成される。活性層３３には、一般的なCMOSプロセスを用いて、拡散層やゲート酸化膜等を含む信号処理素子が形成される。本例では、支持基板３１に信号処理素子３４が形成された半導体基体をベースとして用いる。
【００１７】
図４（Ｂ）に示すように、信号処理素子３４が形成されている半導体基体上において、光電変換素子を信号処理素子に接続するための金属配線を形成する。初めに、下側に位置する光電変換素子を信号処理素子に接続するための配線を形成し、続いて上側に位置する光電変換素子を信号処理素子に接続するための配線を形成する。例えばＣＶＤ法により、信号処理素子が形成されている基体上にリンガラス（PSG）から成る第１の層間絶縁膜３５を堆積する。第１の層間絶縁膜３５に貫通ビアを形成し、その上側から例えばアルミニウムの配線層を堆積し、エッチング処理を経てビア配線３６及び金属配線３７を形成する。これにより、下側に位置する光電変換素子を信号処理素子に接続するための配線が形成される。尚、信号処理素子の各回路素子間を接続する各種配線は、図面上図示されていないが、第１の層間絶縁膜３５上に形成することもできる。
【００１８】
続いて、リンガラスから成る第２の層間絶縁膜３８を堆積する。次に、貫通ビアを形成し、その上から金属配線層を形成し、エッチング処理を経てビア配線３９及び金属配線４０を形成する。これにより、上側に位置する光電変換素子を対応する信号処理素子に接続するための配線が形成される。尚、図４（Ｂ）において、上側に位置する光電変換素子のための配線は、説明の便宜上横方向にずらし（右側にずらして）、下側の光電変換素子の配線と重ならないように図示したが、実際には下側の光電変換素子の配線と同様に整列しているものとする。このような図示の仕方は図４〜図１０において同様である。また、読出し線等が必要な場合、必要に応じて貫通ビアを形成し、読出線用のビア配線４１を形成することもできる。この場合、ビア配線は、第１〜第３の層間絶縁膜にビア配線を形成する工程ごとに形成され、最終的には読出し線用のビア配線として一体的に形成する。尚、読出し配線４１は、信号処理素子が形成される領域を貫通するように形成され、積層した際に位置合せされて１本の信号読出し線を構成する。
【００１９】
さらに、金属配線及びビア配線が形成された基体上に第３の層間絶縁膜４２を堆積する。最後に、第３の層間絶縁膜４２の表面を平坦化処理することにより、信号処理基板４を構成する半導体基体が完成する。そして、同様な信号処理基板を複数枚用意する。尚、必要に応じて、信号処理基板ごとに回路のレイアウトを変更しても良い。
【００２０】
次に、積層工程について説明する。積層工程に先立って、上述した半導体基体について前処理を行う。図５は、半導体基体について行われる前処理を説明するための図である。図５（Ａ）に示すように、図４（Ｂ）に示す半導体基体について支持基板３１とは反対側に積層処理のための仮基板５０を貼り付ける。この仮基板５０として、良好な平面性を有する単結晶シリコン基板を用いることができる。また、半導体基体を仮基板５０に貼り付ける方法として、後に仮基板を剥離するため、仮固定樹脂等の剥離可能な方法を利用する。次に、仮基板５０に支持されている半導体基体の支持基板３１及び絶縁層３２を除去する。支持基板及び絶縁層を除去する方法として、CMP研磨やエッチング処理を利用することができ、或いはCMP研磨とエッチング処理とを組み合わした除去方法も利用することができる。尚、絶縁層として酸化シリコンが用いられる場合、研磨処理により除去するのが好適である。基板及び絶縁層の除去処理により、積層される信号処理基板が完成する。
【００２１】
次に、上記信号処理基板を積層する。図６は積層過程を示す図である。初めに、図６（Ａ）に示すように、最下層となる信号処理基板６０を用意する。この最下層の信号処理基板６０は、支持基板３１が除去されない信号処理基板を用いる。この信号処理基板６０上に図５（Ｂ）に示す信号処理基板６１を接合する。接合方法として、接合される表面をプラズマ処理を行って表面を活性化し、活性化した表面同士を貼り合わせる直接接合方式を用いることができる。直接接合方式では、基板間に接着剤等が介在しないため、基板同士が接合されると共に上側の信号処理基板のビア電極と下側の信号処理基板のビア電極とが電気的に接続される利点がある。従って、読出し線４１は連続したビア導体として形成される。尚、接合に際し、信号処理基板に形成した位置合せ用のパターンを用い、顕微鏡で位置決めパターンを観察しながら接合することにより、高精度に位置決めしながら接合することができる。
【００２２】
次に、上側に位置する信号処理基板６１に貼り付けた仮基板５０を取り除く。これにより、２つの信号処理基板が積層された積層体が完成する。この状態を図６（Ｂ）に示す。
【００２３】
さらに、上述した手法を用いて所定数の信号処理基板を積層し、図６（Ｃ）に示すように、信号処理基板の積層体６２を構成する。
【００２４】
所望枚数の信号処理基板が積層された積層体について、必要に応じて所望のサイズに切断し、続いて光電変換素子アレイが接合される端面について平滑化処理を行う。平坦化処理として、CMP研磨又はエッチング処理或いはこれらの組み合わせた処理を利用することができる。この平坦化処理により、信号処理素子アレイが完成する。
【００２５】
次に、光電変換素子アレイについて説明する。図７は、光電変換素子アレイの一連の製造工程を示す図である。本例では、裏面入射型の光電変換素子アレイを例にして説明する。シリコン基板７０を用意し、シリコン基板７０に光電変換部７１を形成する。尚、図面上６個の光電変換部７１ａ〜７１ｆだけを図示したが、図２（Ｂ）に示すように、ｋＭ行×Ｎ列のマトリックス状に形成する。この際、各光電変換部間の形成ピッチは、信号処理素子の形成ピッチと整合させる。尚、光電変換部は、例えばフォトダイオードで構成することができる。
【００２６】
続いて、光電変換部が形成されているシリコン基板上に電源ライン等の金属配線７８を含む層間絶縁膜７２を形成する。本図では、金属配線７８は一層しか示していないが、一般的には多層の金属配線が形成される。さらに、層間絶縁膜７２に所定のピッチで貫通孔を形成し、アルミニウム等の配線膜を形成し、エッチング処理を経て各光電変換部の電極を信号処理素子に接続するための接続導体７３ａ〜７３ｆを形成する（図７（Ａ））。
【００２７】
続いて、所定のチップサイズに切断され、光電変換素子アレイ７５が完成する（図７（Ｂ））。
【００２８】
次に、図８（Ａ）に示すように、図６（Ｃ）に示す信号処理素子の積層体と図７（Ｂ）に示す光電変換素子アレイとを位置決めして接合する。接合の際に、信号処理素子の配線と光電変換素子アレイの接続導体とが位置的に一致するように位置決めする必要がある。接合方法として、接合される表面同士をプラズマ処理により活性化し、その後貼り合わせる直接接合方法が用いることができる。その後、光電変換素子アレイのシリコン基板７０を研磨やエッチング等で薄くして、光電変換部を露出させることにより本発明による積層型撮像装置が完成する（図８（Ｂ））。
【００２９】
次に、図９を参照しながら光電変換素子アレイの製造方法の変形例について説明する。本例では、図４（Ｂ）に示す信号処理基板を構成する半導体基体を用いる。すなわち、支持基板、絶縁層及び活性層を有するSOI基板を用い、活性層にCMOSプロセスを用いて信号処理素子のアレイを形成する。この半導体基体を図９（Ａ）に示す。続いて、図４に示す実施例で用いたプロセスと同一のプロセスにより図９（Ａ）に示す信号処理基板を構成する半導体基体を製造する。製造された２つの半導体基体８０及び８１を、図９（Ｂ）に示すように、第３の層間絶縁膜同士が直接対向するように配置し、直接接合法により結合する。この際、読出し線用のビア配線４１同士が電気的に接続される。
【００３０】
次に、一方の半導体基体のシリコン基板３１を研磨又はエッチングにより除去する。さらに、読出し線用の貫通ビアを形成し、必要に応じて平坦化処理を行い、図９（Ｃ）に示すように、２つの信号処理基板が積層された半導体基体が完成する。
【００３１】
続いて、図９（Ｃ）に示す２つの信号処理基板の積層体をさらに積層し、シリコン基板を除去し貫通ビアを形成して、所望数の信号処理基板が積層された信号処理素子アレイが完成する。この製造プロセスでは、信号処理基板の貼り合わせ工程の回数が少なくて済む利点が達成され、熱や圧力によるダメージを最小限にとどめることが可能である。
【００３２】
次に、図１０（Ａ）、（Ｂ）を参照して光電変換素子アレイの製造方法の変形例について説明する。図６（Ｃ）に示す複数の信号処理基板が積層された信号処理基板の積層体６２を用意する。当該積層体の端面に、例えばＣＶＤ法により絶縁膜９０を形成する。続いて、絶縁膜９０に所定のピッチで貫通ビアを形成し、配線金属膜を形成し、エッチング処理によりビア導体を形成する。ビア導体は、信号処理基板側の配線導体の配列に等しくなるように形成する。さらに、ビア導体に接続されるように、２次元アレイ状に画素電極９１を形成する（図１０（Ａ））。
【００３３】
さらに、２次元アレイ状に形成された画素電極上に、例えば蒸着法により光電変換膜９２を形成する。光電変換膜として、例えば厚さが数μｍのアモルファスセレン膜を用いることができる。さらに、光電変換膜９２上に透明電極膜９３を形成する。透明電極膜として、例えばITO膜を用いることができる。これにより、積層型撮像装置が完成する（図１０（Ｂ））。
【符号の説明】
【００３４】
１ 光電変換素子アレイ
２ 信号処理素子アレイ
３ 受光面
４ 信号処理基板
１０ 半導体基板
１１ａ，１１ｂ〜１５ａ，１５ｂ 信号処理素子の組
２１ａ，２１ｂ〜２１ａ，２１ｂ 光電変換素子の組
３１ 支持基板
３２ 絶縁層
３３ 活性層
３４ 信号処理素子
３５，３８，４２ 層間絶縁膜
３６，３９ ビア配線
３７，４０ 金属配線
４１ 読出し線
５０ 仮基板
６０，６１ 信号処理基板
７０ シリコン基板
７１ａ〜７１ｆ 光電変換素子
７２ 層間絶縁膜
７３ａ〜７３ｆ 接続導体
８０，８１ 半導体基体
【特許請求の範囲】
【請求項１】
２次元マトリックス状に配列された複数の光電変換素子を有する光電変換素子アレイと、光電変換素子アレイに結合され、同じく２次元マトリックス状に配列された複数の信号処理素子を有する信号処理素子アレイとを具え
ｋを２以上の自然数とした場合に、前記光電変換素子は、列方向にそって信号処理素子の配列密度のｋ倍の配列密度で形成され、前記信号処理素子は、列方向と直交する行方向にそって光電変換素子の配列密度のｋ倍の配列密度で形成され、
各光電変換素子は、配線導体を介して対応する信号処理素子に電気的に接続されていることを特徴とする撮像装置。
【請求項２】
請求項１に記載の撮像装置において、Ｍ及びＮを２以上の自然数とした場合に、前記光電変換素子アレイは、２次元マトリックス状に配列されたｋＭ×Ｎ個の光電変換素子を有し、前記信号処理素子アレイは、同じく２次元マトリックス状に配列されたＭ×ｋＮ個の信号処理素子を有し、
前記光電変換素子アレイはｋＭ行×Ｎ列の行列の形態で形成され、前記信号処理素子はＭ行×ｋＮ列の行列の形態で形成されていることを特徴とする撮像装置。
【請求項３】
請求項２に記載の撮像装置において、前記信号処理素子アレイは、ｋＮ個の信号処理素子が互いに平行に形成されているＭ個の信号処理基板を有し、各信号処理基板には前記光電変換素子と信号処理素子とを電気的に接続する配線導体が形成され、
前記Ｍ個の信号処理基板は積層されて積層構造体を構成し、
各光電変換素子は、前記信号処理基板に形成された配線導体を介して対応する信号処理基板に電気的に接続されていることを特徴とする撮像装置。
【請求項４】
請求項１、２又は３に記載の撮像装置において、前記信号処理素子は、複数の回路素子を含み、これらの回路素子は、光電変換素子アレイの受光面と直交する方向に沿って形成されていることを特徴とする撮像装置。
【請求項５】
請求項４に記載の撮像装置において、前記回路素子として、ノイズ抑制回路とＡ／Ｄ変換器とを含み、ノイズ抑制されたデジタル画像信号を並列して出力することを特徴とする撮像装置。
【請求項１】
２次元マトリックス状に配列された複数の光電変換素子を有する光電変換素子アレイと、光電変換素子アレイに結合され、同じく２次元マトリックス状に配列された複数の信号処理素子を有する信号処理素子アレイとを具え
ｋを２以上の自然数とした場合に、前記光電変換素子は、列方向にそって信号処理素子の配列密度のｋ倍の配列密度で形成され、前記信号処理素子は、列方向と直交する行方向にそって光電変換素子の配列密度のｋ倍の配列密度で形成され、
各光電変換素子は、配線導体を介して対応する信号処理素子に電気的に接続されていることを特徴とする撮像装置。
【請求項２】
請求項１に記載の撮像装置において、Ｍ及びＮを２以上の自然数とした場合に、前記光電変換素子アレイは、２次元マトリックス状に配列されたｋＭ×Ｎ個の光電変換素子を有し、前記信号処理素子アレイは、同じく２次元マトリックス状に配列されたＭ×ｋＮ個の信号処理素子を有し、
前記光電変換素子アレイはｋＭ行×Ｎ列の行列の形態で形成され、前記信号処理素子はＭ行×ｋＮ列の行列の形態で形成されていることを特徴とする撮像装置。
【請求項３】
請求項２に記載の撮像装置において、前記信号処理素子アレイは、ｋＮ個の信号処理素子が互いに平行に形成されているＭ個の信号処理基板を有し、各信号処理基板には前記光電変換素子と信号処理素子とを電気的に接続する配線導体が形成され、
前記Ｍ個の信号処理基板は積層されて積層構造体を構成し、
各光電変換素子は、前記信号処理基板に形成された配線導体を介して対応する信号処理基板に電気的に接続されていることを特徴とする撮像装置。
【請求項４】
請求項１、２又は３に記載の撮像装置において、前記信号処理素子は、複数の回路素子を含み、これらの回路素子は、光電変換素子アレイの受光面と直交する方向に沿って形成されていることを特徴とする撮像装置。
【請求項５】
請求項４に記載の撮像装置において、前記回路素子として、ノイズ抑制回路とＡ／Ｄ変換器とを含み、ノイズ抑制されたデジタル画像信号を並列して出力することを特徴とする撮像装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−４３３２（Ｐ２０１２−４３３２Ａ）
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願番号】特願２０１０−１３７８８７（Ｐ２０１０−１３７８８７）
【出願日】平成２２年６月１７日（２０１０．６．１７）
【出願人】（０００００４３５２）日本放送協会 (2,206)
【出願人】（５９１０５３９２６）財団法人エヌエイチケイエンジニアリングサービス (169)
【Ｆターム（参考）】
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願日】平成２２年６月１７日（２０１０．６．１７）
【出願人】（０００００４３５２）日本放送協会 (2,206)
【出願人】（５９１０５３９２６）財団法人エヌエイチケイエンジニアリングサービス (169)
【Ｆターム（参考）】
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