波形データ発生器、波形発生器および半導体試験装置
【課題】複数の直線を組み合わせた波形のパターンを繰り返し生成でき、メモリへの格納効率が良く、装置コストの安い、波形発生器を提供する。
【解決手段】複数の直線の線分の波形パラメータと、これらの複数の直線の線分のいくつかをつないだ１周期の波形を複数回繰り返すシーケンスデータとを格納したメモリと、前記メモリからシーケンスデータに従った複数の線分に関する波形パラメータの各々に基づいた演算を行い、１周期の波形を複数回繰り返すディジタル−アナログ変換器用データを発生するデータ発生器とを備えた波形データ発生器。
【解決手段】複数の直線の線分の波形パラメータと、これらの複数の直線の線分のいくつかをつないだ１周期の波形を複数回繰り返すシーケンスデータとを格納したメモリと、前記メモリからシーケンスデータに従った複数の線分に関する波形パラメータの各々に基づいた演算を行い、１周期の波形を複数回繰り返すディジタル−アナログ変換器用データを発生するデータ発生器とを備えた波形データ発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体測定に用いられる波形発生器およびその関連機器に関し、特に、直線を組み合わせた波形を生成する波形データ発生器、波形発生器およびそれを用いた半導体試験装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの開発においては、例えば特許文献１の図８（ｉ）に示される多段のステップ波形のように、従来のアナログ波形とは異なる、複数の直線を組み合わせた複雑な直線波形信号が必要とされるようになっている。
【０００３】
他方、例えば半導体の信頼性試験における非特許文献１の図１に示されるように、他の分野においても、従来の単純なパルス波形とは異なる複雑な直線波形信号についての必要性は増えていると考えられる。
【０００４】
このような複雑な直線波形を従来の測定器で生成しようとすると、次のような困難が伴う。例えば、パルスジェネレータ（以下、ＰＧと記す）では、せいぜい３値までの閾値しか対応できないので、ＰＧを多数用いて、複数のパルス信号を重ね合わせて複雑な直線波形信号を生成するなどの技術が必要となり、装置が大型化し、制御が複雑になるため、安価に実現できない。
【０００５】
また、ＩＣテスターに一般的に搭載される任意波形発生器（Arbitrary Waveform Generator, 以下ＡＷＧと記載する）では、本明細書の図８（ａ）に示すように、波形の１周期のパターンを一定サンプルレートの離散的ディジタルデータのパターンとして記憶させるため、この例では、２４個の点の情報が必要となる。このことから分かるように、多大なメモリ容量が必要となる。そのためホストコンピュータからのパターンのデータ転送時間も長くなり、装置自体も大掛かりとなり安価に提供することができない。このようなＡＷＧの例としては、特許文献２に記載されている。
【０００６】
他方、特許文献３および特許文献４では、本明細書の図８（ｂ）に示すように、波形の各頂点に着目してメモリに動作又は位置を記憶する方式の波形発生器が開示されているが、一般的な波形発生器に普及するには至っていない。
【０００７】
【特許文献１】米国特許出願公開第２００２／０１１８５７４号明細書 図８
【特許文献２】特開平１−２１８２０１号公報 第３図
【特許文献３】米国特許第３６６２１６０号明細書 図１〜図３
【特許文献４】米国特許第４２２２１０８号明細書 図１〜図３
【非特許文献１】Denais, M., 外７名、「On-the-fly characterization of NBTI in ultra-thin gate oxide PMOSFET's（ＰＭＯＳＦＥＴの超薄ゲート酸化膜におけるＮＢＴＩのオンザフライ特性）」、International Electron Device Meeting (IEDM), IEEE, 2004, 109-112
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献３に示されるファンクションジェネレータでは、波形の繰り返しを指定するブロックモードが、１つのランプ波形しか指定できない。例えば本明細書の図８（ｂ）の波形を複数回繰り返す場合だと、１周期分の複数の直線データを繰り返し展開して記述するしかないので、上述の半導体測定に用いるには、柔軟性が乏しいと考えられる。
【０００９】
特許文献４に示される波形発生器では、まず、各頂点の間のスイープ電圧の発生を、クロックレートを変更して行うために、可変クロック発生器と、それに対応した高速なデバイスが必要となり、装置のコストを安価にできない。次に、メモリ中に、実行する命令（instruction）と必要なデータを、例えば、振幅の初期値の設定、振幅の比較対象値の設定、ランプ波形を生成するためのクロック周波数の設定、およびランプ波形生成命令、といった具合に、逐一記述して格納しなければならないため、プログラミングが容易でないのと、メモリ効率が命令を含むために多少劣ると考えられる。さらに、命令解釈部分を含むために波形発生器自体がコスト高となると考えられる。
【００１０】
上述の問題点に鑑み、本発明が解決しようとする課題は、複数の直線を組み合わせた波形の繰り返し、あるいは、これらの複数の直線を組み合わせた波形の複数パターンを繰り返し生成でき、メモリへの格納効率が良く、装置コストの安い、波形発生器に関する技術を提供することである。
【００１１】
さらに、本発明が解決する別の課題は、安価でありながら高速動作する、複数の直線を組み合わせた波形を生成する波形発生器に関する技術を提供することである。
【００１２】
さらに、本発明が解決するさらに別の課題は、生成される複数の直線を組み合わせた波形のデータを、直線の線分のデータとして格納する、波形発生器に関する技術を提供することである。
【００１３】
さらに、本発明が解決するさらに別の課題は、生成される複数の直線を組み合わせた波形における各直線の線分の傾きを固定小数点で取り扱う、安価でありながら高速動作する高精度な波形発生器に関する技術を提供することである。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明による波形データ発生器は、複数の直線の線分の波形パラメータと、前記複数の直線の線分のいくつかをつないだ１周期の波形を複数回繰り返すシーケンスデータとを格納したメモリと、前記メモリから前記シーケンスデータに従った複数の線分に関する波形パラメータの各々に基づいた演算を行い、前記１周期の波形を複数回繰り返すディジタル−アナログ変換器用データを発生するデータ発生器とを備える。また、この波形データ発生器は、前記メモリと、前記データ発生器とが、ＦＰＧＡ上に設けられたことを特徴とする態様も含む。
【００１５】
本発明による別の波形データ発生器は、複数の直線の線分の波形パラメータを格納した波形メモリと、前記複数の直線の線分のいくつかをつないだ１周期の波形を複数回繰り返すシーケンスデータを格納したシーケンスメモリと、前記シーケンスメモリからシーケンスデータを読み出し、該シーケンスデータに基づいて、前記１周期の波形を複数回繰り返すように波形メモリをアクセスするシーケンサと、前記シーケンサと前記波形メモリから受け取った一連の波形パラメータに基づき線分波形を生成する演算を行い、前記１周期の波形を複数回繰り返すディジタル−アナログ変換器用のデータを生成する線分データ発生器とを備える。
【００１６】
また、この波形データ発生器は、前記波形メモリには、前記複数の直線の線分の各々の傾きと、前記複数の直線の線分の各々の始点のオフセット値と、前記複数の直線の線分の各々の長さを規程する時間とを格納した態様と、前記複数の直線の線分の各々の傾きは、固定小数点で表記された態様と、前記複数の直線の線分の各々の傾きに応じて、傾きの小数点以下の有効桁数を指定するパラメータを前記波形メモリに格納した態様と、前記線分データ発生器では、傾きと時間パラメータとの積を固定小数点演算を行って算出し、その結果を前記傾きに対応した小数点以下の有効桁数を指定するパラメータを制御入力としたセレクタによって小数点以下の有効桁数を選択する態様を含む。さらに、この波形データ発生器は、前記波形メモリには、前記複数の直線の線分の各々についてのクロックごとの増加分あるいは減少分と、前記複数の直線の線分の各々の始点のオフセット値と、前記複数の直線の線分の各々の長さを規程する時間とを格納した態様と、前記複数の直線の線分の各々の増加分あるいは減少分は、固定小数点で表記された態様と、前記複数の直線の線分の各々の増加分あるいは減少分に応じて、傾きの小数点以下の有効桁数を指定するパラメータを前記波形メモリに格納した態様と、前記線分データ発生器では、前記増加分あるいは減少分を、クロックごとに加える演算をする態様と、前記波形メモリと、前記シーケンスメモリと、前記シーケンサと、前記線分データ発生器とが、ＦＰＧＡ上に設けられたことを特徴とする態様も含む。
【００１７】
さらに、本発明による波形発生器は、上述のいずれかに記載の波形データ発生器と、前記波形データ発生器の出力に接続されて電気信号を発生するディジタル−アナログ変換器とを備える。
【００１８】
さらに、本発明による半導体試験装置は、上述の波形発生器と、前記波形発生器の出力に接続された増幅器とを備えた波形信号発生器と、波形プロセッサと記憶装置とを備えて前記波形信号発生器を制御するコントローラとを備える。また、本発明によるフラッシュメモリ試験用半導体試験装置は、前記記憶装置にフラッシュメモリ試験用データを備える。
【発明の効果】
【００１９】
以上のように、本発明を用いると、複数の直線を組み合わせた波形の繰り返し、あるいは、これらの複数の直線を組み合わせた波形の複数パターンを繰り返し生成でき、メモリへの格納効率が良く、装置コストの安い、波形発生器およびその関連装置を提供することができる。
【００２０】
また、本発明を用いると、安価でありながら高速動作する、複数の直線を組み合わせた波形を生成する波形発生器およびその関連装置を提供することができる。
【００２１】
さらに、本発明を用いると、生成される複数の直線を組み合わせた波形における各直線の線分の傾きを固定小数点で取り扱う、安価でありながら高速動作する高精度な波形発生器およびその関連装置を提供することができる。
【発明を実施するための最良の形態】
【００２２】
図１３を参照して、本発明による波形発生器の基本的な実施形態である波形発生器２１００を説明する。
【００２３】
波形発生器２１００は、複数の直線の線分をつなぎ合わせた波形のディジタルデータを生成する波形データ発生器２１０２と、その波形のディジタルデータをアナログ信号に変換して出力するディジタル-アナログ変換器（ＤＡＣ）２１０４とを備えている。
【００２４】
波形データ発生器２１０２は、シーケンサ２１１０、波形メモリ２１２６、シーケンスメモリ２１１８、線分データ発生器２１３０を備える。波形メモリ２１２６には、波形データの生成に必要な各直線の線分を規定あるいは表現するパラメータなどの情報を各線分毎に格納した波形パラメータテーブル２１２８を備えている。なお、ここで直線の線分を規定する波形パラメータとは、線分を形成する複数の点の座標情報を格納するのではなく、線分を数式（一次関数あるいは級数式による表現等）で表した時の、各パラメータを指す。
【００２５】
シーケンスメモリ２１１８には、波形メモリ２１２６に格納された複数の線分の情報のうちのひとつ又は複数を用いて、どのような１周期分（本明細書ではこれを１シーケンスと呼ぶ）の波形とし、その波形を何回繰り返し、その後、次にどのような１シーケンスの波形を繰り返すかという情報（本明細書ではこれをシーケンスデータと呼ぶ）を格納したシーケンステーブル２１１９を備えている。
【００２６】
線分データ発生器２１３０は、与えられた線分の各種パラメータと、クロック信号入力（図示せず）から、指定された線分上の点のディジタルデータを各時刻毎に計算して発生し、ＤＡＣ２１０４に出力する。
【００２７】
シーケンサ２１１０は、シーケンスメモリ２１１８をバス２１３１および２１３２を介してアクセスし、シーケンステーブルに格納された情報から、これから発生しようとするシーケンス波形中の線分の波形データの参照先アドレスを得て、それを元に波形メモリ２１２６をバス２１３４を介してアクセスし、該当する波形パラメータをバス２１３８を介して波形メモリ２１２６から線分データ発生器２１３０に出力させる。シーケンサ２１１０は、さらに、ｔカウンタ２１２４を備え、バス２１３６を介して波形メモリ２１２６から得た情報を元に、線分データ発生器２１３０内での時刻をバス２１４０を介して管理あるいは転送あるいは制御する。シーケンサ２１１０はさらに、内部に発生中のシーケンスの繰り返し回数を管理するループカウンタ２１１４、および、線分データ発生器２１３０が１周期分のデータを生成したかを管理する周期カウンタ２１１６を備えて、バス２１４０を介して線分データ発生器２１３０を制御する。
【００２８】
以上の構成により、本発明の基本的な実施態様である波形発生器２１００は、波形データ発生器２１０２内で、波形メモリ２１２６に格納された線分のパラメータ情報と、シーケンスメモリ２１１８に格納された各シーケンスに関する情報を元に、各時刻毎の線分データを線分データ発生器２１３０で発生させることで、ＤＡＣ２１０４にディジタルデータを出力し、ＤＡＣ２１０４は受け取ったディジタルデータを図示されないクロック信号に従いアナログ信号に変換して出力するという動作をする。
【００２９】
ここで、波形メモリ２１２６に格納される情報は、線分のパラメータ情報であるために、メモリ容量を節約でき、シーケンスメモリ２１１８に１シーケンス中で使用される線分の情報や繰り返し回数などのシーケンス情報を格納しているので、メモリ容量を節約しながら、複数のシーケンスの繰り返しを柔軟かつ容易に発生することができる。
【００３０】
次に、上記の本発明による波形発生器の基本実施形態に基づく第１の実施例について、図１ないし図５を参照して説明する。
【００３１】
最初に、図３を参照して、本実施例による波形データのメモリへの格納方法を説明する。
【００３２】
図３に示される波形は、図８の（ａ）および（ｂ）に示す波形と同一の波形を４回繰り返した波形である。ここで、最初の１周期に対して、１周期の始点と終点および各頂点に点Ａないし点Ｊが示されている。本発明では、この波形の１周期を複数の直線の線分、すなわち直線Ａ−Ｂ、直線Ｂ−Ｃ、直線Ｃ−Ｄ、直線Ｄ−Ｅ、直線Ｅ−Ｆ、直線Ｆ−Ｇ、直線Ｇ−Ｈ、直線Ｈ−Ｉ、直線Ｉ−Ｊの９本の線分に分割する。次に、それぞれの線分について、次の（１）式で示される時間ｔに関する１次関数
【００３３】
ｆ（ｔ）＝ａ ＊ ｔ ＋ｂ （１）
【００３４】
で表現したときの各パラメータとして、傾きa、この線分の始点におけるオフセット値ｂ、および、線分の始点から終点までの時間の長さを規定する時間値ｔを、それぞれ、ｐ＿ａ、ｐ＿ｂ、ｐ＿ｔとして算出し、波形メモリ（図１の１２６）に格納する。
【００３５】
具体的には、図４に例示されるように、波形メモリ１２６中の波形パラメータテーブル（図１の１２８）に、各線分データのエントリラベルを示すＷＰＡＤＤＲ毎に、後述のパラメータｐ＿ａの小数部の有効桁数を示すパラメータｂｉｔ＿ｓｅｌ、傾きを示すパラメータｐ＿ａ、この線分の始点におけるオフセット値を示すパラメータｐ＿ｂ、線分の長さを規程する時間値ｐ＿ｔ、この時間値ｐ＿ｔが最短クロック周期であるかどうかを示すインジケータＩｓＭｉｎとして格納される。ここで、パラメータｂｉｔ＿ｓｅｌは、０あるいは１の値をとり、ＩｓＭｉｎは、ＴＲＵＥあるいはＦＡＬＳＥの値をとる。また、各パラメータは固定小数点表記である。
【００３６】
図４を参照すると、図３の１周期分の各線分の波形パラメータのデータは、線分Ａ-Ｂのデータを示すエントリラベルＡＤＤＲ＿Ａのデータとしては、パラメータｂｉｔ＿ｓｅｌの値がｓｅｌ＿１、パラメータｐ＿ａが０．０、パラメータｐ＿ｂが０．５、パラメータｐ＿ｔがｔ＿Ａ、ＩｓＭｉｎがＦＡＬＳＥとして格納され、続く線分Ｂ−ＣについてのエントリラベルＡＤＤＲ＿Ｂのデータとしては、パラメータｂｉｔ＿ｓｅｌの値がｓｅｌ＿０、パラメータｐ＿ａが１．０、パラメータｐ＿ｂが０．５、パラメータｐ＿ｔがｔ＿Ｂ、ＩｓＭｉｎがＦＡＬＳＥというように格納されている。このように波形メモリ１２６の波形パラメータテーブル１２８に線分Ａ−Ｂから線分Ｉ−Ｊまでの９個のエントリのデータが格納される。
【００３７】
次に、図５を参照して、図３の１周期分を４回繰り返す場合を例にとって本発明のメモリへの格納方法を説明する。このような繰り返し情報は、シーケンスメモリ（図１の１１８）に設けられたシーケンステーブル（図１の１１９）に格納される。なお、本明細書では、１シーケンスとは波形の１周期分の線分の連なりを指し、図３の波形においては最初の１周期の線分Ａ−Ｂから線分Ｉ−Ｊまでがこの１シーケンスに相当する。シーケンステーブル１１９では、各シーケンスのエントリラベルであるＳＰＡＤＤＲ毎に１シーケンスのデータが格納される。すなわち、このシーケンスの出力が次のシーケンスに切り替わる際に、出力される線分の波形パラメータテーブルのアドレスを示すｂａｓｅ、このシーケンスの最初の線分の波形パラメータテーブルのアドレスを示すｓｔａｒｔ、このシーケンスの最後の線分の波形パラメータテーブルのアドレスを示すｅｎｄ、この１シーケンスのクロック周期を示すｐｅｒｉｏｄ＿ｌｅｎ、このシーケンスの繰り返し回数を示すｌｏｏｐ＿ｎｕｍが格納される。
【００３８】
図５を参照すると、図３の波形は、最初のシーケンスのエントリラベルＳＰＡＤＤＲ１のデータにおいて、ｂａｓｅアドレスとして線分Ａ−Ｂを示すＡＤＤＲ＿Ａが、ｓｔａｒｔアドレスとして線分Ａ−Ｂを示すＡＤＤＲ＿Ａが、ｅｎｄアドレスとして線分Ｉ−Ｊを示すＡＤＤＲ＿Ｉが、ｐｅｒｉｏｄ＿ｌｅｎとして値ＬＥＮ１が、ｌｏｏｐ＿ｎｕｍとして４が格納されている。ｌｏｏｐ＿ｎｕｍに０が格納されているときは、連続出力モード（ｃｏｎｔｉｎｕｏｕｓ ｍｏｄｅ）となり、停止命令を受けるまで波形出力を継続する。
【００３９】
なお、図３の波形は、１シーケンス分のデータで記述できるので、図５では１シーケンスしか例示していないが、シーケンステーブルには複数シーケンスのデータを記述することができる。
【００４０】
次に、図４および図５のデータから図３の直線波形を発生させる本発明の波形発生器１００を図１を参照して説明する。
【００４１】
波形発生器１００は、波形データ発生器１０２とディジタル-アナログ変換器（ＤＡＣ）１０４を備える。波形データ発生器１０２とＤＡＣ１０４には、ここでは図示しないクロック信号がそれぞれ供給されて動作する。
【００４２】
波形データ発生器１０２には、シーケンスの繰り返しを制御するシーケンサ１１０、シーケンス情報を格納するシーケンスメモリ１１８、シーケンサ１１０内でシーケンス情報に基づいて波形生成のためのアドレスと時間パラメータｔを発生するアドレス発生器１２０、シーケンサ１１０からの情報に基づいて波形パラメータを出力する波形メモリ１２６、波形メモリ１２６からの波形パラメータと、シーケンサ１１０からの時間パラメータｔから、ＤＡＣ１０４に与えるデータｄａｃ＿ｄａｔａを生成する線分データ発生器１３０が備えられ、ここでは図示されないコントローラからの制御により動作する。
【００４３】
より詳細には、シーケンサ１１０は、内部に状態機械１１２、シーケンスの繰り返したカウント数を格納するループカウンタ１１４、１シーケンス分のクロック周期をカウントする周期カウンタ１１６とアドレス発生器１２０を備えている。シーケンサ１１０は、シーケンステーブル１１９を格納するシーケンスメモリ１１８にアクセスして、ＳＰＡＤＤＲにエントリラベルが存在するシーケンスの順に、ｓｔａｒｔアドレスに指定された波形からｅｎｄアドレスに指定された波形までの波形データの開始アドレスを、順番に、アドレス発生器１２０に出力し、それをｌｏｏｐ＿ｎｕｍに指定された回数繰り返す。
【００４４】
なお、各シーケンスの切り替え時には、次のシーケンスのロードのため、所定の遅延時間が発生し、その間には、ｂａｓｅアドレスで指定された波形が出力される。この遅延時間がperiod_lenと等しくなるように追加の遅延時間を指定してｂａｓｅアドレスで指定された波形の出力を継続する機能を設けて、出力信号を所定周期に保つこともできる。
【００４５】
シーケンサ１１０内のアドレス発生器１２０は、内部に状態機械１２２と線分についての時間ｔのカウントを行うｔカウンタ１２４を備える。アドレス発生器１２０は、シーケンサ１１０から受け取った波形データの開始アドレスｗｐｔｂｌ＿ａｄｄｒに従って、波形メモリ１２６内に格納された波形パラメータテーブル１２８をアクセスし、パラメータｐ＿ｔと最短クロック周期インジケータＩｓＭｉｎを読み出し、クロック毎に更新された時間ｔを線分データ発生器１３０に出力する。ここで、インジケータＩｓＭｉｎは、波形のパラメータｐ＿ｔが最短クロック周期の１の場合、アドレス発生器１２０が波形データの開始アドレスを受け取って波形メモリ１２６をアクセスし、パラメータｐ＿ｔをｔカウンタ１２４に読み込むには、回路動作上、遅延時間が発生して間に合わないために設けられている。アドレス発生器１２０は、まず、このインジケータＩｓＭｉｎの値がＴＲＵＥのときは、パラメータｐ＿ｔが１であるものとしてｔカウンタ１２４を動作させ、インジケータＩｓＭｉｎがＦＡＬＳＥのときには、パラメータｐ＿ｔを読み込んでｔカウンタ１２４を動作させる。
【００４６】
このように、最短クロック周期インジケータＩｓＭｉｎを設けることで、安価に波形データ発生器１０２を実現することができる。
【００４７】
線分データ発生器１３０は、波形メモリ１２６から、シーケンサ１１０内のアドレス発生器１２０に指定された波形データのパラメータｐ＿ａ、ｐ＿ｂ、ｂｉｔ＿ｓｅｌを受け取り、また、アドレス発生器１２０から各クロックにおける線分中の時間値ｔを受け取り、それらから、上述の（１）式の演算を行い、その結果としてＤＡＣの変換コードｄａｃ＿ｄａｔａを図示しないクロック信号に従ったタイミングでＤＡＣ１０４に出力する。ＤＡＣ１０４は、図示しないクロック信号に従ったタイミングでｄａｃ＿ｄａｔａに従った信号ｄａｃ＿ｏｕｔを発生する。
【００４８】
以上のように、本発明の波形発生器１００によれば、所定のクロック信号応じたタイミングで、与えられた線分を形成する信号を逐次出力することができる。すなわち、図３の線分Ｂ−Ｃについて説明すれば、まず点Ｂの電圧の信号をＤＡＣ１０４から出力し、その次のクロックで、線分Ｂ−Ｃの傾きｐ＿ａと、１クロック分増加した時間値を示すパラメータｔとの積の結果と、線分Ｂ−Ｃの始点でのオフセット値ｐ＿ｂとの和を示す電圧の信号をＤＡＣ１０４から出力する、ということを繰り返して、線分Ｂ−Ｃの波形信号を発生する。
【００４９】
次に図２を参照して、線分データ発生器１３０の動作をより詳しく説明する。
【００５０】
波形パラメータｐ＿ａは端子２０２に与えられ、フリップフロップ（ＦＦ）２１２を介して乗算器２１４に入力される。線分中の時間値を示すパラメータｔは端子２０４に与えられ、ＦＦ ２３０を介して乗算器２１４に入力され、波形パラメータｐ＿ａと掛け合わされてＦＦ ２１６を介してセレクタ２１８に出力される。一方、小数部の桁数を選択するパラメータｂｉｔ＿ｓｅｌは、端子２０６に与えられ、ＦＦ２１２からＦＦ２１６の遅延時間に等しい段数のＦＦ ２３２〜２３６を介してセレクタ２１８の制御端子に出力される。セレクタ２１８は、ＦＦ２１６からの出力に対して、ＦＦ２３６からの制御入力に従ったビットを選択し、ＦＦ２２０に出力する。
【００５１】
ここで各線分の傾きである波形パラメータｐ_ａは、３２ｂｉｔの符号付き固定小数点の数値として表現される。ただし、ｐ＿ａは広範な値をとり、数値によっては分解能を十分に確保できないため、整数部と小数部の桁数を２種類用意し、その種類をパラメータｂｉｔ＿ｓｅｌで示している。一例として、ｐ＿ａが１以上のときは、ｐ＿ａは、符号１ｂｉｔ、整数部１４ｂｉｔ、小数部１７ｂｉｔで表現し、それ以外のときは、ｐ＿ａは、符号１ｂｉｔ、整数部０ｂｉｔ、小数部３１ｂｉｔで表現される。セレクタ２１８は、このｂｉｔ＿ｓｅｌの情報に基づいて、乗算結果に対して適正に小数部のビット幅を選択する。なお、乗算器２１４は固定小数点演算を行うので、高速に演算を実行でき、かつ、回路規模も小さく抑えることができる。
【００５２】
ＦＦ２２０に一旦格納された乗算結果は端数調整回路２２２で、乗算器で計算したＤＡＣ用の変換コードの小数点以下を四捨五入し、ＦＦ２２４を介して加算器２２６に出力する。
【００５３】
他方、波形パラメータｐ＿ｂは、端子２０８に与えられ、ＦＦ２１２からＦＦ２２４までの遅延時間に等しい段数のＦＦ ２３８〜２４２を介して、加算器２２６において、先のｐ＿ａとｔの乗算結果に足し合わせられる。加算器２２６の結果はＦＦ２２８を介してＤＯＵＴ端子２１０に出力される。以上の線分データ発生器１３０の動作は、クロック信号に従って動作する。
【００５４】
次に図６で示すような直線波形パターンについて考察する。図６に示す波形は、階段波形Ｘをｐ回繰り返し、次にさまざまな波高値および傾きを備える複数ランプ波形Ｙをｑ回繰り返し、さらに複数の階段波形を含む波形Ｚをｒ回繰り返す波形パターンである。上述の構成により、図６で示すような直線波形パターンについても、波形メモリとシーケンスメモリへの記述は容易である。このように、本発明における波形発生器は、近年の半導体測定で要求される複雑な直線波形パターンに柔軟に対応することができるのは、容易に理解されよう。
【００５５】
図１に戻ると、以上のような構成により、本発明における波形発生器１００のうちの波形データ発生器１０２、すなわち、シーケンサ１１０、シーケンスメモリ１１８、波形メモリ１２６、および、線分データ発生器１３０を、ＦＰＧＡ（Field Programmable Gate Array）上に実装することができる。ＦＰＧＡとしては、一例として、動作周波数１００ＭＨｚ程度のＸｉｌｉｎｘ（登録商標）社製Ｖｉｒｔｅｘ（登録商標）シリーズ等を利用することができる。これらをＦＰＧＡ上に実装することにより、例えば、乗算器２１４や加算器２２６はＦＰＧＡの汎用セルを利用することができ、安価な装置コストで高速な波形発生器を構成することができる。また、本発明で採用したメモリへの波形の格納方法により、直線波形パターンに要するメモリ容量を極めて少なくすることができたので、ＦＰＧＡのような大規模なメモリをもたないチップ上に実装することが可能となった点にも注意されたい。また、ＦＰＧＡ以外にも、ゲートアレー、ＡＳＩＣ、カスタムＬＳＩ、グルーロジックで実装することも可能である。
【００５６】
本発明による波形データ発生器１０２と従来のＡＷＧの該当部分とのハードウエアと制御におけるメリットとデメリットを、図８の波形について比較した結果を図７に示す。これを見れば明らかなように、本発明では、ＡＷＧよりはるかに少ないメモリとＦＰＧＡのゲート数で、中程度の波形自由度を実現し、従来よりもメモリモジュールおよびメモリ用電源などの追加のハードウエアが不要なだけでなく、制御上もホストコンピュータからのデータ転送時間を大幅に節約できる。
【００５７】
さらに、傾きを示す波形パラメータｐ＿ａを固定小数点表記とし、その小数部の桁数を選択するパラメータｂｉｔ＿ｓｅｌを設けたことにより、回路が単純になり、演算が高速になっただけでなく、十分な分解能も確保して高精度な波形を生成することができる。
【００５８】
次に、上記の本発明による波形発生器の基本実施形態に基づく第２の実施例として、図１０ないし図１２を参照して説明する。
【００５９】
第２の実施例では、各線分を次の（２）式で示される数式で表現する。
【００６０】
ｆ（ｔ）＝ｂ （但し ｔ＝０の時） かつ
ｆ（ｔ）＝ｆ（ｔ−１）＋ｄｅｌｔａ （但し １≦ｔ≦Tｅ） （２）
【００６１】
ここでｔは正の整数である。またＴｅはこの線分の終点でのtの値である。すなわち、線分の各時刻における増加分あるいは減少分ｄｅｌｔａ、線分の始点におけるオフセット値ｂ、および、線分の始点から終点までの時間の長さを規定する時間値ｔすなわちＴｅを、それぞれ、ｄｅｌｔａ、ｐ＿ｂ、ｐ＿ｔとして算出し、波形メモリ（図１０の１１２６）に格納する。
【００６２】
具体的には、図１２に例示されるように、波形メモリ１１２６中の波形パラメータテーブル（図１０の１１２８）に、各線分データのエントリラベルを示すＷＰＡＤＤＲ毎に、後述のパラメータｄｅｌｔａの小数部の有効桁数を示すパラメータｂｉｔ＿ｓｅｌ、傾きを示すパラメータｄｅｌｔａ、この線分の始点におけるオフセット値を示すパラメータｐ＿ｂ、線分の長さを規程する時間値ｐ＿ｔ、この時間値ｐ＿ｔが最短クロック周期であるかどうかを示すインジケータＩｓＭｉｎとして格納される。ここで、パラメータｂｉｔ＿ｓｅｌは、０あるいは１の値をとり、ＩｓＭｉｎは、ＴＲＵＥあるいはＦＡＬＳＥの値をとる。また、各パラメータは固定小数点表記である。
【００６３】
図１２を参照すると、図３の１周期分の各線分の波形パラメータのデータは、線分Ａ-Ｂのデータを示すエントリラベルＡＤＤＲ＿Ａのデータとしては、パラメータｂｉｔ＿ｓｅｌの値がｓｅｌ＿１、パラメータｄｅｌｔａが０．０、パラメータｐ＿ｂが０．５、パラメータｐ＿ｔがｔ＿Ａ、ＩｓＭｉｎがＦＡＬＳＥとして格納され、続く線分Ｂ−ＣについてのエントリラベルＡＤＤＲ＿Ｂのデータとしては、パラメータｂｉｔ＿ｓｅｌの値がｓｅｌ＿１、パラメータｄｅｌｔａが０．５、パラメータｐ＿ｂが０．５、パラメータｐ＿ｔがｔ＿Ｂ、ＩｓＭｉｎがＦＡＬＳＥというように格納されている。このように波形メモリ１１２６の波形パラメータテーブル１１２８に線分Ａ−Ｂから線分Ｉ−Ｊまでの９個のエントリのデータが格納される。
【００６４】
図１２の波形パラメータテーブルを使ったシーケンス情報を格納するシーケンステーブルの記述方法は、前述の図５と同様なので、説明を省略する。
【００６５】
次に、図１２および図５のデータから図３の直線波形を発生させる本発明の波形発生器１１００を図１０を参照して説明する。なお、前述と同じ構成要素には、同じ参照番号が与えられている。
【００６６】
波形発生器１１００は、波形データ発生器１１０２とディジタル-アナログ変換器（ＤＡＣ）１０４を備える。波形データ発生器１１０２とＤＡＣ１０４には、ここでは図示しないクロック信号がそれぞれ供給されて動作する。
【００６７】
波形データ発生器１１０２には、シーケンスの繰り返しを制御するシーケンサ１１１０、シーケンス情報を格納するシーケンスメモリ１１８、シーケンサ１１１０内でシーケンス情報に基づいて波形生成のためのアドレスと時間パラメータｔを発生するアドレス発生器１１２０、シーケンサ１１１０からの情報に基づいて波形パラメータを出力する波形メモリ１１２６、波形メモリ１１２６からの波形パラメータと、シーケンサ１１１０からの時刻制御信号ｌｏａｄ＿ｅｎａｂｌｅに基づいて、ＤＡＣ１０４に与えるデータｄａｃ＿ｄａｔａを生成する線分データ発生器１１３０が備えられ、ここでは図示されないコントローラからの制御により動作する。
【００６８】
より詳細には、シーケンサ１１１０は、内部に状態機械１１１２、シーケンスの繰り返したカウント数を格納するループカウンタ１１４、１シーケンス分のクロック周期をカウントする周期カウンタ１１６とアドレス発生器１１２０を備えている。シーケンサ１１１０は、シーケンステーブル１１９を格納するシーケンスメモリ１１８にアクセスして、ＳＰＡＤＤＲにエントリラベルが存在するシーケンスの順に、ｓｔａｒｔアドレスに指定された波形からｅｎｄアドレスに指定された波形までの波形データの開始アドレスを、順番に、アドレス発生器１１２０に出力し、それをｌｏｏｐ＿ｎｕｍに指定された回数繰り返す。
【００６９】
シーケンサ１１１０内のアドレス発生器１１２０は、内部に状態機械１１２２と線分についての時間ｔのカウントを行うｔカウンタ１１２４を備える。アドレス発生器１１２０は、シーケンサ１１１０から受け取った波形データの開始アドレスｗｐｔｂｌ＿ａｄｄｒに従って、波形メモリ１１２６内に格納された波形パラメータテーブル１１２８をアクセスし、パラメータｐ＿ｔと最短クロック周期インジケータＩｓＭｉｎを読み出し、ｔカウンタ１１２４を更新し、新しい線分についての波形パラメータが出力されるときには、それを示す時刻制御信号ｌｏａｄ＿ｅｎａｂｌｅを線分データ発生器１１３０に出力する。ここで、インジケータＩｓＭｉｎは、波形のパラメータｐ＿ｔが最短クロック周期の１の場合、アドレス発生器１１２０が波形データの開始アドレスを受け取って波形メモリ１１２６をアクセスし、パラメータｐ＿ｔをｔカウンタ１１２４に読み込むには、回路動作上、遅延時間が発生して間に合わないために設けられている。アドレス発生器１１２０は、まず、このインジケータＩｓＭｉｎの値がＴＲＵＥのときは、パラメータｐ＿ｔが１であるものとしてｔカウンタ１１２４を動作させ、インジケータＩｓＭｉｎがＦＡＬＳＥのときには、パラメータｐ＿ｔを読み込んでｔカウンタ１１２４を動作させる。
【００７０】
このように、最短クロック周期インジケータＩｓＭｉｎを設けることで、安価に波形データ発生器１１０２を実現することができる。
【００７１】
線分データ発生器１１３０は、波形メモリ１１２６から、シーケンサ１１１０内のアドレス発生器１１２０に指定された波形データのパラメータｄｅｌｔａ、ｐ＿ｂ、ｂｉｔ＿ｓｅｌを受け取り、また、アドレス発生器１１２０から新しい線分の開始を知らせる時刻制御信号ｌｏａｄ＿ｅｎａｂｌｅを受け取り、それらから、上述の（２）式の演算を行い、その結果としてＤＡＣの変換コードｄａｃ＿ｄａｔａを図示しないクロック信号に従ったタイミングでＤＡＣ１０４に出力する。ＤＡＣ１０４は、図示しないクロック信号に従ったタイミングでｄａｃ＿ｄａｔａに従った信号ｄａｃ＿ｏｕｔを発生する。
【００７２】
以上のように、本発明の波形発生器１１００によれば、第１の実施例での説明と同様に所定のクロック信号に応じたタイミングで、与えられた線分を形成する信号を逐次出力することができる。
【００７３】
次に図１１を参照して、線分データ発生器１１３０の動作をより詳しく説明する。
【００７４】
波形パラメータｄｅｌｔａは端子１２０２に与えられ、フリップフロップ（ＦＦ）１２１２を介してセレクタ１２１４に入力される。一方、小数部の桁数を選択するパラメータｂｉｔ＿ｓｅｌは、端子１２０４に与えられ、ＦＦ １２３０を介してセレクタ１２１４の制御端子に出力される。セレクタ１２１４は、ＦＦ１２１２からの出力に対して、ＦＦ１２３０からの制御入力に従ったビットを選択し、ＦＦ１２１６を介してアキュームレータ１２１８に出力する。
【００７５】
ここで各線分のクロック毎の増加分あるいは減少分である波形パラメータｄｅｌｔａは、３２ｂｉｔの符号付き固定小数点の数値として表現される。ただし、ｄｅｌｔａは広範な値をとり、数値によっては分解能を十分に確保できないため、整数部と小数部の桁数を２種類用意し、その種類をパラメータｂｉｔ＿ｓｅｌで示している。一例として、ｄｅｌｔａが１以上のときは、ｄｅｌｔａは、符号１ｂｉｔ、整数部１４ｂｉｔ、小数部１７ｂｉｔで表現し、それ以外のときは、ｄｅｌｔａは、符号１ｂｉｔ、整数部０ｂｉｔ、小数部３１ｂｉｔで表現される。セレクタ１２１４は、このｂｉｔ＿ｓｅｌの情報に基づいて、ｄｅｌｔａについて適正に小数部のビット幅を選択する。なお、アキュームレータ１２１８は固定小数点演算を行うので、高速に演算を実行でき、かつ、回路規模も小さく抑えることができる。
【００７６】
波形パラメータｐ＿ｂは端子１２０６に与えられ、ＦＦ１２１２からＦＦ１２１６と等しい遅延時間を生ずる段数のＦＦ１２３２ないしＦＦ１２３４を介してアキュームレータ１２１８に与えられる。
【００７７】
時刻制御信号ｌｏａｄ＿ｅｎａｂｌｅは端子１２０８に与えられ、ＦＦ１２１２からＦＦ１２１６と等しい遅延時間を生ずる段数のＦＦ１２３８ないしＦＦ１２４０を介してアキュームレータ１２１８にリセット入力信号として与えられる。
【００７８】
アキュームレータは、時刻制御信号ｌｏａｄ＿ｅｎａｂｌｅがアサートされたときは、アキュームレータ内の値をクリアしてパラメータｐ＿ｂをロードし、ｌｏａｄ＿ｅｎａｂｌｅがアサートされないときには、クロック信号が刻まれる度に、ＦＦ１２１６のセレクト演算結果を現在のアキュームレータ１２１８の値に加算する。
【００７９】
アキュームレータ１２１８の内容はクロック信号に従ってＦＦ１２２６に一旦格納され、端数調整回路１２２２で、ＤＡＣ用の変換コードの小数点以下を四捨五入し、ＦＦ１２２８を介してＤＯＵＴ端子１２１０に出力される。
【００８０】
図１０に戻ると、以上のような構成により、本発明における波形発生器１１００のうちの波形データ発生器１１０２、すなわち、シーケンサ１１１０、シーケンスメモリ１１８、波形メモリ１１２６、および、線分データ発生器１１３０を、ＦＰＧＡ（Field Programmable Gate Array）上に実装することができる。これらをＦＰＧＡ上に実装することにより、安価な装置コストで高速な波形発生器を構成することができる。また、本発明で採用したメモリへの波形の格納方法により、直線波形パターンに要するメモリ容量を極めて少なくすることができたので、ＦＰＧＡのような大規模なメモリをもたないチップ上に実装することが可能となった点にも注意されたい。また、ＦＰＧＡ以外にも、ゲートアレー、ＡＳＩＣ、カスタムＬＳＩ、グルーロジックで実装することも可能である。
【００８１】
本発明による波形発生器を用いた別の実施態様として、本発明による波形発生器を用いたＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ: 被試験対象）の載ったウエハを測定する半導体試験装置９００について、図９を参照して説明する。
【００８２】
半導体試験装置９００には、上述の波形発生器１００と、その出力に設けられて必要な振幅の信号を提供する増幅器（Ａｍｐ）９０６を備えた複数の波形信号発生器９０２〜９０４、および、その波形信号発生器９０２〜９０４を制御線９１６を介して制御するコントローラ９１０が含まれる。コントローラ９１０には、処理装置すなわちプロセッサ９１２と記憶装置すなわちメモリ９１４が含まれる。プロセッサ９１２としてはデータ処理機能を備えた装置であり、インテル（登録商標）社製等の各種マイクロプロセッサ（ＣＰＵ， ＭＰＵ）、ＤＳＰ、制御用ゲートアレイ等を用いることができ、記憶装置９１４は、制御のためのデータを格納することができる記憶手段であり、例えばＲＡＭ、フラッシュメモリなどの書き換え可能メモリを含む各種記憶デバイス、あるいは各種記憶メディアを含むものであっても良い。コントローラ９１０には、ＰＣなどのコンピュータあるいは、各種制御装置を用いることができる。
【００８３】
記憶装置９１４には、波形信号発生器９０２〜９０４の制御プログラムの他、各波形信号発生器内のそれぞれの波形データ発生器１０２の波形メモリおよびシーケンスメモリにロードされるデータをあらかじめ格納しておき、試験開始前に制御線９１６を介して、各波形信号発生器に転送することもできる。その場合、記憶装置９１４には、半導体試験用の波形パラメータのデータおよびシーケンスのデータが格納される。
【００８４】
波形信号発生器９０２の出力端子ＯＵＴＰＵＴ９０７にはプローブ針などのコンタクトプローブ９２２が接続され、半導体試験装置９００は、ウエハ９２０上のＤＵＴ９２８にプロービングして、波形信号を印加し、試験を行うことができる。ここで、ウエハ９２０およびコンタクトプローブ９２２は、好ましくは、ウエハプローバ９２６を用いて位置合わせが制御される態様を含む。なお、他の波形信号発生器９０３，９０４の出力端子９０８，９０９についても、同様な接続を行い、試験を行うことが可能である。
【００８５】
さらに、図９において、ＤＵＴ９２８をフラッシュメモリ搭載ＤＵＴとし、記憶装置９１４に、例えば特許文献１に記載のようなフラッシュメモリ試験に適した波形の波形パラメータのデータおよびシーケンスのデータを格納することにより、半導体測定装置９００をフラッシュメモリ試験用半導体試験装置とすることもできる。
【００８６】
このような構成を備えることによって、半導体の試験において、従来困難だった複雑な直線波形パターンを印加する試験を、低コストでありながら高速かつ高精度に提供することができる。また、半導体試験装置９００を、例えば、半導体等の電子デバイスの信頼性試験やＭＯＳＦＥＴ等に関するパルスＩＶ測定などのウエハ試験、あるいは、ウエハ以外のデバイスの試験にも用いることもできる。
【００８７】
また、図９では波形発生器１００を例に用いて説明したが、かわりに、波形発生器１１００を用いることも可能である。
【００８８】
以上、本発明の実施の形態について本発明を説明してきたが、本発明の思想に基づき、さまざまな変形・変更を施すことが可能である。例えば、波形メモリをデータの出力先に応じて複数に分割して実装することもできよう。また、クロック信号分配手段を適宜追加することもできよう。また、シーケンスメモリ内に、各シーケンスで参照される線分の最初と最後の線分の情報だけでなく、各シーケンス中で使用される線分を順番に登録するテーブルを追加すれば、線分パラメータが連続して格納されてなくても、シーケンス情報を格納することができるので、波形メモリを節約することができる。また、波形データ発生器に与えるクロックをＤＡＣに与えるクロックよりも高速にすることにより、データのロードにかかる遅延時間を吸収することもできる。また、第２の実施例において、各線分の始点でオフセットを必ずアキュームレータにロードするのではなく、１シーケンスの最初にだけロードして、その後は、増加分あるいは減少分だけをアキュームレータに加算する演算だけを行うように変更すること、それに合わせて、メモリに格納される内容を削減することもできよう。また、第２の実施例において、ｔカウンタをシーケンサ内に持たず、ｐ＿ｔとＩｓＭｉｎをシーケンサでなく線分データ発生器に読み込んで、そこでｔカウンタを実装することもできよう。
【図面の簡単な説明】
【００８９】
【図１】本発明による第１の実施例の波形発生器のブロック図である。
【図２】図１の線分データ発生器１３０を説明するブロック図である。
【図３】本発明により生成される波形の例を示した図である。
【図４】図１の波形パラメータテーブルの概要を説明する図である。
【図５】図１のシーケンステーブルの概要を説明する図である。
【図６】本発明により生成される波形の別の例を示した図である。
【図７】本発明による波形データ発生器と従来のＡＷＧの該当部分の性能を比較した表を示す図である。
【図８】従来技術による直線波形のメモリ格納方法を説明する図である。
【図９】本発明による半導体試験装置を示すブロック図である。
【図１０】本発明による第２の実施例の波形発生器のブロック図である。
【図１１】図１０の線分データ発生器１１３０を説明するブロック図である。
【図１２】図１０の波形パラメータテーブルの概要を説明する図である。
【図１３】本発明による波形発生器の基本的な実施形態を示すブロック図である。
【符号の説明】
【００９０】
１００、２１００ 波形発生器
１０２、２１０２ 波形データ発生器
１０４、２１０４ ディジタル−アナログ変換器
１１０、２１１０ シーケンサ
１１８、２１１８ シーケンスメモリ
１１９、２１１９ シーケンステーブル
１２０ アドレス発生器
１２６、２１２６ 波形メモリ
１２８、２１２８ 波形パラメータテーブル
１３０、２１３０ 線分データ発生器
【技術分野】
【０００１】
本発明は、半導体測定に用いられる波形発生器およびその関連機器に関し、特に、直線を組み合わせた波形を生成する波形データ発生器、波形発生器およびそれを用いた半導体試験装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの開発においては、例えば特許文献１の図８（ｉ）に示される多段のステップ波形のように、従来のアナログ波形とは異なる、複数の直線を組み合わせた複雑な直線波形信号が必要とされるようになっている。
【０００３】
他方、例えば半導体の信頼性試験における非特許文献１の図１に示されるように、他の分野においても、従来の単純なパルス波形とは異なる複雑な直線波形信号についての必要性は増えていると考えられる。
【０００４】
このような複雑な直線波形を従来の測定器で生成しようとすると、次のような困難が伴う。例えば、パルスジェネレータ（以下、ＰＧと記す）では、せいぜい３値までの閾値しか対応できないので、ＰＧを多数用いて、複数のパルス信号を重ね合わせて複雑な直線波形信号を生成するなどの技術が必要となり、装置が大型化し、制御が複雑になるため、安価に実現できない。
【０００５】
また、ＩＣテスターに一般的に搭載される任意波形発生器（Arbitrary Waveform Generator, 以下ＡＷＧと記載する）では、本明細書の図８（ａ）に示すように、波形の１周期のパターンを一定サンプルレートの離散的ディジタルデータのパターンとして記憶させるため、この例では、２４個の点の情報が必要となる。このことから分かるように、多大なメモリ容量が必要となる。そのためホストコンピュータからのパターンのデータ転送時間も長くなり、装置自体も大掛かりとなり安価に提供することができない。このようなＡＷＧの例としては、特許文献２に記載されている。
【０００６】
他方、特許文献３および特許文献４では、本明細書の図８（ｂ）に示すように、波形の各頂点に着目してメモリに動作又は位置を記憶する方式の波形発生器が開示されているが、一般的な波形発生器に普及するには至っていない。
【０００７】
【特許文献１】米国特許出願公開第２００２／０１１８５７４号明細書 図８
【特許文献２】特開平１−２１８２０１号公報 第３図
【特許文献３】米国特許第３６６２１６０号明細書 図１〜図３
【特許文献４】米国特許第４２２２１０８号明細書 図１〜図３
【非特許文献１】Denais, M., 外７名、「On-the-fly characterization of NBTI in ultra-thin gate oxide PMOSFET's（ＰＭＯＳＦＥＴの超薄ゲート酸化膜におけるＮＢＴＩのオンザフライ特性）」、International Electron Device Meeting (IEDM), IEEE, 2004, 109-112
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献３に示されるファンクションジェネレータでは、波形の繰り返しを指定するブロックモードが、１つのランプ波形しか指定できない。例えば本明細書の図８（ｂ）の波形を複数回繰り返す場合だと、１周期分の複数の直線データを繰り返し展開して記述するしかないので、上述の半導体測定に用いるには、柔軟性が乏しいと考えられる。
【０００９】
特許文献４に示される波形発生器では、まず、各頂点の間のスイープ電圧の発生を、クロックレートを変更して行うために、可変クロック発生器と、それに対応した高速なデバイスが必要となり、装置のコストを安価にできない。次に、メモリ中に、実行する命令（instruction）と必要なデータを、例えば、振幅の初期値の設定、振幅の比較対象値の設定、ランプ波形を生成するためのクロック周波数の設定、およびランプ波形生成命令、といった具合に、逐一記述して格納しなければならないため、プログラミングが容易でないのと、メモリ効率が命令を含むために多少劣ると考えられる。さらに、命令解釈部分を含むために波形発生器自体がコスト高となると考えられる。
【００１０】
上述の問題点に鑑み、本発明が解決しようとする課題は、複数の直線を組み合わせた波形の繰り返し、あるいは、これらの複数の直線を組み合わせた波形の複数パターンを繰り返し生成でき、メモリへの格納効率が良く、装置コストの安い、波形発生器に関する技術を提供することである。
【００１１】
さらに、本発明が解決する別の課題は、安価でありながら高速動作する、複数の直線を組み合わせた波形を生成する波形発生器に関する技術を提供することである。
【００１２】
さらに、本発明が解決するさらに別の課題は、生成される複数の直線を組み合わせた波形のデータを、直線の線分のデータとして格納する、波形発生器に関する技術を提供することである。
【００１３】
さらに、本発明が解決するさらに別の課題は、生成される複数の直線を組み合わせた波形における各直線の線分の傾きを固定小数点で取り扱う、安価でありながら高速動作する高精度な波形発生器に関する技術を提供することである。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明による波形データ発生器は、複数の直線の線分の波形パラメータと、前記複数の直線の線分のいくつかをつないだ１周期の波形を複数回繰り返すシーケンスデータとを格納したメモリと、前記メモリから前記シーケンスデータに従った複数の線分に関する波形パラメータの各々に基づいた演算を行い、前記１周期の波形を複数回繰り返すディジタル−アナログ変換器用データを発生するデータ発生器とを備える。また、この波形データ発生器は、前記メモリと、前記データ発生器とが、ＦＰＧＡ上に設けられたことを特徴とする態様も含む。
【００１５】
本発明による別の波形データ発生器は、複数の直線の線分の波形パラメータを格納した波形メモリと、前記複数の直線の線分のいくつかをつないだ１周期の波形を複数回繰り返すシーケンスデータを格納したシーケンスメモリと、前記シーケンスメモリからシーケンスデータを読み出し、該シーケンスデータに基づいて、前記１周期の波形を複数回繰り返すように波形メモリをアクセスするシーケンサと、前記シーケンサと前記波形メモリから受け取った一連の波形パラメータに基づき線分波形を生成する演算を行い、前記１周期の波形を複数回繰り返すディジタル−アナログ変換器用のデータを生成する線分データ発生器とを備える。
【００１６】
また、この波形データ発生器は、前記波形メモリには、前記複数の直線の線分の各々の傾きと、前記複数の直線の線分の各々の始点のオフセット値と、前記複数の直線の線分の各々の長さを規程する時間とを格納した態様と、前記複数の直線の線分の各々の傾きは、固定小数点で表記された態様と、前記複数の直線の線分の各々の傾きに応じて、傾きの小数点以下の有効桁数を指定するパラメータを前記波形メモリに格納した態様と、前記線分データ発生器では、傾きと時間パラメータとの積を固定小数点演算を行って算出し、その結果を前記傾きに対応した小数点以下の有効桁数を指定するパラメータを制御入力としたセレクタによって小数点以下の有効桁数を選択する態様を含む。さらに、この波形データ発生器は、前記波形メモリには、前記複数の直線の線分の各々についてのクロックごとの増加分あるいは減少分と、前記複数の直線の線分の各々の始点のオフセット値と、前記複数の直線の線分の各々の長さを規程する時間とを格納した態様と、前記複数の直線の線分の各々の増加分あるいは減少分は、固定小数点で表記された態様と、前記複数の直線の線分の各々の増加分あるいは減少分に応じて、傾きの小数点以下の有効桁数を指定するパラメータを前記波形メモリに格納した態様と、前記線分データ発生器では、前記増加分あるいは減少分を、クロックごとに加える演算をする態様と、前記波形メモリと、前記シーケンスメモリと、前記シーケンサと、前記線分データ発生器とが、ＦＰＧＡ上に設けられたことを特徴とする態様も含む。
【００１７】
さらに、本発明による波形発生器は、上述のいずれかに記載の波形データ発生器と、前記波形データ発生器の出力に接続されて電気信号を発生するディジタル−アナログ変換器とを備える。
【００１８】
さらに、本発明による半導体試験装置は、上述の波形発生器と、前記波形発生器の出力に接続された増幅器とを備えた波形信号発生器と、波形プロセッサと記憶装置とを備えて前記波形信号発生器を制御するコントローラとを備える。また、本発明によるフラッシュメモリ試験用半導体試験装置は、前記記憶装置にフラッシュメモリ試験用データを備える。
【発明の効果】
【００１９】
以上のように、本発明を用いると、複数の直線を組み合わせた波形の繰り返し、あるいは、これらの複数の直線を組み合わせた波形の複数パターンを繰り返し生成でき、メモリへの格納効率が良く、装置コストの安い、波形発生器およびその関連装置を提供することができる。
【００２０】
また、本発明を用いると、安価でありながら高速動作する、複数の直線を組み合わせた波形を生成する波形発生器およびその関連装置を提供することができる。
【００２１】
さらに、本発明を用いると、生成される複数の直線を組み合わせた波形における各直線の線分の傾きを固定小数点で取り扱う、安価でありながら高速動作する高精度な波形発生器およびその関連装置を提供することができる。
【発明を実施するための最良の形態】
【００２２】
図１３を参照して、本発明による波形発生器の基本的な実施形態である波形発生器２１００を説明する。
【００２３】
波形発生器２１００は、複数の直線の線分をつなぎ合わせた波形のディジタルデータを生成する波形データ発生器２１０２と、その波形のディジタルデータをアナログ信号に変換して出力するディジタル-アナログ変換器（ＤＡＣ）２１０４とを備えている。
【００２４】
波形データ発生器２１０２は、シーケンサ２１１０、波形メモリ２１２６、シーケンスメモリ２１１８、線分データ発生器２１３０を備える。波形メモリ２１２６には、波形データの生成に必要な各直線の線分を規定あるいは表現するパラメータなどの情報を各線分毎に格納した波形パラメータテーブル２１２８を備えている。なお、ここで直線の線分を規定する波形パラメータとは、線分を形成する複数の点の座標情報を格納するのではなく、線分を数式（一次関数あるいは級数式による表現等）で表した時の、各パラメータを指す。
【００２５】
シーケンスメモリ２１１８には、波形メモリ２１２６に格納された複数の線分の情報のうちのひとつ又は複数を用いて、どのような１周期分（本明細書ではこれを１シーケンスと呼ぶ）の波形とし、その波形を何回繰り返し、その後、次にどのような１シーケンスの波形を繰り返すかという情報（本明細書ではこれをシーケンスデータと呼ぶ）を格納したシーケンステーブル２１１９を備えている。
【００２６】
線分データ発生器２１３０は、与えられた線分の各種パラメータと、クロック信号入力（図示せず）から、指定された線分上の点のディジタルデータを各時刻毎に計算して発生し、ＤＡＣ２１０４に出力する。
【００２７】
シーケンサ２１１０は、シーケンスメモリ２１１８をバス２１３１および２１３２を介してアクセスし、シーケンステーブルに格納された情報から、これから発生しようとするシーケンス波形中の線分の波形データの参照先アドレスを得て、それを元に波形メモリ２１２６をバス２１３４を介してアクセスし、該当する波形パラメータをバス２１３８を介して波形メモリ２１２６から線分データ発生器２１３０に出力させる。シーケンサ２１１０は、さらに、ｔカウンタ２１２４を備え、バス２１３６を介して波形メモリ２１２６から得た情報を元に、線分データ発生器２１３０内での時刻をバス２１４０を介して管理あるいは転送あるいは制御する。シーケンサ２１１０はさらに、内部に発生中のシーケンスの繰り返し回数を管理するループカウンタ２１１４、および、線分データ発生器２１３０が１周期分のデータを生成したかを管理する周期カウンタ２１１６を備えて、バス２１４０を介して線分データ発生器２１３０を制御する。
【００２８】
以上の構成により、本発明の基本的な実施態様である波形発生器２１００は、波形データ発生器２１０２内で、波形メモリ２１２６に格納された線分のパラメータ情報と、シーケンスメモリ２１１８に格納された各シーケンスに関する情報を元に、各時刻毎の線分データを線分データ発生器２１３０で発生させることで、ＤＡＣ２１０４にディジタルデータを出力し、ＤＡＣ２１０４は受け取ったディジタルデータを図示されないクロック信号に従いアナログ信号に変換して出力するという動作をする。
【００２９】
ここで、波形メモリ２１２６に格納される情報は、線分のパラメータ情報であるために、メモリ容量を節約でき、シーケンスメモリ２１１８に１シーケンス中で使用される線分の情報や繰り返し回数などのシーケンス情報を格納しているので、メモリ容量を節約しながら、複数のシーケンスの繰り返しを柔軟かつ容易に発生することができる。
【００３０】
次に、上記の本発明による波形発生器の基本実施形態に基づく第１の実施例について、図１ないし図５を参照して説明する。
【００３１】
最初に、図３を参照して、本実施例による波形データのメモリへの格納方法を説明する。
【００３２】
図３に示される波形は、図８の（ａ）および（ｂ）に示す波形と同一の波形を４回繰り返した波形である。ここで、最初の１周期に対して、１周期の始点と終点および各頂点に点Ａないし点Ｊが示されている。本発明では、この波形の１周期を複数の直線の線分、すなわち直線Ａ−Ｂ、直線Ｂ−Ｃ、直線Ｃ−Ｄ、直線Ｄ−Ｅ、直線Ｅ−Ｆ、直線Ｆ−Ｇ、直線Ｇ−Ｈ、直線Ｈ−Ｉ、直線Ｉ−Ｊの９本の線分に分割する。次に、それぞれの線分について、次の（１）式で示される時間ｔに関する１次関数
【００３３】
ｆ（ｔ）＝ａ ＊ ｔ ＋ｂ （１）
【００３４】
で表現したときの各パラメータとして、傾きa、この線分の始点におけるオフセット値ｂ、および、線分の始点から終点までの時間の長さを規定する時間値ｔを、それぞれ、ｐ＿ａ、ｐ＿ｂ、ｐ＿ｔとして算出し、波形メモリ（図１の１２６）に格納する。
【００３５】
具体的には、図４に例示されるように、波形メモリ１２６中の波形パラメータテーブル（図１の１２８）に、各線分データのエントリラベルを示すＷＰＡＤＤＲ毎に、後述のパラメータｐ＿ａの小数部の有効桁数を示すパラメータｂｉｔ＿ｓｅｌ、傾きを示すパラメータｐ＿ａ、この線分の始点におけるオフセット値を示すパラメータｐ＿ｂ、線分の長さを規程する時間値ｐ＿ｔ、この時間値ｐ＿ｔが最短クロック周期であるかどうかを示すインジケータＩｓＭｉｎとして格納される。ここで、パラメータｂｉｔ＿ｓｅｌは、０あるいは１の値をとり、ＩｓＭｉｎは、ＴＲＵＥあるいはＦＡＬＳＥの値をとる。また、各パラメータは固定小数点表記である。
【００３６】
図４を参照すると、図３の１周期分の各線分の波形パラメータのデータは、線分Ａ-Ｂのデータを示すエントリラベルＡＤＤＲ＿Ａのデータとしては、パラメータｂｉｔ＿ｓｅｌの値がｓｅｌ＿１、パラメータｐ＿ａが０．０、パラメータｐ＿ｂが０．５、パラメータｐ＿ｔがｔ＿Ａ、ＩｓＭｉｎがＦＡＬＳＥとして格納され、続く線分Ｂ−ＣについてのエントリラベルＡＤＤＲ＿Ｂのデータとしては、パラメータｂｉｔ＿ｓｅｌの値がｓｅｌ＿０、パラメータｐ＿ａが１．０、パラメータｐ＿ｂが０．５、パラメータｐ＿ｔがｔ＿Ｂ、ＩｓＭｉｎがＦＡＬＳＥというように格納されている。このように波形メモリ１２６の波形パラメータテーブル１２８に線分Ａ−Ｂから線分Ｉ−Ｊまでの９個のエントリのデータが格納される。
【００３７】
次に、図５を参照して、図３の１周期分を４回繰り返す場合を例にとって本発明のメモリへの格納方法を説明する。このような繰り返し情報は、シーケンスメモリ（図１の１１８）に設けられたシーケンステーブル（図１の１１９）に格納される。なお、本明細書では、１シーケンスとは波形の１周期分の線分の連なりを指し、図３の波形においては最初の１周期の線分Ａ−Ｂから線分Ｉ−Ｊまでがこの１シーケンスに相当する。シーケンステーブル１１９では、各シーケンスのエントリラベルであるＳＰＡＤＤＲ毎に１シーケンスのデータが格納される。すなわち、このシーケンスの出力が次のシーケンスに切り替わる際に、出力される線分の波形パラメータテーブルのアドレスを示すｂａｓｅ、このシーケンスの最初の線分の波形パラメータテーブルのアドレスを示すｓｔａｒｔ、このシーケンスの最後の線分の波形パラメータテーブルのアドレスを示すｅｎｄ、この１シーケンスのクロック周期を示すｐｅｒｉｏｄ＿ｌｅｎ、このシーケンスの繰り返し回数を示すｌｏｏｐ＿ｎｕｍが格納される。
【００３８】
図５を参照すると、図３の波形は、最初のシーケンスのエントリラベルＳＰＡＤＤＲ１のデータにおいて、ｂａｓｅアドレスとして線分Ａ−Ｂを示すＡＤＤＲ＿Ａが、ｓｔａｒｔアドレスとして線分Ａ−Ｂを示すＡＤＤＲ＿Ａが、ｅｎｄアドレスとして線分Ｉ−Ｊを示すＡＤＤＲ＿Ｉが、ｐｅｒｉｏｄ＿ｌｅｎとして値ＬＥＮ１が、ｌｏｏｐ＿ｎｕｍとして４が格納されている。ｌｏｏｐ＿ｎｕｍに０が格納されているときは、連続出力モード（ｃｏｎｔｉｎｕｏｕｓ ｍｏｄｅ）となり、停止命令を受けるまで波形出力を継続する。
【００３９】
なお、図３の波形は、１シーケンス分のデータで記述できるので、図５では１シーケンスしか例示していないが、シーケンステーブルには複数シーケンスのデータを記述することができる。
【００４０】
次に、図４および図５のデータから図３の直線波形を発生させる本発明の波形発生器１００を図１を参照して説明する。
【００４１】
波形発生器１００は、波形データ発生器１０２とディジタル-アナログ変換器（ＤＡＣ）１０４を備える。波形データ発生器１０２とＤＡＣ１０４には、ここでは図示しないクロック信号がそれぞれ供給されて動作する。
【００４２】
波形データ発生器１０２には、シーケンスの繰り返しを制御するシーケンサ１１０、シーケンス情報を格納するシーケンスメモリ１１８、シーケンサ１１０内でシーケンス情報に基づいて波形生成のためのアドレスと時間パラメータｔを発生するアドレス発生器１２０、シーケンサ１１０からの情報に基づいて波形パラメータを出力する波形メモリ１２６、波形メモリ１２６からの波形パラメータと、シーケンサ１１０からの時間パラメータｔから、ＤＡＣ１０４に与えるデータｄａｃ＿ｄａｔａを生成する線分データ発生器１３０が備えられ、ここでは図示されないコントローラからの制御により動作する。
【００４３】
より詳細には、シーケンサ１１０は、内部に状態機械１１２、シーケンスの繰り返したカウント数を格納するループカウンタ１１４、１シーケンス分のクロック周期をカウントする周期カウンタ１１６とアドレス発生器１２０を備えている。シーケンサ１１０は、シーケンステーブル１１９を格納するシーケンスメモリ１１８にアクセスして、ＳＰＡＤＤＲにエントリラベルが存在するシーケンスの順に、ｓｔａｒｔアドレスに指定された波形からｅｎｄアドレスに指定された波形までの波形データの開始アドレスを、順番に、アドレス発生器１２０に出力し、それをｌｏｏｐ＿ｎｕｍに指定された回数繰り返す。
【００４４】
なお、各シーケンスの切り替え時には、次のシーケンスのロードのため、所定の遅延時間が発生し、その間には、ｂａｓｅアドレスで指定された波形が出力される。この遅延時間がperiod_lenと等しくなるように追加の遅延時間を指定してｂａｓｅアドレスで指定された波形の出力を継続する機能を設けて、出力信号を所定周期に保つこともできる。
【００４５】
シーケンサ１１０内のアドレス発生器１２０は、内部に状態機械１２２と線分についての時間ｔのカウントを行うｔカウンタ１２４を備える。アドレス発生器１２０は、シーケンサ１１０から受け取った波形データの開始アドレスｗｐｔｂｌ＿ａｄｄｒに従って、波形メモリ１２６内に格納された波形パラメータテーブル１２８をアクセスし、パラメータｐ＿ｔと最短クロック周期インジケータＩｓＭｉｎを読み出し、クロック毎に更新された時間ｔを線分データ発生器１３０に出力する。ここで、インジケータＩｓＭｉｎは、波形のパラメータｐ＿ｔが最短クロック周期の１の場合、アドレス発生器１２０が波形データの開始アドレスを受け取って波形メモリ１２６をアクセスし、パラメータｐ＿ｔをｔカウンタ１２４に読み込むには、回路動作上、遅延時間が発生して間に合わないために設けられている。アドレス発生器１２０は、まず、このインジケータＩｓＭｉｎの値がＴＲＵＥのときは、パラメータｐ＿ｔが１であるものとしてｔカウンタ１２４を動作させ、インジケータＩｓＭｉｎがＦＡＬＳＥのときには、パラメータｐ＿ｔを読み込んでｔカウンタ１２４を動作させる。
【００４６】
このように、最短クロック周期インジケータＩｓＭｉｎを設けることで、安価に波形データ発生器１０２を実現することができる。
【００４７】
線分データ発生器１３０は、波形メモリ１２６から、シーケンサ１１０内のアドレス発生器１２０に指定された波形データのパラメータｐ＿ａ、ｐ＿ｂ、ｂｉｔ＿ｓｅｌを受け取り、また、アドレス発生器１２０から各クロックにおける線分中の時間値ｔを受け取り、それらから、上述の（１）式の演算を行い、その結果としてＤＡＣの変換コードｄａｃ＿ｄａｔａを図示しないクロック信号に従ったタイミングでＤＡＣ１０４に出力する。ＤＡＣ１０４は、図示しないクロック信号に従ったタイミングでｄａｃ＿ｄａｔａに従った信号ｄａｃ＿ｏｕｔを発生する。
【００４８】
以上のように、本発明の波形発生器１００によれば、所定のクロック信号応じたタイミングで、与えられた線分を形成する信号を逐次出力することができる。すなわち、図３の線分Ｂ−Ｃについて説明すれば、まず点Ｂの電圧の信号をＤＡＣ１０４から出力し、その次のクロックで、線分Ｂ−Ｃの傾きｐ＿ａと、１クロック分増加した時間値を示すパラメータｔとの積の結果と、線分Ｂ−Ｃの始点でのオフセット値ｐ＿ｂとの和を示す電圧の信号をＤＡＣ１０４から出力する、ということを繰り返して、線分Ｂ−Ｃの波形信号を発生する。
【００４９】
次に図２を参照して、線分データ発生器１３０の動作をより詳しく説明する。
【００５０】
波形パラメータｐ＿ａは端子２０２に与えられ、フリップフロップ（ＦＦ）２１２を介して乗算器２１４に入力される。線分中の時間値を示すパラメータｔは端子２０４に与えられ、ＦＦ ２３０を介して乗算器２１４に入力され、波形パラメータｐ＿ａと掛け合わされてＦＦ ２１６を介してセレクタ２１８に出力される。一方、小数部の桁数を選択するパラメータｂｉｔ＿ｓｅｌは、端子２０６に与えられ、ＦＦ２１２からＦＦ２１６の遅延時間に等しい段数のＦＦ ２３２〜２３６を介してセレクタ２１８の制御端子に出力される。セレクタ２１８は、ＦＦ２１６からの出力に対して、ＦＦ２３６からの制御入力に従ったビットを選択し、ＦＦ２２０に出力する。
【００５１】
ここで各線分の傾きである波形パラメータｐ_ａは、３２ｂｉｔの符号付き固定小数点の数値として表現される。ただし、ｐ＿ａは広範な値をとり、数値によっては分解能を十分に確保できないため、整数部と小数部の桁数を２種類用意し、その種類をパラメータｂｉｔ＿ｓｅｌで示している。一例として、ｐ＿ａが１以上のときは、ｐ＿ａは、符号１ｂｉｔ、整数部１４ｂｉｔ、小数部１７ｂｉｔで表現し、それ以外のときは、ｐ＿ａは、符号１ｂｉｔ、整数部０ｂｉｔ、小数部３１ｂｉｔで表現される。セレクタ２１８は、このｂｉｔ＿ｓｅｌの情報に基づいて、乗算結果に対して適正に小数部のビット幅を選択する。なお、乗算器２１４は固定小数点演算を行うので、高速に演算を実行でき、かつ、回路規模も小さく抑えることができる。
【００５２】
ＦＦ２２０に一旦格納された乗算結果は端数調整回路２２２で、乗算器で計算したＤＡＣ用の変換コードの小数点以下を四捨五入し、ＦＦ２２４を介して加算器２２６に出力する。
【００５３】
他方、波形パラメータｐ＿ｂは、端子２０８に与えられ、ＦＦ２１２からＦＦ２２４までの遅延時間に等しい段数のＦＦ ２３８〜２４２を介して、加算器２２６において、先のｐ＿ａとｔの乗算結果に足し合わせられる。加算器２２６の結果はＦＦ２２８を介してＤＯＵＴ端子２１０に出力される。以上の線分データ発生器１３０の動作は、クロック信号に従って動作する。
【００５４】
次に図６で示すような直線波形パターンについて考察する。図６に示す波形は、階段波形Ｘをｐ回繰り返し、次にさまざまな波高値および傾きを備える複数ランプ波形Ｙをｑ回繰り返し、さらに複数の階段波形を含む波形Ｚをｒ回繰り返す波形パターンである。上述の構成により、図６で示すような直線波形パターンについても、波形メモリとシーケンスメモリへの記述は容易である。このように、本発明における波形発生器は、近年の半導体測定で要求される複雑な直線波形パターンに柔軟に対応することができるのは、容易に理解されよう。
【００５５】
図１に戻ると、以上のような構成により、本発明における波形発生器１００のうちの波形データ発生器１０２、すなわち、シーケンサ１１０、シーケンスメモリ１１８、波形メモリ１２６、および、線分データ発生器１３０を、ＦＰＧＡ（Field Programmable Gate Array）上に実装することができる。ＦＰＧＡとしては、一例として、動作周波数１００ＭＨｚ程度のＸｉｌｉｎｘ（登録商標）社製Ｖｉｒｔｅｘ（登録商標）シリーズ等を利用することができる。これらをＦＰＧＡ上に実装することにより、例えば、乗算器２１４や加算器２２６はＦＰＧＡの汎用セルを利用することができ、安価な装置コストで高速な波形発生器を構成することができる。また、本発明で採用したメモリへの波形の格納方法により、直線波形パターンに要するメモリ容量を極めて少なくすることができたので、ＦＰＧＡのような大規模なメモリをもたないチップ上に実装することが可能となった点にも注意されたい。また、ＦＰＧＡ以外にも、ゲートアレー、ＡＳＩＣ、カスタムＬＳＩ、グルーロジックで実装することも可能である。
【００５６】
本発明による波形データ発生器１０２と従来のＡＷＧの該当部分とのハードウエアと制御におけるメリットとデメリットを、図８の波形について比較した結果を図７に示す。これを見れば明らかなように、本発明では、ＡＷＧよりはるかに少ないメモリとＦＰＧＡのゲート数で、中程度の波形自由度を実現し、従来よりもメモリモジュールおよびメモリ用電源などの追加のハードウエアが不要なだけでなく、制御上もホストコンピュータからのデータ転送時間を大幅に節約できる。
【００５７】
さらに、傾きを示す波形パラメータｐ＿ａを固定小数点表記とし、その小数部の桁数を選択するパラメータｂｉｔ＿ｓｅｌを設けたことにより、回路が単純になり、演算が高速になっただけでなく、十分な分解能も確保して高精度な波形を生成することができる。
【００５８】
次に、上記の本発明による波形発生器の基本実施形態に基づく第２の実施例として、図１０ないし図１２を参照して説明する。
【００５９】
第２の実施例では、各線分を次の（２）式で示される数式で表現する。
【００６０】
ｆ（ｔ）＝ｂ （但し ｔ＝０の時） かつ
ｆ（ｔ）＝ｆ（ｔ−１）＋ｄｅｌｔａ （但し １≦ｔ≦Tｅ） （２）
【００６１】
ここでｔは正の整数である。またＴｅはこの線分の終点でのtの値である。すなわち、線分の各時刻における増加分あるいは減少分ｄｅｌｔａ、線分の始点におけるオフセット値ｂ、および、線分の始点から終点までの時間の長さを規定する時間値ｔすなわちＴｅを、それぞれ、ｄｅｌｔａ、ｐ＿ｂ、ｐ＿ｔとして算出し、波形メモリ（図１０の１１２６）に格納する。
【００６２】
具体的には、図１２に例示されるように、波形メモリ１１２６中の波形パラメータテーブル（図１０の１１２８）に、各線分データのエントリラベルを示すＷＰＡＤＤＲ毎に、後述のパラメータｄｅｌｔａの小数部の有効桁数を示すパラメータｂｉｔ＿ｓｅｌ、傾きを示すパラメータｄｅｌｔａ、この線分の始点におけるオフセット値を示すパラメータｐ＿ｂ、線分の長さを規程する時間値ｐ＿ｔ、この時間値ｐ＿ｔが最短クロック周期であるかどうかを示すインジケータＩｓＭｉｎとして格納される。ここで、パラメータｂｉｔ＿ｓｅｌは、０あるいは１の値をとり、ＩｓＭｉｎは、ＴＲＵＥあるいはＦＡＬＳＥの値をとる。また、各パラメータは固定小数点表記である。
【００６３】
図１２を参照すると、図３の１周期分の各線分の波形パラメータのデータは、線分Ａ-Ｂのデータを示すエントリラベルＡＤＤＲ＿Ａのデータとしては、パラメータｂｉｔ＿ｓｅｌの値がｓｅｌ＿１、パラメータｄｅｌｔａが０．０、パラメータｐ＿ｂが０．５、パラメータｐ＿ｔがｔ＿Ａ、ＩｓＭｉｎがＦＡＬＳＥとして格納され、続く線分Ｂ−ＣについてのエントリラベルＡＤＤＲ＿Ｂのデータとしては、パラメータｂｉｔ＿ｓｅｌの値がｓｅｌ＿１、パラメータｄｅｌｔａが０．５、パラメータｐ＿ｂが０．５、パラメータｐ＿ｔがｔ＿Ｂ、ＩｓＭｉｎがＦＡＬＳＥというように格納されている。このように波形メモリ１１２６の波形パラメータテーブル１１２８に線分Ａ−Ｂから線分Ｉ−Ｊまでの９個のエントリのデータが格納される。
【００６４】
図１２の波形パラメータテーブルを使ったシーケンス情報を格納するシーケンステーブルの記述方法は、前述の図５と同様なので、説明を省略する。
【００６５】
次に、図１２および図５のデータから図３の直線波形を発生させる本発明の波形発生器１１００を図１０を参照して説明する。なお、前述と同じ構成要素には、同じ参照番号が与えられている。
【００６６】
波形発生器１１００は、波形データ発生器１１０２とディジタル-アナログ変換器（ＤＡＣ）１０４を備える。波形データ発生器１１０２とＤＡＣ１０４には、ここでは図示しないクロック信号がそれぞれ供給されて動作する。
【００６７】
波形データ発生器１１０２には、シーケンスの繰り返しを制御するシーケンサ１１１０、シーケンス情報を格納するシーケンスメモリ１１８、シーケンサ１１１０内でシーケンス情報に基づいて波形生成のためのアドレスと時間パラメータｔを発生するアドレス発生器１１２０、シーケンサ１１１０からの情報に基づいて波形パラメータを出力する波形メモリ１１２６、波形メモリ１１２６からの波形パラメータと、シーケンサ１１１０からの時刻制御信号ｌｏａｄ＿ｅｎａｂｌｅに基づいて、ＤＡＣ１０４に与えるデータｄａｃ＿ｄａｔａを生成する線分データ発生器１１３０が備えられ、ここでは図示されないコントローラからの制御により動作する。
【００６８】
より詳細には、シーケンサ１１１０は、内部に状態機械１１１２、シーケンスの繰り返したカウント数を格納するループカウンタ１１４、１シーケンス分のクロック周期をカウントする周期カウンタ１１６とアドレス発生器１１２０を備えている。シーケンサ１１１０は、シーケンステーブル１１９を格納するシーケンスメモリ１１８にアクセスして、ＳＰＡＤＤＲにエントリラベルが存在するシーケンスの順に、ｓｔａｒｔアドレスに指定された波形からｅｎｄアドレスに指定された波形までの波形データの開始アドレスを、順番に、アドレス発生器１１２０に出力し、それをｌｏｏｐ＿ｎｕｍに指定された回数繰り返す。
【００６９】
シーケンサ１１１０内のアドレス発生器１１２０は、内部に状態機械１１２２と線分についての時間ｔのカウントを行うｔカウンタ１１２４を備える。アドレス発生器１１２０は、シーケンサ１１１０から受け取った波形データの開始アドレスｗｐｔｂｌ＿ａｄｄｒに従って、波形メモリ１１２６内に格納された波形パラメータテーブル１１２８をアクセスし、パラメータｐ＿ｔと最短クロック周期インジケータＩｓＭｉｎを読み出し、ｔカウンタ１１２４を更新し、新しい線分についての波形パラメータが出力されるときには、それを示す時刻制御信号ｌｏａｄ＿ｅｎａｂｌｅを線分データ発生器１１３０に出力する。ここで、インジケータＩｓＭｉｎは、波形のパラメータｐ＿ｔが最短クロック周期の１の場合、アドレス発生器１１２０が波形データの開始アドレスを受け取って波形メモリ１１２６をアクセスし、パラメータｐ＿ｔをｔカウンタ１１２４に読み込むには、回路動作上、遅延時間が発生して間に合わないために設けられている。アドレス発生器１１２０は、まず、このインジケータＩｓＭｉｎの値がＴＲＵＥのときは、パラメータｐ＿ｔが１であるものとしてｔカウンタ１１２４を動作させ、インジケータＩｓＭｉｎがＦＡＬＳＥのときには、パラメータｐ＿ｔを読み込んでｔカウンタ１１２４を動作させる。
【００７０】
このように、最短クロック周期インジケータＩｓＭｉｎを設けることで、安価に波形データ発生器１１０２を実現することができる。
【００７１】
線分データ発生器１１３０は、波形メモリ１１２６から、シーケンサ１１１０内のアドレス発生器１１２０に指定された波形データのパラメータｄｅｌｔａ、ｐ＿ｂ、ｂｉｔ＿ｓｅｌを受け取り、また、アドレス発生器１１２０から新しい線分の開始を知らせる時刻制御信号ｌｏａｄ＿ｅｎａｂｌｅを受け取り、それらから、上述の（２）式の演算を行い、その結果としてＤＡＣの変換コードｄａｃ＿ｄａｔａを図示しないクロック信号に従ったタイミングでＤＡＣ１０４に出力する。ＤＡＣ１０４は、図示しないクロック信号に従ったタイミングでｄａｃ＿ｄａｔａに従った信号ｄａｃ＿ｏｕｔを発生する。
【００７２】
以上のように、本発明の波形発生器１１００によれば、第１の実施例での説明と同様に所定のクロック信号に応じたタイミングで、与えられた線分を形成する信号を逐次出力することができる。
【００７３】
次に図１１を参照して、線分データ発生器１１３０の動作をより詳しく説明する。
【００７４】
波形パラメータｄｅｌｔａは端子１２０２に与えられ、フリップフロップ（ＦＦ）１２１２を介してセレクタ１２１４に入力される。一方、小数部の桁数を選択するパラメータｂｉｔ＿ｓｅｌは、端子１２０４に与えられ、ＦＦ １２３０を介してセレクタ１２１４の制御端子に出力される。セレクタ１２１４は、ＦＦ１２１２からの出力に対して、ＦＦ１２３０からの制御入力に従ったビットを選択し、ＦＦ１２１６を介してアキュームレータ１２１８に出力する。
【００７５】
ここで各線分のクロック毎の増加分あるいは減少分である波形パラメータｄｅｌｔａは、３２ｂｉｔの符号付き固定小数点の数値として表現される。ただし、ｄｅｌｔａは広範な値をとり、数値によっては分解能を十分に確保できないため、整数部と小数部の桁数を２種類用意し、その種類をパラメータｂｉｔ＿ｓｅｌで示している。一例として、ｄｅｌｔａが１以上のときは、ｄｅｌｔａは、符号１ｂｉｔ、整数部１４ｂｉｔ、小数部１７ｂｉｔで表現し、それ以外のときは、ｄｅｌｔａは、符号１ｂｉｔ、整数部０ｂｉｔ、小数部３１ｂｉｔで表現される。セレクタ１２１４は、このｂｉｔ＿ｓｅｌの情報に基づいて、ｄｅｌｔａについて適正に小数部のビット幅を選択する。なお、アキュームレータ１２１８は固定小数点演算を行うので、高速に演算を実行でき、かつ、回路規模も小さく抑えることができる。
【００７６】
波形パラメータｐ＿ｂは端子１２０６に与えられ、ＦＦ１２１２からＦＦ１２１６と等しい遅延時間を生ずる段数のＦＦ１２３２ないしＦＦ１２３４を介してアキュームレータ１２１８に与えられる。
【００７７】
時刻制御信号ｌｏａｄ＿ｅｎａｂｌｅは端子１２０８に与えられ、ＦＦ１２１２からＦＦ１２１６と等しい遅延時間を生ずる段数のＦＦ１２３８ないしＦＦ１２４０を介してアキュームレータ１２１８にリセット入力信号として与えられる。
【００７８】
アキュームレータは、時刻制御信号ｌｏａｄ＿ｅｎａｂｌｅがアサートされたときは、アキュームレータ内の値をクリアしてパラメータｐ＿ｂをロードし、ｌｏａｄ＿ｅｎａｂｌｅがアサートされないときには、クロック信号が刻まれる度に、ＦＦ１２１６のセレクト演算結果を現在のアキュームレータ１２１８の値に加算する。
【００７９】
アキュームレータ１２１８の内容はクロック信号に従ってＦＦ１２２６に一旦格納され、端数調整回路１２２２で、ＤＡＣ用の変換コードの小数点以下を四捨五入し、ＦＦ１２２８を介してＤＯＵＴ端子１２１０に出力される。
【００８０】
図１０に戻ると、以上のような構成により、本発明における波形発生器１１００のうちの波形データ発生器１１０２、すなわち、シーケンサ１１１０、シーケンスメモリ１１８、波形メモリ１１２６、および、線分データ発生器１１３０を、ＦＰＧＡ（Field Programmable Gate Array）上に実装することができる。これらをＦＰＧＡ上に実装することにより、安価な装置コストで高速な波形発生器を構成することができる。また、本発明で採用したメモリへの波形の格納方法により、直線波形パターンに要するメモリ容量を極めて少なくすることができたので、ＦＰＧＡのような大規模なメモリをもたないチップ上に実装することが可能となった点にも注意されたい。また、ＦＰＧＡ以外にも、ゲートアレー、ＡＳＩＣ、カスタムＬＳＩ、グルーロジックで実装することも可能である。
【００８１】
本発明による波形発生器を用いた別の実施態様として、本発明による波形発生器を用いたＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ: 被試験対象）の載ったウエハを測定する半導体試験装置９００について、図９を参照して説明する。
【００８２】
半導体試験装置９００には、上述の波形発生器１００と、その出力に設けられて必要な振幅の信号を提供する増幅器（Ａｍｐ）９０６を備えた複数の波形信号発生器９０２〜９０４、および、その波形信号発生器９０２〜９０４を制御線９１６を介して制御するコントローラ９１０が含まれる。コントローラ９１０には、処理装置すなわちプロセッサ９１２と記憶装置すなわちメモリ９１４が含まれる。プロセッサ９１２としてはデータ処理機能を備えた装置であり、インテル（登録商標）社製等の各種マイクロプロセッサ（ＣＰＵ， ＭＰＵ）、ＤＳＰ、制御用ゲートアレイ等を用いることができ、記憶装置９１４は、制御のためのデータを格納することができる記憶手段であり、例えばＲＡＭ、フラッシュメモリなどの書き換え可能メモリを含む各種記憶デバイス、あるいは各種記憶メディアを含むものであっても良い。コントローラ９１０には、ＰＣなどのコンピュータあるいは、各種制御装置を用いることができる。
【００８３】
記憶装置９１４には、波形信号発生器９０２〜９０４の制御プログラムの他、各波形信号発生器内のそれぞれの波形データ発生器１０２の波形メモリおよびシーケンスメモリにロードされるデータをあらかじめ格納しておき、試験開始前に制御線９１６を介して、各波形信号発生器に転送することもできる。その場合、記憶装置９１４には、半導体試験用の波形パラメータのデータおよびシーケンスのデータが格納される。
【００８４】
波形信号発生器９０２の出力端子ＯＵＴＰＵＴ９０７にはプローブ針などのコンタクトプローブ９２２が接続され、半導体試験装置９００は、ウエハ９２０上のＤＵＴ９２８にプロービングして、波形信号を印加し、試験を行うことができる。ここで、ウエハ９２０およびコンタクトプローブ９２２は、好ましくは、ウエハプローバ９２６を用いて位置合わせが制御される態様を含む。なお、他の波形信号発生器９０３，９０４の出力端子９０８，９０９についても、同様な接続を行い、試験を行うことが可能である。
【００８５】
さらに、図９において、ＤＵＴ９２８をフラッシュメモリ搭載ＤＵＴとし、記憶装置９１４に、例えば特許文献１に記載のようなフラッシュメモリ試験に適した波形の波形パラメータのデータおよびシーケンスのデータを格納することにより、半導体測定装置９００をフラッシュメモリ試験用半導体試験装置とすることもできる。
【００８６】
このような構成を備えることによって、半導体の試験において、従来困難だった複雑な直線波形パターンを印加する試験を、低コストでありながら高速かつ高精度に提供することができる。また、半導体試験装置９００を、例えば、半導体等の電子デバイスの信頼性試験やＭＯＳＦＥＴ等に関するパルスＩＶ測定などのウエハ試験、あるいは、ウエハ以外のデバイスの試験にも用いることもできる。
【００８７】
また、図９では波形発生器１００を例に用いて説明したが、かわりに、波形発生器１１００を用いることも可能である。
【００８８】
以上、本発明の実施の形態について本発明を説明してきたが、本発明の思想に基づき、さまざまな変形・変更を施すことが可能である。例えば、波形メモリをデータの出力先に応じて複数に分割して実装することもできよう。また、クロック信号分配手段を適宜追加することもできよう。また、シーケンスメモリ内に、各シーケンスで参照される線分の最初と最後の線分の情報だけでなく、各シーケンス中で使用される線分を順番に登録するテーブルを追加すれば、線分パラメータが連続して格納されてなくても、シーケンス情報を格納することができるので、波形メモリを節約することができる。また、波形データ発生器に与えるクロックをＤＡＣに与えるクロックよりも高速にすることにより、データのロードにかかる遅延時間を吸収することもできる。また、第２の実施例において、各線分の始点でオフセットを必ずアキュームレータにロードするのではなく、１シーケンスの最初にだけロードして、その後は、増加分あるいは減少分だけをアキュームレータに加算する演算だけを行うように変更すること、それに合わせて、メモリに格納される内容を削減することもできよう。また、第２の実施例において、ｔカウンタをシーケンサ内に持たず、ｐ＿ｔとＩｓＭｉｎをシーケンサでなく線分データ発生器に読み込んで、そこでｔカウンタを実装することもできよう。
【図面の簡単な説明】
【００８９】
【図１】本発明による第１の実施例の波形発生器のブロック図である。
【図２】図１の線分データ発生器１３０を説明するブロック図である。
【図３】本発明により生成される波形の例を示した図である。
【図４】図１の波形パラメータテーブルの概要を説明する図である。
【図５】図１のシーケンステーブルの概要を説明する図である。
【図６】本発明により生成される波形の別の例を示した図である。
【図７】本発明による波形データ発生器と従来のＡＷＧの該当部分の性能を比較した表を示す図である。
【図８】従来技術による直線波形のメモリ格納方法を説明する図である。
【図９】本発明による半導体試験装置を示すブロック図である。
【図１０】本発明による第２の実施例の波形発生器のブロック図である。
【図１１】図１０の線分データ発生器１１３０を説明するブロック図である。
【図１２】図１０の波形パラメータテーブルの概要を説明する図である。
【図１３】本発明による波形発生器の基本的な実施形態を示すブロック図である。
【符号の説明】
【００９０】
１００、２１００ 波形発生器
１０２、２１０２ 波形データ発生器
１０４、２１０４ ディジタル−アナログ変換器
１１０、２１１０ シーケンサ
１１８、２１１８ シーケンスメモリ
１１９、２１１９ シーケンステーブル
１２０ アドレス発生器
１２６、２１２６ 波形メモリ
１２８、２１２８ 波形パラメータテーブル
１３０、２１３０ 線分データ発生器
【特許請求の範囲】
【請求項１】
複数の直線の線分の波形パラメータと、前記複数の直線の線分のいくつかをつないだ１周期の波形を複数回繰り返すシーケンスデータとを格納したメモリと、
前記メモリから前記シーケンスデータに従った複数の線分に関する波形パラメータの各々に基づいた演算を行い、前記１周期の波形を複数回繰り返すディジタル−アナログ変換器用データを発生するデータ発生器と
を備えた波形データ発生器。
【請求項２】
前記メモリと、前記データ発生器とが、ＦＰＧＡ上に設けられたことを特徴とする請求項１に記載の波形データ発生器。
【請求項３】
複数の直線の線分の波形パラメータを格納した波形メモリと、
前記複数の直線の線分のいくつかをつないだ１周期の波形を複数回繰り返すシーケンスデータを格納したシーケンスメモリと、
前記シーケンスメモリからシーケンスデータを読み出し、該シーケンスデータに基づいて、前記１周期の波形を複数回繰り返すように波形メモリをアクセスするシーケンサと、
前記シーケンサと前記波形メモリから受け取った波形パラメータに基づいて線分波形を生成する演算を行い、前記１周期の波形を複数回繰り返すディジタル−アナログ変換器用のデータを生成する線分データ発生器と
を備えた波形データ発生器。
【請求項４】
前記波形メモリには、前記複数の直線の線分の各々の傾きと、前記複数の直線の線分の各々の始点のオフセット値と、前記複数の直線の線分の各々の長さを規程する時間とを格納したことを特徴とする請求項３に記載の波形データ発生器。
【請求項５】
前記複数の直線の線分の各々の傾きは、固定小数点で表記されたことを特徴とする請求項４に記載の波形データ発生器。
【請求項６】
前記複数の直線の線分の各々の傾きに応じて、傾きの小数点以下の有効桁数を指定するパラメータを前記波形メモリに格納したことを特徴とする請求項４に記載の波形データ発生器。
【請求項７】
前記線分データ発生器では、傾きと時間パラメータとの積を固定小数点演算を行って算出し、その結果を前記傾きに対応した小数点以下の有効桁数を指定するパラメータを制御入力としたセレクタによって小数点以下の有効桁数を選択する請求項６に記載の波形データ発生器。
【請求項８】
前記波形メモリには、前記複数の直線の線分の各々についてのクロックごとの増加分あるいは減少分と、前記複数の直線の線分の各々の始点のオフセット値と、前記複数の直線の線分の各々の長さを規程する時間とを格納したことを特徴とする請求項３に記載の波形データ発生器。
【請求項９】
前記複数の直線の線分の各々の増加分あるいは減少分は、固定小数点で表記されたことを特徴とする請求項８に記載の波形データ発生器。
【請求項１０】
前記複数の直線の線分の各々の増加分あるいは減少分に応じて、傾きの小数点以下の有効桁数を指定するパラメータを前記波形メモリに格納したことを特徴とする請求項８に記載の波形データ発生器。
【請求項１１】
前記線分データ発生器では、前記増加分あるいは減少分を、クロックごとに加える演算をする請求項８に記載の波形データ発生器。
【請求項１２】
前記波形メモリと、前記シーケンスメモリと、前記シーケンサと、前記線分データ発生器とが、ＦＰＧＡ上に設けられたことを特徴とする請求項３ないし１１のいずれかに記載の波形データ発生器。
【請求項１３】
請求項１ないし１２のいずれかに記載の波形データ発生器と、
前記波形データ発生器の出力に接続されて電気信号を発生するディジタル−アナログ変換器と
を備えた波形発生器。
【請求項１４】
請求項１３に記載の波形発生器と、前記波形発生器の出力に接続された増幅器とを備えた波形信号発生器と、
波形プロセッサと記憶装置とを備えて前記波形信号発生器を制御するコントローラと
を有する半導体試験装置。
【請求項１５】
前記記憶装置にフラッシュメモリ試験用データを備えた請求項１４に記載のフラッシュメモリ試験用半導体試験装置。
【請求項１】
複数の直線の線分の波形パラメータと、前記複数の直線の線分のいくつかをつないだ１周期の波形を複数回繰り返すシーケンスデータとを格納したメモリと、
前記メモリから前記シーケンスデータに従った複数の線分に関する波形パラメータの各々に基づいた演算を行い、前記１周期の波形を複数回繰り返すディジタル−アナログ変換器用データを発生するデータ発生器と
を備えた波形データ発生器。
【請求項２】
前記メモリと、前記データ発生器とが、ＦＰＧＡ上に設けられたことを特徴とする請求項１に記載の波形データ発生器。
【請求項３】
複数の直線の線分の波形パラメータを格納した波形メモリと、
前記複数の直線の線分のいくつかをつないだ１周期の波形を複数回繰り返すシーケンスデータを格納したシーケンスメモリと、
前記シーケンスメモリからシーケンスデータを読み出し、該シーケンスデータに基づいて、前記１周期の波形を複数回繰り返すように波形メモリをアクセスするシーケンサと、
前記シーケンサと前記波形メモリから受け取った波形パラメータに基づいて線分波形を生成する演算を行い、前記１周期の波形を複数回繰り返すディジタル−アナログ変換器用のデータを生成する線分データ発生器と
を備えた波形データ発生器。
【請求項４】
前記波形メモリには、前記複数の直線の線分の各々の傾きと、前記複数の直線の線分の各々の始点のオフセット値と、前記複数の直線の線分の各々の長さを規程する時間とを格納したことを特徴とする請求項３に記載の波形データ発生器。
【請求項５】
前記複数の直線の線分の各々の傾きは、固定小数点で表記されたことを特徴とする請求項４に記載の波形データ発生器。
【請求項６】
前記複数の直線の線分の各々の傾きに応じて、傾きの小数点以下の有効桁数を指定するパラメータを前記波形メモリに格納したことを特徴とする請求項４に記載の波形データ発生器。
【請求項７】
前記線分データ発生器では、傾きと時間パラメータとの積を固定小数点演算を行って算出し、その結果を前記傾きに対応した小数点以下の有効桁数を指定するパラメータを制御入力としたセレクタによって小数点以下の有効桁数を選択する請求項６に記載の波形データ発生器。
【請求項８】
前記波形メモリには、前記複数の直線の線分の各々についてのクロックごとの増加分あるいは減少分と、前記複数の直線の線分の各々の始点のオフセット値と、前記複数の直線の線分の各々の長さを規程する時間とを格納したことを特徴とする請求項３に記載の波形データ発生器。
【請求項９】
前記複数の直線の線分の各々の増加分あるいは減少分は、固定小数点で表記されたことを特徴とする請求項８に記載の波形データ発生器。
【請求項１０】
前記複数の直線の線分の各々の増加分あるいは減少分に応じて、傾きの小数点以下の有効桁数を指定するパラメータを前記波形メモリに格納したことを特徴とする請求項８に記載の波形データ発生器。
【請求項１１】
前記線分データ発生器では、前記増加分あるいは減少分を、クロックごとに加える演算をする請求項８に記載の波形データ発生器。
【請求項１２】
前記波形メモリと、前記シーケンスメモリと、前記シーケンサと、前記線分データ発生器とが、ＦＰＧＡ上に設けられたことを特徴とする請求項３ないし１１のいずれかに記載の波形データ発生器。
【請求項１３】
請求項１ないし１２のいずれかに記載の波形データ発生器と、
前記波形データ発生器の出力に接続されて電気信号を発生するディジタル−アナログ変換器と
を備えた波形発生器。
【請求項１４】
請求項１３に記載の波形発生器と、前記波形発生器の出力に接続された増幅器とを備えた波形信号発生器と、
波形プロセッサと記憶装置とを備えて前記波形信号発生器を制御するコントローラと
を有する半導体試験装置。
【請求項１５】
前記記憶装置にフラッシュメモリ試験用データを備えた請求項１４に記載のフラッシュメモリ試験用半導体試験装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００８−１１１７５５（Ｐ２００８−１１１７５５Ａ）
【公開日】平成２０年５月１５日（２００８．５．１５）
【国際特許分類】
【出願番号】特願２００６−２９５７０７（Ｐ２００６−２９５７０７）
【出願日】平成１８年１０月３１日（２００６．１０．３１）
【出願人】（３９９１１７１２１）アジレント・テクノロジーズ・インク (710)
【氏名又は名称原語表記】ＡＧＩＬＥＮＴ ＴＥＣＨＮＯＬＯＧＩＥＳ， ＩＮＣ．
【Ｆターム（参考）】
【公開日】平成２０年５月１５日（２００８．５．１５）
【国際特許分類】
【出願日】平成１８年１０月３１日（２００６．１０．３１）
【出願人】（３９９１１７１２１）アジレント・テクノロジーズ・インク (710)
【氏名又は名称原語表記】ＡＧＩＬＥＮＴ ＴＥＣＨＮＯＬＯＧＩＥＳ， ＩＮＣ．
【Ｆターム（参考）】
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