液晶表示装置
【課題】低電圧でリセット動作が可能な液晶表示装置の実現。
【解決手段】第１の電極31,32A,32Bと、第１の電極に交わる方向に延在する第２の電極14と、第１の電極と第２の電極間に配置されたコレステリック液晶12と、第１の電極又は第２の電極を駆動して、コレステリック液晶を移動させる駆動部28と、を有する表示装置。
【解決手段】第１の電極31,32A,32Bと、第１の電極に交わる方向に延在する第２の電極14と、第１の電極と第２の電極間に配置されたコレステリック液晶12と、第１の電極又は第２の電極を駆動して、コレステリック液晶を移動させる駆動部28と、を有する表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コレステリック液晶などのメモリ性を有する液晶表示素子を用いた液晶表示装置に関する。
【背景技術】
【０００２】
近年、企業および大学などにおいて、電子ペーパーの開発が盛んに進められている。電子ペーパーの利用が期待されている応用分野として、電子書籍を筆頭に、モバイル端末機器のサブディスプレイやＩＣカードの表示部など、多様な応用形態が提案されている。電子ペーパーの有力な方式の１つに、コレステリック液晶がある。コレステリック液晶は、半永久的な表示保持（メモリ性）や鮮やかなカラー表示、高コントラスト、高解像度といった優れた特徴を有している。
【０００３】
コレステリック液晶は、カイラルネマティック液晶とも称されることがあり、ネマティック液晶にキラル性の添加剤（カイラル材）を比較的多く（数十％）添加することにより、ネマティック液晶の分子がらせん状のコレステリック相を形成する液晶である。
【０００４】
図１（Ａ）および図１（Ｂ）は、コレステリック液晶の状態を説明する図である。図１（Ａ）および図１（Ｂ）に示すように、コレステリック液晶を利用した表示素子１０は、上側基板１１と、コレステリック液晶層１２と、下側基板１３と、有する。コレステリック液晶には、図１（Ａ）に示すように、らせん軸が光の入射方向に向かう、つまり入射光を反射するプレーナ状態と、図１（Ｂ）に示すように、らせん軸が光の入射方向に交わる方向に向かう、つまり入射光を透過するフォーカルコニック状態と、があり、これらの状態は、無電界下でも安定してその状態が保持される。
【０００５】
プレーナ状態の時には、液晶分子のらせんピッチに応じた波長の光を反射する。反射が最大となる波長λは、液晶の平均屈折率ｎ、らせんピッチｐから次の式で表される。
【０００６】
λ＝ｎ・ｐ
一方、反射帯域Δλは、液晶の屈折率異方性Δｎにより大きく異なる。
【０００７】
プレーナ状態の時には、入射光が反射するので「明」状態、すなわち白を表示することができる。一方、フォーカルコニック状態の時には、下側基板１３の下に光吸収層を設けることにより、液晶層を透過した光が吸収されるので「暗」状態、すなわち黒を表示することができる。
【０００８】
次に、コレステリック液晶を利用した表示素子の駆動方法を説明する。
【０００９】
図２は、一般的なコレステリック液晶の電圧−反射率特性の一例を示している。横軸は、コレステリック液晶を挟む電極間に所定のパルス幅で印加されるパルス電圧の電圧値（Ｖ）を表し、縦軸はコレステリック液晶の反射率（％）を表している。図２に示す実線の曲線Ｐは、初期状態がプレーナ状態のコレステリック液晶の電圧−反射率特性を示し、破線の曲線ＦＣは、初期状態がフォーカルコニック状態のコレステリック液晶の電圧−反射率特性を示す。
【００１０】
図２において、電極間に所定の電圧（例えば±３６Ｖ）を印加して、コレステリック液晶中に相対的に強い電界を発生させると、液晶分子のらせん構造は完全にほどけて、すべての分子が電界の方向に従うホメオトロピック状態になる。次に、液晶分子がホメオトロピック状態の時に、印加電圧を±３６Ｖから所定の電圧（例えば、±４Ｖ）に急激に低下させて、液晶中の電界を急激にほぼゼロにすると、液晶のらせん軸は電極に垂直になり、らせんピッチに応じた光を選択的に反射するプレーナ状態になる。
【００１１】
一方、電極間に所定の電圧（例えば、±２４Ｖ）を印加し、コレステリック液晶中に相対的に弱い電界を発生させると、液晶分子のらせん構造が完全には解けない状態になる。この状態において、印加電圧を±２４Ｖから±４Ｖに急激に低下させて、液晶中の電界を急激にほぼゼロにするか、あるいは強い電界を印加し緩やかに電界を除去した場合は、液晶分子のらせん軸が電極に平行になり、入射光を透過するフォーカルコニック状態になる。
【００１２】
また、中間的な強さの電界を印加し、急激に電界を除去すると、プレーナ状態とフォーカルコニック状態が混在し、中間調の表示が可能となる。以上の現象を利用して、表示を行う。上記の電圧応答特性に基づく駆動方法の原理を図３（Ａ）〜（Ｃ）で説明する。
【００１３】
図３（Ａ）は電圧パルスのパルス幅が数十ｍｓの場合のパルス応答特性を示し、図３（Ｂ）は電圧パルスのパルス幅が２ｍｓの場合のパルス応答特性を示し、図３（Ｃ）は電圧パルスのパルス幅が１ｍｓの場合のパルス応答特性を示す。それぞれの図において、上側にはコレステリック液晶に印加される電圧パルスが示され、下側には電圧−反射率特性が示され、横軸は電圧（Ｖ）を表し、縦軸は反射率（％）を表す。液晶の駆動パルスとしてよく知られているように、電圧パルスは、分極による液晶の劣化を防止するために、正極性と負極性のパルスを組み合わせている。
図３（Ａ）に示すようにパルス幅が大きい場合には、実線で示すように、初期状態がプレーナ状態だと、電圧をある範囲に上げると、フォーカルコニック状態となり、さらに電圧を上げると、再度プレーナ状態となる。破線で示すように、初期状態がフォーカルコニック状態だと、パルス電圧を上げるにつれて次第にプレーナ状態になる。
【００１４】
パルス幅が大きい場合に、初期状態がプレーナ状態とフォーカルコニック状態のいずれでも必ずプレーナ状態になるパルス電圧は±３６Ｖである。また、この中間のパルス電圧では、プレーナ状態とフォーカルコニック状態が混在した状態になり、中間調が得られる。一方、図３（Ｂ）に示すように、パルス幅が２ｍｓの場合には、初期状態がプレーナ状態では、パルス電圧が１０Ｖでは反射率は変化しないが、それ以上大きな電圧になるとプレーナ状態とフォーカルコニック状態が混在した状態になり、反射率が低下する。反射率の低下量は電圧が大きくなるに従って大きくなるが、３６Ｖよりさらに大きな電圧になると反射率の低下量は一定となる。これは、初期状態がプレーナ状態とフォーカルコニック状態が混在した状態でも同じである。従って、初期状態がプレーナ状態である場合に、パルス幅が２ｍｓでパルス電圧が２０Ｖの電圧パルスを１回印加すると、反射率はある程度低下する。このようにしてプレーナ状態とフォーカルコニック状態が混在した状態で反射率が少し低下した状態で、パルス幅が２ｍｓでパルス電圧が２０Ｖの電圧パルスをさらに印加すると、反射率はさらに低下する。これを繰り返すと、反射率は所定値まで低下する。図３（Ｃ）に示すように、パルス幅が１ｍｓの場合には、パルス幅が２ｍｓの場合と同様に、電圧パルスを印加することにより反射率が低下するが、反射率の低下具合はパルス幅が２ｍｓの場合と比べて小さい。パルス幅が狭い場合には、同じ電圧でも反射率の低下具体は小さくなる。
【００１５】
以上のことから、数十ｍｓのパルス幅で３６Ｖのパルスを印加すればプレーナ状態になり、２ｍｓのパルス幅で十数Ｖから２０Ｖ程度のパルスを印加すればプレーナ状態とフォーカルコニック状態が混在した状態になって反射率が低下し、反射率の低下量は、パルスの累積時間に関係すると考えられる。
【００１６】
コレステリック液晶による多階調表示方法については各種の駆動方法が提案されている。例えば、特許文献１では、高電圧（例えば±３６Ｖ）で幅の広いリセットパルスを印加するリセット動作により画素をプレーナ状態にした後、リセットパルスより低電圧（例えば±２４Ｖ）で幅の狭い書き込みパルスを印加する書き込み動作によりプレーナ状態の画素をフォーカルコニック状態に変化させる。書き込みパルスの印加回数を調整することにより、多階調表示が可能である。なお、異なるパルス幅の書き込みパルスを組み合わせる場合もある。
【００１７】
【特許文献１】国際公開ＷＯ２００７／１１０９４９Ａ１
【特許文献２】国際公開ＷＯ２００７／００７３９４Ａ１
【発明の開示】
【発明が解決しようとする課題】
【００１８】
単純マトリクス型液晶表示素子では、上側基板に設けられた複数の第１帯状電極と下側基板に設けられた複数の第２帯状電極が対向して交差するように、上下基板を貼り合わせる。駆動（ドライバ）回路は、第１および第２帯状電極に電圧信号を印加する。ドライバ回路を構成するドライバＩＣは印加電圧に応じた性能のものが使用されるので、ドライバＩＣはリセットパルスの電圧以上の電圧を印加可能な性能が要求される。
【００１９】
一方、コレステリック液晶表示素子のプレーナ状態の反射率は、図４に示すように、セルギャップが大きくなると上昇する特性を有する。赤（Ｒ）および緑（Ｇ）のパネルの反射率は、約１０.０μｍまではセルギャップが増加するに従って増加し、青（Ｂ）のパネルの反射率は、約７.０μｍまではセルギャップが増加するに従って増加する。そのため、高反射率を得るにはセルギャップをある程度以上大きくすることが望ましいが、セルギャップが大きくなると印加電圧を上昇させる必要があり、高性能のドライバＩＣを使用する必要がある。出力電圧の高い高性能のドライバＩＣは、汎用製品でないため価格が急激に増加してコスト増加を生じるだけでなく、電源回路などのコストも増加し、消費電力も増加するという問題があった。
【課題を解決するための手段】
【００２０】
実施例の表示装置は、第１の電極と、前記第１の電極に交わる方向に延在する第２の電極と、前記第１の電極と前記第２の電極間に配置されたコレステリック液晶と、前記第１の電極又は前記第２の電極を駆動して、前記コレステリック液晶を移動させる駆動部と、を有する。
【発明の効果】
【００２１】
出力電圧の低いドライバＩＣを使用して初期状態にできるので、低コストの表示装置で、セルギャップを大きくして高反射率が得られる。
【発明を実施するための最良の形態】
【００２２】
コレステリック液晶では、液晶が流動すると、指向性が高く、反射率が高い相（プレーナ状態）が現れる第１状態になる。実施形態では、この現象を利用して全画素のリセット動作を行う。リセット動作により全画素を第１状態（プレーナ状態）にした後、従来例と同様に、液晶に電圧信号を印加して各画素を所定の階調レベルにする書き込み動作を行う。
【００２３】
リセット動作が液晶の流動により行われるので、従来例のように高電圧を印加するリセット動作を行う必要がなく、書き込み動作に必要な比較的低い出力電圧のドライバＩＣが使用できるので、コストおよび消費電力を低減できる。また、従来と同じ出力電圧のドライバＩＣを使用する場合には、セルギャップを厚くすることができ、反射率を向上して明るい表示が得られる。
リセット動作における液晶の流動量（移動量）は、液晶の相を変化させられる程度でよく、例えば数μｍ移動するだけでよい。
【００２４】
液晶を流動させる方法は各種あり得るが、一方の基板に設けられている帯状電極を発熱体（抵抗）として利用し、駆動（ドライバ）回路から帯状電極に印加する電圧信号によりジュール熱を発生し、この近辺の液晶を加熱して膨張させ、それにより液晶を流動させる方法であれば、既存の構成をそのまま利用できる。
【００２５】
例えば、第１および第２（上下）基板に設けられる第１帯状電極および第２帯状電極の一方を、帯状の透明電極と、透明電極の両側エッジ部分に電気的に接触して設けられた２本の金属電極と、で構成する。この構成は、第１または第２帯状電極のすべてで同様である。そして、２本の金属電極の一方の第１の側の端にドライバから電圧信号を印加する場合に、２本の金属電極の他方の第１の側の端を、ドライバが接続される金属電極の一方に接続するか、基準電圧源に接続するかを切り替えるスイッチを設ける。書き込み動作には２本の金属電極を接続するようにスイッチを切り替えると、ドライバからの電圧信号は２本の金属電極を介して帯状透明電極全体に印加されるので、従来と同様の電圧印加が行える。一方、リセット動作には、スイッチを、２本の金属電極の他方の第１の側の端が基準電圧源に接続するように切り替える。これにより、２本の金属電極および透明電極の電圧降下のために、２本の金属電極に挟まれる透明電極の第１の側には比較的高い電圧が印加されて大きな電流が流れるのに対して、第１の側と反対側の第２の側の透明電極には比較的低い電圧が印加され、流れる電流量も低下する。電流量に応じて発熱量も変化するので、帯状電極に沿って液晶の温度分布が発生し、それに応じて液晶の膨張量に差を生じて、帯状電極に沿って液晶が流動する。
【００２６】
また、第１または第２帯状電極のすべてを上記のように、２本の金属電極と透明電極と、で構成する。そして、２本の金属電極の一方の第１の側の端にドライバから電圧信号を印加する場合に、２本の金属電極の他方の第１の側の端を２本の金属電極の一方に接続するか否かを切り替える第１スイッチと、２本の金属電極の他方の第２の側の端を基準電圧源に接続するかを切り替える第２スイッチと、を設ける。書き込み動作には、第１スイッチを２本の金属電極の他方の第１の側の端が２本の金属電極の一方に接続するように切り替え、第２スイッチを２本の金属電極の他方の第２の側の端を基準電圧源に接続しないように切り替え、上記と同様の電圧印加が行えるようにする。リセット動作には、第１スイッチを２本の金属電極の他方の第１の側の端が２本の金属電極の一方に接続しないように切り替え、第２スイッチを２本の金属電極の他方の第２の側の端を基準電圧源に接続するように切り替える。そして、ドライバにより電圧信号を印加する複数の帯状電極の位置を、例えばスキャンするように連続して変化させると、発熱する帯状電極の位置が順番に変化して、膨張する液晶の位置が順次移動するので、これに伴って帯状電極に垂直な方向に液晶が流動する。
【００２７】
液晶の膨張により上下基板厚さが変化したのでは、液晶が膨張しても液晶は流動しないので、スペーサ構造物は、第１および第２（上下）基板を接着固定して基板間隔を所定の厚さに維持する。スペーサ構造物は、リセット動作時に液晶の流動を妨げないことが必要であり、液晶が流動する方向に伸びる互いに平行な壁面を備える。
なお、開示の技術は、コレステリック液晶だけでなく、メモリ性があり、流動により所定の状態に変化する液晶を利用した液晶表示装置であれば、適用可能である。
【００２８】
図５は、実施形態の液晶表示装置で使用するコレステリック液晶表示素子１０の構成を示す図である。図５に示すように、この表示素子１０は、見る側から順番に、青（ブルー）用パネル１０Ｂ、緑（グリーン）用パネル１０Ｇ、および赤（レッド）用パネル１０Ｒの３枚のパネルが積層されている。また、レッド用パネル１０Ｒの下側には光吸収層１７が設けられている。パネル１０Ｂ、１０Ｇおよび１０Ｒは、同じ構成を有するが、パネル１０Ｂは反射の中心波長が青色（約４８０ｎｍ）、パネル１０Ｇは反射の中心波長が緑色（約５５０ｎｍ）、パネル１０Ｒは反射の中心波長が赤色（約６３０ｎｍ）になるように、液晶材料およびカイラル材が選択され、カイラル材の含有率が決定されている。パネル１０Ｂ、１０Ｇおよび１０Ｒは、青層用制御回路１８Ｂ、緑層用制御回路１８Ｇおよび赤層用制御回路１８Ｒで、それぞれ駆動される。
【００２９】
図６は、パネル１０Ｒ、１０Ｇ、１０Ｂに共通する構成を有する１枚の表示素子（パネル）１０Ａを示す図である。パネル１０Ｒ、１０Ｇ、１０Ｂの構成を、図６を参照して説明する。
【００３０】
図６に示すように、表示素子１０Ａは、上側基板１１と、上側基板１１の表面に設けられた上側電極（帯状電極）層１４と、下側基板１３の表面に設けられた下側電極（帯状電極）層１５と、シール材１６と、を有する。上側基板１１と下側基板１３は、電極が対向するように配置され、間に液晶材料を封入した後シール材１６で封止される。なお、液晶層１２内にスペーサが配置されるが図示は省略している。上側電極層１４と下側電極層１５の電極には、駆動回路１８から電圧パルス信号が印加され、それにより液晶層１２に電圧が印加される。液晶層１２に電圧を印加して、液晶層１２の液晶分子をプレーナ状態またはフォーカルコニック状態にして表示を行う。
【００３１】
上側基板１１と下側基板１３は、いずれも透光性を有しているが、パネル１０Ｒの下側基板１３は不透光性でもよい。透光性を有する基板としては、ガラス基板があるが、ガラス基板以外にも、ＰＥＴ（ポリエチレンテレフタレート）やＰＣ（ポリカーボネート）などのフィルム基板を使用してもよい。
【００３２】
上側電極層１４と下側電極層１５の電極の材料としては、例えば、インジウム錫酸化物(ITO: Indium Tin Oxide)が代表的であるが、その他インジウム亜鉛酸化物(IZO: Indium Zic Oxide)などの透明導電膜を使用することが可能である。
【００３３】
上側電極層１４の透明電極は、互いに平行な複数の帯状の上側透明電極として上側基板１１上に形成され、下側電極層１５の透明電極は、互いに平行な複数の帯状の下側透明電極として下側基板１３上に形成されている。そして、上側基板１１と下側基板１３は、基板に垂直な方向から見た時に、上側電極と下側電極が交差するように配置され、交差部分に画素が形成される。電極上には絶縁性のある薄膜が形成される。この薄膜が厚いと駆動電圧を高くする必要がある。逆に、薄膜がないとリーク電流が流れるため、消費電力が増大するという問題を生じる。ここでは、薄膜は比誘電率が約５であり、液晶よりもかなり低いため、薄膜の厚さは約０．３μｍ以下とするのが適している。
【００３４】
なお、この絶縁性薄膜は、ＳｉＯ2の薄膜、あるいは配向安定化膜として知られているポリイミド樹脂、アクリル樹脂などの有機膜で実現できる。
【００３５】
後述のように、下側基板１３にはスペーサ構造物が設けられ、上側基板１１と下側基板１３を所定の間隔で接着固定する。この間隔（セルギャップ）、すなわち液晶層１２の厚さは３．５μｍ〜６μｍの範囲が適正である。セルギャップがこの値より小さいと反射率が低下して暗い表示になり、逆のこの値より大きいと駆動電圧が上昇する。
【００３６】
液晶層１２を形成する液晶組成物は、ネマティック液晶混合物にカイラル材を１０〜４０重量％（ｗｔ％）添加したコレステリック液晶である。ここで、カイラル材の添加量は、ネマティック液晶成分とカイラル材の合計量を１００ｗｔ％とした時の値である。
【００３７】
ネマティック液晶としては、従来から公知の各種のものを使用可能であるが、誘電率異方性（Δε）が１５〜３５の範囲の液晶材料であることが望ましい。誘電率異方性が１５以上であれば、駆動電圧が比較的低くなり、この範囲より大きいと駆動電圧自体は低下するが比抵抗が小さくなり、特に高温時の消費電力が増大する。
【００３８】
また、屈折率異方性（Δｎ）は、０．１８〜０．２４であることが望ましい。屈折率異方性が、この範囲より小さいと、プレーナ状態の反射率が低くなり、この範囲より大きいと、フォーカルコニック状態での散乱反射が大きくなるのに加えて、粘度も高くなり、応答速度が低下する。
【００３９】
図７は、本実施形態のコレステリック液晶表示装置の全体構成を示す図である。表示素子１０は、図５に示したコレステリック液晶表示素子１０であり、例えば、１０２４×７６８画素を有する。電源２１は、例えば３Ｖ〜５Ｖの電圧を出力する。昇圧部２２は、ＤＣ−ＤＣコンバータなどのレギュレータにより、電源２１からの入力電圧を２４Ｖ程度に昇圧する。電圧切替部２３は、昇圧された電圧から、コモンドライバ２８およびセグメントドライバ２９に供給する電圧を生成する。電圧安定部２４は、電圧切替部２３の出力する電圧を、オペアンプ回路などで安定化する。
【００４０】
原振クロック部２５は、動作の基本となる基本クロックを発生する。分周部２６は、基本クロックを分周して、後述する動作に必要な各種クロックを生成する。
【００４１】
制御回路２７は、基本クロック、各種クロックおよび画像データＤに基づいて制御信号を生成して、コモンドライバ２８およびセグメントドライバ２９に供給する。後述するリセット動作のためのコモンドライバ２８への制御信号の供給も制御回路２７が行う。
【００４２】
コモンドライバ２８は７６８本のスキャンラインを駆動し、セグメントドライバ２９は１０２４本のデータラインを駆動する。ＲＧＢの各画素に与える画像データが異なるため、セグメントドライバ２９は各データラインを独立して駆動する。コモンドライバ２８は、ＲＧＢのラインを共通に駆動する。本実施形態では、ドライバＩＣは、汎用の２値出力のＳＴＮドライバを使用した。ここでは、上側基板１１の上に形成される上側電極層１４の上側帯状電極１４がセグメントドライバ２９により駆動され、下側基板１３の上に形成される下側電極層１５の下側帯状電極１５がコモンドライバ２８により駆動されるものとする。以下の説明では、上側帯状電極に参照符号１４を、下側帯状電極に参照符号１５を付して表す場合がある。
【００４３】
セグメントドライバ２９へ入力する画像データは、フルカラーの原画像を誤差拡散法によりＲＧＢ各１６階調の４０９６色のデータに変換した、４ビットのデータＤ０−Ｄ３である。この階調変換は、高い表示品質を得られる方法が好ましく、誤差拡散法のほかにブルーノイズマスク法などが使用できる。
【００４４】
コレステリック液晶表示装置については広く知られており、全画素をプレーナ状態にするリセット動作を行った後、各画素を所望の階調レベルにする書き込み動作を行う駆動方法については特許文献１などに記載されている。
【００４５】
実施形態のコレステリック液晶表示装置は、リセット動作を行った後、書き込み動作を行うが、リセット動作を液晶を流動させることにより行う。また、上下基板はセルギャップが所定の厚さを維持するようにスペーサ構造物により接着固定される。スペーサ構造物については、例えば特許文献２などに記載されている。
【００４６】
図８および図９は、第１実施形態のコレステリック液晶表示装置で使用する液晶表示素子（パネル）１０の上側帯状電極１４、下側帯状電極１５、およびスペーサ構造物の形状を示す図である。
【００４７】
第１実施形態のパネルの上側基板１１および下側基板１３は、１００μｍ厚のポリカーボネート製基板である。従来例と同様に、上側基板１１上には、ＩＺＯ透明導電膜の上側帯状電極１４が形成され、さらにその上に絶縁膜が形成される。一方、下側基板１３上には、図８および図９に示すように、２００μｍ幅の帯状電極の両側のエッジに沿う部分に１０μｍ幅の２本の金属電極３２Ａ、３２Ｂを形成する。金属電極は、例えば銅を１００ｎｍの厚さでスパッタ成膜した上で、パターニングして形成する。そして、金属電極の部分を含む２００μｍ幅の帯状電極の部分に１２５ｎｍの厚さのＩＺＯ透明導電膜を、スパッタ成膜した上でパターニングして透明電極３１を形成する。なお、ＩＺＯ透明導電膜のパターンは、表示領域のみ形成し、実装領域は金属配線パターンのみとした。これは上側基板１１でも同様であり、ＩＺＯ透明導電膜の帯状電極１４は、実装領域では金属配線パターンに接続される。従って、下側帯状電極１５は、透明電極３１および金属電極３２Ａ、３２Ｂを有する。
【００４８】
下側基板１３の透明電極３１および金属電極３２Ａ、３２Ｂを有する複数の下側帯状電極１５の間には、レジストによりスペーサ構造物３３が形成される。
【００４９】
上記のような上側基板１１と下側基板１３を、上側帯状電極１４と下側帯状電極１５が対向して交差するように貼り合わせ、スペーサ構造物３３により上側基板１１と下側基板１３が接着固定される。これにより、上側帯状電極１４と下側帯状電極１５の間隔（セルギャップ）は所定の厚さに安定して維持される。
【００５０】
上側帯状電極１４と下側帯状電極１５が交差する部分が画素部分である。図示のように、液晶層１２は、スペーサ構造物３３により、下側帯状電極１５に沿って区切られる。言い換えれば、液晶は上側帯状電極１４に沿って流動できない。
【００５１】
コモンドライバ２８は、各下側帯状電極１５に電圧信号を印加するドライバ３４を下側帯状電極１５の本数分有する。図８に示すように、ドライバ３４の出力端子は金属電極３２Ｂに接続される。また、金属電極３２Ａに接続されるスイッチ３５がコモンドライバ２８内に設けられ、スイッチ３５は金属電極３２Ａをドライバ３４の出力端子または基準電圧源（グランド）に接続するかが切り替え可能である。この構成は、ほかの下側帯状電極１５およびそれに接続されるドライバ３４についても同様である。なお、スイッチ３５は、コモンドライバ２８の外に設けることも可能である。
【００５２】
書き込み動作時には、図８に示すように、コモンドライバ２８は、スイッチ３５を、金属電極３２Ａがドライバ３４の出力端子に接続されるように切り替える。これにより、２本の金属電極３２Ａおよび３２Ｂには同じ電圧信号が印加され、透明電極３１に同じ電圧が印加される。この状態の帯状電極は、従来の帯状電極と同じであり、書き込み動作に関する説明は省略する。
【００５３】
リセット動作時には、図９に示すように、コモンドライバ２８は、スイッチ３５を、金属電極３２Ａがグランド（接地線）に接続されるように切り替える。次いで、この状態でドライバ３４から電圧信号、例えば１０Ｖ、２０ｍｓの電圧パルスを印加する。すると、２本の金属電極３２Ａ、３２Ｂおよび透明電極３１の電圧降下のために、下側帯状電極１５のドライバ３４およびスイッチ３５が接続される側（上流側）では比較的高い電圧が印加されて大きな電流が流れる。一方、反対側（下流側）では比較的低い電圧が印加されて流れる電流量が低下する。電流量に応じて発熱量も変化するので、帯状電極に沿って液晶の温度分布が発生し、それに応じて液晶の膨張量に差を生じる。これにより、上流側では液晶層１２に大きな圧力が発生し、下流側では圧力が小さい。スペーサ構造物３３が下側帯状電極１５に沿って伸びているため、この圧力差に応じて、液晶が上流側から下流側に流動する。流動方向を矢印で示す。
【００５４】
コレステリック液晶では、液晶が流動すると、プレーナ状態になるので、全画素でリセット動作が行われたことになる。プレーナ状態になるための液晶の流動量（移動量）は、液晶の相を変化させられる程度でよく、数μｍ移動するだけで十分である。
【００５５】
上記のようにして全画素のリセット動作を行った後、コモンドライバ２８は、スイッチ３５を図８のように切り替えて従来例と同様に書き込み動作を行う。本実施形態では、従来例のように高電圧を印加するリセット動作を行う必要がなく、コモンドライバ２８およびセグメントドライバ２９を構成するドライバＩＣを、書き込み動作に必要な比較的低い出力電圧のもので構成できるので、コストおよび消費電力を低減できる。また、従来と同じ出力電圧のドライバＩＣを使用する場合には、セルギャップを厚くすることができ、反射率を向上して明るい表示が得られる。
【００５６】
図１０から図１３は、第１実施形態のコレステリック液晶表示素子（パネル）の製造工程を示す図であり、図１０および図１１がコモン電極１５が形成されるコモン基板１３の製造工程を示し、図１２がセグメント電極１４が形成されるセグメント基板１１の製造工程を示し、図１３が組立工程を示す。基本的にコモン基板とセグメント基板のいずれを上側基板または下側基板として使用することも可能である。ここでは下側基板がコモン基板、上側基板がセグメント基板である場合を例とし、下側基板にスペーサ構造物３３が形成されるものとして説明する。
【００５７】
図１０（Ａ）に示すように、下側基板１３の上に銅を１００ｎｍの厚さで成膜して金属電極層３２を形成する。
【００５８】
図１０（Ｂ）に示すように、金属電極層３２の上にレジスト層４１を塗布する。
【００５９】
図１０（Ｃ）に示すように、光リソグラフィなどにより、レジスト層４１を金属電極３２Ａ、３２Ｂの形状に対応してパターニングする。
【００６０】
図１０（Ｄ）に示すように、パターニングしたレジスト層４１の上からエッチングして、金属電極層３２を金属電極３２Ａ、３２Ｂの形状に加工する。
【００６１】
図１０（Ｅ）に示すように、パターニングしたレジスト層４１を剥離すると、パターニングされた金属電極３２Ａ、３２Ｂが現れる。
【００６２】
図１０（Ｆ）に示すように、下側基板１３上に透明導電膜層３１を形成する。
【００６３】
図１０（Ｇ）に示すように、透明導電膜層３１の上にレジスト層４３を塗布する。
【００６４】
図１０（Ｈ）に示すように、光リソグラフィなどにより、レジスト層４３を帯状電極の形状に対応してパターニングする。
【００６５】
図１０（Ｉ）に示すように、パターニングしたレジスト層４３の上からエッチングして、透明導電膜層３１を帯状電極に加工する。
【００６６】
図１０（Ｊ）に示すように、パターニングしたレジスト層４３を剥離すると、パターニングされた透明電極３１が現れる。このようにして、下側帯状電極１５が形成される。
【００６７】
図１１（Ｋ）に示すように、下側基板１３の上に、パターニングされた帯状電極（透明電極３１および金属電極３２Ａ、３２Ｂ）を覆うように、スペーサ構造物３３の壁面用ネガレジスト４５を塗布する。
【００６８】
図１１（Ｌ）に示すように、スペーサ構造物３３の壁面として残す部分を透過するフォトマスク４６を使用して露光を行う。
【００６９】
図１１（Ｍ）に示すように、下側基板１３の表面を現像すると、ネガレジスト４５のスペーサ構造物３３の壁面に対応する部分が硬化し、それ以外の部分は除去されるので、ベークするとスペーサ構造物３３の壁面が形成される。さらにパネルの周囲にシール４６を形成する。シール４６は、壁面用ネガレジスト４５を利用して形成してもよい。
以上で、下側基板１３が完成する。
【００７０】
図１２（Ａ）に示すように、上側基板１１上に透明導電膜層１４を形成する。
【００７１】
図１２（Ｂ）に示すように、透明導電膜層１４の上にレジスト層４２を塗布する。
【００７２】
図１２（Ｃ）に示すように、光リソグラフィなどにより、レジスト層４２を帯状電極の形状に対応してパターニングする。
【００７３】
図１２（Ｄ）に示すように、パターニングしたレジスト層４２の上からエッチングして、透明導電膜層１４を帯状電極に加工する。
【００７４】
図１２（Ｅ）に示すように、パターニングしたレジスト層４２を剥離すると、パターニングされた透明電極１４が現れる。このようにして、上側帯状電極１４が形成される。
【００７５】
図１２（Ｆ）に示すように、上側基板１１の上に、パターニングされた帯状電極１４を覆うように絶縁膜４４を形成する。これにより上側基板１１が完成する。
【００７６】
次に、図１３（Ａ）に示すように、上側基板１１を反転して、上側基板１１の帯状電極１４と下側基板１３の帯状電極（透明電極３１および金属電極３２Ａ、３２Ｂ）が直交するように位置合わせし、絶縁膜４４が壁面用ネガレジストで作られたスペーサ構造物３３に接触するように貼り合わせ、壁面用ネガレジストを硬化させて絶縁膜４４を接着する。
【００７７】
図１３（Ｂ）に示すように、貼り合わせた上下基板１１、１３の間の空セル（画素）を真空状態とし、パネル端部をコレステリック液晶に浸漬させ、大気開放して、空セルに液晶を注入する。
【００７８】
図１３（Ｃ）に示すように、液晶注入後、封口剤４７を用いて注入口を閉じ、パネルが完成する。従って、シール４６と封口剤４７が、図６のシール材１６に対応する。
【００７９】
以上は、スペーサ構造物３３の壁面をネガレジストで形成する場合の製造工程であるが、スペーサ構造物の壁面をポジレジストで形成することも可能である。ポジレジストを使用する場合には、スペーサ構造物の壁面の部分が現像しても硬化しないので、粒状のスペーサを散布してセルギャップを一定にすることがネガレジストの場合と異なる。
【００８０】
以上、実施形態のコレステリック液晶表示素子の製造工程を説明したが、製造工程には各種の変形例があり得るのはいうまでもない。
【００８１】
図１４および図１５は、第２実施形態のコレステリック液晶表示装置で使用する液晶表示素子（パネル）１０の上側帯状電極１４、下側帯状電極１５、およびスペーサ構造物の形状を示す図である。第１実施形態と異なるのは、上側帯状電極１４を、透明電極５１と２本の金属電極５２Ａ、５２Ｂで構成し、金属電極５２Ａとドライバ５４の出力端子の間を接続するか否かを切り替えるスイッチ５５および金属電極５２Ａをグランド（接地線）に接続するか否かを切り替えるスイッチ５６を設けたことである。この構成は、ほかの上側帯状電極およびそれに接続されるドライバ５４についても同様である。
【００８２】
スペーサ構造物５３は、複数の下側帯状電極１５の間に設けられる。従って、液晶は上側帯状電極１４に沿って流動できない。
【００８３】
第１実施形態と同様に、全画素をプレーナ状態にするリセット動作を行った後、各画素を所望の階調状態にする書き込み動作を行う。
【００８４】
書き込み動作時には、図１４に示すように、コモンドライバ２８は、スイッチ５５を閉状態に、すなわち金属電極５２Ａがドライバ５４の出力端子に接続されるように切り替え、スイッチ５６を開状態に、すなわち金属電極５２Ａがグランドに接続されない状態にする。この状態では、金属電極５２Ａおよび３２Ｂ、透明電極５１を有する上側帯状電極１４に同じ電圧が印加される。この状態の帯状電極は、従来の帯状電極と同じである。
【００８５】
リセット動作時には、図１５に示すように、コモンドライバ２８は、スイッチ５５を開状態に、すなわち金属電極５２Ａがドライバ５４の出力端子に接続されないように切り替え、スイッチ５６を閉状態に、すなわち金属電極５２Ａがグランドに接続される状態にする。次いで、この状態でドライバ５４から電圧信号、例えば１０Ｖ、１０００ｍｓの電圧パルスを印加すると、透明電極５１に一様に電流が流れ、透明電極５１全体で均一に発熱し、その付近の液晶の温度が上昇して膨張する。ドライバ５４により電圧信号を印加する上側帯状電極１４（金属電極５２Ｂ）の位置を、例えば図１５において右から左に移動させると、液晶の膨張する位置が左側に移動する。この時、スペーサ構造物５３が存在するため、矢印で示すように、液晶は右から左に流動してプレーナ状態になる。
プレーナ状態にした後、上述のように、コモンドライバ２８は、スイッチ５５を閉状態に、すなわち金属電極５２Ａがドライバ５４の出力端子に接続されるように切り替え、スイッチ５６を開状態に、すなわち金属電極５２Ａがグランドに接続されない状態にする。次いで、各画素を所望の階調状態にする書き込み動作を行う。
【００８６】
第２実施形態では、すべての上側帯状電極１４を、透明電極５１と２本の金属電極５２Ａ、５２Ｂで構成し、スイッチ５５、５６を各上側帯状電極１４に対応して設け、すべての上側帯状電極１４に順にパルス状の電圧信号を印加した。しかし、すべての上側帯状電極１４に順にパルス状の電圧信号を印加する必要はない。例えば、図１６に示すように、１つ以上の上側帯状電極１４を有する３つのグループ６１Ａ、６１Ｂ、６１Ｃを、パネル１０の両端および中央部に形成し、各グループ内の上側帯状電極１４について、電圧信号を印加して発熱させてもよい。各グループの上側帯状電極１４が少ない場合には電圧信号を同時に印加してもよいが、左側のグループ６１Ａでは印加位置を左から右に移動させ、右側のグループ６１Ｃでは印加位置を右から左に移動させ、中央のグループ６１Ｂでは印加位置を中央から両側に移動するように変化させてもよい。また、第２実施形態および図１６の例で、リセット動作時に電圧信号を印加する上側帯状電極１４は密接している必要はなく、数本に１本の割合の上側帯状電極１４にリセット動作用電圧信号を印加することも可能である。
【００８７】
最後に、第２実施形態のリセット動作において液晶を流動させるために、どのようなリセット動作用電圧信号を印加する必要があるかをシミュレーションした結果を説明する。
【００８８】
図１７（Ａ）は、１画素における上側帯状電極１４を示す。ＩＺＯ膜の透明電極５１は、１２５ｎｍ厚で、２００μｍ幅で、１画素の長さが２００μｍで、抵抗率は４×１０-4Ω・ｃｍである。また、銅製の金属電極５２Ａ、５２Ｂは、１００ｎｍ厚で、１０μｍ幅で、１画素の長さが２００μｍで、抵抗率は１．５５×１０-8Ω・ｃｍである。従って、図１７（Ａ）の回路において、透明電極５１の抵抗は３２Ωであり、１本の金属電極の抵抗は３１Ωであり、電源７１からグランドまでの抵抗は９４Ωである。
【００８９】
セルギャップを５μｍとすると、１画素内の液晶量は２×１０-7ｌで、液晶の比熱をポリエチレンの比熱２．２３Ｊ／ｇ・Ｋとすると、熱容量Ｃは４．４６×１０-7Ｊ／Ｋである。また、上下基板の１画素の重量は８．０×１０-6ｇで、比熱を２．２３Ｊ／ｇ・Ｋとすると、熱容量Ｃは１．７８４×１０-5Ｊ／Ｋである。従って、１画素の総熱容量は１．８０４×１０-5Ｊ／Ｋである。
【００９０】
ここで、１Ｖ、１０ｍｓの電圧パルスを印加すると、流れる電流は１．０６３８×１０-4Ａで、電極での発熱量は３．６２１１５×１０-7Ｊである。これにより液晶は２．３８度温度が変化し、体積が０．２４％変化する。これにより、液晶層の厚さは変化せず、スペーサ構造物のために上側帯状電極１４の伸びる方向にも流動しないとすると、スペーサ構造物の伸びる方向に０．４８μｍ流動する。画素の両側に伸びるとすると、両側に０．２４μｍ移動する。
【００９１】
上記のモデルでは、１画素のみをシミュレーションしたが、上側帯状電極１４の伸びる方向には数百個の画素が配列される。そこで、例えば、上側帯状電極１４の伸びる方向には２００個の画素が配列されるとした場合のシミュレーションした結果を説明する。透明電極５１および金属電極の５２Ａ、５２Ｂの条件は上記と同様である。
【００９２】
図１７（Ｂ）は、図１７（Ａ）のような画素が２００個連続して配置されているとした場合の抵抗分布を示す。ここで、１Ｖ、１０ｍｓの電圧パルスを印加するとする。各画素の透明電極部分に流れる電流をｉpとし、経路での電圧降下からｉpを算出する。
【００９３】
Ｖ＝ｎ！×ｉp×Ｒｌ＋Ｒｐ×ｉp＋ｎ×ｉp×Ｒｌ
ここで、ｎ＝２００、Ｒｌ＝３１、Ｒｐ＝３２であり、Ｖ＝１であるから、
ｉp＝５．３５７２１×１０-5
各画素での発熱量＝ｎ×３１×ｉp2＋３２×ｉp2
各画素の熱容量は、上記のように４．４６×１０-7Ｊ／Ｋである。なお、ここでは基板の熱容量は考慮しないことにする。従って、温度上昇は１．６０４１×１０2となり、液晶の体積は１６％増加して、両側に１６μｍ流動する。
【００９４】
従って、リセット動作時に印加する電圧は１Ｖ、１０ｍｓ程度でよい。
【００９５】
以上、実施形態を説明したが、他にも各種の実施形態が可能であるのはいうまでもない。例えば、ここで開示した技術明は、コレステリック液晶を使用した表示素子以外にも、メモリ性を有するドットマトリクス型の表示素子であれば、適用可能である。
【００９６】
また、各種の条件は、対象とする表示素子の仕様に応じて決定すべきであることは言うまでもない。
【図面の簡単な説明】
【００９７】
【図１】図１は、コレステリック液晶の状態を説明する図であり、（Ａ）がプレーナ状態を、（Ｂ）がフォーカルコニック状態を示す。
【図２】図２は、印加電圧によるコレステリック液晶の状態変化を説明する図である。
【図３】図３は、コレステリック液晶に印加するパルスの電圧とパルス幅による反射率の変化を説明する図である。
【図４】図４は、コレステリック液晶表示素子におけるプレーナ状態の反射率のセルギャップに対する変化を示す図である。
【図５】図５は、実施形態のカラー液晶表示素子の積層構造を示す図である。
【図６】図６は、実施形態のカラー液晶表示素子を構成する１枚のコレステリック液晶表示素子の構造を示す図である。
【図７】図７は、実施形態のカラー液晶表示素子の概略構成を示す図である。
【図８】図８は、第１実施形態のコレステリック液晶表示素子の帯状電極およびスペーサ構造物を示す図である。（書き込み動作時）
【図９】図９は、第１実施形態のコレステリック液晶表示素子の帯状電極およびスペーサ構造物を示す図である。（リセット動作時）
【図１０】図１０は、実施形態のコレステリック液晶表示素子の製造工程を示す図であり、下側基板の製造工程を示す。
【図１１】図１１は、実施形態のコレステリック液晶表示素子の製造工程を示す図であり、下側基板の製造工程を示す。
【図１２】図１２は、実施形態のコレステリック液晶表示素子の製造工程を示す図であり、上側基板の製造工程を示す。
【図１３】図１３は、実施形態のコレステリック液晶表示素子の製造工程を示す図であり、組立工程を示す。
【図１４】図１４は、第２実施形態のコレステリック液晶表示素子の帯状電極およびスペーサ構造物を示す図である。（書き込み動作時）
【図１５】図１５は、第２実施形態のコレステリック液晶表示素子の帯状電極およびスペーサ構造物を示す図である。（リセット動作時）
【図１６】図１６は、第３実施形態のコレステリック液晶表示素子のリセット動作を説明する図である。
【図１７】図１７は、液晶流動のシュミレーションモデルを説明する図である。
【符号の説明】
【００９８】
１０ 表示素子
１１ 上側基板
１２ 液晶層
１３ 下側基板
１４ 上側電極層（上側帯状電極）
１５ 下側電極層（下側帯状電極）
１７ 吸光層
１８ 制御回路
２１ 電源
２２ 昇圧部
２５ 制御回路
２６ ロウドライバ（ＲＧＢ共通）
２７ カラムドライバ（ＲＧＢ独立）
３１ 透明電極
３２Ａ、３２Ｂ 金属電極
３３ スペーサ構造物
【技術分野】
【０００１】
本発明は、コレステリック液晶などのメモリ性を有する液晶表示素子を用いた液晶表示装置に関する。
【背景技術】
【０００２】
近年、企業および大学などにおいて、電子ペーパーの開発が盛んに進められている。電子ペーパーの利用が期待されている応用分野として、電子書籍を筆頭に、モバイル端末機器のサブディスプレイやＩＣカードの表示部など、多様な応用形態が提案されている。電子ペーパーの有力な方式の１つに、コレステリック液晶がある。コレステリック液晶は、半永久的な表示保持（メモリ性）や鮮やかなカラー表示、高コントラスト、高解像度といった優れた特徴を有している。
【０００３】
コレステリック液晶は、カイラルネマティック液晶とも称されることがあり、ネマティック液晶にキラル性の添加剤（カイラル材）を比較的多く（数十％）添加することにより、ネマティック液晶の分子がらせん状のコレステリック相を形成する液晶である。
【０００４】
図１（Ａ）および図１（Ｂ）は、コレステリック液晶の状態を説明する図である。図１（Ａ）および図１（Ｂ）に示すように、コレステリック液晶を利用した表示素子１０は、上側基板１１と、コレステリック液晶層１２と、下側基板１３と、有する。コレステリック液晶には、図１（Ａ）に示すように、らせん軸が光の入射方向に向かう、つまり入射光を反射するプレーナ状態と、図１（Ｂ）に示すように、らせん軸が光の入射方向に交わる方向に向かう、つまり入射光を透過するフォーカルコニック状態と、があり、これらの状態は、無電界下でも安定してその状態が保持される。
【０００５】
プレーナ状態の時には、液晶分子のらせんピッチに応じた波長の光を反射する。反射が最大となる波長λは、液晶の平均屈折率ｎ、らせんピッチｐから次の式で表される。
【０００６】
λ＝ｎ・ｐ
一方、反射帯域Δλは、液晶の屈折率異方性Δｎにより大きく異なる。
【０００７】
プレーナ状態の時には、入射光が反射するので「明」状態、すなわち白を表示することができる。一方、フォーカルコニック状態の時には、下側基板１３の下に光吸収層を設けることにより、液晶層を透過した光が吸収されるので「暗」状態、すなわち黒を表示することができる。
【０００８】
次に、コレステリック液晶を利用した表示素子の駆動方法を説明する。
【０００９】
図２は、一般的なコレステリック液晶の電圧−反射率特性の一例を示している。横軸は、コレステリック液晶を挟む電極間に所定のパルス幅で印加されるパルス電圧の電圧値（Ｖ）を表し、縦軸はコレステリック液晶の反射率（％）を表している。図２に示す実線の曲線Ｐは、初期状態がプレーナ状態のコレステリック液晶の電圧−反射率特性を示し、破線の曲線ＦＣは、初期状態がフォーカルコニック状態のコレステリック液晶の電圧−反射率特性を示す。
【００１０】
図２において、電極間に所定の電圧（例えば±３６Ｖ）を印加して、コレステリック液晶中に相対的に強い電界を発生させると、液晶分子のらせん構造は完全にほどけて、すべての分子が電界の方向に従うホメオトロピック状態になる。次に、液晶分子がホメオトロピック状態の時に、印加電圧を±３６Ｖから所定の電圧（例えば、±４Ｖ）に急激に低下させて、液晶中の電界を急激にほぼゼロにすると、液晶のらせん軸は電極に垂直になり、らせんピッチに応じた光を選択的に反射するプレーナ状態になる。
【００１１】
一方、電極間に所定の電圧（例えば、±２４Ｖ）を印加し、コレステリック液晶中に相対的に弱い電界を発生させると、液晶分子のらせん構造が完全には解けない状態になる。この状態において、印加電圧を±２４Ｖから±４Ｖに急激に低下させて、液晶中の電界を急激にほぼゼロにするか、あるいは強い電界を印加し緩やかに電界を除去した場合は、液晶分子のらせん軸が電極に平行になり、入射光を透過するフォーカルコニック状態になる。
【００１２】
また、中間的な強さの電界を印加し、急激に電界を除去すると、プレーナ状態とフォーカルコニック状態が混在し、中間調の表示が可能となる。以上の現象を利用して、表示を行う。上記の電圧応答特性に基づく駆動方法の原理を図３（Ａ）〜（Ｃ）で説明する。
【００１３】
図３（Ａ）は電圧パルスのパルス幅が数十ｍｓの場合のパルス応答特性を示し、図３（Ｂ）は電圧パルスのパルス幅が２ｍｓの場合のパルス応答特性を示し、図３（Ｃ）は電圧パルスのパルス幅が１ｍｓの場合のパルス応答特性を示す。それぞれの図において、上側にはコレステリック液晶に印加される電圧パルスが示され、下側には電圧−反射率特性が示され、横軸は電圧（Ｖ）を表し、縦軸は反射率（％）を表す。液晶の駆動パルスとしてよく知られているように、電圧パルスは、分極による液晶の劣化を防止するために、正極性と負極性のパルスを組み合わせている。
図３（Ａ）に示すようにパルス幅が大きい場合には、実線で示すように、初期状態がプレーナ状態だと、電圧をある範囲に上げると、フォーカルコニック状態となり、さらに電圧を上げると、再度プレーナ状態となる。破線で示すように、初期状態がフォーカルコニック状態だと、パルス電圧を上げるにつれて次第にプレーナ状態になる。
【００１４】
パルス幅が大きい場合に、初期状態がプレーナ状態とフォーカルコニック状態のいずれでも必ずプレーナ状態になるパルス電圧は±３６Ｖである。また、この中間のパルス電圧では、プレーナ状態とフォーカルコニック状態が混在した状態になり、中間調が得られる。一方、図３（Ｂ）に示すように、パルス幅が２ｍｓの場合には、初期状態がプレーナ状態では、パルス電圧が１０Ｖでは反射率は変化しないが、それ以上大きな電圧になるとプレーナ状態とフォーカルコニック状態が混在した状態になり、反射率が低下する。反射率の低下量は電圧が大きくなるに従って大きくなるが、３６Ｖよりさらに大きな電圧になると反射率の低下量は一定となる。これは、初期状態がプレーナ状態とフォーカルコニック状態が混在した状態でも同じである。従って、初期状態がプレーナ状態である場合に、パルス幅が２ｍｓでパルス電圧が２０Ｖの電圧パルスを１回印加すると、反射率はある程度低下する。このようにしてプレーナ状態とフォーカルコニック状態が混在した状態で反射率が少し低下した状態で、パルス幅が２ｍｓでパルス電圧が２０Ｖの電圧パルスをさらに印加すると、反射率はさらに低下する。これを繰り返すと、反射率は所定値まで低下する。図３（Ｃ）に示すように、パルス幅が１ｍｓの場合には、パルス幅が２ｍｓの場合と同様に、電圧パルスを印加することにより反射率が低下するが、反射率の低下具合はパルス幅が２ｍｓの場合と比べて小さい。パルス幅が狭い場合には、同じ電圧でも反射率の低下具体は小さくなる。
【００１５】
以上のことから、数十ｍｓのパルス幅で３６Ｖのパルスを印加すればプレーナ状態になり、２ｍｓのパルス幅で十数Ｖから２０Ｖ程度のパルスを印加すればプレーナ状態とフォーカルコニック状態が混在した状態になって反射率が低下し、反射率の低下量は、パルスの累積時間に関係すると考えられる。
【００１６】
コレステリック液晶による多階調表示方法については各種の駆動方法が提案されている。例えば、特許文献１では、高電圧（例えば±３６Ｖ）で幅の広いリセットパルスを印加するリセット動作により画素をプレーナ状態にした後、リセットパルスより低電圧（例えば±２４Ｖ）で幅の狭い書き込みパルスを印加する書き込み動作によりプレーナ状態の画素をフォーカルコニック状態に変化させる。書き込みパルスの印加回数を調整することにより、多階調表示が可能である。なお、異なるパルス幅の書き込みパルスを組み合わせる場合もある。
【００１７】
【特許文献１】国際公開ＷＯ２００７／１１０９４９Ａ１
【特許文献２】国際公開ＷＯ２００７／００７３９４Ａ１
【発明の開示】
【発明が解決しようとする課題】
【００１８】
単純マトリクス型液晶表示素子では、上側基板に設けられた複数の第１帯状電極と下側基板に設けられた複数の第２帯状電極が対向して交差するように、上下基板を貼り合わせる。駆動（ドライバ）回路は、第１および第２帯状電極に電圧信号を印加する。ドライバ回路を構成するドライバＩＣは印加電圧に応じた性能のものが使用されるので、ドライバＩＣはリセットパルスの電圧以上の電圧を印加可能な性能が要求される。
【００１９】
一方、コレステリック液晶表示素子のプレーナ状態の反射率は、図４に示すように、セルギャップが大きくなると上昇する特性を有する。赤（Ｒ）および緑（Ｇ）のパネルの反射率は、約１０.０μｍまではセルギャップが増加するに従って増加し、青（Ｂ）のパネルの反射率は、約７.０μｍまではセルギャップが増加するに従って増加する。そのため、高反射率を得るにはセルギャップをある程度以上大きくすることが望ましいが、セルギャップが大きくなると印加電圧を上昇させる必要があり、高性能のドライバＩＣを使用する必要がある。出力電圧の高い高性能のドライバＩＣは、汎用製品でないため価格が急激に増加してコスト増加を生じるだけでなく、電源回路などのコストも増加し、消費電力も増加するという問題があった。
【課題を解決するための手段】
【００２０】
実施例の表示装置は、第１の電極と、前記第１の電極に交わる方向に延在する第２の電極と、前記第１の電極と前記第２の電極間に配置されたコレステリック液晶と、前記第１の電極又は前記第２の電極を駆動して、前記コレステリック液晶を移動させる駆動部と、を有する。
【発明の効果】
【００２１】
出力電圧の低いドライバＩＣを使用して初期状態にできるので、低コストの表示装置で、セルギャップを大きくして高反射率が得られる。
【発明を実施するための最良の形態】
【００２２】
コレステリック液晶では、液晶が流動すると、指向性が高く、反射率が高い相（プレーナ状態）が現れる第１状態になる。実施形態では、この現象を利用して全画素のリセット動作を行う。リセット動作により全画素を第１状態（プレーナ状態）にした後、従来例と同様に、液晶に電圧信号を印加して各画素を所定の階調レベルにする書き込み動作を行う。
【００２３】
リセット動作が液晶の流動により行われるので、従来例のように高電圧を印加するリセット動作を行う必要がなく、書き込み動作に必要な比較的低い出力電圧のドライバＩＣが使用できるので、コストおよび消費電力を低減できる。また、従来と同じ出力電圧のドライバＩＣを使用する場合には、セルギャップを厚くすることができ、反射率を向上して明るい表示が得られる。
リセット動作における液晶の流動量（移動量）は、液晶の相を変化させられる程度でよく、例えば数μｍ移動するだけでよい。
【００２４】
液晶を流動させる方法は各種あり得るが、一方の基板に設けられている帯状電極を発熱体（抵抗）として利用し、駆動（ドライバ）回路から帯状電極に印加する電圧信号によりジュール熱を発生し、この近辺の液晶を加熱して膨張させ、それにより液晶を流動させる方法であれば、既存の構成をそのまま利用できる。
【００２５】
例えば、第１および第２（上下）基板に設けられる第１帯状電極および第２帯状電極の一方を、帯状の透明電極と、透明電極の両側エッジ部分に電気的に接触して設けられた２本の金属電極と、で構成する。この構成は、第１または第２帯状電極のすべてで同様である。そして、２本の金属電極の一方の第１の側の端にドライバから電圧信号を印加する場合に、２本の金属電極の他方の第１の側の端を、ドライバが接続される金属電極の一方に接続するか、基準電圧源に接続するかを切り替えるスイッチを設ける。書き込み動作には２本の金属電極を接続するようにスイッチを切り替えると、ドライバからの電圧信号は２本の金属電極を介して帯状透明電極全体に印加されるので、従来と同様の電圧印加が行える。一方、リセット動作には、スイッチを、２本の金属電極の他方の第１の側の端が基準電圧源に接続するように切り替える。これにより、２本の金属電極および透明電極の電圧降下のために、２本の金属電極に挟まれる透明電極の第１の側には比較的高い電圧が印加されて大きな電流が流れるのに対して、第１の側と反対側の第２の側の透明電極には比較的低い電圧が印加され、流れる電流量も低下する。電流量に応じて発熱量も変化するので、帯状電極に沿って液晶の温度分布が発生し、それに応じて液晶の膨張量に差を生じて、帯状電極に沿って液晶が流動する。
【００２６】
また、第１または第２帯状電極のすべてを上記のように、２本の金属電極と透明電極と、で構成する。そして、２本の金属電極の一方の第１の側の端にドライバから電圧信号を印加する場合に、２本の金属電極の他方の第１の側の端を２本の金属電極の一方に接続するか否かを切り替える第１スイッチと、２本の金属電極の他方の第２の側の端を基準電圧源に接続するかを切り替える第２スイッチと、を設ける。書き込み動作には、第１スイッチを２本の金属電極の他方の第１の側の端が２本の金属電極の一方に接続するように切り替え、第２スイッチを２本の金属電極の他方の第２の側の端を基準電圧源に接続しないように切り替え、上記と同様の電圧印加が行えるようにする。リセット動作には、第１スイッチを２本の金属電極の他方の第１の側の端が２本の金属電極の一方に接続しないように切り替え、第２スイッチを２本の金属電極の他方の第２の側の端を基準電圧源に接続するように切り替える。そして、ドライバにより電圧信号を印加する複数の帯状電極の位置を、例えばスキャンするように連続して変化させると、発熱する帯状電極の位置が順番に変化して、膨張する液晶の位置が順次移動するので、これに伴って帯状電極に垂直な方向に液晶が流動する。
【００２７】
液晶の膨張により上下基板厚さが変化したのでは、液晶が膨張しても液晶は流動しないので、スペーサ構造物は、第１および第２（上下）基板を接着固定して基板間隔を所定の厚さに維持する。スペーサ構造物は、リセット動作時に液晶の流動を妨げないことが必要であり、液晶が流動する方向に伸びる互いに平行な壁面を備える。
なお、開示の技術は、コレステリック液晶だけでなく、メモリ性があり、流動により所定の状態に変化する液晶を利用した液晶表示装置であれば、適用可能である。
【００２８】
図５は、実施形態の液晶表示装置で使用するコレステリック液晶表示素子１０の構成を示す図である。図５に示すように、この表示素子１０は、見る側から順番に、青（ブルー）用パネル１０Ｂ、緑（グリーン）用パネル１０Ｇ、および赤（レッド）用パネル１０Ｒの３枚のパネルが積層されている。また、レッド用パネル１０Ｒの下側には光吸収層１７が設けられている。パネル１０Ｂ、１０Ｇおよび１０Ｒは、同じ構成を有するが、パネル１０Ｂは反射の中心波長が青色（約４８０ｎｍ）、パネル１０Ｇは反射の中心波長が緑色（約５５０ｎｍ）、パネル１０Ｒは反射の中心波長が赤色（約６３０ｎｍ）になるように、液晶材料およびカイラル材が選択され、カイラル材の含有率が決定されている。パネル１０Ｂ、１０Ｇおよび１０Ｒは、青層用制御回路１８Ｂ、緑層用制御回路１８Ｇおよび赤層用制御回路１８Ｒで、それぞれ駆動される。
【００２９】
図６は、パネル１０Ｒ、１０Ｇ、１０Ｂに共通する構成を有する１枚の表示素子（パネル）１０Ａを示す図である。パネル１０Ｒ、１０Ｇ、１０Ｂの構成を、図６を参照して説明する。
【００３０】
図６に示すように、表示素子１０Ａは、上側基板１１と、上側基板１１の表面に設けられた上側電極（帯状電極）層１４と、下側基板１３の表面に設けられた下側電極（帯状電極）層１５と、シール材１６と、を有する。上側基板１１と下側基板１３は、電極が対向するように配置され、間に液晶材料を封入した後シール材１６で封止される。なお、液晶層１２内にスペーサが配置されるが図示は省略している。上側電極層１４と下側電極層１５の電極には、駆動回路１８から電圧パルス信号が印加され、それにより液晶層１２に電圧が印加される。液晶層１２に電圧を印加して、液晶層１２の液晶分子をプレーナ状態またはフォーカルコニック状態にして表示を行う。
【００３１】
上側基板１１と下側基板１３は、いずれも透光性を有しているが、パネル１０Ｒの下側基板１３は不透光性でもよい。透光性を有する基板としては、ガラス基板があるが、ガラス基板以外にも、ＰＥＴ（ポリエチレンテレフタレート）やＰＣ（ポリカーボネート）などのフィルム基板を使用してもよい。
【００３２】
上側電極層１４と下側電極層１５の電極の材料としては、例えば、インジウム錫酸化物(ITO: Indium Tin Oxide)が代表的であるが、その他インジウム亜鉛酸化物(IZO: Indium Zic Oxide)などの透明導電膜を使用することが可能である。
【００３３】
上側電極層１４の透明電極は、互いに平行な複数の帯状の上側透明電極として上側基板１１上に形成され、下側電極層１５の透明電極は、互いに平行な複数の帯状の下側透明電極として下側基板１３上に形成されている。そして、上側基板１１と下側基板１３は、基板に垂直な方向から見た時に、上側電極と下側電極が交差するように配置され、交差部分に画素が形成される。電極上には絶縁性のある薄膜が形成される。この薄膜が厚いと駆動電圧を高くする必要がある。逆に、薄膜がないとリーク電流が流れるため、消費電力が増大するという問題を生じる。ここでは、薄膜は比誘電率が約５であり、液晶よりもかなり低いため、薄膜の厚さは約０．３μｍ以下とするのが適している。
【００３４】
なお、この絶縁性薄膜は、ＳｉＯ2の薄膜、あるいは配向安定化膜として知られているポリイミド樹脂、アクリル樹脂などの有機膜で実現できる。
【００３５】
後述のように、下側基板１３にはスペーサ構造物が設けられ、上側基板１１と下側基板１３を所定の間隔で接着固定する。この間隔（セルギャップ）、すなわち液晶層１２の厚さは３．５μｍ〜６μｍの範囲が適正である。セルギャップがこの値より小さいと反射率が低下して暗い表示になり、逆のこの値より大きいと駆動電圧が上昇する。
【００３６】
液晶層１２を形成する液晶組成物は、ネマティック液晶混合物にカイラル材を１０〜４０重量％（ｗｔ％）添加したコレステリック液晶である。ここで、カイラル材の添加量は、ネマティック液晶成分とカイラル材の合計量を１００ｗｔ％とした時の値である。
【００３７】
ネマティック液晶としては、従来から公知の各種のものを使用可能であるが、誘電率異方性（Δε）が１５〜３５の範囲の液晶材料であることが望ましい。誘電率異方性が１５以上であれば、駆動電圧が比較的低くなり、この範囲より大きいと駆動電圧自体は低下するが比抵抗が小さくなり、特に高温時の消費電力が増大する。
【００３８】
また、屈折率異方性（Δｎ）は、０．１８〜０．２４であることが望ましい。屈折率異方性が、この範囲より小さいと、プレーナ状態の反射率が低くなり、この範囲より大きいと、フォーカルコニック状態での散乱反射が大きくなるのに加えて、粘度も高くなり、応答速度が低下する。
【００３９】
図７は、本実施形態のコレステリック液晶表示装置の全体構成を示す図である。表示素子１０は、図５に示したコレステリック液晶表示素子１０であり、例えば、１０２４×７６８画素を有する。電源２１は、例えば３Ｖ〜５Ｖの電圧を出力する。昇圧部２２は、ＤＣ−ＤＣコンバータなどのレギュレータにより、電源２１からの入力電圧を２４Ｖ程度に昇圧する。電圧切替部２３は、昇圧された電圧から、コモンドライバ２８およびセグメントドライバ２９に供給する電圧を生成する。電圧安定部２４は、電圧切替部２３の出力する電圧を、オペアンプ回路などで安定化する。
【００４０】
原振クロック部２５は、動作の基本となる基本クロックを発生する。分周部２６は、基本クロックを分周して、後述する動作に必要な各種クロックを生成する。
【００４１】
制御回路２７は、基本クロック、各種クロックおよび画像データＤに基づいて制御信号を生成して、コモンドライバ２８およびセグメントドライバ２９に供給する。後述するリセット動作のためのコモンドライバ２８への制御信号の供給も制御回路２７が行う。
【００４２】
コモンドライバ２８は７６８本のスキャンラインを駆動し、セグメントドライバ２９は１０２４本のデータラインを駆動する。ＲＧＢの各画素に与える画像データが異なるため、セグメントドライバ２９は各データラインを独立して駆動する。コモンドライバ２８は、ＲＧＢのラインを共通に駆動する。本実施形態では、ドライバＩＣは、汎用の２値出力のＳＴＮドライバを使用した。ここでは、上側基板１１の上に形成される上側電極層１４の上側帯状電極１４がセグメントドライバ２９により駆動され、下側基板１３の上に形成される下側電極層１５の下側帯状電極１５がコモンドライバ２８により駆動されるものとする。以下の説明では、上側帯状電極に参照符号１４を、下側帯状電極に参照符号１５を付して表す場合がある。
【００４３】
セグメントドライバ２９へ入力する画像データは、フルカラーの原画像を誤差拡散法によりＲＧＢ各１６階調の４０９６色のデータに変換した、４ビットのデータＤ０−Ｄ３である。この階調変換は、高い表示品質を得られる方法が好ましく、誤差拡散法のほかにブルーノイズマスク法などが使用できる。
【００４４】
コレステリック液晶表示装置については広く知られており、全画素をプレーナ状態にするリセット動作を行った後、各画素を所望の階調レベルにする書き込み動作を行う駆動方法については特許文献１などに記載されている。
【００４５】
実施形態のコレステリック液晶表示装置は、リセット動作を行った後、書き込み動作を行うが、リセット動作を液晶を流動させることにより行う。また、上下基板はセルギャップが所定の厚さを維持するようにスペーサ構造物により接着固定される。スペーサ構造物については、例えば特許文献２などに記載されている。
【００４６】
図８および図９は、第１実施形態のコレステリック液晶表示装置で使用する液晶表示素子（パネル）１０の上側帯状電極１４、下側帯状電極１５、およびスペーサ構造物の形状を示す図である。
【００４７】
第１実施形態のパネルの上側基板１１および下側基板１３は、１００μｍ厚のポリカーボネート製基板である。従来例と同様に、上側基板１１上には、ＩＺＯ透明導電膜の上側帯状電極１４が形成され、さらにその上に絶縁膜が形成される。一方、下側基板１３上には、図８および図９に示すように、２００μｍ幅の帯状電極の両側のエッジに沿う部分に１０μｍ幅の２本の金属電極３２Ａ、３２Ｂを形成する。金属電極は、例えば銅を１００ｎｍの厚さでスパッタ成膜した上で、パターニングして形成する。そして、金属電極の部分を含む２００μｍ幅の帯状電極の部分に１２５ｎｍの厚さのＩＺＯ透明導電膜を、スパッタ成膜した上でパターニングして透明電極３１を形成する。なお、ＩＺＯ透明導電膜のパターンは、表示領域のみ形成し、実装領域は金属配線パターンのみとした。これは上側基板１１でも同様であり、ＩＺＯ透明導電膜の帯状電極１４は、実装領域では金属配線パターンに接続される。従って、下側帯状電極１５は、透明電極３１および金属電極３２Ａ、３２Ｂを有する。
【００４８】
下側基板１３の透明電極３１および金属電極３２Ａ、３２Ｂを有する複数の下側帯状電極１５の間には、レジストによりスペーサ構造物３３が形成される。
【００４９】
上記のような上側基板１１と下側基板１３を、上側帯状電極１４と下側帯状電極１５が対向して交差するように貼り合わせ、スペーサ構造物３３により上側基板１１と下側基板１３が接着固定される。これにより、上側帯状電極１４と下側帯状電極１５の間隔（セルギャップ）は所定の厚さに安定して維持される。
【００５０】
上側帯状電極１４と下側帯状電極１５が交差する部分が画素部分である。図示のように、液晶層１２は、スペーサ構造物３３により、下側帯状電極１５に沿って区切られる。言い換えれば、液晶は上側帯状電極１４に沿って流動できない。
【００５１】
コモンドライバ２８は、各下側帯状電極１５に電圧信号を印加するドライバ３４を下側帯状電極１５の本数分有する。図８に示すように、ドライバ３４の出力端子は金属電極３２Ｂに接続される。また、金属電極３２Ａに接続されるスイッチ３５がコモンドライバ２８内に設けられ、スイッチ３５は金属電極３２Ａをドライバ３４の出力端子または基準電圧源（グランド）に接続するかが切り替え可能である。この構成は、ほかの下側帯状電極１５およびそれに接続されるドライバ３４についても同様である。なお、スイッチ３５は、コモンドライバ２８の外に設けることも可能である。
【００５２】
書き込み動作時には、図８に示すように、コモンドライバ２８は、スイッチ３５を、金属電極３２Ａがドライバ３４の出力端子に接続されるように切り替える。これにより、２本の金属電極３２Ａおよび３２Ｂには同じ電圧信号が印加され、透明電極３１に同じ電圧が印加される。この状態の帯状電極は、従来の帯状電極と同じであり、書き込み動作に関する説明は省略する。
【００５３】
リセット動作時には、図９に示すように、コモンドライバ２８は、スイッチ３５を、金属電極３２Ａがグランド（接地線）に接続されるように切り替える。次いで、この状態でドライバ３４から電圧信号、例えば１０Ｖ、２０ｍｓの電圧パルスを印加する。すると、２本の金属電極３２Ａ、３２Ｂおよび透明電極３１の電圧降下のために、下側帯状電極１５のドライバ３４およびスイッチ３５が接続される側（上流側）では比較的高い電圧が印加されて大きな電流が流れる。一方、反対側（下流側）では比較的低い電圧が印加されて流れる電流量が低下する。電流量に応じて発熱量も変化するので、帯状電極に沿って液晶の温度分布が発生し、それに応じて液晶の膨張量に差を生じる。これにより、上流側では液晶層１２に大きな圧力が発生し、下流側では圧力が小さい。スペーサ構造物３３が下側帯状電極１５に沿って伸びているため、この圧力差に応じて、液晶が上流側から下流側に流動する。流動方向を矢印で示す。
【００５４】
コレステリック液晶では、液晶が流動すると、プレーナ状態になるので、全画素でリセット動作が行われたことになる。プレーナ状態になるための液晶の流動量（移動量）は、液晶の相を変化させられる程度でよく、数μｍ移動するだけで十分である。
【００５５】
上記のようにして全画素のリセット動作を行った後、コモンドライバ２８は、スイッチ３５を図８のように切り替えて従来例と同様に書き込み動作を行う。本実施形態では、従来例のように高電圧を印加するリセット動作を行う必要がなく、コモンドライバ２８およびセグメントドライバ２９を構成するドライバＩＣを、書き込み動作に必要な比較的低い出力電圧のもので構成できるので、コストおよび消費電力を低減できる。また、従来と同じ出力電圧のドライバＩＣを使用する場合には、セルギャップを厚くすることができ、反射率を向上して明るい表示が得られる。
【００５６】
図１０から図１３は、第１実施形態のコレステリック液晶表示素子（パネル）の製造工程を示す図であり、図１０および図１１がコモン電極１５が形成されるコモン基板１３の製造工程を示し、図１２がセグメント電極１４が形成されるセグメント基板１１の製造工程を示し、図１３が組立工程を示す。基本的にコモン基板とセグメント基板のいずれを上側基板または下側基板として使用することも可能である。ここでは下側基板がコモン基板、上側基板がセグメント基板である場合を例とし、下側基板にスペーサ構造物３３が形成されるものとして説明する。
【００５７】
図１０（Ａ）に示すように、下側基板１３の上に銅を１００ｎｍの厚さで成膜して金属電極層３２を形成する。
【００５８】
図１０（Ｂ）に示すように、金属電極層３２の上にレジスト層４１を塗布する。
【００５９】
図１０（Ｃ）に示すように、光リソグラフィなどにより、レジスト層４１を金属電極３２Ａ、３２Ｂの形状に対応してパターニングする。
【００６０】
図１０（Ｄ）に示すように、パターニングしたレジスト層４１の上からエッチングして、金属電極層３２を金属電極３２Ａ、３２Ｂの形状に加工する。
【００６１】
図１０（Ｅ）に示すように、パターニングしたレジスト層４１を剥離すると、パターニングされた金属電極３２Ａ、３２Ｂが現れる。
【００６２】
図１０（Ｆ）に示すように、下側基板１３上に透明導電膜層３１を形成する。
【００６３】
図１０（Ｇ）に示すように、透明導電膜層３１の上にレジスト層４３を塗布する。
【００６４】
図１０（Ｈ）に示すように、光リソグラフィなどにより、レジスト層４３を帯状電極の形状に対応してパターニングする。
【００６５】
図１０（Ｉ）に示すように、パターニングしたレジスト層４３の上からエッチングして、透明導電膜層３１を帯状電極に加工する。
【００６６】
図１０（Ｊ）に示すように、パターニングしたレジスト層４３を剥離すると、パターニングされた透明電極３１が現れる。このようにして、下側帯状電極１５が形成される。
【００６７】
図１１（Ｋ）に示すように、下側基板１３の上に、パターニングされた帯状電極（透明電極３１および金属電極３２Ａ、３２Ｂ）を覆うように、スペーサ構造物３３の壁面用ネガレジスト４５を塗布する。
【００６８】
図１１（Ｌ）に示すように、スペーサ構造物３３の壁面として残す部分を透過するフォトマスク４６を使用して露光を行う。
【００６９】
図１１（Ｍ）に示すように、下側基板１３の表面を現像すると、ネガレジスト４５のスペーサ構造物３３の壁面に対応する部分が硬化し、それ以外の部分は除去されるので、ベークするとスペーサ構造物３３の壁面が形成される。さらにパネルの周囲にシール４６を形成する。シール４６は、壁面用ネガレジスト４５を利用して形成してもよい。
以上で、下側基板１３が完成する。
【００７０】
図１２（Ａ）に示すように、上側基板１１上に透明導電膜層１４を形成する。
【００７１】
図１２（Ｂ）に示すように、透明導電膜層１４の上にレジスト層４２を塗布する。
【００７２】
図１２（Ｃ）に示すように、光リソグラフィなどにより、レジスト層４２を帯状電極の形状に対応してパターニングする。
【００７３】
図１２（Ｄ）に示すように、パターニングしたレジスト層４２の上からエッチングして、透明導電膜層１４を帯状電極に加工する。
【００７４】
図１２（Ｅ）に示すように、パターニングしたレジスト層４２を剥離すると、パターニングされた透明電極１４が現れる。このようにして、上側帯状電極１４が形成される。
【００７５】
図１２（Ｆ）に示すように、上側基板１１の上に、パターニングされた帯状電極１４を覆うように絶縁膜４４を形成する。これにより上側基板１１が完成する。
【００７６】
次に、図１３（Ａ）に示すように、上側基板１１を反転して、上側基板１１の帯状電極１４と下側基板１３の帯状電極（透明電極３１および金属電極３２Ａ、３２Ｂ）が直交するように位置合わせし、絶縁膜４４が壁面用ネガレジストで作られたスペーサ構造物３３に接触するように貼り合わせ、壁面用ネガレジストを硬化させて絶縁膜４４を接着する。
【００７７】
図１３（Ｂ）に示すように、貼り合わせた上下基板１１、１３の間の空セル（画素）を真空状態とし、パネル端部をコレステリック液晶に浸漬させ、大気開放して、空セルに液晶を注入する。
【００７８】
図１３（Ｃ）に示すように、液晶注入後、封口剤４７を用いて注入口を閉じ、パネルが完成する。従って、シール４６と封口剤４７が、図６のシール材１６に対応する。
【００７９】
以上は、スペーサ構造物３３の壁面をネガレジストで形成する場合の製造工程であるが、スペーサ構造物の壁面をポジレジストで形成することも可能である。ポジレジストを使用する場合には、スペーサ構造物の壁面の部分が現像しても硬化しないので、粒状のスペーサを散布してセルギャップを一定にすることがネガレジストの場合と異なる。
【００８０】
以上、実施形態のコレステリック液晶表示素子の製造工程を説明したが、製造工程には各種の変形例があり得るのはいうまでもない。
【００８１】
図１４および図１５は、第２実施形態のコレステリック液晶表示装置で使用する液晶表示素子（パネル）１０の上側帯状電極１４、下側帯状電極１５、およびスペーサ構造物の形状を示す図である。第１実施形態と異なるのは、上側帯状電極１４を、透明電極５１と２本の金属電極５２Ａ、５２Ｂで構成し、金属電極５２Ａとドライバ５４の出力端子の間を接続するか否かを切り替えるスイッチ５５および金属電極５２Ａをグランド（接地線）に接続するか否かを切り替えるスイッチ５６を設けたことである。この構成は、ほかの上側帯状電極およびそれに接続されるドライバ５４についても同様である。
【００８２】
スペーサ構造物５３は、複数の下側帯状電極１５の間に設けられる。従って、液晶は上側帯状電極１４に沿って流動できない。
【００８３】
第１実施形態と同様に、全画素をプレーナ状態にするリセット動作を行った後、各画素を所望の階調状態にする書き込み動作を行う。
【００８４】
書き込み動作時には、図１４に示すように、コモンドライバ２８は、スイッチ５５を閉状態に、すなわち金属電極５２Ａがドライバ５４の出力端子に接続されるように切り替え、スイッチ５６を開状態に、すなわち金属電極５２Ａがグランドに接続されない状態にする。この状態では、金属電極５２Ａおよび３２Ｂ、透明電極５１を有する上側帯状電極１４に同じ電圧が印加される。この状態の帯状電極は、従来の帯状電極と同じである。
【００８５】
リセット動作時には、図１５に示すように、コモンドライバ２８は、スイッチ５５を開状態に、すなわち金属電極５２Ａがドライバ５４の出力端子に接続されないように切り替え、スイッチ５６を閉状態に、すなわち金属電極５２Ａがグランドに接続される状態にする。次いで、この状態でドライバ５４から電圧信号、例えば１０Ｖ、１０００ｍｓの電圧パルスを印加すると、透明電極５１に一様に電流が流れ、透明電極５１全体で均一に発熱し、その付近の液晶の温度が上昇して膨張する。ドライバ５４により電圧信号を印加する上側帯状電極１４（金属電極５２Ｂ）の位置を、例えば図１５において右から左に移動させると、液晶の膨張する位置が左側に移動する。この時、スペーサ構造物５３が存在するため、矢印で示すように、液晶は右から左に流動してプレーナ状態になる。
プレーナ状態にした後、上述のように、コモンドライバ２８は、スイッチ５５を閉状態に、すなわち金属電極５２Ａがドライバ５４の出力端子に接続されるように切り替え、スイッチ５６を開状態に、すなわち金属電極５２Ａがグランドに接続されない状態にする。次いで、各画素を所望の階調状態にする書き込み動作を行う。
【００８６】
第２実施形態では、すべての上側帯状電極１４を、透明電極５１と２本の金属電極５２Ａ、５２Ｂで構成し、スイッチ５５、５６を各上側帯状電極１４に対応して設け、すべての上側帯状電極１４に順にパルス状の電圧信号を印加した。しかし、すべての上側帯状電極１４に順にパルス状の電圧信号を印加する必要はない。例えば、図１６に示すように、１つ以上の上側帯状電極１４を有する３つのグループ６１Ａ、６１Ｂ、６１Ｃを、パネル１０の両端および中央部に形成し、各グループ内の上側帯状電極１４について、電圧信号を印加して発熱させてもよい。各グループの上側帯状電極１４が少ない場合には電圧信号を同時に印加してもよいが、左側のグループ６１Ａでは印加位置を左から右に移動させ、右側のグループ６１Ｃでは印加位置を右から左に移動させ、中央のグループ６１Ｂでは印加位置を中央から両側に移動するように変化させてもよい。また、第２実施形態および図１６の例で、リセット動作時に電圧信号を印加する上側帯状電極１４は密接している必要はなく、数本に１本の割合の上側帯状電極１４にリセット動作用電圧信号を印加することも可能である。
【００８７】
最後に、第２実施形態のリセット動作において液晶を流動させるために、どのようなリセット動作用電圧信号を印加する必要があるかをシミュレーションした結果を説明する。
【００８８】
図１７（Ａ）は、１画素における上側帯状電極１４を示す。ＩＺＯ膜の透明電極５１は、１２５ｎｍ厚で、２００μｍ幅で、１画素の長さが２００μｍで、抵抗率は４×１０-4Ω・ｃｍである。また、銅製の金属電極５２Ａ、５２Ｂは、１００ｎｍ厚で、１０μｍ幅で、１画素の長さが２００μｍで、抵抗率は１．５５×１０-8Ω・ｃｍである。従って、図１７（Ａ）の回路において、透明電極５１の抵抗は３２Ωであり、１本の金属電極の抵抗は３１Ωであり、電源７１からグランドまでの抵抗は９４Ωである。
【００８９】
セルギャップを５μｍとすると、１画素内の液晶量は２×１０-7ｌで、液晶の比熱をポリエチレンの比熱２．２３Ｊ／ｇ・Ｋとすると、熱容量Ｃは４．４６×１０-7Ｊ／Ｋである。また、上下基板の１画素の重量は８．０×１０-6ｇで、比熱を２．２３Ｊ／ｇ・Ｋとすると、熱容量Ｃは１．７８４×１０-5Ｊ／Ｋである。従って、１画素の総熱容量は１．８０４×１０-5Ｊ／Ｋである。
【００９０】
ここで、１Ｖ、１０ｍｓの電圧パルスを印加すると、流れる電流は１．０６３８×１０-4Ａで、電極での発熱量は３．６２１１５×１０-7Ｊである。これにより液晶は２．３８度温度が変化し、体積が０．２４％変化する。これにより、液晶層の厚さは変化せず、スペーサ構造物のために上側帯状電極１４の伸びる方向にも流動しないとすると、スペーサ構造物の伸びる方向に０．４８μｍ流動する。画素の両側に伸びるとすると、両側に０．２４μｍ移動する。
【００９１】
上記のモデルでは、１画素のみをシミュレーションしたが、上側帯状電極１４の伸びる方向には数百個の画素が配列される。そこで、例えば、上側帯状電極１４の伸びる方向には２００個の画素が配列されるとした場合のシミュレーションした結果を説明する。透明電極５１および金属電極の５２Ａ、５２Ｂの条件は上記と同様である。
【００９２】
図１７（Ｂ）は、図１７（Ａ）のような画素が２００個連続して配置されているとした場合の抵抗分布を示す。ここで、１Ｖ、１０ｍｓの電圧パルスを印加するとする。各画素の透明電極部分に流れる電流をｉpとし、経路での電圧降下からｉpを算出する。
【００９３】
Ｖ＝ｎ！×ｉp×Ｒｌ＋Ｒｐ×ｉp＋ｎ×ｉp×Ｒｌ
ここで、ｎ＝２００、Ｒｌ＝３１、Ｒｐ＝３２であり、Ｖ＝１であるから、
ｉp＝５．３５７２１×１０-5
各画素での発熱量＝ｎ×３１×ｉp2＋３２×ｉp2
各画素の熱容量は、上記のように４．４６×１０-7Ｊ／Ｋである。なお、ここでは基板の熱容量は考慮しないことにする。従って、温度上昇は１．６０４１×１０2となり、液晶の体積は１６％増加して、両側に１６μｍ流動する。
【００９４】
従って、リセット動作時に印加する電圧は１Ｖ、１０ｍｓ程度でよい。
【００９５】
以上、実施形態を説明したが、他にも各種の実施形態が可能であるのはいうまでもない。例えば、ここで開示した技術明は、コレステリック液晶を使用した表示素子以外にも、メモリ性を有するドットマトリクス型の表示素子であれば、適用可能である。
【００９６】
また、各種の条件は、対象とする表示素子の仕様に応じて決定すべきであることは言うまでもない。
【図面の簡単な説明】
【００９７】
【図１】図１は、コレステリック液晶の状態を説明する図であり、（Ａ）がプレーナ状態を、（Ｂ）がフォーカルコニック状態を示す。
【図２】図２は、印加電圧によるコレステリック液晶の状態変化を説明する図である。
【図３】図３は、コレステリック液晶に印加するパルスの電圧とパルス幅による反射率の変化を説明する図である。
【図４】図４は、コレステリック液晶表示素子におけるプレーナ状態の反射率のセルギャップに対する変化を示す図である。
【図５】図５は、実施形態のカラー液晶表示素子の積層構造を示す図である。
【図６】図６は、実施形態のカラー液晶表示素子を構成する１枚のコレステリック液晶表示素子の構造を示す図である。
【図７】図７は、実施形態のカラー液晶表示素子の概略構成を示す図である。
【図８】図８は、第１実施形態のコレステリック液晶表示素子の帯状電極およびスペーサ構造物を示す図である。（書き込み動作時）
【図９】図９は、第１実施形態のコレステリック液晶表示素子の帯状電極およびスペーサ構造物を示す図である。（リセット動作時）
【図１０】図１０は、実施形態のコレステリック液晶表示素子の製造工程を示す図であり、下側基板の製造工程を示す。
【図１１】図１１は、実施形態のコレステリック液晶表示素子の製造工程を示す図であり、下側基板の製造工程を示す。
【図１２】図１２は、実施形態のコレステリック液晶表示素子の製造工程を示す図であり、上側基板の製造工程を示す。
【図１３】図１３は、実施形態のコレステリック液晶表示素子の製造工程を示す図であり、組立工程を示す。
【図１４】図１４は、第２実施形態のコレステリック液晶表示素子の帯状電極およびスペーサ構造物を示す図である。（書き込み動作時）
【図１５】図１５は、第２実施形態のコレステリック液晶表示素子の帯状電極およびスペーサ構造物を示す図である。（リセット動作時）
【図１６】図１６は、第３実施形態のコレステリック液晶表示素子のリセット動作を説明する図である。
【図１７】図１７は、液晶流動のシュミレーションモデルを説明する図である。
【符号の説明】
【００９８】
１０ 表示素子
１１ 上側基板
１２ 液晶層
１３ 下側基板
１４ 上側電極層（上側帯状電極）
１５ 下側電極層（下側帯状電極）
１７ 吸光層
１８ 制御回路
２１ 電源
２２ 昇圧部
２５ 制御回路
２６ ロウドライバ（ＲＧＢ共通）
２７ カラムドライバ（ＲＧＢ独立）
３１ 透明電極
３２Ａ、３２Ｂ 金属電極
３３ スペーサ構造物
【特許請求の範囲】
【請求項１】
第１の電極と、
前記第１の電極に交わる方向に延在する第２の電極と、
前記第１の電極と前記第２の電極間に配置されたコレステリック液晶と、
前記第１の電極又は前記第２の電極を駆動して、前記コレステリック液晶を移動させる駆動部と、
を有することを特徴とする表示装置。
【請求項２】
前記駆動部は、前記コレステリック液晶を移動させた後、前記第１の電極及び前記第２の電極を駆動して、前記コレステリック液晶に階調を書き込むことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記駆動部は、前記第１の電極又は前記第２の電極を駆動して、前記第１の電極又は前記第２の電極を発熱させ、前記コレステリック液晶を移動させることを特徴とする請求項１又は２に記載の表示装置。
【請求項４】
前記駆動部は、前記第１の電極又は前記第２の電極を駆動して、前記第１の電極又は前記第２の電極に温度分布を形成させ、前記コレステリック液晶を移動させることを特徴とする請求項１〜３のいずれか１項に記載の表示装置。
【請求項５】
第１の電極と、
前記第１の電極に交わる方向に延在する第２の電極と、
前記第１の電極と前記第２の電極間に配置されたコレステリック液晶と、
接地線と、
前記第１の電極又は前記第２の電極を前記接地線に接続し、前記接地線に接続された第１の電極又は前記第２の電極を駆動する駆動部と、
を有することを特徴とする表示装置。
【請求項６】
前記駆動部は、前記第１の電極又は前記第２の電極を駆動した後、前記第１の電極又は前記第２の電極を前記接地線から切り離し、前記第１の電極及び前記第２の電極を駆動して、前記コレステリック液晶に階調を書き込むことを特徴とする請求項５に記載の表示装置。
【請求項７】
第１の電極と前記第１の電極に交わる方向に延在する第２の電極との間に配置されたコレステリック液晶を、前記第１の電極又は前記第２の電極を駆動して移動させることを特徴とする表示装置の駆動方法。
【請求項１】
第１の電極と、
前記第１の電極に交わる方向に延在する第２の電極と、
前記第１の電極と前記第２の電極間に配置されたコレステリック液晶と、
前記第１の電極又は前記第２の電極を駆動して、前記コレステリック液晶を移動させる駆動部と、
を有することを特徴とする表示装置。
【請求項２】
前記駆動部は、前記コレステリック液晶を移動させた後、前記第１の電極及び前記第２の電極を駆動して、前記コレステリック液晶に階調を書き込むことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記駆動部は、前記第１の電極又は前記第２の電極を駆動して、前記第１の電極又は前記第２の電極を発熱させ、前記コレステリック液晶を移動させることを特徴とする請求項１又は２に記載の表示装置。
【請求項４】
前記駆動部は、前記第１の電極又は前記第２の電極を駆動して、前記第１の電極又は前記第２の電極に温度分布を形成させ、前記コレステリック液晶を移動させることを特徴とする請求項１〜３のいずれか１項に記載の表示装置。
【請求項５】
第１の電極と、
前記第１の電極に交わる方向に延在する第２の電極と、
前記第１の電極と前記第２の電極間に配置されたコレステリック液晶と、
接地線と、
前記第１の電極又は前記第２の電極を前記接地線に接続し、前記接地線に接続された第１の電極又は前記第２の電極を駆動する駆動部と、
を有することを特徴とする表示装置。
【請求項６】
前記駆動部は、前記第１の電極又は前記第２の電極を駆動した後、前記第１の電極又は前記第２の電極を前記接地線から切り離し、前記第１の電極及び前記第２の電極を駆動して、前記コレステリック液晶に階調を書き込むことを特徴とする請求項５に記載の表示装置。
【請求項７】
第１の電極と前記第１の電極に交わる方向に延在する第２の電極との間に配置されたコレステリック液晶を、前記第１の電極又は前記第２の電極を駆動して移動させることを特徴とする表示装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１０−３９０７５（Ｐ２０１０−３９０７５Ａ）
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願番号】特願２００８−２０００１８（Ｐ２００８−２０００１８）
【出願日】平成２０年８月１日（２００８．８．１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願日】平成２０年８月１日（２００８．８．１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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