液晶表示装置
【課題】表示品位の劣化を抑制することが可能な液晶表示装置を提供する。
【解決手段】ゲート配線Ｇと、ゲート配線Ｇと交差するソース配線Ｓと、コンタクト部ＰＣおよびコンタクト部ＰＣから延びた主画素電極ＰＡを備えた画素電極ＰＥと、ソース配線Ｓの下に配置されゲート配線Ｇと交差しソース配線Ｓの下から屈曲してコンタクト部ＰＣの下へ延びた半導体層ＰＳと、を備えた第１基板ＡＲと、アレイ基板ＡＲと対向して配置され、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡと略平行に延びた主共通電極ＣＡを備えた第２基板ＣＴと、第１基板ＡＲと第２基板ＣＴとの間に保持された液晶分子ＬＭを含む液晶層ＬＱと、を備え、半導体層ＰＳは、ゲート配線Ｇと交差する位置の一方側でソース配線Ｓと電気的に接続するとともに、ゲート配線Ｓと交差する位置の他方側でコンタクト部ＰＣと電気的に接続している液晶表示装置。
【解決手段】ゲート配線Ｇと、ゲート配線Ｇと交差するソース配線Ｓと、コンタクト部ＰＣおよびコンタクト部ＰＣから延びた主画素電極ＰＡを備えた画素電極ＰＥと、ソース配線Ｓの下に配置されゲート配線Ｇと交差しソース配線Ｓの下から屈曲してコンタクト部ＰＣの下へ延びた半導体層ＰＳと、を備えた第１基板ＡＲと、アレイ基板ＡＲと対向して配置され、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡと略平行に延びた主共通電極ＣＡを備えた第２基板ＣＴと、第１基板ＡＲと第２基板ＣＴとの間に保持された液晶分子ＬＭを含む液晶層ＬＱと、を備え、半導体層ＰＳは、ゲート配線Ｇと交差する位置の一方側でソース配線Ｓと電気的に接続するとともに、ゲート配線Ｓと交差する位置の他方側でコンタクト部ＰＣと電気的に接続している液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（In-Plane Switching）モードやＦＦＳ（Fringe Field Switching）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。
【０００３】
一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９２８２２号公報
【特許文献２】特開平９−１６００４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、ゲート配線と、前記ゲート配線と交差するソース配線と、コンタクト部および前記コンタクト部から延びた主画素電極を備えた画素電極と、前記ソース配線の下に配置され前記ゲート配線と交差し前記ソース配線の下から屈曲して前記コンタクト部の下へ延びた半導体層と、を備えた第１基板と、前記アレイ基板と対向して配置され、前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた主共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、前記半導体層は、前記ゲート配線と交差する位置の一方側で前記ソース配線と電気的に接続するとともに、前記ゲート配線と交差する位置の他方側で前記コンタクト部と電気的に接続している、液晶表示装置が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【図２】図２は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の構造例を概略的に示す平面図である。
【図３】図３は、図２に示した液晶表示パネルのアレイ基板を線ＩＩＩ−ＩＩＩで切断したときの断面構造を概略的に示す断面図である。
【図４】図３は、図２に示した液晶表示パネルを線Ａ−Ａで切断したときの断面構造を概略的に示す断面図である。
【図５】図５は、図２に示した液晶表示パネルにおける画素電極と共通電極との間に形成される電界、及び、この電界による液晶分子のダイレクタと透過率との関係を説明するための図である。
【図６】図６は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図７】図７は、図６に示した液晶表示パネルのアレイ基板を線ＶＩＩ−ＶＩＩで切断したときの断面構造を概略的に示す断面図である。
【図８】図８は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図９】図９は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図１０】図１０は、第２主共通電極および第２副共通電極を配置した場合に、液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図１１】図１１は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の構造例を概略的に示す平面図である。
【発明を実施するための形態】
【０００８】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【０００９】
図１は、第１実施形態の液晶表示装置の構成及び等価回路を概略的に示す図である。
【００１０】
すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。
【００１１】
液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出している。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。
【００１２】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。
【００１３】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。補助容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。具体的には、補助容量Ｃｓは、補助容量線Ｃと画素電極ＰＥと電気的に接続された半導体層ＰＳとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
【００１４】
なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。
【００１５】
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層ＰＳは、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。
【００１６】
画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。
【００１７】
アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。
【００１８】
図２は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。
【００１９】
図示した画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。ゲート配線Ｇ１及びゲート配線Ｇ２は、第１方向Ｘに沿って延出している。補助容量線Ｃ１は、隣接するゲート配線Ｇ１とゲート配線Ｇ２との間に配置され、第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、第２方向Ｙに沿って延出している。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、この画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。
【００２０】
図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。また、画素ＰＸにおいて、ゲート配線Ｇ１は上側端部に配置され、ゲート配線Ｇ２は下側端部に配置されている。厳密には、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。補助容量線Ｃ１は、画素ＰＸの上側のゲート配線Ｇ１の近傍に配置されている。
【００２１】
スイッチング素子ＳＷは、図示した例では、ソース配線Ｓ１と画素電極ＰＥとの間に電気的に接続された半導体層ＰＳを備えている。スイッチング素子ＳＷの半導体層ＰＳはソース配線Ｓ１及び補助容量線Ｃ１に沿って延びてゲート配線Ｇ１と交差するように配置され、ゲート配線Ｇ１と交差する位置の一方側でソース配線Ｓ１とコンタクトホールＣＨ３を介して電気的に接続し、ゲート配線Ｇ１と交差する位置の他方側で補助容量線Ｃ１の切り欠きに形成されたコンタクトホールＣＨ１、ＣＨ２を介してドレイン電極ＤＥおよび画素電極ＰＥと電気的に接続されている。
【００２２】
すなわち、半導体層ＰＳは、ソース配線Ｓ１に沿ってゲート配線Ｇ１と交差するように延び、ソース配線Ｓ１と補助容量線Ｃ１とが交差する位置で補助容量線Ｃ１に沿って屈曲し画素ＰＸの中央部へ延びている。上記のようにスイッチング素子ＳＷはソース配線Ｓ１及び補助容量線Ｃ１と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。
【００２３】
図３に、図２の線III−IIIにおけるアレイ基板ＡＲの断面の一例を示す。アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。半導体層ＰＳは第１層間絶縁膜Ｌ１の上に形成され、第２層間絶縁膜Ｌ２によって覆われている。ゲート配線Ｇ１および補助容量線Ｃ１は第２層間絶縁膜Ｌ２の上に形成され、第３層間絶縁膜Ｌ３によって覆われている。ソース配線Ｓ１およびスイッチング素子ＳＷのドレイン電極ＤＥは第３層間絶縁膜Ｌ３の上に形成され、第４層間絶縁膜Ｌ４によって覆われている。画素電極ＰＥは第４層間絶縁膜Ｌ４の上に形成され、後述する配向膜ＡＬ１によって覆われている。
【００２４】
半導体層ＰＳは第２層間絶縁膜Ｌ２および第３層間絶縁膜Ｌ３に形成されたコンタクトホールＣＨ１、ＣＨ３を介してソース配線Ｓ１（ソース電極ＳＥ）およびドレイン電極ＤＥと電気的に接続されている。ドレイン電極ＤＥは第４層間絶縁膜Ｌ４に形成されたコンタクトホールＣＨ２を介して画素電極ＰＥと電気的に接続されている。半導体層ＰＳは、コンタクトホールＣＨ１においてドレイン電極ＤＥと電気的に接続する位置と、コンタクトホールＣＨ３においてソース配線Ｓ１と電気的に接続する位置との間において、ゲート配線Ｇ１と交差している。
【００２５】
半導体層ＰＳとゲート配線Ｇ１（ゲート電極ＧＥ）とが交差する位置において、第１層間絶縁膜Ｌ１と第１絶縁基板１０との間に遮光層ＢＬが島状に配置されている。遮光層ＢＬは、Ｍｏ、Ｃｕ等金属あるいは金属合金からなり、半導体層ＰＳとゲート配線Ｇ１とが交差する領域よりも大きく形成され、光漏れを防止している。
【００２６】
画素電極ＰＥは、互いに電気的に接続された（あるいは一体に形成された）主画素電極ＰＡ及びコンタクト部ＰＣを備えている。主画素電極ＰＡは、コンタクト部ＰＣから画素ＰＸの下側端部付近まで第２方向Ｙに沿って直線的に延出している。このような主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。コンタクト部ＰＣは、補助容量線Ｃ１と重なる領域に位置し、コンタクトホールＣＨ１、ＣＨ２を介してスイッチング素子ＳＷの半導体層ＰＳおよびドレイン電極ＤＥと電気的に接続されている。このコンタクト部ＰＣは、主画素電極ＰＡよりも幅広に形成されている。
【００２７】
このような画素電極ＰＥは、ソース配線Ｓ１とソース配線Ｓ２との略中間の位置、つまり、第１方向Ｘにおける画素ＰＸの中央に配置されている。ソース配線Ｓ１と画素電極ＰＥとの第１方向Ｘに沿った間隔は、ソース配線Ｓ２と画素電極ＰＥとの第１方向Ｘに沿った間隔と略同等である。
【００２８】
共通電極ＣＥは、主共通電極ＣＡを備えている。この主共通電極ＣＡは、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡと略平行な第２方向Ｙに沿って直線的に延出している。あるいは、主共通電極ＣＡは、ソース配線Ｓとそれぞれ対向するとともに主画素電極ＰＡと略平行に延出している。このような主共通電極ＣＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。
【００２９】
図示した例では、主共通電極ＣＡは、第１方向Ｘに沿って２本平行に並んでおり、画素ＰＸの左右両端部にそれぞれ配置されている。以下では、これらの主共通電極ＣＡを区別するために、図中の左側の主共通電極をＣＡＬと称し、図中の右側の主共通電極をＣＡＲと称する。主共通電極ＣＡＬはソース配線Ｓ１と対向し、主共通電極ＣＡＲはソース配線Ｓ２と対向している。これらの主共通電極ＣＡＬ及び主共通電極ＣＡＲは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。
【００３０】
画素ＰＸにおいて、主共通電極ＣＡＬは左側端部に配置され、主共通電極ＣＡＲは右側端部に配置されている。厳密には、主共通電極ＣＡＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。
【００３１】
画素電極ＰＥと主共通電極ＣＡとの位置関係に着目すると、画素電極ＰＥと主共通電極ＣＡとは、第１方向Ｘに沿って交互に配置されている。これらの画素電極ＰＥと主共通電極ＣＡとは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、主共通電極ＣＡのいずれも画素電極ＰＥとは重ならない。
【００３２】
すなわち、隣接する主共通電極ＣＡＬ及び主共通電極ＣＡＲの間には、１本の画素電極ＰＥが位置している。換言すると、主共通電極ＣＡＬ及び主共通電極ＣＡＲは、画素電極ＰＥの直上の位置を挟んだ両側に配置されている。あるいは、画素電極ＰＥは、主共通電極ＣＡＬと主共通電極ＣＡＲとの間に配置されている。このため、主共通電極ＣＡＬ、主画素電極ＰＡ、及び、主共通電極ＣＡＲは、第１方向Ｘに沿ってこの順に配置されている。
【００３３】
これらの画素電極ＰＥと共通電極ＣＥとの第１方向Ｘに沿った間隔は略一定である。すなわち、主共通電極ＣＡＬと主画素電極ＰＡとの第１方向Ｘに沿った間隔は、主共通電極ＣＡＲと主画素電極ＰＡとの第１方向Ｘに沿った間隔と略同等である。
【００３４】
図４は、図２に示した液晶表示パネルＬＰＮをＡ−Ａ線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。
【００３５】
液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
【００３６】
アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。ソース配線Ｓは、層間絶縁膜１１（Ｌ１〜Ｌ３）の上に形成され、層間絶縁膜１２（Ｌ４）によって覆われている。なお、図示しないゲート配線や補助容量線は、例えば、第１絶縁基板１０と層間絶縁膜１１との間に配置されている。画素電極ＰＥは、層間絶縁膜１２の上に形成されている。この画素電極ＰＥは、隣接するソース配線Ｓのそれぞれの直上の位置よりもそれらの内側に位置している。
【００３７】
第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥなどを覆っており、第２層間絶縁膜１２の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。
【００３８】
なお、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部を備えていても良い。
【００３９】
対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。
【００４０】
ブラックマトリクスＢＭは、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線Ｇ、補助容量線Ｃ、画素電極ＰＥのコンタクト部ＰＣ、スイッチング素子ＳＷなどの配線部に対向するように配置されている。ここでは、ブラックマトリクスＢＭは、第２方向Ｙに沿って延出した部分のみが図示されているが、第１方向Ｘに沿って延出した部分を備えていても良い。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。
【００４１】
カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａにおける開口部ＡＰに配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタＣＦＲは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタＣＦＢは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタＣＦＧは、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。
【００４２】
オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。
【００４３】
共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。この共通電極ＣＥと画素電極ＰＥとの第３方向Ｚに沿った間隔は略一定である。第３方向Ｚとは、第１方向Ｘ及び第２方向Ｙに直交する方向、あるいは、液晶表示パネルＬＰＮの法線方向である。
【００４４】
第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極ＣＥ及びオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
【００４５】
これらの第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１、及び、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、互いに平行であって、互いに逆向きあるいは同じ向きである。例えば、これらの第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、図２に示したように、第２方向Ｙと略平行であって、同じ向きである。
【００４６】
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置されることにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材ＳＢによって貼り合わせられている。
【００４７】
液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。
【００４８】
アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。
【００４９】
対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。
【００５０】
第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、例えば、直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と平行または直交するように配置されている。初期配向方向が第２方向Ｙと平行である場合、一方の偏光板の偏光軸は、第２方向Ｘと平行、あるいは、第１方向Ｘと平行である。
【００５１】
図２において、（ａ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。
【００５２】
また、図２において、（ｂ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。
【００５３】
次に、上記構成の液晶表示パネルＬＰＮの動作について、図２および図４を参照しながら説明する。
【００５４】
すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。
【００５５】
なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。
【００５６】
ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図２に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行（あるいは、第２方向Ｙに対して０°）である。
【００５７】
図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。
【００５８】
ここで、第１配向膜ＡＬ１を第１配向処理方向ＰＤ１に配向処理した結果、第１配向膜ＡＬ１の近傍における液晶分子ＬＭは第１配向処理方向ＰＤ１に初期配向され、第２配向膜ＡＬ２を第２配向処理方向ＰＤ２に配向処理した結果、第２配向膜ＡＬ２の近傍における液晶分子ＬＭは第２配向処理方向ＰＤ１に初期配向される。そして、第１配向処理方向ＰＤ１と第２配向処理方向ＰＤ２は互いに平行で且つ同じ向きである場合には、上述のように液晶分子ＬＭはスプレイ配向になり、上記したように液晶層ＬＱの中間部を境界として、アレイ基板ＡＲ上の第１配向膜ＡＬ１の近傍での液晶分子ＬＭの配向と対向基板ＣＴ上の第２配向膜ＡＬ２の近傍での液晶分子ＬＭの配向は、上下で対称となる。このため、基板の法線方向から傾いた方向においても光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。
【００５９】
なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。
【００６０】
バックライト４からのバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって異なる。ＯＦＦ時においては、液晶層ＬＱを通過した光は、第２偏光板ＰＬ２によって吸収される（黒表示）。
【００６１】
一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。
【００６２】
図２に示した例では、アレイ基板ＡＲ上に配置された画素電極ＰＥと対向基板ＣＴ上に配置された主共通電極ＣＡＬとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、図中の左下を向くように配向する。画素電極ＰＥと主共通電極ＣＡＲとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、図中の右下を向くように配向する。
【００６３】
このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。
【００６４】
このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶層ＬＱに入射したバックライト光は、その偏光状態が変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。
【００６５】
図５は、図２に示した液晶表示パネルＬＰＮにおける画素電極ＰＥと共通電極ＣＥとの間に形成される電界、及び、この電界による液晶分子ＬＭのダイレクタと透過率との関係を説明するための図である。
【００６６】
ＯＦＦ状態では、液晶分子ＬＭは、第２方向Ｙに略平行な方向に初期配向している。画素電極ＰＥと共通電極ＣＥとの間に電位差が形成されたＯＮ状態では、液晶分子ＬＭのダイレクタ（あるいは液晶分子ＬＭの長軸方向）が、Ｘ−Ｙ平面内で、第１偏光板ＰＬ１の第１偏光軸ＡＸ１及び第２偏光板ＰＬ２の第２偏光軸ＡＸ２に対して概ね４５°ずれた状態となったときに、液晶の光学的な変調率が最も高くなる（つまり、開口部での透過率が最大となる）。
【００６７】
図示した例では、ＯＮ状態となったとき、主共通電極ＣＡＬと画素電極ＰＥとの間の液晶分子ＬＭのダイレクタはＸ−Ｙ平面内で４５°−２２５°の方位と略平行となり、主共通電極ＣＡＲと画素電極ＰＥとの間の液晶分子ＬＭのダイレクタはＸ−Ｙ平面内で１３５°−３１５°の方位と略平行となり、ピーク透過率が得られる。このとき、一画素あたりの透過率分布に着目すると、画素電極ＰＥ上及び共通電極ＣＥ上においては透過率が略ゼロとなる一方で、画素電極ＰＥと共通電極ＣＥとの間の電極間隙では、略全域に亘って高い透過率が得られる。
【００６８】
なお、ソース配線Ｓ１の直上に位置する主共通電極ＣＡＬ及びソース配線Ｓ２の直上に位置する主共通電極ＣＡＲは、それぞれブラックマトリクスＢＭと対向しているが、これらの主共通電極ＣＡＬ及び主共通電極ＣＡＲは、ともにブラックマトリクスＢＭの第１方向Ｘに沿った幅と同等以下の幅を有しており、ブラックマトリクスＢＭと重なる位置よりも画素電極ＰＥの側に延在していない。このため、一画素あたり、表示に寄与する開口部は、ブラックマトリクスＢＭの間もしくはソース配線Ｓ１とソース配線Ｓ２との間の領域のうち、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の領域に相当する。
【００６９】
このような本実施形態によれば、透過率の低下を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。
【００７０】
また、本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率が得られるため、一画素あたりの透過率を十分に高くするためには、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更する（つまり、画素ＰＸの略中央に配置された画素電極ＰＥに対して主共通電極ＣＡの配置位置を変更する）ことで、図５に示したような透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。
【００７１】
また、本実施形態によれば、図５に示したように、ブラックマトリクスＢＭと重なる領域での透過率分布に着目すると、透過率が十分に低下している。これは、共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子がＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００７２】
また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、第１方向Ｘにおける画素電極ＰＥを挟んだ両側の共通電極ＣＥとの距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００７３】
また、本実施形態によれば、主共通電極ＣＡは、それぞれソース配線Ｓと対向している。特に、主共通電極ＣＡＬ及び主共通電極ＣＡＲがそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置されている場合には、主共通電極ＣＡＬ及び主共通電極ＣＡＲがソース配線Ｓ１及びソース配線Ｓ２よりも画素電極ＰＥ側に配置された場合と比較して、開口部ＡＰを拡大することができ、画素ＰＸの透過率を向上することが可能となる。
【００７４】
また、主共通電極ＣＡＬ及び主共通電極ＣＡＲをそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置することによって、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。
【００７５】
また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。
【００７６】
なお、上記の例では、液晶分子ＬＭの初期配向方向が第２方向Ｙと平行である場合について説明したが、液晶分子ＬＭの初期配向方向は、図２に示したように、第２方向Ｙを斜めに交差する斜め方向Ｄであっても良い。ここで、第２方向Ｙに対する初期配向方向Ｄのなす角度θ１は、０°より大きく４５°より小さい角度である。なお、このなす角度θ１については、５°〜３０°程度、より望ましくは２０°以下とすることが液晶分子ＬＭの配向制御の観点で極めて有効である。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙに対して０°乃至２０°の範囲内の方向と略平行であることが望ましい。
【００７７】
また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。但し、詳しい説明は省略するが、誘電率異方性が正負逆となる関係上、ネガ型液晶材料の場合、上記したなす角度θ１が４５°〜９０°、望ましくは７０°以上とすることが好ましい。
【００７８】
なお、ＯＮ時においても、画素電極ＰＥ上あるいは共通電極ＣＥ上では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、画素電極ＰＥ及び共通電極ＣＥがＩＴＯなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀、銅などの導電材料を用いて形成しても良い。
【００７９】
次に、第２実施形態の液晶表示装置について図面を参照して説明する。なお、以下の説明において上述の第１実施形態と同様の構成については同じ符号を付して説明を省略する。
【００８０】
図６は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【００８１】
この構造例は、図２に示した構造例と比較して、補助容量線Ｃが第２方向Ｙにおける画素ＰＸの中央部に配置されている点で相違している。第２方向Ｙにおける画素ＰＸの中央部とは、ゲート配線Ｇ１およびゲート配線Ｇ２からの距離が略等しくなる位置である。
【００８２】
すなわち、画素電極ＰＥは、互いに電気的に接続された（あるいは一体に形成された）主画素電極ＰＡ及びコンタクト部ＰＣを備えている。主画素電極ＰＡは、コンタクト部ＰＣから画素ＰＸの上側端部付近および下側端部付近まで第２方向Ｙに沿って直線的に延出している。このような主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。コンタクト部ＰＣは、補助容量線Ｃ１と重なる領域、すなわち、コンタクト部ＰＣは、第２方向Ｙにおける画素ＰＸの中央部に配置され、主画素電極ＰＡはゲート配線Ｇ１およびゲート配線Ｇ２側へ延びている。コンタクト部ＰＣは、コンタクトホールＣＨ１、ＣＨ２を介してスイッチング素子ＳＷの半導体層ＰＳおよびドレイン電極ＤＥと電気的に接続されている。このコンタクト部ＰＣは、主画素電極ＰＡよりも幅広に形成されている。
【００８３】
このような画素電極ＰＥは、ソース配線Ｓ１とソース配線Ｓ２との略中間の位置、つまり、第１方向Ｘにおける画素ＰＸの中央に配置されている。ソース配線Ｓ１と画素電極ＰＥとの第１方向Ｘに沿った間隔は、ソース配線Ｓ２と画素電極ＰＥとの第１方向Ｘに沿った間隔と略同等である。
【００８４】
画素電極ＰＥと共通電極ＣＥとの位置関係に着目すると、主画素電極ＰＡと主共通電極ＣＡとは第１方向Ｘに沿って交互に配置されている。すなわち、隣接する主共通電極ＣＡＬ及び主共通電極ＣＡＲの間には、１本の主画素電極ＰＡが位置し、第１方向Ｘに沿って主共通電極ＣＡＬ、主画素電極ＰＡ、及び、主共通電極ＣＡＲの順に並んでいる。
【００８５】
スイッチング素子ＳＷは、図示した例では、ソース配線Ｓ１に電気的に接続された半導体層ＰＳを備えている。スイッチング素子ＳＷの半導体層ＰＳはソース配線Ｓ１及び補助容量線Ｃ１に沿って延長され、補助容量線Ｃ１が除去された切り欠きに形成されたコンタクトホールＣＨ１、ＣＨ２を介してドレイン電極ＤＥおよび画素電極ＰＥと電気的に接続されている。
【００８６】
スイッチング素子ＳＷは、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域に設けられている。すなわち、半導体層ＰＳは、ソース配線Ｓ１に沿ってゲート配線Ｇ２と交差するように延び、ソース配線Ｓ１と補助容量線Ｃ１とが交差する位置で補助容量線Ｃ１に沿って屈曲し画素ＰＸの中央部へ延びている。上記のようにスイッチング素子ＳＷはソース配線Ｓ１及び補助容量線Ｃ１と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。
【００８７】
図７に、図６に示す線ＶＩＩ−ＶＩＩにおけるアレイ基板ＡＲの断面の一例を示す。アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。半導体層ＰＳは第１層間絶縁膜Ｌ１の上に形成され、第２層間絶縁膜Ｌ２によって覆われている。ゲート配線Ｇ２および補助容量線Ｃ１は第２層間絶縁膜Ｌ２の上に形成され、第３層間絶縁膜Ｌ３によって覆われている。ソース配線Ｓ１およびスイッチング素子ＳＷのドレイン電極ＤＥは第３層間絶縁膜Ｌ３の上に形成され、第４層間絶縁膜Ｌ４によって覆われている。画素電極ＰＥは第４層間絶縁膜Ｌ４の上に形成され、後述する配向膜ＡＬ１によって覆われている。
【００８８】
半導体層ＰＳは第２層間絶縁膜Ｌ２および第３層間絶縁膜Ｌ３に形成されたコンタクトホールＣＨ１、ＣＨ３を介してソース配線Ｓ１（ソース電極ＳＥ）およびドレイン電極ＤＥと電気的に接続されている。ドレイン電極ＤＥは第４層間絶縁膜Ｌ４に形成されたコンタクトホールＣＨ２を介して画素電極ＰＥと電気的に接続されている。
【００８９】
半導体層ＰＳとゲート配線Ｇ２（ゲート電極ＧＥ）とが交差する位置において、第１層間絶縁膜Ｌ１と第１絶縁基板１０との間に遮光層ＢＬが配置されている。遮光層ＢＬは、半導体層ＰＳとゲート配線Ｇ１とが交差する領域よりも大きく形成され、光漏れを防止している。
【００９０】
なお、図６に示す例では、半導体層ＰＳがソース配線Ｓ１に沿って下側のゲート配線Ｇ２と交差するように配置されていたが、半導体層ＰＳは上側のゲート配線Ｇ１と交差するように配置されてもよい。さらに、第１方向Ｘにおいて互いに隣接した画素ＰＸの一方に配置されたスイッチング素子ＳＷの半導体層ＰＳは下側のゲート配線Ｇ２と交差するように配置され、他方に配置されたスイッチング素子ＳＷの半導体層ＰＳは状側のゲート配線Ｇ１と交差するように配置されても良い。このように、半導体層ＰＳを配置すると、第１方向Ｘにおいて互いに隣接した画素ＰＸに供給される映像信号の極性を反転させることが可能となる。
【００９１】
このような構造例によれば、ＯＦＦ時において第２方向Ｙに初期配向していた液晶分子ＬＭは、ＯＮ時に画素電極ＰＥと共通電極ＣＥとの間に形成される電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。
【００９２】
すなわち、画素電極ＰＥと主共通電極ＣＡＬとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、図中の左下を向くように配向する。画素電極ＰＥと主共通電極ＣＡＲとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、図中の右下を向くように配向する。
【００９３】
このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。
【００９４】
本実施形態の液晶表示装置は、上記構成以外は上述の第１実施形態の液晶表示装置と同様であり、第１実施形態と同様の効果を得ることができる。すなわち、本実施形態によれば、透過率の低下を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。
【００９５】
図８は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【００９６】
この構造例は、図７に示した構造例と比較して、半導体層ＰＳとゲート配線Ｇとが交差する部分において、第２方向Ｙにおけるゲート配線Ｇの幅が他の部分より大きくなっている点で相違している。
【００９７】
すなわち、本実施形態では、ゲート配線Ｇのゲート電極ＧＥに相当する部分が、ゲート配線Ｇの他の部分よりも第２方向Ｙにおける幅が大きく、スイッチング素子ＳＷのチャネル長Ｌを所定の大きさに維持しつつ、ゲート配線Ｇの幅が広がることにより開口領域が小さくなることを回避している。
【００９８】
すなわち、本実施形態によれば、スイッチング素子ＳＷの性能を劣化させることなく透過率の低下を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。
【００９９】
図９は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【０１００】
この構造例は、図７に示した構造例と比較して、半導体層ＰＳとゲート配線Ｇとが交差する部分において、ゲート配線Ｇが分岐して複数の位置でゲート配線Ｇと半導体層ＰＳとが交差している点で相違している。
【０１０１】
すなわち、本実施形態では、ゲート配線Ｇは半導体層ＰＳと交差する部分において、第１ゲート電極ＧＥ１と第２ゲート電極ＧＥ２とに分岐している。したがって図９に示す例では、スイッチング素子ＳＷは複数のゲート電極ＧＥ１、ＧＥ２を備えたデュアルゲートＴＦＴである。
【０１０２】
このようにスイッチング素子ＳＷをデュアルゲートＴＦＴとすると、リーク電流の発生を抑制するとともに、スイッチング素子ＳＷの耐圧を大きくすることができる。
【０１０３】
すなわち、本実施形態によれば、スイッチング素子ＳＷの性能を劣化させることなく透過率の低下を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。
【０１０４】
なお、上記第１実施形態および第２実施形態では、共通電極ＣＥは主共通電極ＣＡのみであったが、共通電極ＣＥは、上記した主共通電極ＣＡの他に、第１方向Ｘに沿って延出した副共通電極（図示せず）を含んでいてもよい。その場合、主共通電極ＣＡ及び副共通電極は、一体的あるいは連続的に形成される。
【０１０５】
副共通電極は、例えばゲート配線Ｇの各々と対向して配置される。副共通電極は第１方向Ｘに沿って２本平行に並んでおり、以下では、これらを区別するために、図中の上側のゲート配線Ｇ１と対向する副共通電極をＣＢＵと称し、図中の下側のゲート配線Ｇ２と対向する副共通電極をＣＢＢと称する。副共通電極ＣＢＵは、画素ＰＸの上側端部に配置され、ゲート配線Ｇ１と対向している。つまり、副共通電極ＣＢＵは、当該画素ＰＸとその上側に隣接する画素との境界に跨って配置されている。また、副共通電極ＣＢＢは、画素ＰＸの下側端部に配置され、ゲート配線Ｇ２と対向している。つまり、副共通電極ＣＢＢは、当該画素ＰＸとその下側に隣接する画素との境界に跨って配置される。このような副共通電極を設けることにより、液晶分子ＬＭの配向制御をより高速に行うことが可能となる。
【０１０６】
また、本実施形態においては、共通電極ＣＥは、対向基板ＣＴに備えられた主共通電極ＣＡに加えて、アレイ基板ＡＲに備えられ主共通電極ＣＡと対向する（あるいはソース配線Ｓと対向する）第２主共通電極を備えていても良い。この第２主共通電極は、主共通電極ＣＡと略平行に延出し、しかも、主共通電極ＣＡと同電位である。このような第２主共通電極を設けることにより、ソース配線Ｓからの不所望な電界をシールドすることが可能である。
【０１０７】
また、共通電極ＣＥは、対向基板ＣＴに備えられた主共通電極ＣＡに加えて、アレイ基板ＡＲに備えられゲート配線Ｇや補助容量線Ｃと対向する第２副共通電極を備えていても良い。この第２副共通電極は、主共通電極ＣＡと交差する方向に延出し、しかも、主共通電極ＣＡと同電位である。このような第２副共通電極を設けたことにより、ゲート配線Ｇや補助容量線Ｃからの不所望な電界をシールドすることが可能である。このような第２主共通電極や第２副共通電極を備えた構成によれば、更なる表示品位の劣化を抑制することが可能となる。
【０１０８】
図１０に、第２主共通電極および第２副共通電極を配置した場合に、液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図を示す。なお、図１０では、スイッチング素子ＳＷは図示していない。ゲート配線Ｇの構成が図９に示したように分岐しているが、スイッチング素子ＳＷはデュアルゲートのスイッチング素子に限定されるものではなく、これまでに説明した他のいずれの構成であっても構わない。
【０１０９】
この例では、ソース配線Ｓ１と対向する第２主共通電極ＣＣＬと、ソース配線Ｓ２と対向する第２主共通電極ＣＣＲと、ゲート配線Ｇ１と対向する第２副共通電極ＣＤＵと、ゲート配線Ｇ２と対向する第２副共通電極ＣＤＢと、が配置されている。
【０１１０】
図１０に示す場合では、ソース配線Ｓ１と対向する第２主共通電極ＣＣＬと、ソース配線Ｓ２と対向する第２主共通電極ＣＣＲとが、画素電極ＰＥのコンタクト部ＰＣの第１方向Ｘにおける両脇において除去されている。これは、高精細化により画素ＰＸのピッチが小さくなる場合、第２主共通電極ＣＣＬ、ＣＣＲとコンタクト部ＰＣとの間隔が狭くなりショートすることがあるためである。この場合、第２主共通電極ＣＣＬ、ＣＣＲをコンタクト部ＰＣの近傍で分断することにより、さらに高精細な液晶表示パネルＬＰＮを実現することが可能となる。
【０１１１】
以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。
【０１１２】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１１３】
例えば、上記第１実施形態および第２実施形態では、アレイ基板ＡＲは補助容量線Ｃを備えていたが、補助容量線Ｃは省略することが可能である。
【０１１４】
図１１は、第１実施形態の構造において補助容量線Ｃを設けない構造である。スイッチング素子ＳＷの半導体層ＰＳが、ソース配線Ｓの下においてゲート配線と交差するように延びるとともに、前記ソース配線の下から屈曲して前記コンタクト部の下へ延びるように配置されている。
【０１１５】
上述のように第１実施形態および第２実施形態では、アレイ基板ＡＲに形成される画素電極ＰＥと対向基板ＣＴに形成される共通電極ＣＥの電極間に横電界が形成される。この横電界を形成するために、画素電極ＰＥと共通電極ＣＥの間隔は、液晶層ＬＱの厚みと比較して２倍以上の間隔がある。このため、第１実施形態および第２実施形態においては、駆動電圧に対する液晶分子の応答性を良くするために、液晶層ＬＱを構成する液晶分子ＬＱの誘電率異方性及び比誘電率の値は、誘電率異方性Δεが１１〜２１の範囲の値であり、且つ、比誘電率ε//が１６〜２４の範囲の値、比誘電率ε⊥が３〜５の範囲の値に設定されている。
【０１１６】
第１実施形態および第２実施形態の構造において補助容量線Ｃを形成しない構造で、上述の誘電率異方性、及び、比誘電率をもつ液晶分子を用いて実験したところ、表示品位に問題無いことが確認された。
【０１１７】
第１実施形態及び第２実施形態の構造において補助容量線Ｃを省略した場合であっても、スイッチング素子ＳＷの半導体層ＰＳが、ソース配線Ｓの下においてゲート配線と交差するように延びるとともに、前記ソース配線の下から屈曲して前記コンタクト部の下へ延びるように配置されることにより、透過率の低下が抑制され表示品位の劣化を抑制することが可能となる。
【符号の説明】
【０１１８】
ＬＰＮ…液晶表示パネル、ＡＲ…アレイ基板（第１基板）、ＣＴ…対向基板（第２基板）、ＬＱ…液晶層、ＰＥ…画素電極、ＰＡ…主画素電極、ＰＢ…副画素電極 ＰＣ…コンタクト部、ＣＥ…共通電極、ＣＡ…主共通電極、ＣＢ…副共通電極、ＳＷ…スイッチング素子、ＰＳ…半導体層、Ｓ…ソース配線、Ｇ…ゲート配線、Ｃ…補助容量線。
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（In-Plane Switching）モードやＦＦＳ（Fringe Field Switching）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。
【０００３】
一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９２８２２号公報
【特許文献２】特開平９−１６００４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、ゲート配線と、前記ゲート配線と交差するソース配線と、コンタクト部および前記コンタクト部から延びた主画素電極を備えた画素電極と、前記ソース配線の下に配置され前記ゲート配線と交差し前記ソース配線の下から屈曲して前記コンタクト部の下へ延びた半導体層と、を備えた第１基板と、前記アレイ基板と対向して配置され、前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた主共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、前記半導体層は、前記ゲート配線と交差する位置の一方側で前記ソース配線と電気的に接続するとともに、前記ゲート配線と交差する位置の他方側で前記コンタクト部と電気的に接続している、液晶表示装置が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【図２】図２は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の構造例を概略的に示す平面図である。
【図３】図３は、図２に示した液晶表示パネルのアレイ基板を線ＩＩＩ−ＩＩＩで切断したときの断面構造を概略的に示す断面図である。
【図４】図３は、図２に示した液晶表示パネルを線Ａ−Ａで切断したときの断面構造を概略的に示す断面図である。
【図５】図５は、図２に示した液晶表示パネルにおける画素電極と共通電極との間に形成される電界、及び、この電界による液晶分子のダイレクタと透過率との関係を説明するための図である。
【図６】図６は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図７】図７は、図６に示した液晶表示パネルのアレイ基板を線ＶＩＩ−ＶＩＩで切断したときの断面構造を概略的に示す断面図である。
【図８】図８は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図９】図９は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図１０】図１０は、第２主共通電極および第２副共通電極を配置した場合に、液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図１１】図１１は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の構造例を概略的に示す平面図である。
【発明を実施するための形態】
【０００８】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【０００９】
図１は、第１実施形態の液晶表示装置の構成及び等価回路を概略的に示す図である。
【００１０】
すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。
【００１１】
液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出している。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。
【００１２】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。
【００１３】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。補助容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。具体的には、補助容量Ｃｓは、補助容量線Ｃと画素電極ＰＥと電気的に接続された半導体層ＰＳとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
【００１４】
なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。
【００１５】
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層ＰＳは、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。
【００１６】
画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。
【００１７】
アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。
【００１８】
図２は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。
【００１９】
図示した画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。ゲート配線Ｇ１及びゲート配線Ｇ２は、第１方向Ｘに沿って延出している。補助容量線Ｃ１は、隣接するゲート配線Ｇ１とゲート配線Ｇ２との間に配置され、第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、第２方向Ｙに沿って延出している。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、この画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。
【００２０】
図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。また、画素ＰＸにおいて、ゲート配線Ｇ１は上側端部に配置され、ゲート配線Ｇ２は下側端部に配置されている。厳密には、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。補助容量線Ｃ１は、画素ＰＸの上側のゲート配線Ｇ１の近傍に配置されている。
【００２１】
スイッチング素子ＳＷは、図示した例では、ソース配線Ｓ１と画素電極ＰＥとの間に電気的に接続された半導体層ＰＳを備えている。スイッチング素子ＳＷの半導体層ＰＳはソース配線Ｓ１及び補助容量線Ｃ１に沿って延びてゲート配線Ｇ１と交差するように配置され、ゲート配線Ｇ１と交差する位置の一方側でソース配線Ｓ１とコンタクトホールＣＨ３を介して電気的に接続し、ゲート配線Ｇ１と交差する位置の他方側で補助容量線Ｃ１の切り欠きに形成されたコンタクトホールＣＨ１、ＣＨ２を介してドレイン電極ＤＥおよび画素電極ＰＥと電気的に接続されている。
【００２２】
すなわち、半導体層ＰＳは、ソース配線Ｓ１に沿ってゲート配線Ｇ１と交差するように延び、ソース配線Ｓ１と補助容量線Ｃ１とが交差する位置で補助容量線Ｃ１に沿って屈曲し画素ＰＸの中央部へ延びている。上記のようにスイッチング素子ＳＷはソース配線Ｓ１及び補助容量線Ｃ１と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。
【００２３】
図３に、図２の線III−IIIにおけるアレイ基板ＡＲの断面の一例を示す。アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。半導体層ＰＳは第１層間絶縁膜Ｌ１の上に形成され、第２層間絶縁膜Ｌ２によって覆われている。ゲート配線Ｇ１および補助容量線Ｃ１は第２層間絶縁膜Ｌ２の上に形成され、第３層間絶縁膜Ｌ３によって覆われている。ソース配線Ｓ１およびスイッチング素子ＳＷのドレイン電極ＤＥは第３層間絶縁膜Ｌ３の上に形成され、第４層間絶縁膜Ｌ４によって覆われている。画素電極ＰＥは第４層間絶縁膜Ｌ４の上に形成され、後述する配向膜ＡＬ１によって覆われている。
【００２４】
半導体層ＰＳは第２層間絶縁膜Ｌ２および第３層間絶縁膜Ｌ３に形成されたコンタクトホールＣＨ１、ＣＨ３を介してソース配線Ｓ１（ソース電極ＳＥ）およびドレイン電極ＤＥと電気的に接続されている。ドレイン電極ＤＥは第４層間絶縁膜Ｌ４に形成されたコンタクトホールＣＨ２を介して画素電極ＰＥと電気的に接続されている。半導体層ＰＳは、コンタクトホールＣＨ１においてドレイン電極ＤＥと電気的に接続する位置と、コンタクトホールＣＨ３においてソース配線Ｓ１と電気的に接続する位置との間において、ゲート配線Ｇ１と交差している。
【００２５】
半導体層ＰＳとゲート配線Ｇ１（ゲート電極ＧＥ）とが交差する位置において、第１層間絶縁膜Ｌ１と第１絶縁基板１０との間に遮光層ＢＬが島状に配置されている。遮光層ＢＬは、Ｍｏ、Ｃｕ等金属あるいは金属合金からなり、半導体層ＰＳとゲート配線Ｇ１とが交差する領域よりも大きく形成され、光漏れを防止している。
【００２６】
画素電極ＰＥは、互いに電気的に接続された（あるいは一体に形成された）主画素電極ＰＡ及びコンタクト部ＰＣを備えている。主画素電極ＰＡは、コンタクト部ＰＣから画素ＰＸの下側端部付近まで第２方向Ｙに沿って直線的に延出している。このような主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。コンタクト部ＰＣは、補助容量線Ｃ１と重なる領域に位置し、コンタクトホールＣＨ１、ＣＨ２を介してスイッチング素子ＳＷの半導体層ＰＳおよびドレイン電極ＤＥと電気的に接続されている。このコンタクト部ＰＣは、主画素電極ＰＡよりも幅広に形成されている。
【００２７】
このような画素電極ＰＥは、ソース配線Ｓ１とソース配線Ｓ２との略中間の位置、つまり、第１方向Ｘにおける画素ＰＸの中央に配置されている。ソース配線Ｓ１と画素電極ＰＥとの第１方向Ｘに沿った間隔は、ソース配線Ｓ２と画素電極ＰＥとの第１方向Ｘに沿った間隔と略同等である。
【００２８】
共通電極ＣＥは、主共通電極ＣＡを備えている。この主共通電極ＣＡは、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡと略平行な第２方向Ｙに沿って直線的に延出している。あるいは、主共通電極ＣＡは、ソース配線Ｓとそれぞれ対向するとともに主画素電極ＰＡと略平行に延出している。このような主共通電極ＣＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。
【００２９】
図示した例では、主共通電極ＣＡは、第１方向Ｘに沿って２本平行に並んでおり、画素ＰＸの左右両端部にそれぞれ配置されている。以下では、これらの主共通電極ＣＡを区別するために、図中の左側の主共通電極をＣＡＬと称し、図中の右側の主共通電極をＣＡＲと称する。主共通電極ＣＡＬはソース配線Ｓ１と対向し、主共通電極ＣＡＲはソース配線Ｓ２と対向している。これらの主共通電極ＣＡＬ及び主共通電極ＣＡＲは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。
【００３０】
画素ＰＸにおいて、主共通電極ＣＡＬは左側端部に配置され、主共通電極ＣＡＲは右側端部に配置されている。厳密には、主共通電極ＣＡＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。
【００３１】
画素電極ＰＥと主共通電極ＣＡとの位置関係に着目すると、画素電極ＰＥと主共通電極ＣＡとは、第１方向Ｘに沿って交互に配置されている。これらの画素電極ＰＥと主共通電極ＣＡとは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、主共通電極ＣＡのいずれも画素電極ＰＥとは重ならない。
【００３２】
すなわち、隣接する主共通電極ＣＡＬ及び主共通電極ＣＡＲの間には、１本の画素電極ＰＥが位置している。換言すると、主共通電極ＣＡＬ及び主共通電極ＣＡＲは、画素電極ＰＥの直上の位置を挟んだ両側に配置されている。あるいは、画素電極ＰＥは、主共通電極ＣＡＬと主共通電極ＣＡＲとの間に配置されている。このため、主共通電極ＣＡＬ、主画素電極ＰＡ、及び、主共通電極ＣＡＲは、第１方向Ｘに沿ってこの順に配置されている。
【００３３】
これらの画素電極ＰＥと共通電極ＣＥとの第１方向Ｘに沿った間隔は略一定である。すなわち、主共通電極ＣＡＬと主画素電極ＰＡとの第１方向Ｘに沿った間隔は、主共通電極ＣＡＲと主画素電極ＰＡとの第１方向Ｘに沿った間隔と略同等である。
【００３４】
図４は、図２に示した液晶表示パネルＬＰＮをＡ−Ａ線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。
【００３５】
液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
【００３６】
アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。ソース配線Ｓは、層間絶縁膜１１（Ｌ１〜Ｌ３）の上に形成され、層間絶縁膜１２（Ｌ４）によって覆われている。なお、図示しないゲート配線や補助容量線は、例えば、第１絶縁基板１０と層間絶縁膜１１との間に配置されている。画素電極ＰＥは、層間絶縁膜１２の上に形成されている。この画素電極ＰＥは、隣接するソース配線Ｓのそれぞれの直上の位置よりもそれらの内側に位置している。
【００３７】
第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥなどを覆っており、第２層間絶縁膜１２の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。
【００３８】
なお、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部を備えていても良い。
【００３９】
対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。
【００４０】
ブラックマトリクスＢＭは、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線Ｇ、補助容量線Ｃ、画素電極ＰＥのコンタクト部ＰＣ、スイッチング素子ＳＷなどの配線部に対向するように配置されている。ここでは、ブラックマトリクスＢＭは、第２方向Ｙに沿って延出した部分のみが図示されているが、第１方向Ｘに沿って延出した部分を備えていても良い。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。
【００４１】
カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａにおける開口部ＡＰに配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタＣＦＲは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタＣＦＢは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタＣＦＧは、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。
【００４２】
オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。
【００４３】
共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。この共通電極ＣＥと画素電極ＰＥとの第３方向Ｚに沿った間隔は略一定である。第３方向Ｚとは、第１方向Ｘ及び第２方向Ｙに直交する方向、あるいは、液晶表示パネルＬＰＮの法線方向である。
【００４４】
第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極ＣＥ及びオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
【００４５】
これらの第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１、及び、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、互いに平行であって、互いに逆向きあるいは同じ向きである。例えば、これらの第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、図２に示したように、第２方向Ｙと略平行であって、同じ向きである。
【００４６】
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置されることにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材ＳＢによって貼り合わせられている。
【００４７】
液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。
【００４８】
アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。
【００４９】
対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。
【００５０】
第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、例えば、直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と平行または直交するように配置されている。初期配向方向が第２方向Ｙと平行である場合、一方の偏光板の偏光軸は、第２方向Ｘと平行、あるいは、第１方向Ｘと平行である。
【００５１】
図２において、（ａ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。
【００５２】
また、図２において、（ｂ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。
【００５３】
次に、上記構成の液晶表示パネルＬＰＮの動作について、図２および図４を参照しながら説明する。
【００５４】
すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。
【００５５】
なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。
【００５６】
ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図２に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行（あるいは、第２方向Ｙに対して０°）である。
【００５７】
図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。
【００５８】
ここで、第１配向膜ＡＬ１を第１配向処理方向ＰＤ１に配向処理した結果、第１配向膜ＡＬ１の近傍における液晶分子ＬＭは第１配向処理方向ＰＤ１に初期配向され、第２配向膜ＡＬ２を第２配向処理方向ＰＤ２に配向処理した結果、第２配向膜ＡＬ２の近傍における液晶分子ＬＭは第２配向処理方向ＰＤ１に初期配向される。そして、第１配向処理方向ＰＤ１と第２配向処理方向ＰＤ２は互いに平行で且つ同じ向きである場合には、上述のように液晶分子ＬＭはスプレイ配向になり、上記したように液晶層ＬＱの中間部を境界として、アレイ基板ＡＲ上の第１配向膜ＡＬ１の近傍での液晶分子ＬＭの配向と対向基板ＣＴ上の第２配向膜ＡＬ２の近傍での液晶分子ＬＭの配向は、上下で対称となる。このため、基板の法線方向から傾いた方向においても光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。
【００５９】
なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。
【００６０】
バックライト４からのバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって異なる。ＯＦＦ時においては、液晶層ＬＱを通過した光は、第２偏光板ＰＬ２によって吸収される（黒表示）。
【００６１】
一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。
【００６２】
図２に示した例では、アレイ基板ＡＲ上に配置された画素電極ＰＥと対向基板ＣＴ上に配置された主共通電極ＣＡＬとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、図中の左下を向くように配向する。画素電極ＰＥと主共通電極ＣＡＲとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、図中の右下を向くように配向する。
【００６３】
このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。
【００６４】
このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶層ＬＱに入射したバックライト光は、その偏光状態が変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。
【００６５】
図５は、図２に示した液晶表示パネルＬＰＮにおける画素電極ＰＥと共通電極ＣＥとの間に形成される電界、及び、この電界による液晶分子ＬＭのダイレクタと透過率との関係を説明するための図である。
【００６６】
ＯＦＦ状態では、液晶分子ＬＭは、第２方向Ｙに略平行な方向に初期配向している。画素電極ＰＥと共通電極ＣＥとの間に電位差が形成されたＯＮ状態では、液晶分子ＬＭのダイレクタ（あるいは液晶分子ＬＭの長軸方向）が、Ｘ−Ｙ平面内で、第１偏光板ＰＬ１の第１偏光軸ＡＸ１及び第２偏光板ＰＬ２の第２偏光軸ＡＸ２に対して概ね４５°ずれた状態となったときに、液晶の光学的な変調率が最も高くなる（つまり、開口部での透過率が最大となる）。
【００６７】
図示した例では、ＯＮ状態となったとき、主共通電極ＣＡＬと画素電極ＰＥとの間の液晶分子ＬＭのダイレクタはＸ−Ｙ平面内で４５°−２２５°の方位と略平行となり、主共通電極ＣＡＲと画素電極ＰＥとの間の液晶分子ＬＭのダイレクタはＸ−Ｙ平面内で１３５°−３１５°の方位と略平行となり、ピーク透過率が得られる。このとき、一画素あたりの透過率分布に着目すると、画素電極ＰＥ上及び共通電極ＣＥ上においては透過率が略ゼロとなる一方で、画素電極ＰＥと共通電極ＣＥとの間の電極間隙では、略全域に亘って高い透過率が得られる。
【００６８】
なお、ソース配線Ｓ１の直上に位置する主共通電極ＣＡＬ及びソース配線Ｓ２の直上に位置する主共通電極ＣＡＲは、それぞれブラックマトリクスＢＭと対向しているが、これらの主共通電極ＣＡＬ及び主共通電極ＣＡＲは、ともにブラックマトリクスＢＭの第１方向Ｘに沿った幅と同等以下の幅を有しており、ブラックマトリクスＢＭと重なる位置よりも画素電極ＰＥの側に延在していない。このため、一画素あたり、表示に寄与する開口部は、ブラックマトリクスＢＭの間もしくはソース配線Ｓ１とソース配線Ｓ２との間の領域のうち、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の領域に相当する。
【００６９】
このような本実施形態によれば、透過率の低下を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。
【００７０】
また、本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率が得られるため、一画素あたりの透過率を十分に高くするためには、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更する（つまり、画素ＰＸの略中央に配置された画素電極ＰＥに対して主共通電極ＣＡの配置位置を変更する）ことで、図５に示したような透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。
【００７１】
また、本実施形態によれば、図５に示したように、ブラックマトリクスＢＭと重なる領域での透過率分布に着目すると、透過率が十分に低下している。これは、共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子がＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００７２】
また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、第１方向Ｘにおける画素電極ＰＥを挟んだ両側の共通電極ＣＥとの距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００７３】
また、本実施形態によれば、主共通電極ＣＡは、それぞれソース配線Ｓと対向している。特に、主共通電極ＣＡＬ及び主共通電極ＣＡＲがそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置されている場合には、主共通電極ＣＡＬ及び主共通電極ＣＡＲがソース配線Ｓ１及びソース配線Ｓ２よりも画素電極ＰＥ側に配置された場合と比較して、開口部ＡＰを拡大することができ、画素ＰＸの透過率を向上することが可能となる。
【００７４】
また、主共通電極ＣＡＬ及び主共通電極ＣＡＲをそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置することによって、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。
【００７５】
また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。
【００７６】
なお、上記の例では、液晶分子ＬＭの初期配向方向が第２方向Ｙと平行である場合について説明したが、液晶分子ＬＭの初期配向方向は、図２に示したように、第２方向Ｙを斜めに交差する斜め方向Ｄであっても良い。ここで、第２方向Ｙに対する初期配向方向Ｄのなす角度θ１は、０°より大きく４５°より小さい角度である。なお、このなす角度θ１については、５°〜３０°程度、より望ましくは２０°以下とすることが液晶分子ＬＭの配向制御の観点で極めて有効である。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙに対して０°乃至２０°の範囲内の方向と略平行であることが望ましい。
【００７７】
また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。但し、詳しい説明は省略するが、誘電率異方性が正負逆となる関係上、ネガ型液晶材料の場合、上記したなす角度θ１が４５°〜９０°、望ましくは７０°以上とすることが好ましい。
【００７８】
なお、ＯＮ時においても、画素電極ＰＥ上あるいは共通電極ＣＥ上では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、画素電極ＰＥ及び共通電極ＣＥがＩＴＯなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀、銅などの導電材料を用いて形成しても良い。
【００７９】
次に、第２実施形態の液晶表示装置について図面を参照して説明する。なお、以下の説明において上述の第１実施形態と同様の構成については同じ符号を付して説明を省略する。
【００８０】
図６は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【００８１】
この構造例は、図２に示した構造例と比較して、補助容量線Ｃが第２方向Ｙにおける画素ＰＸの中央部に配置されている点で相違している。第２方向Ｙにおける画素ＰＸの中央部とは、ゲート配線Ｇ１およびゲート配線Ｇ２からの距離が略等しくなる位置である。
【００８２】
すなわち、画素電極ＰＥは、互いに電気的に接続された（あるいは一体に形成された）主画素電極ＰＡ及びコンタクト部ＰＣを備えている。主画素電極ＰＡは、コンタクト部ＰＣから画素ＰＸの上側端部付近および下側端部付近まで第２方向Ｙに沿って直線的に延出している。このような主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。コンタクト部ＰＣは、補助容量線Ｃ１と重なる領域、すなわち、コンタクト部ＰＣは、第２方向Ｙにおける画素ＰＸの中央部に配置され、主画素電極ＰＡはゲート配線Ｇ１およびゲート配線Ｇ２側へ延びている。コンタクト部ＰＣは、コンタクトホールＣＨ１、ＣＨ２を介してスイッチング素子ＳＷの半導体層ＰＳおよびドレイン電極ＤＥと電気的に接続されている。このコンタクト部ＰＣは、主画素電極ＰＡよりも幅広に形成されている。
【００８３】
このような画素電極ＰＥは、ソース配線Ｓ１とソース配線Ｓ２との略中間の位置、つまり、第１方向Ｘにおける画素ＰＸの中央に配置されている。ソース配線Ｓ１と画素電極ＰＥとの第１方向Ｘに沿った間隔は、ソース配線Ｓ２と画素電極ＰＥとの第１方向Ｘに沿った間隔と略同等である。
【００８４】
画素電極ＰＥと共通電極ＣＥとの位置関係に着目すると、主画素電極ＰＡと主共通電極ＣＡとは第１方向Ｘに沿って交互に配置されている。すなわち、隣接する主共通電極ＣＡＬ及び主共通電極ＣＡＲの間には、１本の主画素電極ＰＡが位置し、第１方向Ｘに沿って主共通電極ＣＡＬ、主画素電極ＰＡ、及び、主共通電極ＣＡＲの順に並んでいる。
【００８５】
スイッチング素子ＳＷは、図示した例では、ソース配線Ｓ１に電気的に接続された半導体層ＰＳを備えている。スイッチング素子ＳＷの半導体層ＰＳはソース配線Ｓ１及び補助容量線Ｃ１に沿って延長され、補助容量線Ｃ１が除去された切り欠きに形成されたコンタクトホールＣＨ１、ＣＨ２を介してドレイン電極ＤＥおよび画素電極ＰＥと電気的に接続されている。
【００８６】
スイッチング素子ＳＷは、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域に設けられている。すなわち、半導体層ＰＳは、ソース配線Ｓ１に沿ってゲート配線Ｇ２と交差するように延び、ソース配線Ｓ１と補助容量線Ｃ１とが交差する位置で補助容量線Ｃ１に沿って屈曲し画素ＰＸの中央部へ延びている。上記のようにスイッチング素子ＳＷはソース配線Ｓ１及び補助容量線Ｃ１と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。
【００８７】
図７に、図６に示す線ＶＩＩ−ＶＩＩにおけるアレイ基板ＡＲの断面の一例を示す。アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。半導体層ＰＳは第１層間絶縁膜Ｌ１の上に形成され、第２層間絶縁膜Ｌ２によって覆われている。ゲート配線Ｇ２および補助容量線Ｃ１は第２層間絶縁膜Ｌ２の上に形成され、第３層間絶縁膜Ｌ３によって覆われている。ソース配線Ｓ１およびスイッチング素子ＳＷのドレイン電極ＤＥは第３層間絶縁膜Ｌ３の上に形成され、第４層間絶縁膜Ｌ４によって覆われている。画素電極ＰＥは第４層間絶縁膜Ｌ４の上に形成され、後述する配向膜ＡＬ１によって覆われている。
【００８８】
半導体層ＰＳは第２層間絶縁膜Ｌ２および第３層間絶縁膜Ｌ３に形成されたコンタクトホールＣＨ１、ＣＨ３を介してソース配線Ｓ１（ソース電極ＳＥ）およびドレイン電極ＤＥと電気的に接続されている。ドレイン電極ＤＥは第４層間絶縁膜Ｌ４に形成されたコンタクトホールＣＨ２を介して画素電極ＰＥと電気的に接続されている。
【００８９】
半導体層ＰＳとゲート配線Ｇ２（ゲート電極ＧＥ）とが交差する位置において、第１層間絶縁膜Ｌ１と第１絶縁基板１０との間に遮光層ＢＬが配置されている。遮光層ＢＬは、半導体層ＰＳとゲート配線Ｇ１とが交差する領域よりも大きく形成され、光漏れを防止している。
【００９０】
なお、図６に示す例では、半導体層ＰＳがソース配線Ｓ１に沿って下側のゲート配線Ｇ２と交差するように配置されていたが、半導体層ＰＳは上側のゲート配線Ｇ１と交差するように配置されてもよい。さらに、第１方向Ｘにおいて互いに隣接した画素ＰＸの一方に配置されたスイッチング素子ＳＷの半導体層ＰＳは下側のゲート配線Ｇ２と交差するように配置され、他方に配置されたスイッチング素子ＳＷの半導体層ＰＳは状側のゲート配線Ｇ１と交差するように配置されても良い。このように、半導体層ＰＳを配置すると、第１方向Ｘにおいて互いに隣接した画素ＰＸに供給される映像信号の極性を反転させることが可能となる。
【００９１】
このような構造例によれば、ＯＦＦ時において第２方向Ｙに初期配向していた液晶分子ＬＭは、ＯＮ時に画素電極ＰＥと共通電極ＣＥとの間に形成される電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。
【００９２】
すなわち、画素電極ＰＥと主共通電極ＣＡＬとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、図中の左下を向くように配向する。画素電極ＰＥと主共通電極ＣＡＲとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、図中の右下を向くように配向する。
【００９３】
このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。
【００９４】
本実施形態の液晶表示装置は、上記構成以外は上述の第１実施形態の液晶表示装置と同様であり、第１実施形態と同様の効果を得ることができる。すなわち、本実施形態によれば、透過率の低下を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。
【００９５】
図８は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【００９６】
この構造例は、図７に示した構造例と比較して、半導体層ＰＳとゲート配線Ｇとが交差する部分において、第２方向Ｙにおけるゲート配線Ｇの幅が他の部分より大きくなっている点で相違している。
【００９７】
すなわち、本実施形態では、ゲート配線Ｇのゲート電極ＧＥに相当する部分が、ゲート配線Ｇの他の部分よりも第２方向Ｙにおける幅が大きく、スイッチング素子ＳＷのチャネル長Ｌを所定の大きさに維持しつつ、ゲート配線Ｇの幅が広がることにより開口領域が小さくなることを回避している。
【００９８】
すなわち、本実施形態によれば、スイッチング素子ＳＷの性能を劣化させることなく透過率の低下を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。
【００９９】
図９は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【０１００】
この構造例は、図７に示した構造例と比較して、半導体層ＰＳとゲート配線Ｇとが交差する部分において、ゲート配線Ｇが分岐して複数の位置でゲート配線Ｇと半導体層ＰＳとが交差している点で相違している。
【０１０１】
すなわち、本実施形態では、ゲート配線Ｇは半導体層ＰＳと交差する部分において、第１ゲート電極ＧＥ１と第２ゲート電極ＧＥ２とに分岐している。したがって図９に示す例では、スイッチング素子ＳＷは複数のゲート電極ＧＥ１、ＧＥ２を備えたデュアルゲートＴＦＴである。
【０１０２】
このようにスイッチング素子ＳＷをデュアルゲートＴＦＴとすると、リーク電流の発生を抑制するとともに、スイッチング素子ＳＷの耐圧を大きくすることができる。
【０１０３】
すなわち、本実施形態によれば、スイッチング素子ＳＷの性能を劣化させることなく透過率の低下を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。
【０１０４】
なお、上記第１実施形態および第２実施形態では、共通電極ＣＥは主共通電極ＣＡのみであったが、共通電極ＣＥは、上記した主共通電極ＣＡの他に、第１方向Ｘに沿って延出した副共通電極（図示せず）を含んでいてもよい。その場合、主共通電極ＣＡ及び副共通電極は、一体的あるいは連続的に形成される。
【０１０５】
副共通電極は、例えばゲート配線Ｇの各々と対向して配置される。副共通電極は第１方向Ｘに沿って２本平行に並んでおり、以下では、これらを区別するために、図中の上側のゲート配線Ｇ１と対向する副共通電極をＣＢＵと称し、図中の下側のゲート配線Ｇ２と対向する副共通電極をＣＢＢと称する。副共通電極ＣＢＵは、画素ＰＸの上側端部に配置され、ゲート配線Ｇ１と対向している。つまり、副共通電極ＣＢＵは、当該画素ＰＸとその上側に隣接する画素との境界に跨って配置されている。また、副共通電極ＣＢＢは、画素ＰＸの下側端部に配置され、ゲート配線Ｇ２と対向している。つまり、副共通電極ＣＢＢは、当該画素ＰＸとその下側に隣接する画素との境界に跨って配置される。このような副共通電極を設けることにより、液晶分子ＬＭの配向制御をより高速に行うことが可能となる。
【０１０６】
また、本実施形態においては、共通電極ＣＥは、対向基板ＣＴに備えられた主共通電極ＣＡに加えて、アレイ基板ＡＲに備えられ主共通電極ＣＡと対向する（あるいはソース配線Ｓと対向する）第２主共通電極を備えていても良い。この第２主共通電極は、主共通電極ＣＡと略平行に延出し、しかも、主共通電極ＣＡと同電位である。このような第２主共通電極を設けることにより、ソース配線Ｓからの不所望な電界をシールドすることが可能である。
【０１０７】
また、共通電極ＣＥは、対向基板ＣＴに備えられた主共通電極ＣＡに加えて、アレイ基板ＡＲに備えられゲート配線Ｇや補助容量線Ｃと対向する第２副共通電極を備えていても良い。この第２副共通電極は、主共通電極ＣＡと交差する方向に延出し、しかも、主共通電極ＣＡと同電位である。このような第２副共通電極を設けたことにより、ゲート配線Ｇや補助容量線Ｃからの不所望な電界をシールドすることが可能である。このような第２主共通電極や第２副共通電極を備えた構成によれば、更なる表示品位の劣化を抑制することが可能となる。
【０１０８】
図１０に、第２主共通電極および第２副共通電極を配置した場合に、液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図を示す。なお、図１０では、スイッチング素子ＳＷは図示していない。ゲート配線Ｇの構成が図９に示したように分岐しているが、スイッチング素子ＳＷはデュアルゲートのスイッチング素子に限定されるものではなく、これまでに説明した他のいずれの構成であっても構わない。
【０１０９】
この例では、ソース配線Ｓ１と対向する第２主共通電極ＣＣＬと、ソース配線Ｓ２と対向する第２主共通電極ＣＣＲと、ゲート配線Ｇ１と対向する第２副共通電極ＣＤＵと、ゲート配線Ｇ２と対向する第２副共通電極ＣＤＢと、が配置されている。
【０１１０】
図１０に示す場合では、ソース配線Ｓ１と対向する第２主共通電極ＣＣＬと、ソース配線Ｓ２と対向する第２主共通電極ＣＣＲとが、画素電極ＰＥのコンタクト部ＰＣの第１方向Ｘにおける両脇において除去されている。これは、高精細化により画素ＰＸのピッチが小さくなる場合、第２主共通電極ＣＣＬ、ＣＣＲとコンタクト部ＰＣとの間隔が狭くなりショートすることがあるためである。この場合、第２主共通電極ＣＣＬ、ＣＣＲをコンタクト部ＰＣの近傍で分断することにより、さらに高精細な液晶表示パネルＬＰＮを実現することが可能となる。
【０１１１】
以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。
【０１１２】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１１３】
例えば、上記第１実施形態および第２実施形態では、アレイ基板ＡＲは補助容量線Ｃを備えていたが、補助容量線Ｃは省略することが可能である。
【０１１４】
図１１は、第１実施形態の構造において補助容量線Ｃを設けない構造である。スイッチング素子ＳＷの半導体層ＰＳが、ソース配線Ｓの下においてゲート配線と交差するように延びるとともに、前記ソース配線の下から屈曲して前記コンタクト部の下へ延びるように配置されている。
【０１１５】
上述のように第１実施形態および第２実施形態では、アレイ基板ＡＲに形成される画素電極ＰＥと対向基板ＣＴに形成される共通電極ＣＥの電極間に横電界が形成される。この横電界を形成するために、画素電極ＰＥと共通電極ＣＥの間隔は、液晶層ＬＱの厚みと比較して２倍以上の間隔がある。このため、第１実施形態および第２実施形態においては、駆動電圧に対する液晶分子の応答性を良くするために、液晶層ＬＱを構成する液晶分子ＬＱの誘電率異方性及び比誘電率の値は、誘電率異方性Δεが１１〜２１の範囲の値であり、且つ、比誘電率ε//が１６〜２４の範囲の値、比誘電率ε⊥が３〜５の範囲の値に設定されている。
【０１１６】
第１実施形態および第２実施形態の構造において補助容量線Ｃを形成しない構造で、上述の誘電率異方性、及び、比誘電率をもつ液晶分子を用いて実験したところ、表示品位に問題無いことが確認された。
【０１１７】
第１実施形態及び第２実施形態の構造において補助容量線Ｃを省略した場合であっても、スイッチング素子ＳＷの半導体層ＰＳが、ソース配線Ｓの下においてゲート配線と交差するように延びるとともに、前記ソース配線の下から屈曲して前記コンタクト部の下へ延びるように配置されることにより、透過率の低下が抑制され表示品位の劣化を抑制することが可能となる。
【符号の説明】
【０１１８】
ＬＰＮ…液晶表示パネル、ＡＲ…アレイ基板（第１基板）、ＣＴ…対向基板（第２基板）、ＬＱ…液晶層、ＰＥ…画素電極、ＰＡ…主画素電極、ＰＢ…副画素電極 ＰＣ…コンタクト部、ＣＥ…共通電極、ＣＡ…主共通電極、ＣＢ…副共通電極、ＳＷ…スイッチング素子、ＰＳ…半導体層、Ｓ…ソース配線、Ｇ…ゲート配線、Ｃ…補助容量線。
【特許請求の範囲】
【請求項１】
ゲート配線と、前記ゲート配線と交差するソース配線と、コンタクト部および前記コンタクト部から延びた主画素電極を備えた画素電極と、前記ソース配線の下に配置され前記ゲート配線と交差し前記ソース配線の下から屈曲して前記コンタクト部の下へ延びた半導体層と、を備えた第１基板と、
前記アレイ基板と対向して配置され、前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた主共通電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、
前記半導体層は、前記ゲート配線と交差する位置の一方側で前記ソース配線と電気的に接続するとともに、前記ゲート配線と交差する位置の他方側で前記コンタクト部と電気的に接続している、液晶表示装置。
【請求項２】
前記ゲート配線と同層において前記ゲート配線と略平行に延びて前記ソース配線と交差した補助容量線をさらに備え、
前記コンタクト部は前記補助容量線の上に配置され、
前記補助容量線は前記コンタクト部の下に設けられた切り欠きを備え、
前記半導体層は前記補助容量線と前記ソース配線とが交差する位置で屈曲し前記コンタクト部の下へ延びるとともに、前記切り欠きにおいて前記コンタクト部と電気的に接続されている請求項１記載の液晶表示装置。
【請求項３】
前記コンタクト部は前記ゲート配線の近傍に配置され、
前記主画素電極は、前記コンタクト部から前記ゲート配線から離れるように延びて配置されている請求項１又は請求項２記載の液晶表示装置。
【請求項４】
前記ゲート配線と略平行に延びた第２ゲート配線をさらに備え、
前記コンタクト部は、前記ゲート配線および前記第２ゲート配線から略等しい距離を置いて配置され、
前記主画素電極は、前記コンタクト部から前記ゲート配線側および前記第２ゲート配線側へ延びている請求項１又は請求項２記載の液晶表示装置。
【請求項５】
前記ゲート配線は、前記半導体層と交差する位置において、前記半導体層が延びる方向における幅が他の部分よりも大きい請求項１乃至請求項４のいずれか１項記載の液晶表示装置。
【請求項６】
前記ゲート配線は前記半導体層と複数の位置で交差するように分岐している請求項１乃至請求項４のいずれか１項記載の液晶表示装置。
【請求項７】
前記画素電極と前記共通電極との間に電界が形成されていない状態で、前記液晶層の液晶分子の初期配向方向は、前記主画素電極が延びる方向に対して０°乃至２０°の範囲内の方向と略平行である請求項１乃至請求項６のいずれか１項記載の液晶表示装置。
【請求項８】
前記液晶分子は、前記画素電極と前記共通電極との間に電界が形成されていない状態で、前記第１基板と前記第２基板との間においてスプレイ配向またはホモジニアス配向している請求項１乃至７のいずれか１項記載の液晶表示装置。
【請求項９】
前記第１基板は、さらに、前記画素電極を覆う第１配向膜を備え、
前記第２基板は、さらに、前記共通電極を覆う第２配向膜を備え、
前記第１配向膜では第１配向処理方向に前記液晶分子が初期配向し、前記第２配向膜では第２配向処理方向に前記液晶分子が初期配向し、前記第１配向処理方向と前記第２配向処理方向は互いに平行で且つ同じ向きである請求項１乃至８のいずれか１項記載の液晶表示装置。
【請求項１０】
さらに、前記第１基板の外面に配置された第１偏光板及び第２基板の外面に配置された第２偏光板を備え、前記第１偏光板の第１偏光軸と前記第２偏光板の第２偏光軸とが直交し、前記第１偏光板の第１偏光軸が前記液晶層の液晶分子の初期配向方向と直交する或いは平行である請求項１乃至９のいずれか１項記載の液晶表示装置。
【請求項１】
ゲート配線と、前記ゲート配線と交差するソース配線と、コンタクト部および前記コンタクト部から延びた主画素電極を備えた画素電極と、前記ソース配線の下に配置され前記ゲート配線と交差し前記ソース配線の下から屈曲して前記コンタクト部の下へ延びた半導体層と、を備えた第１基板と、
前記アレイ基板と対向して配置され、前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた主共通電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、
前記半導体層は、前記ゲート配線と交差する位置の一方側で前記ソース配線と電気的に接続するとともに、前記ゲート配線と交差する位置の他方側で前記コンタクト部と電気的に接続している、液晶表示装置。
【請求項２】
前記ゲート配線と同層において前記ゲート配線と略平行に延びて前記ソース配線と交差した補助容量線をさらに備え、
前記コンタクト部は前記補助容量線の上に配置され、
前記補助容量線は前記コンタクト部の下に設けられた切り欠きを備え、
前記半導体層は前記補助容量線と前記ソース配線とが交差する位置で屈曲し前記コンタクト部の下へ延びるとともに、前記切り欠きにおいて前記コンタクト部と電気的に接続されている請求項１記載の液晶表示装置。
【請求項３】
前記コンタクト部は前記ゲート配線の近傍に配置され、
前記主画素電極は、前記コンタクト部から前記ゲート配線から離れるように延びて配置されている請求項１又は請求項２記載の液晶表示装置。
【請求項４】
前記ゲート配線と略平行に延びた第２ゲート配線をさらに備え、
前記コンタクト部は、前記ゲート配線および前記第２ゲート配線から略等しい距離を置いて配置され、
前記主画素電極は、前記コンタクト部から前記ゲート配線側および前記第２ゲート配線側へ延びている請求項１又は請求項２記載の液晶表示装置。
【請求項５】
前記ゲート配線は、前記半導体層と交差する位置において、前記半導体層が延びる方向における幅が他の部分よりも大きい請求項１乃至請求項４のいずれか１項記載の液晶表示装置。
【請求項６】
前記ゲート配線は前記半導体層と複数の位置で交差するように分岐している請求項１乃至請求項４のいずれか１項記載の液晶表示装置。
【請求項７】
前記画素電極と前記共通電極との間に電界が形成されていない状態で、前記液晶層の液晶分子の初期配向方向は、前記主画素電極が延びる方向に対して０°乃至２０°の範囲内の方向と略平行である請求項１乃至請求項６のいずれか１項記載の液晶表示装置。
【請求項８】
前記液晶分子は、前記画素電極と前記共通電極との間に電界が形成されていない状態で、前記第１基板と前記第２基板との間においてスプレイ配向またはホモジニアス配向している請求項１乃至７のいずれか１項記載の液晶表示装置。
【請求項９】
前記第１基板は、さらに、前記画素電極を覆う第１配向膜を備え、
前記第２基板は、さらに、前記共通電極を覆う第２配向膜を備え、
前記第１配向膜では第１配向処理方向に前記液晶分子が初期配向し、前記第２配向膜では第２配向処理方向に前記液晶分子が初期配向し、前記第１配向処理方向と前記第２配向処理方向は互いに平行で且つ同じ向きである請求項１乃至８のいずれか１項記載の液晶表示装置。
【請求項１０】
さらに、前記第１基板の外面に配置された第１偏光板及び第２基板の外面に配置された第２偏光板を備え、前記第１偏光板の第１偏光軸と前記第２偏光板の第２偏光軸とが直交し、前記第１偏光板の第１偏光軸が前記液晶層の液晶分子の初期配向方向と直交する或いは平行である請求項１乃至９のいずれか１項記載の液晶表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−４０９９０（Ｐ２０１３−４０９９０Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１１−１７６０９０（Ｐ２０１１−１７６０９０）
【出願日】平成２３年８月１１日（２０１１．８．１１）
【出願人】（３０２０２０２０７）株式会社ジャパンディスプレイセントラル (2,170)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２３年８月１１日（２０１１．８．１１）
【出願人】（３０２０２０２０７）株式会社ジャパンディスプレイセントラル (2,170)
【Ｆターム（参考）】
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