液晶表示装置
【課題】各画素内に２つのＳＲＡＭを用いた画素に比べて画素小型化を可能にすると共に、各画素内に２つのＳＲＡＭを用意した場合においた構成でも安定な動作を行う。
【解決手段】画素１２Ａは、列データ線ｄに出力されるデータがスイッチＳＷ１１によりサンプリングされてＳＲＡＭ１２１に書き込まれる。画像表示部１１を構成する全ての画素１２ＡのＳＲＡＭ１２１にデータが書き込まれる。その後、トリガパルスにより、全ての画素１２ＡのスイッチＳＷ１２がオンとされ、ＳＲＡＭ１２１のデータがＤＲＡＭ１２２を構成する容量Ｃ１に一斉に転送されて保持されると共に、反射電極ＰＥに印加される。画素１２Ａは、７個のトランジスタと１つの容量Ｃ１とから構成されるため、少ない数の構成素子により画素を構成できると共に、ＳＲＡＭ１２１とＤＲＡＭ１２２と反射電極ＰＥとを、素子の高さ方向に有効に配置することで、画素の小型化を実現できる。
【解決手段】画素１２Ａは、列データ線ｄに出力されるデータがスイッチＳＷ１１によりサンプリングされてＳＲＡＭ１２１に書き込まれる。画像表示部１１を構成する全ての画素１２ＡのＳＲＡＭ１２１にデータが書き込まれる。その後、トリガパルスにより、全ての画素１２ＡのスイッチＳＷ１２がオンとされ、ＳＲＡＭ１２１のデータがＤＲＡＭ１２２を構成する容量Ｃ１に一斉に転送されて保持されると共に、反射電極ＰＥに印加される。画素１２Ａは、７個のトランジスタと１つの容量Ｃ１とから構成されるため、少ない数の構成素子により画素を構成できると共に、ＳＲＡＭ１２１とＤＲＡＭ１２２と反射電極ＰＥとを、素子の高さ方向に有効に配置することで、画素の小型化を実現できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特に複数ビットで表わされる階調レベルに応じて、複数のサブフレームの組み合わせによって階調表示を行う液晶表示装置に関する。
【背景技術】
【０００２】
従来より、液晶表示装置における中間調表示方式の１つとして、サブフレーム駆動方式が知られている。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（例えば、動画の場合には１画像の表示単位である１フレーム）を複数のサブフレームに分割し、表示すべき階調に応じたサブフレームの組み合わせで画素を駆動する。表示される階調は、所定の期間に占める画素の駆動期間の割合によって決まり、この割合は、サブフレームの組み合わせによって特定される。
【０００３】
このサブフレーム駆動方式の液晶表示装置において、各画素が、マスターラッチ及びスレーブラッチと、液晶表示素子と、第１〜第３の計３つのスイッチングトランジスタとから構成されるものが知られている（例えば、特許文献１参照）。この画素では、マスターラッチは２つの入力端子のうち一方の入力端子に１ビットの第１のデータが第１のスイッチングトランジスタを通して印加されると共に、他方の入力端子に第１のデータとは相補的な関係にある第２のデータが第２のスイッチングトランジスタを通して印加され、行走査線を介して印加される行選択信号によりその画素が選択されたときに、上記の第１及び第２のスイッチングトランジスタをオン状態として第１のデータを書き込む。例えば、第１のデータが論理値「１」で、第２のデータが論理値「０」のとき、その画素が表示を行う。
【０００４】
全ての画素に対して上記と同様の動作により各データの書き込み後、そのサブフレーム期間内で全画素の第３のスイッチングトランジスタをオン状態としてマスターラッチに書き込んだデータを同時に読み出してスレーブラッチへ読み出しスレーブラッチから液晶表示素子の画素電極にそのスレーブラッチでラッチしたデータを印加する。以下、各サブフレーム毎に上記の動作を繰り返し、１フレーム期間内の全てのサブフレームの組み合わせによって所望の階調表示を行う。
【０００５】
すなわち、サブフレーム駆動方式の液晶表示装置においては、１フレーム期間内の全てのサブフレームは、その表示期間が同一又は異なる所定の期間に予め割り当てられており、各画素において最大階調表示時は全てのサブフレームにおいて表示を行い、最小階調表示時は全てのサブフレームにおいて非表示とし、それ以外の階調の場合は表示する階調に応じて表示するサブフレームを選択する。この従来の液晶表示装置は、入力されるデータが階調を示すデジタルデータであり、２段ラッチ構成のデジタル駆動方式でもある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００１−５２３８４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の従来の液晶表示装置では、各画素内の２つのラッチはそれぞれ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）で構成されるため、トランジスタ数が多くなり、画素小型化が困難である。また、上記の２つのラッチをＳＲＡＭで構成した場合において、安定した動作ができるＳＲＡＭとスイッチングトランジスタとの具体的回路構成については、上記の特許文献１には開示されていない。
【０００８】
本発明は以上の点に鑑みなされたもので、画素内に２つのＳＲＡＭを用いた画素に比べて画素小型化を可能にした液晶表示装置を提供することを目的とする。
【０００９】
また、本発明の他の目的は、各画素内に２つのＳＲＡＭを用意した構成においても安定な動作を行い得る画素を備える液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、第１の発明の液晶表示装置は、複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、映像信号の各フレームを映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、列データ線を介してサンプリングする第１のスイッチング手段と、第１のスイッチング手段と共にスタティック・ランダム・アクセス・メモリを構成しており、第１のスイッチング手段によりサンプリングされたサブフレームデータを記憶する第１の信号保持手段と、第１の信号保持手段に記憶されたサブフレームデータを出力させる第２のスイッチング手段と、第２のスイッチング手段と共にダイナミック・ランダム・アクセス・メモリを構成しており、第２のスイッチング手段を通して供給される第１の信号保持手段に記憶されたサブフレームデータで記憶内容が書き換えられ、出力データを画素電極に印加する第２の信号保持手段とを備え、
画像表示部を構成する複数の画素のうち、行単位の画素毎にサブフレームデータを第１の信号保持手段に書き込むことを繰り返して複数の画素の全てに書き込んだ後、トリガパルスにより複数の画素全ての第２のスイッチング手段をオンにして、第１の信号保持手段に記憶されたサブフレームデータにより複数の画素の第２の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行う画素制御手段を有することを特徴とする。
【００１１】
また、上記目的を達成するため、第２の発明の液晶表示装置は、第２の信号保持手段は容量により構成されており、第２のスイッチング手段は、互いに逆極性の２つのトリガパルスによりスイッチング制御されるトランスミッションゲートにより構成されていることを特徴とする。
【００１２】
また、上記目的を達成するため、第３の発明の液晶表示装置は、第１のスイッチング手段は１つの第１のトランジスタにより構成され、第１の信号保持手段は互いの出力端子が他方の入力端子に接続された第１及び第２のインバータから構成されており、第１及び第２のインバータのうち、第１のトランジスタからみて入力側の第１のインバータを構成する第２のトランジスタの駆動力が、第１のトランジスタからみて出力側の第２のインバータを構成する第３のトランジスタの駆動力よりも大に設定され、かつ、第１のトランジスタの駆動力は第２のインバータを構成する第３のトランジスタの駆動力よりも大に設定されていることを特徴とする。
【００１３】
また、上記目的を達成するため、第４の発明の液晶表示装置は、トランスミッションゲートを構成する２つのトランジスタが表面に形成された基板の上方に多層配線層が形成されており、多層配線層のうち中間の一つの配線層と層間絶縁膜との間に形成された電極により容量が形成され、多層配線層のうち最上層の配線層により画素電極が形成されていることを特徴とする。
【００１４】
また、上記目的を達成するため、第５の発明の液晶表示装置は、２本の列データ線を一組とする複数組の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、映像信号の各フレームを映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための正転サブフレームデータを、一組の２本の列データ線のうち一方の列データ線を介してサンプリングする第１のスイッチング手段と、正転サブフレームデータと逆論理値の関係にある反転サブフレームデータを、一組の２本の列データ線のうち他方の列データ線を介してサンプリングする第２のスイッチング手段と、第１及び第２のスイッチング手段によりそれぞれサンプリングされた正転サブフレームデータ及び反転サブフレームデータを記憶する、互いの出力端子が他方の入力端子に接続された第１及び第２のインバータからなり、第１及び第２のスイッチング手段と共に第１のスタティック・ランダム・アクセス・メモリを構成する第１の信号保持手段と、第１の信号保持手段と第１のスイッチング手段との接続点から正転サブフレームデータを出力させる第３のスイッチング手段と、第１の信号保持手段と第２のスイッチング手段との接続点から反転サブフレームデータを出力させる第４のスイッチング手段と、第３及び第４のスイッチング手段を通して供給される第１の信号保持手段に記憶された正転サブフレームデータ及び反転サブフレームデータで記憶内容が書き換えられ、出力データを画素電極に印加する、互いの出力端子が他方の入力端子に接続された第３及び第４のインバータからなり、第３及び第４のスイッチング手段と共に第２のスタティック・ランダム・アクセス・メモリを構成する第２の信号保持手段とを備え、
第１及び第２のインバータのうち第１のスイッチング手段に出力端子が接続された第２のインバータの駆動力が、第２のスイッチング手段に出力端子が接続された第１のインバータの駆動力よりも小に設定されると共に、第１及び第２のインバータの駆動力は、第３及び第４のインバータの駆動力よりも大に設定されており、画像表示部を構成する複数の画素のうち、行単位の画素毎に正転サブフレームデータ及び反転サブフレームデータを第１の信号保持手段に書き込むことを繰り返して複数の画素の全てに書き込んだ後、トリガパルスにより複数の画素全ての第３及び第４のスイッチング手段をオンにして、第１の信号保持手段に記憶された正転サブフレームデータ及び反転サブフレームデータにより複数の画素の第２の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行う画素制御手段を有することを特徴とする。
【００１５】
更に、上記目的を達成するため、第６の発明の液晶表示装置は、複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、映像信号の各フレームを映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、列データ線を介してサンプリングする１つのトランジスタから構成された第１のスイッチング手段と、第１のスイッチング手段によりサンプリングされたサブフレームデータを記憶する、互いの出力端子が他方の入力端子に接続された第１及び第２のインバータからなり、第１のスイッチング手段と共に第１のスタティック・ランダム・アクセス・メモリを構成する第１の信号保持手段と、第１の信号保持手段に記憶されたサブフレームデータを出力させる１つのトランジスタから構成された第２のスイッチング手段と、第２のスイッチング手段を通して供給される第１の信号保持手段に記憶されたサブフレームデータで記憶内容が書き換えられ、出力データを画素電極に印加する、互いの出力端子が他方の入力端子に接続された第３及び第４のインバータからなり、第２のスイッチング手段と共に第２のスタティック・ランダム・アクセス・メモリを構成する第２の信号保持手段とを備え、
第１及び第２のインバータのうち第１のスイッチング手段に出力端子が接続された第２のインバータの駆動力が、第１のインバータの駆動力よりも小に設定されると共に第１のスイッチング手段を構成するトランジスタの駆動力よりも小に設定され、第３及び第４のインバータのうち第２のスイッチング手段に出力端子が接続された第４のインバータの駆動力が、第３のインバータの駆動力よりも小に設定されると共に第２のスイッチング手段を構成するトランジスタの駆動力よりも小に設定され、かつ、第１のインバータの駆動力は第４のインバータの駆動力よりも大に設定されており、
画像表示部を構成する複数の画素のうち、行単位の画素毎にサブフレームデータを第１の信号保持手段に書き込むことを繰り返して複数の画素の全てに書き込んだ後、トリガパルスにより複数の画素全ての第２のスイッチング手段をオンにして、第１の信号保持手段に記憶されたサブフレームデータにより複数の画素の第２の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行う画素制御手段を有することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、画素内に２つのＳＲＡＭを用いた従来の液晶表示装置に比べて画素の小型化を可能にできる。また、本発明によれば、画素内に２つのＳＲＡＭを用意した場合においても従来の液晶表示装置に比べて安定な動作を行うことができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の液晶表示装置の一実施の形態の全体構成図である。
【図２】本発明の要部である画素の第１の実施の形態の回路図である。
【図３】インバータの一例の回路図である。
【図４】図２に示す一画素の一例の断面構造図である。
【図５】本発明の液晶表示装置における画素の動作説明用タイミングチャートである。
【図６】液晶表示装置の液晶の飽和電圧および液晶の閾値電圧を、２値重みつきパルス幅変調データとして多重化する説明図である。
【図７】本発明の要部である画素の第２の実施の形態の回路図である。
【図８】図７の２つのＳＲＡＭを構成する各インバータ間の駆動力の大小関係を説明する図である。
【図９】本発明の要部である画素の第３の実施の形態の回路図である。
【発明を実施するための形態】
【００１８】
以下、図面を用いて本発明の実施形態について説明する。
【００１９】
図１は、本発明になる液晶表示装置の一実施の形態のブロック図を示す。同図において、本実施の形態の液晶表示装置１０は、複数の画素１２が規則的に配置された画像表示部１１と、タイミングジェネレータ１３と、垂直シフトレジスタ１４と、データラッチ回路１５と、水平ドライバ１６とから構成される。更に、水平ドライバ１６は、水平シフトレジスタ１６１と、ラッチ回路１６２と、レベルシフタ／画素ドライバ１６３とから構成される。
【００２０】
画像表示部１１は、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在するｍ本（ｍは２以上の自然数）の行走査線ｇ1〜ｇmと、レベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在するｎ本（ｎは２以上の自然数）の列データ線ｄ1〜ｄnとが交差する各交差部に設けられ、二次元マトリクス状に配置された、全部でｍ×ｎ個の画素１２を有する。本発明は画素１２の回路構成に特徴があり、その各実施の形態については後述する。画像表示部１１内の全ての画素１２は、一端がタイミングジェネレータ１３に接続されたトリガ線trigに共通接続されている。
【００２１】
なお、図１では列データ線はｎ本の列データ線ｄ1〜ｄnを示しているが、正転データ用列データ線ｄjと反転データ用列データ線ｄbjとを一組とする、全部でｎ組の列データ線を使用する場合もある。正転データ用列データ線ｄjが伝送する正転データと、反転データ用列データ線ｄbjが伝送する反転データとは、常に逆論理値の関係（相補的な関係）にある１ビットのデータである。また、トリガ線trigも図１では１本のみ示しているが、正転トリガパルス用トリガ線trigと反転トリガパルス用トリガ線trigｂとからなる２本のトリガ線を使用する場合もある。正転トリガパルス用トリガ線trigが伝送する正転トリガパルスと、反転トリガパルス用トリガ線trigｂが伝送する反転トリガパルスとは、常に逆論理値の関係（相補的な関係）にある。
【００２２】
タイミングジェネレータ１３は、上位装置２０から垂直同期信号Ｖst、水平同期信号Ｈst、基本クロックＣＬＫといった外部信号を入力信号として受け、これらの外部信号に基づいて、交流化信号ＦＲ、ＶスタートパルスＶＳＴ、ＨスタートパルスＨＳＴ、クロック信号ＶＣＫ及びＨＣＫ、ラッチパルスＬＴ、トリガパルスＴＲＩなどの各種の内部信号を生成する。
【００２３】
上記の内部信号のうち、交流化信号ＦＲは、１サブフレーム毎に極性反転する信号であり、画像表示部１１を構成する画素１２内の液晶表示素子の共通電極に、後述する共通電極電圧Ｖcomとして供給される。スタートパルスＶＳＴは、後述する各サブフレームの開始タイミングに出力されるパルス信号であり、このスタートパルスＶＳＴによって、サブフレームの切替わりが制御される。スタートパルスＨＳＴは、水平シフトレジスタ１６１に入力する開始タイミングに出力されるパルス信号である。クロック信号ＶＣＫは、垂直シフトレジスタ１４における１水平走査期間（１Ｈ）を規定するシフトクロックであり、ＶＣＫのタイミングで垂直シフトレジスタ１４がシフト動作を行う。クロック信号ＨＣＫは、水平シフトレジスタ１６１におけるシフトクロックであり、３２ビット幅でデータをシフトしていくための信号である。
【００２４】
ラッチパルスＬＴは、水平シフトレジスタ１６１が水平方向の１行の画素数分のデータをシフトし終わったタイミングで出力されるパルス信号である。トリガパルスＴＲＩは、トリガ線trigを通して画像表示部１１内の全画素１２に供給されるパルス信号である。このトリガパルスＴＲＩは、サブフレーム期間内で画像表示部１１内の各画素１２内の第１の信号保持手段に順次データを書き込み終わった直後に出力され、そのサブフレーム期間内で画像表示部１１内の全画素１２の第１の信号保持手段のデータを同じ画素内の第２の信号保持手段に一度に転送する。
【００２５】
垂直シフトレジスタ１４は、それぞれのサブフレームの最初に供給されるＶスタートパルスＶＳＴを、クロック信号ＶＣＫに従って転送し、行走査線ｇ1〜ｇmに対して行走査信号を１Ｈ単位で順次排他的に供給する。これにより、画像表示部１１おいて最も上にある行走査線ｇ1から最も下にある行走査線ｇmに向って、行走査線が１本ずつ順次１Ｈ単位で選択されていく。
【００２６】
データラッチ回路１５は、図示しない外部回路から供給される１サブフレーム毎に分割された３２ビット幅のデータを、上位装置２０からの基本信号ＣＬＫに基づいてラッチした後、基本信号ＣＬＫに同期して水平シフトレジスタ１６１へ出力する。ここで、映像信号の１フレームを、その映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームに分割してサブフレームの組み合わせによって階調表示を行う本実施の形態では、上記の外部回路は映像信号の各画素毎の階調を示す階調データを、上記複数のサブフレーム全体で各画素の階調を表示するための各サブフレーム単位の１ビットのサブフレームデータに変換する。そして、上記外部回路は、更に同じサブフレームにおける３２画素分の上記サブフレームデータをまとめて上記３２ビット幅のデータとしてデータラッチ回路１５に供給している。
【００２７】
水平シフトレジスタ１６１は、１ビットシリアルデータの処理系でみた場合、タイミングジェネレータ１３から１Ｈの最初に供給されるＨスタートパルスＨＳＴによりシフトを開始し、データラッチ回路１５から供給される３２ビット幅のデータをクロック信号ＨＣＫに同期してシフトする。ラッチ回路１６２は、水平シフトレジスタ１６１が画像表示部１１の１行分の画素数ｎと同じｎビット分のデータをシフトし終わった時点でタイミングジェネレータ１３から供給されるラッチパルスＬＴに従って、水平シフトレジスタ１６１から並列に供給されるｎビット分のデータ（すなわち、同じ行のｎ画素分のサブフレームデータ）をラッチし、レベルシフタ／画素ドライバ１６３のレベルシフタへ出力する。ラッチ回路１６２へのデータ転送が終了すると、タイミングジェネレータ１３からＨスタートパルスが再び出力され、水平シフトレジスタ１６１はクロック信号ＨＣＫに従ってデータラッチ回路１５からの３２ビット幅のデータのシフトを再開する。
【００２８】
レベルシフタ／画素ドライバ１６３のレベルシフタは、ラッチ回路１６２によりラッチされて供給される１行のｎ画素に対応したｎ個のサブフレームデータの信号レベルを液晶駆動電圧までレベルシフトする。レベルシフタ／画素ドライバ１６３の画素ドライバは、レベルシフト後の１行のｎ画素に対応したｎ個のサブフレームデータをｎ本のデータ線ｄ1〜ｄnに並列に出力する。
【００２９】
水平ドライバ１６を構成する水平シフトレジスタ１６１、ラッチ回路１６２及びレベルシフタ／画素ドライバ１６３は、１Ｈ内において今回データを書き込む画素行に対するデータの出力と、次の１Ｈ内でデータを書き込む画素行に関するデータのシフトとを並行して行う。ある水平走査期間において、ラッチされた１行分のｎ個のサブフレームデータが、データ信号としてそれぞれｎ本のデータ線ｄ1〜ｄnに並列に、かつ、一斉に出力される。
【００３０】
画像表示部１１を構成する複数の画素１２のうち、垂直シフトレジスタ１４からの行走査信号により選択された１行のｎ個の画素１２は、レベルシフタ／画素ドライバ１６３から一斉に出力された１行分のｎ個のサブフレームデータをｎ本のデータ線ｄ1〜ｄnを介してサンプリングして各画素１２内の後述する第１の信号保持手段に書き込む。
【００３１】
次に、本発明の液晶表示装置の要部の画素１２の各実施の形態について詳細に説明する。
【００３２】
図２は、本発明の要部である画素の第１の実施の形態の回路図を示す。同図において、本実施の形態の画素１２Ａは、図１中の任意の１本の列データ線ｄと任意の１本の行走査線ｇとの交差部に設けられた画素で、第１のスイッチング手段を構成するスイッチＳＷ１１と第１の信号保持手段（ＳＭ）１２１とから構成されるスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）２０１と、第２のスイッチング手段を構成するスイッチＳＷ１２と第２の信号保持手段（ＤＭ）１２２とから構成されるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）２０２と、液晶表示素子ＬＣとより構成されている。液晶表示素子ＬＣは、離間対向配置された反射電極ＰＥと共通電極ＣＥとの間の空間に、液晶ＬＣＭが充填封入された公知の構造である。
【００３３】
スイッチＳＷ１１は、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄに接続され、ソースがＳＭ１２１の入力端子に接続されているＮチャネルＭＯＳ型トランジスタ（以下、ＮＭＯＳトランジスタという）により構成されている。ＳＭ１２１は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ１１及びＩＮＶ１２からなる自己保持型メモリである。インバータＩＮＶ１１は、その入力端子がインバータＩＮＶ１２の出力端子とＳＷ１１を構成するＮＭＯＳトランジスタのソースとに接続されている。インバータＩＮＶ１２は、その入力端子がスイッチＳＷ１２とインバータＩＮＶ１１の出力端子とに接続されている。インバータＩＮＶ１１及びＩＮＶ１２は、いずれも図３に示すような、互いのゲート同士及びドレイン同士が接続された、ＰチャンネルＭＯＳ型トランジスタ（以下、ＰＭＯＳトランジスタという）ＰＴr及びＮＭＯＳトランジスタＮＴrとからなる公知のＣＭＯＳインバータの構成であるが、それぞれの駆動力が異なる。
【００３４】
すなわち、スイッチＳＷ１１から見てＳＭ１２１を構成している入力側のインバータＩＮＶ１１内のトランジスタは、スイッチＳＷ１１から見てＳＭ１２１を構成している出力側のインバータＩＮＶ１２内のトランジスタに比較して、駆動力の大きいトランジスタを用いている。さらにスイッチＳＷ１１を構成しているＮＭＯＳトランジスタの駆動力は、インバータＩＮＶ１２を構成しているＮＭＯＳトランジスタの駆動力よりも大きいトランジスタで構成されている。
【００３５】
これは、ＳＭ１２１のデータを書き換える場合、特にＳＭ１２１のスイッチＳＷ１１の入力側の電圧ａが“Ｌ”レベルで、列データ線ｄを介して送られてくるデータが“Ｈ”レベルの場合、インバータＩＮＶ１１が反転する入力電圧よりも電圧ａを高くする必要があるからである。“Ｈ”レベルのときの電圧ａはインバータＩＮＶ１２を構成するＮＭＯＳトランジスタの電流とスイッチＳＷ１１を構成するＮＭＯＳトランジスタの電流との比によって決まる。このとき、スイッチＳＷ１１はＮＭＯＳトランジスタであるため、スイッチＳＷ１１がオンのときは列データ線ｄを介して送られてくる電源のＶＤＤ側の電圧はトランジスタの閾値電圧ＶthによりＳＭ１２１に入力されず、“Ｈ”レベルの電圧はＶＤＤからＶth分低い電圧になる。しかもこの電圧ではトランジスタのＶth近辺で駆動することになるため、電流が殆ど流れなくなる。つまり、スイッチＳＷ１１を導通する電圧ａが高くなるほど、スイッチＳＷ１１で流す電流は少なくなる。
【００３６】
つまり、電圧ａが“Ｈ”レベルのときにインバータＩＮＶ１１の入力側のトランジスタが反転する電圧以上に達するためには、スイッチＳＷ１１に流れる電流が、出力側のインバータＩＮＶ１２のトランジスタを構成するＮＭＯＳトランジスタを流れる電流よりも大きい必要がある。従って、スイッチＳＷ１１を構成しているＮＭＯＳトランジスタの駆動力はインバータＩＮＶ１２を構成しているＮＭＯＳトランジスタの駆動力よりも大きく構成するため、これを考慮してスイッチＳＷ１１を構成しているＮＭＯＳトランジスタのトランジスタサイズと、インバータＩＮＶ１２を構成しているＮＭＯＳトランジスタのトランジスタサイズとを決める必要がある。
【００３７】
スイッチＳＷ１２は、互いのドレイン同士が接続され、かつ、互いのソース同士が接続されたＮＭＯＳトランジスタＴr1とＰＭＯＳトランジスタＴr2とからなる公知のトランスミッションゲートの構成とされている。ＮＭＯＳトランジスタＴr1のゲートは正転トリガパルス用トリガ線trigに接続され、ＰＭＯＳトランジスタＴr2のゲートは反転トリガパルス用トリガ線trigｂに接続されている。
【００３８】
また、スイッチＳＷ１２は一方の端子がＳＭ１２１に接続され、他方の端子がＤＭ１２２と液晶表示素子ＬＣの反射電極ＰＥとにそれぞれ接続されている。従って、スイッチＳＷ１２はトリガ線trigを介して供給される正転トリガパルスが“Ｈ”レベル（このときは、トリガ線trigｂを介して供給される反転トリガパルスは“Ｌ”レベル）のときはオンとされ、ＳＭ１２１の記憶データを読み出してＤＭ１２２及び反射電極ＰＥへ転送する。また、スイッチＳＷ１２はトリガ線trigを介して供給される正転トリガパルスが“Ｌ”レベル（このときは、トリガ線trigｂを介して供給される反転トリガパルスは“Ｈ”レベル）のときはオフとされ、ＳＭ１２１の記憶データの読み出しは行わない。
【００３９】
スイッチＳＷ１２はＮＭＯＳトランジスタＴr1とＰＭＯＳトランジスタＴr2とからなる公知のトランスミッションゲートの構成とされているため、ＧＮＤからＶＤＤまでの範囲の電圧をオン、オフすることができる。つまり、ＮＭＯＳトランジスタＴr1とＰＭＯＳトランジスタＴr2の各ゲートに印加される信号がＧＮＤ側の電位（“Ｌ”レベル）のときは、ＰＭＯＳトランジスタＴr2が導通することができない代わりに、ＮＭＯＳトランジスタＴr1が低抵抗で導通することができる。一方、ゲート入力信号がＶＤＤ側の電位（“Ｈ”レベル）のときはＮＭＯＳトランジスタＴr1が導通することができない代わりに、ＰＭＯＳトランジスタＴr2が低抵抗で導通することができる。従って、トリガ線trigを介して供給される正転トリガパルスと、トリガ線trigｂを介して供給される反転トリガパルスとにより、スイッチＳＷ１２を構成するトランスミッションゲートをオン／オフ制御することによって、ＧＮＤからＶＤＤまでの電圧範囲を低抵抗、高抵抗でスイッチングすることができる。
【００４０】
ＤＭ１２２は、容量Ｃ１により構成されている。ここで、ＳＭ１２１の記憶データとＤＭ１２２の保持データとが異なっていた場合、スイッチＳＷ１２がオンとされ、ＳＭ１２１の記憶データがＤＭ１２２へ転送されたときには、ＤＭ１２２の保持データをＳＭ１２１の記憶データで置き換える必要がある。
【００４１】
ＤＭ１２２を構成する容量Ｃ１の保持データが書き換わる場合、その保持データは充電、または放電によって変化し、また容量Ｃ１の充放電はインバータＩＮＶ１１の出力信号によって駆動される。容量Ｃ１の保持データを充電によって“Ｌ”レベルから“Ｈ”レベルに書き換える場合、インバータＩＮＶ１１の出力信号は“Ｈ”であり、このときＩＮＶ１１を構成するＰＭＯＳトランジスタ（図３のＰＴr）がオン、ＮＭＯＳトランジスタ（図３のＮＴr）がオフするため、インバータＩＮＶ１１のＰＭＯＳトランジスタのソースに接続されている電源電圧ＶＤＤによって容量Ｃ１が充電される。一方、容量Ｃ１の保持データを放電によって“Ｈ”レベルから“Ｌ”レベルに書き換える場合、インバータＩＮＶ１１の出力信号は“Ｌ”レベルであり、このときインバータＩＮＶ１１を構成するＮＭＯＳトランジスタ（図３のＮＴr）がオン、ＰＭＯＳトランジスタ（図３のＰＴr）がオフするため、容量Ｃ１の蓄積電荷がインバータＩＮＶ１１のＮＭＯＳトランジスタ（図３のＮＴr）を通してＧＮＤへ放電される。スイッチＳＷ１２は、上述したトランスミッションゲートを用いたアナログスイッチの構成であるため、上記の容量Ｃ１の高速な充放電が可能になる。
【００４２】
更に、本実施の形態ではインバータＩＮＶ１１の駆動力は、インバータＩＮＶ１２の駆動力よりも大きく設定されているため、ＤＭ１２２を構成する容量Ｃ１を高速に充放電駆動することが可能である。また、スイッチＳＷ１２をオンにすると、容量Ｃ１に蓄えられた電荷はインバータＩＮＶ１２の入力ゲートにも影響を与えるが、インバータＩＮＶ１２に対してインバータＩＮＶ１１の駆動力を大きく設定していることにより、インバータＩＮＶ１２のデータ入力反転よりもインバータＩＮＶ１１による容量Ｃ１の充放電が優先され、ＳＭ１２１の記憶データを書き換えてしまうことはない。
【００４３】
なお、ＳＲＡＭ２０１とＤＲＡＭ２０２をそれぞれ容量とスイッチとからなる２段のＤＲＡＭ構成とすることも考えられるが、この場合、ＳＭ１２１の代わりに用いられる容量とＤＭを構成する容量とを導通させた場合、電荷の中和が発生してＧＮＤ，ＶＤＤ電圧の振幅はとれなくなる。これに対し、図２に示した画素１２Ａによれば、ＧＮＤ，ＶＤＤ電圧の振幅で１ビットデータをＳＭ１２１からＤＭ１２２へ転送することができ、同じ電源電圧で駆動した場合、液晶表示素子ＬＣの印加電圧を高く設定することができるようになり、ダイナミックレンジを大きく取ることが可能になる。
【００４４】
また、ＳＲＡＭ２０１を容量とスイッチとからなる構成に変更し、ＤＲＡＭ２０２をＳＲＡＭに変更することも考えられるが、この場合は図２の本実施の形態の画素１２Ａと比較して動作が不安定という問題がある。すなわち、上記構成の場合ＳＭ１２１の代わりに用いられる容量に蓄えた電荷によってＤＭ１２２の代わりに用いられるＳＲＡＭの記憶データを書き換える必要があるが、通常は容量の電荷保持能力よりもＳＲＡＭによるメモリのデータ保持能力が強いため、ＤＭ１２２の代わりに用いられるＳＲＡＭの記憶データによって前段のＳＭ１２１の代わりに用いられる容量の電荷を書き換えてしまう、という不具合が生じる可能性がある。更に、この場合、ＳＭ１２１の代わりに用いられる容量が後段ＳＲＡＭデータによって書き換わらないようにすると、容量を大きく取る必要があるため、画素ピッチが増大し、画素小型化に向かないという課題がある。
【００４５】
図２に示した本実施の形態の画素１２Ａによれば、上記のように、液晶表示素子ＬＣの印加電圧を高く設定することができ、ダイナミックレンジを大きく取ることが可能になるという効果だけではなく、画素の小型化が可能であるという大なる効果が得られる。この画素の小型化は、図２に示したようにインバータＩＮＶ１１及びＩＮＶ１２が各２個のトランジスタから構成されるので、計７個のトランジスタと１つの容量Ｃ１とから構成され、従来の画素よりも少ない数の構成素子により画素を構成できるからという理由に加えて、以下に説明するように、ＳＭ１２１とＤＭ１２２と反射電極ＰＥとを、素子の高さ方向に有効に配置することができるという理由による。
【００４６】
図４は、本発明になる液晶表示装置の要部の画素の一実施の形態の断面構成図を示す。図２に示した容量Ｃ１には、配線間で容量を形成するＭＩＭ（Metal−Insulator−Metal）容量や、基板-ポリシリコン間で容量を形成するDiffusion容量、２層ポリシリコン間で容量を形成するＰＩＰ（Poly−Insulator−Poly）容量などを用いることができる。図４は、このうちＭＩＭにより容量Ｃ１を構成した場合の液晶表示装置の断面構成図を示す。
【００４７】
図４において、シリコン基板１００に形成されたＮウェル１０１上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータＩＮＶ１１のＰＭＯＳトランジスタＰＴｒ１１と、スイッチＳＷ１２のＰＭＯＳトランジスタＴr２とが形成されている。また、シリコン基板１００に形成されたＰウェル１０２上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータＩＮＶ１２のＮＭＯＳトランジスタＮＴｒ１２と、スイッチＳＷ１２のＮＭＯＳトランジスタＴr１とが形成されている。なお、図４にはインバータＩＮＶ１１を構成するＮＭＯＳトランジスタとインバータＩＮＶ１２を構成するＰＭＯＳトランジスタとは図示されていない。
【００４８】
また、上記の各トランジスタＰＴr１１、Ｔr２、Ｔr１、ＮＴr１２の上方には、層間絶縁膜１０５をメタル間に介在させて第１メタル１０６、第２メタル１０８、第３メタル１１０、電極１１２、第４メタル１１４、第５メタル１１６が積層されている。第５メタル１１６は画素毎に形成される反射電極ＰＥを構成している。スイッチＳＷ１２を構成するＮＭＯＳトランジスタＴr１及びＰＭＯＳトランジスタＴr２の各ソースを構成する各拡散層は、コンタクト１１８により第１メタル１０６にそれぞれ電気的に接続され、更に、スルーホール１１９ａ、１１９ｂ、１１９ｃ、１１９ｅを通して第２メタル１０８、第３メタル１１０、第４メタル１１４、第５メタル１１６に電気的に接続されている。すなわち、スイッチＳＷ１２を構成するＮＭＯＳトランジスタＴr１及びＰＭＯＳトランジスタＴr２の各ソースは、反射電極ＰＥに電気的に接続されている。
【００４９】
更に、反射電極ＰＥ（第５メタル１１６）上には保護膜としてパッシベーション膜（ＰＳＶ）１１７が形成され、透明電極である共通電極ＣＥに離間対向配置されている。それら画素電極ＰＥと共通電極ＣＥとの間に液晶ＬＣＭが充填封止されて、液晶表示素子ＬＣを構成している。
【００５０】
ここで、第３メタル１１０上には層間絶縁膜１０５を介して電極１１２が形成されている。この電極１１２は、第３メタル１１０及び第３メタル１１０との間の層間絶縁膜１０５と共に容量Ｃ１を構成している。ＭＩＭにより容量Ｃ１を構成すると、ＳＭ１２１とスイッチＳＷ１１、スイッチＳＷ１２はトランジスタと第１メタル１０６及び第２メタル１０８の１，２層配線、ＤＭ１２２はトランジスタ上部の第３メタル１１０を利用したＭＩＭ配線にて形成することが可能になる。電極１１２は、スルーホール１１９ｄを介して第４メタルに電気的に接続され、更に第４メタル１１４はスルーホール１１９ｅを介して反射電極ＰＥに電気的に接続されているため、容量Ｃ１は反射電極ＰＥに電気的に接続されている。
【００５１】
図示しない光源からの光は、共通電極ＣＥ及び液晶ＬＣＭを透過して反射電極ＰＥ（第５メタル１１６）に入射して反射され、元の入射経路を逆進して共通電極ＣＥを通して出射される。
【００５２】
本実施の形態によれば、図４に示すように、５層配線である第５メタル１１６を反射電極ＰＥに割り当てることにより、ＳＭ１２１とＤＭ１２２、反射電極ＰＥを高さ方向に有効に配置することが可能になり、画素小型化が実現できる。これにより、例えば３μｍ以下のピッチの画素を電源電圧３.３Ｖのトランジスタで構成できる。この３μｍピッチの画素では対角の長さ０.５５インチの横方向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。
【００５３】
次に、本実施の形態の画素１２Ａを用いた図１の液晶表示装置１０の動作について、図５のタイミングチャートを併せ参照して説明する。
【００５４】
前述したように、図１の液晶表示装置１０において、垂直シフトレジスタ１４からの行走査信号により行走査線ｇ1から行走査線ｇmに向って、行走査線が１本ずつ順次１Ｈ単位で選択されていくため、画像表示部１１を構成する複数の画素１２（１２Ａ）は、選択された行走査線に共通に接続された１行のｎ個の画素単位でデータの書き込みが行われる。そして、画像表示部１１を構成する複数の画素１２（１２Ａ）の全てに書き込みが終わった後、トリガパルスに基づいて全画素一斉に読み出しが行われる。
【００５５】
図５（Ａ）は、水平ドライバ１６から列データ線ｄ（ｄ1〜ｄn）に出力される１ビットのサブフレームデータの一画素の書き込み期間及び読み出し期間を模式的に示す。左下がりの斜線が書き込み期間を示す。なお、図５（Ａ）中、Ｂ０ｂ、Ｂ１ｂ、Ｂ２ｂはビットＢＯ、Ｂ１、Ｂ２のデータの反転データであることを示す。また、図５（Ｂ）は、タイミングジェネレータ１３から正転トリガパルス用トリガ線trigに出力されるトリガパルスを示す。このトリガパルスは１サブフレーム毎に出力される。なお、反転トリガパルス用トリガ線trigｂに出力される反転トリガパルスは正転トリガパルスと常に逆論理値であるのでその図示は省略してある。
【００５６】
まず、画素１２Ａは行走査信号により選択されると、スイッチＳＷ１１がオンとされ、その時列データ線ｄに出力される図５（Ａ）のビットＢ０の正転サブフレームデータがスイッチＳＷ１１によりサンプリングされて画素１２ＡのＳＭ１２１に書き込まれる。以下、同様にして、画像表示部１１を構成する全ての画素１２ＡのＳＭ１２１にビットＢ０のサブフレームデータの書き込みが行われ、その書き込み動作が終了した後の図５に示す時刻Ｔ１で、図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素１２Ａに同時に供給される。
【００５７】
これにより、全ての画素１２ＡのスイッチＳＷ１２がオンとされるため、ＳＭ１２１に記憶されているビットＢ０の正転サブフレームデータがスイッチＳＷ１２を通してＤＭ１２２を構成する容量Ｃ１に一斉に転送されて保持されると共に、反射電極ＰＥに印加される。この容量Ｃ１によるビットＢ０の正転サブフレームデータの保持期間は、時刻Ｔ１から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ２までの１サブフレーム期間である。図５（Ｃ）は、反射電極ＰＥに印加されるサブフレームデータのビットを模式的に示す。
【００５８】
ここで、サブフレームデータのビット値が「１」、すなわち“Ｈ”レベルのときには反射電極ＰＥには電源電圧ＶＤＤ（ここでは３.３Ｖ）が印加され、ビット値が「０」、すなわち“Ｌ”レベルのときには反射電極ＰＥには０Ｖが印加される。一方、液晶表示素子ＬＣの共通電極ＣＥには、ＧＮＤ、ＶＤＤに制限されることなく、自由な電圧が共通電極電圧Ｖcomとして印加できるようになっており、“Ｈ”レベルの正転トリガパルスが入力される時と同時タイミングで規定の電圧に切り替わるようにされている。ここでは、共通電極電圧Ｖcomは、正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間は、図５（Ｄ）に示すように０Ｖよりも液晶の閾値電圧Ｖttだけ低い電圧に設定される。
【００５９】
液晶表示素子ＬＣは、反射電極ＰＥの印加電圧と共通電極電圧Ｖcomとの差電圧の絶対値である液晶ＬＣＭの印加電圧に応じた階調表示を行う。従って、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加される時刻Ｔ１〜Ｔ２の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、図５（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３.３Ｖ＋Ｖtt（＝３.３Ｖ−（−Ｖtt））となり、サブフレームデータのビット値が「０」のときは＋Ｖtt（＝０Ｖ−（−Ｖtt））となる。
【００６０】
図６は、液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す。図６に示すように、グレースケール値曲線は黒のグレースケール値が液晶の閾値電圧ＶttのＲＭＳ電圧に対応し、白のグレースケール値が液晶の飽和電圧Ｖsat（＝３.３Ｖ＋Ｖtt）のＲＭＳ電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。従って、液晶表示素子ＬＣは上記のように液晶ＬＣＭの印加電圧が（３.３Ｖ＋Ｖtt）のときは白を表示し、＋Ｖttのときは黒を表示する。
【００６１】
続いて、上記のビットＢ０の正転サブフレームデータを表示しているサブフレーム期間内において、図５（Ａ）にＢ０ｂで示すようにビットＢ０の反転サブフレームデータの画素１２ＡのＳＭ１２１への書き込みが順番に開始される。そして、画像表示部１１の全画素１２ＡのＳＭ１２１にビットＢ０の反転サブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ２で図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素１２Ａに同時に供給される。
【００６２】
これにより、全ての画素１２ＡのスイッチＳＷ１２がオンとされるため、ＳＭ１２１に記憶されているビットＢ０の反転サブフレームデータがスイッチＳＷ１２を通してＤＭ１２２を構成する容量Ｃ１に転送されて保持されると共に、反射電極ＰＥに印加される。この容量Ｃ１によるビットＢ０の反転サブフレームデータの保持期間は、時刻Ｔ２から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ３までの１サブフレーム期間である。ここで、ビットＢ０の反転サブフレームデータはビットＢ０の正転サブフレームデータと常に逆論理値の関係にあるため、ビットＢ０の正転サブフレームデータが「１」のときは「０」、ビットＢ０の正転サブフレームデータが「０」のときは「１」である。
【００６３】
一方、共通電極電圧Ｖcomは、反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間は、図５（Ｄ）に示すように３.３Ｖよりも液晶の閾値電圧Ｖttだけ高い電圧に設定される。従って、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加される時刻Ｔ２〜Ｔ３の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、サブフレームデータのビット値が「１」のときは−Ｖtt（＝３.３Ｖ−（３.３Ｖ＋Ｖtt））となり、サブフレームデータのビット値が「０」のときは−３.３Ｖ−Ｖtt（＝０Ｖ−（３.３Ｖ＋Ｖtt））となる。
【００６４】
従って、ビットＢ０の正転サブフレームデータのビット値が「１」であった時は続いて入力されるビットＢ０の反転サブフレームデータのビット値が「０」であるため、液晶ＬＣＭの印加電圧は、−（３.３Ｖ＋Ｖtt）となり、液晶ＬＣＭに印加される電位の方向はビットＢ０の正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画素１２ＡはビットＢ０の正転サブフレームデータ表示時と同じ白を表示する。同様に、ビットＢ０の正転サブフレームデータのビット値が「０」であった時は続いて入力されるビットＢ０の反転サブフレームデータのビット値が「１」であるため、液晶ＬＣＭの印加電圧は、−Ｖttとなり、液晶ＬＣＭに印加される電位の方向はビットＢ０の正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画素１２Ａは黒を表示する。
【００６５】
従って、画素１２Ａは図５（Ｅ）に示すように、時刻Ｔ１〜時刻Ｔ３までの２サブフレーム期間は、ビットＢ０とビットＢ０の相補ビットＢ０ｂとで同じ階調を表示すると共に、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣＭの焼き付きを防止することができる。
【００６６】
続いて、上記の相補ビットＢ０ｂの反転サブフレームデータを表示しているサブフレーム期間内において、図５（Ａ）にＢ１で示すようにビットＢ１の正転サブフレームデータの画素１２ＡのＳＭ１２１への書き込みが順番に開始される。そして、画像表示部１１の全画素１２ＡのＳＭ１２１にビットＢ１の正転サブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ３で図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素１２Ａに同時に供給される。
【００６７】
これにより、全ての画素１２ＡのスイッチＳＷ１２がオンとされるため、ＳＭ１２１に記憶されているビットＢ１の正転サブフレームデータがスイッチＳＷ１２を通してＤＭ１２２を構成する容量Ｃ１に転送されて保持されると共に、反射電極ＰＥに印加される。この容量Ｃ１によるビットＢ１の正転サブフレームデータの保持期間は、時刻Ｔ３から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ４までの１サブフレーム期間である。
【００６８】
一方、共通電極電圧Ｖcomは、正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間は、図５（Ｄ）に示すように０Ｖよりも液晶の閾値電圧Ｖttだけ低い電圧に設定される。従って、ビットＢ１の正転サブフレームデータが反射電極ＰＥに印加される時刻Ｔ３〜Ｔ４の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、図５（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３.３Ｖ＋Ｖtt（＝３.３Ｖ−（−Ｖtt））となり、サブフレームデータのビット値が「０」のときは＋Ｖtt（＝０Ｖ−（−Ｖtt））となる。
【００６９】
続いて、上記のビットＢ１の正転サブフレームデータを表示しているサブフレーム期間内において、図５（Ａ）にＢ１ｂで示すようにビットＢ１の反転サブフレームデータの画素１２ＡのＳＭ１２１への書き込みが順番に開始される。そして、画像表示部１１の全画素１２ＡのＳＭ１２１にビットＢ１の反転サブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ４で図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素１２Ａに同時に供給される。
【００７０】
これにより、全ての画素１２ＡのスイッチＳＷ１２がオンとされるため、ＳＭ１２１に記憶されているビットＢ１の反転サブフレームデータがスイッチＳＷ１２を通してＤＭ１２２を構成する容量Ｃ１に転送されて保持されると共に、反射電極ＰＥに印加される。この容量Ｃ１によるビットＢ０の反転サブフレームデータの保持期間は、時刻Ｔ４から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ５までの１サブフレーム期間である。ここで、ビットＢ１の反転サブフレームデータはビットＢ１の正転サブフレームデータと常に逆論理値の関係にある。
【００７１】
一方、共通電極電圧Ｖcomは、反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間は、図５（Ｄ）に示すように３.３Ｖよりも液晶の閾値電圧Ｖttだけ高い電圧に設定される。従って、ビットＢ１の反転サブフレームデータが反射電極ＰＥに印加される時刻Ｔ４〜Ｔ５の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、サブフレームデータのビット値が「１」のときは−Ｖtt（＝３.３Ｖ−（３.３Ｖ＋Ｖtt））となり、サブフレームデータのビット値が「０」のときは−３.３Ｖ−Ｖtt（＝０Ｖ−（３.３Ｖ＋Ｖtt））となる。
【００７２】
これにより、画素１２Ａは図５（Ｅ）に示すように、時刻Ｔ３〜時刻Ｔ５までの２サブフレーム期間はビットＢ１とビットＢ１の相補ビットＢ１ｂとで同じ階調を表示すると共に、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣＭの焼き付きを防止することができる。以下、上記と同様の動作が繰り返され、本実施の形態の画素１２Ａを有する液晶表示装置によれば、複数のサブフレームの組み合わせによって階調表示を行うことができる。
【００７３】
なお、ビットＢ０と相補ビットＢ０ｂの各表示期間は同じ第１のサブフレーム期間であり、また、ビットＢ１と相補ビットＢ１ｂの各表示期間も同じ第２のサブフレーム期間であるが、第１のサブフレーム期間と第２のサブフレーム期間とは同一であるとは限らない。ここでは、一例として第２のサブフレーム期間は第１のサブフレーム期間の２倍に設定されている。また、図５（Ｅ）に示すように、ビットＢ２と相補ビットＢ２ｂの各表示期間である第３のサブフレーム期間は、第２のサブフレーム期間の２倍に設定されている。他のサブフレーム期間についても同様であり、システムに従って各サブフレーム期間の長さが所定の長さに決められ、またサブフレーム数も任意の数に決定される。
【００７４】
次に、本発明の要部の画素の他の実施の形態について説明する。
【００７５】
第１の実施の形態の画素１２Ａは、列データ線ｄを介して供給されるサブフレームデータをサンプリングして記憶する第１の信号保持手段をＳＲＡＭ２０１で構成するＳＭ１２１とし、第１の信号保持手段から供給されるサブフレームデータを所定期間保持して反射電極に印加する第２の信号保持手段をＤＲＡＭ２０２で構成するＤＭ１２２とすることで、画素の小型化等を実現した。これに対し、以下説明する画素の第２及び第３の実施の形態は、第１及び第２の信号保持手段を前記特許文献１に記載の画素と同様に、いずれもＳＲＡＭとしたものである。ただし、本発明の要部の画素の第２及び第３の実施の形態では、ＳＲＡＭを所定の構成とすることで特許文献１記載の画素に比べて動作の安定化を実現している。
【００７６】
図７は、本発明になる液晶表示装置の要部である画素の第２の実施の形態の回路図を示す。同図中、図２と同一構成部分には同一符号を付し、その説明を省略する。図７において、第２の実施の形態の画素１２Ｂは、図１中のレベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在する正転データ用列データ線ｄjと反転データ用列データ線ｄbjとを一組とする、全部でｎ組の列データ線のうちの、任意の一組の正転データ用列データ線ｄ及び反転データ用列データ線ｄｂと、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在する任意の１本の行走査線ｇとの交差部に設けられた画素で、第１のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）２１１と、第２のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）２１２と、液晶表示素子ＬＣとより構成されている。第１のＳＲＡＭ２１１は、第１及び第２のスイッチング手段を構成するスイッチＳＷ２１ａ及びＳＷ２１ｂと、第１の信号保持手段（ＳＭ）１２３とより構成される。また、第２のＳＲＡＭ２１２は、第３及び第４のスイッチング手段を構成するスイッチＳＷ２２ａ及びＳＷ２２ｂと、第２の信号保持手段（ＳＭ）１２４とより構成される。
【００７７】
スイッチＳＷ２１ａは、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄに接続され、ソースがＳＭ１２３の一方の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。スイッチＳＷ２１ｂは、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄｂに接続され、ソースがＳＭ１２３の他方の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。
【００７８】
ＳＭ１２３は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ２１及びＩＮＶ２２からなる自己保持型メモリである。インバータＩＮＶ２１は、その入力端子がインバータＩＮＶ２２の出力端子とＳＷ２１ａを構成するＮＭＯＳトランジスタのソースとスイッチＳＷ２２ａとに接続されている。インバータＩＮＶ２２は、その入力端子がインバータＩＮＶ２１の出力端子とＳＷ２１ｂを構成するＮＭＯＳトランジスタのソースとスイッチＳＷ２２ｂとに接続されている。インバータＩＮＶ２１及びＩＮＶ２２は、いずれも図３に示すような公知のＣＭＯＳインバータの構成である。
【００７９】
また、スイッチＳＷ２２ａは、ゲートがトリガ線trigに接続され、ドレインがＳＭ１２３とスイッチＳＷ２１ａとの接続点に接続され、ソースがＳＭ１２４の一方の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。スイッチＳＷ２２ｂは、ゲートがトリガ線trigに接続され、ドレインがＳＭ１２３とスイッチＳＷ２１ｂとの接続点に接続され、ソースがＳＭ１２４の他方の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。
【００８０】
また、ＳＭ１２４は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ２３及びＩＮＶ２４からなる自己保持型メモリである。インバータＩＮＶ２３は、その入力端子がインバータＩＮＶ２４の出力端子とＳＷ２２ａを構成するＮＭＯＳトランジスタのソースと反射電極ＰＥとに接続されている。インバータＩＮＶ２４は、その入力端子がインバータＩＮＶ２３の出力端子とＳＷ２２ｂを構成するＮＭＯＳトランジスタのソースとに接続されている。インバータＩＮＶ２３及びＩＮＶ２４は、インバータＩＮＶ２１及びＩＮＶ２２と同様にいずれも図３に示すような公知のＣＭＯＳインバータの構成である。
【００８１】
本実施の形態の画素１２Ｂは、図５のタイミングチャートと共に説明した動作と同様の動作を行う。画素１２Ｂは行走査信号により選択されると、スイッチＳＷ２１ａ及びＳＷ２１ｂがオンとされる。スイッチＳＷ２１ａ及びＳＷ２１ｂには列データ線ｄと列データ線ｄｂを介して互いに逆論理値の１ビットの正転サブフレームデータと１ビットの反転サブフレームデータとが供給されている。ここで、スイッチＳＷ２１ａ及びＳＷ２１ｂはＮＭＯＳトランジスタで構成されており、正転サブフレームデータ及び反転サブフレームデータがＶＤＤ側の電圧（“Ｈ”）のときには、ＮＭＯＳトランジスタの閾値電圧Ｖthにより入力されず、ＶＤＤからＶth分低い電圧しか入力されない。しかも、この電圧では電流が殆ど流れなくなる。このため、スイッチＳＷ２１ａ又はＳＷ２１ｂによりサンプリングされたＧＮＤ電位（“Ｌ”）になる正転サブフレームデータ又は反転サブフレームデータが、ＳＭ１２３に書き込まれる。
【００８２】
ＳＭ１２４へのデータ書き込みは、トリガ線trigを介して供給されるトリガパルスにより制御されるスイッチＳＷ２２ａ及びＳＷ２２ｂにより行われる。ＳＭ１２３とスイッチＳＷ２１ａとの接続点から配線ｍを介してスイッチＳＷ２２ａに供給されるデータと、ＳＭ１２３とスイッチＳＷ２１ｂとの接続点から配線ｍｂを介してスイッチＳＷ２２ｂに供給されるデータとは、互いに逆論理値の関係にある。スイッチＳＷ２２ａ及びＳＷ２２ｂは、ＮＭＯＳトランジスタで構成されており、ＶＤＤ側の電圧（“Ｈ”レベル）はＮＭＯＳトランジスタのＶthにより入力されず、ＶＤＤからＶth分低い電圧しか入力さない。しかもこの電圧ではＮＭＯＳトランジスタのＶth近辺で駆動することになるため、電流が殆ど流れなくなる。このため、ＧＮＤ電位（“Ｌ”レベル）になる配線ｍ又は配線ｍｂのデータがＳＭ１２４に書き込まれる。
【００８３】
ここで、画像表示部１１を構成する全ての画素１２ＢのＳＭ１２３にサブフレームデータが書き込まれた直後に、トリガ線trigを介して“Ｈ”レベルのトリガパルスが入力されたとき、ＳＭ１２４のデータをＳＭ１２３の記憶データに書き換える必要がある。つまり、ＳＭ１２４に記憶されているデータでＳＭ１２３のデータが書き換わってはならない。このため、ＳＭ１２４を構成するインバータの駆動力は、ＳＭ１２３を構成するインバータの駆動力よりも小さくする必要がある。つまり、ＳＭ１２３とＳＭ１２４の記憶データが異なっていた場合、“Ｈ”レベルのトリガパルスが入力された時にインバータＩＮＶ２１の出力データとインバータＩＮＶ２３の出力データとが衝突することになり、インバータＩＮＶ２１の出力データがインバータＩＮＶ２４のデータを確実に書き換えるように、インバータＩＮＶ２１の駆動力はインバータＩＮＶ２３の駆動力よりも大きくする必要がある。また、インバータＩＮＶ２２とインバータＩＮＶ２４との関係では、インバータＩＮＶ２２の出力データがインバータＩＮＶ２３のデータを確実に書き換えるように、インバータＩＮＶ２２の駆動力はインバータＩＮＶ２４の駆動力よりも大きくする必要がある。
【００８４】
このことについて図８を用いて更に説明する。インバータＩＮＶ２１とインバータＩＮＶ２３の関係を簡単に説明すると、配線ｍｂにおけるＳＭ１２３の出力データが“Ｈ”レベルの場合、インバータＩＮＶ２１を構成するＰＭＯＳトランジスタＰＴr２１がオンしている状態である。それに対し、ＳＭ１２４の配線ｍｂ側の出力データが既に“Ｌ”レベルであった場合、インバータＩＮＶ２３を構成するＮＭＯＳトランジスタＮＴr２３がオンしている状態である。
【００８５】
このときトリガパルス線trigの“Ｈ”レベルのトリガパルスによりスイッチＳＷ２２ｂを構成するＮＭＯＳトランジスタがオンし、インバータＩＮＶ２１とインバータＩＮＶ２３の出力同士が導通した場合、電流はインバータＩＮＶ２１のＰＭＯＳトランジスタＰＴr２１とインバータＩＮＶ２３のＮＭＯＳトランジスタＮＴr２３を通してＶＤＤからＧＮＤで流れる。このとき配線ｍｂの電圧はＰＭＯＳトランジスタＰＴr２１とＮＭＯＳトランジスタＮＴr２３のオン抵抗の比によって決まる。
【００８６】
逆に、配線ｍｂにおけるＳＭ１２３の出力データが“Ｌ”レベルで、ＳＭ１２４の配線ｍｂ側の出力データが既に“Ｈ”レベルであった場合、スイッチＳＷ２２ｂを構成するＮＭＯＳトランジスタがトリガパルス線trigの“Ｈ”レベルのトリガパルスによりオンし、インバータＩＮＶ２１とインバータＩＮＶ２３の出力同士が導通した場合、電流はインバータＩＮＶ２３のＰＭＯＳトランジスタＰＴr２３とインバータＩＮＶ２１のＮＭＯＳトランジスタＮＴr２１を通してＶＤＤからＧＮＤで流れる。このとき配線ｍｂの電圧はＰＭＯＳトランジスタＰＴr２３とＮＭＯＳトランジスタＮＴr２１のオン抵抗の比によって決まる。
【００８７】
また、配線ｍｂには図示しないインバータＩＮＶ２４の入力ゲートが接続されており、インバータＩＮＶ２４は配線ｍｂの電圧レベルの入力によって出力データが”Ｌ”レベルか”Ｈ”レベルに確定される。つまり、ＳＭ１２４の出力データは配線ｍｂの電圧レベルによって決定されるため、ＳＭ１２３の出力データによってＳＭ１２４のデータを書き換えるためには、インバータＩＮＶ２１、インバータＩＮＶ２２のトランジスタのオン抵抗がインバータＩＮＶ２３、インバータＩＮＶ２４のトランジスタのオン抵抗よりも低い必要がある。インバータＩＮＶ２１、インバータＩＮＶ２２のトランジスタのオン抵抗が低いことにより、ＳＭ１２３の出力データはＳＭ１２４のデータレベルによらず、確実にＳＭ１２４のデータを書き換えることができる。
【００８８】
オン抵抗が低いトランジスタを使用するということは、駆動力が高いトランジスタを使用するということで実現でき、ゲート長を小さくしたり、ゲート幅を大きくしたりすることで実現できる。
【００８９】
全画素１２ＢのＳＭ１２４にＳＭ１２３に記憶されていた１ビットのデータが一斉に書き込まれると、トリガパルス線trigのトリガパルスが“Ｌ”レベルとなり、スイッチＳＷ２２ａ及びＳＷ２２ｂがそれぞれオフとなる。このため、ＳＭ１２４は書き込んだ１ビットのデータを保持し、任意の時間（ここでは、１サブフレーム期間）、反射電極ＰＥの電位を上記保持データに応じた電位に固定することができる。
【００９０】
ＳＭ１２４に書き込まれるデータは、図５（Ｃ）に示した１サブフレーム毎に切り替わる正転データと反転データであり、一方、共通電極電位Ｖcomも図５（Ｄ）に示したように、上記の書き込みと同期して１サブフレーム毎に所定電位に交互に切り替わるため、本実施の形態の画素１２Ｂを用いた液晶表示装置によれば、第１の実施の形態の画素１２Ａを用いた液晶表示装置と同様に、サブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣＭの焼き付きを防止した表示を行うことができる。更に、本実施の形態の画素１２Ｂを用いた液晶表示装置によれば、ＳＭ１２３を構成するインバータＩＮＶ２１及びＩＮＶ２２と、ＳＭ１２４を構成するインバータＩＮＶ２３及びＩＮＶ２４の各駆動力と、スイッチＳＷ２１ａ、ＳＷ２１ｂ、ＳＷ２２ａ及びＳＷ２２ｂを構成する各トランジスタの駆動力ををそれぞれ所定の関係に設定したため、安定でかつ正確な階調表示ができる。
【００９１】
なお、スイッチＳＷ２１ａ、２１ｂ、２２ａ及び２２ｂはＰＭＯＳトランジスタにより構成してもよく、その場合は上記の説明とは逆極性として考えればよいため、詳細は割愛する。
【００９２】
次に、本発明になる液晶表示装置の要部の画素の第３の実施の形態について説明する。図９は、本発明になる液晶表示装置の要部である画素の第３の実施の形態の回路図を示す。同図中、図７と同一構成部分には同一符号を付し、その説明を省略する。
【００９３】
図９において、第３の実施の形態の画素１２Ｃは、図１中のレベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在する列データ線ｄ1〜ｄnのうちの、任意の１本の列データ線ｄと、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在する任意の１本の行走査線ｇとの交差部に設けられた画素で、第１のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）２１３と、第２のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）２１４と、液晶表示素子ＬＣとより構成されている。第１のＳＲＡＭ２１３は、第１のスイッチング手段を構成するスイッチＳＷ３１と、第１の信号保持手段（ＳＭ）１２５とより構成される。また、第２のＳＲＡＭ２１４は、第２のスイッチング手段を構成するスイッチＳＷ３２と、第２の信号保持手段（ＳＭ）１２６とより構成される。本実施の形態の画素１２Ｃは、前記画素１２Ｂと同様にＳＲＡＭ２段で構成しているが、ＳＲＡＭ２１３内のＳＭ１２５，ＳＲＡＭ２１４内のＳＭ１２６への書き込みはそれぞれ１スイッチＳＷ３１、ＳＷ３２で行う点に特徴がある。
【００９４】
スイッチＳＷ３１は、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄに接続され、ソースがＳＭ１２５の一方の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。ＳＭ１２５は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ３１及びＩＮＶ３２からなる自己保持型メモリである。インバータＩＮＶ３１は、その入力端子がインバータＩＮＶ３２の出力端子とＳＷ３１を構成するＮＭＯＳトランジスタのソースに接続されている。インバータＩＮＶ３２は、その入力端子がインバータＩＮＶ３１の出力端子とＳＷ３２を構成するＮＭＯＳトランジスタのドレインとに接続されている。インバータＩＮＶ３１及びＩＮＶ３２は、いずれも図３に示すような公知のＣＭＯＳインバータの構成である。
【００９５】
また、スイッチＳＷ３２は、ゲートがトリガ線trigに接続され、ドレインがＳＭ１２５の出力端子に接続され、ソースがＳＭ１２６の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。また、ＳＭ１２６は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ３３及びＩＮＶ３４からなる自己保持型メモリである。インバータＩＮＶ３３は、その入力端子がインバータＩＮＶ３４の出力端子と反射電極ＰＥとに接続されている。インバータＩＮＶ３４は、その入力端子がインバータＩＮＶ３３の出力端子とＳＷ３２を構成するＮＭＯＳトランジスタのソースとに接続されている。インバータＩＮＶ３３及びＩＮＶ３４は、インバータＩＮＶ３１及びＩＮＶ３２と同様にいずれも図３に示すような公知のＣＭＯＳインバータの構成である。
【００９６】
本実施の形態の画素１２Ｃは、図５のタイミングチャートと共に説明した動作と同様の動作を行う。画素１２Ｃは行走査信号により選択されると、スイッチＳＷ３１がオンとされ、その時列データ線ｄに出力される正転サブフレームデータが、スイッチＳＷ３１によりサンプリングされて画素１２ＣのＳＭ１２５に書き込まれる。以下、同様にして、画像表示部１１を構成する全ての画素１２ＣのＳＭ１２５に正転サブフレームデータの書き込みが行われ、その書き込み動作が終了した後に“Ｈ”レベルのトリガパルスが画像表示部１１を構成する全ての画素１２Ｃに同時に供給される。これにより、全ての画素１２ＣのスイッチＳＷ３２がオンとされるため、ＳＭ１２５に記憶されている正転サブフレームデータがスイッチＳＷ３２を通してＤＲＡＭ１２６に一斉に転送されて保持されると共に、反射電極ＰＥに印加される。ＳＭ１２６の正転サブフレームデータの保持期間は、次の“Ｈ”のトリガパルスがトリガ線trigに入力されるまでの１サブフレーム期間である。
【００９７】
続いて、画素表示部１１内の各画素１２Ｃは上記と同様にして行走査信号により行単位で選択されて、各画素毎に直前の正転サブフレームデータと逆論理値の反転サブフレームデータがＳＭ１２５に書き込まれる。画像表示部１１を構成する全ての画素１２ＣのＳＭ１２５への反転サブフレームデータの書き込みが終了すると、“Ｈ”レベルのトリガパルスが画像表示部１１を構成する全ての画素１２Ｃに同時に供給される。これにより、全ての画素１２ＣのスイッチＳＷ３２がオンとされるため、ＳＭ１２５に記憶されている反転サブフレームデータがスイッチＳＷ３２を通してＤＲＡＭ１２６に一斉に転送されて保持されると共に、反射電極ＰＥに印加される。ＳＭ１２６の反転サブフレームデータの保持期間は、次の“Ｈ”のトリガパルスがトリガ線trigに入力されるまでの１サブフレーム期間である。
【００９８】
ＳＭ１２５へのデータ書き込みは、上記のように１個のスイッチＳＷ３１からの入力で行われる。この場合、スイッチＳＷ３１から見てＳＭ１２５を構成している入力側のインバータＩＮＶ３１内のトランジスタは、スイッチＳＷ３１から見てＳＭ１２５を構成している出力側のインバータＩＮＶ３２内のトランジスタに比較して、駆動力の大きいトランジスタを用いている。さらにスイッチＳＷ３１を構成しているＮＭＯＳトランジスタの駆動力は、インバータＩＮＶ３２を構成しているＮＭＯＳトランジスタの駆動力よりも大きいトランジスタで構成されている。これは、前述した画素１２ＡのインバータＩＮＶ１２１及びＩＮＶ１２２とスイッチＳＷ１１との駆動力の関係と同様の理由によるので、その説明は省略する。
【００９９】
また、ＳＭ１２６へのデータ書き込みは１個のスイッチＳＷ３２を通して行われる。この場合、スイッチＳＷ３２から見てＳＭ１２６を構成している入力側のインバータＩＮＶ３３内のトランジスタは、駆動力が大きいトランジスタを用い、スイッチＳＷ３２から見てＳＭ１２６を構成している出力側のインバータＩＮＶ３４内のトランジスタは、駆動力の小さいトランジスタを用いている。
【０１００】
こうすることによって、トリガパルスが”Ｈ”レベルとなってスイッチＳＷ３２がオンした場合において、ＳＭ１２５とＳＭ１２６の記憶データが異なる場合、インバータＩＮＶ３１の出力データとインバータＩＮＶ３４の出力データとが衝突することになるが、インバータＩＮＶ３１の駆動力はインバータＩＮＶ３４の駆動力よりも大きいため、ＳＭ１２５のデータがＳＭ１２６のデータに書き換わることなく、ＳＭ１２６のデータがＳＭ１２５のデータに書き換えることができる。
【０１０１】
更に、スイッチＳＷ３２を構成しているＮＭＯＳトランジスタの駆動力は、インバータＩＮＶ３４を構成しているＮＭＯＳトランジスタの駆動力よりも大きいトランジスタで構成されている。これは、ＳＭ１２６のデータを書き換える場合、特にＳＭ１２６のスイッチＳＷ３２側の入力側電圧ｂが“Ｌ”レベルで、ＳＭ１２５のデータが“Ｈ”レベルの場合、インバータＩＮＶ３３が反転する閾値電圧よりも電圧ｂを高くする必要があるからである。
【０１０２】
すなわち、電圧ｂはインバータＩＮＶ３４を構成するＮＭＯＳトランジスタの電流とスイッチＳＷ３２の電流との比によって決まる。このとき、スイッチＳＷ３２はＮＭＯＳトランジスタであるため、ＶＤＤ側の電圧はＮＭＯＳトランジスタの閾値Ｖthにより入力されず、“Ｈ”レベルの電圧はＶＤＤからＶth分低い電圧になる。しかも、この電圧ではＮＭＯＳトランジスタのＶth近辺で駆動することになるため、電流が殆ど流れなくなる。つまり、入力スイッチＳＷ３２を導通する電圧ｂが高くなるほど、スイッチＳＷ３２で流す電流は少なくなる。つまり、電圧ｂがＳＭ１２６の入力側インバータＩＮＶ３３が“Ｈ”レベルに反転する閾値電圧以上に達するためには、スイッチＳＷ３２に流れる電流が、インバータＩＮＶ３４を構成するＮＭＯＳトランジスタを流れる電流より大きい必要がある。この駆動力の比を考慮して、スイッチＳＷ３２のトランジスタサイズと、インバータＩＮＶ３４を構成するＮＭＯＳトランジスタのトランジスタサイズを決める必要がある。
【０１０３】
全画素１２ＣのＳＭ１２６にＳＭ１２５に記憶されていた１ビットのデータが一斉に書き込まれると、トリガパルス線trigのトリガパルスが“Ｌ”レベルとなり、スイッチＳＷ２３がオフとなる。このため、ＳＭ１２６は書き込んだ１ビットのデータを保持し、任意の時間（ここでは、１サブフレーム期間）、反射電極ＰＥの電位を上記保持データに応じた電位に固定することができる。
【０１０４】
ＳＭ１２６に書き込まれるデータは、図５（Ｃ）に示した１サブフレーム毎に切り替わる正転データと反転データであり、一方、共通電極電位Ｖcomも図５（Ｄ）に示したように、上記の書き込みと同期して１サブフレーム毎に所定電位に交互に切り替わるため、本実施の形態の画素１２Ｃを用いた液晶表示装置によれば、上記の各実施の形態の画素１２Ａ又は１２Ｂを用いた液晶表示装置と同様に、サブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣＭの焼き付きを防止した表示を行うことができる。更に、本実施の形態の画素１２Ｃを用いた液晶表示装置によれば、ＳＭ１２５を構成するインバータＩＮＶ３１及びＩＮＶ３２と、ＳＭ１２６を構成するインバータＩＮＶ３３及びＩＮＶ３４の各駆動力と、スイッチＳＷ３１及びＳＷ３２を構成する各トランジスタの駆動力をそれぞれ所定の関係に設定したため、安定でかつ正確な階調表示ができる。
【０１０５】
なお、スイッチＳＷ３１及び３２はＰＭＯＳトランジスタにより構成してもよく、その場合は上記の説明とは逆極性として考えればよいため、詳細は割愛する。
【０１０６】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば画素電極は反射電極ＰＥとして説明したが、透過電極であってもよい。
【符号の説明】
【０１０７】
１０ 液晶表示装置
１１ 画像表示部
１２、１２Ａ、１２Ｂ、１２Ｃ 画素
１３ タイミングジェネレータ
１４ 垂直シフトレジスタ
１５ データラッチ回路
１６ 水平ドライバ
１１２ 容量Ｃ１用電極
１２１、１２３、１２５ 第１の信号保持手段（ＳＭ）
１２２ 第２の信号保持手段（ＤＭ）
１２４、１２６ 第２の信号保持手段（ＳＭ）
２０１、２１１〜２１４ スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）
２０２ ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
１６１ 水平シフトレジスタ
１６２ ラッチ回路
１６３ レベルシフタ／画素ドライバ
ｄ1〜ｄn 列データ線
ｇ1〜ｇm 行走査線
trig トリガ線
trigｂ 反転トリガパルス用トリガ線
ＬＣ 液晶表示素子
ＬＣＭ 液晶
ＰＥ 反射電極
ＣＥ 共通電極
Ｃ１ 容量
ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ３１、ＩＮＶ３２ インバータ
Ｔr１、ＮＴr、ＮＴr１２、ＮＴr２１、ＮＴr２３ ＮチャネルＭＯＳ型トランジスタ（ＮＭＯＳトランジスタ）
Ｔr２、ＰＴr、ＰＴr１１、ＰＴr２１、ＰＴr２３ ＰチャネルＭＯＳ型トランジスタ（ＰＭＯＳトランジスタ）
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特に複数ビットで表わされる階調レベルに応じて、複数のサブフレームの組み合わせによって階調表示を行う液晶表示装置に関する。
【背景技術】
【０００２】
従来より、液晶表示装置における中間調表示方式の１つとして、サブフレーム駆動方式が知られている。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（例えば、動画の場合には１画像の表示単位である１フレーム）を複数のサブフレームに分割し、表示すべき階調に応じたサブフレームの組み合わせで画素を駆動する。表示される階調は、所定の期間に占める画素の駆動期間の割合によって決まり、この割合は、サブフレームの組み合わせによって特定される。
【０００３】
このサブフレーム駆動方式の液晶表示装置において、各画素が、マスターラッチ及びスレーブラッチと、液晶表示素子と、第１〜第３の計３つのスイッチングトランジスタとから構成されるものが知られている（例えば、特許文献１参照）。この画素では、マスターラッチは２つの入力端子のうち一方の入力端子に１ビットの第１のデータが第１のスイッチングトランジスタを通して印加されると共に、他方の入力端子に第１のデータとは相補的な関係にある第２のデータが第２のスイッチングトランジスタを通して印加され、行走査線を介して印加される行選択信号によりその画素が選択されたときに、上記の第１及び第２のスイッチングトランジスタをオン状態として第１のデータを書き込む。例えば、第１のデータが論理値「１」で、第２のデータが論理値「０」のとき、その画素が表示を行う。
【０００４】
全ての画素に対して上記と同様の動作により各データの書き込み後、そのサブフレーム期間内で全画素の第３のスイッチングトランジスタをオン状態としてマスターラッチに書き込んだデータを同時に読み出してスレーブラッチへ読み出しスレーブラッチから液晶表示素子の画素電極にそのスレーブラッチでラッチしたデータを印加する。以下、各サブフレーム毎に上記の動作を繰り返し、１フレーム期間内の全てのサブフレームの組み合わせによって所望の階調表示を行う。
【０００５】
すなわち、サブフレーム駆動方式の液晶表示装置においては、１フレーム期間内の全てのサブフレームは、その表示期間が同一又は異なる所定の期間に予め割り当てられており、各画素において最大階調表示時は全てのサブフレームにおいて表示を行い、最小階調表示時は全てのサブフレームにおいて非表示とし、それ以外の階調の場合は表示する階調に応じて表示するサブフレームを選択する。この従来の液晶表示装置は、入力されるデータが階調を示すデジタルデータであり、２段ラッチ構成のデジタル駆動方式でもある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００１−５２３８４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の従来の液晶表示装置では、各画素内の２つのラッチはそれぞれ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）で構成されるため、トランジスタ数が多くなり、画素小型化が困難である。また、上記の２つのラッチをＳＲＡＭで構成した場合において、安定した動作ができるＳＲＡＭとスイッチングトランジスタとの具体的回路構成については、上記の特許文献１には開示されていない。
【０００８】
本発明は以上の点に鑑みなされたもので、画素内に２つのＳＲＡＭを用いた画素に比べて画素小型化を可能にした液晶表示装置を提供することを目的とする。
【０００９】
また、本発明の他の目的は、各画素内に２つのＳＲＡＭを用意した構成においても安定な動作を行い得る画素を備える液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、第１の発明の液晶表示装置は、複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、映像信号の各フレームを映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、列データ線を介してサンプリングする第１のスイッチング手段と、第１のスイッチング手段と共にスタティック・ランダム・アクセス・メモリを構成しており、第１のスイッチング手段によりサンプリングされたサブフレームデータを記憶する第１の信号保持手段と、第１の信号保持手段に記憶されたサブフレームデータを出力させる第２のスイッチング手段と、第２のスイッチング手段と共にダイナミック・ランダム・アクセス・メモリを構成しており、第２のスイッチング手段を通して供給される第１の信号保持手段に記憶されたサブフレームデータで記憶内容が書き換えられ、出力データを画素電極に印加する第２の信号保持手段とを備え、
画像表示部を構成する複数の画素のうち、行単位の画素毎にサブフレームデータを第１の信号保持手段に書き込むことを繰り返して複数の画素の全てに書き込んだ後、トリガパルスにより複数の画素全ての第２のスイッチング手段をオンにして、第１の信号保持手段に記憶されたサブフレームデータにより複数の画素の第２の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行う画素制御手段を有することを特徴とする。
【００１１】
また、上記目的を達成するため、第２の発明の液晶表示装置は、第２の信号保持手段は容量により構成されており、第２のスイッチング手段は、互いに逆極性の２つのトリガパルスによりスイッチング制御されるトランスミッションゲートにより構成されていることを特徴とする。
【００１２】
また、上記目的を達成するため、第３の発明の液晶表示装置は、第１のスイッチング手段は１つの第１のトランジスタにより構成され、第１の信号保持手段は互いの出力端子が他方の入力端子に接続された第１及び第２のインバータから構成されており、第１及び第２のインバータのうち、第１のトランジスタからみて入力側の第１のインバータを構成する第２のトランジスタの駆動力が、第１のトランジスタからみて出力側の第２のインバータを構成する第３のトランジスタの駆動力よりも大に設定され、かつ、第１のトランジスタの駆動力は第２のインバータを構成する第３のトランジスタの駆動力よりも大に設定されていることを特徴とする。
【００１３】
また、上記目的を達成するため、第４の発明の液晶表示装置は、トランスミッションゲートを構成する２つのトランジスタが表面に形成された基板の上方に多層配線層が形成されており、多層配線層のうち中間の一つの配線層と層間絶縁膜との間に形成された電極により容量が形成され、多層配線層のうち最上層の配線層により画素電極が形成されていることを特徴とする。
【００１４】
また、上記目的を達成するため、第５の発明の液晶表示装置は、２本の列データ線を一組とする複数組の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、映像信号の各フレームを映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための正転サブフレームデータを、一組の２本の列データ線のうち一方の列データ線を介してサンプリングする第１のスイッチング手段と、正転サブフレームデータと逆論理値の関係にある反転サブフレームデータを、一組の２本の列データ線のうち他方の列データ線を介してサンプリングする第２のスイッチング手段と、第１及び第２のスイッチング手段によりそれぞれサンプリングされた正転サブフレームデータ及び反転サブフレームデータを記憶する、互いの出力端子が他方の入力端子に接続された第１及び第２のインバータからなり、第１及び第２のスイッチング手段と共に第１のスタティック・ランダム・アクセス・メモリを構成する第１の信号保持手段と、第１の信号保持手段と第１のスイッチング手段との接続点から正転サブフレームデータを出力させる第３のスイッチング手段と、第１の信号保持手段と第２のスイッチング手段との接続点から反転サブフレームデータを出力させる第４のスイッチング手段と、第３及び第４のスイッチング手段を通して供給される第１の信号保持手段に記憶された正転サブフレームデータ及び反転サブフレームデータで記憶内容が書き換えられ、出力データを画素電極に印加する、互いの出力端子が他方の入力端子に接続された第３及び第４のインバータからなり、第３及び第４のスイッチング手段と共に第２のスタティック・ランダム・アクセス・メモリを構成する第２の信号保持手段とを備え、
第１及び第２のインバータのうち第１のスイッチング手段に出力端子が接続された第２のインバータの駆動力が、第２のスイッチング手段に出力端子が接続された第１のインバータの駆動力よりも小に設定されると共に、第１及び第２のインバータの駆動力は、第３及び第４のインバータの駆動力よりも大に設定されており、画像表示部を構成する複数の画素のうち、行単位の画素毎に正転サブフレームデータ及び反転サブフレームデータを第１の信号保持手段に書き込むことを繰り返して複数の画素の全てに書き込んだ後、トリガパルスにより複数の画素全ての第３及び第４のスイッチング手段をオンにして、第１の信号保持手段に記憶された正転サブフレームデータ及び反転サブフレームデータにより複数の画素の第２の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行う画素制御手段を有することを特徴とする。
【００１５】
更に、上記目的を達成するため、第６の発明の液晶表示装置は、複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、映像信号の各フレームを映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、列データ線を介してサンプリングする１つのトランジスタから構成された第１のスイッチング手段と、第１のスイッチング手段によりサンプリングされたサブフレームデータを記憶する、互いの出力端子が他方の入力端子に接続された第１及び第２のインバータからなり、第１のスイッチング手段と共に第１のスタティック・ランダム・アクセス・メモリを構成する第１の信号保持手段と、第１の信号保持手段に記憶されたサブフレームデータを出力させる１つのトランジスタから構成された第２のスイッチング手段と、第２のスイッチング手段を通して供給される第１の信号保持手段に記憶されたサブフレームデータで記憶内容が書き換えられ、出力データを画素電極に印加する、互いの出力端子が他方の入力端子に接続された第３及び第４のインバータからなり、第２のスイッチング手段と共に第２のスタティック・ランダム・アクセス・メモリを構成する第２の信号保持手段とを備え、
第１及び第２のインバータのうち第１のスイッチング手段に出力端子が接続された第２のインバータの駆動力が、第１のインバータの駆動力よりも小に設定されると共に第１のスイッチング手段を構成するトランジスタの駆動力よりも小に設定され、第３及び第４のインバータのうち第２のスイッチング手段に出力端子が接続された第４のインバータの駆動力が、第３のインバータの駆動力よりも小に設定されると共に第２のスイッチング手段を構成するトランジスタの駆動力よりも小に設定され、かつ、第１のインバータの駆動力は第４のインバータの駆動力よりも大に設定されており、
画像表示部を構成する複数の画素のうち、行単位の画素毎にサブフレームデータを第１の信号保持手段に書き込むことを繰り返して複数の画素の全てに書き込んだ後、トリガパルスにより複数の画素全ての第２のスイッチング手段をオンにして、第１の信号保持手段に記憶されたサブフレームデータにより複数の画素の第２の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行う画素制御手段を有することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、画素内に２つのＳＲＡＭを用いた従来の液晶表示装置に比べて画素の小型化を可能にできる。また、本発明によれば、画素内に２つのＳＲＡＭを用意した場合においても従来の液晶表示装置に比べて安定な動作を行うことができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の液晶表示装置の一実施の形態の全体構成図である。
【図２】本発明の要部である画素の第１の実施の形態の回路図である。
【図３】インバータの一例の回路図である。
【図４】図２に示す一画素の一例の断面構造図である。
【図５】本発明の液晶表示装置における画素の動作説明用タイミングチャートである。
【図６】液晶表示装置の液晶の飽和電圧および液晶の閾値電圧を、２値重みつきパルス幅変調データとして多重化する説明図である。
【図７】本発明の要部である画素の第２の実施の形態の回路図である。
【図８】図７の２つのＳＲＡＭを構成する各インバータ間の駆動力の大小関係を説明する図である。
【図９】本発明の要部である画素の第３の実施の形態の回路図である。
【発明を実施するための形態】
【００１８】
以下、図面を用いて本発明の実施形態について説明する。
【００１９】
図１は、本発明になる液晶表示装置の一実施の形態のブロック図を示す。同図において、本実施の形態の液晶表示装置１０は、複数の画素１２が規則的に配置された画像表示部１１と、タイミングジェネレータ１３と、垂直シフトレジスタ１４と、データラッチ回路１５と、水平ドライバ１６とから構成される。更に、水平ドライバ１６は、水平シフトレジスタ１６１と、ラッチ回路１６２と、レベルシフタ／画素ドライバ１６３とから構成される。
【００２０】
画像表示部１１は、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在するｍ本（ｍは２以上の自然数）の行走査線ｇ1〜ｇmと、レベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在するｎ本（ｎは２以上の自然数）の列データ線ｄ1〜ｄnとが交差する各交差部に設けられ、二次元マトリクス状に配置された、全部でｍ×ｎ個の画素１２を有する。本発明は画素１２の回路構成に特徴があり、その各実施の形態については後述する。画像表示部１１内の全ての画素１２は、一端がタイミングジェネレータ１３に接続されたトリガ線trigに共通接続されている。
【００２１】
なお、図１では列データ線はｎ本の列データ線ｄ1〜ｄnを示しているが、正転データ用列データ線ｄjと反転データ用列データ線ｄbjとを一組とする、全部でｎ組の列データ線を使用する場合もある。正転データ用列データ線ｄjが伝送する正転データと、反転データ用列データ線ｄbjが伝送する反転データとは、常に逆論理値の関係（相補的な関係）にある１ビットのデータである。また、トリガ線trigも図１では１本のみ示しているが、正転トリガパルス用トリガ線trigと反転トリガパルス用トリガ線trigｂとからなる２本のトリガ線を使用する場合もある。正転トリガパルス用トリガ線trigが伝送する正転トリガパルスと、反転トリガパルス用トリガ線trigｂが伝送する反転トリガパルスとは、常に逆論理値の関係（相補的な関係）にある。
【００２２】
タイミングジェネレータ１３は、上位装置２０から垂直同期信号Ｖst、水平同期信号Ｈst、基本クロックＣＬＫといった外部信号を入力信号として受け、これらの外部信号に基づいて、交流化信号ＦＲ、ＶスタートパルスＶＳＴ、ＨスタートパルスＨＳＴ、クロック信号ＶＣＫ及びＨＣＫ、ラッチパルスＬＴ、トリガパルスＴＲＩなどの各種の内部信号を生成する。
【００２３】
上記の内部信号のうち、交流化信号ＦＲは、１サブフレーム毎に極性反転する信号であり、画像表示部１１を構成する画素１２内の液晶表示素子の共通電極に、後述する共通電極電圧Ｖcomとして供給される。スタートパルスＶＳＴは、後述する各サブフレームの開始タイミングに出力されるパルス信号であり、このスタートパルスＶＳＴによって、サブフレームの切替わりが制御される。スタートパルスＨＳＴは、水平シフトレジスタ１６１に入力する開始タイミングに出力されるパルス信号である。クロック信号ＶＣＫは、垂直シフトレジスタ１４における１水平走査期間（１Ｈ）を規定するシフトクロックであり、ＶＣＫのタイミングで垂直シフトレジスタ１４がシフト動作を行う。クロック信号ＨＣＫは、水平シフトレジスタ１６１におけるシフトクロックであり、３２ビット幅でデータをシフトしていくための信号である。
【００２４】
ラッチパルスＬＴは、水平シフトレジスタ１６１が水平方向の１行の画素数分のデータをシフトし終わったタイミングで出力されるパルス信号である。トリガパルスＴＲＩは、トリガ線trigを通して画像表示部１１内の全画素１２に供給されるパルス信号である。このトリガパルスＴＲＩは、サブフレーム期間内で画像表示部１１内の各画素１２内の第１の信号保持手段に順次データを書き込み終わった直後に出力され、そのサブフレーム期間内で画像表示部１１内の全画素１２の第１の信号保持手段のデータを同じ画素内の第２の信号保持手段に一度に転送する。
【００２５】
垂直シフトレジスタ１４は、それぞれのサブフレームの最初に供給されるＶスタートパルスＶＳＴを、クロック信号ＶＣＫに従って転送し、行走査線ｇ1〜ｇmに対して行走査信号を１Ｈ単位で順次排他的に供給する。これにより、画像表示部１１おいて最も上にある行走査線ｇ1から最も下にある行走査線ｇmに向って、行走査線が１本ずつ順次１Ｈ単位で選択されていく。
【００２６】
データラッチ回路１５は、図示しない外部回路から供給される１サブフレーム毎に分割された３２ビット幅のデータを、上位装置２０からの基本信号ＣＬＫに基づいてラッチした後、基本信号ＣＬＫに同期して水平シフトレジスタ１６１へ出力する。ここで、映像信号の１フレームを、その映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームに分割してサブフレームの組み合わせによって階調表示を行う本実施の形態では、上記の外部回路は映像信号の各画素毎の階調を示す階調データを、上記複数のサブフレーム全体で各画素の階調を表示するための各サブフレーム単位の１ビットのサブフレームデータに変換する。そして、上記外部回路は、更に同じサブフレームにおける３２画素分の上記サブフレームデータをまとめて上記３２ビット幅のデータとしてデータラッチ回路１５に供給している。
【００２７】
水平シフトレジスタ１６１は、１ビットシリアルデータの処理系でみた場合、タイミングジェネレータ１３から１Ｈの最初に供給されるＨスタートパルスＨＳＴによりシフトを開始し、データラッチ回路１５から供給される３２ビット幅のデータをクロック信号ＨＣＫに同期してシフトする。ラッチ回路１６２は、水平シフトレジスタ１６１が画像表示部１１の１行分の画素数ｎと同じｎビット分のデータをシフトし終わった時点でタイミングジェネレータ１３から供給されるラッチパルスＬＴに従って、水平シフトレジスタ１６１から並列に供給されるｎビット分のデータ（すなわち、同じ行のｎ画素分のサブフレームデータ）をラッチし、レベルシフタ／画素ドライバ１６３のレベルシフタへ出力する。ラッチ回路１６２へのデータ転送が終了すると、タイミングジェネレータ１３からＨスタートパルスが再び出力され、水平シフトレジスタ１６１はクロック信号ＨＣＫに従ってデータラッチ回路１５からの３２ビット幅のデータのシフトを再開する。
【００２８】
レベルシフタ／画素ドライバ１６３のレベルシフタは、ラッチ回路１６２によりラッチされて供給される１行のｎ画素に対応したｎ個のサブフレームデータの信号レベルを液晶駆動電圧までレベルシフトする。レベルシフタ／画素ドライバ１６３の画素ドライバは、レベルシフト後の１行のｎ画素に対応したｎ個のサブフレームデータをｎ本のデータ線ｄ1〜ｄnに並列に出力する。
【００２９】
水平ドライバ１６を構成する水平シフトレジスタ１６１、ラッチ回路１６２及びレベルシフタ／画素ドライバ１６３は、１Ｈ内において今回データを書き込む画素行に対するデータの出力と、次の１Ｈ内でデータを書き込む画素行に関するデータのシフトとを並行して行う。ある水平走査期間において、ラッチされた１行分のｎ個のサブフレームデータが、データ信号としてそれぞれｎ本のデータ線ｄ1〜ｄnに並列に、かつ、一斉に出力される。
【００３０】
画像表示部１１を構成する複数の画素１２のうち、垂直シフトレジスタ１４からの行走査信号により選択された１行のｎ個の画素１２は、レベルシフタ／画素ドライバ１６３から一斉に出力された１行分のｎ個のサブフレームデータをｎ本のデータ線ｄ1〜ｄnを介してサンプリングして各画素１２内の後述する第１の信号保持手段に書き込む。
【００３１】
次に、本発明の液晶表示装置の要部の画素１２の各実施の形態について詳細に説明する。
【００３２】
図２は、本発明の要部である画素の第１の実施の形態の回路図を示す。同図において、本実施の形態の画素１２Ａは、図１中の任意の１本の列データ線ｄと任意の１本の行走査線ｇとの交差部に設けられた画素で、第１のスイッチング手段を構成するスイッチＳＷ１１と第１の信号保持手段（ＳＭ）１２１とから構成されるスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）２０１と、第２のスイッチング手段を構成するスイッチＳＷ１２と第２の信号保持手段（ＤＭ）１２２とから構成されるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）２０２と、液晶表示素子ＬＣとより構成されている。液晶表示素子ＬＣは、離間対向配置された反射電極ＰＥと共通電極ＣＥとの間の空間に、液晶ＬＣＭが充填封入された公知の構造である。
【００３３】
スイッチＳＷ１１は、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄに接続され、ソースがＳＭ１２１の入力端子に接続されているＮチャネルＭＯＳ型トランジスタ（以下、ＮＭＯＳトランジスタという）により構成されている。ＳＭ１２１は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ１１及びＩＮＶ１２からなる自己保持型メモリである。インバータＩＮＶ１１は、その入力端子がインバータＩＮＶ１２の出力端子とＳＷ１１を構成するＮＭＯＳトランジスタのソースとに接続されている。インバータＩＮＶ１２は、その入力端子がスイッチＳＷ１２とインバータＩＮＶ１１の出力端子とに接続されている。インバータＩＮＶ１１及びＩＮＶ１２は、いずれも図３に示すような、互いのゲート同士及びドレイン同士が接続された、ＰチャンネルＭＯＳ型トランジスタ（以下、ＰＭＯＳトランジスタという）ＰＴr及びＮＭＯＳトランジスタＮＴrとからなる公知のＣＭＯＳインバータの構成であるが、それぞれの駆動力が異なる。
【００３４】
すなわち、スイッチＳＷ１１から見てＳＭ１２１を構成している入力側のインバータＩＮＶ１１内のトランジスタは、スイッチＳＷ１１から見てＳＭ１２１を構成している出力側のインバータＩＮＶ１２内のトランジスタに比較して、駆動力の大きいトランジスタを用いている。さらにスイッチＳＷ１１を構成しているＮＭＯＳトランジスタの駆動力は、インバータＩＮＶ１２を構成しているＮＭＯＳトランジスタの駆動力よりも大きいトランジスタで構成されている。
【００３５】
これは、ＳＭ１２１のデータを書き換える場合、特にＳＭ１２１のスイッチＳＷ１１の入力側の電圧ａが“Ｌ”レベルで、列データ線ｄを介して送られてくるデータが“Ｈ”レベルの場合、インバータＩＮＶ１１が反転する入力電圧よりも電圧ａを高くする必要があるからである。“Ｈ”レベルのときの電圧ａはインバータＩＮＶ１２を構成するＮＭＯＳトランジスタの電流とスイッチＳＷ１１を構成するＮＭＯＳトランジスタの電流との比によって決まる。このとき、スイッチＳＷ１１はＮＭＯＳトランジスタであるため、スイッチＳＷ１１がオンのときは列データ線ｄを介して送られてくる電源のＶＤＤ側の電圧はトランジスタの閾値電圧ＶthによりＳＭ１２１に入力されず、“Ｈ”レベルの電圧はＶＤＤからＶth分低い電圧になる。しかもこの電圧ではトランジスタのＶth近辺で駆動することになるため、電流が殆ど流れなくなる。つまり、スイッチＳＷ１１を導通する電圧ａが高くなるほど、スイッチＳＷ１１で流す電流は少なくなる。
【００３６】
つまり、電圧ａが“Ｈ”レベルのときにインバータＩＮＶ１１の入力側のトランジスタが反転する電圧以上に達するためには、スイッチＳＷ１１に流れる電流が、出力側のインバータＩＮＶ１２のトランジスタを構成するＮＭＯＳトランジスタを流れる電流よりも大きい必要がある。従って、スイッチＳＷ１１を構成しているＮＭＯＳトランジスタの駆動力はインバータＩＮＶ１２を構成しているＮＭＯＳトランジスタの駆動力よりも大きく構成するため、これを考慮してスイッチＳＷ１１を構成しているＮＭＯＳトランジスタのトランジスタサイズと、インバータＩＮＶ１２を構成しているＮＭＯＳトランジスタのトランジスタサイズとを決める必要がある。
【００３７】
スイッチＳＷ１２は、互いのドレイン同士が接続され、かつ、互いのソース同士が接続されたＮＭＯＳトランジスタＴr1とＰＭＯＳトランジスタＴr2とからなる公知のトランスミッションゲートの構成とされている。ＮＭＯＳトランジスタＴr1のゲートは正転トリガパルス用トリガ線trigに接続され、ＰＭＯＳトランジスタＴr2のゲートは反転トリガパルス用トリガ線trigｂに接続されている。
【００３８】
また、スイッチＳＷ１２は一方の端子がＳＭ１２１に接続され、他方の端子がＤＭ１２２と液晶表示素子ＬＣの反射電極ＰＥとにそれぞれ接続されている。従って、スイッチＳＷ１２はトリガ線trigを介して供給される正転トリガパルスが“Ｈ”レベル（このときは、トリガ線trigｂを介して供給される反転トリガパルスは“Ｌ”レベル）のときはオンとされ、ＳＭ１２１の記憶データを読み出してＤＭ１２２及び反射電極ＰＥへ転送する。また、スイッチＳＷ１２はトリガ線trigを介して供給される正転トリガパルスが“Ｌ”レベル（このときは、トリガ線trigｂを介して供給される反転トリガパルスは“Ｈ”レベル）のときはオフとされ、ＳＭ１２１の記憶データの読み出しは行わない。
【００３９】
スイッチＳＷ１２はＮＭＯＳトランジスタＴr1とＰＭＯＳトランジスタＴr2とからなる公知のトランスミッションゲートの構成とされているため、ＧＮＤからＶＤＤまでの範囲の電圧をオン、オフすることができる。つまり、ＮＭＯＳトランジスタＴr1とＰＭＯＳトランジスタＴr2の各ゲートに印加される信号がＧＮＤ側の電位（“Ｌ”レベル）のときは、ＰＭＯＳトランジスタＴr2が導通することができない代わりに、ＮＭＯＳトランジスタＴr1が低抵抗で導通することができる。一方、ゲート入力信号がＶＤＤ側の電位（“Ｈ”レベル）のときはＮＭＯＳトランジスタＴr1が導通することができない代わりに、ＰＭＯＳトランジスタＴr2が低抵抗で導通することができる。従って、トリガ線trigを介して供給される正転トリガパルスと、トリガ線trigｂを介して供給される反転トリガパルスとにより、スイッチＳＷ１２を構成するトランスミッションゲートをオン／オフ制御することによって、ＧＮＤからＶＤＤまでの電圧範囲を低抵抗、高抵抗でスイッチングすることができる。
【００４０】
ＤＭ１２２は、容量Ｃ１により構成されている。ここで、ＳＭ１２１の記憶データとＤＭ１２２の保持データとが異なっていた場合、スイッチＳＷ１２がオンとされ、ＳＭ１２１の記憶データがＤＭ１２２へ転送されたときには、ＤＭ１２２の保持データをＳＭ１２１の記憶データで置き換える必要がある。
【００４１】
ＤＭ１２２を構成する容量Ｃ１の保持データが書き換わる場合、その保持データは充電、または放電によって変化し、また容量Ｃ１の充放電はインバータＩＮＶ１１の出力信号によって駆動される。容量Ｃ１の保持データを充電によって“Ｌ”レベルから“Ｈ”レベルに書き換える場合、インバータＩＮＶ１１の出力信号は“Ｈ”であり、このときＩＮＶ１１を構成するＰＭＯＳトランジスタ（図３のＰＴr）がオン、ＮＭＯＳトランジスタ（図３のＮＴr）がオフするため、インバータＩＮＶ１１のＰＭＯＳトランジスタのソースに接続されている電源電圧ＶＤＤによって容量Ｃ１が充電される。一方、容量Ｃ１の保持データを放電によって“Ｈ”レベルから“Ｌ”レベルに書き換える場合、インバータＩＮＶ１１の出力信号は“Ｌ”レベルであり、このときインバータＩＮＶ１１を構成するＮＭＯＳトランジスタ（図３のＮＴr）がオン、ＰＭＯＳトランジスタ（図３のＰＴr）がオフするため、容量Ｃ１の蓄積電荷がインバータＩＮＶ１１のＮＭＯＳトランジスタ（図３のＮＴr）を通してＧＮＤへ放電される。スイッチＳＷ１２は、上述したトランスミッションゲートを用いたアナログスイッチの構成であるため、上記の容量Ｃ１の高速な充放電が可能になる。
【００４２】
更に、本実施の形態ではインバータＩＮＶ１１の駆動力は、インバータＩＮＶ１２の駆動力よりも大きく設定されているため、ＤＭ１２２を構成する容量Ｃ１を高速に充放電駆動することが可能である。また、スイッチＳＷ１２をオンにすると、容量Ｃ１に蓄えられた電荷はインバータＩＮＶ１２の入力ゲートにも影響を与えるが、インバータＩＮＶ１２に対してインバータＩＮＶ１１の駆動力を大きく設定していることにより、インバータＩＮＶ１２のデータ入力反転よりもインバータＩＮＶ１１による容量Ｃ１の充放電が優先され、ＳＭ１２１の記憶データを書き換えてしまうことはない。
【００４３】
なお、ＳＲＡＭ２０１とＤＲＡＭ２０２をそれぞれ容量とスイッチとからなる２段のＤＲＡＭ構成とすることも考えられるが、この場合、ＳＭ１２１の代わりに用いられる容量とＤＭを構成する容量とを導通させた場合、電荷の中和が発生してＧＮＤ，ＶＤＤ電圧の振幅はとれなくなる。これに対し、図２に示した画素１２Ａによれば、ＧＮＤ，ＶＤＤ電圧の振幅で１ビットデータをＳＭ１２１からＤＭ１２２へ転送することができ、同じ電源電圧で駆動した場合、液晶表示素子ＬＣの印加電圧を高く設定することができるようになり、ダイナミックレンジを大きく取ることが可能になる。
【００４４】
また、ＳＲＡＭ２０１を容量とスイッチとからなる構成に変更し、ＤＲＡＭ２０２をＳＲＡＭに変更することも考えられるが、この場合は図２の本実施の形態の画素１２Ａと比較して動作が不安定という問題がある。すなわち、上記構成の場合ＳＭ１２１の代わりに用いられる容量に蓄えた電荷によってＤＭ１２２の代わりに用いられるＳＲＡＭの記憶データを書き換える必要があるが、通常は容量の電荷保持能力よりもＳＲＡＭによるメモリのデータ保持能力が強いため、ＤＭ１２２の代わりに用いられるＳＲＡＭの記憶データによって前段のＳＭ１２１の代わりに用いられる容量の電荷を書き換えてしまう、という不具合が生じる可能性がある。更に、この場合、ＳＭ１２１の代わりに用いられる容量が後段ＳＲＡＭデータによって書き換わらないようにすると、容量を大きく取る必要があるため、画素ピッチが増大し、画素小型化に向かないという課題がある。
【００４５】
図２に示した本実施の形態の画素１２Ａによれば、上記のように、液晶表示素子ＬＣの印加電圧を高く設定することができ、ダイナミックレンジを大きく取ることが可能になるという効果だけではなく、画素の小型化が可能であるという大なる効果が得られる。この画素の小型化は、図２に示したようにインバータＩＮＶ１１及びＩＮＶ１２が各２個のトランジスタから構成されるので、計７個のトランジスタと１つの容量Ｃ１とから構成され、従来の画素よりも少ない数の構成素子により画素を構成できるからという理由に加えて、以下に説明するように、ＳＭ１２１とＤＭ１２２と反射電極ＰＥとを、素子の高さ方向に有効に配置することができるという理由による。
【００４６】
図４は、本発明になる液晶表示装置の要部の画素の一実施の形態の断面構成図を示す。図２に示した容量Ｃ１には、配線間で容量を形成するＭＩＭ（Metal−Insulator−Metal）容量や、基板-ポリシリコン間で容量を形成するDiffusion容量、２層ポリシリコン間で容量を形成するＰＩＰ（Poly−Insulator−Poly）容量などを用いることができる。図４は、このうちＭＩＭにより容量Ｃ１を構成した場合の液晶表示装置の断面構成図を示す。
【００４７】
図４において、シリコン基板１００に形成されたＮウェル１０１上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータＩＮＶ１１のＰＭＯＳトランジスタＰＴｒ１１と、スイッチＳＷ１２のＰＭＯＳトランジスタＴr２とが形成されている。また、シリコン基板１００に形成されたＰウェル１０２上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータＩＮＶ１２のＮＭＯＳトランジスタＮＴｒ１２と、スイッチＳＷ１２のＮＭＯＳトランジスタＴr１とが形成されている。なお、図４にはインバータＩＮＶ１１を構成するＮＭＯＳトランジスタとインバータＩＮＶ１２を構成するＰＭＯＳトランジスタとは図示されていない。
【００４８】
また、上記の各トランジスタＰＴr１１、Ｔr２、Ｔr１、ＮＴr１２の上方には、層間絶縁膜１０５をメタル間に介在させて第１メタル１０６、第２メタル１０８、第３メタル１１０、電極１１２、第４メタル１１４、第５メタル１１６が積層されている。第５メタル１１６は画素毎に形成される反射電極ＰＥを構成している。スイッチＳＷ１２を構成するＮＭＯＳトランジスタＴr１及びＰＭＯＳトランジスタＴr２の各ソースを構成する各拡散層は、コンタクト１１８により第１メタル１０６にそれぞれ電気的に接続され、更に、スルーホール１１９ａ、１１９ｂ、１１９ｃ、１１９ｅを通して第２メタル１０８、第３メタル１１０、第４メタル１１４、第５メタル１１６に電気的に接続されている。すなわち、スイッチＳＷ１２を構成するＮＭＯＳトランジスタＴr１及びＰＭＯＳトランジスタＴr２の各ソースは、反射電極ＰＥに電気的に接続されている。
【００４９】
更に、反射電極ＰＥ（第５メタル１１６）上には保護膜としてパッシベーション膜（ＰＳＶ）１１７が形成され、透明電極である共通電極ＣＥに離間対向配置されている。それら画素電極ＰＥと共通電極ＣＥとの間に液晶ＬＣＭが充填封止されて、液晶表示素子ＬＣを構成している。
【００５０】
ここで、第３メタル１１０上には層間絶縁膜１０５を介して電極１１２が形成されている。この電極１１２は、第３メタル１１０及び第３メタル１１０との間の層間絶縁膜１０５と共に容量Ｃ１を構成している。ＭＩＭにより容量Ｃ１を構成すると、ＳＭ１２１とスイッチＳＷ１１、スイッチＳＷ１２はトランジスタと第１メタル１０６及び第２メタル１０８の１，２層配線、ＤＭ１２２はトランジスタ上部の第３メタル１１０を利用したＭＩＭ配線にて形成することが可能になる。電極１１２は、スルーホール１１９ｄを介して第４メタルに電気的に接続され、更に第４メタル１１４はスルーホール１１９ｅを介して反射電極ＰＥに電気的に接続されているため、容量Ｃ１は反射電極ＰＥに電気的に接続されている。
【００５１】
図示しない光源からの光は、共通電極ＣＥ及び液晶ＬＣＭを透過して反射電極ＰＥ（第５メタル１１６）に入射して反射され、元の入射経路を逆進して共通電極ＣＥを通して出射される。
【００５２】
本実施の形態によれば、図４に示すように、５層配線である第５メタル１１６を反射電極ＰＥに割り当てることにより、ＳＭ１２１とＤＭ１２２、反射電極ＰＥを高さ方向に有効に配置することが可能になり、画素小型化が実現できる。これにより、例えば３μｍ以下のピッチの画素を電源電圧３.３Ｖのトランジスタで構成できる。この３μｍピッチの画素では対角の長さ０.５５インチの横方向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。
【００５３】
次に、本実施の形態の画素１２Ａを用いた図１の液晶表示装置１０の動作について、図５のタイミングチャートを併せ参照して説明する。
【００５４】
前述したように、図１の液晶表示装置１０において、垂直シフトレジスタ１４からの行走査信号により行走査線ｇ1から行走査線ｇmに向って、行走査線が１本ずつ順次１Ｈ単位で選択されていくため、画像表示部１１を構成する複数の画素１２（１２Ａ）は、選択された行走査線に共通に接続された１行のｎ個の画素単位でデータの書き込みが行われる。そして、画像表示部１１を構成する複数の画素１２（１２Ａ）の全てに書き込みが終わった後、トリガパルスに基づいて全画素一斉に読み出しが行われる。
【００５５】
図５（Ａ）は、水平ドライバ１６から列データ線ｄ（ｄ1〜ｄn）に出力される１ビットのサブフレームデータの一画素の書き込み期間及び読み出し期間を模式的に示す。左下がりの斜線が書き込み期間を示す。なお、図５（Ａ）中、Ｂ０ｂ、Ｂ１ｂ、Ｂ２ｂはビットＢＯ、Ｂ１、Ｂ２のデータの反転データであることを示す。また、図５（Ｂ）は、タイミングジェネレータ１３から正転トリガパルス用トリガ線trigに出力されるトリガパルスを示す。このトリガパルスは１サブフレーム毎に出力される。なお、反転トリガパルス用トリガ線trigｂに出力される反転トリガパルスは正転トリガパルスと常に逆論理値であるのでその図示は省略してある。
【００５６】
まず、画素１２Ａは行走査信号により選択されると、スイッチＳＷ１１がオンとされ、その時列データ線ｄに出力される図５（Ａ）のビットＢ０の正転サブフレームデータがスイッチＳＷ１１によりサンプリングされて画素１２ＡのＳＭ１２１に書き込まれる。以下、同様にして、画像表示部１１を構成する全ての画素１２ＡのＳＭ１２１にビットＢ０のサブフレームデータの書き込みが行われ、その書き込み動作が終了した後の図５に示す時刻Ｔ１で、図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素１２Ａに同時に供給される。
【００５７】
これにより、全ての画素１２ＡのスイッチＳＷ１２がオンとされるため、ＳＭ１２１に記憶されているビットＢ０の正転サブフレームデータがスイッチＳＷ１２を通してＤＭ１２２を構成する容量Ｃ１に一斉に転送されて保持されると共に、反射電極ＰＥに印加される。この容量Ｃ１によるビットＢ０の正転サブフレームデータの保持期間は、時刻Ｔ１から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ２までの１サブフレーム期間である。図５（Ｃ）は、反射電極ＰＥに印加されるサブフレームデータのビットを模式的に示す。
【００５８】
ここで、サブフレームデータのビット値が「１」、すなわち“Ｈ”レベルのときには反射電極ＰＥには電源電圧ＶＤＤ（ここでは３.３Ｖ）が印加され、ビット値が「０」、すなわち“Ｌ”レベルのときには反射電極ＰＥには０Ｖが印加される。一方、液晶表示素子ＬＣの共通電極ＣＥには、ＧＮＤ、ＶＤＤに制限されることなく、自由な電圧が共通電極電圧Ｖcomとして印加できるようになっており、“Ｈ”レベルの正転トリガパルスが入力される時と同時タイミングで規定の電圧に切り替わるようにされている。ここでは、共通電極電圧Ｖcomは、正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間は、図５（Ｄ）に示すように０Ｖよりも液晶の閾値電圧Ｖttだけ低い電圧に設定される。
【００５９】
液晶表示素子ＬＣは、反射電極ＰＥの印加電圧と共通電極電圧Ｖcomとの差電圧の絶対値である液晶ＬＣＭの印加電圧に応じた階調表示を行う。従って、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加される時刻Ｔ１〜Ｔ２の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、図５（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３.３Ｖ＋Ｖtt（＝３.３Ｖ−（−Ｖtt））となり、サブフレームデータのビット値が「０」のときは＋Ｖtt（＝０Ｖ−（−Ｖtt））となる。
【００６０】
図６は、液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す。図６に示すように、グレースケール値曲線は黒のグレースケール値が液晶の閾値電圧ＶttのＲＭＳ電圧に対応し、白のグレースケール値が液晶の飽和電圧Ｖsat（＝３.３Ｖ＋Ｖtt）のＲＭＳ電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。従って、液晶表示素子ＬＣは上記のように液晶ＬＣＭの印加電圧が（３.３Ｖ＋Ｖtt）のときは白を表示し、＋Ｖttのときは黒を表示する。
【００６１】
続いて、上記のビットＢ０の正転サブフレームデータを表示しているサブフレーム期間内において、図５（Ａ）にＢ０ｂで示すようにビットＢ０の反転サブフレームデータの画素１２ＡのＳＭ１２１への書き込みが順番に開始される。そして、画像表示部１１の全画素１２ＡのＳＭ１２１にビットＢ０の反転サブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ２で図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素１２Ａに同時に供給される。
【００６２】
これにより、全ての画素１２ＡのスイッチＳＷ１２がオンとされるため、ＳＭ１２１に記憶されているビットＢ０の反転サブフレームデータがスイッチＳＷ１２を通してＤＭ１２２を構成する容量Ｃ１に転送されて保持されると共に、反射電極ＰＥに印加される。この容量Ｃ１によるビットＢ０の反転サブフレームデータの保持期間は、時刻Ｔ２から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ３までの１サブフレーム期間である。ここで、ビットＢ０の反転サブフレームデータはビットＢ０の正転サブフレームデータと常に逆論理値の関係にあるため、ビットＢ０の正転サブフレームデータが「１」のときは「０」、ビットＢ０の正転サブフレームデータが「０」のときは「１」である。
【００６３】
一方、共通電極電圧Ｖcomは、反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間は、図５（Ｄ）に示すように３.３Ｖよりも液晶の閾値電圧Ｖttだけ高い電圧に設定される。従って、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加される時刻Ｔ２〜Ｔ３の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、サブフレームデータのビット値が「１」のときは−Ｖtt（＝３.３Ｖ−（３.３Ｖ＋Ｖtt））となり、サブフレームデータのビット値が「０」のときは−３.３Ｖ−Ｖtt（＝０Ｖ−（３.３Ｖ＋Ｖtt））となる。
【００６４】
従って、ビットＢ０の正転サブフレームデータのビット値が「１」であった時は続いて入力されるビットＢ０の反転サブフレームデータのビット値が「０」であるため、液晶ＬＣＭの印加電圧は、−（３.３Ｖ＋Ｖtt）となり、液晶ＬＣＭに印加される電位の方向はビットＢ０の正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画素１２ＡはビットＢ０の正転サブフレームデータ表示時と同じ白を表示する。同様に、ビットＢ０の正転サブフレームデータのビット値が「０」であった時は続いて入力されるビットＢ０の反転サブフレームデータのビット値が「１」であるため、液晶ＬＣＭの印加電圧は、−Ｖttとなり、液晶ＬＣＭに印加される電位の方向はビットＢ０の正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画素１２Ａは黒を表示する。
【００６５】
従って、画素１２Ａは図５（Ｅ）に示すように、時刻Ｔ１〜時刻Ｔ３までの２サブフレーム期間は、ビットＢ０とビットＢ０の相補ビットＢ０ｂとで同じ階調を表示すると共に、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣＭの焼き付きを防止することができる。
【００６６】
続いて、上記の相補ビットＢ０ｂの反転サブフレームデータを表示しているサブフレーム期間内において、図５（Ａ）にＢ１で示すようにビットＢ１の正転サブフレームデータの画素１２ＡのＳＭ１２１への書き込みが順番に開始される。そして、画像表示部１１の全画素１２ＡのＳＭ１２１にビットＢ１の正転サブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ３で図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素１２Ａに同時に供給される。
【００６７】
これにより、全ての画素１２ＡのスイッチＳＷ１２がオンとされるため、ＳＭ１２１に記憶されているビットＢ１の正転サブフレームデータがスイッチＳＷ１２を通してＤＭ１２２を構成する容量Ｃ１に転送されて保持されると共に、反射電極ＰＥに印加される。この容量Ｃ１によるビットＢ１の正転サブフレームデータの保持期間は、時刻Ｔ３から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ４までの１サブフレーム期間である。
【００６８】
一方、共通電極電圧Ｖcomは、正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間は、図５（Ｄ）に示すように０Ｖよりも液晶の閾値電圧Ｖttだけ低い電圧に設定される。従って、ビットＢ１の正転サブフレームデータが反射電極ＰＥに印加される時刻Ｔ３〜Ｔ４の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、図５（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３.３Ｖ＋Ｖtt（＝３.３Ｖ−（−Ｖtt））となり、サブフレームデータのビット値が「０」のときは＋Ｖtt（＝０Ｖ−（−Ｖtt））となる。
【００６９】
続いて、上記のビットＢ１の正転サブフレームデータを表示しているサブフレーム期間内において、図５（Ａ）にＢ１ｂで示すようにビットＢ１の反転サブフレームデータの画素１２ＡのＳＭ１２１への書き込みが順番に開始される。そして、画像表示部１１の全画素１２ＡのＳＭ１２１にビットＢ１の反転サブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ４で図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素１２Ａに同時に供給される。
【００７０】
これにより、全ての画素１２ＡのスイッチＳＷ１２がオンとされるため、ＳＭ１２１に記憶されているビットＢ１の反転サブフレームデータがスイッチＳＷ１２を通してＤＭ１２２を構成する容量Ｃ１に転送されて保持されると共に、反射電極ＰＥに印加される。この容量Ｃ１によるビットＢ０の反転サブフレームデータの保持期間は、時刻Ｔ４から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ５までの１サブフレーム期間である。ここで、ビットＢ１の反転サブフレームデータはビットＢ１の正転サブフレームデータと常に逆論理値の関係にある。
【００７１】
一方、共通電極電圧Ｖcomは、反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間は、図５（Ｄ）に示すように３.３Ｖよりも液晶の閾値電圧Ｖttだけ高い電圧に設定される。従って、ビットＢ１の反転サブフレームデータが反射電極ＰＥに印加される時刻Ｔ４〜Ｔ５の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、サブフレームデータのビット値が「１」のときは−Ｖtt（＝３.３Ｖ−（３.３Ｖ＋Ｖtt））となり、サブフレームデータのビット値が「０」のときは−３.３Ｖ−Ｖtt（＝０Ｖ−（３.３Ｖ＋Ｖtt））となる。
【００７２】
これにより、画素１２Ａは図５（Ｅ）に示すように、時刻Ｔ３〜時刻Ｔ５までの２サブフレーム期間はビットＢ１とビットＢ１の相補ビットＢ１ｂとで同じ階調を表示すると共に、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣＭの焼き付きを防止することができる。以下、上記と同様の動作が繰り返され、本実施の形態の画素１２Ａを有する液晶表示装置によれば、複数のサブフレームの組み合わせによって階調表示を行うことができる。
【００７３】
なお、ビットＢ０と相補ビットＢ０ｂの各表示期間は同じ第１のサブフレーム期間であり、また、ビットＢ１と相補ビットＢ１ｂの各表示期間も同じ第２のサブフレーム期間であるが、第１のサブフレーム期間と第２のサブフレーム期間とは同一であるとは限らない。ここでは、一例として第２のサブフレーム期間は第１のサブフレーム期間の２倍に設定されている。また、図５（Ｅ）に示すように、ビットＢ２と相補ビットＢ２ｂの各表示期間である第３のサブフレーム期間は、第２のサブフレーム期間の２倍に設定されている。他のサブフレーム期間についても同様であり、システムに従って各サブフレーム期間の長さが所定の長さに決められ、またサブフレーム数も任意の数に決定される。
【００７４】
次に、本発明の要部の画素の他の実施の形態について説明する。
【００７５】
第１の実施の形態の画素１２Ａは、列データ線ｄを介して供給されるサブフレームデータをサンプリングして記憶する第１の信号保持手段をＳＲＡＭ２０１で構成するＳＭ１２１とし、第１の信号保持手段から供給されるサブフレームデータを所定期間保持して反射電極に印加する第２の信号保持手段をＤＲＡＭ２０２で構成するＤＭ１２２とすることで、画素の小型化等を実現した。これに対し、以下説明する画素の第２及び第３の実施の形態は、第１及び第２の信号保持手段を前記特許文献１に記載の画素と同様に、いずれもＳＲＡＭとしたものである。ただし、本発明の要部の画素の第２及び第３の実施の形態では、ＳＲＡＭを所定の構成とすることで特許文献１記載の画素に比べて動作の安定化を実現している。
【００７６】
図７は、本発明になる液晶表示装置の要部である画素の第２の実施の形態の回路図を示す。同図中、図２と同一構成部分には同一符号を付し、その説明を省略する。図７において、第２の実施の形態の画素１２Ｂは、図１中のレベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在する正転データ用列データ線ｄjと反転データ用列データ線ｄbjとを一組とする、全部でｎ組の列データ線のうちの、任意の一組の正転データ用列データ線ｄ及び反転データ用列データ線ｄｂと、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在する任意の１本の行走査線ｇとの交差部に設けられた画素で、第１のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）２１１と、第２のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）２１２と、液晶表示素子ＬＣとより構成されている。第１のＳＲＡＭ２１１は、第１及び第２のスイッチング手段を構成するスイッチＳＷ２１ａ及びＳＷ２１ｂと、第１の信号保持手段（ＳＭ）１２３とより構成される。また、第２のＳＲＡＭ２１２は、第３及び第４のスイッチング手段を構成するスイッチＳＷ２２ａ及びＳＷ２２ｂと、第２の信号保持手段（ＳＭ）１２４とより構成される。
【００７７】
スイッチＳＷ２１ａは、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄに接続され、ソースがＳＭ１２３の一方の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。スイッチＳＷ２１ｂは、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄｂに接続され、ソースがＳＭ１２３の他方の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。
【００７８】
ＳＭ１２３は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ２１及びＩＮＶ２２からなる自己保持型メモリである。インバータＩＮＶ２１は、その入力端子がインバータＩＮＶ２２の出力端子とＳＷ２１ａを構成するＮＭＯＳトランジスタのソースとスイッチＳＷ２２ａとに接続されている。インバータＩＮＶ２２は、その入力端子がインバータＩＮＶ２１の出力端子とＳＷ２１ｂを構成するＮＭＯＳトランジスタのソースとスイッチＳＷ２２ｂとに接続されている。インバータＩＮＶ２１及びＩＮＶ２２は、いずれも図３に示すような公知のＣＭＯＳインバータの構成である。
【００７９】
また、スイッチＳＷ２２ａは、ゲートがトリガ線trigに接続され、ドレインがＳＭ１２３とスイッチＳＷ２１ａとの接続点に接続され、ソースがＳＭ１２４の一方の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。スイッチＳＷ２２ｂは、ゲートがトリガ線trigに接続され、ドレインがＳＭ１２３とスイッチＳＷ２１ｂとの接続点に接続され、ソースがＳＭ１２４の他方の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。
【００８０】
また、ＳＭ１２４は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ２３及びＩＮＶ２４からなる自己保持型メモリである。インバータＩＮＶ２３は、その入力端子がインバータＩＮＶ２４の出力端子とＳＷ２２ａを構成するＮＭＯＳトランジスタのソースと反射電極ＰＥとに接続されている。インバータＩＮＶ２４は、その入力端子がインバータＩＮＶ２３の出力端子とＳＷ２２ｂを構成するＮＭＯＳトランジスタのソースとに接続されている。インバータＩＮＶ２３及びＩＮＶ２４は、インバータＩＮＶ２１及びＩＮＶ２２と同様にいずれも図３に示すような公知のＣＭＯＳインバータの構成である。
【００８１】
本実施の形態の画素１２Ｂは、図５のタイミングチャートと共に説明した動作と同様の動作を行う。画素１２Ｂは行走査信号により選択されると、スイッチＳＷ２１ａ及びＳＷ２１ｂがオンとされる。スイッチＳＷ２１ａ及びＳＷ２１ｂには列データ線ｄと列データ線ｄｂを介して互いに逆論理値の１ビットの正転サブフレームデータと１ビットの反転サブフレームデータとが供給されている。ここで、スイッチＳＷ２１ａ及びＳＷ２１ｂはＮＭＯＳトランジスタで構成されており、正転サブフレームデータ及び反転サブフレームデータがＶＤＤ側の電圧（“Ｈ”）のときには、ＮＭＯＳトランジスタの閾値電圧Ｖthにより入力されず、ＶＤＤからＶth分低い電圧しか入力されない。しかも、この電圧では電流が殆ど流れなくなる。このため、スイッチＳＷ２１ａ又はＳＷ２１ｂによりサンプリングされたＧＮＤ電位（“Ｌ”）になる正転サブフレームデータ又は反転サブフレームデータが、ＳＭ１２３に書き込まれる。
【００８２】
ＳＭ１２４へのデータ書き込みは、トリガ線trigを介して供給されるトリガパルスにより制御されるスイッチＳＷ２２ａ及びＳＷ２２ｂにより行われる。ＳＭ１２３とスイッチＳＷ２１ａとの接続点から配線ｍを介してスイッチＳＷ２２ａに供給されるデータと、ＳＭ１２３とスイッチＳＷ２１ｂとの接続点から配線ｍｂを介してスイッチＳＷ２２ｂに供給されるデータとは、互いに逆論理値の関係にある。スイッチＳＷ２２ａ及びＳＷ２２ｂは、ＮＭＯＳトランジスタで構成されており、ＶＤＤ側の電圧（“Ｈ”レベル）はＮＭＯＳトランジスタのＶthにより入力されず、ＶＤＤからＶth分低い電圧しか入力さない。しかもこの電圧ではＮＭＯＳトランジスタのＶth近辺で駆動することになるため、電流が殆ど流れなくなる。このため、ＧＮＤ電位（“Ｌ”レベル）になる配線ｍ又は配線ｍｂのデータがＳＭ１２４に書き込まれる。
【００８３】
ここで、画像表示部１１を構成する全ての画素１２ＢのＳＭ１２３にサブフレームデータが書き込まれた直後に、トリガ線trigを介して“Ｈ”レベルのトリガパルスが入力されたとき、ＳＭ１２４のデータをＳＭ１２３の記憶データに書き換える必要がある。つまり、ＳＭ１２４に記憶されているデータでＳＭ１２３のデータが書き換わってはならない。このため、ＳＭ１２４を構成するインバータの駆動力は、ＳＭ１２３を構成するインバータの駆動力よりも小さくする必要がある。つまり、ＳＭ１２３とＳＭ１２４の記憶データが異なっていた場合、“Ｈ”レベルのトリガパルスが入力された時にインバータＩＮＶ２１の出力データとインバータＩＮＶ２３の出力データとが衝突することになり、インバータＩＮＶ２１の出力データがインバータＩＮＶ２４のデータを確実に書き換えるように、インバータＩＮＶ２１の駆動力はインバータＩＮＶ２３の駆動力よりも大きくする必要がある。また、インバータＩＮＶ２２とインバータＩＮＶ２４との関係では、インバータＩＮＶ２２の出力データがインバータＩＮＶ２３のデータを確実に書き換えるように、インバータＩＮＶ２２の駆動力はインバータＩＮＶ２４の駆動力よりも大きくする必要がある。
【００８４】
このことについて図８を用いて更に説明する。インバータＩＮＶ２１とインバータＩＮＶ２３の関係を簡単に説明すると、配線ｍｂにおけるＳＭ１２３の出力データが“Ｈ”レベルの場合、インバータＩＮＶ２１を構成するＰＭＯＳトランジスタＰＴr２１がオンしている状態である。それに対し、ＳＭ１２４の配線ｍｂ側の出力データが既に“Ｌ”レベルであった場合、インバータＩＮＶ２３を構成するＮＭＯＳトランジスタＮＴr２３がオンしている状態である。
【００８５】
このときトリガパルス線trigの“Ｈ”レベルのトリガパルスによりスイッチＳＷ２２ｂを構成するＮＭＯＳトランジスタがオンし、インバータＩＮＶ２１とインバータＩＮＶ２３の出力同士が導通した場合、電流はインバータＩＮＶ２１のＰＭＯＳトランジスタＰＴr２１とインバータＩＮＶ２３のＮＭＯＳトランジスタＮＴr２３を通してＶＤＤからＧＮＤで流れる。このとき配線ｍｂの電圧はＰＭＯＳトランジスタＰＴr２１とＮＭＯＳトランジスタＮＴr２３のオン抵抗の比によって決まる。
【００８６】
逆に、配線ｍｂにおけるＳＭ１２３の出力データが“Ｌ”レベルで、ＳＭ１２４の配線ｍｂ側の出力データが既に“Ｈ”レベルであった場合、スイッチＳＷ２２ｂを構成するＮＭＯＳトランジスタがトリガパルス線trigの“Ｈ”レベルのトリガパルスによりオンし、インバータＩＮＶ２１とインバータＩＮＶ２３の出力同士が導通した場合、電流はインバータＩＮＶ２３のＰＭＯＳトランジスタＰＴr２３とインバータＩＮＶ２１のＮＭＯＳトランジスタＮＴr２１を通してＶＤＤからＧＮＤで流れる。このとき配線ｍｂの電圧はＰＭＯＳトランジスタＰＴr２３とＮＭＯＳトランジスタＮＴr２１のオン抵抗の比によって決まる。
【００８７】
また、配線ｍｂには図示しないインバータＩＮＶ２４の入力ゲートが接続されており、インバータＩＮＶ２４は配線ｍｂの電圧レベルの入力によって出力データが”Ｌ”レベルか”Ｈ”レベルに確定される。つまり、ＳＭ１２４の出力データは配線ｍｂの電圧レベルによって決定されるため、ＳＭ１２３の出力データによってＳＭ１２４のデータを書き換えるためには、インバータＩＮＶ２１、インバータＩＮＶ２２のトランジスタのオン抵抗がインバータＩＮＶ２３、インバータＩＮＶ２４のトランジスタのオン抵抗よりも低い必要がある。インバータＩＮＶ２１、インバータＩＮＶ２２のトランジスタのオン抵抗が低いことにより、ＳＭ１２３の出力データはＳＭ１２４のデータレベルによらず、確実にＳＭ１２４のデータを書き換えることができる。
【００８８】
オン抵抗が低いトランジスタを使用するということは、駆動力が高いトランジスタを使用するということで実現でき、ゲート長を小さくしたり、ゲート幅を大きくしたりすることで実現できる。
【００８９】
全画素１２ＢのＳＭ１２４にＳＭ１２３に記憶されていた１ビットのデータが一斉に書き込まれると、トリガパルス線trigのトリガパルスが“Ｌ”レベルとなり、スイッチＳＷ２２ａ及びＳＷ２２ｂがそれぞれオフとなる。このため、ＳＭ１２４は書き込んだ１ビットのデータを保持し、任意の時間（ここでは、１サブフレーム期間）、反射電極ＰＥの電位を上記保持データに応じた電位に固定することができる。
【００９０】
ＳＭ１２４に書き込まれるデータは、図５（Ｃ）に示した１サブフレーム毎に切り替わる正転データと反転データであり、一方、共通電極電位Ｖcomも図５（Ｄ）に示したように、上記の書き込みと同期して１サブフレーム毎に所定電位に交互に切り替わるため、本実施の形態の画素１２Ｂを用いた液晶表示装置によれば、第１の実施の形態の画素１２Ａを用いた液晶表示装置と同様に、サブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣＭの焼き付きを防止した表示を行うことができる。更に、本実施の形態の画素１２Ｂを用いた液晶表示装置によれば、ＳＭ１２３を構成するインバータＩＮＶ２１及びＩＮＶ２２と、ＳＭ１２４を構成するインバータＩＮＶ２３及びＩＮＶ２４の各駆動力と、スイッチＳＷ２１ａ、ＳＷ２１ｂ、ＳＷ２２ａ及びＳＷ２２ｂを構成する各トランジスタの駆動力ををそれぞれ所定の関係に設定したため、安定でかつ正確な階調表示ができる。
【００９１】
なお、スイッチＳＷ２１ａ、２１ｂ、２２ａ及び２２ｂはＰＭＯＳトランジスタにより構成してもよく、その場合は上記の説明とは逆極性として考えればよいため、詳細は割愛する。
【００９２】
次に、本発明になる液晶表示装置の要部の画素の第３の実施の形態について説明する。図９は、本発明になる液晶表示装置の要部である画素の第３の実施の形態の回路図を示す。同図中、図７と同一構成部分には同一符号を付し、その説明を省略する。
【００９３】
図９において、第３の実施の形態の画素１２Ｃは、図１中のレベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在する列データ線ｄ1〜ｄnのうちの、任意の１本の列データ線ｄと、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在する任意の１本の行走査線ｇとの交差部に設けられた画素で、第１のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）２１３と、第２のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）２１４と、液晶表示素子ＬＣとより構成されている。第１のＳＲＡＭ２１３は、第１のスイッチング手段を構成するスイッチＳＷ３１と、第１の信号保持手段（ＳＭ）１２５とより構成される。また、第２のＳＲＡＭ２１４は、第２のスイッチング手段を構成するスイッチＳＷ３２と、第２の信号保持手段（ＳＭ）１２６とより構成される。本実施の形態の画素１２Ｃは、前記画素１２Ｂと同様にＳＲＡＭ２段で構成しているが、ＳＲＡＭ２１３内のＳＭ１２５，ＳＲＡＭ２１４内のＳＭ１２６への書き込みはそれぞれ１スイッチＳＷ３１、ＳＷ３２で行う点に特徴がある。
【００９４】
スイッチＳＷ３１は、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄに接続され、ソースがＳＭ１２５の一方の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。ＳＭ１２５は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ３１及びＩＮＶ３２からなる自己保持型メモリである。インバータＩＮＶ３１は、その入力端子がインバータＩＮＶ３２の出力端子とＳＷ３１を構成するＮＭＯＳトランジスタのソースに接続されている。インバータＩＮＶ３２は、その入力端子がインバータＩＮＶ３１の出力端子とＳＷ３２を構成するＮＭＯＳトランジスタのドレインとに接続されている。インバータＩＮＶ３１及びＩＮＶ３２は、いずれも図３に示すような公知のＣＭＯＳインバータの構成である。
【００９５】
また、スイッチＳＷ３２は、ゲートがトリガ線trigに接続され、ドレインがＳＭ１２５の出力端子に接続され、ソースがＳＭ１２６の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。また、ＳＭ１２６は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ３３及びＩＮＶ３４からなる自己保持型メモリである。インバータＩＮＶ３３は、その入力端子がインバータＩＮＶ３４の出力端子と反射電極ＰＥとに接続されている。インバータＩＮＶ３４は、その入力端子がインバータＩＮＶ３３の出力端子とＳＷ３２を構成するＮＭＯＳトランジスタのソースとに接続されている。インバータＩＮＶ３３及びＩＮＶ３４は、インバータＩＮＶ３１及びＩＮＶ３２と同様にいずれも図３に示すような公知のＣＭＯＳインバータの構成である。
【００９６】
本実施の形態の画素１２Ｃは、図５のタイミングチャートと共に説明した動作と同様の動作を行う。画素１２Ｃは行走査信号により選択されると、スイッチＳＷ３１がオンとされ、その時列データ線ｄに出力される正転サブフレームデータが、スイッチＳＷ３１によりサンプリングされて画素１２ＣのＳＭ１２５に書き込まれる。以下、同様にして、画像表示部１１を構成する全ての画素１２ＣのＳＭ１２５に正転サブフレームデータの書き込みが行われ、その書き込み動作が終了した後に“Ｈ”レベルのトリガパルスが画像表示部１１を構成する全ての画素１２Ｃに同時に供給される。これにより、全ての画素１２ＣのスイッチＳＷ３２がオンとされるため、ＳＭ１２５に記憶されている正転サブフレームデータがスイッチＳＷ３２を通してＤＲＡＭ１２６に一斉に転送されて保持されると共に、反射電極ＰＥに印加される。ＳＭ１２６の正転サブフレームデータの保持期間は、次の“Ｈ”のトリガパルスがトリガ線trigに入力されるまでの１サブフレーム期間である。
【００９７】
続いて、画素表示部１１内の各画素１２Ｃは上記と同様にして行走査信号により行単位で選択されて、各画素毎に直前の正転サブフレームデータと逆論理値の反転サブフレームデータがＳＭ１２５に書き込まれる。画像表示部１１を構成する全ての画素１２ＣのＳＭ１２５への反転サブフレームデータの書き込みが終了すると、“Ｈ”レベルのトリガパルスが画像表示部１１を構成する全ての画素１２Ｃに同時に供給される。これにより、全ての画素１２ＣのスイッチＳＷ３２がオンとされるため、ＳＭ１２５に記憶されている反転サブフレームデータがスイッチＳＷ３２を通してＤＲＡＭ１２６に一斉に転送されて保持されると共に、反射電極ＰＥに印加される。ＳＭ１２６の反転サブフレームデータの保持期間は、次の“Ｈ”のトリガパルスがトリガ線trigに入力されるまでの１サブフレーム期間である。
【００９８】
ＳＭ１２５へのデータ書き込みは、上記のように１個のスイッチＳＷ３１からの入力で行われる。この場合、スイッチＳＷ３１から見てＳＭ１２５を構成している入力側のインバータＩＮＶ３１内のトランジスタは、スイッチＳＷ３１から見てＳＭ１２５を構成している出力側のインバータＩＮＶ３２内のトランジスタに比較して、駆動力の大きいトランジスタを用いている。さらにスイッチＳＷ３１を構成しているＮＭＯＳトランジスタの駆動力は、インバータＩＮＶ３２を構成しているＮＭＯＳトランジスタの駆動力よりも大きいトランジスタで構成されている。これは、前述した画素１２ＡのインバータＩＮＶ１２１及びＩＮＶ１２２とスイッチＳＷ１１との駆動力の関係と同様の理由によるので、その説明は省略する。
【００９９】
また、ＳＭ１２６へのデータ書き込みは１個のスイッチＳＷ３２を通して行われる。この場合、スイッチＳＷ３２から見てＳＭ１２６を構成している入力側のインバータＩＮＶ３３内のトランジスタは、駆動力が大きいトランジスタを用い、スイッチＳＷ３２から見てＳＭ１２６を構成している出力側のインバータＩＮＶ３４内のトランジスタは、駆動力の小さいトランジスタを用いている。
【０１００】
こうすることによって、トリガパルスが”Ｈ”レベルとなってスイッチＳＷ３２がオンした場合において、ＳＭ１２５とＳＭ１２６の記憶データが異なる場合、インバータＩＮＶ３１の出力データとインバータＩＮＶ３４の出力データとが衝突することになるが、インバータＩＮＶ３１の駆動力はインバータＩＮＶ３４の駆動力よりも大きいため、ＳＭ１２５のデータがＳＭ１２６のデータに書き換わることなく、ＳＭ１２６のデータがＳＭ１２５のデータに書き換えることができる。
【０１０１】
更に、スイッチＳＷ３２を構成しているＮＭＯＳトランジスタの駆動力は、インバータＩＮＶ３４を構成しているＮＭＯＳトランジスタの駆動力よりも大きいトランジスタで構成されている。これは、ＳＭ１２６のデータを書き換える場合、特にＳＭ１２６のスイッチＳＷ３２側の入力側電圧ｂが“Ｌ”レベルで、ＳＭ１２５のデータが“Ｈ”レベルの場合、インバータＩＮＶ３３が反転する閾値電圧よりも電圧ｂを高くする必要があるからである。
【０１０２】
すなわち、電圧ｂはインバータＩＮＶ３４を構成するＮＭＯＳトランジスタの電流とスイッチＳＷ３２の電流との比によって決まる。このとき、スイッチＳＷ３２はＮＭＯＳトランジスタであるため、ＶＤＤ側の電圧はＮＭＯＳトランジスタの閾値Ｖthにより入力されず、“Ｈ”レベルの電圧はＶＤＤからＶth分低い電圧になる。しかも、この電圧ではＮＭＯＳトランジスタのＶth近辺で駆動することになるため、電流が殆ど流れなくなる。つまり、入力スイッチＳＷ３２を導通する電圧ｂが高くなるほど、スイッチＳＷ３２で流す電流は少なくなる。つまり、電圧ｂがＳＭ１２６の入力側インバータＩＮＶ３３が“Ｈ”レベルに反転する閾値電圧以上に達するためには、スイッチＳＷ３２に流れる電流が、インバータＩＮＶ３４を構成するＮＭＯＳトランジスタを流れる電流より大きい必要がある。この駆動力の比を考慮して、スイッチＳＷ３２のトランジスタサイズと、インバータＩＮＶ３４を構成するＮＭＯＳトランジスタのトランジスタサイズを決める必要がある。
【０１０３】
全画素１２ＣのＳＭ１２６にＳＭ１２５に記憶されていた１ビットのデータが一斉に書き込まれると、トリガパルス線trigのトリガパルスが“Ｌ”レベルとなり、スイッチＳＷ２３がオフとなる。このため、ＳＭ１２６は書き込んだ１ビットのデータを保持し、任意の時間（ここでは、１サブフレーム期間）、反射電極ＰＥの電位を上記保持データに応じた電位に固定することができる。
【０１０４】
ＳＭ１２６に書き込まれるデータは、図５（Ｃ）に示した１サブフレーム毎に切り替わる正転データと反転データであり、一方、共通電極電位Ｖcomも図５（Ｄ）に示したように、上記の書き込みと同期して１サブフレーム毎に所定電位に交互に切り替わるため、本実施の形態の画素１２Ｃを用いた液晶表示装置によれば、上記の各実施の形態の画素１２Ａ又は１２Ｂを用いた液晶表示装置と同様に、サブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣＭの焼き付きを防止した表示を行うことができる。更に、本実施の形態の画素１２Ｃを用いた液晶表示装置によれば、ＳＭ１２５を構成するインバータＩＮＶ３１及びＩＮＶ３２と、ＳＭ１２６を構成するインバータＩＮＶ３３及びＩＮＶ３４の各駆動力と、スイッチＳＷ３１及びＳＷ３２を構成する各トランジスタの駆動力をそれぞれ所定の関係に設定したため、安定でかつ正確な階調表示ができる。
【０１０５】
なお、スイッチＳＷ３１及び３２はＰＭＯＳトランジスタにより構成してもよく、その場合は上記の説明とは逆極性として考えればよいため、詳細は割愛する。
【０１０６】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば画素電極は反射電極ＰＥとして説明したが、透過電極であってもよい。
【符号の説明】
【０１０７】
１０ 液晶表示装置
１１ 画像表示部
１２、１２Ａ、１２Ｂ、１２Ｃ 画素
１３ タイミングジェネレータ
１４ 垂直シフトレジスタ
１５ データラッチ回路
１６ 水平ドライバ
１１２ 容量Ｃ１用電極
１２１、１２３、１２５ 第１の信号保持手段（ＳＭ）
１２２ 第２の信号保持手段（ＤＭ）
１２４、１２６ 第２の信号保持手段（ＳＭ）
２０１、２１１〜２１４ スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）
２０２ ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
１６１ 水平シフトレジスタ
１６２ ラッチ回路
１６３ レベルシフタ／画素ドライバ
ｄ1〜ｄn 列データ線
ｇ1〜ｇm 行走査線
trig トリガ線
trigｂ 反転トリガパルス用トリガ線
ＬＣ 液晶表示素子
ＬＣＭ 液晶
ＰＥ 反射電極
ＣＥ 共通電極
Ｃ１ 容量
ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ３１、ＩＮＶ３２ インバータ
Ｔr１、ＮＴr、ＮＴr１２、ＮＴr２１、ＮＴr２３ ＮチャネルＭＯＳ型トランジスタ（ＮＭＯＳトランジスタ）
Ｔr２、ＰＴr、ＰＴr１１、ＰＴr２１、ＰＴr２３ ＰチャネルＭＯＳ型トランジスタ（ＰＭＯＳトランジスタ）
【特許請求の範囲】
【請求項１】
複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
映像信号の各フレームを前記映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、前記列データ線を介してサンプリングする第１のスイッチング手段と、
前記第１のスイッチング手段と共にスタティック・ランダム・アクセス・メモリを構成しており、前記第１のスイッチング手段によりサンプリングされた前記サブフレームデータを記憶する第１の信号保持手段と、
前記第１の信号保持手段に記憶された前記サブフレームデータを出力させる第２のスイッチング手段と、
前記第２のスイッチング手段と共にダイナミック・ランダム・アクセス・メモリを構成しており、前記第２のスイッチング手段を通して供給される前記第１の信号保持手段に記憶された前記サブフレームデータで記憶内容が書き換えられ、出力データを前記画素電極に印加する第２の信号保持手段と
を備え、
画像表示部を構成する前記複数の画素のうち、行単位の画素毎に前記サブフレームデータを前記第１の信号保持手段に書き込むことを繰り返して前記複数の画素の全てに書き込んだ後、トリガパルスにより前記複数の画素全ての前記第２のスイッチング手段をオンにして、前記第１の信号保持手段に記憶された前記サブフレームデータにより前記複数の画素の前記第２の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行う画素制御手段を有することを特徴とする液晶表示装置。
【請求項２】
前記第２の信号保持手段は容量により構成されており、
前記第２のスイッチング手段は、互いに逆極性の２つの前記トリガパルスによりスイッチング制御されるトランスミッションゲートにより構成されていることを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記第１のスイッチング手段は１つの第１のトランジスタにより構成され、前記第１の信号保持手段は互いの出力端子が他方の入力端子に接続された第１及び第２のインバータから構成されており、
前記第１及び第２のインバータのうち、前記第１のトランジスタからみて入力側の前記第１のインバータを構成する第２のトランジスタの駆動力が、前記第１のトランジスタからみて出力側の前記第２のインバータを構成する第３のトランジスタの駆動力よりも大に設定され、かつ、前記第１のトランジスタの駆動力は前記第２のインバータを構成する第３のトランジスタの駆動力よりも大に設定されていることを特徴とする請求項１又は２記載の液晶表示装置。
【請求項４】
前記トランスミッションゲートを構成する２つのトランジスタが表面に形成された基板の上方に多層配線層が形成されており、前記多層配線層のうち中間の一つの配線層と層間絶縁膜との間に形成された電極により前記容量が形成され、前記多層配線層のうち最上層の配線層により前記画素電極が形成されていることを特徴とする請求項２記載の液晶表示装置。
【請求項５】
２本の列データ線を一組とする複数組の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
映像信号の各フレームを前記映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための正転サブフレームデータを、一組の前記２本の列データ線のうち一方の列データ線を介してサンプリングする第１のスイッチング手段と、
前記正転サブフレームデータと逆論理値の関係にある反転サブフレームデータを、一組の前記２本の列データ線のうち他方の列データ線を介してサンプリングする第２のスイッチング手段と、
前記第１及び第２のスイッチング手段によりそれぞれサンプリングされた前記正転サブフレームデータ及び反転サブフレームデータを記憶する、互いの出力端子が他方の入力端子に接続された第１及び第２のインバータからなり、前記第１及び第２のスイッチング手段と共に第１のスタティック・ランダム・アクセス・メモリを構成する第１の信号保持手段と、
前記第１の信号保持手段と前記第１のスイッチング手段との接続点から前記正転サブフレームデータを出力させる第３のスイッチング手段と、
前記第１の信号保持手段と前記第２のスイッチング手段との接続点から前記反転サブフレームデータを出力させる第４のスイッチング手段と、
前記第３及び第４のスイッチング手段を通して供給される前記第１の信号保持手段に記憶された前記正転サブフレームデータ及び反転サブフレームデータで記憶内容が書き換えられ、出力データを前記画素電極に印加する、互いの出力端子が他方の入力端子に接続された第３及び第４のインバータからなり、前記第３及び第４のスイッチング手段と共に第２のスタティック・ランダム・アクセス・メモリを構成する第２の信号保持手段と
を備え、
前記第１及び第２のインバータのうち前記第１のスイッチング手段に出力端子が接続された前記第２のインバータの駆動力が、前記第２のスイッチング手段に出力端子が接続された前記第１のインバータの駆動力よりも小に設定されると共に、前記第１及び第２のインバータの駆動力は、前記第３及び第４のインバータの駆動力よりも大に設定されており、
画像表示部を構成する前記複数の画素のうち、行単位の画素毎に前記正転サブフレームデータ及び反転サブフレームデータを前記第１の信号保持手段に書き込むことを繰り返して前記複数の画素の全てに書き込んだ後、トリガパルスにより前記複数の画素全ての前記第３及び第４のスイッチング手段をオンにして、前記第１の信号保持手段に記憶された前記正転サブフレームデータ及び反転サブフレームデータにより前記複数の画素の前記第２の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行う画素制御手段を有することを特徴とする液晶表示装置。
【請求項６】
複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
映像信号の各フレームを前記映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、前記列データ線を介してサンプリングする１つのトランジスタから構成された第１のスイッチング手段と、
前記第１のスイッチング手段によりサンプリングされた前記サブフレームデータを記憶する、互いの出力端子が他方の入力端子に接続された第１及び第２のインバータからなり、前記第１のスイッチング手段と共に第１のスタティック・ランダム・アクセス・メモリを構成する第１の信号保持手段と、
前記第１の信号保持手段に記憶された前記サブフレームデータを出力させる１つのトランジスタから構成された第２のスイッチング手段と、
前記第２のスイッチング手段を通して供給される前記第１の信号保持手段に記憶された前記サブフレームデータで記憶内容が書き換えられ、出力データを前記画素電極に印加する、互いの出力端子が他方の入力端子に接続された第３及び第４のインバータからなり、前記第２のスイッチング手段と共に第２のスタティック・ランダム・アクセス・メモリを構成する第２の信号保持手段と
を備え、
前記第１及び第２のインバータのうち前記第１のスイッチング手段に出力端子が接続された前記第２のインバータの駆動力が、前記第１のインバータの駆動力よりも小に設定されると共に前記第１のスイッチング手段を構成するトランジスタの駆動力よりも小に設定され、前記第３及び第４のインバータのうち前記第２のスイッチング手段に出力端子が接続された前記第４のインバータの駆動力が、前記第３のインバータの駆動力よりも小に設定されると共に前記第２のスイッチング手段を構成するトランジスタの駆動力よりも小に設定され、かつ、前記第１のインバータの駆動力は前記第４のインバータの駆動力よりも大に設定されており、
画像表示部を構成する前記複数の画素のうち、行単位の画素毎に前記サブフレームデータを前記第１の信号保持手段に書き込むことを繰り返して前記複数の画素の全てに書き込んだ後、トリガパルスにより前記複数の画素全ての前記第２のスイッチング手段をオンにして、前記第１の信号保持手段に記憶された前記サブフレームデータにより前記複数の画素の前記第２の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行う画素制御手段を有することを特徴とする液晶表示装置。
【請求項１】
複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
映像信号の各フレームを前記映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、前記列データ線を介してサンプリングする第１のスイッチング手段と、
前記第１のスイッチング手段と共にスタティック・ランダム・アクセス・メモリを構成しており、前記第１のスイッチング手段によりサンプリングされた前記サブフレームデータを記憶する第１の信号保持手段と、
前記第１の信号保持手段に記憶された前記サブフレームデータを出力させる第２のスイッチング手段と、
前記第２のスイッチング手段と共にダイナミック・ランダム・アクセス・メモリを構成しており、前記第２のスイッチング手段を通して供給される前記第１の信号保持手段に記憶された前記サブフレームデータで記憶内容が書き換えられ、出力データを前記画素電極に印加する第２の信号保持手段と
を備え、
画像表示部を構成する前記複数の画素のうち、行単位の画素毎に前記サブフレームデータを前記第１の信号保持手段に書き込むことを繰り返して前記複数の画素の全てに書き込んだ後、トリガパルスにより前記複数の画素全ての前記第２のスイッチング手段をオンにして、前記第１の信号保持手段に記憶された前記サブフレームデータにより前記複数の画素の前記第２の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行う画素制御手段を有することを特徴とする液晶表示装置。
【請求項２】
前記第２の信号保持手段は容量により構成されており、
前記第２のスイッチング手段は、互いに逆極性の２つの前記トリガパルスによりスイッチング制御されるトランスミッションゲートにより構成されていることを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記第１のスイッチング手段は１つの第１のトランジスタにより構成され、前記第１の信号保持手段は互いの出力端子が他方の入力端子に接続された第１及び第２のインバータから構成されており、
前記第１及び第２のインバータのうち、前記第１のトランジスタからみて入力側の前記第１のインバータを構成する第２のトランジスタの駆動力が、前記第１のトランジスタからみて出力側の前記第２のインバータを構成する第３のトランジスタの駆動力よりも大に設定され、かつ、前記第１のトランジスタの駆動力は前記第２のインバータを構成する第３のトランジスタの駆動力よりも大に設定されていることを特徴とする請求項１又は２記載の液晶表示装置。
【請求項４】
前記トランスミッションゲートを構成する２つのトランジスタが表面に形成された基板の上方に多層配線層が形成されており、前記多層配線層のうち中間の一つの配線層と層間絶縁膜との間に形成された電極により前記容量が形成され、前記多層配線層のうち最上層の配線層により前記画素電極が形成されていることを特徴とする請求項２記載の液晶表示装置。
【請求項５】
２本の列データ線を一組とする複数組の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
映像信号の各フレームを前記映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための正転サブフレームデータを、一組の前記２本の列データ線のうち一方の列データ線を介してサンプリングする第１のスイッチング手段と、
前記正転サブフレームデータと逆論理値の関係にある反転サブフレームデータを、一組の前記２本の列データ線のうち他方の列データ線を介してサンプリングする第２のスイッチング手段と、
前記第１及び第２のスイッチング手段によりそれぞれサンプリングされた前記正転サブフレームデータ及び反転サブフレームデータを記憶する、互いの出力端子が他方の入力端子に接続された第１及び第２のインバータからなり、前記第１及び第２のスイッチング手段と共に第１のスタティック・ランダム・アクセス・メモリを構成する第１の信号保持手段と、
前記第１の信号保持手段と前記第１のスイッチング手段との接続点から前記正転サブフレームデータを出力させる第３のスイッチング手段と、
前記第１の信号保持手段と前記第２のスイッチング手段との接続点から前記反転サブフレームデータを出力させる第４のスイッチング手段と、
前記第３及び第４のスイッチング手段を通して供給される前記第１の信号保持手段に記憶された前記正転サブフレームデータ及び反転サブフレームデータで記憶内容が書き換えられ、出力データを前記画素電極に印加する、互いの出力端子が他方の入力端子に接続された第３及び第４のインバータからなり、前記第３及び第４のスイッチング手段と共に第２のスタティック・ランダム・アクセス・メモリを構成する第２の信号保持手段と
を備え、
前記第１及び第２のインバータのうち前記第１のスイッチング手段に出力端子が接続された前記第２のインバータの駆動力が、前記第２のスイッチング手段に出力端子が接続された前記第１のインバータの駆動力よりも小に設定されると共に、前記第１及び第２のインバータの駆動力は、前記第３及び第４のインバータの駆動力よりも大に設定されており、
画像表示部を構成する前記複数の画素のうち、行単位の画素毎に前記正転サブフレームデータ及び反転サブフレームデータを前記第１の信号保持手段に書き込むことを繰り返して前記複数の画素の全てに書き込んだ後、トリガパルスにより前記複数の画素全ての前記第３及び第４のスイッチング手段をオンにして、前記第１の信号保持手段に記憶された前記正転サブフレームデータ及び反転サブフレームデータにより前記複数の画素の前記第２の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行う画素制御手段を有することを特徴とする液晶表示装置。
【請求項６】
複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
映像信号の各フレームを前記映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、前記列データ線を介してサンプリングする１つのトランジスタから構成された第１のスイッチング手段と、
前記第１のスイッチング手段によりサンプリングされた前記サブフレームデータを記憶する、互いの出力端子が他方の入力端子に接続された第１及び第２のインバータからなり、前記第１のスイッチング手段と共に第１のスタティック・ランダム・アクセス・メモリを構成する第１の信号保持手段と、
前記第１の信号保持手段に記憶された前記サブフレームデータを出力させる１つのトランジスタから構成された第２のスイッチング手段と、
前記第２のスイッチング手段を通して供給される前記第１の信号保持手段に記憶された前記サブフレームデータで記憶内容が書き換えられ、出力データを前記画素電極に印加する、互いの出力端子が他方の入力端子に接続された第３及び第４のインバータからなり、前記第２のスイッチング手段と共に第２のスタティック・ランダム・アクセス・メモリを構成する第２の信号保持手段と
を備え、
前記第１及び第２のインバータのうち前記第１のスイッチング手段に出力端子が接続された前記第２のインバータの駆動力が、前記第１のインバータの駆動力よりも小に設定されると共に前記第１のスイッチング手段を構成するトランジスタの駆動力よりも小に設定され、前記第３及び第４のインバータのうち前記第２のスイッチング手段に出力端子が接続された前記第４のインバータの駆動力が、前記第３のインバータの駆動力よりも小に設定されると共に前記第２のスイッチング手段を構成するトランジスタの駆動力よりも小に設定され、かつ、前記第１のインバータの駆動力は前記第４のインバータの駆動力よりも大に設定されており、
画像表示部を構成する前記複数の画素のうち、行単位の画素毎に前記サブフレームデータを前記第１の信号保持手段に書き込むことを繰り返して前記複数の画素の全てに書き込んだ後、トリガパルスにより前記複数の画素全ての前記第２のスイッチング手段をオンにして、前記第１の信号保持手段に記憶された前記サブフレームデータにより前記複数の画素の前記第２の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行う画素制御手段を有することを特徴とする液晶表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−９２７１４（Ｐ２０１３−９２７１４Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１１−２３５８１１（Ｐ２０１１−２３５８１１）
【出願日】平成２３年１０月２７日（２０１１．１０．２７）
【出願人】（３０８０３６４０２）株式会社ＪＶＣケンウッド (1,152)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２３年１０月２７日（２０１１．１０．２７）
【出願人】（３０８０３６４０２）株式会社ＪＶＣケンウッド (1,152)
【Ｆターム（参考）】
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