発振回路
【課題】周波数の校正を簡単に且つ高精度に可能な発振回路の提供。
【解決手段】圧電振動子4の両端に接続された入力端子と出力端子を有する第1のインバータ回路1と,第1のインバータ回路の入出力端子間に設けられた第1のフィードバック抵抗3と,第1のインバータ回路の入出力端子に各々接続され,制御信号により容量値が可変設定可能な第1、第2の可変容量素子2a、2bと,所定基準電流を入力端子又は出力端子に供給して第1または第2の可変容量素子を充電する充電回路10と,入力端子又は出力端子の充電電圧と,参照電圧VRとを比較する比較器11と,キャリブレーション時に,第1の時間で,充電回路に入力端子又は出力端子への基準電流の供給を開始させ,第1の時間後の第2の時間での比較器の比較結果に応じて,充電電圧が参照電圧に近づく様に,第1又は第2の可変容量素子の容量値を設定する制御信号生成の制御回路12とを有する発振回路。
【解決手段】圧電振動子4の両端に接続された入力端子と出力端子を有する第1のインバータ回路1と,第1のインバータ回路の入出力端子間に設けられた第1のフィードバック抵抗3と,第1のインバータ回路の入出力端子に各々接続され,制御信号により容量値が可変設定可能な第1、第2の可変容量素子2a、2bと,所定基準電流を入力端子又は出力端子に供給して第1または第2の可変容量素子を充電する充電回路10と,入力端子又は出力端子の充電電圧と,参照電圧VRとを比較する比較器11と,キャリブレーション時に,第1の時間で,充電回路に入力端子又は出力端子への基準電流の供給を開始させ,第1の時間後の第2の時間での比較器の比較結果に応じて,充電電圧が参照電圧に近づく様に,第1又は第2の可変容量素子の容量値を設定する制御信号生成の制御回路12とを有する発振回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は,発振回路に関する。
【背景技術】
【0002】
水晶振動子などの圧電振動子を使用した発振回路(水晶発振器)は比較的高精度の発振周波数を得ることができることから,広く利用されている。例えば,無線通信システムは,受信信号の復調や送信信号の変調のために必要な局部発振信号を生成するPLL(Phase Locked Loop)回路をIC内部に搭載する。PLL回路は,VCO(Voltage Controlled Oscillator:電圧制御発振器)を含み,基準クロックに対して逓倍の出力周波数が得られるように制御電圧や位相を変化させて適切な局部発振信号を生成する。ただし,ICには製造ばらつきが存在するため,各サンプルにおける基準クロックおよびPLL回路はそれぞれ若干異なる周波数を出力してしまう。
【0003】
それらのばらつきは,基地局からの基準信号に対して,端末の基準クロックの周波数を通信中に一致させるAFC(Auto Frequency Control:自動周波数制御)回路によってデジタルベースバンド部で調整することができる。ただし,AFC回路にも制御可能範囲があり,基準クロックの許容される周波数ばらつきはその制御可能範囲に制限されるため,基準クロックには電圧や温度,製造ばらつきに対して一般的に概ね数十ppmオーダの高い周波数精度が求められる。このため,周波数ばらつきが小さい高価な外部部品の発振器のVCTCXO(Voltage Controlled Temperature Compensated crystal oscillator)が用いられてきた。
【0004】
一方で,近年,無線通信システムは,小型化,軽量化,低コスト化が強く求められ,特に低コスト化への要求が高いため,VCTCXOに代わる安価な発振回路として,水晶等の圧電振動子(水晶振動子)を用いた発振回路が注目されている。
【0005】
この発振回路は,水晶等の安価な圧電素子に,CMOSインバータ等のIC内部発振器,及びその入出力に可変可能なIC内部負荷容量を搭載するという簡潔な構成を持つものの,水晶等の圧電振動子のばらつきが大きく周波数精度がVCTCXOほど高くない。この発振回路の周波数は水晶等の圧電振動子とIC内部の負荷容量値によって決定され,一般的にその周波数ばらつきはIC内部の可変容量値の微調整によって低減することができる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開平7−131247号公報
【特許文献2】特開平11−330856号公報
【特許文献3】特開2006−157767号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら,この水晶発振回路は,水晶等の圧電振動子の温度等の影響に加え,IC内部の負荷容量のばらつきも存在するため,調整前の基準クロックの周波数が所望の値から大きく外れ,通信システム内のAFC制御の制御可変範囲を逸脱してしまうという問題がある。負荷容量を高精度のIC外部部品として搭載し,ばらつきを低減させる方法もあるが,部品点数が増えてしまい,小型化,低コスト化が困難になる。また,発振周波数がずれていることを直接的に検出するためにはppmオーダの高精度周波数検出器が必要となるが,この手法は小型化,低コスト化には向かない。
【0008】
以上のように,水晶等の圧電振動子を用いた発振回路は,その発振周波数のばらつきを簡単に且つ低コストで抑制することが求められる。
【0009】
そこで,本発明の目的は,発振周波数を簡単にキャリブレーションすることができる圧電振動子を用いた発振回路を提供することにある。
【課題を解決するための手段】
【0010】
発振回路の第1の側面は,圧電振動子が外部に接続される発振回路において,
前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有する第1のインバータ回路と,
前記第1のインバータ回路の前記入力端子と出力端子との間に設けられた第1のフィードバック抵抗と,
前記第1のインバータ回路の前記入力端子及び出力端子にそれぞれ接続され,制御信号により容量値が可変設定可能な第1及び第2の可変容量素子と,
所定の基準電流を前記入力端子または出力端子に供給して前記第1または第2の可変容量素子を充電する充電回路と,
前記入力端子または出力端子の充電電圧と,参照電圧とを比較する比較器と,
キャリブレーション時に,第1の時間で,前記充電回路に前記入力端子または出力端子への前記基準電流の供給を開始させ,前記第1の時間後の第2の時間での前記比較器の比較結果に応じて,前記充電電圧が前記参照電圧に近づくように,前記第1または第2の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する。
【発明の効果】
【0011】
第1の側面によれば,発振回路の周波数を高精度に校正することができる。
【図面の簡単な説明】
【0012】
【図1】本実施の形態における発振回路を有する通信装置を示す図である。
【図2】本実施の形態における発振回路の回路図である。
【図3】図2の発振回路のキャリブレーション動作状態を示す図である。
【図4】図3のインバータ1の入力端子における容量の構成を示す図である。
【図5】キャリブレーション動作でのタイミング図である。
【図6】第2の実施の形態における発振回路の回路図である。
【図7】第2の実施の形態におけるキャリブレーション動作を示す図である。
【図8】第3の実施の形態における発振回路の回路図である。
【図9】第3の実施の形態における発振回路の回路図である。
【図10】キャリブレーション動作における等価回路図である。
【図11】キャリブレーション動作の動作を示す図である。
【図12】第1,第2の実施の形態における変型例を示す図である。
【図13】第1〜第3の実施の形態における変型例を示す図である。
【図14】図13の変形例の動作を示す図である。
【図15】第1〜第3の実施の形態における変型例を示す図である。
【図16】外部部品に発振器(例えばVCTCXO)40を接続した場合の動作を示すタイミング図である。
【発明を実施するための形態】
【0013】
図1は,本実施の形態における発振回路を有する通信装置を示す図である。ここに示される通信装置は送信部の構成である。ただし,本実施の形態の発振回路は,受信部の基準クロック生成のために使用することもできる。
【0014】
送信部は,アナログ入力INを入力するローパスフィルタLPF(Low Pass Filter)と,フィルタの出力を増幅する可変ゲインアンプVGA(Variable Gain Amplifier)と,アンプVGAの出力にシンセサイザ60が生成するローカルクロックLCKを乗算してアップコンバートするミキサMIXと,ミキサMIXの出力信号から高周波出力RFOUTを出力する高周波回路RFとを有する。
【0015】
さらに,送信部は,シンセサイザ60に基準クロックSCKを供給する発振回路として,デジタル制御水晶発振回路DCXO(Digitally Controlled crystal oscillator)を有する。一般的なPierce型のデジタル制御水晶発振器DCXOは,図1に示すとおり,RFチップ100に設けられたCMOSインバータ1の入出力端子に外付けで接続した水晶等の圧電振動子(以下,圧電振動子の一例である水晶振動子で説明する。)4と,CMOSインバータ1の入出力端子にそれぞれ容量を可変制御できる容量素子2a,2bと,入出力端子のDC電位を同電位にするための抵抗素子3を有する。
【0016】
この発振回路DCXOは,フィードバック抵抗3によりインバータ1の入出力端子は閾値電圧にある状態で,何らかのノイズにより入力端子に電位変動が発生すると,入出力を反転させようとするインバータ1の動作により,発振動作を始める。この発振周波数は,後述するとおり,水晶振動子4のインダクタと容量値及びインバータ1の入出力端子の容量値とで決まる。
【0017】
したがって,容量素子2a,2bをデジタル信号で制御することで,発振回路DCDOの発振周波数を変更することができる。これが,デジタル制御水晶発振器DCXOと呼ばれる理由である。
【0018】
この発振回路が生成する基準クロックSCKに基づいて,PLLシンセサイザ60がその基準クロックSCKを逓倍したローカルクロックLCKを生成し,ミキサMIXが,送信信号にこのローカルクロックLCKを乗算して高周波送信信号を生成する。したがって,基準クロックSCKには高い周波数精度が要求される。本実施の形態では,水晶振動子4にばらつきがあってもこの基準クロックSCKを高精度に生成することができるように,可変容量素子2a,2bの容量値をデジタル制御信号によって微調整することができる。また,可変容量素子が接続されるノードには,インバータ1の入力寄生容量、外部端子61,62のパッドの寄生容量,及び水晶振動子4が配置されている基板ボードまでの配線寄生容量等が加わっているが,これら寄生容量を含めたノードの全容量値をキャリブレーション回路で高精度に測定することによって,適切な容量値を設定することができる。
【0019】
[第1の実施の形態]
図2は,本実施の形態における発振回路の回路図である。図2には,発振回路DCXOを構成する水晶振動子4と,この外付けの水晶振動子4に接続されICチップ内に設けられる水晶振動子以外の回路5とが示されている。水晶振動子4の等価回路は,インダクタL1,容量C1,抵抗R1の直列回路と,それに並列に接続される容量C0とを有する。さらに,チップ内の回路5は,水晶振動子4が接続される外部端子61,62と,それらに入力端子と出力端子がそれぞれ接続されたインバータ回路1と,インバータ回路1の入出力端子間に設けられたフィードバック抵抗3と,インバータ回路の入出力端子それぞれとグランドとの間に設けられた可変容量素子である負荷容量2a,2bと,可変容量素子2a,2bの容量値を制御する制御信号(制御コード)DA,DBを設定する制御回路12とを有する。
【0020】
チップの外部端子61,62の近傍には,静電破壊防止用のI/O回路が設けられており,また,外付けの水晶振動子4とIC5間には,両者を接続するための配線が基板ボード上でされている。そのため,外部端子61,62に見える全容量としては,外部端子61,62のパッドの寄生容量と,I/O回路の寄生容量と,基板ボードの配線寄生容量と,インバータ1の入力寄生容量と,可変容量素子2a,2bの容量とが存在し,これらの合成容量値が,水晶振動子4の容量C0に加わって,発振周波数を決めている。
【0021】
さらに,チップ内の回路5は,発振回路の発振ループを切断しパワーダウン状態にするスイッチ6と,CMOSインバータ1の入出力端子にそれぞれ基準電流を供給するスイッチ7a,7bと,CMOSインバータ1の入出力端子をそれぞれGND電位に固定するためのスイッチ8a,8bと,電流源I0とP型トランジスタP1,P2,P3とを有し基準電流Iを生成する基準電流生成回路10と,参照電位VRを生成する外付けの抵抗素子9と,当該参照電位VRとCMOSインバータ1の入力端子または出力端子の電位の大小を比較する比較器11とを有する。
【0022】
制御回路12は,比較器11の結果によって負荷容量2a,2bの値を設定する制御信号DA,DBを生成する。また,制御回路12には,クロックCLK,イネーブル信号EN,リセットXRSTが供給され,リセットXRSTに応答して回路状態をリセットし,イネーブル信号ENに応答して,キャリブレーション動作を開始し,クロックCLKのタイミングに同期してキャリブレーション動作を行う。通常状態では,キャリブレーション動作で調整した制御信号DA,DBを維持する。
【0023】
図2には,スイッチ6,7a,7b,8a,8bの通常動作状態が示されている。つまり,スイッチ6が導通,それ以外のスイッチは非導通になっている。スイッチ6が導通状態にあるので,インバータ回路1と水晶振動子4とからなる発振回路の発振ループが形成されている。
【0024】
また,この状態では,インバータ1の入出力間はフィードバック抵抗3でショートされており,入出力のDC電位はインバータ1の閾値電圧付近に固定される。そして,インバータ1のトランスコンダクタンスgm等のパラメータで決定される負性抵抗が,水晶振動子4の共振抵抗成分より十分大きい場合は,発振回路DCXOは,ノイズの発生をトリガにして,図2中に示す波形のように発振する。その周波数は,水晶振動子4の直列インダクタンスをL1,直列容量をC1,並列容量をC0,負荷容量2a,2bのそれぞれの容量を2×CLとおくと,以下のとおりである。
水晶振動子直列共振周波数 FS= 1/(2π√(L1・C1)) (式1)
DCXO負荷時共振周波数 FL= FS・(1 + (C1 /(2・(C0+CL))) (式2)
なお,負荷容量2a,2bは,水晶振動子4の両端に直列に接続されたものと同等であるので,それらの直列容量はCLとなる。よって,水晶振動子4内の並列容量C0との合成容量は(C0+CL)になる。
【0025】
上記の通り,発振回路DCXOの出力クロックSCKは,式2で示される周波数で発振し,その値は水晶振動子4のパラメータL1,C1,C0,及び負荷容量CLで決まる。水晶振動子4の各パラメータは部品固有の固定値であるため,出力クロックSCKの周波数の可変調整は,IC内部回路5の負荷容量CLの容量値を調整することで実現できる。すなわち,可変容量素子である負荷容量CLを可変設定できる仕組みを設けると周波数を可変制御できる発振回路が実現できる。
【0026】
しかしながら,IC内部に集積化した負荷容量2a,2bの製造ばらつき,あるいは電源や温度などによってその容量値が変化する場合は,共振周波数FLは設計値から大きくずれてしまう。さらに,前述のとおり,負荷容量CLは,IC内のI/O回路や,外部端子61,62が接続される外部プリント基板ボードの配線等による寄生容量を含めた値である。そのため,使用するI/O回路やプリント基板の配線長およびそれに用いられる材質によって負荷容量は容易に変動し,周波数ばらつきの要因となる。
【0027】
そこで,本実施の形態の発振回路を構成する水晶振動子4以外のICチップ内の回路5は,負荷容量2a,2bとそれに接続される寄生容量をDC的に測定する回路が設けられている。それが,基準電流生成回路10,比較器11,スイッチ群6,7a,7b,8a,8b,外付けの抵抗9などである。これらにより構成される回路により,負荷容量2a,2bとその寄生容量が,理想的な周波数を生成するための容量値になるようにキャリブレーションされる。
【0028】
図3は,図2の発振回路のキャリブレーション動作状態を示す図である。図4は,図3のインバータ1の入力端子における容量の構成を示す図である。キャリブレーション動作では,インバータ1の入力端子側の負荷容量2aの容量値と出力端子側の負荷容量2bの容量値をそれぞれ測定する。キャリブレーション動作は,電源投入時などの動作準備期間中に次のように行われる。
【0029】
まず,DCXO5の発振ループを切断しかつパワーダウンするスイッチ6をOFF,CMOSインバータ1の出力端子をGND電位に固定するためのスイッチ8bをONする。入力端子側のスイッチ8aは,一旦,負荷容量2aの電荷をディスチャージさせるためにONさせた後,すぐにOFFさせる。この状態では,CMOSインバータ1の入力電位,出力電位は共にGND電位になっており,CMOSインバータ1の入力端子とGND間には,図4に示すように,負荷容量2a,水晶振動子の並列容量C0,CMOSインバータ1の入力寄生容量,及び外部端子61のI/Oセルと外部プリント基板の配線等による寄生容量CPが存在する。ここで,CMOSインバータ1の入力端子の全容量をCIN(=C2a+C0+CP)とする。
【0030】
次に,CMOSインバータ1の入力端子側に基準電流生成回路10が生成する基準電流Iを供給するスイッチ7aをONする。すると,CMOSインバータ1の入力電圧VCは,時間をtとする
と,
VC=I・t/CIN
で表されるように時間に対して傾きI/CINで上昇する。したがって,ある基準となる周波数FCのクロックCLKの1周期後,すなわちt=1/FC後の入力端子の電位VCは,
VC=I/(FC・CIN) (式3)
になる。
【0031】
一方,図3の基準電流生成回路10から同じ基準電流Iを外付けの抵抗部品9に流すことによって,以下の参照電圧VRを得ることができる。
VR=I・Rext (式4)
このRextはICの製造ばらつきや温度,電圧にその抵抗値が依存しない外部部品であり,基準電流Iを供給するトランジスタP2と外付け抵抗部品9とを有する参照電圧生成回路が,参照電圧VRを生成する。
【0032】
外付け抵抗部品9の抵抗値は,インバータ1の入力端子の全容量CINが理想値CIDLのとき(CIN=CIDL)に,スイッチ7aをオンにしてからクロックCLK(周波数FC )の1周期後のタイミングで VC=VRとなる値を選択する。すなわち,式3,4より,
Rext=1/(FC・CIDL)
を満たす値を選択する。
【0033】
例えば,既知の水晶振動子の並列容量C0=1pFで,FC=10MHz,入力端子の容量CINを理想容量CIDL=11pFに設定したい場合,すなわち未知のC2a+CPを理想容量10pFに設定したい場合,Rext=10kΩを選択する。
【0034】
このような外付け抵抗Rextを選択し,スイッチ7aをオンして基準電流Iによりインバータ1の入力端子の充電を開始した後,クロックCLKの1周期(1/Fc)後でのVCとVRの電位の大小関係を比較する。これによって,実際に製造された負荷容量の理想設計値CIDLからのずれをDC的に検出することができる。
【0035】
すなわち,式3,4から基準電流Iを消去して,理想設計値として期待する理想的な容量をCIDLとおくと,式Rext=1/(FC・CIDL)を考慮すれば,
VC/VR=1/(FC・CIN)・Rext= (FC・CIDL)/(FC・CIN) =CIDL/CIN
(式5)
となる。
【0036】
この式5は,CIN<CIDLであればVC>VRであり,CIN>CIDLであればVC<VRであることを意味している。つまり,実際に製造されたCINが理想的なCIDLと比べて大きいのか,小さいのかがVCとVRの大小関係を見ることによって得られることを意味している。
【0037】
図5は,キャリブレーション動作でのタイミング図である。時間T0でスイッチ7aがオンになり,クロックCLKの1周期1/Fc後のタイミングT1で,比較器11がインバータの入力端子の電位(充電電圧)VCと参照電圧VRとの比較結果を出力する。図5では,CIN<CIDLの場合は比較結果はVC>VRであり,CIN>CIDLの場合は比較結果はVC<VRであり,CIN=CIDLの場合は比較結果はVC=VRであることを示している。
【0038】
図4の負荷容量2aは,そのスイッチONの個数をデジタル的に制御することでその容量値が変化する。制御回路12は,比較器11の判定に従い,インバータ1の入力電圧Vcが参照電圧VRに近づくように,制御コードDAでONさせる個数を増減させる制御を行う。スイッチ制御は,複数ビットの制御信号とデコーダにより,ONさせるスイッチの個数をバイナリサーチ(2分探索)で制御してもよい。
【0039】
上記の比較器による比較タイミングは,必ずしも充電開始からクロックCLKの1周期後である必要はなく,N(N>2の整数)周期後のタイミングを選択することもできる。
【0040】
制御回路12は,上記の比較動作とスイッチ制御動作とを複数回繰り返すことによって,インバータ1の入力電圧VCの電位が参照電圧VRにできるだけ近づくような最適なスイッチのON数を求めることができる。
【0041】
可変容量素子2aのスイッチのON数が求まった後,スイッチONの設定情報(制御コードDA)を制御回路12内のレジスタに保持し,今度はCMOSインバータ1の出力側に対しても同様のキャリブレーション動作を行う。すなわち,スイッチ7aと7b,スイッチ8aと8b,負荷容量2aと2bを入れ替えて同様の比較動作とスイッチ制御動作を行う。出力側の検出が終了すれば同様に設定情報(制御コードDB)を制御回路12内のレジスタに保持し,スイッチ6をON,スイッチ7a,7b,8a,8bをOFFして,図2の通常動作へ移行する。
【0042】
式5に示すとおり,同じ基準電流Iを電圧VCとVRの生成に用いているため,キャリブレーション動作での電圧VCとVRの比較結果は,基準電流生成回路10の基準電流Iの大きさやばらつきには依存せず,精度の高い測定が実現できる。また,CMOSインバータ1の入力端子,出力端子の容量値CINを独立して検出/調整するため,たとえ外部プリント基板の寄生容量やCMOSインバータのゲートソース間寄生容量が入力側と出力側で異なっていても,各々を理想的な設計容量値に近づけることができる。
【0043】
[第2の実施の形態]
図6は,第2の実施の形態における発振回路の回路図である。図6にも,図2,3と同様に発振回路DCXOを構成する水晶振動子4と,この外付けの水晶振動子4に接続されICチップ内に設けられる回路5が示されている。図2,3と同じ回路構成には同じ参照番号を与えている。
【0044】
図6において,図2,3と異なる構成は,CMOSインバータ1の入出力間に挿入されたフィードバック抵抗3を外付け部品抵抗3に設けたことと,参照電位VRを生成するための外付けの抵抗部品9をIC内部抵抗9に設けたことである。また,CMOSインバータ1の入出力にバイアス電位(第1の電圧)V1を供給するためのスイッチ7a,7b,およびそのバイアス電位V1を生成するための抵抗13,CMOSインバータ1の入出力端子と比較器11を接続するスイッチ7c,7dを設けている。
【0045】
さらに,基準電流生成回路10のトランジスタP3と内部抵抗13とにより第1の電圧(バイアス電位)V1を生成する第1の電圧生成回路が構成される。また,トランジスタP2と内部抵抗9とにより参照電圧VRを生成する第2の電圧生成回路が構成される。
【0046】
第2の実施の形態においても,第1の実施の形態と同様に,CMOSインバータ1の入力電位をVCとし,CMOSインバータ1の入力側の負荷容量2aの容量値を検出/調整するキャリブレーション動作について説明する。このキャリブレーション動作は,電源投入時などの動作準備期間中に行われる。
【0047】
図7は,第2の実施の形態におけるキャリブレーション動作を示す図である。
【0048】
まず,図7の時間T0において,図6(A)に示すように,発振器の発振を切断しかつパワーダウンするスイッチ6をOFF,CMOSインバータ1の入力端子にバイアス電位V1を印加するためのスイッチ7a,比較器11の入力にインバータ1の入力端子電圧Vcを供給するスイッチ7cをONする。この状態では,CMOSインバータ1の入出力をGND電位に固定するためのスイッチ8a,8bがOFFであるため,CMOSインバータ1の入力端子から電荷が放電するパスがなく,CMOSインバータ1の入力端子の電位Vcは,基準電流生成回路10の基準電流IとIC内部抵抗13によって決定されるバイアス電位V1に上昇する。つまり,インバータ1の入力端子の負荷容量2aやその寄生容量は,バイアス電圧V1に充電されてVc=V1になる。
【0049】
次に,図7の時間T1において,図6(B)に示されるように,スイッチ7aをOFFし,CMOSインバータ1の出力端子をGND電位に固定するためのスイッチ8bをONする。すると,CMOSインバータ1の入力端子から外部抵抗3,スイッチ8bを経由してGND電位に放電するパスが形成される。その結果,インバータ1の入力端子の電圧Vcは放電により低下する。
【0050】
外部抵抗3の抵抗値をRf,CMOSインバータ1の入力端子に見えるトータルの容量をCIN(=C2a+C0+CP)とおくと,入力端子の電位VCは,スイッチ8bのONにより,バイアス電位(第1の電圧)V1から時間と共にRfCINの時定数によって低下する。入力端子の電位Vcは,
Vc=V1(exp(−t/RfCIN ))
の電位で低下する。したがって,基準となるクロックCLK(周波数FC )の1周期後,すなわちt=1/FC後の時間T2には,入力端子の電位VCは,V1(exp(−1/(FC・Rf・CIN )))になる。
【0051】
設計値として期待する理想的な容量をCIDLとすると,CIN<CIDLであれば電位Vcは,CIN=CIDLの場合よりも下がり,CIN>CIDLであれば電位Vcは,CIN=CIDLの場合よりも上がる。つまりCIN<CIDLの時は,バイアス電圧V1による電荷量が少ないのでクロックCLKの1周期後の電位Vcの電位降下は大きく,逆に,CIN>CIDLであれば,電荷量が多いので電位Vcの電位降下は小さい。従って,放電開始後の時間T2における電位をモニタすることによって,IC内部容量CINの理想容量CIDLに対する相対的な大きさを測定することができる。
【0052】
比較器11は,あるタイミングで入力端子の電位(放電電圧)VCと予め設定した参照電位VRの大小比較を行う。入力端子の合計容量CINが理想容量CIDLに等しいときに,クロックCLKの1周期t=1/FC後に得られる電位Vcが参照電位VRに等しくなるようにするためには,フィードバック抵抗3の抵抗値Rfは以下のように設定すればよい。
VR=Vc=V1(exp(−1/(FC・Rf・CIN )))
を満たすためには,
Rf=1/(FC・CIN ・ln(V1 /VR )) (式6)
に設定されていればよい。
【0053】
そこで,式6が成立するように,設定したい入力端子の容量CINの理想値CIDLや比較器の動作条件(速度やダイナミックレンジ)に合わせて,各パラメータFC,V1 ,VR,Rfを決定する。例えば,入力端子の容量CINをCIN=10pFに設定したい場合は,FC=2MHz,V1 =1.0V,VR =0.4Vとすると,式6より,Rf≒50kΩ とすればよい。外付け抵抗3の抵抗値Rfは高精度に設定可能である。
【0054】
キャリブレーション動作では,図7に示すとおり,比較器11で,クロックCLKがHレベルに立ち上がるタイミングで電位VCと参照電圧VRの大小比較を実施し,その結果に基づいて制御回路12が制御コードDAを制御する。すなわち,第1の実施の形態と同様に,制御回路12は,比較結果がVC=VRに近づくように,制御コードDAを変更して可変容量素子である負荷容量2aのスイッチをONさせる個数を増減させることによって,負荷容量2aの容量値を理想値になるように制御する。
【0055】
上記の比較器による比較タイミングは,必ずしも放電開始からクロックCLKの1周期後である必要はなく,式6が成立するようにタイミングを選択することができる。
【0056】
このスイッチのON数が求まった後に設定情報,例えば制御コードDAを制御回路内のレジスタに保持する。そして,今度はCMOSインバータ1の出力端子側の負荷容量2bに対しても同様のキャリブレーション動作を行う。すなわち,スイッチ7aと7b,スイッチ7cと7d,スイッチ8aと8b,負荷容量2aと2bを入れ替えて同様の比較処理と,制御コードDBの制御を行う。出力端子側の負荷容量2bの制御コードDBが決定すれば,その設定情報を制御回路内のレジスタに保持する。そして,スイッチ6をON,スイッチ7a〜7d,8a,8bをOFFして,通常動作へ移行する。
【0057】
第1の実施の形態では,負荷容量2a,2bへの充電動作中の電位Vcを測定したのに対して,第2の実施の形態では,負荷容量2a,2bの放電動作中の電位Vcを測定する。第2の実施の形態では,式6を導出した式に示されるとおり,外付けしたフィードバック抵抗3の抵抗値Rfが高精度であれば,インバータ1の入出力端子の容量CINが理想容量CIDLと等しいか否かを高精度に検出することができる。また,第2の実施の形態でも,予め設定するバイアス電位(第1の電圧)V1と参照電位VRは,基準電流生成回路10の基準電流値IとIC内部抵抗13,9からそれぞれ生成されるため,比較器11の精度は基準電流値Iのばらつきによらず,精度の高い比較が実現できる。
【0058】
[第3の実施の形態]
図8,図9は,第3の実施の形態における発振回路の回路図である。図8,9にも,図6と同様に発振回路DCXOを構成する水晶振動子4と,この外付けの水晶振動子4に接続されICチップ内に設けられる回路5が示されている。図6と同じ回路構成には同じ参照番号を与えている。
【0059】
図8,9において,図6と異なる構成は,CMOSインバータ1の入出力間に挿入された抵抗素子3をIC内部抵抗3に置き換えたこと,負荷容量2aと2bの両端子間をそれぞれショートさせるスイッチ14a,14bを追加したことである。また,CMOSインバータ1の入出力端子それぞれと比較器11の入力とを接続するスイッチ7c,7dは削除している。
【0060】
さらに,基準電流生成回路10のトランジスタP3と内部抵抗13とにより第1の電圧(バイアス電位)V1を生成する第1の電圧生成回路が構成される。また,トランジスタP2と内部抵抗9とにより参照電圧VRを生成する第2の電圧生成回路が構成される。
【0061】
以下,CMOSインバータ1の入力端子側の負荷容量2aの容量値を検出して調整するキャリブレーション動作について説明する。
【0062】
図8に示すとおり,発振器を切断かつパワーダウンするスイッチ6をOFF,CMOSインバータ1の入出力端子にバイアス電位(第1の電圧)V1を印加するためのスイッチ7a,7b,および負荷容量2aと2bの両端子間をそれぞれショートさせるスイッチ14a,14bをONする。この状態では,水晶振動子の並列容量C0の両端子間と,負荷容量2aおよび寄生容量CPの端子間は,バイアス電位V1に固定されている。
【0063】
図10は,キャリブレーション動作における等価回路図である。図11は,キャリブレーション動作の動作を示す図である。図10(A)は,上記の図8の状態である。すなわち,スイッチ7a,7b,14a,14bが導通状態にあり,並列容量C0の両端子と,負荷容量2aおよび寄生容量CPの端子は,それぞれバイアス電位V1になっていて,各容量の両端子間はそれぞれ短絡されている。したがって,容量の電荷量はゼロである。
【0064】
次に,図11の時間T1で,図9,図10(B)に示すように,スイッチ7a,14aをOFF,スイッチ8aをONする。すると,水晶振動子の並列容量C0と,負荷容量2aおよび寄生容量CPとが,バイアス電位V1とGND間に直列接続された状態になる。図10(A)から図10(B)への変化において外部からの電荷注入や放電はないので,電荷保存則により,図10(A)の電荷量=0と図10(B)の電荷量とが等しいので,次の式が成り立つ。
0=VC・(C2a+CP )+(VC−V1)・C0
この式を解くと,直列接続された中間のノードであるCMOSインバータ1の入力端子の電位VCは,
VC =V1・C0 /(C2a+C0+CP)=V1・C0 /CIN (式7)
となる。
【0065】
これは,図10(A)と図10(B)のスイッチの切り替え前後で電位VCがバイアス電位(第1の電圧)V1からV1・C0 /CINに変化したことを意味しており,外部部品である水晶振動子の等価並列容量値C0が固定であれば,理想的な容量値CIDLに対して相対的に入力端子の合計容量CINを検出できることを意味している。設計値として期待する理想的な容量をCIDLとすると,スイッチ切り換え後の入力端子の電位Vcは,CIN<CIDLの場合はCIN=CIDLの時よりも上がり,逆に,CIN>CIDLの場合は下がる。
【0066】
比較器11は,VCと予め設定した参照電位VRの大小比較を行う。参照電位VRは,例えば,C0 =1pFの水晶振動子を使用し,CIN を11pFに設定したい場合,VR = V1・C0 /CIN = V1 /11 となるように設定する。すなわち,V1=1.1Vで動作させる場合は,VR =0.1VとなるようにIC内部抵抗13,9および,電流源回路10の電流値を決める。
【0067】
比較器11が,時間T1でのスイッチ切り換え後の任意のタイミングで両電位VCとVRの大小比較を行い,制御回路12が,第1,第2の実施の形態と同様に,その比較結果に基づいて,可変容量素子である負荷容量2aのスイッチをONさせる個数を増減させて,負荷容量2aの値を変化させ,インバータの入力端子の合計容量CINが理想的な容量CIDLに近づくに制御する。つまり,Vc=VRに近づくように,制御回路10が制御コードDAを設定する。
【0068】
このスイッチのON数が求まった後に,制御コードDAなどの設定情報を制御回路内のレジスタに保持する。そして,今度はCMOSインバータ1の出力端子側に対しても同様のキャリブレーション動作を行う。すなわち,スイッチ7aと7b,スイッチ8aと8b,スイッチ14aと14b,負荷容量2aと2bを入れ替えて同様の比較と制御コードの設定を行う。出力端子側の制御コード検出動作が終了すれば,同様にその設定情報を制御回路内のレジスタに保持し,スイッチ6をON,スイッチ7a,7b,8a,8b,14a,14bをOFFして,通常動作へ移行する。
【0069】
第3の実施の形態では,電荷の移動による電位の変化によって相対的に容量値を検出することができるため,外部水晶振動子の並列容量値C0が大きくばらつかない場合は,精度良く調整することができる。また,本実施例では動作CLKを用いた場合を説明したが,図11に示すようにスイッチの切り換え後は,電位Vcが一定電位を保持しつづけるため,比較器の比較タイミングはスイッチ切り換え後の任意のタイミングでよい。したがって,高精度のクロックCLKを用いずに,複合回路などを用いてキャリブレーション動作を行うことができる。
【0070】
[変型例1]
図12は,第1,第2の実施の形態における変型例を示す図である。第1の実施の形態では,充電開始後クロックCLKの1周期またはN周期後のタイミングで比較動作を行い,第2の実施の形態では,放電開始後クロックCLKの1周期またはN周期後のタイミングで比較動作を行う。そのため,クロックCLKをいずれかから供給される必要がある。
【0071】
図12の変型例では,水晶振動子4と共に発振回路を構成する第2のインバータ21と第2のフィードバック抵抗23と負荷容量22a,22bを有する回路25が,更に,IC内部に設けられている。そして,外部端子61,62に設けられたスイッチ13が,回路25側がオン,回路5側がオフにされて,水晶振動子4と回路25とで水晶発振器が構成され,それが生成するクロックCLKが,回路5内の制御回路12の基準クロックとして供給される。また,クロックCLKは,比較器11にも供給される。
【0072】
図12の回路5は,第1の実施の形態の回路5と同じであるが,第2の実施の形態の回路5であってもよい。その場合は,第2の実施の形態においてクロックCLKがキャリブレーション動作の基準クロックとして使用される。
【0073】
回路25は,CMOSインバータ21,その入力および出力にそれぞれ接続された内部容量22a,22b,その入出力間に挿入された入出力のDC電位を同電位に保つための抵抗素子23,水晶振動子4との発振回路の発振ループを切断かつパワーダウンするスイッチ26を有する。
【0074】
この変形例では,第1,第2の実施の形態におけるクロックCLKを,IC内の回路25と水晶振動子4とからなる発振回路で生成する。すなわち,電源投入時などの動作準備期間中のキャリブレーション動作時に,図12に示す接続によって水晶振動子4と回路25とによる発振回路を発振させる。すなわち,スイッチ6をOFF,スイッチ26をONし,水晶振動子4と回路25が接続されるようにスイッチ13を制御する。水晶振動子4と回路25による発振回路が発振を開始し,そこから出力されるクロックCLKを比較器11と制御回路12に入力する。これにより,外部からクロックの供給を受けることなくIC内の回路でキャリブレーション動作をすることが可能になる。
【0075】
回路25内部の負荷容量22a,22bは,発振することができる単純な固定容量であればよく,その値にも絶対値的な精度は必要とされない。これは,負荷容量22a,22bが設計値から大幅にずれて製造され,クロックCLKが理想周波数から100ppmずれたとしても,式3の電位VCの誤差は理想CLK周波数に対して僅か0.01%であり,容量補正時に使用するクロックの精度としては十分だからである。
【0076】
このCLKを用いて第1または第2の実施の形態による負荷容量のキャリブレーションを実施した後に,スイッチ6をON,スイッチ26をOFFし,水晶振動子4と回路5が接続されるようにスイッチ13を制御して,通常動作へ移行する。
【0077】
[変型例2]
図13は,第1〜第3の実施の形態における変型例を示す図である。図14は,その変形例の動作を示す図である。
【0078】
この変型例2では,図13(A)に示されるとおり,ICチップ内に,発振回路の水晶振動子以外の回路5に加えて,スタータ回路30を有する。回路5には,クロックCLKに加えて図示されていない電源レギュレータから電源VDDXが供給されるが,スタータ回路30には,クロックCLKに加えて電源レギュレータから2つの電源VDD,VDDXが供給される。そして,電源レギュレータは,電源起動時に第1の電源VDDを先に立ちあげ,その後第2の電源VDDXを立ち上げる。この2つの電源VDD,VDDXのシーケンスを利用して,スタータ回路30は,キャリブレーション動作開始前のリセット信号XRSTと,動作開始を制御するイネーブル信号ENを生成して,回路5に供給する。
【0079】
さらに,図13(B)に示されるスタータ回路30は,フリップフロップ回路70〜73からなるシフトレジスタであり,第1の電源VDDがフリップフロップ回路70のデータ入力に入力され,各フリップフロップ回路のリセット端子RBには第2の電源VDDXが入力され,各クロック端子にはクロックCLKが供給される。さらに,2段目と3段目のフリップフロップ回路の出力Q2,Q3がNANDゲート74に入力される。
【0080】
図14に示した動作の図に示されるとおり,電源が起動する前は,リセット信号XRSTとイネーブル信号ENはLレベルである。システム電源の起動時に同時に第1の電源VDDが立ち上がった後に第2の電源VDDXがHに立ち上がると,各フリップフロップ回路が一度リセットされ,Q2=L,Q3=Lになり,ANDゲート74によりリセット信号XRSTはHレベルになる(時間t2)。そして,クロックCKLの時間t3でQ1=Hに,時間t4でQ2=Hになり,Q2=H,Q3=Lになることによって,この時間t4においてNANDゲートがリセット信号XRSTをLレベルにする。このXRST=Lが回路5の内部をリセットする。
【0081】
さらに,時間t5でQ3=Hになり,NANDゲートがリセット信号XRSTをHレベルにしてリセットが解除される。最後に,時間t6でフリップフロップ73の出力QがHレベルになり,イネーブル信号ENがHレベルになる。これに応答して,回路5がキャリブレーション動作を開始する。キャリブレーション動作では,前述のとおり,第1,第2,第3の実施の形態それぞれのスイッチ群の制御が開始される。
【0082】
この変型例のように,IC内部にスタータ回路30を設けることで,外部からの複雑な制御なしで,セルフキャリブレーション動作を可能にする。
【0083】
[変型例3]
図15は,第1〜第3の実施の形態における変型例を示す図である。図14は,その変形例の動作を示す図である。
【0084】
この変型例では,図15(A)に示されるとおり,ICチップは,発振回路DCXOの水晶振動子4以外の回路5と,スタータ回路30を有し,さらに,ICチップには,VCTCXOなどの第2の発振回路素子40のクロックを入力するための外部端子62が設けられている。そして,ICチップ内には,この外部端子62にクロックVCKが供給されているか否かを検出するクロックディテクタ回路50を有する。さらに,ORゲート81は,発振回路素子40からのクロックVCKか,水晶振動子4と回路5による発振回路DCXOからのクロックかのいずれかを生成クロックSCKとして出力する。このクロックSCKがRF回路内のPLLシンセサイザの基準クロックとして使用される。
【0085】
また,クロックディテクタ回路50の検出信号PDの論理により,スタータ回路30のイネーブル信号ENがANDゲート80でゲーティングされて,DCXO用のイネーブル信号ENXOとして回路5に供給される。スタータ回路30は,図13,14の変型例2と同じである。
【0086】
この変型例では,2種類の発振回路DCXO(水晶振動子4と回路5)か,発振回路VCTCXOなどの異なる発振器40かのいずれかを任意に選択可能にすることができる。しかも,その切り換えは,外部からの電気的な制御ではなく,チップICに外付け部品として水晶振動子4を接続するか,発振回路素子40を接続するかにより,切り換えることができる。
【0087】
例えば,クロックSCKは初期ばらつきが大きく低精度であっても低コストの携帯端末を製造したい場合は,水晶振動子4を接続して発振回路DCXOのクロックを使用する。また,クロックSCKの初期ばらつきが小さく高精度が望まれる携帯端末を製造したい場合は,VCTCXOなどの高価な発振器40を接続して使用する。このように発振器の外部部品をICチップに選択して接続できる構成にすることで,同じ回路,同じチップ構成,同じシステム,同じソフトウェアで,顧客の仕様に合わせた発振回路が構成できる。このような汎用性を持たせることで低コスト化を図ることができる。
【0088】
外付けの発振器40は,パワーマネージメントモジュールから電源VDDVを供給されるとクロックVCKを出力する。また,クロックディテクタ50は,図15(B)に示されるように,ダイオードD1と容量C10と,抵抗RA,RBと,比較器51を有する。そして,クロックディテクタ50は,発振器40からそのクロックVCKが入力された場合は,検出信号PDをHレベルにし,入力されない場合はLレベルを出力する。
【0089】
ディテクタ50の内部ノードVPは,クロックVCKが入力された場合はダイオードD1からの電流によって上昇し,クロックVCKが入力されない場合はダイオードD1が電流を流さないため上昇しない。比較器51は,内部ノードVPが内部バイアス電圧VR(例えばVR=VDD/2)の電位を超えた時にPD=Hレベルを出力する回路である。従って,比較器51はクロックVCKが入力された場合は,内部バイアス電圧VRを越えた時点でHレベルを出力し,クロックVCKが入力されない場合はLレベルを出力する。
【0090】
DCXOの回路5に入力されるEN信号ENXOは,クロックディテクタ50の検出信号PDの反転論理とスタータ回路30で生成されるEN信号との論理積をANDゲート80でとることにより生成される。すなわち,発振器40を接続した場合は,それが発生するクロックVCKにより検出信号PDがHレベルになるので,スタータ回路30からのEN信号がHレベルであってもイネーブル信号ENXOはLレベルとなり,発振回路DCXOの回路5は動作しない。また,水晶振動子4を接続した場合は,クロックVCKが入力されず検出信号PDがLレベルのままである。そのため,スタータ回路30からのイネーブル信号ENがそのままイネーブル信号ENXOとなり,回路5の動作がそのイネーブル信号ENXOによって開始する。出力クロックSCKは,発振器(例えばVCTCXO)40からのクロックVCKとDCXOを構成する回路5からのクロックの論理和をとることによって得られる。
【0091】
図16は,外部部品に発振器(例えばVCTCXO)40を接続した場合の動作を示すタイミング図である。発振器40はVDDVの電源投入によってクロックVCKを出力する。クロックディテクタ50は,システムの電源VDDが立ち上がると同時に動作可能になり,検出出力PDは電圧VPが基準電圧VRを越えた時にHレベルになる。一方,スタータ回路30が,DCXOの回路5のリセットXRSTとイネーブル信号ENを生成する。イネーブルENはHレベルになるが,クロックディテクタ50の検出出力PDの反転はLレベルになるため,ANDゲート80により,イネーブルENXOはLレベルになり,回路5はパワーダウン状態になる。この場合,回路5から出力されるクロックはLレベルに固定され,出力クロックSCKとして,VCTCXO40のクロックVCKがORゲート81から出力される。
【0092】
また,水晶振動子4を外部接続した場合は,クロックディテクタ50の検出出力PDがLレベルであるため,ANDゲート80によりイネーブルENXOはHレベルになり,水晶振動子4と回路5で構成されるDCXOが発振動作する。この場合,発振器40は接続されていないので,クロックVCKはLレベルであり,ORゲート81により,DCXOを構成する回路5からのクロックが出力クロックSCKとして出力される。
【0093】
以上の第1,第2,第3の実施の形態によれば,以下のようなメリットがある。
(1)発振器の周波数ずれを、発振周波数を外部測定器等で直接AC的に計測して検出するのではなく、発振周波数を決める容量値のばらつきをIC内部の回路でDC的に計測して検出するため、大々的な計測環境が必要なく、低コストである。
(2)容量値のばらつきをIC内部の回路でDC的に計測できるため、比較器やスイッチや制御回路を用いて、ばらつきが小さくなるような容量補正を自身の回路内で自己完結して行うことができる。
(3)電源投入時等の動作準備期間中のキャリブレーション動作により容量の校正を行い、その結果をレジスタに保持して通常動作時に反映させることで、発振器の初期ばらつきを小さくすることができる。
(4)発振器の外部部品を任意に選択して接続できるので、同じ回路、同じチップ構成、同じシステム、同じソフトウェアで,顧客の仕様に合わせて使い分けをすることができ,低コスト化を図ることができる。
【0094】
以上の実施の形態をまとめると,次の付記のとおりである。
【0095】
(付記1)
圧電振動子が外部に接続される発振回路において,
前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有する第1のインバータ回路と,
前記第1のインバータ回路の前記入力端子と出力端子との間に設けられた第1のフィードバック抵抗と,
前記第1のインバータ回路の前記入力端子及び出力端子にそれぞれ接続され,制御信号により容量値が可変設定可能な第1及び第2の可変容量素子と,
所定の基準電流を前記入力端子または出力端子に供給して前記第1または第2の可変容量素子を充電する充電回路と,
前記入力端子または出力端子の充電電圧と,参照電圧とを比較する比較器と,
キャリブレーション時に,第1の時間で,前記充電回路に前記入力端子または出力端子への前記基準電流の供給を開始させ,前記第1の時間後の第2の時間での前記比較器の比較結果に応じて,前記充電電圧が前記参照電圧に近づくように,前記第1または第2の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する発振回路。
【0096】
(付記2)
付記1において,
前記制御回路は,前記キャリブレーション時に,前記比較器の比較結果が前記充電電圧が前記参照電圧より高い場合は,前記第1または第2の可変容量素子の容量値を増やすように前記制御信号を生成し,低い場合は,前記容量値を減らすように前記制御信号を生成する発振回路。
【0097】
(付記3)
付記1または2において,
さらに,前記基準電流を生成する基準電流生成回路と,
前記基準電流を外部に接続された基準抵抗に流して前記参照電圧を生成する参照電圧生成回路を有する発振回路。
【0098】
(付記4)
付記1または2において,
前記制御回路は,前記キャリブレーション時に,前記第1のインバータ回路と圧電振動子とによる発振動作を停止させる発振回路。
【0099】
(付記5)
付記1または2において,
さらに,前記基準電流を生成する基準電流生成回路を有し,
前記充電回路は,前記キャリブレーション時に,前記第1の時間で前記基準電流生成回路を前記入力端子または出力端子に接続する発振回路。
【0100】
(付記6)
圧電振動子と第1のフィードバック抵抗とが外部に接続される発振回路において,
前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有し,前記第1のフィードバック抵抗が前記入力端子と出力端子との間に接続される第1のインバータ回路と,
前記第1のインバータ回路の前記入力端子及び出力端子に接続され,制御信号により容量値が可変設定可能な第1及び第2の可変容量素子と,
前記入力端子または出力端子の放電電圧と,参照電圧とを比較する比較器と,
キャリブレーション時に,第1の電圧を前記入力端子または出力端子に印加して前記第1または第2の可変容量素子を充電し,その後,第1の時間で前記第1または第2の可変容量素子を前記第1のフィードバック抵抗を介して放電開始し,前記第1の時間後の第2の時間での前記比較器の比較結果に応じて,前記入力端子または出力端子の放電電圧が前記参照電圧に近づくように,前記第1または第2の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する発振回路。
【0101】
(付記7)
付記6において,
前記制御回路は,前記キャリブレーション時に,前記比較器の比較結果が前記放電電圧が前記参照電圧より高い場合は,前記第1または第2の可変容量素子の容量値を減らすように前記制御信号を生成し,低い場合は,前記容量値を増やすように前記制御信号を生成する発振回路。
【0102】
(付記8)
付記6または7において,
さらに,所定の基準電流を第1の抵抗に供給して前記第1の電圧を生成する第1の電圧生成回路と,
前記基準電流を第2の抵抗に供給して前記第1の電圧より低い前記参照電圧を生成する第2の電圧生成回路とを有する発振回路。
【0103】
(付記9)
付記6または7において,
前記制御回路は,前記キャリブレーション時に,前記第1のインバータ回路と圧電振動子とによる発振動作を停止させる発振回路。
【0104】
(付記10)
付記6または7において,
前記制御回路は,前記キャリブレーション時に,前記第1の時間で前記入力端子または出力端子を前記フィードバック抵抗を介して基準電源に接続する発振回路。
【0105】
(付記11)
圧電振動子が外部に接続される発振回路において,
前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有する第1のインバータ回路と,
前記第1のインバータ回路の前記入力端子と出力端子との間に設けられた第1のフィードバック抵抗と,
前記第1のインバータ回路の前記入力端子及び出力端子にそれぞれ接続され,制御信号により容量値が可変設定可能な第1及び第2の可変容量素子と,
前記入力端子または出力端子のモニタ電圧と,参照電圧とを比較する比較器と,
キャリブレーション時に,前記第1または第2の可変容量素子の両端と前記圧電振動子の両端とを第1の電圧を印加した状態で短絡し,その後,前記第1または第2の可変容量素子と前記圧電振動子を直列回路接続した時のモニタ電圧と参照電圧の前記比較器の比較結果に応じて,前記モニタ電圧が前記参照電圧に近づくように,前記第1または第2の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する発振回路。
【0106】
(付記12)
付記11において,
前記制御回路は,前記キャリブレーション時に,前記比較器の比較結果が前記モニタ電圧が前記参照電圧より高い場合は,前記第1または第2の可変容量素子の容量値を増やすように前記制御信号を生成し,低い場合は,前記容量値を減らすように前記制御信号を生成する発振回路。
【0107】
(付記13)
付記11または12において,
さらに,前記基準電流を生成する基準電流生成回路と,
所定の基準電流を第1の抵抗に供給して前記第1の電圧を生成する第1の電圧生成回路と,
前記基準電流を第2の抵抗に供給して前記第1の電圧より低い前記参照電圧を生成する第2の電圧生成回路とを有する発振回路。
【0108】
(付記14)
付記11または12において,
前記制御回路は,前記キャリブレーション時に,前記インバータ回路と圧電振動子とによる発振動作を停止させる発振回路。
【0109】
(付記15)
付記1または6において,
さらに,第2のインバータと当該第2のインバータの入力端子と出力端子との間に接続された第2のフィードバック抵抗とを有し,
前記制御回路は,前記キャリブレーション時に,前記第2のインバータの入力端子と出力端子を前記圧電振動子に接続し,前記圧電振動子と第2のインバータとで構成される発振器が生成するクロックのタイミングに基づいて,前記第1及び第2の時間を制御する発振回路。
【0110】
(付記16)
付記1,6または11において,
さらに,電源起動後に,前記制御回路にリセット信号を供給し,その後前記制御回路にキャリブレーション動作を開始させるイネーブル信号を供給するスタータ回路を有する発振回路。
【0111】
(付記17)
付記16において,
さらに,第2の発振回路が外部に接続可能であり,
前記第2の発振回路が接続された場合に,前記第2の発振回路が生成するクロックを検出するディテクタ回路を有し,
前記ディテクタ回路が前記第2の発振回路が生成するクロックを検出した場合は,前記イネーブル信号の前記制御回路への供給が停止され,前記第2の発振回路が生成するクロックが出力され,
前記ディテクタ回路が前記第2の発振回路が生成するクロックを検出しない場合は,前記イネーブル信号が前記制御回路に供給され,前記圧電振動子と前記第1のインバータ回路とで構成される発振器が生成するクロックが出力される発振回路。
【符号の説明】
【0112】
1:インバータ 2a,2b:可変容量素子
3:フィードバック抵抗 4:圧電振動子
5:圧電振動子以外の回路 6,7,8:スイッチ
9:抵抗 10:基準電流生成回路
11:比較器 12:制御回路
VR:参照電圧 Vc:放電電圧
【技術分野】
【0001】
本発明は,発振回路に関する。
【背景技術】
【0002】
水晶振動子などの圧電振動子を使用した発振回路(水晶発振器)は比較的高精度の発振周波数を得ることができることから,広く利用されている。例えば,無線通信システムは,受信信号の復調や送信信号の変調のために必要な局部発振信号を生成するPLL(Phase Locked Loop)回路をIC内部に搭載する。PLL回路は,VCO(Voltage Controlled Oscillator:電圧制御発振器)を含み,基準クロックに対して逓倍の出力周波数が得られるように制御電圧や位相を変化させて適切な局部発振信号を生成する。ただし,ICには製造ばらつきが存在するため,各サンプルにおける基準クロックおよびPLL回路はそれぞれ若干異なる周波数を出力してしまう。
【0003】
それらのばらつきは,基地局からの基準信号に対して,端末の基準クロックの周波数を通信中に一致させるAFC(Auto Frequency Control:自動周波数制御)回路によってデジタルベースバンド部で調整することができる。ただし,AFC回路にも制御可能範囲があり,基準クロックの許容される周波数ばらつきはその制御可能範囲に制限されるため,基準クロックには電圧や温度,製造ばらつきに対して一般的に概ね数十ppmオーダの高い周波数精度が求められる。このため,周波数ばらつきが小さい高価な外部部品の発振器のVCTCXO(Voltage Controlled Temperature Compensated crystal oscillator)が用いられてきた。
【0004】
一方で,近年,無線通信システムは,小型化,軽量化,低コスト化が強く求められ,特に低コスト化への要求が高いため,VCTCXOに代わる安価な発振回路として,水晶等の圧電振動子(水晶振動子)を用いた発振回路が注目されている。
【0005】
この発振回路は,水晶等の安価な圧電素子に,CMOSインバータ等のIC内部発振器,及びその入出力に可変可能なIC内部負荷容量を搭載するという簡潔な構成を持つものの,水晶等の圧電振動子のばらつきが大きく周波数精度がVCTCXOほど高くない。この発振回路の周波数は水晶等の圧電振動子とIC内部の負荷容量値によって決定され,一般的にその周波数ばらつきはIC内部の可変容量値の微調整によって低減することができる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開平7−131247号公報
【特許文献2】特開平11−330856号公報
【特許文献3】特開2006−157767号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら,この水晶発振回路は,水晶等の圧電振動子の温度等の影響に加え,IC内部の負荷容量のばらつきも存在するため,調整前の基準クロックの周波数が所望の値から大きく外れ,通信システム内のAFC制御の制御可変範囲を逸脱してしまうという問題がある。負荷容量を高精度のIC外部部品として搭載し,ばらつきを低減させる方法もあるが,部品点数が増えてしまい,小型化,低コスト化が困難になる。また,発振周波数がずれていることを直接的に検出するためにはppmオーダの高精度周波数検出器が必要となるが,この手法は小型化,低コスト化には向かない。
【0008】
以上のように,水晶等の圧電振動子を用いた発振回路は,その発振周波数のばらつきを簡単に且つ低コストで抑制することが求められる。
【0009】
そこで,本発明の目的は,発振周波数を簡単にキャリブレーションすることができる圧電振動子を用いた発振回路を提供することにある。
【課題を解決するための手段】
【0010】
発振回路の第1の側面は,圧電振動子が外部に接続される発振回路において,
前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有する第1のインバータ回路と,
前記第1のインバータ回路の前記入力端子と出力端子との間に設けられた第1のフィードバック抵抗と,
前記第1のインバータ回路の前記入力端子及び出力端子にそれぞれ接続され,制御信号により容量値が可変設定可能な第1及び第2の可変容量素子と,
所定の基準電流を前記入力端子または出力端子に供給して前記第1または第2の可変容量素子を充電する充電回路と,
前記入力端子または出力端子の充電電圧と,参照電圧とを比較する比較器と,
キャリブレーション時に,第1の時間で,前記充電回路に前記入力端子または出力端子への前記基準電流の供給を開始させ,前記第1の時間後の第2の時間での前記比較器の比較結果に応じて,前記充電電圧が前記参照電圧に近づくように,前記第1または第2の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する。
【発明の効果】
【0011】
第1の側面によれば,発振回路の周波数を高精度に校正することができる。
【図面の簡単な説明】
【0012】
【図1】本実施の形態における発振回路を有する通信装置を示す図である。
【図2】本実施の形態における発振回路の回路図である。
【図3】図2の発振回路のキャリブレーション動作状態を示す図である。
【図4】図3のインバータ1の入力端子における容量の構成を示す図である。
【図5】キャリブレーション動作でのタイミング図である。
【図6】第2の実施の形態における発振回路の回路図である。
【図7】第2の実施の形態におけるキャリブレーション動作を示す図である。
【図8】第3の実施の形態における発振回路の回路図である。
【図9】第3の実施の形態における発振回路の回路図である。
【図10】キャリブレーション動作における等価回路図である。
【図11】キャリブレーション動作の動作を示す図である。
【図12】第1,第2の実施の形態における変型例を示す図である。
【図13】第1〜第3の実施の形態における変型例を示す図である。
【図14】図13の変形例の動作を示す図である。
【図15】第1〜第3の実施の形態における変型例を示す図である。
【図16】外部部品に発振器(例えばVCTCXO)40を接続した場合の動作を示すタイミング図である。
【発明を実施するための形態】
【0013】
図1は,本実施の形態における発振回路を有する通信装置を示す図である。ここに示される通信装置は送信部の構成である。ただし,本実施の形態の発振回路は,受信部の基準クロック生成のために使用することもできる。
【0014】
送信部は,アナログ入力INを入力するローパスフィルタLPF(Low Pass Filter)と,フィルタの出力を増幅する可変ゲインアンプVGA(Variable Gain Amplifier)と,アンプVGAの出力にシンセサイザ60が生成するローカルクロックLCKを乗算してアップコンバートするミキサMIXと,ミキサMIXの出力信号から高周波出力RFOUTを出力する高周波回路RFとを有する。
【0015】
さらに,送信部は,シンセサイザ60に基準クロックSCKを供給する発振回路として,デジタル制御水晶発振回路DCXO(Digitally Controlled crystal oscillator)を有する。一般的なPierce型のデジタル制御水晶発振器DCXOは,図1に示すとおり,RFチップ100に設けられたCMOSインバータ1の入出力端子に外付けで接続した水晶等の圧電振動子(以下,圧電振動子の一例である水晶振動子で説明する。)4と,CMOSインバータ1の入出力端子にそれぞれ容量を可変制御できる容量素子2a,2bと,入出力端子のDC電位を同電位にするための抵抗素子3を有する。
【0016】
この発振回路DCXOは,フィードバック抵抗3によりインバータ1の入出力端子は閾値電圧にある状態で,何らかのノイズにより入力端子に電位変動が発生すると,入出力を反転させようとするインバータ1の動作により,発振動作を始める。この発振周波数は,後述するとおり,水晶振動子4のインダクタと容量値及びインバータ1の入出力端子の容量値とで決まる。
【0017】
したがって,容量素子2a,2bをデジタル信号で制御することで,発振回路DCDOの発振周波数を変更することができる。これが,デジタル制御水晶発振器DCXOと呼ばれる理由である。
【0018】
この発振回路が生成する基準クロックSCKに基づいて,PLLシンセサイザ60がその基準クロックSCKを逓倍したローカルクロックLCKを生成し,ミキサMIXが,送信信号にこのローカルクロックLCKを乗算して高周波送信信号を生成する。したがって,基準クロックSCKには高い周波数精度が要求される。本実施の形態では,水晶振動子4にばらつきがあってもこの基準クロックSCKを高精度に生成することができるように,可変容量素子2a,2bの容量値をデジタル制御信号によって微調整することができる。また,可変容量素子が接続されるノードには,インバータ1の入力寄生容量、外部端子61,62のパッドの寄生容量,及び水晶振動子4が配置されている基板ボードまでの配線寄生容量等が加わっているが,これら寄生容量を含めたノードの全容量値をキャリブレーション回路で高精度に測定することによって,適切な容量値を設定することができる。
【0019】
[第1の実施の形態]
図2は,本実施の形態における発振回路の回路図である。図2には,発振回路DCXOを構成する水晶振動子4と,この外付けの水晶振動子4に接続されICチップ内に設けられる水晶振動子以外の回路5とが示されている。水晶振動子4の等価回路は,インダクタL1,容量C1,抵抗R1の直列回路と,それに並列に接続される容量C0とを有する。さらに,チップ内の回路5は,水晶振動子4が接続される外部端子61,62と,それらに入力端子と出力端子がそれぞれ接続されたインバータ回路1と,インバータ回路1の入出力端子間に設けられたフィードバック抵抗3と,インバータ回路の入出力端子それぞれとグランドとの間に設けられた可変容量素子である負荷容量2a,2bと,可変容量素子2a,2bの容量値を制御する制御信号(制御コード)DA,DBを設定する制御回路12とを有する。
【0020】
チップの外部端子61,62の近傍には,静電破壊防止用のI/O回路が設けられており,また,外付けの水晶振動子4とIC5間には,両者を接続するための配線が基板ボード上でされている。そのため,外部端子61,62に見える全容量としては,外部端子61,62のパッドの寄生容量と,I/O回路の寄生容量と,基板ボードの配線寄生容量と,インバータ1の入力寄生容量と,可変容量素子2a,2bの容量とが存在し,これらの合成容量値が,水晶振動子4の容量C0に加わって,発振周波数を決めている。
【0021】
さらに,チップ内の回路5は,発振回路の発振ループを切断しパワーダウン状態にするスイッチ6と,CMOSインバータ1の入出力端子にそれぞれ基準電流を供給するスイッチ7a,7bと,CMOSインバータ1の入出力端子をそれぞれGND電位に固定するためのスイッチ8a,8bと,電流源I0とP型トランジスタP1,P2,P3とを有し基準電流Iを生成する基準電流生成回路10と,参照電位VRを生成する外付けの抵抗素子9と,当該参照電位VRとCMOSインバータ1の入力端子または出力端子の電位の大小を比較する比較器11とを有する。
【0022】
制御回路12は,比較器11の結果によって負荷容量2a,2bの値を設定する制御信号DA,DBを生成する。また,制御回路12には,クロックCLK,イネーブル信号EN,リセットXRSTが供給され,リセットXRSTに応答して回路状態をリセットし,イネーブル信号ENに応答して,キャリブレーション動作を開始し,クロックCLKのタイミングに同期してキャリブレーション動作を行う。通常状態では,キャリブレーション動作で調整した制御信号DA,DBを維持する。
【0023】
図2には,スイッチ6,7a,7b,8a,8bの通常動作状態が示されている。つまり,スイッチ6が導通,それ以外のスイッチは非導通になっている。スイッチ6が導通状態にあるので,インバータ回路1と水晶振動子4とからなる発振回路の発振ループが形成されている。
【0024】
また,この状態では,インバータ1の入出力間はフィードバック抵抗3でショートされており,入出力のDC電位はインバータ1の閾値電圧付近に固定される。そして,インバータ1のトランスコンダクタンスgm等のパラメータで決定される負性抵抗が,水晶振動子4の共振抵抗成分より十分大きい場合は,発振回路DCXOは,ノイズの発生をトリガにして,図2中に示す波形のように発振する。その周波数は,水晶振動子4の直列インダクタンスをL1,直列容量をC1,並列容量をC0,負荷容量2a,2bのそれぞれの容量を2×CLとおくと,以下のとおりである。
水晶振動子直列共振周波数 FS= 1/(2π√(L1・C1)) (式1)
DCXO負荷時共振周波数 FL= FS・(1 + (C1 /(2・(C0+CL))) (式2)
なお,負荷容量2a,2bは,水晶振動子4の両端に直列に接続されたものと同等であるので,それらの直列容量はCLとなる。よって,水晶振動子4内の並列容量C0との合成容量は(C0+CL)になる。
【0025】
上記の通り,発振回路DCXOの出力クロックSCKは,式2で示される周波数で発振し,その値は水晶振動子4のパラメータL1,C1,C0,及び負荷容量CLで決まる。水晶振動子4の各パラメータは部品固有の固定値であるため,出力クロックSCKの周波数の可変調整は,IC内部回路5の負荷容量CLの容量値を調整することで実現できる。すなわち,可変容量素子である負荷容量CLを可変設定できる仕組みを設けると周波数を可変制御できる発振回路が実現できる。
【0026】
しかしながら,IC内部に集積化した負荷容量2a,2bの製造ばらつき,あるいは電源や温度などによってその容量値が変化する場合は,共振周波数FLは設計値から大きくずれてしまう。さらに,前述のとおり,負荷容量CLは,IC内のI/O回路や,外部端子61,62が接続される外部プリント基板ボードの配線等による寄生容量を含めた値である。そのため,使用するI/O回路やプリント基板の配線長およびそれに用いられる材質によって負荷容量は容易に変動し,周波数ばらつきの要因となる。
【0027】
そこで,本実施の形態の発振回路を構成する水晶振動子4以外のICチップ内の回路5は,負荷容量2a,2bとそれに接続される寄生容量をDC的に測定する回路が設けられている。それが,基準電流生成回路10,比較器11,スイッチ群6,7a,7b,8a,8b,外付けの抵抗9などである。これらにより構成される回路により,負荷容量2a,2bとその寄生容量が,理想的な周波数を生成するための容量値になるようにキャリブレーションされる。
【0028】
図3は,図2の発振回路のキャリブレーション動作状態を示す図である。図4は,図3のインバータ1の入力端子における容量の構成を示す図である。キャリブレーション動作では,インバータ1の入力端子側の負荷容量2aの容量値と出力端子側の負荷容量2bの容量値をそれぞれ測定する。キャリブレーション動作は,電源投入時などの動作準備期間中に次のように行われる。
【0029】
まず,DCXO5の発振ループを切断しかつパワーダウンするスイッチ6をOFF,CMOSインバータ1の出力端子をGND電位に固定するためのスイッチ8bをONする。入力端子側のスイッチ8aは,一旦,負荷容量2aの電荷をディスチャージさせるためにONさせた後,すぐにOFFさせる。この状態では,CMOSインバータ1の入力電位,出力電位は共にGND電位になっており,CMOSインバータ1の入力端子とGND間には,図4に示すように,負荷容量2a,水晶振動子の並列容量C0,CMOSインバータ1の入力寄生容量,及び外部端子61のI/Oセルと外部プリント基板の配線等による寄生容量CPが存在する。ここで,CMOSインバータ1の入力端子の全容量をCIN(=C2a+C0+CP)とする。
【0030】
次に,CMOSインバータ1の入力端子側に基準電流生成回路10が生成する基準電流Iを供給するスイッチ7aをONする。すると,CMOSインバータ1の入力電圧VCは,時間をtとする
と,
VC=I・t/CIN
で表されるように時間に対して傾きI/CINで上昇する。したがって,ある基準となる周波数FCのクロックCLKの1周期後,すなわちt=1/FC後の入力端子の電位VCは,
VC=I/(FC・CIN) (式3)
になる。
【0031】
一方,図3の基準電流生成回路10から同じ基準電流Iを外付けの抵抗部品9に流すことによって,以下の参照電圧VRを得ることができる。
VR=I・Rext (式4)
このRextはICの製造ばらつきや温度,電圧にその抵抗値が依存しない外部部品であり,基準電流Iを供給するトランジスタP2と外付け抵抗部品9とを有する参照電圧生成回路が,参照電圧VRを生成する。
【0032】
外付け抵抗部品9の抵抗値は,インバータ1の入力端子の全容量CINが理想値CIDLのとき(CIN=CIDL)に,スイッチ7aをオンにしてからクロックCLK(周波数FC )の1周期後のタイミングで VC=VRとなる値を選択する。すなわち,式3,4より,
Rext=1/(FC・CIDL)
を満たす値を選択する。
【0033】
例えば,既知の水晶振動子の並列容量C0=1pFで,FC=10MHz,入力端子の容量CINを理想容量CIDL=11pFに設定したい場合,すなわち未知のC2a+CPを理想容量10pFに設定したい場合,Rext=10kΩを選択する。
【0034】
このような外付け抵抗Rextを選択し,スイッチ7aをオンして基準電流Iによりインバータ1の入力端子の充電を開始した後,クロックCLKの1周期(1/Fc)後でのVCとVRの電位の大小関係を比較する。これによって,実際に製造された負荷容量の理想設計値CIDLからのずれをDC的に検出することができる。
【0035】
すなわち,式3,4から基準電流Iを消去して,理想設計値として期待する理想的な容量をCIDLとおくと,式Rext=1/(FC・CIDL)を考慮すれば,
VC/VR=1/(FC・CIN)・Rext= (FC・CIDL)/(FC・CIN) =CIDL/CIN
(式5)
となる。
【0036】
この式5は,CIN<CIDLであればVC>VRであり,CIN>CIDLであればVC<VRであることを意味している。つまり,実際に製造されたCINが理想的なCIDLと比べて大きいのか,小さいのかがVCとVRの大小関係を見ることによって得られることを意味している。
【0037】
図5は,キャリブレーション動作でのタイミング図である。時間T0でスイッチ7aがオンになり,クロックCLKの1周期1/Fc後のタイミングT1で,比較器11がインバータの入力端子の電位(充電電圧)VCと参照電圧VRとの比較結果を出力する。図5では,CIN<CIDLの場合は比較結果はVC>VRであり,CIN>CIDLの場合は比較結果はVC<VRであり,CIN=CIDLの場合は比較結果はVC=VRであることを示している。
【0038】
図4の負荷容量2aは,そのスイッチONの個数をデジタル的に制御することでその容量値が変化する。制御回路12は,比較器11の判定に従い,インバータ1の入力電圧Vcが参照電圧VRに近づくように,制御コードDAでONさせる個数を増減させる制御を行う。スイッチ制御は,複数ビットの制御信号とデコーダにより,ONさせるスイッチの個数をバイナリサーチ(2分探索)で制御してもよい。
【0039】
上記の比較器による比較タイミングは,必ずしも充電開始からクロックCLKの1周期後である必要はなく,N(N>2の整数)周期後のタイミングを選択することもできる。
【0040】
制御回路12は,上記の比較動作とスイッチ制御動作とを複数回繰り返すことによって,インバータ1の入力電圧VCの電位が参照電圧VRにできるだけ近づくような最適なスイッチのON数を求めることができる。
【0041】
可変容量素子2aのスイッチのON数が求まった後,スイッチONの設定情報(制御コードDA)を制御回路12内のレジスタに保持し,今度はCMOSインバータ1の出力側に対しても同様のキャリブレーション動作を行う。すなわち,スイッチ7aと7b,スイッチ8aと8b,負荷容量2aと2bを入れ替えて同様の比較動作とスイッチ制御動作を行う。出力側の検出が終了すれば同様に設定情報(制御コードDB)を制御回路12内のレジスタに保持し,スイッチ6をON,スイッチ7a,7b,8a,8bをOFFして,図2の通常動作へ移行する。
【0042】
式5に示すとおり,同じ基準電流Iを電圧VCとVRの生成に用いているため,キャリブレーション動作での電圧VCとVRの比較結果は,基準電流生成回路10の基準電流Iの大きさやばらつきには依存せず,精度の高い測定が実現できる。また,CMOSインバータ1の入力端子,出力端子の容量値CINを独立して検出/調整するため,たとえ外部プリント基板の寄生容量やCMOSインバータのゲートソース間寄生容量が入力側と出力側で異なっていても,各々を理想的な設計容量値に近づけることができる。
【0043】
[第2の実施の形態]
図6は,第2の実施の形態における発振回路の回路図である。図6にも,図2,3と同様に発振回路DCXOを構成する水晶振動子4と,この外付けの水晶振動子4に接続されICチップ内に設けられる回路5が示されている。図2,3と同じ回路構成には同じ参照番号を与えている。
【0044】
図6において,図2,3と異なる構成は,CMOSインバータ1の入出力間に挿入されたフィードバック抵抗3を外付け部品抵抗3に設けたことと,参照電位VRを生成するための外付けの抵抗部品9をIC内部抵抗9に設けたことである。また,CMOSインバータ1の入出力にバイアス電位(第1の電圧)V1を供給するためのスイッチ7a,7b,およびそのバイアス電位V1を生成するための抵抗13,CMOSインバータ1の入出力端子と比較器11を接続するスイッチ7c,7dを設けている。
【0045】
さらに,基準電流生成回路10のトランジスタP3と内部抵抗13とにより第1の電圧(バイアス電位)V1を生成する第1の電圧生成回路が構成される。また,トランジスタP2と内部抵抗9とにより参照電圧VRを生成する第2の電圧生成回路が構成される。
【0046】
第2の実施の形態においても,第1の実施の形態と同様に,CMOSインバータ1の入力電位をVCとし,CMOSインバータ1の入力側の負荷容量2aの容量値を検出/調整するキャリブレーション動作について説明する。このキャリブレーション動作は,電源投入時などの動作準備期間中に行われる。
【0047】
図7は,第2の実施の形態におけるキャリブレーション動作を示す図である。
【0048】
まず,図7の時間T0において,図6(A)に示すように,発振器の発振を切断しかつパワーダウンするスイッチ6をOFF,CMOSインバータ1の入力端子にバイアス電位V1を印加するためのスイッチ7a,比較器11の入力にインバータ1の入力端子電圧Vcを供給するスイッチ7cをONする。この状態では,CMOSインバータ1の入出力をGND電位に固定するためのスイッチ8a,8bがOFFであるため,CMOSインバータ1の入力端子から電荷が放電するパスがなく,CMOSインバータ1の入力端子の電位Vcは,基準電流生成回路10の基準電流IとIC内部抵抗13によって決定されるバイアス電位V1に上昇する。つまり,インバータ1の入力端子の負荷容量2aやその寄生容量は,バイアス電圧V1に充電されてVc=V1になる。
【0049】
次に,図7の時間T1において,図6(B)に示されるように,スイッチ7aをOFFし,CMOSインバータ1の出力端子をGND電位に固定するためのスイッチ8bをONする。すると,CMOSインバータ1の入力端子から外部抵抗3,スイッチ8bを経由してGND電位に放電するパスが形成される。その結果,インバータ1の入力端子の電圧Vcは放電により低下する。
【0050】
外部抵抗3の抵抗値をRf,CMOSインバータ1の入力端子に見えるトータルの容量をCIN(=C2a+C0+CP)とおくと,入力端子の電位VCは,スイッチ8bのONにより,バイアス電位(第1の電圧)V1から時間と共にRfCINの時定数によって低下する。入力端子の電位Vcは,
Vc=V1(exp(−t/RfCIN ))
の電位で低下する。したがって,基準となるクロックCLK(周波数FC )の1周期後,すなわちt=1/FC後の時間T2には,入力端子の電位VCは,V1(exp(−1/(FC・Rf・CIN )))になる。
【0051】
設計値として期待する理想的な容量をCIDLとすると,CIN<CIDLであれば電位Vcは,CIN=CIDLの場合よりも下がり,CIN>CIDLであれば電位Vcは,CIN=CIDLの場合よりも上がる。つまりCIN<CIDLの時は,バイアス電圧V1による電荷量が少ないのでクロックCLKの1周期後の電位Vcの電位降下は大きく,逆に,CIN>CIDLであれば,電荷量が多いので電位Vcの電位降下は小さい。従って,放電開始後の時間T2における電位をモニタすることによって,IC内部容量CINの理想容量CIDLに対する相対的な大きさを測定することができる。
【0052】
比較器11は,あるタイミングで入力端子の電位(放電電圧)VCと予め設定した参照電位VRの大小比較を行う。入力端子の合計容量CINが理想容量CIDLに等しいときに,クロックCLKの1周期t=1/FC後に得られる電位Vcが参照電位VRに等しくなるようにするためには,フィードバック抵抗3の抵抗値Rfは以下のように設定すればよい。
VR=Vc=V1(exp(−1/(FC・Rf・CIN )))
を満たすためには,
Rf=1/(FC・CIN ・ln(V1 /VR )) (式6)
に設定されていればよい。
【0053】
そこで,式6が成立するように,設定したい入力端子の容量CINの理想値CIDLや比較器の動作条件(速度やダイナミックレンジ)に合わせて,各パラメータFC,V1 ,VR,Rfを決定する。例えば,入力端子の容量CINをCIN=10pFに設定したい場合は,FC=2MHz,V1 =1.0V,VR =0.4Vとすると,式6より,Rf≒50kΩ とすればよい。外付け抵抗3の抵抗値Rfは高精度に設定可能である。
【0054】
キャリブレーション動作では,図7に示すとおり,比較器11で,クロックCLKがHレベルに立ち上がるタイミングで電位VCと参照電圧VRの大小比較を実施し,その結果に基づいて制御回路12が制御コードDAを制御する。すなわち,第1の実施の形態と同様に,制御回路12は,比較結果がVC=VRに近づくように,制御コードDAを変更して可変容量素子である負荷容量2aのスイッチをONさせる個数を増減させることによって,負荷容量2aの容量値を理想値になるように制御する。
【0055】
上記の比較器による比較タイミングは,必ずしも放電開始からクロックCLKの1周期後である必要はなく,式6が成立するようにタイミングを選択することができる。
【0056】
このスイッチのON数が求まった後に設定情報,例えば制御コードDAを制御回路内のレジスタに保持する。そして,今度はCMOSインバータ1の出力端子側の負荷容量2bに対しても同様のキャリブレーション動作を行う。すなわち,スイッチ7aと7b,スイッチ7cと7d,スイッチ8aと8b,負荷容量2aと2bを入れ替えて同様の比較処理と,制御コードDBの制御を行う。出力端子側の負荷容量2bの制御コードDBが決定すれば,その設定情報を制御回路内のレジスタに保持する。そして,スイッチ6をON,スイッチ7a〜7d,8a,8bをOFFして,通常動作へ移行する。
【0057】
第1の実施の形態では,負荷容量2a,2bへの充電動作中の電位Vcを測定したのに対して,第2の実施の形態では,負荷容量2a,2bの放電動作中の電位Vcを測定する。第2の実施の形態では,式6を導出した式に示されるとおり,外付けしたフィードバック抵抗3の抵抗値Rfが高精度であれば,インバータ1の入出力端子の容量CINが理想容量CIDLと等しいか否かを高精度に検出することができる。また,第2の実施の形態でも,予め設定するバイアス電位(第1の電圧)V1と参照電位VRは,基準電流生成回路10の基準電流値IとIC内部抵抗13,9からそれぞれ生成されるため,比較器11の精度は基準電流値Iのばらつきによらず,精度の高い比較が実現できる。
【0058】
[第3の実施の形態]
図8,図9は,第3の実施の形態における発振回路の回路図である。図8,9にも,図6と同様に発振回路DCXOを構成する水晶振動子4と,この外付けの水晶振動子4に接続されICチップ内に設けられる回路5が示されている。図6と同じ回路構成には同じ参照番号を与えている。
【0059】
図8,9において,図6と異なる構成は,CMOSインバータ1の入出力間に挿入された抵抗素子3をIC内部抵抗3に置き換えたこと,負荷容量2aと2bの両端子間をそれぞれショートさせるスイッチ14a,14bを追加したことである。また,CMOSインバータ1の入出力端子それぞれと比較器11の入力とを接続するスイッチ7c,7dは削除している。
【0060】
さらに,基準電流生成回路10のトランジスタP3と内部抵抗13とにより第1の電圧(バイアス電位)V1を生成する第1の電圧生成回路が構成される。また,トランジスタP2と内部抵抗9とにより参照電圧VRを生成する第2の電圧生成回路が構成される。
【0061】
以下,CMOSインバータ1の入力端子側の負荷容量2aの容量値を検出して調整するキャリブレーション動作について説明する。
【0062】
図8に示すとおり,発振器を切断かつパワーダウンするスイッチ6をOFF,CMOSインバータ1の入出力端子にバイアス電位(第1の電圧)V1を印加するためのスイッチ7a,7b,および負荷容量2aと2bの両端子間をそれぞれショートさせるスイッチ14a,14bをONする。この状態では,水晶振動子の並列容量C0の両端子間と,負荷容量2aおよび寄生容量CPの端子間は,バイアス電位V1に固定されている。
【0063】
図10は,キャリブレーション動作における等価回路図である。図11は,キャリブレーション動作の動作を示す図である。図10(A)は,上記の図8の状態である。すなわち,スイッチ7a,7b,14a,14bが導通状態にあり,並列容量C0の両端子と,負荷容量2aおよび寄生容量CPの端子は,それぞれバイアス電位V1になっていて,各容量の両端子間はそれぞれ短絡されている。したがって,容量の電荷量はゼロである。
【0064】
次に,図11の時間T1で,図9,図10(B)に示すように,スイッチ7a,14aをOFF,スイッチ8aをONする。すると,水晶振動子の並列容量C0と,負荷容量2aおよび寄生容量CPとが,バイアス電位V1とGND間に直列接続された状態になる。図10(A)から図10(B)への変化において外部からの電荷注入や放電はないので,電荷保存則により,図10(A)の電荷量=0と図10(B)の電荷量とが等しいので,次の式が成り立つ。
0=VC・(C2a+CP )+(VC−V1)・C0
この式を解くと,直列接続された中間のノードであるCMOSインバータ1の入力端子の電位VCは,
VC =V1・C0 /(C2a+C0+CP)=V1・C0 /CIN (式7)
となる。
【0065】
これは,図10(A)と図10(B)のスイッチの切り替え前後で電位VCがバイアス電位(第1の電圧)V1からV1・C0 /CINに変化したことを意味しており,外部部品である水晶振動子の等価並列容量値C0が固定であれば,理想的な容量値CIDLに対して相対的に入力端子の合計容量CINを検出できることを意味している。設計値として期待する理想的な容量をCIDLとすると,スイッチ切り換え後の入力端子の電位Vcは,CIN<CIDLの場合はCIN=CIDLの時よりも上がり,逆に,CIN>CIDLの場合は下がる。
【0066】
比較器11は,VCと予め設定した参照電位VRの大小比較を行う。参照電位VRは,例えば,C0 =1pFの水晶振動子を使用し,CIN を11pFに設定したい場合,VR = V1・C0 /CIN = V1 /11 となるように設定する。すなわち,V1=1.1Vで動作させる場合は,VR =0.1VとなるようにIC内部抵抗13,9および,電流源回路10の電流値を決める。
【0067】
比較器11が,時間T1でのスイッチ切り換え後の任意のタイミングで両電位VCとVRの大小比較を行い,制御回路12が,第1,第2の実施の形態と同様に,その比較結果に基づいて,可変容量素子である負荷容量2aのスイッチをONさせる個数を増減させて,負荷容量2aの値を変化させ,インバータの入力端子の合計容量CINが理想的な容量CIDLに近づくに制御する。つまり,Vc=VRに近づくように,制御回路10が制御コードDAを設定する。
【0068】
このスイッチのON数が求まった後に,制御コードDAなどの設定情報を制御回路内のレジスタに保持する。そして,今度はCMOSインバータ1の出力端子側に対しても同様のキャリブレーション動作を行う。すなわち,スイッチ7aと7b,スイッチ8aと8b,スイッチ14aと14b,負荷容量2aと2bを入れ替えて同様の比較と制御コードの設定を行う。出力端子側の制御コード検出動作が終了すれば,同様にその設定情報を制御回路内のレジスタに保持し,スイッチ6をON,スイッチ7a,7b,8a,8b,14a,14bをOFFして,通常動作へ移行する。
【0069】
第3の実施の形態では,電荷の移動による電位の変化によって相対的に容量値を検出することができるため,外部水晶振動子の並列容量値C0が大きくばらつかない場合は,精度良く調整することができる。また,本実施例では動作CLKを用いた場合を説明したが,図11に示すようにスイッチの切り換え後は,電位Vcが一定電位を保持しつづけるため,比較器の比較タイミングはスイッチ切り換え後の任意のタイミングでよい。したがって,高精度のクロックCLKを用いずに,複合回路などを用いてキャリブレーション動作を行うことができる。
【0070】
[変型例1]
図12は,第1,第2の実施の形態における変型例を示す図である。第1の実施の形態では,充電開始後クロックCLKの1周期またはN周期後のタイミングで比較動作を行い,第2の実施の形態では,放電開始後クロックCLKの1周期またはN周期後のタイミングで比較動作を行う。そのため,クロックCLKをいずれかから供給される必要がある。
【0071】
図12の変型例では,水晶振動子4と共に発振回路を構成する第2のインバータ21と第2のフィードバック抵抗23と負荷容量22a,22bを有する回路25が,更に,IC内部に設けられている。そして,外部端子61,62に設けられたスイッチ13が,回路25側がオン,回路5側がオフにされて,水晶振動子4と回路25とで水晶発振器が構成され,それが生成するクロックCLKが,回路5内の制御回路12の基準クロックとして供給される。また,クロックCLKは,比較器11にも供給される。
【0072】
図12の回路5は,第1の実施の形態の回路5と同じであるが,第2の実施の形態の回路5であってもよい。その場合は,第2の実施の形態においてクロックCLKがキャリブレーション動作の基準クロックとして使用される。
【0073】
回路25は,CMOSインバータ21,その入力および出力にそれぞれ接続された内部容量22a,22b,その入出力間に挿入された入出力のDC電位を同電位に保つための抵抗素子23,水晶振動子4との発振回路の発振ループを切断かつパワーダウンするスイッチ26を有する。
【0074】
この変形例では,第1,第2の実施の形態におけるクロックCLKを,IC内の回路25と水晶振動子4とからなる発振回路で生成する。すなわち,電源投入時などの動作準備期間中のキャリブレーション動作時に,図12に示す接続によって水晶振動子4と回路25とによる発振回路を発振させる。すなわち,スイッチ6をOFF,スイッチ26をONし,水晶振動子4と回路25が接続されるようにスイッチ13を制御する。水晶振動子4と回路25による発振回路が発振を開始し,そこから出力されるクロックCLKを比較器11と制御回路12に入力する。これにより,外部からクロックの供給を受けることなくIC内の回路でキャリブレーション動作をすることが可能になる。
【0075】
回路25内部の負荷容量22a,22bは,発振することができる単純な固定容量であればよく,その値にも絶対値的な精度は必要とされない。これは,負荷容量22a,22bが設計値から大幅にずれて製造され,クロックCLKが理想周波数から100ppmずれたとしても,式3の電位VCの誤差は理想CLK周波数に対して僅か0.01%であり,容量補正時に使用するクロックの精度としては十分だからである。
【0076】
このCLKを用いて第1または第2の実施の形態による負荷容量のキャリブレーションを実施した後に,スイッチ6をON,スイッチ26をOFFし,水晶振動子4と回路5が接続されるようにスイッチ13を制御して,通常動作へ移行する。
【0077】
[変型例2]
図13は,第1〜第3の実施の形態における変型例を示す図である。図14は,その変形例の動作を示す図である。
【0078】
この変型例2では,図13(A)に示されるとおり,ICチップ内に,発振回路の水晶振動子以外の回路5に加えて,スタータ回路30を有する。回路5には,クロックCLKに加えて図示されていない電源レギュレータから電源VDDXが供給されるが,スタータ回路30には,クロックCLKに加えて電源レギュレータから2つの電源VDD,VDDXが供給される。そして,電源レギュレータは,電源起動時に第1の電源VDDを先に立ちあげ,その後第2の電源VDDXを立ち上げる。この2つの電源VDD,VDDXのシーケンスを利用して,スタータ回路30は,キャリブレーション動作開始前のリセット信号XRSTと,動作開始を制御するイネーブル信号ENを生成して,回路5に供給する。
【0079】
さらに,図13(B)に示されるスタータ回路30は,フリップフロップ回路70〜73からなるシフトレジスタであり,第1の電源VDDがフリップフロップ回路70のデータ入力に入力され,各フリップフロップ回路のリセット端子RBには第2の電源VDDXが入力され,各クロック端子にはクロックCLKが供給される。さらに,2段目と3段目のフリップフロップ回路の出力Q2,Q3がNANDゲート74に入力される。
【0080】
図14に示した動作の図に示されるとおり,電源が起動する前は,リセット信号XRSTとイネーブル信号ENはLレベルである。システム電源の起動時に同時に第1の電源VDDが立ち上がった後に第2の電源VDDXがHに立ち上がると,各フリップフロップ回路が一度リセットされ,Q2=L,Q3=Lになり,ANDゲート74によりリセット信号XRSTはHレベルになる(時間t2)。そして,クロックCKLの時間t3でQ1=Hに,時間t4でQ2=Hになり,Q2=H,Q3=Lになることによって,この時間t4においてNANDゲートがリセット信号XRSTをLレベルにする。このXRST=Lが回路5の内部をリセットする。
【0081】
さらに,時間t5でQ3=Hになり,NANDゲートがリセット信号XRSTをHレベルにしてリセットが解除される。最後に,時間t6でフリップフロップ73の出力QがHレベルになり,イネーブル信号ENがHレベルになる。これに応答して,回路5がキャリブレーション動作を開始する。キャリブレーション動作では,前述のとおり,第1,第2,第3の実施の形態それぞれのスイッチ群の制御が開始される。
【0082】
この変型例のように,IC内部にスタータ回路30を設けることで,外部からの複雑な制御なしで,セルフキャリブレーション動作を可能にする。
【0083】
[変型例3]
図15は,第1〜第3の実施の形態における変型例を示す図である。図14は,その変形例の動作を示す図である。
【0084】
この変型例では,図15(A)に示されるとおり,ICチップは,発振回路DCXOの水晶振動子4以外の回路5と,スタータ回路30を有し,さらに,ICチップには,VCTCXOなどの第2の発振回路素子40のクロックを入力するための外部端子62が設けられている。そして,ICチップ内には,この外部端子62にクロックVCKが供給されているか否かを検出するクロックディテクタ回路50を有する。さらに,ORゲート81は,発振回路素子40からのクロックVCKか,水晶振動子4と回路5による発振回路DCXOからのクロックかのいずれかを生成クロックSCKとして出力する。このクロックSCKがRF回路内のPLLシンセサイザの基準クロックとして使用される。
【0085】
また,クロックディテクタ回路50の検出信号PDの論理により,スタータ回路30のイネーブル信号ENがANDゲート80でゲーティングされて,DCXO用のイネーブル信号ENXOとして回路5に供給される。スタータ回路30は,図13,14の変型例2と同じである。
【0086】
この変型例では,2種類の発振回路DCXO(水晶振動子4と回路5)か,発振回路VCTCXOなどの異なる発振器40かのいずれかを任意に選択可能にすることができる。しかも,その切り換えは,外部からの電気的な制御ではなく,チップICに外付け部品として水晶振動子4を接続するか,発振回路素子40を接続するかにより,切り換えることができる。
【0087】
例えば,クロックSCKは初期ばらつきが大きく低精度であっても低コストの携帯端末を製造したい場合は,水晶振動子4を接続して発振回路DCXOのクロックを使用する。また,クロックSCKの初期ばらつきが小さく高精度が望まれる携帯端末を製造したい場合は,VCTCXOなどの高価な発振器40を接続して使用する。このように発振器の外部部品をICチップに選択して接続できる構成にすることで,同じ回路,同じチップ構成,同じシステム,同じソフトウェアで,顧客の仕様に合わせた発振回路が構成できる。このような汎用性を持たせることで低コスト化を図ることができる。
【0088】
外付けの発振器40は,パワーマネージメントモジュールから電源VDDVを供給されるとクロックVCKを出力する。また,クロックディテクタ50は,図15(B)に示されるように,ダイオードD1と容量C10と,抵抗RA,RBと,比較器51を有する。そして,クロックディテクタ50は,発振器40からそのクロックVCKが入力された場合は,検出信号PDをHレベルにし,入力されない場合はLレベルを出力する。
【0089】
ディテクタ50の内部ノードVPは,クロックVCKが入力された場合はダイオードD1からの電流によって上昇し,クロックVCKが入力されない場合はダイオードD1が電流を流さないため上昇しない。比較器51は,内部ノードVPが内部バイアス電圧VR(例えばVR=VDD/2)の電位を超えた時にPD=Hレベルを出力する回路である。従って,比較器51はクロックVCKが入力された場合は,内部バイアス電圧VRを越えた時点でHレベルを出力し,クロックVCKが入力されない場合はLレベルを出力する。
【0090】
DCXOの回路5に入力されるEN信号ENXOは,クロックディテクタ50の検出信号PDの反転論理とスタータ回路30で生成されるEN信号との論理積をANDゲート80でとることにより生成される。すなわち,発振器40を接続した場合は,それが発生するクロックVCKにより検出信号PDがHレベルになるので,スタータ回路30からのEN信号がHレベルであってもイネーブル信号ENXOはLレベルとなり,発振回路DCXOの回路5は動作しない。また,水晶振動子4を接続した場合は,クロックVCKが入力されず検出信号PDがLレベルのままである。そのため,スタータ回路30からのイネーブル信号ENがそのままイネーブル信号ENXOとなり,回路5の動作がそのイネーブル信号ENXOによって開始する。出力クロックSCKは,発振器(例えばVCTCXO)40からのクロックVCKとDCXOを構成する回路5からのクロックの論理和をとることによって得られる。
【0091】
図16は,外部部品に発振器(例えばVCTCXO)40を接続した場合の動作を示すタイミング図である。発振器40はVDDVの電源投入によってクロックVCKを出力する。クロックディテクタ50は,システムの電源VDDが立ち上がると同時に動作可能になり,検出出力PDは電圧VPが基準電圧VRを越えた時にHレベルになる。一方,スタータ回路30が,DCXOの回路5のリセットXRSTとイネーブル信号ENを生成する。イネーブルENはHレベルになるが,クロックディテクタ50の検出出力PDの反転はLレベルになるため,ANDゲート80により,イネーブルENXOはLレベルになり,回路5はパワーダウン状態になる。この場合,回路5から出力されるクロックはLレベルに固定され,出力クロックSCKとして,VCTCXO40のクロックVCKがORゲート81から出力される。
【0092】
また,水晶振動子4を外部接続した場合は,クロックディテクタ50の検出出力PDがLレベルであるため,ANDゲート80によりイネーブルENXOはHレベルになり,水晶振動子4と回路5で構成されるDCXOが発振動作する。この場合,発振器40は接続されていないので,クロックVCKはLレベルであり,ORゲート81により,DCXOを構成する回路5からのクロックが出力クロックSCKとして出力される。
【0093】
以上の第1,第2,第3の実施の形態によれば,以下のようなメリットがある。
(1)発振器の周波数ずれを、発振周波数を外部測定器等で直接AC的に計測して検出するのではなく、発振周波数を決める容量値のばらつきをIC内部の回路でDC的に計測して検出するため、大々的な計測環境が必要なく、低コストである。
(2)容量値のばらつきをIC内部の回路でDC的に計測できるため、比較器やスイッチや制御回路を用いて、ばらつきが小さくなるような容量補正を自身の回路内で自己完結して行うことができる。
(3)電源投入時等の動作準備期間中のキャリブレーション動作により容量の校正を行い、その結果をレジスタに保持して通常動作時に反映させることで、発振器の初期ばらつきを小さくすることができる。
(4)発振器の外部部品を任意に選択して接続できるので、同じ回路、同じチップ構成、同じシステム、同じソフトウェアで,顧客の仕様に合わせて使い分けをすることができ,低コスト化を図ることができる。
【0094】
以上の実施の形態をまとめると,次の付記のとおりである。
【0095】
(付記1)
圧電振動子が外部に接続される発振回路において,
前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有する第1のインバータ回路と,
前記第1のインバータ回路の前記入力端子と出力端子との間に設けられた第1のフィードバック抵抗と,
前記第1のインバータ回路の前記入力端子及び出力端子にそれぞれ接続され,制御信号により容量値が可変設定可能な第1及び第2の可変容量素子と,
所定の基準電流を前記入力端子または出力端子に供給して前記第1または第2の可変容量素子を充電する充電回路と,
前記入力端子または出力端子の充電電圧と,参照電圧とを比較する比較器と,
キャリブレーション時に,第1の時間で,前記充電回路に前記入力端子または出力端子への前記基準電流の供給を開始させ,前記第1の時間後の第2の時間での前記比較器の比較結果に応じて,前記充電電圧が前記参照電圧に近づくように,前記第1または第2の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する発振回路。
【0096】
(付記2)
付記1において,
前記制御回路は,前記キャリブレーション時に,前記比較器の比較結果が前記充電電圧が前記参照電圧より高い場合は,前記第1または第2の可変容量素子の容量値を増やすように前記制御信号を生成し,低い場合は,前記容量値を減らすように前記制御信号を生成する発振回路。
【0097】
(付記3)
付記1または2において,
さらに,前記基準電流を生成する基準電流生成回路と,
前記基準電流を外部に接続された基準抵抗に流して前記参照電圧を生成する参照電圧生成回路を有する発振回路。
【0098】
(付記4)
付記1または2において,
前記制御回路は,前記キャリブレーション時に,前記第1のインバータ回路と圧電振動子とによる発振動作を停止させる発振回路。
【0099】
(付記5)
付記1または2において,
さらに,前記基準電流を生成する基準電流生成回路を有し,
前記充電回路は,前記キャリブレーション時に,前記第1の時間で前記基準電流生成回路を前記入力端子または出力端子に接続する発振回路。
【0100】
(付記6)
圧電振動子と第1のフィードバック抵抗とが外部に接続される発振回路において,
前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有し,前記第1のフィードバック抵抗が前記入力端子と出力端子との間に接続される第1のインバータ回路と,
前記第1のインバータ回路の前記入力端子及び出力端子に接続され,制御信号により容量値が可変設定可能な第1及び第2の可変容量素子と,
前記入力端子または出力端子の放電電圧と,参照電圧とを比較する比較器と,
キャリブレーション時に,第1の電圧を前記入力端子または出力端子に印加して前記第1または第2の可変容量素子を充電し,その後,第1の時間で前記第1または第2の可変容量素子を前記第1のフィードバック抵抗を介して放電開始し,前記第1の時間後の第2の時間での前記比較器の比較結果に応じて,前記入力端子または出力端子の放電電圧が前記参照電圧に近づくように,前記第1または第2の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する発振回路。
【0101】
(付記7)
付記6において,
前記制御回路は,前記キャリブレーション時に,前記比較器の比較結果が前記放電電圧が前記参照電圧より高い場合は,前記第1または第2の可変容量素子の容量値を減らすように前記制御信号を生成し,低い場合は,前記容量値を増やすように前記制御信号を生成する発振回路。
【0102】
(付記8)
付記6または7において,
さらに,所定の基準電流を第1の抵抗に供給して前記第1の電圧を生成する第1の電圧生成回路と,
前記基準電流を第2の抵抗に供給して前記第1の電圧より低い前記参照電圧を生成する第2の電圧生成回路とを有する発振回路。
【0103】
(付記9)
付記6または7において,
前記制御回路は,前記キャリブレーション時に,前記第1のインバータ回路と圧電振動子とによる発振動作を停止させる発振回路。
【0104】
(付記10)
付記6または7において,
前記制御回路は,前記キャリブレーション時に,前記第1の時間で前記入力端子または出力端子を前記フィードバック抵抗を介して基準電源に接続する発振回路。
【0105】
(付記11)
圧電振動子が外部に接続される発振回路において,
前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有する第1のインバータ回路と,
前記第1のインバータ回路の前記入力端子と出力端子との間に設けられた第1のフィードバック抵抗と,
前記第1のインバータ回路の前記入力端子及び出力端子にそれぞれ接続され,制御信号により容量値が可変設定可能な第1及び第2の可変容量素子と,
前記入力端子または出力端子のモニタ電圧と,参照電圧とを比較する比較器と,
キャリブレーション時に,前記第1または第2の可変容量素子の両端と前記圧電振動子の両端とを第1の電圧を印加した状態で短絡し,その後,前記第1または第2の可変容量素子と前記圧電振動子を直列回路接続した時のモニタ電圧と参照電圧の前記比較器の比較結果に応じて,前記モニタ電圧が前記参照電圧に近づくように,前記第1または第2の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する発振回路。
【0106】
(付記12)
付記11において,
前記制御回路は,前記キャリブレーション時に,前記比較器の比較結果が前記モニタ電圧が前記参照電圧より高い場合は,前記第1または第2の可変容量素子の容量値を増やすように前記制御信号を生成し,低い場合は,前記容量値を減らすように前記制御信号を生成する発振回路。
【0107】
(付記13)
付記11または12において,
さらに,前記基準電流を生成する基準電流生成回路と,
所定の基準電流を第1の抵抗に供給して前記第1の電圧を生成する第1の電圧生成回路と,
前記基準電流を第2の抵抗に供給して前記第1の電圧より低い前記参照電圧を生成する第2の電圧生成回路とを有する発振回路。
【0108】
(付記14)
付記11または12において,
前記制御回路は,前記キャリブレーション時に,前記インバータ回路と圧電振動子とによる発振動作を停止させる発振回路。
【0109】
(付記15)
付記1または6において,
さらに,第2のインバータと当該第2のインバータの入力端子と出力端子との間に接続された第2のフィードバック抵抗とを有し,
前記制御回路は,前記キャリブレーション時に,前記第2のインバータの入力端子と出力端子を前記圧電振動子に接続し,前記圧電振動子と第2のインバータとで構成される発振器が生成するクロックのタイミングに基づいて,前記第1及び第2の時間を制御する発振回路。
【0110】
(付記16)
付記1,6または11において,
さらに,電源起動後に,前記制御回路にリセット信号を供給し,その後前記制御回路にキャリブレーション動作を開始させるイネーブル信号を供給するスタータ回路を有する発振回路。
【0111】
(付記17)
付記16において,
さらに,第2の発振回路が外部に接続可能であり,
前記第2の発振回路が接続された場合に,前記第2の発振回路が生成するクロックを検出するディテクタ回路を有し,
前記ディテクタ回路が前記第2の発振回路が生成するクロックを検出した場合は,前記イネーブル信号の前記制御回路への供給が停止され,前記第2の発振回路が生成するクロックが出力され,
前記ディテクタ回路が前記第2の発振回路が生成するクロックを検出しない場合は,前記イネーブル信号が前記制御回路に供給され,前記圧電振動子と前記第1のインバータ回路とで構成される発振器が生成するクロックが出力される発振回路。
【符号の説明】
【0112】
1:インバータ 2a,2b:可変容量素子
3:フィードバック抵抗 4:圧電振動子
5:圧電振動子以外の回路 6,7,8:スイッチ
9:抵抗 10:基準電流生成回路
11:比較器 12:制御回路
VR:参照電圧 Vc:放電電圧
【特許請求の範囲】
【請求項1】
圧電振動子が外部に接続される発振回路において,
前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有する第1のインバータ回路と,
前記第1のインバータ回路の前記入力端子と出力端子との間に設けられた第1のフィードバック抵抗と,
前記第1のインバータ回路の前記入力端子及び出力端子にそれぞれ接続され,制御信号により容量値が可変設定可能な第1及び第2の可変容量素子と,
所定の基準電流を前記入力端子または出力端子に供給して前記第1または第2の可変容量素子を充電する充電回路と,
前記入力端子または出力端子の充電電圧と,参照電圧とを比較する比較器と,
キャリブレーション時に,第1の時間で,前記充電回路に前記入力端子または出力端子への前記基準電流の供給を開始させ,前記第1の時間後の第2の時間での前記比較器の比較結果に応じて,前記充電電圧が前記参照電圧に近づくように,前記第1または第2の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する発振回路。
【請求項2】
請求項1において,
前記制御回路は,前記キャリブレーション時に,前記比較器の比較結果が前記充電電圧が前記参照電圧より高い場合は,前記第1または第2の可変容量素子の容量値を増やすように前記制御信号を生成し,低い場合は,前記容量値を減らすように前記制御信号を生成する発振回路。
【請求項3】
請求項1または2において,
さらに,前記基準電流を生成する基準電流生成回路と,
前記基準電流を外部に接続された基準抵抗に流して前記参照電圧を生成する参照電圧生成回路を有する発振回路。
【請求項4】
圧電振動子と第1のフィードバック抵抗とが外部に接続される発振回路において,
前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有し,前記第1のフィードバック抵抗が前記入力端子と出力端子との間に接続される第1のインバータ回路と,
前記第1のインバータ回路の前記入力端子及び出力端子に接続され,制御信号により容量値が可変設定可能な第1及び第2の可変容量素子と,
前記入力端子または出力端子の放電電圧と,参照電圧とを比較する比較器と,
キャリブレーション時に,第1の電圧を前記入力端子または出力端子に印加して前記第1または第2の可変容量素子を充電し,その後,第1の時間で前記第1または第2の可変容量素子を前記第1のフィードバック抵抗を介して放電開始し,前記第1の時間後の第2の時間での前記比較器の比較結果に応じて,前記入力端子または出力端子の放電電圧が前記参照電圧に近づくように,前記第1または第2の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する発振回路。
【請求項5】
請求項4において,
前記制御回路は,前記キャリブレーション時に,前記比較器の比較結果が前記放電電圧が前記参照電圧より高い場合は,前記第1または第2の可変容量素子の容量値を減らすように前記制御信号を生成し,低い場合は,前記容量値を増やすように前記制御信号を生成する発振回路。
【請求項6】
請求項4または5において,
さらに,所定の基準電流を第1の抵抗に供給して前記第1の電圧を生成する第1の電圧生成回路と,
前記基準電流を第2の抵抗に供給して前記第1の電圧より低い前記参照電圧を生成する第2の電圧生成回路とを有する発振回路。
【請求項7】
圧電振動子が外部に接続される発振回路において,
前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有する第1のインバータ回路と,
前記第1のインバータ回路の前記入力端子と出力端子との間に設けられた第1のフィードバック抵抗と,
前記第1のインバータ回路の前記入力端子及び出力端子にそれぞれ接続され,制御信号により容量値が可変設定可能な第1及び第2の可変容量素子と,
前記入力端子または出力端子のモニタ電圧と,参照電圧とを比較する比較器と,
キャリブレーション時に,前記第1または第2の可変容量素子の両端と前記圧電振動子の両端とを第1の電圧を印加した状態で短絡し,その後,前記第1または第2の可変容量素子と前記圧電振動子を直列回路接続した時のモニタ電圧と参照電圧の前記比較器の比較結果に応じて,前記モニタ電圧が前記参照電圧に近づくように,前記第1または第2の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する発振回路。
【請求項8】
請求項7において,
前記制御回路は,前記キャリブレーション時に,前記比較器の比較結果が前記モニタ電圧が前記参照電圧より高い場合は,前記第1または第2の可変容量素子の容量値を増やすように前記制御信号を生成し,低い場合は,前記容量値を減らすように前記制御信号を生成する発振回路。
【請求項9】
請求項7または8において,
さらに,前記基準電流を生成する基準電流生成回路と,
所定の基準電流を第1の抵抗に供給して前記第1の電圧を生成する第1の電圧生成回路と,
前記基準電流を第2の抵抗に供給して前記第1の電圧より低い前記参照電圧を生成する第2の電圧生成回路とを有する発振回路。
【請求項10】
請求項1または4において,
さらに,第2のインバータと当該第2のインバータの入力端子と出力端子との間に接続された第2のフィードバック抵抗とを有し,
前記制御回路は,前記キャリブレーション時に,前記第2のインバータの入力端子と出力端子を前記圧電振動子に接続し,前記圧電振動子と第2のインバータとで構成される発振器が生成するクロックのタイミングに基づいて,前記第1及び第2の時間を制御する発振回路。
【請求項11】
請求項1,4または7において,
さらに,電源起動後に,前記制御回路にリセット信号を供給し,その後前記制御回路にキャリブレーション動作を開始させるイネーブル信号を供給するスタータ回路を有する発振回路。
【請求項12】
請求項11において,
さらに,第2の発振回路が外部に接続可能であり,
前記第2の発振回路が接続された場合に,前記第2の発振回路が生成するクロックを検出するディテクタ回路を有し,
前記ディテクタ回路が前記第2の発振回路が生成するクロックを検出した場合は,前記イネーブル信号の前記制御回路への供給が停止され,前記第2の発振回路が生成するクロックが出力され,
前記ディテクタ回路が前記第2の発振回路が生成するクロックを検出しない場合は,前記イネーブル信号が前記制御回路に供給され,前記圧電振動子と前記第1のインバータ回路とで構成される発振器が生成するクロックが出力される発振回路。
【請求項1】
圧電振動子が外部に接続される発振回路において,
前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有する第1のインバータ回路と,
前記第1のインバータ回路の前記入力端子と出力端子との間に設けられた第1のフィードバック抵抗と,
前記第1のインバータ回路の前記入力端子及び出力端子にそれぞれ接続され,制御信号により容量値が可変設定可能な第1及び第2の可変容量素子と,
所定の基準電流を前記入力端子または出力端子に供給して前記第1または第2の可変容量素子を充電する充電回路と,
前記入力端子または出力端子の充電電圧と,参照電圧とを比較する比較器と,
キャリブレーション時に,第1の時間で,前記充電回路に前記入力端子または出力端子への前記基準電流の供給を開始させ,前記第1の時間後の第2の時間での前記比較器の比較結果に応じて,前記充電電圧が前記参照電圧に近づくように,前記第1または第2の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する発振回路。
【請求項2】
請求項1において,
前記制御回路は,前記キャリブレーション時に,前記比較器の比較結果が前記充電電圧が前記参照電圧より高い場合は,前記第1または第2の可変容量素子の容量値を増やすように前記制御信号を生成し,低い場合は,前記容量値を減らすように前記制御信号を生成する発振回路。
【請求項3】
請求項1または2において,
さらに,前記基準電流を生成する基準電流生成回路と,
前記基準電流を外部に接続された基準抵抗に流して前記参照電圧を生成する参照電圧生成回路を有する発振回路。
【請求項4】
圧電振動子と第1のフィードバック抵抗とが外部に接続される発振回路において,
前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有し,前記第1のフィードバック抵抗が前記入力端子と出力端子との間に接続される第1のインバータ回路と,
前記第1のインバータ回路の前記入力端子及び出力端子に接続され,制御信号により容量値が可変設定可能な第1及び第2の可変容量素子と,
前記入力端子または出力端子の放電電圧と,参照電圧とを比較する比較器と,
キャリブレーション時に,第1の電圧を前記入力端子または出力端子に印加して前記第1または第2の可変容量素子を充電し,その後,第1の時間で前記第1または第2の可変容量素子を前記第1のフィードバック抵抗を介して放電開始し,前記第1の時間後の第2の時間での前記比較器の比較結果に応じて,前記入力端子または出力端子の放電電圧が前記参照電圧に近づくように,前記第1または第2の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する発振回路。
【請求項5】
請求項4において,
前記制御回路は,前記キャリブレーション時に,前記比較器の比較結果が前記放電電圧が前記参照電圧より高い場合は,前記第1または第2の可変容量素子の容量値を減らすように前記制御信号を生成し,低い場合は,前記容量値を増やすように前記制御信号を生成する発振回路。
【請求項6】
請求項4または5において,
さらに,所定の基準電流を第1の抵抗に供給して前記第1の電圧を生成する第1の電圧生成回路と,
前記基準電流を第2の抵抗に供給して前記第1の電圧より低い前記参照電圧を生成する第2の電圧生成回路とを有する発振回路。
【請求項7】
圧電振動子が外部に接続される発振回路において,
前記圧電振動子の両端にそれぞれ接続された入力端子と出力端子を有する第1のインバータ回路と,
前記第1のインバータ回路の前記入力端子と出力端子との間に設けられた第1のフィードバック抵抗と,
前記第1のインバータ回路の前記入力端子及び出力端子にそれぞれ接続され,制御信号により容量値が可変設定可能な第1及び第2の可変容量素子と,
前記入力端子または出力端子のモニタ電圧と,参照電圧とを比較する比較器と,
キャリブレーション時に,前記第1または第2の可変容量素子の両端と前記圧電振動子の両端とを第1の電圧を印加した状態で短絡し,その後,前記第1または第2の可変容量素子と前記圧電振動子を直列回路接続した時のモニタ電圧と参照電圧の前記比較器の比較結果に応じて,前記モニタ電圧が前記参照電圧に近づくように,前記第1または第2の可変容量素子の容量値を設定する前記制御信号を生成する制御回路とを有する発振回路。
【請求項8】
請求項7において,
前記制御回路は,前記キャリブレーション時に,前記比較器の比較結果が前記モニタ電圧が前記参照電圧より高い場合は,前記第1または第2の可変容量素子の容量値を増やすように前記制御信号を生成し,低い場合は,前記容量値を減らすように前記制御信号を生成する発振回路。
【請求項9】
請求項7または8において,
さらに,前記基準電流を生成する基準電流生成回路と,
所定の基準電流を第1の抵抗に供給して前記第1の電圧を生成する第1の電圧生成回路と,
前記基準電流を第2の抵抗に供給して前記第1の電圧より低い前記参照電圧を生成する第2の電圧生成回路とを有する発振回路。
【請求項10】
請求項1または4において,
さらに,第2のインバータと当該第2のインバータの入力端子と出力端子との間に接続された第2のフィードバック抵抗とを有し,
前記制御回路は,前記キャリブレーション時に,前記第2のインバータの入力端子と出力端子を前記圧電振動子に接続し,前記圧電振動子と第2のインバータとで構成される発振器が生成するクロックのタイミングに基づいて,前記第1及び第2の時間を制御する発振回路。
【請求項11】
請求項1,4または7において,
さらに,電源起動後に,前記制御回路にリセット信号を供給し,その後前記制御回路にキャリブレーション動作を開始させるイネーブル信号を供給するスタータ回路を有する発振回路。
【請求項12】
請求項11において,
さらに,第2の発振回路が外部に接続可能であり,
前記第2の発振回路が接続された場合に,前記第2の発振回路が生成するクロックを検出するディテクタ回路を有し,
前記ディテクタ回路が前記第2の発振回路が生成するクロックを検出した場合は,前記イネーブル信号の前記制御回路への供給が停止され,前記第2の発振回路が生成するクロックが出力され,
前記ディテクタ回路が前記第2の発振回路が生成するクロックを検出しない場合は,前記イネーブル信号が前記制御回路に供給され,前記圧電振動子と前記第1のインバータ回路とで構成される発振器が生成するクロックが出力される発振回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2012−114651(P2012−114651A)
【公開日】平成24年6月14日(2012.6.14)
【国際特許分類】
【出願番号】特願2010−261418(P2010−261418)
【出願日】平成22年11月24日(2010.11.24)
【出願人】(000005223)富士通株式会社 (25,993)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
【公開日】平成24年6月14日(2012.6.14)
【国際特許分類】
【出願日】平成22年11月24日(2010.11.24)
【出願人】(000005223)富士通株式会社 (25,993)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
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