磁気センサ回路及びこれを用いた電子機器
【課題】本発明は、比較オフセット電圧の影響をキャンセルし、交番磁界検知の磁界検出レベルに対称性を持たせることが可能な磁気センサ回路を提供することを目的とする。
【解決手段】本発明に係る磁気センサ回路は、ホール素子１０と；ホール素子１０の検出状態を第１、第２切替状態のいずれかに切り替える切替スイッチ回路２０と；磁電変換素子１０の検出電圧と所定の基準電圧を用いて比較処理を行い、比較結果信号ＣＯＵＴを生成する比較ユニット６０と；出力信号ＯＵＴと比較結果信号ＣＯＵＴに基づいて、出力信号ＯＵＴの論理を維持または反転するための論理演算信号ＬＯＵＴを生成する論理回路８０と；論理演算信号ＬＯＵＴをラッチして出力信号ＯＵＴを出力するラッチ回路７０と；出力信号ＯＵＴに基づいて、ホール素子１０の検出状態を切り替える順序（第１→第２、若しくは、第２→第１）を決定する制御回路９０と；を有して成る構成とされている。
【解決手段】本発明に係る磁気センサ回路は、ホール素子１０と；ホール素子１０の検出状態を第１、第２切替状態のいずれかに切り替える切替スイッチ回路２０と；磁電変換素子１０の検出電圧と所定の基準電圧を用いて比較処理を行い、比較結果信号ＣＯＵＴを生成する比較ユニット６０と；出力信号ＯＵＴと比較結果信号ＣＯＵＴに基づいて、出力信号ＯＵＴの論理を維持または反転するための論理演算信号ＬＯＵＴを生成する論理回路８０と；論理演算信号ＬＯＵＴをラッチして出力信号ＯＵＴを出力するラッチ回路７０と；出力信号ＯＵＴに基づいて、ホール素子１０の検出状態を切り替える順序（第１→第２、若しくは、第２→第１）を決定する制御回路９０と；を有して成る構成とされている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁電変換素子（ホール素子や磁気抵抗素子など）を用いて、これが設置された場所の磁界を検知し、その極性（Ｓ極／Ｎ極）に応じた論理の出力信号を生成する交番磁界検知タイプの磁気センサ回路、及び、これを用いた電子機器（例えば、回転検知装置や、回転検知機能を備えたブラシレスモータドライバＩＣ）に関するものである。
【背景技術】
【０００２】
磁気センサ回路は、一般に、磁界の強さに比例した出力電圧を出力するホール素子と、ホール素子の出力電圧を増幅する増幅器と、増幅器の出力電圧を所定の基準電圧と比較して比較結果を出力する比較器と、を備えて成り、磁気センサ回路が設置された場所の磁界が一定の基準より強いか弱いかに応じて、２値（ハイレベルまたはローレベル）の信号を出力するようになっている。
【０００３】
磁界の強さに応じた正確な比較結果を得るためには、増幅器から出力される信号に含まれるオフセット信号成分を抑制して、増幅器から出力される信号のばらつきを小さく抑える必要がある。そのオフセット信号成分が生じる主要な要因は、ホール素子の出力電圧に含まれるオフセット信号成分（以下「素子オフセット電圧」と呼ぶ。）と、増幅器の入力端子において存在するオフセット信号成分（以下「入力オフセット電圧」と呼ぶ。）である。素子オフセット電圧は、主に、ホール素子本体がパッケージから受ける応力等によって発生する。また、増幅オフセット電圧は、主に、増幅器の入力段を構成する素子の特性のばらつき等によって発生する。
【０００４】
それらオフセット電圧による影響を低減する磁界センサが、特許文献１に開示されている。すなわち、磁界センサに用いられるホール素子は、一般に、図１４に示すホール素子１のように、４つの端子Ａ・Ｃ・Ｂ・Ｄに関して、幾何学的に等価な形状の板状に形成されている。ここで、幾何学的に等価な形状とは、同図に示した四角形のホール素子１のように、同図に示す状態での形状と、これを９０度回転させた状態（Ａ−Ｃが、Ｂ−Ｄに一致するように回転した状態）での形状が同一であることを意味する。このようなホール素子１の端子Ａ・Ｃ間に電源電圧を印加したときに端子Ｂ・Ｄ間に生じる電圧と、端子Ｂ・Ｄ間に電源電圧を印加したときに端子Ａ・Ｃ間に生じる電圧とでは、磁界の強さに応じた有効信号成分は同相で、素子オフセット電圧は逆相となる。
【０００５】
まず、第１のタイミングでは、スイッチ回路２を介して、ホール素子１の端子Ａ・Ｃ間に電源電圧が印加されるとともに、端子Ｂ・Ｄ間の電圧が電圧増幅器３に入力される。そこで、電圧増幅器３からは、端子Ｂ・Ｄ間の電圧と電圧増幅器３の入力オフセット電圧との和に比例した電圧Ｖ１が出力される。また、この第１のタイミングでは、スイッチ５が閉じることにより、キャパシタ４がその電圧Ｖ１に充電される。
【０００６】
次に、第２のタイミングでは、スイッチ回路２を介して、ホール素子１の端子Ｂ・Ｄ間に電源電圧が印加されるとともに、第１のタイミングとは逆極性となるように端子Ｃ・Ａ間の電圧が電圧増幅器３に入力される。そこで、電圧増幅器３からは、端子Ｃ・Ａ間の電圧と電圧増幅器３の入力オフセット電圧との和に比例した電圧Ｖ２が出力される。
【０００７】
入力オフセット電圧の影響は、入力電圧の極性に係らず、第１のタイミングと同じなので、電圧増幅器３の出力電圧Ｖ２は、第１のタイミングとは逆極性の端子Ｃ・Ａ間の電圧と入力オフセット電圧との和に比例した電圧となる。
【０００８】
また、この第２のタイミングでは、スイッチ５が開き、出力端子６・７の間で、電圧増幅器３の反転出力端子３ａおよび非反転出力端子３ｂとキャパシタ４とが直列に接続された状態となる。このとき、キャパシタ４の充電電圧は、第１のタイミングでの電圧増幅器３の出力電圧Ｖ１に保持されたまま変化しない。出力端子６・７間の電圧（磁界センサの出力電圧）Ｖは、電圧増幅器３の反転出力端子３ａを基準としたときの非反転出力端子３ｂの電圧Ｖ２と、キャパシタ４の端子４ｂを基準としたときの端子４ａの電圧−Ｖ１との和、すなわち、電圧Ｖ２から電圧Ｖ１を減じたものとなる。したがって、入力オフセット電圧の影響を相殺した電圧Ｖが磁界センサの出力電圧として得られる。
【０００９】
また、素子オフセット電圧による影響を低減するとともに、増幅器において生じる入力オフセット電圧による影響をも低減し得る磁界センサとしては、特許文献２に開示されたものが知られている。この磁界センサは、ホール素子、スイッチ回路、電圧電流変換増幅器、記憶素子としてのキャパシタ、スイッチ、および抵抗により構成されている。
【００１０】
また、上記に関連する従来技術の他の一例として、特許文献３には、素子オフセット電圧による影響を低減するとともに、増幅器において生じる入力オフセット電圧による影響をも低減し得る磁気センサ回路が本願出願人によって開示・提案されている。
【特許文献１】特許第３３１５３９７号明細書
【特許文献２】特開平８−２０１４９１号公報
【特許文献３】国際公開第２００６／０８５５０３号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００１１】
確かに、上記の従来技術によれば、素子オフセット電圧や入力オフセット電圧をキャンセルし、磁界の強度を精度良く測定することが可能である。
【００１２】
なお、上記の従来技術は、検知された磁界の強弱に応じて、出力信号の論理を変遷するスイッチタイプの磁気センサ回路（主に磁石の位置検出用）に関するものであったが、磁気センサ回路としては、上記のスイッチタイプ以外にも、検知された磁界の極性（Ｓ極／Ｎ極）に応じて、出力信号の論理を変遷する交番磁界検知タイプの磁気センサ回路（主に回転検出用）が存在する。
【００１３】
このような交番磁界検知タイプの磁気センサ回路は、図１５で示すように、磁気センサ回路の出力信号ＯＵＴの論理値（延いては、次にＳ極信号を検出すべき状態であるのか、それとも、Ｎ極信号を検出すべき状態であるのか）に応じて、比較器６の各入力端間に印加する基準電圧ＶＲＥＦ（第１基準電圧Ｖｒｅｆ１と第２基準電圧Ｖｒｅｆ２との差分）の極性を切り替えることにより、交番磁界検知の検出磁界レベルを決定する構成（すなわち、出力信号ＯＵＴを基準電圧生成回路５の選択信号として用いる構成）とされていた。
【００１４】
しかしながら、上記従来の磁気センサ回路では、比較器６の入力段に存在するオフセット信号成分（以下では「比較オフセット電圧」と呼ぶ）の影響により、Ｓ極信号を検出するための検出磁界レベル、及び、Ｎ極信号を検出するための検出磁界レベルに対して、それぞれ、比較オフセット電圧に応じたずれが生じていた。
【００１５】
より具体的に述べると、比較器６の非反転入力端（＋）と反転入力端（−）との間に、比較オフセット電圧が存在する場合、Ｓ極信号を検出するための検出磁界レベルは、比較オフセット電圧に相当する分だけ低くなり（或いは高くなり）、逆に、Ｎ極信号を検出するための検出磁界レベルは、比較オフセット電圧に相当する分だけ高くなる（或いは低くなる）。すなわち、両者の差し引きを考えると、交番磁界検知の検出磁界レベルには、比較オフセット電圧の２倍に相当するずれが生じる形となる。
【００１６】
その結果、上記従来の磁気センサ回路では、図１６（ａ）、及び、図１６（ｂ）で示すように、Ｓ極とＮ極の検出磁界レベル（図中ではＢｏｐ、Ｂｒｐと表記）がＳ極側（或いはＮ極側）にずれてしまい、Ｓ極とＮ極の検出磁界レベルの対称性が損なわれていた。
【００１７】
このように、Ｓ極とＮ極の検出磁界レベルの対称性が損なわれた磁気センサ回路を用いて回転検出を行うと、出力パルスのデューティ比が理想値（５０％）とならないため、ユーザにとっては非常に使い勝手が悪かった。特に、検知対象となる磁石の磁力が弱い場合には、上記した比較オフセット電圧の影響が大きくなるため、上記の課題を解決することが非常に重要となっていた。
【００１８】
本発明は、上記の問題点に鑑み、比較オフセット電圧の影響をキャンセルし、交番磁界検知の磁界検出レベルに対称性を持たせることが可能な磁気センサ回路、及び、これを用いた電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明に係る磁気センサ回路は、検知された磁界の極性に応じた論理の出力信号を生成する磁気センサ回路であって、磁電変換素子と；前記磁電変換素子の検出状態を第１、第２切替状態のいずれか一に切り替える切替スイッチ回路と；前記磁電変換素子の検出電圧と所定の基準電圧を用いて所定の比較処理を行い、その結果に応じた比較結果信号を生成する比較ユニットと；前記出力信号と前記比較結果信号に基づいて、前記出力信号の論理を維持または反転するための論理演算信号を生成する論理回路と；前記論理演算信号をラッチし、これを前記出力信号として出力するラッチ回路と；前記出力信号に基づいて、前記第１切替状態から前記第２切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うか、或いは、前記第２切替状態から前記第１切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うかを決定する制御回路と；を有して成る構成（第１の構成）とされている。
【００２０】
具体的に述べると、本発明に係る磁気センサ回路は、検知された磁界の極性に応じた論理の出力信号を生成する磁気センサ回路であって、印加される磁気に応じた出力電圧を第１端子対、若しくは、第２端子対に発生する磁電変換素子と；前記第１端子対に電源電圧を印加し、前記第２端子対に発生する電圧を第１出力端と第２出力端との間に出力する第１切替状態と、前記第２端子対に電源電圧を印加し、前記第１端子対に発生する電圧を前記第１出力端と前記第２出力端との間に出力する第２切替状態と、を有するように切り替えられる切替スイッチ回路と；前記第１出力端から印加される電圧を増幅して第１増幅電圧を生成し、これを第１増幅出力端から出力するとともに、前記第２出力端から印加される電圧を増幅して第２増幅電圧を生成し、これを第２増幅出力端から出力する増幅ユニットと；第１比較入力端に入力される第１比較電圧と、第２比較入力端に入力される第２比較電圧とを比較し、その結果に応じた比較結果信号を生成する比較ユニットと；前記第１増幅出力端と前記第１比較入力端との間に設けられた第１キャパシタと；前記第２増幅出力端と前記第２比較入力端との間に設けられた第２キャパシタと；前記切替スイッチ回路が前記第１切替状態であるときに、前記第１比較入力端に対して第１基準電圧を印加するための第１スイッチ回路と；前記切替スイッチ回路が前記第１切替状態であるときに、前記第２比較入力端に対して第２基準電圧を印加するための第２スイッチ回路と；前記出力信号と前記比較結果信号に基づいて、前記出力信号の論理を維持または反転するための論理演算信号を生成する論理回路と；前記論理演算信号をラッチし、これを前記出力信号として出力するラッチ回路と；前記出力信号に基づいて、前記第１切替状態から前記第２切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うか、或いは、前記第２切替状態から前記第１切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うかを決定する制御回路と；を有して成る構成（第２の構成）とされている。
【００２１】
なお、上記第２の構成から成る磁気センサ回路において、前記制御回路は、前記増幅ユニット及び前記比較ユニットの少なくとも一方に対して、間欠的な電源供給制御を行う構成（第３の構成）にするとよい。
【００２２】
また、本発明に係る電子機器は、ターゲットと、上記第１〜第３いずれかの構成から成る磁気センサ回路と、前記磁気センサ回路の出力信号に基づいて前記ターゲットの運動を解析する解析回路と、を有して成る電子機器であって、前記ターゲットは、Ｓ極の磁区とＮ極の磁区を複数有する磁石を備えて成り、その運動に伴って、前記磁気センサ回路に交番磁界を印加する構成（第４の構成）とされている。
【００２３】
なお、上記第４の構成から成る電子機器において、前記解析回路は、前記磁気センサ回路で得られる出力信号のパルス数をカウントすることで、前記ターゲットの位置または運動量を検知する構成（第５の構成）にするとよい。
【００２４】
また、上記第４または第５の構成から成る電子機器において、前記磁気センサ回路は、前記ターゲットの運動方向に沿って複数設けられており、前記解析回路は、各磁気センサ回路で得られる出力信号を比較することで前記ターゲットの運動方向を検知する構成（第６の構成）にするとよい。
【発明の効果】
【００２５】
本発明によれば、比較オフセット電圧の影響をキャンセルし、交番磁界検知の磁界検出レベルに対称性を持たせることが可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明に係る磁気センサ回路の実施形態について、図を参照して説明する。本発明に係る磁気センサ回路は、折り畳み型携帯電話機の開閉検知センサや、モータの回転位置検知センサ、或いは、ダイヤルの回転操作検知センサなど、磁気の状態（磁界の強さ）や磁界の極性を検知するセンサとして広い用途に使用される。その磁気センサ素子としては、印加される磁界の変化に応じて電気的特性が変化され、その変化に応じた出力電圧を取り出し得るものであれば良く、ホール素子や、磁気抵抗素子などの磁電変換素子が使用できる。以下の実施例では、ホール素子を用いた磁気センサ回路（いわゆるホールＩＣ）について説明する。
【００２７】
図１は、本発明に係る磁気センサ回路の一実施形態を示す図である。図１において、ホール素子１０は、４つの端子Ａ・Ｃ・Ｂ・Ｄに関して、幾何学的に等価な形状の板状に形成されている。
【００２８】
このようなホール素子１０の第１端子対Ａ−Ｃに電源電圧ＶＤＤを印加したときに第２端子対Ｂ−Ｄに生じるホール電圧と、第２端子対Ｂ−Ｄ間に電源電圧ＶＤＤを印加したときに第１端子対Ｃ−Ａに生じるホール電圧と、を比較した場合、ホール素子１０に印加される磁界の強さに応じた有効信号成分は同相で、素子オフセット成分（素子オフセット電圧）は逆相となる。
【００２９】
切替スイッチ回路２０は、ホール素子１０への電源電圧ＶＤＤの印加方法と、ホール素子１０からのホール電圧の取り出し方法を切り替える手段である。
【００３０】
より具体的に述べると、切替スイッチ回路２０は、第１切替信号ＣＴＬ１の論理に応じてオン／オフ制御されるスイッチ２１、２３、２５、２７と、第２切替信号ＣＴＬ２の論理に応じてオン／オフ制御されるスイッチ２２、２４、２６、２８と、を有している。なお、本実施形態において、スイッチ２１、２３、２５、２７は、第１切替信号ＣＴＬ１がハイレベルのときにオンとなり、ローレベルのときにオフとなる。また、スイッチ２２、２４、２５、２７は、第２切替信号ＣＴＬ２がハイレベルのときにオンとなり、ローレベルのときにオフとなる。ただし、上記の信号論理に関しては、あくまで例示であり、上記とは逆の論理で実施されても構わない。
【００３１】
第１、第２切替信号ＣＴＬ１、ＣＴＬ２は、互いの論理が一致しないように、かつ、電源オン信号ＰＯＷがハイレベルとされる期間（磁気センサ回路のセンシング期間に相当）の前半部分（若しくは後半部分）で第１切替信号ＣＴＬ１がハイレベルとされ、後半部分（若しくは前半部分）で第２切替信号ＣＴＬ２がハイレベルとされるものである。なお、電源オン信号ＰＯＷは、間欠的に、例えば一定周期毎に所定期間だけハイレベルとされるものである。ただし、上記の信号論理に関しては、あくまで例示であり、上記とは逆の論理としても構わない。
【００３２】
第１切替信号ＣＴＬ１がハイレベルとされ、第２切替信号ＣＴＬ２がローレベルとされる第１切替状態では、端子Ａに電源電圧ＶＤＤが印加され、端子Ｃがグランドに接続される形となり、端子Ｂと端子Ｄとの間には、磁界の強さに応じたホール電圧が発生する。このとき、端子Ｂと端子Ｄとの間に発生する電圧は、印加される磁界の極性（磁界の方向）によって変動するが、ここでは、端子Ｂの電圧Ｖｂが低く、端子Ｄの電圧Ｖｄが高い場合を想定する。なお、電圧は、特に断らない限り、グランドに対する電位を表す。
【００３３】
一方、第１切替信号ＣＴＬ１がローレベルとされ、第２切替信号ＣＴＬ２がハイレベルとされる第２切替状態では、端子Ｂに電源電圧ＶＤＤが印加され、端子Ｄがグランドに接続される形となり、端子Ｃと端子Ａとの間には、磁界の強さに応じたホール電圧が発生する。ここで、第１切替状態から第２切替状態への状態遷移が高速度に行われた結果、第２切替状態においても、第１切替状態と同じ極性（方向）の磁界が印加されていると想定した場合、端子Ｃと端子Ａとの間に発生する電圧は、端子Ｃの電圧Ｖｃが低く、端子Ａの電圧Ｖａが高くなる。
【００３４】
これにより、切替スイッチ回路２０の第１出力端ｉの電圧は、第１切替状態では電圧Ｖｂであり、第２切替状態では電圧Ｖａである。一方、切替スイッチ回路２０の第２出力端ｉｉの電圧は、第１切替状態では電圧Ｖｄであり、第２切替状態では電圧Ｖｃである。
【００３５】
増幅ユニット３０は、切替スイッチ回路２０の第１出力端ｉに接続される第１増幅回路３１と、切替スイッチ回路２０の第２出力端ｉｉに接続される第２増幅回路３２と、を有して成る。
【００３６】
第１増幅回路３１は、第１出力端ｉからの入力電圧（電圧Ｖｂないし電圧Ｖａ）を所定の増幅度αで増幅し、第１増幅出力端ｉｉｉから第１増幅電圧ＡＯＵＴ１として出力する手段である。なお、第１増幅回路３１には、入力オフセット電圧Ｖｏｆｆａ１が存在するため、第１増幅回路３１では、上記の入力電圧（電圧Ｖｂないし電圧Ｖａ）に、その入力オフセット電圧Ｖｏｆｆａ１が加算された上で、所定の増幅処理が行われることになる。
【００３７】
第２増幅回路３２は、第２出力端ｉｉからの入力電圧（電圧Ｖｄないし電圧Ｖｃ）を所定の増幅度αで増幅し、第２増幅出力端ｉｖから第２増幅電圧ＡＯＵＴ２として出力する手段である。なお、第２増幅回路３２にも、入力オフセット電圧Ｖｏｆｆａ２が存在するため、第２増幅回路３２では、上記の入力電圧（電圧Ｖｄないし電圧Ｖｃ）に、その入力オフセット電圧Ｖｏｆｆａ２が加算された上で、所定の増幅処理が行われることになる。
【００３８】
上記の増幅ユニット３０を構成する第１、第２増幅回路３１、３２には、それぞれスイッチ回路３４及びスイッチ回路３５を介して、電源電圧ＶＤＤが印加されている。なお、スイッチ回路３４及びスイッチ回路３５は、いずれも電源オン信号ＰＯＷの論理に応じてオン／オフ制御されるものであり、本実施形態においては、電源オン信号ＰＯＷがハイレベルのときにオンとされ、ローレベルのときにオフとされる。
【００３９】
従って、増幅ユニット３０は、電源オン信号ＰＯＷのハイレベル遷移に応じて、間欠的に、例えば一定周期毎に所定期間だけ駆動される。また、第１、第２増幅回路３１、３２が電流駆動型のものであるときには、スイッチ回路３４及びスイッチ回路３５として、スイッチ機能付きの電流源回路を用いればよい。
【００４０】
第１キャパシタ４１は、増幅ユニット３０の第１増幅出力端ｉｉｉと、比較ユニット６０の第１比較入力端ｖ（非反転入力端（＋））との間に接続されている。また、第２キャパシタ４２は、増幅ユニット３０の第２増幅出力端ｉｖと、比較ユニット６０の第２比較入力端ｖｉ（反転入力端（−））との間に接続されている。
【００４１】
基準電圧生成回路５０は、第１基準電圧Ｖｒｅｆ１と、これよりも所定値ＶＲＥＦだけ高い第２基準電圧Ｖｒｅｆ２を生成する手段である。なお、基準電圧生成回路５０の具体的な構成については、後ほど詳細な説明を行う。
【００４２】
比較ユニット６０の第１比較入力端ｖには、第１スイッチ回路５１を介して、第１基準電圧Ｖｒｅｆ１が供給され、第２比較入力端ｖｉには、第２スイッチ回路５２を介して、第２基準電圧Ｖｒｅｆ２が供給される。第１、第２スイッチ回路５１、５２は、いずれも第３切替信号ＣＴＬ３の論理に応じてオン／オフ制御されるものであり、本実施形態においては、第３切替信号ＣＴＬ３がハイレベルのときにオンとされ、ローレベルのときにオフとされる。ただし、上記の信号論理に関しては、あくまで例示であり、上記とは逆の論理で実施されても構わない。
【００４３】
比較ユニット６０は、第１比較入力端ｖに入力される第１比較電圧ＩＮＣ１と、第２比較入力端ｖｉに入力される第２比較電圧ＩＮＣ２とを比較し、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも高いときには、比較結果信号ＣＯＵＴの論理をハイレベルとする一方、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも低いときには、比較結果信号ＣＯＵＴの論理をローレベルとする手段である。なお、比較ユニット６０は、極めて高い入力インピーダンスを持つように構成されている。例えば、その入力段はＭＯＳトランジスタ回路で構成される。このように、本実施形態の磁気センサ回路は、比較ユニット６０を備えているので、電源電圧ＶＤＤのリップルやノイズの影響を受けにくくなり、安定したセンシング動作が可能となる。
【００４４】
上記の比較ユニット６０には、スイッチ回路６１を介して、電源電圧ＶＤＤが印加されている。なお、スイッチ回路６１は、電源オン信号ＰＯＷの論理に応じてオン／オフ制御されるものであり、本実施形態においては、電源オン信号ＰＯＷがハイレベルのときにオンとされ、ローレベルのときにオフとされる。
【００４５】
従って、比較ユニット６０は、電源オン信号ＰＯＷのハイレベル遷移（延いては、反転電源オン信号（／ＰＯＷ）のローレベル遷移）に応じて、間欠的に、例えば一定周期毎に所定期間だけ駆動される。なお、比較ユニット６０が電流駆動型のものであるときには、スイッチ回路６１として、スイッチ機能付きの電流源回路を用いればよい。
【００４６】
また、比較ユニット６０の出力端は、スイッチ回路６２を介して、接地端に接続されている。なお、スイッチ回路６２は、反転電源オン信号（／ＰＯＷ）の論理に応じてオン／オフ制御されるものであり、本実施形態においては、反転電源オン信号（／ＰＯＷ）がハイレベルのときにオンとされ、ローレベルのときにオフとされる。これにより、比較ユニット６０への電源供給が遮断されている場合には、比較結果信号ＣＯＵＴが強制的にローレベルとされるので、後段の論理回路８０で生成される論理演算信号ＬＯＵＴ（延いては出力信号ＯＵＴ）に意図しない論理変遷が生じることを防止することができる。
【００４７】
ラッチ回路７０は、論理回路８０で得られた論理演算信号ＬＯＵＴをクロック信号ＣＬＫ＿ＳＨのエッジタイミングでラッチし、これを出力信号ＯＵＴとして出力する手段である。なお、ラッチ回路７０としては、Ｄ型フリップフロップが好適である。
【００４８】
論理回路８０は、比較結果信号ＣＯＵＴと出力信号ＯＵＴに基づいて、論理演算信号ＬＯＵＴを生成する手段である。なお、論理回路８０の具体的な構成及び動作については、後ほど詳細な説明を行う。
【００４９】
制御回路９０は、基準クロック信号ＯＳＣ（図１では不図示）に基づいて、電源オン信号ＰＯＷ、反転電源オン信号（／ＰＯＷ）、クロック信号ＣＬＫ＿ＳＨ、及び、第３切替信号ＣＴＬ３を生成するほか、さらに出力信号ＯＵＴの入力を受けて、第１切替信号ＣＴＬ１、及び、第２切替信号ＣＴＬ２を生成する手段である。なお、制御回路９０の具体的な構成及び動作については、後ほど詳細な説明を行う。
【００５０】
図２は、増幅ユニットの第１の構成例を示す図である。この図２の増幅ユニット３０Ａは、第１増幅回路３１Ａと第２増幅回路３２Ａを有している。
【００５１】
第１増幅回路３１Ａにおいて、演算増幅器３１−１の非反転入力端（＋）は、切替スイッチ回路２０の第１出力端ｉに接続されている。演算増幅器３１−１の反転入力端（−）と第１増幅出力端ｉｉｉとの間には、帰還抵抗３１−２が接続されている。演算増幅器３１−１の反転入力端（−）と基準電圧Ｖｒｅｆ０の印加端との間には、帰還抵抗３１−３が接続されている。
【００５２】
上記構成から成る第１増幅回路３１Ａは、切替スイッチ回路２０の第１出力端ｉから入力される電圧（電圧Ｖｂないし電圧Ｖａ）を所定の増幅度αで増幅し、第１増幅電圧ＡＯＵＴ１として、第１増幅出力端ｉｉｉから出力する。
【００５３】
一方、第２増幅回路３２Ａにおいて、演算増幅器３２−１の非反転入力端（＋）は、切替スイッチ回路２０の第２出力端ｉｉに接続されている。演算増幅器３２−１の反転入力端（−）と第２増幅出力端ｉｖとの間には、帰還抵抗３２−２が接続されている。演算増幅器３２−１の反転入力端（−）と基準電圧Ｖｒｅｆ０の印加端との間には、帰還抵抗３２−３が接続されている。
【００５４】
上記構成から成る第２増幅回路３２Ａは、切替スイッチ回路２０の第２出力端ｉｉから入力される電圧（電圧Ｖｄないし電圧Ｖｃ）を所定の増幅度αで増幅し、第２増幅電圧ＡＯＵＴ２として、第２増幅出力端ｉｖから出力する。
【００５５】
なお、図２の増幅ユニット３０Ａにおいて、帰還抵抗３１−２、３２−２の抵抗値をＲ２、帰還抵抗３１−３、３２−３の抵抗値をＲ１とすると、増幅度αは、約Ｒ２／Ｒ１である。ただし、Ｒ２≫Ｒ１とする。
【００５６】
図３は、増幅ユニットの第２の構成例を示す図である。この図３の増幅ユニット３０Ｂは、第１増幅回路３１Ｂと、第２増幅回路３２Ｂを有している。
【００５７】
第１増幅回路３１Ｂにおいて、演算増幅器３１−１の非反転入力端（＋）は、切替スイッチ回路２０の第１出力端ｉに接続されている。演算増幅器３１−１の反転入力端（−）と第１増幅出力端ｉｉｉとの間には、第１帰還抵抗３１−２が接続されている。
【００５８】
一方、第２増幅回路３２Ｂにおいて、演算増幅器３２−１の非反転入力端（＋）は、切替スイッチ回路２０の第２出力端ｉｉに接続されている。演算増幅器３２−１の反転入力端（−）と第２増幅出力端ｉｖとの間には、第２帰還抵抗３２−２が接続されている。
【００５９】
また、第１演算増幅器３１−１の反転入力端（−）と第２演算増幅器３２−１の反転入力端（−）との間には、第３帰還抵抗３３が接続されている。
【００６０】
このように、増幅ユニット３０Ｂは、第１増幅回路３１Ｂと第２増幅回路３２Ｂとで、第３帰還抵抗３３を共有する形式、すなわち平衡入力−平衡出力形式の増幅回路である。増幅ユニット３０Ｂでは、図２の増幅ユニット３０Ａに比べて、帰還抵抗の数を削減することが可能となるほか、第１、第２増幅回路３１Ｂ、３２Ｂの基準電圧は、その回路内で自動的に設定されることになるので、基準電圧の設定が不要となる。
【００６１】
また、増幅ユニット３０Ｂでは、特有の構成を用いた平衡入力−平衡出力型とすることにより、電圧増幅利得を大きく採ることができる。すなわち、第１、第２帰還抵抗３１−２、３２−２の抵抗値をＲ２、第３帰還抵抗３３の抵抗値をＲ１とすると、増幅度αは、約２×Ｒ２／Ｒ１となる。ただし、Ｒ２≫Ｒ１とする。このように、増幅度αが２倍になるので、回路設計を容易に行うことが可能となり、また、感度の低いホール素子も使いこなしやすくなる。なお、図２、図３では明示されていないが、増幅ユニット３０Ａ、３０Ｂの駆動に必要な電源電圧ＶＤＤは、図１と同様、スイッチ回路３４、３５を介して、各々の増幅回路に供給される構成にするとよい。
【００６２】
次に、基準電圧生成回路５０の構成及び動作について、図４を参照しながら説明する。
【００６３】
図４は、基準電圧生成回路５０の一構成例を示す図である。
【００６４】
図４に示すように、基準電圧生成回路５０は、電源電圧ＶＤＤを分圧抵抗器５０−１〜５０−３で分圧することにより、第１基準電圧Ｖｒｅｆ１と第２基準電圧Ｖｒｅｆ２を生成する。これらの基準電圧は、分圧抵抗器５０−１〜５０−３の電源電圧ＶＤＤ側に接続されたＰ型ＭＯＳトランジスタ５０−４と、グランド側に接続されたＮ型ＭＯＳトランジスタ５０−５がオンとされているときに生成される。このＭＯＳトランジスタ５０−４、５０−５は、インバータ５０−６ないしインバータ５０−７を介する形で、第３切替信号ＣＴＬ３の論理に応じてオン／オフ制御される。なお、第３切替信号ＣＴＬ３に代えて、電源オン信号ＰＯＷの論理に応じて、ＭＯＳトランジスタ５０−４、５０−５のオン／オフ制御を行うようにしてもよい。
【００６５】
次に、論理回路８０の構成及び動作について、図５及び図６を参照しながら説明する。
【００６６】
図５は、論理回路８０の一構成例を示す図である。また、図６は、論理回路８０の入出力論理を示す論理値表である。
【００６７】
図５に示す通り、論理回路８０は、インバータ８１及びインバータ８２と、論理積演算器８３及び論理積演算器８４と、論理和演算器８５と、を有して成る。
【００６８】
インバータ８１の入力端は、出力信号ＯＵＴの印加端に接続されている。インバータ８２の入力端は、比較結果信号ＣＯＵＴの印加端に接続されている。論理積演算器８３の一入力端は、インバータ８１の出力端に接続されている。論理積演算器８３の他入力端は、比較結果信号ＣＯＵＴの印加端に接続されている。論理積演算器８４の一入力端は、出力信号ＯＵＴの印加端に接続されている。論理積演算器８４の他入力端は、インバータ８２の出力端に接続されている。論理和演算器８５の一入力端は、論理積演算器８３の出力端に接続されている。論理和演算器８５の他入力端は、論理積演算器８４の出力端に接続されている。論理和演算器８５の出力端は、論理演算信号ＬＯＵＴの引出端として、ラッチ回路７０のデータ入力端（図５では不図示）に接続されている。
【００６９】
上記構成から成る論理回路８０において、出力信号ＯＵＴと比較結果信号ＣＯＵＴが共にローレベルである場合、論理演算信号ＬＯＵＴはローレベルとされる。出力信号ＯＵＴがローレベルで、比較結果信号ＣＯＵＴがハイレベルである場合、論理演算信号ＬＯＵＴはハイレベルとされる。出力信号ＯＵＴがハイレベルで、比較結果信号ＣＯＵＴがローレベルである場合、論理演算信号ＬＯＵＴはハイレベルとされる。出力信号ＯＵＴと比較結果信号が共にハイレベルである場合、論理演算信号ＬＯＵＴはローレベルとされる。
【００７０】
次に、制御回路９０の構成及び動作について、図７及び図８を参照しながら、詳細な説明を行う。
【００７１】
図７は、制御回路９０の一構成例を示す図である。また、図８は、本発明に係る磁気センサ回路の動作を説明するタイミングチャートである。
【００７２】
図７に示すように、本構成例の制御回路９０は、発振器９１と、スタートパルス信号生成回路９２と、シフトレジスタ９３と、論理和演算器９４と、インバータ９５及びインバータ９６と、切替信号生成回路９７と、を有して成る。
【００７３】
発振器９１は、基準クロック信号ＯＳＣ（図８を参照）を生成する手段である。
【００７４】
スタートパルス生成回路９２は、基準クロック信号ＯＳＣのパルス数が所定値（例えば３２）に達する毎に１つのパルスを生成し、これをスタートパルス信号ＳＩＧ（図８を参照）として出力する手段である。
【００７５】
シフトレジスタ９３は、基準クロック信号ＯＳＣとスタートパルス信号ＳＩＧの入力を受け、基準クロック信号ＯＳＣの１パルス毎に、スタートパルス信号ＳＩＧをシフトさせながら順次取り込んでいき、初段のレジスタデータ及び２段目のレジスタデータをそれぞれ第１タイミング信号Ｓ１及び第２タイミング信号Ｓ２として出力する手段である。すなわち、図８で示すように、スタートパルス信号ＳＩＧにパルスが生じると、基準クロック信号ＯＳＣに同期して、まず、第１タイミング信号Ｓ１にパルスが生じ、次いで第２タイミング信号Ｓ２にパルスが生じる。
【００７６】
論理和演算器９４は、第１タイミング信号Ｓ１と第２タイミング信号Ｓ２の論理和演算を行い、電源オン信号ＰＯＷ（図８を参照）を生成する手段である。
【００７７】
インバータ９５は、電源オン信号ＰＯＷの論理を反転させることで、反転電源オン信号（／ＰＯＷ）（図８では省略）を生成する手段である。
【００７８】
インバータ９６は、第２タイミング信号Ｓ２の論理を反転させることで、クロック信号ＣＬＫ＿ＳＨ（図８を参照）を生成する手段である。
【００７９】
切替信号生成回路９７は、第１タイミング信号Ｓ１及び第２タイミング信号Ｓ２と、出力信号ＯＵＴの入力を受けて、第１切替信号ＣＴＬ１、第２切替信号ＣＴＬ２、及び、第３切替信号ＣＴＬ３を生成する手段であり、論理積演算器９７−１〜９７−４と、論理和演算器９７−５及び論理和演算器９７−６と、インバータ９７−７と、を有して成る。
【００８０】
論理積演算器９７−１の一入力端は、第１タイミング信号Ｓ１の印加端に接続されている。論理積演算器９７−１の他入力端は、出力信号ＯＵＴの印加端に接続されている。論理積演算器９７−２の一入力端は、第２タイミング信号Ｓ２の印加端に接続されている。論理積演算器９７−２の他入力端は、出力信号ＯＵＴの印加端に接続されている。論理積演算器９７−３の一入力端は、第２タイミング信号Ｓ２の印加端の接続されている。論理積演算器９７−３の他入力端は、インバータ９７−７の出力端に接続されている。論理積演算器９７−４の一入力端は、第１タイミング信号Ｓ１の印加端に接続されている。論理積演算器９７−４の他入力端は、インバータ９７−７の出力端に接続されている。論理和演算器９７−５の一入力端は、論理積演算器９７−１の出力端に接続されている。論理和演算器９７−５の他入力端は、論理積演算器９７−２の出力端に接続されている。論理和演算器９７−５の出力端は、第１切替信号ＣＴＬ１の引出端として、切替スイッチ回路２０（図７では不図示）に接続されている。論理和演算器９７−６の一入力端は、論理積演算器９７−３の出力端に接続されている。論理和演算器９７−６の他入力端は、論理積演算器９７−４の出力端に接続されている。論理和演算器９７−６の出力端は、第２切替信号ＣＴＬ２の引出端として、切替スイッチ回路２０（図７で不図示）に接続されている。インバータ９７−７の入力端は、出力信号ＯＵＴの印加端に接続されている。
【００８１】
上記構成から成る切替信号生成回路９７は、論理和演算器９７−５で得られる論理和演算信号を第１切替信号ＣＴＬ１として出力するとともに、論理和演算器９７−６で得られる論理和演算信号を第２切替信号ＣＴＬ２として出力する。
【００８２】
従って、図８の（１）及び（４）で示すように、出力信号ＯＵＴがハイレベル（すなわち、Ｎ極信号の検出後、次にＳ極信号を検出すべき状態）である場合には、Ｓ極信号を増幅するべく、まず、第１切替信号ＣＴＬ１にパルスが生じ、次いで第２切替信号ＣＴＬ２にパルスが生じる形となる。言い換えると、出力信号ＯＵＴがハイレベルである場合、切替スイッチ回路２０では、第１切替状態から第２切替状態という順序で、スイッチ２１〜２８の切り替え制御が行われることになる。
【００８３】
一方、図８の（２）及び（３）で示すように、出力信号ＯＵＴがローレベル（すなわちＳ極信号の検出後、次にＮ極信号を検出すべき状態）である場合には、Ｎ極信号を増幅するべく、まず、第２切替信号ＣＴＬ２にパルスが生じ、次いで第１切替信号ＣＴＬ１にパルスが生じる形となる。言い換えると、出力信号ＯＵＴがローレベルである場合、切替スイッチ回路２０では、第２切替状態から第１切替状態という順序で、スイッチ２１〜２８の切り替え制御が行われることになる。
【００８４】
また、切替信号生成回路９７は、第１タイミング信号Ｓ１を第３切替信号ＣＴＬ３としてそのまま出力する構成であり、第１タイミング信号Ｓ１の印加端は、第３切替信号ＣＴＬ３の引出端として、第１スイッチ回路５１及び第２スイッチ回路５２（図７ではいずれも不図示）に接続されている。
【００８５】
次に、上記構成から成る磁気センサ回路の動作について、図８のタイミングチャートを引き続いて参照しながら詳細な説明を行う。
【００８６】
まず、電源オン信号ＰＯＷが間欠的にハイレベルとされることで、磁気センサ回路の各部（具体的には、増幅ユニット３０や比較ユニット６０などの主要ユニット）には、間欠的に電源電圧ＶＤＤが供給されて、その検出動作が可能となる。このような間欠電源制御と出力信号ＯＵＴのラッチ制御とを結合させることにより、磁気センサ回路の検出動作に支障を来すことなく、これを搭載する電子機器（例えば電池駆動の携帯電話機）の電力消費を著しく低減することが可能となる。なお、電源オン信号ＰＯＷをハイレベルとする周期や電源オン信号ＰＯＷのハイレベル期間については、磁気センサ回路が適用される用途に応じて、適切な時間長に設定すればよい。なお、磁気センサ回路は、間欠的に動作させるのではなく、連続的に動作させる構成としてもよい。
【００８７】
さて、図８の（１）及び（４）で示すように、出力信号ＯＵＴがハイレベルである場合（すなわち、Ｎ極信号の検出後、次にＳ極信号を検出すべき状態）には、基準クロック信号ＯＳＣの立上がりエッジに同期して、まず、第１切替信号ＣＴＬ１及び第３切替信号ＣＴＬ３がハイレベルとされる。第１切替信号ＣＴＬ１がハイレベルとされたことにより、切替スイッチ回路２０は、第１切替状態になる。また、第３切替信号ＣＴＬ３がハイレベルとされたことにより、第１スイッチ回路５１及び第２スイッチ回路５２はオンとなる。
【００８８】
第１切替信号ＣＴＬ１のハイレベル遷移に応じて、切替スイッチ回路２０が第１切替状態とされたことにより、ホール素子１０の第１端子対である端子Ａ・Ｃには、それぞれ、電源電圧ＶＤＤ及びグランド電圧が印加され、第２端子対である端子Ｂ・Ｄには、それぞれ、ホール電圧が発生する。このとき、端子Ｂには電圧Ｖｂが発生し、端子Ｄには電圧Ｖｄが発生する。
【００８９】
増幅ユニット３０の第１増幅出力端ｉｉｉには、電圧Ｖｂが増幅された第１増幅電圧ＡＯＵＴ１（＝α（Ｖｂ−Ｖｏｆｆａ１））が発生し、第２増幅出力端ｉｖには、電圧Ｖｄが増幅された第２増幅電圧ＡＯＵＴ２（＝α（Ｖｄ−Ｖｏｆｆａ２））が発生する。このαは、増幅ユニット３０の増幅度であり、Ｖｏｆｆａ１、Ｖｏｆｆａ２は、第１増幅回路３１、第２増幅回路３２の入力オフセット電圧である。
【００９０】
一方、第３切替信号ＣＴＬ３のハイレベル遷移に応じて、第１スイッチ回路５１及び第２スイッチ回路５２がともにオンされたことにより、比較ユニット６０の第１比較入力端ｖには、第１基準電圧Ｖｒｅｆ１が印加され、第２比較入力端ｖｉには、第２基準電圧Ｖｒｅｆ２が印加された状態となる。
【００９１】
これにより、第１キャパシタ４１には、第１基準電圧Ｖｒｅｆ１と第１増幅電圧ＡＯＵＴ１との差電圧（Ｖｒｅｆ１−α（Ｖｂ−Ｖｏｆｆａ１））が充電される。一方、第２キャパシタ４２には、第２基準電圧Ｖｒｅｆ２と第２増幅電圧ＡＯＵＴ２との差電圧（Ｖｒｅｆ２−α（Ｖｄ−Ｖｏｆｆａ２））が充電される。
【００９２】
上記の充電動作が行われた後、次に到来する基準クロック信号ＯＳＣの立上がりエッジに同期して、第１切替信号ＣＴＬ１、第３切替信号ＣＴＬ３がローレベルとされ、第２切替信号ＣＴＬ２がハイレベルとされる。第２切替信号ＣＴＬ２がハイレベルとされたことにより、切替スイッチ回路２０は、第２切替状態になる。また、第３切替信号ＣＴＬ３がローレベルとされたことにより、第１スイッチ回路５１及び第２スイッチ回路５２は、共にオフとなる。
【００９３】
第２切替信号ＣＴＬ２のハイレベル遷移に応じて、切替スイッチ回路２０が第２切替状態とされたことにより、ホール素子１０の第２端子対である端子Ｂ・Ｄには、それぞれ、電源電圧ＶＤＤ及びグランド電圧が印加され、第１端子対である端子Ｃ・Ａには、それぞれ、ホール電圧が発生する。このとき、端子Ｃには電圧Ｖｃが発生し、端子Ａには電圧Ｖａが発生する。
【００９４】
増幅ユニット３０の第１増幅出力端ｉｉｉには、電圧Ｖａが増幅された第１増幅電圧ＡＯＵＴ１（＝α（Ｖａ−Ｖｏｆｆａ１））が発生し、第２増幅出力端ｉｖには、電圧Ｖｃが増幅された第２増幅電圧ＡＯＵＴ２（＝α（Ｖｃ−Ｖｏｆｆａ２））が発生する。
【００９５】
一方、第３切替信号ＣＴＬ３のローレベル遷移に応じて、第１スイッチ回路５１及び第２スイッチ回路５２はともにオフされるが、第１キャパシタ４１、第２キャパシタ４２に充電されている電荷は変化することなく保持されるので、比較ユニット６０の第１比較入力端ｖの第１比較電圧ＩＮＣ１及び第２比較入力端ｖｉの第２比較電圧ＩＮＣ２は、次の（１）式、（２）式のようになる。
【００９６】
ＩＮＣ１＝Ｖｒｅｆ１−［α（Ｖｂ−Ｖｏｆｆａ１）−α（Ｖａ−Ｖｏｆｆａ１）］
＝Ｖｒｅｆ１−α（Ｖｂ−Ｖａ） ・・・（１）
ＩＮＣ２＝Ｖｒｅｆ２−［α（Ｖｄ−Ｖｏｆｆａ２）−α（Ｖｃ−Ｖｏｆｆａ２）］
＝Ｖｒｅｆ２−α（Ｖｄ−Ｖｃ） ・・・（２）
【００９７】
上記の（１）式、（２）式に示される通り、第１、第２比較電圧ＩＮＣ１、ＩＮＣ２には、入力オフセット電圧Ｖｏｆｆａ１、Ｖｏｆｆａ２が含まれていない。すなわち、入力オフセット電圧Ｖｏｆｆａ１、Ｖｏｆｆａ２は、第１切替状態と第２切替状態の操作を通じて相殺されている。
【００９８】
そして、比較ユニット６０では、第１比較電圧ＩＮＣ１と第２比較電圧ＩＮＣ２との比較処理が行われる。ここで、図８の（１）で示すように、磁気センサ回路にＳ極信号が入力されており、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも高ければ、比較結果信号ＣＯＵＴがハイレベルとされる。一方、図８の（４）で示すように、磁気センサ回路にＮ極信号が入力されており、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも低ければ、比較結果信号ＣＯＵＴがローレベルに維持される。なお、比較ユニット６０での比較対象となる第１、第２比較電圧ＩＮＣ１、ＩＮＣ２の差分電圧を数式で表すと、以下の（３）式のようになる。
【００９９】
ＩＮＣ１−ＩＮＣ２
＝Ｖｒｅｆ１−Ｖｒｅｆ２−α（Ｖｂ−Ｖａ）＋α（Ｖｄ−Ｖｃ）・・・（３）
【０１００】
ところで、ホール素子１０から発生されるホール電圧には、磁界の強さに比例した信号成分電圧と素子オフセット電圧とが含まれている。なお、ホール素子１０の第１切替状態で端子Ｂ・Ｄ間に生じる電圧と、第２切替状態で端子Ｃ・Ａ間に生じる電圧とでは、磁界の強さに応じた有効信号成分は同相で、素子オフセット電圧は逆相となる。
【０１０１】
電圧Ｖｂ、Ｖｄ、Ｖａ、Ｖｃに含まれる素子オフセット電圧を、Ｖｂｏｆｆｅ、Ｖｄｏｆｆｅ、Ｖａｏｆｆｅ、Ｖｃｏｆｆｅとすると、Ｖｂｏｆｆｅ−Ｖｄｏｆｆｅ＝Ｖａｏｆｆｅ−Ｖｃｏｆｆｅなる関係式が成立する。この関係式を変形すると、次の（４）式が得られる。
【０１０２】
Ｖｂｏｆｆｅ−Ｖａｏｆｆｅ＝Ｖｄｏｆｆｅ−Ｖｃｏｆｆｅ ・・・（４）
【０１０３】
上記の（４）式は、先出の（３）式による第１比較電圧ＩＮＣ１と第２比較電圧ＩＮＣ２との比較において、素子オフセット電圧がキャンセルされていることを示している。
【０１０４】
このように、ホール素子１０の素子オフセット電圧及び増幅ユニット３０の入力オフセット電圧はともに、比較ユニット６０における比較動作においてキャンセルされている。
【０１０５】
論理回路８０は、上記で得られた比較結果信号ＣＯＵＴと、現在出力されている出力信号ＯＵＴに基づいて、論理演算信号ＬＯＵＴを生成する。
【０１０６】
より具体的に述べると、図８の（１）で示すように、出力信号ＯＵＴがハイレベルであるときに、比較結果信号ＣＯＵＴがハイレベルに遷移された場合には、Ｓ極信号が検出されたと判断され、出力信号ＯＵＴの論理を反転させるべく、論理演算信号ＬＯＵＴがローレベルに遷移される。一方、図８の（４）で示すように、出力信号ＯＵＴがハイレベルであるときに、比較結果信号ＣＯＵＴがローレベルに維持された場合には、Ｓ極信号が検出されていないと判断され、出力信号ＯＵＴの論理を現状に維持すべく、論理演算信号ＬＯＵＴがハイレベルに維持される。
【０１０７】
ラッチ回路７０は、クロック信号ＣＬＫ＿ＳＨの立上がりエッジに同期して、論理回路８０で生成された論理演算信号ＬＯＵＴをラッチし、これを出力信号ＯＵＴとして出力する。従って、図８の（１）では、出力信号ＯＵＴがハイレベルからローレベルに切り替えられ、図８の（４）では、出力信号ＯＵＴがハイレベルのまま維持される。
【０１０８】
一方、図８の（２）及び（３）で示すように、出力信号ＯＵＴがローレベルである場合（すなわち、Ｓ極信号の検出後、次にＮ極信号を検出すべき状態）には、基準クロック信号ＯＳＣの立上がりエッジに同期して、まず、第２切替信号ＣＴＬ２及び第３切替信号ＣＴＬ３がハイレベルとされる。第２切替信号ＣＴＬ２がハイレベルとされたことにより、切替スイッチ回路２０は、第２切替状態になる。また、第３切替信号ＣＴＬ３がハイレベルとされたことにより、第１スイッチ回路５１及び第２スイッチ回路５２はオンとなる。
【０１０９】
第２切替信号ＣＴＬ２のハイレベル遷移に応じて、切替スイッチ回路２０が第２切替状態とされたことにより、ホール素子１０の第２端子対である端子Ｂ・Ｄには、それぞれ、電源電圧ＶＤＤ及びグランド電圧が印加され、第１端子対である端子Ｃ・Ａには、それぞれ、ホール電圧が発生する。このとき、端子Ｃには電圧Ｖｃが発生し、端子Ａには電圧Ｖａが発生する。
【０１１０】
増幅ユニット３０の第１増幅出力端ｉｉｉには、電圧Ｖａが増幅された第１増幅電圧ＡＯＵＴ１（＝α（Ｖａ−Ｖｏｆｆａ１））が発生し、第２増幅出力端ｉｖには、電圧Ｖｃが増幅された第２増幅電圧ＡＯＵＴ２（＝α（Ｖｃ−Ｖｏｆｆａ２））が発生する。
【０１１１】
一方、第３切替信号ＣＴＬ３のハイレベル遷移に応じて、第１スイッチ回路５１及び第２スイッチ回路５２がともにオンされたことにより、比較ユニット６０の第１比較入力端ｖには、第１基準電圧Ｖｒｅｆ１が印加され、第２比較入力端ｖｉには、第２基準電圧Ｖｒｅｆ２が印加された状態となる。
【０１１２】
これにより、第１キャパシタ４１には、第１基準電圧Ｖｒｅｆ１と第１増幅電圧ＡＯＵＴ１との差電圧（Ｖｒｅｆ１−α（Ｖａ−Ｖｏｆｆａ１））が充電される。一方、第２キャパシタ４２には、第２基準電圧Ｖｒｅｆ２と第２増幅電圧ＡＯＵＴ２との差電圧（Ｖｒｅｆ２−α（Ｖｃ−Ｖｏｆｆａ２））が充電される。
【０１１３】
上記の充電動作が行われた後、次に到来する基準クロック信号ＯＳＣの立上がりエッジに同期して、第２切替信号ＣＴＬ２、第３切替信号ＣＴＬ３がローレベルとされ、第１切替信号ＣＴＬ１がハイレベルとされる。第１切替信号ＣＴＬ１がハイレベルとされたことにより、切替スイッチ回路２０は、第１切替状態になる。また、第３切替信号ＣＴＬ３がローレベルとされたことにより、第１スイッチ回路５１及び第２スイッチ回路５２は、共にオフとなる。
【０１１４】
第１切替信号ＣＴＬ１のハイレベル遷移に応じて、切替スイッチ回路２０が第１切替状態とされたことにより、ホール素子１０の第１端子対である端子Ａ・Ｃには、それぞれ、電源電圧ＶＤＤ及びグランド電圧が印加され、第２端子対である端子Ｂ・Ｄには、それぞれ、ホール電圧が発生する。このとき、端子Ｂには電圧Ｖｂが発生し、端子Ｄには電圧Ｖｄが発生する。
【０１１５】
増幅ユニット３０の第１増幅出力端ｉｉｉには、電圧Ｖｂが増幅された第１増幅電圧ＡＯＵＴ１（＝α（Ｖｂ−Ｖｏｆｆａ１））が発生し、第２増幅出力端ｉｖには、電圧Ｖｄが増幅された第２増幅電圧ＡＯＵＴ２（＝α（Ｖｄ−Ｖｏｆｆａ２））が発生する。
【０１１６】
一方、第３切替信号ＣＴＬ３のローレベル遷移に応じて、第１スイッチ回路５１及び第２スイッチ回路５２はともにオフされるが、第１キャパシタ４１、第２キャパシタ４２に充電されている電荷は変化することなく保持されるので、比較ユニット６０の第１比較入力端ｖの第１比較電圧ＩＮＣ１及び第２比較入力端ｖｉの第２比較電圧ＩＮＣ２は、次の（５）式、（６）式のようになる。
【０１１７】
ＩＮＣ１＝Ｖｒｅｆ１−［α（Ｖａ−Ｖｏｆｆａ１）−α（Ｖｂ−Ｖｏｆｆａ１）］
＝Ｖｒｅｆ１−α（Ｖａ−Ｖｂ） ・・・（５）
ＩＮＣ２＝Ｖｒｅｆ２−［α（Ｖｃ−Ｖｏｆｆａ２）−α（Ｖｄ−Ｖｏｆｆａ２）］
＝Ｖｒｅｆ２−α（Ｖｃ−Ｖｄ） ・・・（６）
【０１１８】
上記の（５）式、（６）式に示される通り、第１、第２比較電圧ＩＮＣ１、ＩＮＣ２には、入力オフセット電圧Ｖｏｆｆａ１、Ｖｏｆｆａ２が含まれていない。すなわち、入力オフセット電圧Ｖｏｆｆａ１、Ｖｏｆｆａ２は、第２切替状態と第１切替状態の操作を通じて相殺されている。
【０１１９】
そして、比較ユニット６０では、第１比較電圧ＩＮＣ１と第２比較電圧ＩＮＣ２との比較処理が行われる。ここで、図８の（３）で示すように、磁気センサ回路にＮ極信号が入力されており、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも高ければ、比較結果信号ＣＯＵＴがハイレベルとされる。一方、図８の（２）で示すように、磁気センサ回路にＳ極信号が入力されており、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも低ければ、比較結果信号ＣＯＵＴがローレベルに維持される。なお、比較ユニット６０での比較対象となる第１、第２比較電圧ＩＮＣ１、ＩＮＣ２の差分電圧を数式で表すと、以下の（７）式のようになる。
【０１２０】
ＩＮＣ１−ＩＮＣ２
＝Ｖｒｅｆ１−Ｖｒｅｆ２−α（Ｖａ−Ｖｂ）＋α（Ｖｃ−Ｖｄ）・・・（７）
【０１２１】
ところで、先述の通り、ホール素子１０から発生されるホール電圧には、磁界の強さに比例した信号成分電圧と素子オフセット電圧とが含まれている。なお、ホール素子１０の第１切替状態で端子Ｂ・Ｄ間に生じる電圧と、第２切替状態で端子Ｃ・Ａ間に生じる電圧とでは、磁界の強さに応じた有効信号成分は同相で、素子オフセット電圧は逆相となる。
【０１２２】
また、先述の通り、電圧Ｖｂ、Ｖｄ、Ｖａ、Ｖｃに含まれる素子オフセット電圧を、Ｖｂｏｆｆｅ、Ｖｄｏｆｆｅ、Ｖａｏｆｆｅ、Ｖｃｏｆｆｅとすると、Ｖｂｏｆｆｅ−Ｖｄｏｆｆｅ＝Ｖａｏｆｆｅ−Ｖｃｏｆｆｅなる関係式が成立する。この関係式を変形すると次の（８）式が得られる。
【０１２３】
Ｖａｏｆｆｅ−Ｖｂｏｆｆｅ＝Ｖｃｏｆｆｅ−Ｖｄｏｆｆｅ ・・・（８）
【０１２４】
上記の（８）式は、先出の（７）式による第１比較電圧ＩＮＣ１と第２比較電圧ＩＮＣ２との比較において、素子オフセット電圧がキャンセルされていることを示している。
【０１２５】
このように、ホール素子１０の素子オフセット電圧及び増幅ユニット３０の入力オフセット電圧はともに、比較ユニット６０における比較動作においてキャンセルされている。
【０１２６】
論理回路８０は、上記で得られた比較結果信号ＣＯＵＴと、現在出力されている出力信号ＯＵＴに基づいて、論理演算信号ＬＯＵＴを生成する。
【０１２７】
より具体的に述べると、図８の（３）で示すように、出力信号ＯＵＴがローレベルであるときに、比較結果信号ＣＯＵＴがハイレベルに遷移された場合には、Ｎ極信号が検出されたと判断され、出力信号ＯＵＴの論理を反転させるべく、論理演算信号ＬＯＵＴがハイレベルに遷移される。一方、図８の（２）で示すように、出力信号ＯＵＴがローレベルであるときに、比較結果信号ＣＯＵＴがローレベルに維持された場合には、Ｎ極信号が検出されていないと判断され、出力信号ＯＵＴの論理を現状に維持すべく、論理演算信号ＬＯＵＴがローレベルに維持される。
【０１２８】
ラッチ回路７０は、クロック信号ＣＬＫ＿ＳＨの立上がりエッジに同期して、論理回路８０で生成された論理演算信号ＬＯＵＴをラッチし、これを出力信号ＯＵＴとして出力する。従って、図８の（３）では、出力信号ＯＵＴがローレベルからハイレベルに切り替えられ、図８の（２）では、出力信号ＯＵＴがローレベルのまま維持される。
【０１２９】
上記の交番磁界検知動作（出力信号ＯＵＴの生成動作）について、図９のフローチャートを参照しながら総括的に説明する。
【０１３０】
図９は、本発明に係る磁気センサ回路の動作を説明するフローチャートである。
【０１３１】
交番磁界を検知するに際して、ステップＳ１では、出力信号ＯＵＴがハイレベルであるか、ローレベルであるかの判定が行われる。ここで、出力信号ＯＵＴがハイレベルであると判定された場合には、フローがステップＳ２に進められる。一方、出力信号ＯＵＴがローレベルであると判定された場合には、フローがステップＳ６に進められる。
【０１３２】
ステップＳ１において、出力信号ＯＵＴがハイレベルであると判定された場合、ステップＳ２では、現在の状況は、Ｎ極信号の検出後であって、次にＳ極信号を検出すべき状態であるという認識の下、Ｓ極信号を増幅すべく、第１切替状態から第２切替状態という順序で、切替スイッチ回路２０のスイッチング制御が行われ、これにより得られた第１比較信号ＩＮＣ１と第２比較信号ＩＮＣ２との比較処理（両者の差分電圧と基準電圧ＶＲＥＦとの比較処理）が行われる。
【０１３３】
続くステップＳ３では、比較結果信号ＣＯＵＴがハイレベルであるか、ローレベルであるかの判定が行われる。ここで、比較結果信号ＣＯＵＴがハイレベル（印加磁界Ｂ＞Ｓ極の検出磁界レベルＢｏｐ）であると判定された場合には、フローがステップＳ４に進められる。一方、比較結果信号がローレベル（印加磁界Ｂ＜Ｓ極の検出磁界レベルＢｏｐ）であると判定された場合には、フローがステップＳ５に進められる。
【０１３４】
ステップＳ３において、比較結果信号ＣＯＵＴがハイレベルであると判定された場合、ステップＳ４では、Ｓ極信号が検出されたという認識の下、出力信号ＯＵＴがハイレベルからローレベルに遷移される。その後、フローはステップＳ１に戻される。
【０１３５】
一方、ステップＳ３において、比較結果信号ＣＯＵＴがローレベルであると判定された場合、ステップＳ５では、Ｓ極信号が未検出であるという認識の下、出力信号ＯＵＴがハイレベルに維持される。その後、フローはステップＳ１に戻される。
【０１３６】
また、ステップＳ１において、出力信号ＯＵＴがローレベルであると判定された場合、ステップＳ６では、現在の状況は、Ｓ極信号の検出後であって、次にＮ極信号を検出すべき状態であるという認識の下、Ｎ極信号を増幅すべく、第２切替状態から第１切替状態という順序で、切替スイッチ回路２０のスイッチング制御が行われ、これにより得られた第１比較信号ＩＮＣ１と第２比較信号ＩＮＣ２との比較処理（両者の差分電圧と基準電圧ＶＲＥＦとの比較処理）が行われる。
【０１３７】
続くステップＳ７では、比較結果信号ＣＯＵＴがハイレベルであるか、ローレベルであるかの判定が行われる。ここで、比較結果信号ＣＯＵＴがハイレベル（印加磁界Ｂ＜Ｎ極の検出磁界レベルＢｒｐ）であると判定された場合には、フローがステップＳ８に進められる。一方、比較結果信号がローレベル（印加磁界Ｂ＞Ｎ極の検出磁界レベルＢｒｐ）であると判定された場合には、フローがステップＳ９に進められる。
【０１３８】
ステップＳ７において、比較結果信号ＣＯＵＴがハイレベルであると判定された場合、ステップＳ８では、Ｎ極信号が検出されたという認識の下、出力信号ＯＵＴがローレベルからハイレベルに遷移される。その後、フローはステップＳ１に戻される。
【０１３９】
一方、ステップＳ７において、比較結果信号ＣＯＵＴがローレベルであると判定された場合、ステップＳ９では、Ｎ極信号が未検出であるという認識の下、出力信号ＯＵＴがローレベルに維持される。その後、フローはステップＳ１に戻される。
【０１４０】
上記した通り、本発明に係る磁気センサ回路は、検知された磁界の極性（Ｓ極／Ｎ極）に応じた論理の出力信号ＯＵＴを生成する磁気センサ回路であって、ホール素子１０と；ホール素子１０の検出状態を第１切替状態と第２切替状態のいずれか一に切り替える切替スイッチ回路２０と；ホール素子１０の検出電圧と所定の基準電圧を用いて所定の比較処理を行い、その結果に応じた比較結果信号ＣＯＵＴを生成する比較ユニット６０と；出力信号ＯＵＴと比較結果信号ＣＯＵＴに基づいて、出力信号ＯＵＴの論理を維持または反転するための論理演算信号ＬＯＵＴを生成する論理回路８０と；論理演算信号ＬＯＵＴをラッチし、これを出力信号ＯＵＴとして出力するラッチ回路７０と；出力信号ＯＵＴに基づいて、第１切替状態から第２切替状態という順序で、切替スイッチ回路２０のスイッチング制御を行うか、或いは、第２切替状態から第１切替状態という順序で、切替スイッチ回路２０のスイッチング制御を行うかを決定する制御回路９０と；を有して成る構成とされている。
【０１４１】
このように、Ｓ極信号の検出時にもＮ極信号の検出時にも、比較ユニット６０の各入力端間に印加する基準電圧ＶＲＥＦの極性を不変とする一方、出力信号ＯＵＴに応じて、第１、第２切替状態の順序を決定することで、Ｓ極信号を増幅するかＮ極信号を増幅するかを切り替える構成とすることにより、仮に、比較ユニット６０の非反転入力端（＋）と反転入力端（−）との間に、比較オフセット電圧が存在する場合であっても、Ｓ極信号を検出するための検出磁界レベル、及び、Ｎ極信号を検出するための検出磁界レベルは、比較オフセット電圧に相当する分だけ、同様の傾向を持って変動することになる。すなわち、両者の差し引きを考えると、比較オフセット電圧の影響をキャンセルし、交番磁界検知の磁界検出レベルに対称性を持たせることが可能となる。
【０１４２】
従って、本発明によれば、出力信号ＯＵＴに現れるパルスのデューティ比を理想値（５０％）とすることができるので、ユーザにとって使い勝手の良い磁気センサ回路を提供することが可能となる。
【０１４３】
また、本発明によれば、従来におけるスイッチタイプの磁気センサ回路を基礎として、その回路構成を流用し、ロジック部分（論理回路や制御回路）のみを修正するだけで、交番磁界検知タイプの磁気センサ回路を実現することができるので、開発コストを削減することが可能となる。
【０１４４】
また、本発明によれば、基準電圧ＶＲＥＦの極性切替用スイッチが不要となる。
【０１４５】
次に、本発明に係る磁気センサ回路の第１適用例について、図１０を参照しながら詳細に説明する。
【０１４６】
図１０は、本発明に係る磁気センサ回路の第１適用例（回転検知アプリケーション）を示す図である。なお、図１０（ａ）、図１０（ｂ）は、それぞれ、回転検知アプリケーションのイメージ図であり、図１０（ｃ）は、回転角θに対する印加磁界Ｂ（磁束密度）と出力信号ＯＵＴとの関係を示すタイミングチャートである。また、図１０（ｃ）中における（１）〜（４）は、先出の図８中における（１）〜（４）に対応するものである。
【０１４７】
図１０（ａ）、図１０（ｂ）で示すように、その回転運動を検知しようとするターゲットは、Ｓ極の磁区とＮ極の磁区を複数有する磁石を備えて成り、その回転運動に伴って、磁気センサ回路に交番磁界を印加する構成とされている。なお、磁気センサ回路は、図１０（ａ）で示すように、ターゲット（磁石）の側面側に配置してもよいし、図１０（ｂ）で示すように、ターゲット（磁石）の上面側或いは下面側に配置してもよい。
【０１４８】
従って、磁気センサ回路の出力信号ＯＵＴは、図１０（ｃ）で示すように、ターゲットの回転運動に伴ってパルス状に変化することになり、そのパルス数は、ターゲットの回転数（Ｓ極、Ｎ極の変化回数）に応じた値となる。そこで、解析回路を用いて、出力信号ＯＵＴのパルス数をカウントすることで、ターゲットの回転角や回転数を検知することが可能となる。例えば、タコメータやステアリング角度検知手段としての適用が考えられる。
【０１４９】
なお、ターゲットの回転角をより精度良く検知するためには、磁石の分割数をより細かくしてやればよい。
【０１５０】
次に、本発明に係る磁気センサ回路の第２適用例について、図１１を参照しながら詳細に説明する。
【０１５１】
図１１は、本発明に係る磁気センサ回路の第２適用例（スライド移動検知アプリケーション）を示す図である。なお、図１１（ａ）は、スライド移動検知アプリケーションのイメージ図であり、図１１（ｂ）は、スライド移動量に対する印加磁界Ｂ（磁束密度）と出力信号ＯＵＴとの関係を示すタイミングチャートである。また、図１１（ｂ）中における（１）〜（４）は、先出の図８中における（１）〜（４）に対応するものである。
【０１５２】
図１１（ａ）で示すように、そのスライド移動を検知しようとするターゲットは、Ｓ極の磁区とＮ極の磁区を複数有する磁石を備えて成り、そのスライド移動に伴って、磁気センサ回路に交番磁界を印加する構成とされている。
【０１５３】
従って、磁気センサ回路の出力信号ＯＵＴは、図１１（ｂ）で示すように、ターゲットのスライド運動に伴ってパルス状に変化することになり、そのパルス数は、ターゲットのスライド移動量（Ｓ極、Ｎ極の変化回数）に応じた値となる。そこで、解析回路を用いて出力信号ＯＵＴのパルス数をカウントすることで、ターゲットのスライド位置（スライド移動量）を検知することが可能となる。
【０１５４】
なお、ターゲットのスライド位置をより精度良く検知するためには、磁石の分割数をより細かくしてやればよい。
【０１５５】
また、磁石を不動とし、スライド移動されるターゲットに磁気センサ回路を搭載しても構わない。
【０１５６】
次に、本発明に係る磁気センサ回路の第３適用例について、図１２を参照しながら詳細に説明する。
【０１５７】
図１２は、本発明に係る磁気センサ回路の第３適用例（回転検知アプリケーション或いはスライド移動検知アプリケーション）を示す図である。なお、図１２（ａ）は、回転検知アプリケーションのイメージ図であり、図１２（ｂ）は、スライド移動検知アプリケーションのイメージ図である。また、図１２（ｃ）は、回転角θ及びスライド移動量に対する印加磁界Ｂ（磁束密度）と出力信号ＯＵＴＸ、ＯＵＴＹとの関係を示すタイミングチャートである。
【０１５８】
図１２（ａ）で示すように、その回転運動を検知しようとするターゲットは、Ｓ極の磁区とＮ極の磁区を複数有する磁石を備えて成り、その回転運動に伴って、磁気センサ回路Ｘ、及び、磁気センサ回路Ｙに交番磁界を印加する構成とされている。なお、磁気センサ回路Ｘ、Ｙは、図１２（ａ）で示すように、ターゲット（磁石）の側面側に配置してもよいし、ターゲット（磁石）の上面側或いは下面側に配置してもよい。
【０１５９】
また、図１２（ｂ）で示すように、そのスライド運動を検知しようとするターゲットはＳ極の磁区とＮ極の磁区を複数有する磁石を備えて成り、そのスライド運動に伴って、磁気センサ回路Ｘ、Ｙに交番磁界を印加する構成とされている。
【０１６０】
なお、図１２（ａ）、図１２（ｂ）では、いずれも、ターゲットの正転方向（或いは正スライド方向）に沿って、上流側（ターゲットが正転（或いは正方向スライド）された場合に、先に磁界の極性が変化する側）となる位置に磁気センサ回路Ｘが配設され、下流側と成る位置に磁気センサ回路Ｙが配設されているものとする。
【０１６１】
従って、磁気センサ回路Ｘ、Ｙの出力信号ＯＵＴＸ、ＯＵＴＹは、図１２（ｃ）で示すように、ターゲットの回転運動或いはスライド運動に伴ってパルス状に変化することになる。このとき、解析回路では、例えば、磁気センサ回路Ｘの出力信号ＯＵＴＡがハイレベルに立ち上がるタイミング（磁気センサ回路ＸでＮ極信号が検知されたタイミング）で、磁気センサ回路Ｙの出力信号ＯＵＴＢが未だローレベル（磁気センサ回路ＹはＮ極信号を未検出）であるならば、ターゲットは正転（或いは正方向スライド）されていると判断することができ、逆に、磁気センサ回路Ｙの出力信号ＯＵＴＢが既にハイレベル（磁気センサ回路Ｙは既にＮ極信号を検出済み）であるならば、ターゲットは逆転（或いは負方向スライド）されていると判断することができる。
【０１６２】
なお、ターゲットの回転角や回転数、或いは、スライド位置を検知する場合には、先述と同様、解析回路を用いて、出力信号ＯＵＴＸまたは出力信号ＯＵＴＹのパルス数をカウントすればよい。
【０１６３】
また、ターゲットの回転角やスライド位置をより精度良く検知するためには、磁石の分割数をより細かくしてやればよい。
【０１６４】
なお、上記の実施形態では、ホール素子１０の素子オフセット電圧や、増幅ユニット３０の入力オフセット電圧をキャンセルすべく、２入力２出力形式の増幅ユニット３０を用い、第１、第２増幅電圧ＡＯＵＴ１、ＡＯＵＴ２に基づいて、比較ユニット６０における比較処理を行う構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、例えば、図１３に示すように、２入力１出力形式の増幅ユニット３０を用いた構成にも広く適用することが可能である。
【０１６５】
また、図１から増幅ユニット３０を除いた構成としても構わない。
【０１６６】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【産業上の利用可能性】
【０１６７】
本発明は、交番磁界検知タイプの磁気センサ回路や、これを用いた電子機器（例えば、回転検知装置やモータの回転検知機能を備えたブラシレスモータドライバＩＣ）に好適な技術である。
【図面の簡単な説明】
【０１６８】
【図１】本発明に係る磁気センサ回路の一実施形態を示す図である。
【図２】増幅ユニットの第１の構成例を示す図である。
【図３】増幅ユニットの第２の構成例を示す図である。
【図４】基準電圧生成回路５０の一構成例を示す図である。
【図５】論理回路８０の一構成例を示す図である。
【図６】論理回路８０の入出力論理を示す論理値表である。
【図７】制御回路９０の一構成例を示す図である。
【図８】本発明に係る磁気センサ回路の動作を説明するタイミングチャートである。
【図９】本発明に係る磁気センサ回路の動作を説明するフローチャートである。
【図１０】本発明に係る磁気センサ回路の第１適用例を示す図である。
【図１１】本発明に係る磁気センサ回路の第２適用例を示す図である。
【図１２】本発明に係る磁気センサ回路の第３適用例を示す図である。
【図１３】本発明に係る磁気センサ回路の一変形例を示す図である。
【図１４】従来の磁界センサの構成を示す図である。
【図１５】交番磁界検知タイプの磁気センサ回路の一従来例を示す図である。
【図１６】比較オフセット電圧の影響を示す図である。
【符号の説明】
【０１６９】
１０ ホール素子
２０ 切替スイッチ回路
２１〜２８ スイッチ
３０、３０Ａ、３０Ｂ 増幅ユニット
３１、３１Ａ、３１Ｂ 第１増幅回路
３２、３２Ａ、３２Ｂ 第２増幅回路
３３ 帰還抵抗
３４、３５ スイッチ回路
４０ キャパシタ
４１、４２ 第１キャパシタ、第２キャパシタ
５０ 基準電圧生成回路
５０−１〜５０−３ 分圧抵抗器
５０−４ Ｐ型ＭＯＳトランジスタ
５０−５ Ｎ型ＭＯＳトランジスタ
５０−６、５０−７ インバータ
５１、５２ 第１、第２スイッチ回路
６０ 比較ユニット
６１、６２ スイッチ回路
７０ ラッチ回路
８０ 論理回路
８１、８２ インバータ
８３、８４ 論理積演算器
８５ 論理和演算器
９０ 制御回路
９１ 発振器
９２ スタートパルス信号生成回路
９３ シフトレジスタ
９４ 論理和演算器
９５、９６ インバータ
９７ 切替信号生成回路
９７−１、９７−２、９７−３、９７−４ 論理積演算器
９７−５、９７−６ 論理和演算器
ＶＤＤ 電源電圧
Ｖｒｅｆ１、Ｖｒｅｆ２ 第１、第２基準電圧
ＰＯＷ 電源オン信号
／ＰＯＷ 反転電源オン信号
ＣＴＬ１、ＣＴＬ２、ＣＴＬ３ 第１、第２、第３切替信号
ＡＯＵＴ１、ＡＯＵＴ２ 第１、第２増幅電圧
ＩＮＣ１、ＩＮＣ２ 第１、第２比較電圧
ＣＯＵＴ 比較結果信号
ＬＯＵＴ 論理演算信号
ＯＵＴ 出力信号
ＣＬＫ＿ＳＨ クロック信号
ＯＳＣ 基準クロック信号
ＳＩＧ スタートパルス信号
Ｓ１、Ｓ２ 第１、第２タイミング信号
【技術分野】
【０００１】
本発明は、磁電変換素子（ホール素子や磁気抵抗素子など）を用いて、これが設置された場所の磁界を検知し、その極性（Ｓ極／Ｎ極）に応じた論理の出力信号を生成する交番磁界検知タイプの磁気センサ回路、及び、これを用いた電子機器（例えば、回転検知装置や、回転検知機能を備えたブラシレスモータドライバＩＣ）に関するものである。
【背景技術】
【０００２】
磁気センサ回路は、一般に、磁界の強さに比例した出力電圧を出力するホール素子と、ホール素子の出力電圧を増幅する増幅器と、増幅器の出力電圧を所定の基準電圧と比較して比較結果を出力する比較器と、を備えて成り、磁気センサ回路が設置された場所の磁界が一定の基準より強いか弱いかに応じて、２値（ハイレベルまたはローレベル）の信号を出力するようになっている。
【０００３】
磁界の強さに応じた正確な比較結果を得るためには、増幅器から出力される信号に含まれるオフセット信号成分を抑制して、増幅器から出力される信号のばらつきを小さく抑える必要がある。そのオフセット信号成分が生じる主要な要因は、ホール素子の出力電圧に含まれるオフセット信号成分（以下「素子オフセット電圧」と呼ぶ。）と、増幅器の入力端子において存在するオフセット信号成分（以下「入力オフセット電圧」と呼ぶ。）である。素子オフセット電圧は、主に、ホール素子本体がパッケージから受ける応力等によって発生する。また、増幅オフセット電圧は、主に、増幅器の入力段を構成する素子の特性のばらつき等によって発生する。
【０００４】
それらオフセット電圧による影響を低減する磁界センサが、特許文献１に開示されている。すなわち、磁界センサに用いられるホール素子は、一般に、図１４に示すホール素子１のように、４つの端子Ａ・Ｃ・Ｂ・Ｄに関して、幾何学的に等価な形状の板状に形成されている。ここで、幾何学的に等価な形状とは、同図に示した四角形のホール素子１のように、同図に示す状態での形状と、これを９０度回転させた状態（Ａ−Ｃが、Ｂ−Ｄに一致するように回転した状態）での形状が同一であることを意味する。このようなホール素子１の端子Ａ・Ｃ間に電源電圧を印加したときに端子Ｂ・Ｄ間に生じる電圧と、端子Ｂ・Ｄ間に電源電圧を印加したときに端子Ａ・Ｃ間に生じる電圧とでは、磁界の強さに応じた有効信号成分は同相で、素子オフセット電圧は逆相となる。
【０００５】
まず、第１のタイミングでは、スイッチ回路２を介して、ホール素子１の端子Ａ・Ｃ間に電源電圧が印加されるとともに、端子Ｂ・Ｄ間の電圧が電圧増幅器３に入力される。そこで、電圧増幅器３からは、端子Ｂ・Ｄ間の電圧と電圧増幅器３の入力オフセット電圧との和に比例した電圧Ｖ１が出力される。また、この第１のタイミングでは、スイッチ５が閉じることにより、キャパシタ４がその電圧Ｖ１に充電される。
【０００６】
次に、第２のタイミングでは、スイッチ回路２を介して、ホール素子１の端子Ｂ・Ｄ間に電源電圧が印加されるとともに、第１のタイミングとは逆極性となるように端子Ｃ・Ａ間の電圧が電圧増幅器３に入力される。そこで、電圧増幅器３からは、端子Ｃ・Ａ間の電圧と電圧増幅器３の入力オフセット電圧との和に比例した電圧Ｖ２が出力される。
【０００７】
入力オフセット電圧の影響は、入力電圧の極性に係らず、第１のタイミングと同じなので、電圧増幅器３の出力電圧Ｖ２は、第１のタイミングとは逆極性の端子Ｃ・Ａ間の電圧と入力オフセット電圧との和に比例した電圧となる。
【０００８】
また、この第２のタイミングでは、スイッチ５が開き、出力端子６・７の間で、電圧増幅器３の反転出力端子３ａおよび非反転出力端子３ｂとキャパシタ４とが直列に接続された状態となる。このとき、キャパシタ４の充電電圧は、第１のタイミングでの電圧増幅器３の出力電圧Ｖ１に保持されたまま変化しない。出力端子６・７間の電圧（磁界センサの出力電圧）Ｖは、電圧増幅器３の反転出力端子３ａを基準としたときの非反転出力端子３ｂの電圧Ｖ２と、キャパシタ４の端子４ｂを基準としたときの端子４ａの電圧−Ｖ１との和、すなわち、電圧Ｖ２から電圧Ｖ１を減じたものとなる。したがって、入力オフセット電圧の影響を相殺した電圧Ｖが磁界センサの出力電圧として得られる。
【０００９】
また、素子オフセット電圧による影響を低減するとともに、増幅器において生じる入力オフセット電圧による影響をも低減し得る磁界センサとしては、特許文献２に開示されたものが知られている。この磁界センサは、ホール素子、スイッチ回路、電圧電流変換増幅器、記憶素子としてのキャパシタ、スイッチ、および抵抗により構成されている。
【００１０】
また、上記に関連する従来技術の他の一例として、特許文献３には、素子オフセット電圧による影響を低減するとともに、増幅器において生じる入力オフセット電圧による影響をも低減し得る磁気センサ回路が本願出願人によって開示・提案されている。
【特許文献１】特許第３３１５３９７号明細書
【特許文献２】特開平８−２０１４９１号公報
【特許文献３】国際公開第２００６／０８５５０３号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００１１】
確かに、上記の従来技術によれば、素子オフセット電圧や入力オフセット電圧をキャンセルし、磁界の強度を精度良く測定することが可能である。
【００１２】
なお、上記の従来技術は、検知された磁界の強弱に応じて、出力信号の論理を変遷するスイッチタイプの磁気センサ回路（主に磁石の位置検出用）に関するものであったが、磁気センサ回路としては、上記のスイッチタイプ以外にも、検知された磁界の極性（Ｓ極／Ｎ極）に応じて、出力信号の論理を変遷する交番磁界検知タイプの磁気センサ回路（主に回転検出用）が存在する。
【００１３】
このような交番磁界検知タイプの磁気センサ回路は、図１５で示すように、磁気センサ回路の出力信号ＯＵＴの論理値（延いては、次にＳ極信号を検出すべき状態であるのか、それとも、Ｎ極信号を検出すべき状態であるのか）に応じて、比較器６の各入力端間に印加する基準電圧ＶＲＥＦ（第１基準電圧Ｖｒｅｆ１と第２基準電圧Ｖｒｅｆ２との差分）の極性を切り替えることにより、交番磁界検知の検出磁界レベルを決定する構成（すなわち、出力信号ＯＵＴを基準電圧生成回路５の選択信号として用いる構成）とされていた。
【００１４】
しかしながら、上記従来の磁気センサ回路では、比較器６の入力段に存在するオフセット信号成分（以下では「比較オフセット電圧」と呼ぶ）の影響により、Ｓ極信号を検出するための検出磁界レベル、及び、Ｎ極信号を検出するための検出磁界レベルに対して、それぞれ、比較オフセット電圧に応じたずれが生じていた。
【００１５】
より具体的に述べると、比較器６の非反転入力端（＋）と反転入力端（−）との間に、比較オフセット電圧が存在する場合、Ｓ極信号を検出するための検出磁界レベルは、比較オフセット電圧に相当する分だけ低くなり（或いは高くなり）、逆に、Ｎ極信号を検出するための検出磁界レベルは、比較オフセット電圧に相当する分だけ高くなる（或いは低くなる）。すなわち、両者の差し引きを考えると、交番磁界検知の検出磁界レベルには、比較オフセット電圧の２倍に相当するずれが生じる形となる。
【００１６】
その結果、上記従来の磁気センサ回路では、図１６（ａ）、及び、図１６（ｂ）で示すように、Ｓ極とＮ極の検出磁界レベル（図中ではＢｏｐ、Ｂｒｐと表記）がＳ極側（或いはＮ極側）にずれてしまい、Ｓ極とＮ極の検出磁界レベルの対称性が損なわれていた。
【００１７】
このように、Ｓ極とＮ極の検出磁界レベルの対称性が損なわれた磁気センサ回路を用いて回転検出を行うと、出力パルスのデューティ比が理想値（５０％）とならないため、ユーザにとっては非常に使い勝手が悪かった。特に、検知対象となる磁石の磁力が弱い場合には、上記した比較オフセット電圧の影響が大きくなるため、上記の課題を解決することが非常に重要となっていた。
【００１８】
本発明は、上記の問題点に鑑み、比較オフセット電圧の影響をキャンセルし、交番磁界検知の磁界検出レベルに対称性を持たせることが可能な磁気センサ回路、及び、これを用いた電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明に係る磁気センサ回路は、検知された磁界の極性に応じた論理の出力信号を生成する磁気センサ回路であって、磁電変換素子と；前記磁電変換素子の検出状態を第１、第２切替状態のいずれか一に切り替える切替スイッチ回路と；前記磁電変換素子の検出電圧と所定の基準電圧を用いて所定の比較処理を行い、その結果に応じた比較結果信号を生成する比較ユニットと；前記出力信号と前記比較結果信号に基づいて、前記出力信号の論理を維持または反転するための論理演算信号を生成する論理回路と；前記論理演算信号をラッチし、これを前記出力信号として出力するラッチ回路と；前記出力信号に基づいて、前記第１切替状態から前記第２切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うか、或いは、前記第２切替状態から前記第１切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うかを決定する制御回路と；を有して成る構成（第１の構成）とされている。
【００２０】
具体的に述べると、本発明に係る磁気センサ回路は、検知された磁界の極性に応じた論理の出力信号を生成する磁気センサ回路であって、印加される磁気に応じた出力電圧を第１端子対、若しくは、第２端子対に発生する磁電変換素子と；前記第１端子対に電源電圧を印加し、前記第２端子対に発生する電圧を第１出力端と第２出力端との間に出力する第１切替状態と、前記第２端子対に電源電圧を印加し、前記第１端子対に発生する電圧を前記第１出力端と前記第２出力端との間に出力する第２切替状態と、を有するように切り替えられる切替スイッチ回路と；前記第１出力端から印加される電圧を増幅して第１増幅電圧を生成し、これを第１増幅出力端から出力するとともに、前記第２出力端から印加される電圧を増幅して第２増幅電圧を生成し、これを第２増幅出力端から出力する増幅ユニットと；第１比較入力端に入力される第１比較電圧と、第２比較入力端に入力される第２比較電圧とを比較し、その結果に応じた比較結果信号を生成する比較ユニットと；前記第１増幅出力端と前記第１比較入力端との間に設けられた第１キャパシタと；前記第２増幅出力端と前記第２比較入力端との間に設けられた第２キャパシタと；前記切替スイッチ回路が前記第１切替状態であるときに、前記第１比較入力端に対して第１基準電圧を印加するための第１スイッチ回路と；前記切替スイッチ回路が前記第１切替状態であるときに、前記第２比較入力端に対して第２基準電圧を印加するための第２スイッチ回路と；前記出力信号と前記比較結果信号に基づいて、前記出力信号の論理を維持または反転するための論理演算信号を生成する論理回路と；前記論理演算信号をラッチし、これを前記出力信号として出力するラッチ回路と；前記出力信号に基づいて、前記第１切替状態から前記第２切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うか、或いは、前記第２切替状態から前記第１切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うかを決定する制御回路と；を有して成る構成（第２の構成）とされている。
【００２１】
なお、上記第２の構成から成る磁気センサ回路において、前記制御回路は、前記増幅ユニット及び前記比較ユニットの少なくとも一方に対して、間欠的な電源供給制御を行う構成（第３の構成）にするとよい。
【００２２】
また、本発明に係る電子機器は、ターゲットと、上記第１〜第３いずれかの構成から成る磁気センサ回路と、前記磁気センサ回路の出力信号に基づいて前記ターゲットの運動を解析する解析回路と、を有して成る電子機器であって、前記ターゲットは、Ｓ極の磁区とＮ極の磁区を複数有する磁石を備えて成り、その運動に伴って、前記磁気センサ回路に交番磁界を印加する構成（第４の構成）とされている。
【００２３】
なお、上記第４の構成から成る電子機器において、前記解析回路は、前記磁気センサ回路で得られる出力信号のパルス数をカウントすることで、前記ターゲットの位置または運動量を検知する構成（第５の構成）にするとよい。
【００２４】
また、上記第４または第５の構成から成る電子機器において、前記磁気センサ回路は、前記ターゲットの運動方向に沿って複数設けられており、前記解析回路は、各磁気センサ回路で得られる出力信号を比較することで前記ターゲットの運動方向を検知する構成（第６の構成）にするとよい。
【発明の効果】
【００２５】
本発明によれば、比較オフセット電圧の影響をキャンセルし、交番磁界検知の磁界検出レベルに対称性を持たせることが可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明に係る磁気センサ回路の実施形態について、図を参照して説明する。本発明に係る磁気センサ回路は、折り畳み型携帯電話機の開閉検知センサや、モータの回転位置検知センサ、或いは、ダイヤルの回転操作検知センサなど、磁気の状態（磁界の強さ）や磁界の極性を検知するセンサとして広い用途に使用される。その磁気センサ素子としては、印加される磁界の変化に応じて電気的特性が変化され、その変化に応じた出力電圧を取り出し得るものであれば良く、ホール素子や、磁気抵抗素子などの磁電変換素子が使用できる。以下の実施例では、ホール素子を用いた磁気センサ回路（いわゆるホールＩＣ）について説明する。
【００２７】
図１は、本発明に係る磁気センサ回路の一実施形態を示す図である。図１において、ホール素子１０は、４つの端子Ａ・Ｃ・Ｂ・Ｄに関して、幾何学的に等価な形状の板状に形成されている。
【００２８】
このようなホール素子１０の第１端子対Ａ−Ｃに電源電圧ＶＤＤを印加したときに第２端子対Ｂ−Ｄに生じるホール電圧と、第２端子対Ｂ−Ｄ間に電源電圧ＶＤＤを印加したときに第１端子対Ｃ−Ａに生じるホール電圧と、を比較した場合、ホール素子１０に印加される磁界の強さに応じた有効信号成分は同相で、素子オフセット成分（素子オフセット電圧）は逆相となる。
【００２９】
切替スイッチ回路２０は、ホール素子１０への電源電圧ＶＤＤの印加方法と、ホール素子１０からのホール電圧の取り出し方法を切り替える手段である。
【００３０】
より具体的に述べると、切替スイッチ回路２０は、第１切替信号ＣＴＬ１の論理に応じてオン／オフ制御されるスイッチ２１、２３、２５、２７と、第２切替信号ＣＴＬ２の論理に応じてオン／オフ制御されるスイッチ２２、２４、２６、２８と、を有している。なお、本実施形態において、スイッチ２１、２３、２５、２７は、第１切替信号ＣＴＬ１がハイレベルのときにオンとなり、ローレベルのときにオフとなる。また、スイッチ２２、２４、２５、２７は、第２切替信号ＣＴＬ２がハイレベルのときにオンとなり、ローレベルのときにオフとなる。ただし、上記の信号論理に関しては、あくまで例示であり、上記とは逆の論理で実施されても構わない。
【００３１】
第１、第２切替信号ＣＴＬ１、ＣＴＬ２は、互いの論理が一致しないように、かつ、電源オン信号ＰＯＷがハイレベルとされる期間（磁気センサ回路のセンシング期間に相当）の前半部分（若しくは後半部分）で第１切替信号ＣＴＬ１がハイレベルとされ、後半部分（若しくは前半部分）で第２切替信号ＣＴＬ２がハイレベルとされるものである。なお、電源オン信号ＰＯＷは、間欠的に、例えば一定周期毎に所定期間だけハイレベルとされるものである。ただし、上記の信号論理に関しては、あくまで例示であり、上記とは逆の論理としても構わない。
【００３２】
第１切替信号ＣＴＬ１がハイレベルとされ、第２切替信号ＣＴＬ２がローレベルとされる第１切替状態では、端子Ａに電源電圧ＶＤＤが印加され、端子Ｃがグランドに接続される形となり、端子Ｂと端子Ｄとの間には、磁界の強さに応じたホール電圧が発生する。このとき、端子Ｂと端子Ｄとの間に発生する電圧は、印加される磁界の極性（磁界の方向）によって変動するが、ここでは、端子Ｂの電圧Ｖｂが低く、端子Ｄの電圧Ｖｄが高い場合を想定する。なお、電圧は、特に断らない限り、グランドに対する電位を表す。
【００３３】
一方、第１切替信号ＣＴＬ１がローレベルとされ、第２切替信号ＣＴＬ２がハイレベルとされる第２切替状態では、端子Ｂに電源電圧ＶＤＤが印加され、端子Ｄがグランドに接続される形となり、端子Ｃと端子Ａとの間には、磁界の強さに応じたホール電圧が発生する。ここで、第１切替状態から第２切替状態への状態遷移が高速度に行われた結果、第２切替状態においても、第１切替状態と同じ極性（方向）の磁界が印加されていると想定した場合、端子Ｃと端子Ａとの間に発生する電圧は、端子Ｃの電圧Ｖｃが低く、端子Ａの電圧Ｖａが高くなる。
【００３４】
これにより、切替スイッチ回路２０の第１出力端ｉの電圧は、第１切替状態では電圧Ｖｂであり、第２切替状態では電圧Ｖａである。一方、切替スイッチ回路２０の第２出力端ｉｉの電圧は、第１切替状態では電圧Ｖｄであり、第２切替状態では電圧Ｖｃである。
【００３５】
増幅ユニット３０は、切替スイッチ回路２０の第１出力端ｉに接続される第１増幅回路３１と、切替スイッチ回路２０の第２出力端ｉｉに接続される第２増幅回路３２と、を有して成る。
【００３６】
第１増幅回路３１は、第１出力端ｉからの入力電圧（電圧Ｖｂないし電圧Ｖａ）を所定の増幅度αで増幅し、第１増幅出力端ｉｉｉから第１増幅電圧ＡＯＵＴ１として出力する手段である。なお、第１増幅回路３１には、入力オフセット電圧Ｖｏｆｆａ１が存在するため、第１増幅回路３１では、上記の入力電圧（電圧Ｖｂないし電圧Ｖａ）に、その入力オフセット電圧Ｖｏｆｆａ１が加算された上で、所定の増幅処理が行われることになる。
【００３７】
第２増幅回路３２は、第２出力端ｉｉからの入力電圧（電圧Ｖｄないし電圧Ｖｃ）を所定の増幅度αで増幅し、第２増幅出力端ｉｖから第２増幅電圧ＡＯＵＴ２として出力する手段である。なお、第２増幅回路３２にも、入力オフセット電圧Ｖｏｆｆａ２が存在するため、第２増幅回路３２では、上記の入力電圧（電圧Ｖｄないし電圧Ｖｃ）に、その入力オフセット電圧Ｖｏｆｆａ２が加算された上で、所定の増幅処理が行われることになる。
【００３８】
上記の増幅ユニット３０を構成する第１、第２増幅回路３１、３２には、それぞれスイッチ回路３４及びスイッチ回路３５を介して、電源電圧ＶＤＤが印加されている。なお、スイッチ回路３４及びスイッチ回路３５は、いずれも電源オン信号ＰＯＷの論理に応じてオン／オフ制御されるものであり、本実施形態においては、電源オン信号ＰＯＷがハイレベルのときにオンとされ、ローレベルのときにオフとされる。
【００３９】
従って、増幅ユニット３０は、電源オン信号ＰＯＷのハイレベル遷移に応じて、間欠的に、例えば一定周期毎に所定期間だけ駆動される。また、第１、第２増幅回路３１、３２が電流駆動型のものであるときには、スイッチ回路３４及びスイッチ回路３５として、スイッチ機能付きの電流源回路を用いればよい。
【００４０】
第１キャパシタ４１は、増幅ユニット３０の第１増幅出力端ｉｉｉと、比較ユニット６０の第１比較入力端ｖ（非反転入力端（＋））との間に接続されている。また、第２キャパシタ４２は、増幅ユニット３０の第２増幅出力端ｉｖと、比較ユニット６０の第２比較入力端ｖｉ（反転入力端（−））との間に接続されている。
【００４１】
基準電圧生成回路５０は、第１基準電圧Ｖｒｅｆ１と、これよりも所定値ＶＲＥＦだけ高い第２基準電圧Ｖｒｅｆ２を生成する手段である。なお、基準電圧生成回路５０の具体的な構成については、後ほど詳細な説明を行う。
【００４２】
比較ユニット６０の第１比較入力端ｖには、第１スイッチ回路５１を介して、第１基準電圧Ｖｒｅｆ１が供給され、第２比較入力端ｖｉには、第２スイッチ回路５２を介して、第２基準電圧Ｖｒｅｆ２が供給される。第１、第２スイッチ回路５１、５２は、いずれも第３切替信号ＣＴＬ３の論理に応じてオン／オフ制御されるものであり、本実施形態においては、第３切替信号ＣＴＬ３がハイレベルのときにオンとされ、ローレベルのときにオフとされる。ただし、上記の信号論理に関しては、あくまで例示であり、上記とは逆の論理で実施されても構わない。
【００４３】
比較ユニット６０は、第１比較入力端ｖに入力される第１比較電圧ＩＮＣ１と、第２比較入力端ｖｉに入力される第２比較電圧ＩＮＣ２とを比較し、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも高いときには、比較結果信号ＣＯＵＴの論理をハイレベルとする一方、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも低いときには、比較結果信号ＣＯＵＴの論理をローレベルとする手段である。なお、比較ユニット６０は、極めて高い入力インピーダンスを持つように構成されている。例えば、その入力段はＭＯＳトランジスタ回路で構成される。このように、本実施形態の磁気センサ回路は、比較ユニット６０を備えているので、電源電圧ＶＤＤのリップルやノイズの影響を受けにくくなり、安定したセンシング動作が可能となる。
【００４４】
上記の比較ユニット６０には、スイッチ回路６１を介して、電源電圧ＶＤＤが印加されている。なお、スイッチ回路６１は、電源オン信号ＰＯＷの論理に応じてオン／オフ制御されるものであり、本実施形態においては、電源オン信号ＰＯＷがハイレベルのときにオンとされ、ローレベルのときにオフとされる。
【００４５】
従って、比較ユニット６０は、電源オン信号ＰＯＷのハイレベル遷移（延いては、反転電源オン信号（／ＰＯＷ）のローレベル遷移）に応じて、間欠的に、例えば一定周期毎に所定期間だけ駆動される。なお、比較ユニット６０が電流駆動型のものであるときには、スイッチ回路６１として、スイッチ機能付きの電流源回路を用いればよい。
【００４６】
また、比較ユニット６０の出力端は、スイッチ回路６２を介して、接地端に接続されている。なお、スイッチ回路６２は、反転電源オン信号（／ＰＯＷ）の論理に応じてオン／オフ制御されるものであり、本実施形態においては、反転電源オン信号（／ＰＯＷ）がハイレベルのときにオンとされ、ローレベルのときにオフとされる。これにより、比較ユニット６０への電源供給が遮断されている場合には、比較結果信号ＣＯＵＴが強制的にローレベルとされるので、後段の論理回路８０で生成される論理演算信号ＬＯＵＴ（延いては出力信号ＯＵＴ）に意図しない論理変遷が生じることを防止することができる。
【００４７】
ラッチ回路７０は、論理回路８０で得られた論理演算信号ＬＯＵＴをクロック信号ＣＬＫ＿ＳＨのエッジタイミングでラッチし、これを出力信号ＯＵＴとして出力する手段である。なお、ラッチ回路７０としては、Ｄ型フリップフロップが好適である。
【００４８】
論理回路８０は、比較結果信号ＣＯＵＴと出力信号ＯＵＴに基づいて、論理演算信号ＬＯＵＴを生成する手段である。なお、論理回路８０の具体的な構成及び動作については、後ほど詳細な説明を行う。
【００４９】
制御回路９０は、基準クロック信号ＯＳＣ（図１では不図示）に基づいて、電源オン信号ＰＯＷ、反転電源オン信号（／ＰＯＷ）、クロック信号ＣＬＫ＿ＳＨ、及び、第３切替信号ＣＴＬ３を生成するほか、さらに出力信号ＯＵＴの入力を受けて、第１切替信号ＣＴＬ１、及び、第２切替信号ＣＴＬ２を生成する手段である。なお、制御回路９０の具体的な構成及び動作については、後ほど詳細な説明を行う。
【００５０】
図２は、増幅ユニットの第１の構成例を示す図である。この図２の増幅ユニット３０Ａは、第１増幅回路３１Ａと第２増幅回路３２Ａを有している。
【００５１】
第１増幅回路３１Ａにおいて、演算増幅器３１−１の非反転入力端（＋）は、切替スイッチ回路２０の第１出力端ｉに接続されている。演算増幅器３１−１の反転入力端（−）と第１増幅出力端ｉｉｉとの間には、帰還抵抗３１−２が接続されている。演算増幅器３１−１の反転入力端（−）と基準電圧Ｖｒｅｆ０の印加端との間には、帰還抵抗３１−３が接続されている。
【００５２】
上記構成から成る第１増幅回路３１Ａは、切替スイッチ回路２０の第１出力端ｉから入力される電圧（電圧Ｖｂないし電圧Ｖａ）を所定の増幅度αで増幅し、第１増幅電圧ＡＯＵＴ１として、第１増幅出力端ｉｉｉから出力する。
【００５３】
一方、第２増幅回路３２Ａにおいて、演算増幅器３２−１の非反転入力端（＋）は、切替スイッチ回路２０の第２出力端ｉｉに接続されている。演算増幅器３２−１の反転入力端（−）と第２増幅出力端ｉｖとの間には、帰還抵抗３２−２が接続されている。演算増幅器３２−１の反転入力端（−）と基準電圧Ｖｒｅｆ０の印加端との間には、帰還抵抗３２−３が接続されている。
【００５４】
上記構成から成る第２増幅回路３２Ａは、切替スイッチ回路２０の第２出力端ｉｉから入力される電圧（電圧Ｖｄないし電圧Ｖｃ）を所定の増幅度αで増幅し、第２増幅電圧ＡＯＵＴ２として、第２増幅出力端ｉｖから出力する。
【００５５】
なお、図２の増幅ユニット３０Ａにおいて、帰還抵抗３１−２、３２−２の抵抗値をＲ２、帰還抵抗３１−３、３２−３の抵抗値をＲ１とすると、増幅度αは、約Ｒ２／Ｒ１である。ただし、Ｒ２≫Ｒ１とする。
【００５６】
図３は、増幅ユニットの第２の構成例を示す図である。この図３の増幅ユニット３０Ｂは、第１増幅回路３１Ｂと、第２増幅回路３２Ｂを有している。
【００５７】
第１増幅回路３１Ｂにおいて、演算増幅器３１−１の非反転入力端（＋）は、切替スイッチ回路２０の第１出力端ｉに接続されている。演算増幅器３１−１の反転入力端（−）と第１増幅出力端ｉｉｉとの間には、第１帰還抵抗３１−２が接続されている。
【００５８】
一方、第２増幅回路３２Ｂにおいて、演算増幅器３２−１の非反転入力端（＋）は、切替スイッチ回路２０の第２出力端ｉｉに接続されている。演算増幅器３２−１の反転入力端（−）と第２増幅出力端ｉｖとの間には、第２帰還抵抗３２−２が接続されている。
【００５９】
また、第１演算増幅器３１−１の反転入力端（−）と第２演算増幅器３２−１の反転入力端（−）との間には、第３帰還抵抗３３が接続されている。
【００６０】
このように、増幅ユニット３０Ｂは、第１増幅回路３１Ｂと第２増幅回路３２Ｂとで、第３帰還抵抗３３を共有する形式、すなわち平衡入力−平衡出力形式の増幅回路である。増幅ユニット３０Ｂでは、図２の増幅ユニット３０Ａに比べて、帰還抵抗の数を削減することが可能となるほか、第１、第２増幅回路３１Ｂ、３２Ｂの基準電圧は、その回路内で自動的に設定されることになるので、基準電圧の設定が不要となる。
【００６１】
また、増幅ユニット３０Ｂでは、特有の構成を用いた平衡入力−平衡出力型とすることにより、電圧増幅利得を大きく採ることができる。すなわち、第１、第２帰還抵抗３１−２、３２−２の抵抗値をＲ２、第３帰還抵抗３３の抵抗値をＲ１とすると、増幅度αは、約２×Ｒ２／Ｒ１となる。ただし、Ｒ２≫Ｒ１とする。このように、増幅度αが２倍になるので、回路設計を容易に行うことが可能となり、また、感度の低いホール素子も使いこなしやすくなる。なお、図２、図３では明示されていないが、増幅ユニット３０Ａ、３０Ｂの駆動に必要な電源電圧ＶＤＤは、図１と同様、スイッチ回路３４、３５を介して、各々の増幅回路に供給される構成にするとよい。
【００６２】
次に、基準電圧生成回路５０の構成及び動作について、図４を参照しながら説明する。
【００６３】
図４は、基準電圧生成回路５０の一構成例を示す図である。
【００６４】
図４に示すように、基準電圧生成回路５０は、電源電圧ＶＤＤを分圧抵抗器５０−１〜５０−３で分圧することにより、第１基準電圧Ｖｒｅｆ１と第２基準電圧Ｖｒｅｆ２を生成する。これらの基準電圧は、分圧抵抗器５０−１〜５０−３の電源電圧ＶＤＤ側に接続されたＰ型ＭＯＳトランジスタ５０−４と、グランド側に接続されたＮ型ＭＯＳトランジスタ５０−５がオンとされているときに生成される。このＭＯＳトランジスタ５０−４、５０−５は、インバータ５０−６ないしインバータ５０−７を介する形で、第３切替信号ＣＴＬ３の論理に応じてオン／オフ制御される。なお、第３切替信号ＣＴＬ３に代えて、電源オン信号ＰＯＷの論理に応じて、ＭＯＳトランジスタ５０−４、５０−５のオン／オフ制御を行うようにしてもよい。
【００６５】
次に、論理回路８０の構成及び動作について、図５及び図６を参照しながら説明する。
【００６６】
図５は、論理回路８０の一構成例を示す図である。また、図６は、論理回路８０の入出力論理を示す論理値表である。
【００６７】
図５に示す通り、論理回路８０は、インバータ８１及びインバータ８２と、論理積演算器８３及び論理積演算器８４と、論理和演算器８５と、を有して成る。
【００６８】
インバータ８１の入力端は、出力信号ＯＵＴの印加端に接続されている。インバータ８２の入力端は、比較結果信号ＣＯＵＴの印加端に接続されている。論理積演算器８３の一入力端は、インバータ８１の出力端に接続されている。論理積演算器８３の他入力端は、比較結果信号ＣＯＵＴの印加端に接続されている。論理積演算器８４の一入力端は、出力信号ＯＵＴの印加端に接続されている。論理積演算器８４の他入力端は、インバータ８２の出力端に接続されている。論理和演算器８５の一入力端は、論理積演算器８３の出力端に接続されている。論理和演算器８５の他入力端は、論理積演算器８４の出力端に接続されている。論理和演算器８５の出力端は、論理演算信号ＬＯＵＴの引出端として、ラッチ回路７０のデータ入力端（図５では不図示）に接続されている。
【００６９】
上記構成から成る論理回路８０において、出力信号ＯＵＴと比較結果信号ＣＯＵＴが共にローレベルである場合、論理演算信号ＬＯＵＴはローレベルとされる。出力信号ＯＵＴがローレベルで、比較結果信号ＣＯＵＴがハイレベルである場合、論理演算信号ＬＯＵＴはハイレベルとされる。出力信号ＯＵＴがハイレベルで、比較結果信号ＣＯＵＴがローレベルである場合、論理演算信号ＬＯＵＴはハイレベルとされる。出力信号ＯＵＴと比較結果信号が共にハイレベルである場合、論理演算信号ＬＯＵＴはローレベルとされる。
【００７０】
次に、制御回路９０の構成及び動作について、図７及び図８を参照しながら、詳細な説明を行う。
【００７１】
図７は、制御回路９０の一構成例を示す図である。また、図８は、本発明に係る磁気センサ回路の動作を説明するタイミングチャートである。
【００７２】
図７に示すように、本構成例の制御回路９０は、発振器９１と、スタートパルス信号生成回路９２と、シフトレジスタ９３と、論理和演算器９４と、インバータ９５及びインバータ９６と、切替信号生成回路９７と、を有して成る。
【００７３】
発振器９１は、基準クロック信号ＯＳＣ（図８を参照）を生成する手段である。
【００７４】
スタートパルス生成回路９２は、基準クロック信号ＯＳＣのパルス数が所定値（例えば３２）に達する毎に１つのパルスを生成し、これをスタートパルス信号ＳＩＧ（図８を参照）として出力する手段である。
【００７５】
シフトレジスタ９３は、基準クロック信号ＯＳＣとスタートパルス信号ＳＩＧの入力を受け、基準クロック信号ＯＳＣの１パルス毎に、スタートパルス信号ＳＩＧをシフトさせながら順次取り込んでいき、初段のレジスタデータ及び２段目のレジスタデータをそれぞれ第１タイミング信号Ｓ１及び第２タイミング信号Ｓ２として出力する手段である。すなわち、図８で示すように、スタートパルス信号ＳＩＧにパルスが生じると、基準クロック信号ＯＳＣに同期して、まず、第１タイミング信号Ｓ１にパルスが生じ、次いで第２タイミング信号Ｓ２にパルスが生じる。
【００７６】
論理和演算器９４は、第１タイミング信号Ｓ１と第２タイミング信号Ｓ２の論理和演算を行い、電源オン信号ＰＯＷ（図８を参照）を生成する手段である。
【００７７】
インバータ９５は、電源オン信号ＰＯＷの論理を反転させることで、反転電源オン信号（／ＰＯＷ）（図８では省略）を生成する手段である。
【００７８】
インバータ９６は、第２タイミング信号Ｓ２の論理を反転させることで、クロック信号ＣＬＫ＿ＳＨ（図８を参照）を生成する手段である。
【００７９】
切替信号生成回路９７は、第１タイミング信号Ｓ１及び第２タイミング信号Ｓ２と、出力信号ＯＵＴの入力を受けて、第１切替信号ＣＴＬ１、第２切替信号ＣＴＬ２、及び、第３切替信号ＣＴＬ３を生成する手段であり、論理積演算器９７−１〜９７−４と、論理和演算器９７−５及び論理和演算器９７−６と、インバータ９７−７と、を有して成る。
【００８０】
論理積演算器９７−１の一入力端は、第１タイミング信号Ｓ１の印加端に接続されている。論理積演算器９７−１の他入力端は、出力信号ＯＵＴの印加端に接続されている。論理積演算器９７−２の一入力端は、第２タイミング信号Ｓ２の印加端に接続されている。論理積演算器９７−２の他入力端は、出力信号ＯＵＴの印加端に接続されている。論理積演算器９７−３の一入力端は、第２タイミング信号Ｓ２の印加端の接続されている。論理積演算器９７−３の他入力端は、インバータ９７−７の出力端に接続されている。論理積演算器９７−４の一入力端は、第１タイミング信号Ｓ１の印加端に接続されている。論理積演算器９７−４の他入力端は、インバータ９７−７の出力端に接続されている。論理和演算器９７−５の一入力端は、論理積演算器９７−１の出力端に接続されている。論理和演算器９７−５の他入力端は、論理積演算器９７−２の出力端に接続されている。論理和演算器９７−５の出力端は、第１切替信号ＣＴＬ１の引出端として、切替スイッチ回路２０（図７では不図示）に接続されている。論理和演算器９７−６の一入力端は、論理積演算器９７−３の出力端に接続されている。論理和演算器９７−６の他入力端は、論理積演算器９７−４の出力端に接続されている。論理和演算器９７−６の出力端は、第２切替信号ＣＴＬ２の引出端として、切替スイッチ回路２０（図７で不図示）に接続されている。インバータ９７−７の入力端は、出力信号ＯＵＴの印加端に接続されている。
【００８１】
上記構成から成る切替信号生成回路９７は、論理和演算器９７−５で得られる論理和演算信号を第１切替信号ＣＴＬ１として出力するとともに、論理和演算器９７−６で得られる論理和演算信号を第２切替信号ＣＴＬ２として出力する。
【００８２】
従って、図８の（１）及び（４）で示すように、出力信号ＯＵＴがハイレベル（すなわち、Ｎ極信号の検出後、次にＳ極信号を検出すべき状態）である場合には、Ｓ極信号を増幅するべく、まず、第１切替信号ＣＴＬ１にパルスが生じ、次いで第２切替信号ＣＴＬ２にパルスが生じる形となる。言い換えると、出力信号ＯＵＴがハイレベルである場合、切替スイッチ回路２０では、第１切替状態から第２切替状態という順序で、スイッチ２１〜２８の切り替え制御が行われることになる。
【００８３】
一方、図８の（２）及び（３）で示すように、出力信号ＯＵＴがローレベル（すなわちＳ極信号の検出後、次にＮ極信号を検出すべき状態）である場合には、Ｎ極信号を増幅するべく、まず、第２切替信号ＣＴＬ２にパルスが生じ、次いで第１切替信号ＣＴＬ１にパルスが生じる形となる。言い換えると、出力信号ＯＵＴがローレベルである場合、切替スイッチ回路２０では、第２切替状態から第１切替状態という順序で、スイッチ２１〜２８の切り替え制御が行われることになる。
【００８４】
また、切替信号生成回路９７は、第１タイミング信号Ｓ１を第３切替信号ＣＴＬ３としてそのまま出力する構成であり、第１タイミング信号Ｓ１の印加端は、第３切替信号ＣＴＬ３の引出端として、第１スイッチ回路５１及び第２スイッチ回路５２（図７ではいずれも不図示）に接続されている。
【００８５】
次に、上記構成から成る磁気センサ回路の動作について、図８のタイミングチャートを引き続いて参照しながら詳細な説明を行う。
【００８６】
まず、電源オン信号ＰＯＷが間欠的にハイレベルとされることで、磁気センサ回路の各部（具体的には、増幅ユニット３０や比較ユニット６０などの主要ユニット）には、間欠的に電源電圧ＶＤＤが供給されて、その検出動作が可能となる。このような間欠電源制御と出力信号ＯＵＴのラッチ制御とを結合させることにより、磁気センサ回路の検出動作に支障を来すことなく、これを搭載する電子機器（例えば電池駆動の携帯電話機）の電力消費を著しく低減することが可能となる。なお、電源オン信号ＰＯＷをハイレベルとする周期や電源オン信号ＰＯＷのハイレベル期間については、磁気センサ回路が適用される用途に応じて、適切な時間長に設定すればよい。なお、磁気センサ回路は、間欠的に動作させるのではなく、連続的に動作させる構成としてもよい。
【００８７】
さて、図８の（１）及び（４）で示すように、出力信号ＯＵＴがハイレベルである場合（すなわち、Ｎ極信号の検出後、次にＳ極信号を検出すべき状態）には、基準クロック信号ＯＳＣの立上がりエッジに同期して、まず、第１切替信号ＣＴＬ１及び第３切替信号ＣＴＬ３がハイレベルとされる。第１切替信号ＣＴＬ１がハイレベルとされたことにより、切替スイッチ回路２０は、第１切替状態になる。また、第３切替信号ＣＴＬ３がハイレベルとされたことにより、第１スイッチ回路５１及び第２スイッチ回路５２はオンとなる。
【００８８】
第１切替信号ＣＴＬ１のハイレベル遷移に応じて、切替スイッチ回路２０が第１切替状態とされたことにより、ホール素子１０の第１端子対である端子Ａ・Ｃには、それぞれ、電源電圧ＶＤＤ及びグランド電圧が印加され、第２端子対である端子Ｂ・Ｄには、それぞれ、ホール電圧が発生する。このとき、端子Ｂには電圧Ｖｂが発生し、端子Ｄには電圧Ｖｄが発生する。
【００８９】
増幅ユニット３０の第１増幅出力端ｉｉｉには、電圧Ｖｂが増幅された第１増幅電圧ＡＯＵＴ１（＝α（Ｖｂ−Ｖｏｆｆａ１））が発生し、第２増幅出力端ｉｖには、電圧Ｖｄが増幅された第２増幅電圧ＡＯＵＴ２（＝α（Ｖｄ−Ｖｏｆｆａ２））が発生する。このαは、増幅ユニット３０の増幅度であり、Ｖｏｆｆａ１、Ｖｏｆｆａ２は、第１増幅回路３１、第２増幅回路３２の入力オフセット電圧である。
【００９０】
一方、第３切替信号ＣＴＬ３のハイレベル遷移に応じて、第１スイッチ回路５１及び第２スイッチ回路５２がともにオンされたことにより、比較ユニット６０の第１比較入力端ｖには、第１基準電圧Ｖｒｅｆ１が印加され、第２比較入力端ｖｉには、第２基準電圧Ｖｒｅｆ２が印加された状態となる。
【００９１】
これにより、第１キャパシタ４１には、第１基準電圧Ｖｒｅｆ１と第１増幅電圧ＡＯＵＴ１との差電圧（Ｖｒｅｆ１−α（Ｖｂ−Ｖｏｆｆａ１））が充電される。一方、第２キャパシタ４２には、第２基準電圧Ｖｒｅｆ２と第２増幅電圧ＡＯＵＴ２との差電圧（Ｖｒｅｆ２−α（Ｖｄ−Ｖｏｆｆａ２））が充電される。
【００９２】
上記の充電動作が行われた後、次に到来する基準クロック信号ＯＳＣの立上がりエッジに同期して、第１切替信号ＣＴＬ１、第３切替信号ＣＴＬ３がローレベルとされ、第２切替信号ＣＴＬ２がハイレベルとされる。第２切替信号ＣＴＬ２がハイレベルとされたことにより、切替スイッチ回路２０は、第２切替状態になる。また、第３切替信号ＣＴＬ３がローレベルとされたことにより、第１スイッチ回路５１及び第２スイッチ回路５２は、共にオフとなる。
【００９３】
第２切替信号ＣＴＬ２のハイレベル遷移に応じて、切替スイッチ回路２０が第２切替状態とされたことにより、ホール素子１０の第２端子対である端子Ｂ・Ｄには、それぞれ、電源電圧ＶＤＤ及びグランド電圧が印加され、第１端子対である端子Ｃ・Ａには、それぞれ、ホール電圧が発生する。このとき、端子Ｃには電圧Ｖｃが発生し、端子Ａには電圧Ｖａが発生する。
【００９４】
増幅ユニット３０の第１増幅出力端ｉｉｉには、電圧Ｖａが増幅された第１増幅電圧ＡＯＵＴ１（＝α（Ｖａ−Ｖｏｆｆａ１））が発生し、第２増幅出力端ｉｖには、電圧Ｖｃが増幅された第２増幅電圧ＡＯＵＴ２（＝α（Ｖｃ−Ｖｏｆｆａ２））が発生する。
【００９５】
一方、第３切替信号ＣＴＬ３のローレベル遷移に応じて、第１スイッチ回路５１及び第２スイッチ回路５２はともにオフされるが、第１キャパシタ４１、第２キャパシタ４２に充電されている電荷は変化することなく保持されるので、比較ユニット６０の第１比較入力端ｖの第１比較電圧ＩＮＣ１及び第２比較入力端ｖｉの第２比較電圧ＩＮＣ２は、次の（１）式、（２）式のようになる。
【００９６】
ＩＮＣ１＝Ｖｒｅｆ１−［α（Ｖｂ−Ｖｏｆｆａ１）−α（Ｖａ−Ｖｏｆｆａ１）］
＝Ｖｒｅｆ１−α（Ｖｂ−Ｖａ） ・・・（１）
ＩＮＣ２＝Ｖｒｅｆ２−［α（Ｖｄ−Ｖｏｆｆａ２）−α（Ｖｃ−Ｖｏｆｆａ２）］
＝Ｖｒｅｆ２−α（Ｖｄ−Ｖｃ） ・・・（２）
【００９７】
上記の（１）式、（２）式に示される通り、第１、第２比較電圧ＩＮＣ１、ＩＮＣ２には、入力オフセット電圧Ｖｏｆｆａ１、Ｖｏｆｆａ２が含まれていない。すなわち、入力オフセット電圧Ｖｏｆｆａ１、Ｖｏｆｆａ２は、第１切替状態と第２切替状態の操作を通じて相殺されている。
【００９８】
そして、比較ユニット６０では、第１比較電圧ＩＮＣ１と第２比較電圧ＩＮＣ２との比較処理が行われる。ここで、図８の（１）で示すように、磁気センサ回路にＳ極信号が入力されており、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも高ければ、比較結果信号ＣＯＵＴがハイレベルとされる。一方、図８の（４）で示すように、磁気センサ回路にＮ極信号が入力されており、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも低ければ、比較結果信号ＣＯＵＴがローレベルに維持される。なお、比較ユニット６０での比較対象となる第１、第２比較電圧ＩＮＣ１、ＩＮＣ２の差分電圧を数式で表すと、以下の（３）式のようになる。
【００９９】
ＩＮＣ１−ＩＮＣ２
＝Ｖｒｅｆ１−Ｖｒｅｆ２−α（Ｖｂ−Ｖａ）＋α（Ｖｄ−Ｖｃ）・・・（３）
【０１００】
ところで、ホール素子１０から発生されるホール電圧には、磁界の強さに比例した信号成分電圧と素子オフセット電圧とが含まれている。なお、ホール素子１０の第１切替状態で端子Ｂ・Ｄ間に生じる電圧と、第２切替状態で端子Ｃ・Ａ間に生じる電圧とでは、磁界の強さに応じた有効信号成分は同相で、素子オフセット電圧は逆相となる。
【０１０１】
電圧Ｖｂ、Ｖｄ、Ｖａ、Ｖｃに含まれる素子オフセット電圧を、Ｖｂｏｆｆｅ、Ｖｄｏｆｆｅ、Ｖａｏｆｆｅ、Ｖｃｏｆｆｅとすると、Ｖｂｏｆｆｅ−Ｖｄｏｆｆｅ＝Ｖａｏｆｆｅ−Ｖｃｏｆｆｅなる関係式が成立する。この関係式を変形すると、次の（４）式が得られる。
【０１０２】
Ｖｂｏｆｆｅ−Ｖａｏｆｆｅ＝Ｖｄｏｆｆｅ−Ｖｃｏｆｆｅ ・・・（４）
【０１０３】
上記の（４）式は、先出の（３）式による第１比較電圧ＩＮＣ１と第２比較電圧ＩＮＣ２との比較において、素子オフセット電圧がキャンセルされていることを示している。
【０１０４】
このように、ホール素子１０の素子オフセット電圧及び増幅ユニット３０の入力オフセット電圧はともに、比較ユニット６０における比較動作においてキャンセルされている。
【０１０５】
論理回路８０は、上記で得られた比較結果信号ＣＯＵＴと、現在出力されている出力信号ＯＵＴに基づいて、論理演算信号ＬＯＵＴを生成する。
【０１０６】
より具体的に述べると、図８の（１）で示すように、出力信号ＯＵＴがハイレベルであるときに、比較結果信号ＣＯＵＴがハイレベルに遷移された場合には、Ｓ極信号が検出されたと判断され、出力信号ＯＵＴの論理を反転させるべく、論理演算信号ＬＯＵＴがローレベルに遷移される。一方、図８の（４）で示すように、出力信号ＯＵＴがハイレベルであるときに、比較結果信号ＣＯＵＴがローレベルに維持された場合には、Ｓ極信号が検出されていないと判断され、出力信号ＯＵＴの論理を現状に維持すべく、論理演算信号ＬＯＵＴがハイレベルに維持される。
【０１０７】
ラッチ回路７０は、クロック信号ＣＬＫ＿ＳＨの立上がりエッジに同期して、論理回路８０で生成された論理演算信号ＬＯＵＴをラッチし、これを出力信号ＯＵＴとして出力する。従って、図８の（１）では、出力信号ＯＵＴがハイレベルからローレベルに切り替えられ、図８の（４）では、出力信号ＯＵＴがハイレベルのまま維持される。
【０１０８】
一方、図８の（２）及び（３）で示すように、出力信号ＯＵＴがローレベルである場合（すなわち、Ｓ極信号の検出後、次にＮ極信号を検出すべき状態）には、基準クロック信号ＯＳＣの立上がりエッジに同期して、まず、第２切替信号ＣＴＬ２及び第３切替信号ＣＴＬ３がハイレベルとされる。第２切替信号ＣＴＬ２がハイレベルとされたことにより、切替スイッチ回路２０は、第２切替状態になる。また、第３切替信号ＣＴＬ３がハイレベルとされたことにより、第１スイッチ回路５１及び第２スイッチ回路５２はオンとなる。
【０１０９】
第２切替信号ＣＴＬ２のハイレベル遷移に応じて、切替スイッチ回路２０が第２切替状態とされたことにより、ホール素子１０の第２端子対である端子Ｂ・Ｄには、それぞれ、電源電圧ＶＤＤ及びグランド電圧が印加され、第１端子対である端子Ｃ・Ａには、それぞれ、ホール電圧が発生する。このとき、端子Ｃには電圧Ｖｃが発生し、端子Ａには電圧Ｖａが発生する。
【０１１０】
増幅ユニット３０の第１増幅出力端ｉｉｉには、電圧Ｖａが増幅された第１増幅電圧ＡＯＵＴ１（＝α（Ｖａ−Ｖｏｆｆａ１））が発生し、第２増幅出力端ｉｖには、電圧Ｖｃが増幅された第２増幅電圧ＡＯＵＴ２（＝α（Ｖｃ−Ｖｏｆｆａ２））が発生する。
【０１１１】
一方、第３切替信号ＣＴＬ３のハイレベル遷移に応じて、第１スイッチ回路５１及び第２スイッチ回路５２がともにオンされたことにより、比較ユニット６０の第１比較入力端ｖには、第１基準電圧Ｖｒｅｆ１が印加され、第２比較入力端ｖｉには、第２基準電圧Ｖｒｅｆ２が印加された状態となる。
【０１１２】
これにより、第１キャパシタ４１には、第１基準電圧Ｖｒｅｆ１と第１増幅電圧ＡＯＵＴ１との差電圧（Ｖｒｅｆ１−α（Ｖａ−Ｖｏｆｆａ１））が充電される。一方、第２キャパシタ４２には、第２基準電圧Ｖｒｅｆ２と第２増幅電圧ＡＯＵＴ２との差電圧（Ｖｒｅｆ２−α（Ｖｃ−Ｖｏｆｆａ２））が充電される。
【０１１３】
上記の充電動作が行われた後、次に到来する基準クロック信号ＯＳＣの立上がりエッジに同期して、第２切替信号ＣＴＬ２、第３切替信号ＣＴＬ３がローレベルとされ、第１切替信号ＣＴＬ１がハイレベルとされる。第１切替信号ＣＴＬ１がハイレベルとされたことにより、切替スイッチ回路２０は、第１切替状態になる。また、第３切替信号ＣＴＬ３がローレベルとされたことにより、第１スイッチ回路５１及び第２スイッチ回路５２は、共にオフとなる。
【０１１４】
第１切替信号ＣＴＬ１のハイレベル遷移に応じて、切替スイッチ回路２０が第１切替状態とされたことにより、ホール素子１０の第１端子対である端子Ａ・Ｃには、それぞれ、電源電圧ＶＤＤ及びグランド電圧が印加され、第２端子対である端子Ｂ・Ｄには、それぞれ、ホール電圧が発生する。このとき、端子Ｂには電圧Ｖｂが発生し、端子Ｄには電圧Ｖｄが発生する。
【０１１５】
増幅ユニット３０の第１増幅出力端ｉｉｉには、電圧Ｖｂが増幅された第１増幅電圧ＡＯＵＴ１（＝α（Ｖｂ−Ｖｏｆｆａ１））が発生し、第２増幅出力端ｉｖには、電圧Ｖｄが増幅された第２増幅電圧ＡＯＵＴ２（＝α（Ｖｄ−Ｖｏｆｆａ２））が発生する。
【０１１６】
一方、第３切替信号ＣＴＬ３のローレベル遷移に応じて、第１スイッチ回路５１及び第２スイッチ回路５２はともにオフされるが、第１キャパシタ４１、第２キャパシタ４２に充電されている電荷は変化することなく保持されるので、比較ユニット６０の第１比較入力端ｖの第１比較電圧ＩＮＣ１及び第２比較入力端ｖｉの第２比較電圧ＩＮＣ２は、次の（５）式、（６）式のようになる。
【０１１７】
ＩＮＣ１＝Ｖｒｅｆ１−［α（Ｖａ−Ｖｏｆｆａ１）−α（Ｖｂ−Ｖｏｆｆａ１）］
＝Ｖｒｅｆ１−α（Ｖａ−Ｖｂ） ・・・（５）
ＩＮＣ２＝Ｖｒｅｆ２−［α（Ｖｃ−Ｖｏｆｆａ２）−α（Ｖｄ−Ｖｏｆｆａ２）］
＝Ｖｒｅｆ２−α（Ｖｃ−Ｖｄ） ・・・（６）
【０１１８】
上記の（５）式、（６）式に示される通り、第１、第２比較電圧ＩＮＣ１、ＩＮＣ２には、入力オフセット電圧Ｖｏｆｆａ１、Ｖｏｆｆａ２が含まれていない。すなわち、入力オフセット電圧Ｖｏｆｆａ１、Ｖｏｆｆａ２は、第２切替状態と第１切替状態の操作を通じて相殺されている。
【０１１９】
そして、比較ユニット６０では、第１比較電圧ＩＮＣ１と第２比較電圧ＩＮＣ２との比較処理が行われる。ここで、図８の（３）で示すように、磁気センサ回路にＮ極信号が入力されており、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも高ければ、比較結果信号ＣＯＵＴがハイレベルとされる。一方、図８の（２）で示すように、磁気センサ回路にＳ極信号が入力されており、第１比較電圧ＩＮＣ１が第２比較電圧ＩＮＣ２よりも低ければ、比較結果信号ＣＯＵＴがローレベルに維持される。なお、比較ユニット６０での比較対象となる第１、第２比較電圧ＩＮＣ１、ＩＮＣ２の差分電圧を数式で表すと、以下の（７）式のようになる。
【０１２０】
ＩＮＣ１−ＩＮＣ２
＝Ｖｒｅｆ１−Ｖｒｅｆ２−α（Ｖａ−Ｖｂ）＋α（Ｖｃ−Ｖｄ）・・・（７）
【０１２１】
ところで、先述の通り、ホール素子１０から発生されるホール電圧には、磁界の強さに比例した信号成分電圧と素子オフセット電圧とが含まれている。なお、ホール素子１０の第１切替状態で端子Ｂ・Ｄ間に生じる電圧と、第２切替状態で端子Ｃ・Ａ間に生じる電圧とでは、磁界の強さに応じた有効信号成分は同相で、素子オフセット電圧は逆相となる。
【０１２２】
また、先述の通り、電圧Ｖｂ、Ｖｄ、Ｖａ、Ｖｃに含まれる素子オフセット電圧を、Ｖｂｏｆｆｅ、Ｖｄｏｆｆｅ、Ｖａｏｆｆｅ、Ｖｃｏｆｆｅとすると、Ｖｂｏｆｆｅ−Ｖｄｏｆｆｅ＝Ｖａｏｆｆｅ−Ｖｃｏｆｆｅなる関係式が成立する。この関係式を変形すると次の（８）式が得られる。
【０１２３】
Ｖａｏｆｆｅ−Ｖｂｏｆｆｅ＝Ｖｃｏｆｆｅ−Ｖｄｏｆｆｅ ・・・（８）
【０１２４】
上記の（８）式は、先出の（７）式による第１比較電圧ＩＮＣ１と第２比較電圧ＩＮＣ２との比較において、素子オフセット電圧がキャンセルされていることを示している。
【０１２５】
このように、ホール素子１０の素子オフセット電圧及び増幅ユニット３０の入力オフセット電圧はともに、比較ユニット６０における比較動作においてキャンセルされている。
【０１２６】
論理回路８０は、上記で得られた比較結果信号ＣＯＵＴと、現在出力されている出力信号ＯＵＴに基づいて、論理演算信号ＬＯＵＴを生成する。
【０１２７】
より具体的に述べると、図８の（３）で示すように、出力信号ＯＵＴがローレベルであるときに、比較結果信号ＣＯＵＴがハイレベルに遷移された場合には、Ｎ極信号が検出されたと判断され、出力信号ＯＵＴの論理を反転させるべく、論理演算信号ＬＯＵＴがハイレベルに遷移される。一方、図８の（２）で示すように、出力信号ＯＵＴがローレベルであるときに、比較結果信号ＣＯＵＴがローレベルに維持された場合には、Ｎ極信号が検出されていないと判断され、出力信号ＯＵＴの論理を現状に維持すべく、論理演算信号ＬＯＵＴがローレベルに維持される。
【０１２８】
ラッチ回路７０は、クロック信号ＣＬＫ＿ＳＨの立上がりエッジに同期して、論理回路８０で生成された論理演算信号ＬＯＵＴをラッチし、これを出力信号ＯＵＴとして出力する。従って、図８の（３）では、出力信号ＯＵＴがローレベルからハイレベルに切り替えられ、図８の（２）では、出力信号ＯＵＴがローレベルのまま維持される。
【０１２９】
上記の交番磁界検知動作（出力信号ＯＵＴの生成動作）について、図９のフローチャートを参照しながら総括的に説明する。
【０１３０】
図９は、本発明に係る磁気センサ回路の動作を説明するフローチャートである。
【０１３１】
交番磁界を検知するに際して、ステップＳ１では、出力信号ＯＵＴがハイレベルであるか、ローレベルであるかの判定が行われる。ここで、出力信号ＯＵＴがハイレベルであると判定された場合には、フローがステップＳ２に進められる。一方、出力信号ＯＵＴがローレベルであると判定された場合には、フローがステップＳ６に進められる。
【０１３２】
ステップＳ１において、出力信号ＯＵＴがハイレベルであると判定された場合、ステップＳ２では、現在の状況は、Ｎ極信号の検出後であって、次にＳ極信号を検出すべき状態であるという認識の下、Ｓ極信号を増幅すべく、第１切替状態から第２切替状態という順序で、切替スイッチ回路２０のスイッチング制御が行われ、これにより得られた第１比較信号ＩＮＣ１と第２比較信号ＩＮＣ２との比較処理（両者の差分電圧と基準電圧ＶＲＥＦとの比較処理）が行われる。
【０１３３】
続くステップＳ３では、比較結果信号ＣＯＵＴがハイレベルであるか、ローレベルであるかの判定が行われる。ここで、比較結果信号ＣＯＵＴがハイレベル（印加磁界Ｂ＞Ｓ極の検出磁界レベルＢｏｐ）であると判定された場合には、フローがステップＳ４に進められる。一方、比較結果信号がローレベル（印加磁界Ｂ＜Ｓ極の検出磁界レベルＢｏｐ）であると判定された場合には、フローがステップＳ５に進められる。
【０１３４】
ステップＳ３において、比較結果信号ＣＯＵＴがハイレベルであると判定された場合、ステップＳ４では、Ｓ極信号が検出されたという認識の下、出力信号ＯＵＴがハイレベルからローレベルに遷移される。その後、フローはステップＳ１に戻される。
【０１３５】
一方、ステップＳ３において、比較結果信号ＣＯＵＴがローレベルであると判定された場合、ステップＳ５では、Ｓ極信号が未検出であるという認識の下、出力信号ＯＵＴがハイレベルに維持される。その後、フローはステップＳ１に戻される。
【０１３６】
また、ステップＳ１において、出力信号ＯＵＴがローレベルであると判定された場合、ステップＳ６では、現在の状況は、Ｓ極信号の検出後であって、次にＮ極信号を検出すべき状態であるという認識の下、Ｎ極信号を増幅すべく、第２切替状態から第１切替状態という順序で、切替スイッチ回路２０のスイッチング制御が行われ、これにより得られた第１比較信号ＩＮＣ１と第２比較信号ＩＮＣ２との比較処理（両者の差分電圧と基準電圧ＶＲＥＦとの比較処理）が行われる。
【０１３７】
続くステップＳ７では、比較結果信号ＣＯＵＴがハイレベルであるか、ローレベルであるかの判定が行われる。ここで、比較結果信号ＣＯＵＴがハイレベル（印加磁界Ｂ＜Ｎ極の検出磁界レベルＢｒｐ）であると判定された場合には、フローがステップＳ８に進められる。一方、比較結果信号がローレベル（印加磁界Ｂ＞Ｎ極の検出磁界レベルＢｒｐ）であると判定された場合には、フローがステップＳ９に進められる。
【０１３８】
ステップＳ７において、比較結果信号ＣＯＵＴがハイレベルであると判定された場合、ステップＳ８では、Ｎ極信号が検出されたという認識の下、出力信号ＯＵＴがローレベルからハイレベルに遷移される。その後、フローはステップＳ１に戻される。
【０１３９】
一方、ステップＳ７において、比較結果信号ＣＯＵＴがローレベルであると判定された場合、ステップＳ９では、Ｎ極信号が未検出であるという認識の下、出力信号ＯＵＴがローレベルに維持される。その後、フローはステップＳ１に戻される。
【０１４０】
上記した通り、本発明に係る磁気センサ回路は、検知された磁界の極性（Ｓ極／Ｎ極）に応じた論理の出力信号ＯＵＴを生成する磁気センサ回路であって、ホール素子１０と；ホール素子１０の検出状態を第１切替状態と第２切替状態のいずれか一に切り替える切替スイッチ回路２０と；ホール素子１０の検出電圧と所定の基準電圧を用いて所定の比較処理を行い、その結果に応じた比較結果信号ＣＯＵＴを生成する比較ユニット６０と；出力信号ＯＵＴと比較結果信号ＣＯＵＴに基づいて、出力信号ＯＵＴの論理を維持または反転するための論理演算信号ＬＯＵＴを生成する論理回路８０と；論理演算信号ＬＯＵＴをラッチし、これを出力信号ＯＵＴとして出力するラッチ回路７０と；出力信号ＯＵＴに基づいて、第１切替状態から第２切替状態という順序で、切替スイッチ回路２０のスイッチング制御を行うか、或いは、第２切替状態から第１切替状態という順序で、切替スイッチ回路２０のスイッチング制御を行うかを決定する制御回路９０と；を有して成る構成とされている。
【０１４１】
このように、Ｓ極信号の検出時にもＮ極信号の検出時にも、比較ユニット６０の各入力端間に印加する基準電圧ＶＲＥＦの極性を不変とする一方、出力信号ＯＵＴに応じて、第１、第２切替状態の順序を決定することで、Ｓ極信号を増幅するかＮ極信号を増幅するかを切り替える構成とすることにより、仮に、比較ユニット６０の非反転入力端（＋）と反転入力端（−）との間に、比較オフセット電圧が存在する場合であっても、Ｓ極信号を検出するための検出磁界レベル、及び、Ｎ極信号を検出するための検出磁界レベルは、比較オフセット電圧に相当する分だけ、同様の傾向を持って変動することになる。すなわち、両者の差し引きを考えると、比較オフセット電圧の影響をキャンセルし、交番磁界検知の磁界検出レベルに対称性を持たせることが可能となる。
【０１４２】
従って、本発明によれば、出力信号ＯＵＴに現れるパルスのデューティ比を理想値（５０％）とすることができるので、ユーザにとって使い勝手の良い磁気センサ回路を提供することが可能となる。
【０１４３】
また、本発明によれば、従来におけるスイッチタイプの磁気センサ回路を基礎として、その回路構成を流用し、ロジック部分（論理回路や制御回路）のみを修正するだけで、交番磁界検知タイプの磁気センサ回路を実現することができるので、開発コストを削減することが可能となる。
【０１４４】
また、本発明によれば、基準電圧ＶＲＥＦの極性切替用スイッチが不要となる。
【０１４５】
次に、本発明に係る磁気センサ回路の第１適用例について、図１０を参照しながら詳細に説明する。
【０１４６】
図１０は、本発明に係る磁気センサ回路の第１適用例（回転検知アプリケーション）を示す図である。なお、図１０（ａ）、図１０（ｂ）は、それぞれ、回転検知アプリケーションのイメージ図であり、図１０（ｃ）は、回転角θに対する印加磁界Ｂ（磁束密度）と出力信号ＯＵＴとの関係を示すタイミングチャートである。また、図１０（ｃ）中における（１）〜（４）は、先出の図８中における（１）〜（４）に対応するものである。
【０１４７】
図１０（ａ）、図１０（ｂ）で示すように、その回転運動を検知しようとするターゲットは、Ｓ極の磁区とＮ極の磁区を複数有する磁石を備えて成り、その回転運動に伴って、磁気センサ回路に交番磁界を印加する構成とされている。なお、磁気センサ回路は、図１０（ａ）で示すように、ターゲット（磁石）の側面側に配置してもよいし、図１０（ｂ）で示すように、ターゲット（磁石）の上面側或いは下面側に配置してもよい。
【０１４８】
従って、磁気センサ回路の出力信号ＯＵＴは、図１０（ｃ）で示すように、ターゲットの回転運動に伴ってパルス状に変化することになり、そのパルス数は、ターゲットの回転数（Ｓ極、Ｎ極の変化回数）に応じた値となる。そこで、解析回路を用いて、出力信号ＯＵＴのパルス数をカウントすることで、ターゲットの回転角や回転数を検知することが可能となる。例えば、タコメータやステアリング角度検知手段としての適用が考えられる。
【０１４９】
なお、ターゲットの回転角をより精度良く検知するためには、磁石の分割数をより細かくしてやればよい。
【０１５０】
次に、本発明に係る磁気センサ回路の第２適用例について、図１１を参照しながら詳細に説明する。
【０１５１】
図１１は、本発明に係る磁気センサ回路の第２適用例（スライド移動検知アプリケーション）を示す図である。なお、図１１（ａ）は、スライド移動検知アプリケーションのイメージ図であり、図１１（ｂ）は、スライド移動量に対する印加磁界Ｂ（磁束密度）と出力信号ＯＵＴとの関係を示すタイミングチャートである。また、図１１（ｂ）中における（１）〜（４）は、先出の図８中における（１）〜（４）に対応するものである。
【０１５２】
図１１（ａ）で示すように、そのスライド移動を検知しようとするターゲットは、Ｓ極の磁区とＮ極の磁区を複数有する磁石を備えて成り、そのスライド移動に伴って、磁気センサ回路に交番磁界を印加する構成とされている。
【０１５３】
従って、磁気センサ回路の出力信号ＯＵＴは、図１１（ｂ）で示すように、ターゲットのスライド運動に伴ってパルス状に変化することになり、そのパルス数は、ターゲットのスライド移動量（Ｓ極、Ｎ極の変化回数）に応じた値となる。そこで、解析回路を用いて出力信号ＯＵＴのパルス数をカウントすることで、ターゲットのスライド位置（スライド移動量）を検知することが可能となる。
【０１５４】
なお、ターゲットのスライド位置をより精度良く検知するためには、磁石の分割数をより細かくしてやればよい。
【０１５５】
また、磁石を不動とし、スライド移動されるターゲットに磁気センサ回路を搭載しても構わない。
【０１５６】
次に、本発明に係る磁気センサ回路の第３適用例について、図１２を参照しながら詳細に説明する。
【０１５７】
図１２は、本発明に係る磁気センサ回路の第３適用例（回転検知アプリケーション或いはスライド移動検知アプリケーション）を示す図である。なお、図１２（ａ）は、回転検知アプリケーションのイメージ図であり、図１２（ｂ）は、スライド移動検知アプリケーションのイメージ図である。また、図１２（ｃ）は、回転角θ及びスライド移動量に対する印加磁界Ｂ（磁束密度）と出力信号ＯＵＴＸ、ＯＵＴＹとの関係を示すタイミングチャートである。
【０１５８】
図１２（ａ）で示すように、その回転運動を検知しようとするターゲットは、Ｓ極の磁区とＮ極の磁区を複数有する磁石を備えて成り、その回転運動に伴って、磁気センサ回路Ｘ、及び、磁気センサ回路Ｙに交番磁界を印加する構成とされている。なお、磁気センサ回路Ｘ、Ｙは、図１２（ａ）で示すように、ターゲット（磁石）の側面側に配置してもよいし、ターゲット（磁石）の上面側或いは下面側に配置してもよい。
【０１５９】
また、図１２（ｂ）で示すように、そのスライド運動を検知しようとするターゲットはＳ極の磁区とＮ極の磁区を複数有する磁石を備えて成り、そのスライド運動に伴って、磁気センサ回路Ｘ、Ｙに交番磁界を印加する構成とされている。
【０１６０】
なお、図１２（ａ）、図１２（ｂ）では、いずれも、ターゲットの正転方向（或いは正スライド方向）に沿って、上流側（ターゲットが正転（或いは正方向スライド）された場合に、先に磁界の極性が変化する側）となる位置に磁気センサ回路Ｘが配設され、下流側と成る位置に磁気センサ回路Ｙが配設されているものとする。
【０１６１】
従って、磁気センサ回路Ｘ、Ｙの出力信号ＯＵＴＸ、ＯＵＴＹは、図１２（ｃ）で示すように、ターゲットの回転運動或いはスライド運動に伴ってパルス状に変化することになる。このとき、解析回路では、例えば、磁気センサ回路Ｘの出力信号ＯＵＴＡがハイレベルに立ち上がるタイミング（磁気センサ回路ＸでＮ極信号が検知されたタイミング）で、磁気センサ回路Ｙの出力信号ＯＵＴＢが未だローレベル（磁気センサ回路ＹはＮ極信号を未検出）であるならば、ターゲットは正転（或いは正方向スライド）されていると判断することができ、逆に、磁気センサ回路Ｙの出力信号ＯＵＴＢが既にハイレベル（磁気センサ回路Ｙは既にＮ極信号を検出済み）であるならば、ターゲットは逆転（或いは負方向スライド）されていると判断することができる。
【０１６２】
なお、ターゲットの回転角や回転数、或いは、スライド位置を検知する場合には、先述と同様、解析回路を用いて、出力信号ＯＵＴＸまたは出力信号ＯＵＴＹのパルス数をカウントすればよい。
【０１６３】
また、ターゲットの回転角やスライド位置をより精度良く検知するためには、磁石の分割数をより細かくしてやればよい。
【０１６４】
なお、上記の実施形態では、ホール素子１０の素子オフセット電圧や、増幅ユニット３０の入力オフセット電圧をキャンセルすべく、２入力２出力形式の増幅ユニット３０を用い、第１、第２増幅電圧ＡＯＵＴ１、ＡＯＵＴ２に基づいて、比較ユニット６０における比較処理を行う構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、例えば、図１３に示すように、２入力１出力形式の増幅ユニット３０を用いた構成にも広く適用することが可能である。
【０１６５】
また、図１から増幅ユニット３０を除いた構成としても構わない。
【０１６６】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【産業上の利用可能性】
【０１６７】
本発明は、交番磁界検知タイプの磁気センサ回路や、これを用いた電子機器（例えば、回転検知装置やモータの回転検知機能を備えたブラシレスモータドライバＩＣ）に好適な技術である。
【図面の簡単な説明】
【０１６８】
【図１】本発明に係る磁気センサ回路の一実施形態を示す図である。
【図２】増幅ユニットの第１の構成例を示す図である。
【図３】増幅ユニットの第２の構成例を示す図である。
【図４】基準電圧生成回路５０の一構成例を示す図である。
【図５】論理回路８０の一構成例を示す図である。
【図６】論理回路８０の入出力論理を示す論理値表である。
【図７】制御回路９０の一構成例を示す図である。
【図８】本発明に係る磁気センサ回路の動作を説明するタイミングチャートである。
【図９】本発明に係る磁気センサ回路の動作を説明するフローチャートである。
【図１０】本発明に係る磁気センサ回路の第１適用例を示す図である。
【図１１】本発明に係る磁気センサ回路の第２適用例を示す図である。
【図１２】本発明に係る磁気センサ回路の第３適用例を示す図である。
【図１３】本発明に係る磁気センサ回路の一変形例を示す図である。
【図１４】従来の磁界センサの構成を示す図である。
【図１５】交番磁界検知タイプの磁気センサ回路の一従来例を示す図である。
【図１６】比較オフセット電圧の影響を示す図である。
【符号の説明】
【０１６９】
１０ ホール素子
２０ 切替スイッチ回路
２１〜２８ スイッチ
３０、３０Ａ、３０Ｂ 増幅ユニット
３１、３１Ａ、３１Ｂ 第１増幅回路
３２、３２Ａ、３２Ｂ 第２増幅回路
３３ 帰還抵抗
３４、３５ スイッチ回路
４０ キャパシタ
４１、４２ 第１キャパシタ、第２キャパシタ
５０ 基準電圧生成回路
５０−１〜５０−３ 分圧抵抗器
５０−４ Ｐ型ＭＯＳトランジスタ
５０−５ Ｎ型ＭＯＳトランジスタ
５０−６、５０−７ インバータ
５１、５２ 第１、第２スイッチ回路
６０ 比較ユニット
６１、６２ スイッチ回路
７０ ラッチ回路
８０ 論理回路
８１、８２ インバータ
８３、８４ 論理積演算器
８５ 論理和演算器
９０ 制御回路
９１ 発振器
９２ スタートパルス信号生成回路
９３ シフトレジスタ
９４ 論理和演算器
９５、９６ インバータ
９７ 切替信号生成回路
９７−１、９７−２、９７−３、９７−４ 論理積演算器
９７−５、９７−６ 論理和演算器
ＶＤＤ 電源電圧
Ｖｒｅｆ１、Ｖｒｅｆ２ 第１、第２基準電圧
ＰＯＷ 電源オン信号
／ＰＯＷ 反転電源オン信号
ＣＴＬ１、ＣＴＬ２、ＣＴＬ３ 第１、第２、第３切替信号
ＡＯＵＴ１、ＡＯＵＴ２ 第１、第２増幅電圧
ＩＮＣ１、ＩＮＣ２ 第１、第２比較電圧
ＣＯＵＴ 比較結果信号
ＬＯＵＴ 論理演算信号
ＯＵＴ 出力信号
ＣＬＫ＿ＳＨ クロック信号
ＯＳＣ 基準クロック信号
ＳＩＧ スタートパルス信号
Ｓ１、Ｓ２ 第１、第２タイミング信号
【特許請求の範囲】
【請求項１】
検知された磁界の極性に応じた論理の出力信号を生成する磁気センサ回路であって、
磁電変換素子と；
前記磁電変換素子の検出状態を第１、第２切替状態のいずれか一に切り替える切替スイッチ回路と；
前記磁電変換素子の検出電圧と所定の基準電圧を用いて所定の比較処理を行い、その結果に応じた比較結果信号を生成する比較ユニットと；
前記出力信号と前記比較結果信号に基づいて、前記出力信号の論理を維持または反転するための論理演算信号を生成する論理回路と；
前記論理演算信号をラッチし、これを前記出力信号として出力するラッチ回路と；
前記出力信号に基づいて、前記第１切替状態から前記第２切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うか、或いは、前記第２切替状態から前記第１切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うかを決定する制御回路と；
を有して成ることを特徴とする磁気センサ回路。
【請求項２】
検知された磁界の極性に応じた論理の出力信号を生成する磁気センサ回路であって、
印加される磁気に応じた出力電圧を第１端子対、若しくは、第２端子対に発生する磁電変換素子と；
前記第１端子対に電源電圧を印加し、前記第２端子対に発生する電圧を第１出力端と第２出力端との間に出力する第１切替状態と、前記第２端子対に電源電圧を印加し、前記第１端子対に発生する電圧を前記第１出力端と前記第２出力端との間に出力する第２切替状態と、を有するように切り替えられる切替スイッチ回路と；
前記第１出力端から印加される電圧を増幅して第１増幅電圧を生成し、これを第１増幅出力端から出力するとともに、前記第２出力端から印加される電圧を増幅して第２増幅電圧を生成し、これを第２増幅出力端から出力する増幅ユニットと；
第１比較入力端に入力される第１比較電圧と、第２比較入力端に入力される第２比較電圧とを比較し、その結果に応じた比較結果信号を生成する比較ユニットと；
前記第１増幅出力端と前記第１比較入力端との間に設けられた第１キャパシタと；
前記第２増幅出力端と前記第２比較入力端との間に設けられた第２キャパシタと；
前記切替スイッチ回路が前記第１切替状態であるときに、前記第１比較入力端に対して第１基準電圧を印加するための第１スイッチ回路と；
前記切替スイッチ回路が前記第１切替状態であるときに、前記第２比較入力端に対して第２基準電圧を印加するための第２スイッチ回路と；
前記出力信号と前記比較結果信号に基づいて、前記出力信号の論理を維持または反転するための論理演算信号を生成する論理回路と；
前記論理演算信号をラッチし、これを前記出力信号として出力するラッチ回路と；
前記出力信号に基づいて、前記第１切替状態から前記第２切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うか、或いは、前記第２切替状態から前記第１切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うかを決定する制御回路と；
を有して成ることを特徴とする磁気センサ回路。
【請求項３】
前記制御回路は、前記増幅ユニット及び前記比較ユニットの少なくとも一方に対して、間欠的な電源供給制御を行うことを特徴とする請求項２に記載の磁気センサ回路。
【請求項４】
ターゲットと、請求項１〜請求項３のいずれかに記載の磁気センサ回路と、前記磁気センサ回路の出力信号に基づいて前記ターゲットの運動を解析する解析回路と、を有して成る電子機器であって、
前記ターゲットは、Ｓ極の磁区とＮ極の磁区を複数有する磁石を備えて成り、その運動に伴って、前記磁気センサ回路に交番磁界を印加する構成とされていることを特徴とする電子機器。
【請求項５】
前記解析回路は、前記磁気センサ回路で得られる出力信号のパルス数をカウントすることで、前記ターゲットの位置または運動量を検知することを特徴とする請求項４に記載の電子機器。
【請求項６】
前記磁気センサ回路は、前記ターゲットの運動方向に沿って複数設けられており、前記解析回路は、各磁気センサ回路で得られる出力信号を比較することで、前記ターゲットの運動方向を検知することを特徴とする請求項４または請求項５に記載の電子機器。
【請求項１】
検知された磁界の極性に応じた論理の出力信号を生成する磁気センサ回路であって、
磁電変換素子と；
前記磁電変換素子の検出状態を第１、第２切替状態のいずれか一に切り替える切替スイッチ回路と；
前記磁電変換素子の検出電圧と所定の基準電圧を用いて所定の比較処理を行い、その結果に応じた比較結果信号を生成する比較ユニットと；
前記出力信号と前記比較結果信号に基づいて、前記出力信号の論理を維持または反転するための論理演算信号を生成する論理回路と；
前記論理演算信号をラッチし、これを前記出力信号として出力するラッチ回路と；
前記出力信号に基づいて、前記第１切替状態から前記第２切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うか、或いは、前記第２切替状態から前記第１切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うかを決定する制御回路と；
を有して成ることを特徴とする磁気センサ回路。
【請求項２】
検知された磁界の極性に応じた論理の出力信号を生成する磁気センサ回路であって、
印加される磁気に応じた出力電圧を第１端子対、若しくは、第２端子対に発生する磁電変換素子と；
前記第１端子対に電源電圧を印加し、前記第２端子対に発生する電圧を第１出力端と第２出力端との間に出力する第１切替状態と、前記第２端子対に電源電圧を印加し、前記第１端子対に発生する電圧を前記第１出力端と前記第２出力端との間に出力する第２切替状態と、を有するように切り替えられる切替スイッチ回路と；
前記第１出力端から印加される電圧を増幅して第１増幅電圧を生成し、これを第１増幅出力端から出力するとともに、前記第２出力端から印加される電圧を増幅して第２増幅電圧を生成し、これを第２増幅出力端から出力する増幅ユニットと；
第１比較入力端に入力される第１比較電圧と、第２比較入力端に入力される第２比較電圧とを比較し、その結果に応じた比較結果信号を生成する比較ユニットと；
前記第１増幅出力端と前記第１比較入力端との間に設けられた第１キャパシタと；
前記第２増幅出力端と前記第２比較入力端との間に設けられた第２キャパシタと；
前記切替スイッチ回路が前記第１切替状態であるときに、前記第１比較入力端に対して第１基準電圧を印加するための第１スイッチ回路と；
前記切替スイッチ回路が前記第１切替状態であるときに、前記第２比較入力端に対して第２基準電圧を印加するための第２スイッチ回路と；
前記出力信号と前記比較結果信号に基づいて、前記出力信号の論理を維持または反転するための論理演算信号を生成する論理回路と；
前記論理演算信号をラッチし、これを前記出力信号として出力するラッチ回路と；
前記出力信号に基づいて、前記第１切替状態から前記第２切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うか、或いは、前記第２切替状態から前記第１切替状態という順序で、前記切替スイッチ回路のスイッチング制御を行うかを決定する制御回路と；
を有して成ることを特徴とする磁気センサ回路。
【請求項３】
前記制御回路は、前記増幅ユニット及び前記比較ユニットの少なくとも一方に対して、間欠的な電源供給制御を行うことを特徴とする請求項２に記載の磁気センサ回路。
【請求項４】
ターゲットと、請求項１〜請求項３のいずれかに記載の磁気センサ回路と、前記磁気センサ回路の出力信号に基づいて前記ターゲットの運動を解析する解析回路と、を有して成る電子機器であって、
前記ターゲットは、Ｓ極の磁区とＮ極の磁区を複数有する磁石を備えて成り、その運動に伴って、前記磁気センサ回路に交番磁界を印加する構成とされていることを特徴とする電子機器。
【請求項５】
前記解析回路は、前記磁気センサ回路で得られる出力信号のパルス数をカウントすることで、前記ターゲットの位置または運動量を検知することを特徴とする請求項４に記載の電子機器。
【請求項６】
前記磁気センサ回路は、前記ターゲットの運動方向に沿って複数設けられており、前記解析回路は、各磁気センサ回路で得られる出力信号を比較することで、前記ターゲットの運動方向を検知することを特徴とする請求項４または請求項５に記載の電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２００９−２８５１（Ｐ２００９−２８５１Ａ）
【公開日】平成２１年１月８日（２００９．１．８）
【国際特許分類】
【出願番号】特願２００７−１６５２３８（Ｐ２００７−１６５２３８）
【出願日】平成１９年６月２２日（２００７．６．２２）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２１年１月８日（２００９．１．８）
【国際特許分類】
【出願日】平成１９年６月２２日（２００７．６．２２）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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